KR100616042B1 - 반도체장치의 제조방법 - Google Patents

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KR100616042B1
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마스다마사치카
와다다마키
스기야마미치아키
니시자와히로타카
스가노도시오
다카하시야스시
가와무라마사야스
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가부시끼가이샤 히다치 세이사꾸쇼
가부시기가이샤 히다치초엘에스아이시스템즈
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Abstract

반도체장치의 제조방법에 관한 것으로서, 반도체장치의 박형화와 반도체장치의 전기특성의 향상을 도모하기 위해, [a] 각각이 주면 및 주면과 대향하는 이면을 갖는 제1 반도체칩 및 제2 반도체칩과 주면상에 배치된 복수의 외부단자를 마련하는 공정; [b] 각각이 복수의 리드를 갖는 제1 리드프레임 및 제2 리드프레임을 마련하는 공정; [c] 제1 및 제2 리드프레임의 복수의 리드를 각각 제1 및 제2 반도체칩의 복수의 외부단자에 전기적으로 결합하는 공정; [d] 제1 및 제2 반도체칩과 제1 및 제2 리드프레임의 복수의 리드의 각각의 부분은 수지봉지체로 봉지하고 또한 제1 및 제2 리드프레임의 복수의 리드의 각각의 다른 부분을 수지봉지체에서 외측으로 돌출시키는 공정 및; [e] 공정[d]후, 제1 리드프레임의 복수의 리드의 다른 부분을 용접에 의해 각각 제2 리드프레임의 복수의 리드의 다른 부분에 접합하여 서로 제1 및 제2 리드프레임의 복수의 리드의 대응하는 리드를 전기적으로 접속하는 공정을 포함하는 구성으로 하였다.
이와 같은 구성으로 하는 것에 의해서, 반도체장치의 박형화와 반도체장치의 전기특성의 향상을 도모할 수 있다는 효과가 얻어진다.
수지봉지체, 리드프레임, 외부단자, 반도체칩, 리드

Description

반도체장치의 제조방법{METHOD OF PRODUCING SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시예1인 반도체장치의 수지봉지체의 상부를 제거한 상태의 평면도,
도 2는 상기 반도체장치의 수지봉지체의 하부를 제거한 상태의 저면도,
도 3은 도 1에 도시한 A-A선의 위치에서 절단한 단면도,
도 4는 상기 반도체장치의 제조 프로세스에서 사용되는 리드프레임의 평면도,
도 5는 상기 반도체장치의 제조 프로세스에서 사용되는 리드프레임의 평면도,
도 6은 상기 반도체장치의 제조방법을 설명하기 위한 단면도,
도 7은 상기 반도체장치의 제조방법을 설명하기 위한 주요부 단면도,
도 8은 상기 반도체장치의 제조방법을 설명하기 위한 주요부 사시도,
도 9는 상기 반도체장치를 실장한 전자장치의 평면도,
도 10은 본 발명의 실시예1의 변형예인 반도체장치의 단면도,
도 11은 본 발명의 실시예2인 반도체장치의 수지봉지체의 상부를 제거한 상태의 평면도,
도 12는 상기 반도체장치의 수지봉지체의 하부를 제거한 상태의 저면도,
도 13은 도 11에 도시한 B-B선의 위치에서 절단한 단면도,
도 14는 상기 반도체장치의 제조프로세스에서 사용되는 리드프레임의 평면도,
도 15는 상기 반도체장치의 제조프로세스에서 사용되는 리드프레임의 평면도,
도 16은 본 발명의 실시예3인 반도체장치의 단면도,
도 17은 상기 반도체장치의 주요부 사시도,
도 18은 상기 반도체장치의 제조프로세스에서 사용되는 리드프레임의 주요부 평면도,
도 19는 상기 반도체장치의 제조프로세스에서 사용되는 리드프레임의 주요부 평면도,
도 20은 본 발명의 실시예4인 반도체장치의 수지봉지체의 상부를 제거한 상태의 평면도,
도 21은 상기 반도체장치의 수지봉지체의 하부를 제거한 상태의 저면도,
도 22는 도 20에 도시한 C-C선의 위치에서 절단한 단면도,
도 23은 도 20에 도시한 D-D선의 위치에서 절단한 단면도,
도 24는 상기 반도체장치의 블럭도,
도 25는 본 발명의 실시예4의 변형예인 반도체장치의 블럭도,
도 26은 본 발명의 실시예4의 변형예인 반도체장치의 단면도,
도 27은 본 발명의 실시예5인 전자장치의 평면도,
도 28은 전자장치의 단면도.
본 발명은 반도체장치에 관한 것으로서, 특히 2개의 반도체칩을 적층시키고 이 2개의 반도체칩을 1개의 수지봉지체로 봉지하는 반도체장치에 적용하여 유효한 기술에 관한 것이다.
DRAM(Dynamic Random Access Memory)가 구성된 반도체칩을 수지봉지체로 봉지하는 반도체장치에 있어서는 리드프레임의 다이패드(탭이라고도 한다)를 생략하고, 대형의 반도체칩에도 대응 가능한 LOC(Lead On Chip)구조가 채용되고 있다. 이 LOC구조를 채용하는 반도체장치에 대해서는 예를들면 일본국 특허공개공보 평성2-246125호(1990년 10월 1일 공개)에 기재되어 있다.
그러나, LOC구조를 채용하는 반도체장치에 있어서는 대용량화를 도모할 목적으로서 동일 용량의 DRAM이 구성된 2개의 반도체칩을 적층시키고, 이 2개의 반도체칩을 동일한 수지봉지체로 봉지한 반도체장치가 개발되어 있다.
상기 반도체장치는 수지봉지체, 상기 수지봉지체의 내부에 위치하고 또한 표리면(표면 및 이면)중의 표면인 회로형성면에 외부단자가 형성된 2개의 반도체칩 및 상기 수지봉지체의 내외에 걸쳐서 연장하는 리드(lead)를 갖는 구성으로 되어 있다. 상기 2개의 반도체칩의 각각은 회로형성면을 서로 대향시킨 상태로 적층 되어 있다. 상기 리드는 수지봉지체의 내부에 있어서 상하로 분기된 2개의 분기리드를 갖는 구성으로 되어 있다. 상기 한쪽의 분기리드는 상기 한쪽의 반도체칩의 회로형성면에 절연성 필름을 개재해서 접착고정되고 또한 그 회로형성면의 외부단자에 도전성의 와이어를 거쳐서 전기적으로 접속되어 있다. 상기 다른쪽의 분기리드는 상기 다른쪽의 반도체칩의 회로형성면에 절연성 필름을 개재해서 적층되고, 또한 그 회로형성면의 외부에 도전성의 와이어를 거쳐서 전기적으로 접속되어 있다.
상기 2개의 분기리드의 각각은 별도의 부재로 구성되어 있다. 한쪽의 분기리드는 수지봉지체의 외부로 도출되고 또한 소정의 형상으로 형성된 외부리드와 일체화되어 있다. 다른쪽의 분기리드는 수지봉지체의 내부에 있어서 한쪽의 분기리드에 접합되고 전기적으로 또한 기계적으로 접속되어 있다. 즉, 수지봉지체의 내외에 걸쳐서 연장하는 리드는 수지봉지체의 외부로 도출된 외부리드 이 외부리드와 일체화된 한쪽의 분기리드 및 이 한쪽의 분기리드에 접합된 다른쪽의 분기리드로 구성되어 있다.
또한, 상기 반도체장치에 대해서는 예를들면 일본국 특허공개공보 평성7-58281호(1995년 3월 3일 공개)에 개시되어 있다.
상기 반도체장치에 있어서, 2개의 반도체칩의 각각은 각각의 회로형성면을 서로 대향시킨 상태로 적층되어 있으므로, 수지봉지체의 내부에 있어서 상하로 분기된 2개의 분기리드가 2개의 반도체칩사이에 존재하고 있다. 이 2개의 분기리드 의 각각은 서로 대향하는 각각의 면(본딩면)에 와이어가 접속되어 있으므로 서로 이간된 상태로 되어 있다. 이 때문에 2개의 분기리드의 간격(이간치수)에 상당하는 분만큼 2개의 반도체칩의 간격이 넓어지므로 수지봉지체의 두께가 증가하여 반도체장치의 두께가 두꺼워진다.
또, 2개의 분기리드의 각각은 2개의 반도체칩사이에 존재하고 있으므로 한쪽의 반도체칩에서 발생하는 부유용량(칩/리드간 용량) 및 다른쪽의 반도체칩에서 발생하는 부유용량(칩/리드간 용량)이 2개의 분기리드의 각각에 부가된다. 이 때문에 수지봉지체의 내외에 걸쳐서 연장하는 1개의 리드에 부가되는 부유용량이 증가하므로 리드에 있어서의 신호의 전파속도가 저하하여 반도체장치의 전기특성이 저하한다.
본 발명의 목적은 반도체장치의 박형화를 도모하는 것이 가능한 기술을 제공하는 것이다.
본 발명의 다른 목적은 반도체장치의 전기특성의 향상을 도모하는 것이 가능한 기술을 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은 본 명세서의 기술 및 첨부도면에 의해서 명확하게 될 것이다.
본원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단하게 설명하면 하기와 같다.
[1] 수지봉지체, 상기 수지봉지체의 내부에 위치하고 또한 표리면중의 표면( 회로형성면)에 외부단자가 형성된 2개의 반도체칩 및 상기 수지봉지체의 내외에 걸쳐서 연장하는 리드를 갖고, 상기 리드는 적어도 상기 수지봉지체의 내부에 있어서 2개로 분기되고, 상기 한쪽의 분기는 상기 한쪽의 반도체칩의 표면에 고정되고 또한 그의 표면의 외부단자에 전기적으로 접속되고, 상기 다른쪽의 분기리드는 상기 다른쪽의 반도체칩의 표면에 고정되고 또한 그의 표면의 외부단자에 전기적으로 접속되는 반도체장치로서, 상기 2개의 반도체칩의 각각은 각각의 이면끼리를 대향시킨 상태로 적층되어 있다.
상기 한쪽의 분기리드는 상기 한쪽의 반도체칩의 표면의 외부단자에 도전성의 와이어를 거쳐서 전기적으로 접속되고, 상기 다른쪽의 분기리드는 상기 다른쪽의 반도체칩의 표면의 외부단자에 도전성의 와이어를 거쳐서 전기적으로 접속되어 있다.
또, 상기 한쪽의 분기리드는 상기 한쪽의 반도체칩의 표면에 절연성필름 또는 절연성 접착제를 개재해서 접착고정되고 상기 다른쪽의 분기리드는 상기 다른쪽의 반도체칩의 표면에 절연성필름 또는 절연성 접착제를 개재해서 접착고정되어 있다.
[2] 상기 수단[1]에 기재된 반도체장치에 있어서 상기 2개의 반도체칩의 각각의 이면은 서로 접촉하고 있다.
[3] 상기 수단[1]에 기재된 반도체장치에 있어서 상기 한쪽의 반도체칩의 표면과 대향하는 상기 한쪽의 분기리드의 일부분은 그 밖의 부분에 비해서 두께가 얇게 되어 있고, 상기 다른쪽의 반도체칩의 이면과 대향하는 상기 다른쪽의 분기리드 의 일부분은 그 밖의 부분에 비해서 두께가 얇게 되어 있다.
[4] 수지봉지체, 상기 수지봉지체의 내부에 위치하고, 표리면중의 표면에 여러개의 외부단자가 형성된 2개의 반도체칩 및 상기 수지봉지체의 내외에 걸쳐서 연장하는 제1리드 및 제2리드를 갖고, 상기 2개의 반도체칩의 각각은 각각의 이면끼리를 대향시킨 상태로 적층되고 상기 제1리드는 상기 2개의 반도체칩의 각각의 외부단자와 전기적으로 접속되고 상기 제2리드는 상기 2개의 반도체칩중의 어느 한쪽의 반도체칩의 외부단자와 전기적으로 접속되는 반도체장치로서, 상기 제1리드는 상기 수지봉지체의 내부에 있어서 2개로 분기되고, 상기 한쪽의 분기리드는 상기 2개의 반도체칩중의 한쪽의 반도체칩의 표면에 고정됨과 동시에 그 표면에 형성된 외부단자에 도전성의 와이어를 거쳐서 전기적으로 접속되고, 상기 다른쪽의 분기리드는 상기 2개의 반도체칩중의 다른쪽의 반도체칩의 표면에 고정됨과 동시에 그 표면에 형성된 외부단자에 도전성의 와이어를 거쳐서 전기적으로 접속되고, 상기 제2리드는 상기 수지봉지체의 내부에 있어서 상기 2개의 반도체칩중 어느 한쪽의 반도체칩의 표면에 고정됨과 동시에 그 표면에 형성된 외부단자에 도전성의 와이어를 거쳐서 전기적으로 접속되어 있다.
상기 한쪽의 분기리드는 상기 한쪽의 반도체칩의 표면에 절연성필름 또는 절연성 접착제를 개재해서 접착고정되고, 상기 다른쪽의 분기리드는 상기 다른쪽의 반도체칩의 표면에 절연성필름 또는 절연성 접착제를 개재해서 접착고정되고 상기 제2리드는 상기 2개의 반도체칩중 어느 한쪽의 반도체칩의 표면에 절연성필름 또는 절연성 접착제를 개재해서 접착고정되어 있다.
상기 수단[1]에 의하면, 2개의 반도체칩의 각각은 각각의 이면끼리를 대향시킨 상태로 적층되어 있기 때문에 2개의 반도체칩사이에 분기리드가 존재하지 않으므로 2개의 반도체칩의 간격을 좁게 할 수 있고, 이것에 상당하는 분만큼 수지봉지체의 두께를 얇게 할 수 있다. 이 결과, 반도체장치의 박형화를 도모할 수가 있다.
또, 2개의 분기리드의 각각은 2개의 반도체칩사이에 존재하지 않으므로 한쪽의 분기리드에 부가되는 부유용량(칩/리드간 용량)중 다른쪽의 반도체칩에서 발생하는 부유용량을 실질적으로 배제할 수 있고 다른쪽의 분기리드에 부가되는 부유용량(칩/리드간 용량)중 한쪽의 반도체칩에서 발생하는 부유용량을 실질적으로 배제할 수 있으므로 수지봉지체의 내외에 걸쳐서 연장하는 1개의 리드에 부가되는 부유용량을 저감할 수 있다. 이 결과, 리드에 있어서의 신호의 전파속도가 빨라지므로 반도체장치의 전기특성의 향상을 도모할 수가 있다.
상기 수단[2]에 의하면 2개의 반도체칩의 각각의 이면은 서로 접촉하고 있기 때문에 2개의 반도체칩의 간격이 없어지므로 이것에 상당하는 분만큼 수지봉지체의 두께를 얇게 할 수 있다. 이 결과, 반도체장치의 박형화를 더욱 도모할 수가 있다.
상기 수단[3]에 의하면 한쪽의 반도체칩의 표면상에 있어서의 수지봉지체의 수지의 두께 및 다른쪽의 반도체칩의 표면상에 있어서의 수지봉지체의 수지의 두께를 얇게 할 수 있으므로 이것에 상당하는 분만큼 수지봉지체의 두께를 얇게 할 수 있다. 이 결과, 반도체장치의 박형화를 더욱 도모할 수가 있다.
상기 수단[4]에 의하면 제2리드는 수지봉지체의 내부에 있어서 2개의 반도체칩중 어느 한쪽의 반도체칩의 표면에 고정됨과 동시에 그 표면에 형성된 외부단자에 도전성의 와이어를 거쳐서 전기적으로 접속되어 있으므로 제2리드에 부가되는 부유용량(칩/리드간 용량)은 제1리드에 부가되는 부유용량(칩/리드간 용량)보다 작게 된다. 따라서 제 2리드에 있어서의 신호의 전파속도가 빨라지므로 반도체장치의 전기특성의 향상을 도모할 수가 있다.
이하, 도면을 참조해서 본 발명의 실시예를 상세하게 설명한다. 또한, 발명의 실시예를 설명하기 위한 도면에 있어서 동일 기능을 갖는 것은 동일 부호를 붙이고 그의 반복적인 설명은 생략한다.
(실시예 1)
본 실시예에서는 2방향리드 배열구조인 TSOP(Thin Small Outline Package)형의 반도체장치에 본 발명을 적용한 예에 대해서 설명한다.
도 1은 본 발명의 실시예1인 반도체장치의 수지봉지체의 상부을 제거한 상태의 평면도이고, 도 2는 상기 반도체장치의 수지봉지체의 하부를 제거한 상태의 저면도이고, 도 3은 도 1에 도시한 A-A선의 위치에서 절단한 단면도이다.
도 1, 도 2 및 도 3에 도시한 바와 같이 본 실시예의 반도체장치(10)은 2개의 반도체칩(1)을 상하로 적층하고 이 2개의 반도체칩(1)을 1개의 수지봉지체(8)로봉지한 구성으로 되어 있다. 2개의 반도체칩(1)의 각각은 각각의 이면끼리를 대향시킨 상태로 적층되어 있다.
상기 2개의 반도체칩(1)의 각각은 동일의 외형치수로 형성되어 있다. 또, 2개의 반도체칩(1)의 각각의 평면형상은 이것에 한정되는 것은 아니지만 예를들면 장방형으로 형성되어 있다.
상기 2개의 반도체칩(1)의 각각은 예를들면 단결정규소로 이루어지는 반도체기판 및 그의 표리면중의 표면상에 형성된 다층 배선층을 주체로 하는 구성으로 되어 있다. 이 2개의 반도체칩(1)의 각각에는 기억회로 시스템으로서 예를들면 64메가비트의 DRAM(Dynamic Random Access Memory)이 구성되어 있다.
상기 2개의 반도체칩(1)중 한쪽의 반도체칩(1A)의 표면인 회로형성면(1A1)의 중앙부에는 장방형의 긴변방향을 따라서 여러개의 외부단자(본딩패드)BP가 형성되어 있다(도 1 참조). 이 여러개의 외부단자BP의 각각은 반도체칩(1A)의 다층 배선층중 최상층의 배선층에 형성되어 있다. 최상층의 배선층은 그의 상층에 형성된 표면보호막(최종보호막)으로 피복되고, 이 표면보호막에는 외부단자BP의 표면을 노출시키는 본딩개구가 형성되어 있다.
상기 2개의 반도체칩(1)중 다른쪽의 반도체칩(1B)의 표면인 회로형성면(1B1)의 중앙부에는 장방형의 긴변방향을 따라서 여러개의 외부단자BP가 형성되어 있다(도 2 참조). 이 여러개의 외부단자BP의 각각은 반도체칩(1B)의 다층 배선층중 최상층의 배선층에 형성되어 있다. 최상층의 배선층은 그의 상층에 형성된 표면보호막(최종보호막)으로 피복되고, 이 표면보호막에는 외부단자BP의 표면을 노출시키는 본딩개구가 형성되어 있다.
상기 한쪽의 반도체칩(1A)에 구성된 DRAM의 회로패턴은 다른쪽의 반도체칩(1B)에 구성된 DRAM의 회로 패턴과 동일 패턴으로 구성되어 있다. 또, 한쪽의 반도체칩(1A)의 회로형성면(1A1)에 형성된 외부단자BP의 배치패턴은 다른쪽의 반도체칩(1B)의 회로형성면(1B1)에 형성된 외부단자BP의 배치패턴과 동일 패턴으로 구성되어 있다. 즉, 2개의 반도체칩(1)의 각각은 동일 구조로 구성되어 있다.
상기 수지봉지체(8)의 평면형상은 이것에 한정되는 것은 아니지만 예를들면 장방형으로 형성되어 있다. 이 수지봉지체(8)의 서로 대향하는 2개의 긴변의 각각의 외측에는 각각의 긴변을 따라서 여러개의 리드(2)가 배열되어 있다. 여러개의 리드(2)의 각각은 수지봉지체(8)의 내외에 걸쳐서 연장하고 있다. 또한, 도 1에 도시한 우측의 리드군은 도 2에 도시한 좌측의 리드군과 대응하고, 도 1에 도시한 좌측의 리드군은 도 2에 도시한 우측의 리드군과 대응한다.
상기 여러개의 리드(2)의 각각에는 단자명이 부여되어 있다. Vcc단자는 전원전위(예를들면, 5[V])로 전위고정되는 전원전위단자이다. Vss단자는 기준전위(예를들면, 0[V])로 전위고정되는 기준전위단자이다. IO/0A단자, IO/0B단자, IO/1A단자, IO/1B단자, IO/2A단자, IO/2B단자, IO/3A단자 및 IO/3B단자는 데이타 입출력단자이다. A0단자∼A12단자는 어드레스 입력단자이다. RAS단자는 로우어드레스 스트로브단자이다. CAS단자는 컬럼어드레스 스트로브단자이다. WE단자는 리드/라이트 인에이블단자이다. OE단자는 출력 인에이블단자이다. NC단자는 빈(free) 단자이다.
상기 여러개의 리드(2)중 어드레스입력단자인 리드(2), 로우어드레스 스트로브단자인 리드(2), 컬럼어드레스 스트로브단자인 리드(2), 리드/라이트 인에이블단 지인 리드(2), 출력인에이블단자인 리드(2)의 각각은 수지봉지체(8)의 내부에 있어서 상하방향(칩의 적층방향)으로 분기되고 또한 절곡(折曲)가공이 실시된 2개의 분기리드(3A, 4A)를 갖는 구성으로 되어 있다. 한쪽의 분기리드(3A)는 한쪽의 반도체칩(1A)의 회로형성면(1A1)에 절연성필름(6)을 개재해서 접착고정됨과 동시에 그 회로형성면(1A1)의 외부단자BP에 도전성의 와이어(7)을 거쳐서 전기적으로 접속되어 있다. 다른쪽의 분기리드(4A)는 다른쪽의 반도체칩(1B)의 회로형성면(1B1)에 절연성필름(6)을 개재해서 접착고정됨과 동시에 그 회로 형성면(1B1)의 외부단자BP에 도전성의 와이어(7)을 개재해서 전기적으로 접속되어 있다.
즉, 어드레스 입력단자인 리드(2), 로우어드레스 스트로브단자인 리드(2), 컬럼어드레스 스트로브단자인 리드(2), 리드/라이트 인에이블단자인 리드(2), 출력인에이블단자인 리드(2)의 각각은 2개의 반도체칩(1)의 각각의 외부단자BP에 전기적으로 접속되어 있다.
상기 여러개의 리드(2)중 전원전위단자인 리드(2), 기준전위단자인 리드(2)의 각각은 수지봉지체(8)의 내부에 있어서 상하방향(칩의 적층방향)으로 분기되고 또한 절곡가공이 실시된 2개의 분기리드(3A, 4A)를 갖는 구성으로 되어 있다.
한쪽의 분기리드(3A)는 반도체칩(1A)의 회로형성면(1A1)상을 그 외부단자BP의 배열방향을 따라서 연장하고, 다른 분기리드(3A)의 선단부와 외부단자BP사이에 배치된 버스바(bus bar)리드(5)와 일체화되어 있다. 이 버스바리드(5)는 반도체칩(1A)의 회로형성면(1A1)에 절연성필름(6)을 개재해서 접착고정된 고정리드와 일체화되고, 이 고정리드는 반도체칩(1A)의 외부단자BP에 와이어(7)를 거쳐서 전기적 으로 접속되어 있다.
다른쪽의 분기리드(4A)는 반도체칩(1B)의 회로형성면(1B1)상을 그의 외부단자BP의 배열방향을 따라서 연장하고, 다른 분기리드(4A)의 선단부분과 외부단자BP사이에 배치된 버스바리드(5)와 일체화되어 있다. 이 버스바리드(5)는 반도체칩(1B)의 회로형성면(1B1)에 절연성필름(6)을 개재해서 접착고정된 고정리드와 일체화되고, 이 고정리드는 반도체칩(1B)의 외부단자BP에 와이어(7)를 거쳐서 전기적으로 접속되어 있다.
즉, 전원전위단자인 리드(2), 기준전위단자인 리드(2)의 각각은 2개의 반도체칩(1)의 각각의 외부단자BP와 전기적으로 접속되어 있다.
또, 본 실시예의 반도체장치(10)은 반도체칩(1A)의 회로형성면(1A1)상에 분기리드(3A) 및 버스바리드(5)를 배치하고, 반도체칩(1B)의 회로형성면(1B1)상에 분기리드(4A) 및 버스바리드(5)를 배치한 LOC(Lead On Chip)구조로 구성되어 있다.
상기 데이타 입출력단자인 리드(2)의 중 IO/0A단자, IO/1A단자, IO/2A단자, IO/3A단자인 각각의 리드(2)는 수지봉지체(8)의 내부에 있어서 절곡가공이 실시된 분기리드(3A)를 갖는 구조로 되어 있다. 이 분기리드(3A)는 반도체칩(1A)의 회로형성면(1A1)에 절연성필름(6)을 개재해서 접착고정됨과 동시에 그 회로형성면(1A1)의 외부단자BP에 와이어(7)를 거쳐서 전기적으로 접속되어 있다. 즉, IO/0A단자, IO/1A단자, IO/2A단자, IO/3A단자인 각각의 리드(2)는 반도체칩(1B)의 외부단자BP와 전기적으로 접속되어 있지 않다.
상기 데이타 입출력단자인 리드(2)중 IO/0B단자, IO/1B단자, IO/2B단자, IO/3B단자인 각각의 리드(2)는 수지봉지체(8)의 내부에 있어서 절곡가공이 실시된 분기리드(4A)를 갖는 구성으로 되어 있다. 이 분기리드(4A)는 반도체칩(1B)의 회로형성면(1B)에 절연성필름(6)을 개재해서 접착고정됨과 동시에 그 회로형성면(1B1)의 외부단자BP에 도전성의 와이어(7)을 거쳐서 전기적으로 접속되어 있다. 즉, IO/0B단자, IO/1B단자, IO/2B단자, IO/3B단자인 각각의 리드(2)는 반도체칩(1A)의 외부단자BP와 전기적으로 접속되어 있지 않다.
도 3에 도시한 바와 같이, 상기 한쪽의 분기리드(3A)는 한쪽의 반도체칩(1A)의 회로형성면(1A1)의 1변을 가로질러(횡단해서) 한쪽의 반도체칩(1A)의 회로형성면(1A1)상을 연장하는 제1부분(3A1), 이 제1부분(3A1)에서 한쪽의 반도체칩(1A)의 이면측으로 절곡된 제2부분(3A2) 및 이 제2부분(3A2)에서 한쪽의 반도체칩(1A)의 외측을 향해서 절곡된 제3부분(3A3)으로 구성되어 있다. 제1부분(3A1)은 절연성필름(6)을 개재해서 반도체칩(1A)의 회로형성면(1A1)에 접착고정되어 있다. 제1부분(3A1)의 선단부분은 반도체칩(1A)의 회로형성면(1A1)의 중앙부에 형성된 외부단자BP의 근방에 배치되고, 제1부분(3A1)의 선단부분에는 와이어(7)이 접속되어 있다.
상기 다른쪽의 분기리드(4A)는 다른쪽의 반도체칩(1B)의 회로형성면(1B1)의 1변을 가로질러 다른쪽의 반도체칩(1B)의 회로형성면(1B1)상을 연장하는 제1부분(4A1), 이 제1부분(4A1)에서 다른쪽의 반도체칩(1B)의 이면측으로 절곡된 제2부분(4A2) 및 이 제2부분(4A2)에서 한쪽의 분기리드(3A)의 제3부분(3A3)과 겹치도록 절곡된 제3부분(4A3)으로 구성되어 있다. 제1부분(4A1)은 절연성필름(6)을 개재해서 반도체칩(1B)의 회로형성면(1B1)에 접착고정되어 있다. 제1부분(4A1)의 선단부분은 반도체칩(1B)의 회로형성면(1B1)의 중앙부에 형성된 외부단자BP의 근방에 배치되고, 제1부분(4A1)의 선단부분에는 와이어(7)이 접속되어 있다.
상기 분기리드(3A)의 제3부분(3A3)은 수지봉지체(8)에서 그의 외부로 도출된 외부리드(3B)와 일체화되어 있다. 외부리드(3B)는 면실장형 형상으로서, 예를들면 갈매기날개(gull-wing)형상으로 형성되어 있다. 상기 분기리드(4A)의 제3부분(4A3)은 그의 선단부Y가 외부리드(3B)의 근원부분(3B1)에 접합되고, 전기적으로 또한 기계적으로 접속되어 있다. 즉, 2개의 분기리드(3A, 4A)의 각각은 별도의 부재로 구성되어 있다.
상기 분기리드(4A)의 제3부분(4A3)의 선단부와 외부리드(3B)의 근원부분(3B1)의 접합은 이것에 한정되는 것은 아니지만 예를들면 접합강도를 높일 목적으로서 레이저에 의한 심(seam)용접으로 실행되고 있다. 본 실시예에 있어서 심용접은 수지봉지체(8)을 형성한 후에 실행하고 있다.
상기 외부리드(3B)는 그의 근원부분(3B1)에 연결되는 리드부분이 다른쪽의 분기리드(4A)측에 위치하도록 절곡되어 있다.
또한, 절연성필름(6)으로서는 예를들면 폴리이미드계수지로 이루어지는 수지기재의 양면(표면 및 이면)에 폴리이미드계수지로 이루어지는 접착층이 형성된 절연성필름을 사용하고 있다. 또, 도전성의 와이어(7)로서는 예를들면 금(Au)와이어를 사용하고 있다. 또, 와이어(7)의 접속방밥으로서는 예를들면 열압착에 초음파진동을 병용시킨 본딩법을 사용하고 있다.
상기 반도체칩(1A)의 서로 대향하는 2개의 짧은변의 각각의 외측에는 수지봉지체(8)의 내부에 위치하는 지지리드(9A)가 배치되어 있다. 또, 상기 반도체칩(1B)의 서로 대향하는 2개의 짧은변의 각각의 외측에는 수지봉지체(8)의 내부에 위치하는 지지리드(9B)가 배치되어 있다. 이 지지리드(9A), (9B)의 각각은 반도체장치(10)의 제조프로세스에 있어서 리드프레임의 틀체로 수지봉지체(8)을 지지하기 위한 것이다.
상기 수지봉지체(8)은 저응력화를 도모할 목적으로서 예를들면 페놀계경화제, 실리콘고무 및 필러(filler)등이 첨가된 비페닐계의 수지로 형성되어 있다. 이 수지봉지체(8)은 대량생산에 적합한 트랜스퍼몰딩법으로 형성되어 있다. 트랜스퍼몰딩법은 포트, 러너, 유입게이트 및 캐비티(공동) 등을 구비한 몰드금형을 사용하여 포트에서 러너 및 유입게이트를 통해 캐비티내에 수지를 가압주입해서 수지봉지체를 형성하는 방법이다.
상기 반도체장치(10)에 있어서 한쪽의 분기리드(3A)는 한쪽의 반도체칩(1A)의 회로형성면(1A1)에 절연성필름(6)을 개재해서 접착고정되고, 다른쪽의 분기리드(4A)는 다른쪽의 반도체칩(1B)의 회로형성면(1B1)에 절연성필름(6)을 개재해서 접착고정되어 있다. 또, 한쪽의 반도체칩(1A), 다른쪽의 반도체칩(1B)의 각각은 각각의 이면끼리를 대향시킨 상태로 적층되어 있다. 이 때문에 2개의 반도체칩(1)사이에는 분기리드(3A, 4A)가 존재하지 않으므로 2개의 반도체칩(1)의 간격을 좁게 할 수 있고, 이것에 상당하는 분만큼 수지봉지체(8)의 두께를 얇게 할 수가 있다.
또, 2개의 분기리드(3A, 4A)의 각각은 2개의 반도체칩(1)사이에 존재하지 않으므로 한쪽의 분기리드(3A)에 부가되는 부유용량(칩/리드간 용량)중 다른쪽의 반도체칩(1B)에서 발생하는 부유용량을 실질적으로 배제할 수 있고, 다른쪽의 분기리드(4A)에 부가되는 부유용량(칩/리드간 용량)중 한쪽의 반도체칩(1A)에서 발생하는 부유용량을 실질적으로 배제할 수 있으므로, 수지봉지체(8)의 내부에 있어서 분기되어 한쪽의 분기리드(3A)가 한쪽의 반도체칩(1A)의 회로형성면(1A1)에 절연성필름(6)을 개재해서 접착고정되고 다른쪽의 분기리드(4A)가 다른쪽의 반도체칩(1B)의 회로형성면(1B1)에 절연성필름(6)을 개재해서 접착고정된 리드(2)에 부가되는 부유용량을 저감할 수 있다.
또, 한쪽의 반도체칩(1A), 다른쪽의 반도체칩(1B)의 각각은 각각의 이면끼리를 서로 접촉시킨 상태로 적층되어 있다. 이 때문에 2개의 반도체칩(1)의 간격이 없어지므로 이것에 상당하는 분만큼 수지봉지체(8)의 두께를 더욱 얇게 할 수가 있다.
다음에, 상기 반도체장치(10)의 제조프로세스에서 사용되는 리드프레임의 구성에 대해서 설명한다.
상기 반도체장치(10)의 제조는 도 4(평면도)에 도시한 리드프레임(LF1) 및 도 5(평면도)에 도시한 리드프레임(LF2)를 사용해서 실행된다.
상기 리드프레임(LF1)은 도 4에 도시한 바와 같이 틀체(12)에 의해 주위가 규정된 영역내에 있어서 여러개의 리드(3), 4개의 버스바리드(5), 2개의 지지리드(9A) 등을 배치하고 있다. 여러개의 리드(3)의 각각은 2개의 리드군으로 분할되어 있다. 한쪽의 리드군의 리드(3)은 반도체칩(1A)의 한쪽의 긴변과 대향하는 틀체(12)의 연장방향을 따라서 배열되고 이 틀체(12)와 일체화되어 있다. 다른쪽의 리드군의 리드(3)은 반도체칩(1A)의 다른쪽의 긴변과 대향하는 틀체(12)의 연장방향을 따라서 배열되고 이 틀체(12)와 일체화되어 있다. 4개의 버스바리드(5)의 각각은 반도체칩(1A)의 긴변방향을 따라서 연장하고 리드배열의 초단, 중간단 및 종단에 배치된 리드(3)과 일체화되어 있다. 2개의 지지리드(9A)의 각각은 반도체칩(1A)의 짧은변과 대향하는 각각의 틀체(12)과 일체화되어 있다.
상기 여러개의 리드(3)의 각각은 수지봉지체(8)로 봉지되는 내부리드와 수지봉지체(8)의 외부로 도출되는 외부리드(3B)로 구성되고 타이바(tie bar)(11)을 거쳐서 서로 연결되어 있다. 이 여러개의 리드(3)중 대다수의 리드(3)의 내부리드는 분기리드(3A)로서 구성되어 있다. 분기리드(3A)는 도 3에 도시한 구성과 마찬가지의 구성, 즉 제1부분(3A1), 제2부분(3A2) 및 제3부분(3A3)을 갖는 구성으로 되어 있다. 분기리드(3A)는 제1부분(3A1)이 반도체칩(1A)의 회로형성면(1A1)을 가로질러 반도체칩(1A)의 회로형성면(1A1)상에 위치하고 제3부분(3A3)의 이면이 반도체칩(1A)의 이면과 동일 평면에 위치하도록 절곡되어 있다.
상기 리드프레임(LF1)은 예를들면 철(Fe)-니켈(Ni)계의 합금 또는 동(Cu) 또는 동계의 합금으로 이루어지는 평판재로 에칭가공 또는 프레스가공을 실시하고, 소정의 리드패턴을 형성한 후 리드(3)의 내부리드부분에 프레스가공을 실시하는 것에 의해 형성된다.
또한, 분기리드(3A)의 제1부분(3A1)의 이면에는 절연성필름(6)이 부착되어 있다. 또, 버스바리드(5)에는 반도체칩(1A)의 회로형성면에 고정되는 고정리드가 일체화되고, 이 고정리드의 이면에는 절연성필름(6)이 부착되어 있다.
상기 리드프레임(LF2)는 도 5에 도시한 바와 같이 틀체(12)에 의해 주위가 규정된 영역내에 있어서 여러개의 리드(4), 4개의 버스바리드(5), 2개의 지지리드(9B) 등을 배치하고 있다. 여러개의 리드(4)의 각각은 2개의 리드군으로 분할되어 있다. 한쪽의 리드군의 리드(4)는 반도체칩(1B)의 한쪽의 긴변과 대향하는 틀체(12)의 연장방향을 따라서 배열되어 있다. 다른쪽의 리드군의 리드(4)는 반도체칩(1B)의 다른쪽의 긴변과 대향하는 틀체(12)의 연장방향을 따라서 배열되어 있다. 4개의 버스바리드(5)의 각각은 반도체칩(1B)의 긴변방향을 따라서 연장하고 리드배열의 초단, 중간단 및 종단에 배치된 리드(4)와 일체화되어 있다. 2개의 지지리드(9B)의 각각은 반도체칩(1B)의 짧은변과 대향하는 각각의 틀체(12)와 일체화되어 있다.
상기 여러개의 리드(4)의 각각은 수지봉지체(8)로 봉지되는 내부리드와 수지봉지체(8)의 외부로 도출되는 외부리드로 구성되고 타이바(11)을 거쳐서 서로 연결되어 있다. 이 여러개의 리드(4)의 각각은 타이바(11)을 거쳐서 틀체(12)와 일체화되어 있다.
상기 여러개의 리드(4)의 각각의 외부리드는 타이바(11)에서 앞의 부분을 제거한 형상으로 형성되고, 상술한 리드(3)의 외부리드(3B)에 비해 짧게 구성되어 있다. 또, 여러개의 리드(4)중 대다수의 리드(4)는 분기리드(4A)로서 구성되어 있다. 분기리드(4A)는 도 3에 도시한 구성과 마찬가지의 구성, 즉 제 1부분(4A1), 제 2부분(4A2) 및 제3부분(4A3)을 갖는 구성으로 되어 있다. 분기리드(4A)는 제1부분(4A1)이 반도체칩(1B)의 회로형성면(1B1)을 가로질러 반도체칩(1B)의 회로형성면(1B1)상에 위치하고, 제 3부분(3B3)의 이면이 반도체칩(1B)의 이면과 동일 평면에 위치하도록 절곡되어 있다.
상기 리드프레임(LF2)는 예를들면 철(Fe)-니켈(Ni)계의 합금 또는 동(Cu) 또는 동계의 합금으로 이루어지는 평판재로 에칭가공 또는 프레스가공을 실시하고, 소정의 리드패턴을 형성한 후 리드(4)의 내부리드부분에 프레스가공을 실시하는 것에 의해 형성된다.
또한, 상기 분기리드(4A)의 제1부분(4A1)의 이면에는 절연성필름(6)이 부착되어 있다. 또, 상기 버스바리드(5)에는 반도체칩(1B)의 회로형성면(1B1)에 고정되는 고정리드가 일체화되고 이 고정리드의 이면에는 절연성필름(6)이 부착되어 있다.
상기 리드프레임(LF1), (LF2)의 각각은 다음에 상세하게 설명하겠지만 반도체칩의 외부단자와 리드를 도전성의 와이어로 전기적으로 접속한 후 각각의 이면끼리를 중첩시킨 상태로 사용된다. 따라서, 도 4의 좌측의 리드(3)은 그 타이바 근방부분(중첩부분)이 도 5의 우측의 리드(4)의 타이바 근방부분(중첩부분)과 겹치도록 배치되고, 도 4의 우측의 리드(3)은 그 타이바 근방부분(중첩부분)이 도 5의 좌측의 리드(4)의 타이바 근방부분과 겹치도록 배치되어 있다.
다음에, 상기 반도체장치(10)의 제조방법에 대해서 도 6(단면도), 도 7(주요부단면도) 및 도 8(주요부 사시도)를 사용해서 설명한다.
먼저, 동일 구조의 2개의 반도체칩(1A, 1B)(1)을 준비함과 동시에 도 4에 도시한 리드프레임(LF1) 및 도 5에 도시한 리드프레임(LF2)를 준비한다.
다음에 상기 리드프레임(LF1)에 한쪽의 반도체칩(1A)를 고정함과 동시에 상기 리드프레임(LF2)에 다른쪽의 반도체칩(1B)를 고정한다. 리드프레임(LF1)과 반도체칩(1A)의 고정은 반도체칩(1A)의 표리면중의 표면인 회로형성면(1A1)에 절연성필름(6)을 개재해서 리드(3)의 내부리드인 분기리드(3A)의 제1부분(3A1), 버스바리드(5)와 일체화된 고정리드의 각각을 접착고정시키는 것에 의해서 실행된다. 리드프레임(LF2)와 반도체칩(1B)의 고정은 반도체칩(1B)의 표리면중의 표면인 회로형성면(1B1)에 절연성필름(6)을 개재해서 리드(4)의 내부리드인 분기리드(4A)의 제1부분(4A1), 버스바리드(5)와 일체화된 고정리드의 각각을 접착고정시키는 것에 의해서 실행된다.
이 고정에 있어서 리드프레임(LF1)과 반도체칩(1A)의 고정은 반도체칩(1A)의 회로형성면(1A1)에 분기리드(3A)의 제1부분(3A1) 및 버스바리드(5)의 고정리드를 접착고정시키는 것에 의해서 실행되므로, 반도체칩(1A)는 리드프레임(LF1)에 의해 안정한 상태로 유지된다. 또, 리드프레임(LF2)와 반도체칩(1B)의 고정은 반도체칩(1B)의 회로형성면(1B1)에 분기리드(4A)의 제1부분(4A1) 및 버스바리드(5)의 고정리드를 접착고정시키는 것에 의해서 실행되므로, 반도체칩(1B)는 리드프레임(LF2)에 의해 안정한 상태로 유지된다.
다음에 상기 리드프레임(LF1)에 있어서 반도체칩(1A)의 외부단자BP와 분기리드(3A)의 제1부분(3A1)의 선단부분 및 버스바리드(5)의 고정리드를 도전성의 와이 어(7)로 전기적으로 접속함과 동시에 상기 리드프레임(LF2)에 있어서 반도체칩(1B)의 외부단자BP와 분기리드(4A)의 제1부분(4A1)의 선단부분 및 버스바리드(5)의 고정리드를 도전성의 와이어(7)로 전기적으로 접속한다. 와이어(7)로서는 예를들면 금(Au)와이어를 사용한다. 또, 와이어(7)의 접속방법으로서는 예를들면 열압착에 초음파진동을 병용시킨 본딩법을 사용한다.
이 공정에 있어서 리드프레임(LF1)의 리드(3)은 내부리드인 분기리드(3A)의 제1부분(3A1)이 반도체칩(1A)의 회로형성면(1A1)상에 위치하고 내부리드인 분기리드(3A)의 제3부분(3A3)의 이면이 반도체칩(1A)의 이면과 동일 평면에 위치하도록 절곡되어 있으므로, 도 6의 (a)에 도시한 바와 같이 히트스테이지HS에 반도체칩(1A)의 이면 및 분기리드(3A)의 제3부분(3A3)의 이면을 직접 접촉시킬 수 있다. 이 결과, 히트스테이지HS의 열이 반도체칩(1A) 및 분기리드(3A)로 유효하게 전달되므로, 반도체칩(1A)의 외부단자BP와 리드프레임(LF1)의 리드(3)의 와이어(7)에 의한 접속을 확실하게 실행할 수 있다.
또, 이 공정에 있어서 리드프레임(LF2)의 리드(4)는 내부리드인 분기리드(4A)의 제1부분(4A1)이 반도체칩(1B)의 회로형성면(1B1)상에 위치하고 내부리드인 분기리드(4A)의 제3부분(4A3)의 이면이 반도체칩(1B)의 이면과 동일 평면에 위치하도록 절곡되어 있으므로, 도 6의 (b)에 도시한 바와 같이 히트스테이지HS에 반도체칩(1B)의 이면 및 분기 리드(4A)의 제 3부분(4A3)의 이면을 직접 접촉시킬 수 있다. 이 결과, 히트스테이지HS의 열이 반도체칩(1B) 및 분기리드(4A)로 유효하게 전달되므로 반도체칩(1B)의 외부단자BP와 리드프레임(LF2)의 리드(4)의 와이어(7)에 의한 접속을 확실하게 실행할 수 있다.
또, 이 공정에 있어서 분기리드(3A)의 제1부분(3A1)의 선단부분은 반도체칩(1A)의 회로형성면(1A1)의 중앙부에 형성된 외부단자BP의 근방에 배치되어 있으므로, 반도체칩의 외측에 배치된 리드의 선단부분과 반도체칩의 회로형성면의 중앙부에 형성된 외부단자를 와이어에 의해 접속하는 경우에 비해 와이어(7)의 길이를 짧게 할 수 있다.
또, 이 공정에 있어서 분기리드(4A)의 제1부분(4A1)의 선단부분은 반도체칩(1B)의 회로형성면(1B1)의 중앙부에 형성된 외부단자BP의 근방에 배치되어 있으므로 반도체칩의 외측에 배치된 리드의 선단부분과 반도체칩의 회로형성면의 중앙부에 형성된 외부단자를 와이어에 의해 전기적으로 접속하는 경우에 비해 와이어(7)의 길이를 짧게 할 수 있다.
또한, 반도체칩(1A)의 외부단자BP와 분기리드(3A)의 와이어(7)에 의한 접속은 버스바리드(5)를 건너뛰고(jumping) 실행된다.
또한, 반도체칩(1B)의 외부단자BP와 분기리드(4A)의 와이어(7)에 의한 접속은 버스바리드(5)를 건너뛰고(jumping) 실행된다.
또, 반도체칩(1A)의 외부단자BP와 분기리드(3A)의 접속은 반도체칩(1B)의 외부단자BP와 분기리드(4A)의 접속에 대해서 와이어(7)이 좌우 반대방향으로 되도록 역본딩에 의해 실행된다.
다음에 상기 한쪽의 반도체칩(1A), 다른쪽의 반도체칩(1B)의 각각의 이면끼리가 서로 대향하도록 리드프레임(LF1), 리드프레임(LF2)의 각각의 이면끼리를 중 첩시킨다. 본 실시예에 있어서는 한쪽의 반도체칩(1A), 다른쪽의 반도체칩(1B)의 각각의 이면을 서로 접촉시킨 상태로 한다. 반도체칩(1A), 반도체칩(1B)의 각각의 이면끼리의 접촉은 분기리드(3A)(리드(3)), 분기리드(4A)(리드(4))의 각각의 탄성력에 의해서 유지된다. 또, 본 실시예에 있어서 리드(4)의 외부리드는 리드(3)의 외부리드(3B)에 비해 짧게 구성되어 있으므로 분기리드(4A)의 제3부분(4A3)의 선단부Y에서 외부리드(3B)의 이면(인접면)이 노출된다.
다음에 도 7에 도시한 바와 같이 상기 리드프레임(LF1), (LF2)의 각각을 중첩시킨 상태로 리드프레임(LF1), (LF2)의 각각을 몰드금형(20)의 상부틀(20A)과 하부틀(20B)사이에 배치하고, 몰드금형(20)의 상부틀(20A)와 하부틀(20B)에 의해 형성되는 캐비티(21)내에 반도체칩(1A), 반도체칩(1B), 분기리드(3A), 분기리드(4A), 분기리드(9A), (9B) 및 와이어(7) 등을 배치한다. 이 공정에 있어서 분기리드(4A)의 제3부분(4A3)의 선단부Y는 캐비티(21)의 외측에 위치한다.
다음에 상기 몰드금형(20)의 포트에서 러너 및 유입게이트를 통해 캐비티(21)내로 수지를 가압주입해서 수지봉지체(8)을 형성한다. 이 공정에 있어서 반도체칩의 외측에 배치된 리드의 선단부분과 반도체칩의 회로형성면의 중앙부에 형성된 외부단자를 와이어에 의해 접속한 경우에 비해 와이어(7)의 길이는 짧게 되어 있으므로, 수지의 가압주입에 의해서 발생하는 와이어흐름을 억제할 수 있다. 또, 반도체칩(1A)는 리드프레임(LF1)에 의해 안정한 상태로 유지되고 반도체칩(1B)는 리드프레임(LF2)에 의해 안정한 상태로 유지되고 있으므로, 캐비티(21)내로 가압주입된 수지에 의한 2개의 반도체칩(1)의 각각의 위치어긋남을 방지할 수 있다.
또, 이 공정에 있어서 수지봉지체(8)에 의해서 2개의 리드프레임(LF1, LF2)의 각각은 각각의 이면끼리를 중첩시킨 상태로 유지된다.
다음에 상기 몰드금형(20)에서 리드프레임(LF1), (LF2)의 각각을 빼내고, 그후 도 8에 도시한 바와 같이 분기리드(4A)의 제3부분(4A3)의 선단부Y와 거기에서 노출하는 외부리드(3B)의 근원부분을 접합시킨다. 이들의 접합은 예를들면 레이저를 사용한 심용접에 의해 실행한다.
다음에 상기 리드(4)에 연결된 타이바(11) 및 상기 리드(3)에 연결된 타이바(11)을 절단한다. 이때, 리드(4) 즉 분기리드(4A)는 리드프레임(LF2)의 틀체(12)에서 분리된다.
다음에 도금처리를 실시하고, 그 후 상기 리드프레임(LF1)의 틀체(12)에서 리드(3)을 절단하고, 그 후 리드(3)의 외부리드(3B)를 면실장형 형상으로서 예를들면 갈매기날개형상으로 형성한다. 외부리드(3B)의 성형은 그의 근원부분(3B1)에 연결되는 리드부분이 분기리드(4A)측에 위치하도록 절곡시킨다.
다음에 상기 리드프레임(LF1)의 틀체(12)에서 지지리드(9A)를 절단함과 동시에 리드프레임(LF2)의 틀체(12)에서 지지리드(9B)를 절단한다. 이것에 의해 수지봉지체(8)의 내부에 있어서 상하방향으로 분기된 2개의 분기리드(3A, 4A)를 갖고, 수지봉지체(8)의 내외에 걸쳐서 연장하는 리드(2)가 형성됨과 동시에 도 1, 도 2 및 도 3에 도시한 반도체장치(10)이 형성된다.
이와 같이 구성된 반도체장치(10)은 도 9(평면도)에 도시한 바와 같이 1개의 회로시스템을 구성하는 전자장치(15)의 구성부품으로서 실장기판(16)에 여러개 실 장된다.
이상 설명한 바와 같이 본 실시예에 의하면 이하의 효과가 얻어진다.
[1] 2개의 반도체칩(1)의 각각은 각각의 이면끼리를 대향시킨 상태로 적층되어 있기 때문에 2개의 반도체칩(1)사이에는 분기리드(3A, 4A)가 존재하지 않으므로, 2개의 반도체칩(1)의 간격을 좁게 할 수 있고 이것에 상당하는 분만큼 수지봉지체(8)의 두께를 얇게 할 수 있다. 이 결과, 반도체장치(10)의 박형화를 도모할 수 있다.
또, 2개의 분기리드(3A, 4A)의 각각은 2개의 반도체칩(1)사이에 존재하지 않으므로 한쪽의 분기리드(3A)에 부가되는 부유용량(칩/리드간 용량)중 다른쪽의 반도체칩(1B)에서 발생하는 부유용량을 실질적으로 배제할 수 있고 다른쪽의 분기리드(4A)에 부가되는 부유용량(칩/리드간 용량)중 한쪽의 반도체칩(1A)에서 발생하는 부유용량을 실질적으로 배제할 수 있으므로, 수지봉지체(8)내에 있어서 분기되어 한쪽의 분기리드(3A)가 한쪽의 반도체칩(1A)의 표면에 절연성필름(6)을 개재해서 접착고정되고 다른쪽의 분기리드(3B)가 다른쪽의 반도체칩(1B)의 표면에 절연성필름(6)을 개재해서 접착고정된 리드(2)에 부가되는 부유용량을 저감할 수 있다. 이 결과, 리드(2)에 있어서의 신호의 전파속도가 빨라지므로 반도체장치(10)의 전기특성의 향상을 도모할 수 있다. 특히, 표면의 중앙부에 외부단자BP가 배치된 반도체칩(1)의 경우 분기리드 즉 리드(2)의 선단부분을 반도체칩(1)의 중앙부의 근방까지 연장시키지 않으면 안되어 반도체칩(1)의 표면과 리드(2)의 대향면적이 증가하므로, LOC구조를 채용하는 반도체장치(10)에 있어서는 2개의 반도체칩(1)의 각 각의 이면을 서로 대향시킨 상태로 2개의 반도체칩(1)의 각각을 적층시키는 것은 중요하다.
[2] 한쪽의 반도체칩(1A), 다른쪽의 반도체칩(1B)의 각각은 각각의 이면끼리를 서로 접촉시킨 상태로 적층되어 있기 때문에 2개의 반도체칩(1)의 간격이 없어지므로, 이것에 상당하는 분만큼 수지봉지체(8)의 두께를 더욱 얇게 할 수 있다. 이 결과 반도체장치(10)의 박형화를 더욱 도모할 수 있다.
[3] 리드(2)는 수지봉지체(8)의 내부에 있어서 상하방향으로 분기된 2개의 분기리드(3A, 4A)를 갖고 한쪽의 분기리드(3A)는 한쪽의 반도체칩(1A)의 회로형성면(1A1)의 1변을 가로질러 그의 회로형성면(1A1)상을 연장하고 와이어(7)이 접속되는 제1부분(3A1), 이 제1부분(3A1)에서 한쪽의 반도체칩(1A)의 이면측으로 절곡된 제2부분(3A2) 및 이 제2부분(3A2)에서 한쪽의 반도체칩(1A)의 외측으로 향해서 절곡된 제3부분(3A3)으로 구성되고, 다른쪽의 분기리드(4A)는 다른쪽의 반도체칩(1B)의 회로형성면(1B1)의 1변을 가로질러 그의 회로형성면(1B1)상을 연장하고, 와이어(7)이 접속되는 제1부분(3B1), 이 제1부분(3B1)에서 다른쪽의 반도체칩(1B)의 이면측으로 절곡된 제 2부분(3B2) 및 이 제2부분(3B2)에서 한쪽의 분기리드(3A)의 제3부분(3A3)과 겹치도록 절곡된 제3부분(3B3)으로 구성되고, 한쪽의 분기리드(3A)의 제3부분(3A3)은 수지봉지체(8)에서 그의 외부로 도출된 외부리드(3B)와 일체화되고 다른쪽의 분기리드(4A)의 제3부분(4A3)은 그의 선단부Y가 외부리드(3B)의 근원부분(3B1)에 접합되어 있기 때문에 이면끼리를 대향시켜 적층된 2개의 반도체칩(1)의 각각의 외부단자BP와 리드(2)를 전기적으로 접속할 수 있다.
[4] 외부리드(3B)은 그의 근원부분(3B1)에 연결되는 리드부분이 다른쪽의 분기리드(4A)측으로 절곡되어 있기 때문에 외부리드(3B)의 근원부분(3B1)에 분기리드(4A)의 제3부분(4A3)의 선단부Y가 접합된 접합부의 열화를 억제할 수 있다.
[5] 한쪽의 분기리드(3A)의 제1부분(3A1)의 선단부분은 한쪽의 반도체칩(1A)의 회로형성면(1A1)의 중앙부에 형성된 외부단자BP의 근방에 배치되고 다른쪽 분기리드(4A)의 제1부분(4A1)의 선단부분은 다른쪽의 반도체칩(1B)의 회로형성면(1B1)의 중앙부에 형성된 외부단자BP의 근방에 배치되어 있기 때문에 반도체칩의 외측에 배치된 리드의 선단부분과 반도체칩의 회로형성면의 중앙부에 형성된 외부단자를 와이어에 의해 접속하는 경우에 비해 와이어(7)의 길이를 짧게 할 수 있으므로, 몰드금형(20)의 캐비티(21)내로 수지를 가압주입해서 수지봉지체(8)을 형성할 때 수지의 가압주입에 의해서 발생하는 와이어흐름을 억제할 수 있다. 이 결과 인접하는 와이어(7)끼리의 단락을 억제할 수 있으므로 반도체장치(10)의 제조에 있어서의 효율(양품률)을 높일 수 있다.
[6] 반도체장치(10)의 제조프로세스에 있어서, 리드프레임(LF1)과 반도체칩(1A)의 고정은 반도체칩(1A)의 회로형성면(1A1)에 분기리드(3A)의 제1부분(3A1) 및 버스바리드(5)의 고정리드를 접착고정시키는 것에 의해서 실행되므로, 반도체칩(1A)는 리드프레임(LF1)에 의해 안정한 상태로 유지된다. 또, 리드프레임(LF2)와 반도체칩(1B)의 고정은 반도체칩(1B)의 회로형성면(1B1)에 분기리 드(4A)의 제1부분(4A1) 및 버스바리드(5)의 고정리드를 접착고정시키는 것에 의해서 실행되므로, 반도체칩(1B)는 리드프레임(LF2)에 의해 안정한 상태로 유지된다. 이 결과 본딩공정에 있어서의 반도체칩의 위치어긋남이나 리드프레임의 반송시에 있어서의 반도체칩의 탈락을 억제할 수 있으므로 반도체장치(10)의 제조에 있어서의 효율을 높일 수 있다.
[7] 전자장치(15)의 실장기판(16)에 반도체장치(10)을 실장하는 것에 의해서 실장기판(16)의 면적을 증가시키지 않고 전자장치(15)의 기억용량을 배증시킬 수 있다.
또한, 본 실시예에서는 외부리드(3B)의 근원부분(3B1)과 분기리드(4A)의 제3부분(4A3)의 선단부Y를 접합한 예에 대해서 설명했지만, 도 10(단면도)에 도시한 바와 같이 수지봉지체(8)의 내부에 있어서 분기리드(3A)의 제3부분(3A3)과 분기리드(4A)의 제3부분(4A3)의 선단부Y를 접합해도 좋다. 이 경우 와이어본딩공정이 종료한 후이고 수지봉지체(8)을 형성하는 봉지공정 전에 있어서 분기리드(3A)의 제3부분(3A3)과 분기리드(4A)의 제3부분(4A3)을 중첩시킨 후 분기리드(4A)의 제3부분(4A3)이 분기리드(3A)의 제3부분(3A3)보다 짧게 되도록 그의 타이바측의 부분을 절단하고, 그 후 분기리드(3A)의 제3부분(3A3)과 분기리드(4A3)의 제3부분(4A3)의 선단부Y를 접합시킨다. 이와 같이, 수지봉지체(8)의 내부에 있어서 분기리드(3A)의 제3부분(3A3)과 분기리드(4A)의 제3부분(4A3)의 선단부Y을 접합시키는 것에 의해 분기리드(4A)의 제3부분(4A3)의 선단부Y는 수지봉지체(8)의 내부에 위치하므로 수지봉지체(8)에서 도출된 리드(2)와 수지봉지체(8)의 계면영역을 저감할 수 있고 수분패스경로의 면적을 저감할 수 있다. 이 결과 반도체장치(20)의 내습성을 높일 수 있다.
또, 본 실시예에서는 반도체칩(1A), 반도체칩(1B)의 각각의 표면에 절연성필름(6)을 개재해서 분기리드(3A), 분기리드(4A)의 각각을 접착고정한 예에 대해서 설명했지만, 분기리드(3A), 분기리드(4A)의 각각의 접착고정은 절연성의 접착제로 실행해도 좋다. 이 경우 반도체칩(1A)의 표면과 분기리드(3A)사이의 간격 및 반도체칩(1B)의 표면과 분기리드(4A)사이의 간격이 좁게 되므로 이것에 상단하는 분만큼 수지봉지체(8)의 두께를 얇게 할 수 있고 반도체장치(10)의 박형화를 더욱 도모할 수 있다.
또, 본 실시예에서는 수지봉지체(8)을 형성한 후 리드프레임(LF1)의 외부리드(3B)와 리드프레임(LF2)의 분기리드(4A)의 접합을 실행한 예에 대해서 설명했지만, 이들의 접합은 와이어본딩공정이 종료한 후에 실행해도 좋다. 이 경우 와이어본딩공정후의 리드프레임의 반송이 용이하게 된다.
또, 본 실시예에서는 2개의 반도체칩(1)의 각각의 이면을 서로 접촉시킨 예에 대해서 설명했지만, 2개의 반도체칩(1)의 각각의 이면은 접착제를 개재해서 서로 접착고정해도 좋다. 이 경우 2개의 반도체칩(1)의 각각은 서로 고정되므로 제조프로세스에 있어서의 리드프레임의 반송이 용이하게 된다.
(실시예 2)
도 11은 본 발명의 실시예2인 반도체장치의 수지봉지체의 상부를 제거한 상태의 평면도이고, 도 12는 상기 반도체장치의 수지봉지체의 하부를 제거한 상태의 저면도이고, 도 13은 도 11에 도시한 B-B선의 위치에서 절단한 단면도이다.
도 11, 도 12 및 도 13에 도시한 바와 같이 본 실시예의 반도체장치(30)은 상술한 실시예1과 거의 동일한 구성으로 되어 있다. 본 실시예에 있어서 상술한 실시예와 다른 구성은 반도체칩(1A)의 회로형성면(1A1)과 대향하는 분기리드(3A)의 칩대향부분의 두께가 그 밖의 부분의 두께에 비해 얇게 되어 있다. 또, 분기리드(3A)와 일체화된 버스바리드(5)의 두께가 분기리드(3A)의 칩대향부분과 마찬가지로 얇게 되어 있다. 또, 반도체칩(1B)의 회로형성면(1B1)과 대향하는 분기리드(4A)의 칩대향부분의 두께가 그 밖의 부분의 두께에 비해 얇게 되어 있다. 또, 분기리드(4A)와 일체화된 버스바리드(5)의 두께가 분기리드(4A)의 칩대향부분과 마찬가지로 얇게 되어 있다.
또, 본 실시예에 있어서 상술한 실시예1과 다른 구성은 반도체칩(1A)의 회로형성면(1A1)과 버스바리드(5)사이의 간격이 반도체칩(1A)의 회로형성면(1A1)과 분기리드(3A)사이의 간격에 비해 좁게 되도록 버스바리드(5)의 위치가 오프셋되어 있다. 또, 반도체칩(1B)의 회로형성면(1B1)과 버스바리드(5)사이의 간격이 반도체칩(1B)의 회로형성면(1B1)과 분기리드(4A)사이의 간격에 비해 좁게 되도록 버스바리드(5)의 위치가 오프셋되어 있다.
상기 분기리드(3A)의 칩대향부분의 두께 및 이 분기리드(3A)와 일체화된 버스바리드(5)의 두께는 리드프레임의 단계에 있어서 각각의 이면측에 하프에칭가공을 실시하는 것에 의해서 얇게 제어된다. 도 14는 본 실시예의 반도체장치(30)의 제조프로세스에서 사용되는 리드프레임의 평면도이고, 동일 도면에 있어서 하프에 칭가공이 실시된 리드의 부분은 점으로 표시한다.
상기 분기리드(4A)의 칩대향부분의 두께 및 이 분기리드(4A)와 일체화된 버스바리드(5)의 두께는 리드프레임의 단계에 있어서 각각의 이면측에 하프에칭가공을 실시하는 것에 의해서 얇게 제어된다. 도 15는 본 실시예의 반도체장치(30)의 제조프로세스에서 사용되는 리드프레임의 평면도이고, 동일 도면에 있어서 하프에칭가공이 실시된 리드의 부분은 점으로 표시한다.
상기 분기리드(3A)와 일체화된 버스바리드(5)의 오프셋은 분기리드(3A)와 버스바리드(5)와의 일체화부분 및 버스바리드(5)와 이 버스바리드(5)와 일체화된 고정리드와의 일체화부분에 절곡가공을 실시하는 것에 의해서 실행되고 있다. 또, 상기 분기리드(4A)와 일체화된 버스바리드(5)의 오프셋은 분기리드(4A)와 버스바리드(5)와의 일체화부분 및 버스바리드(5)와 이 버스바리드(5)와 일체화된 고정리드와의 일체화부분에 절곡가공을 실시하는 것에 의해서 실행되고 있다. 이들의 절곡가공은 상술한 하프에칭가공을 실시한 후에 실행된다.
또한, 분기리드(3A), 분기리드(4A)의 각각의 하프에칭가공은 반도체칩(1A)의 끝부와 분기리드(3A)의 단락 및 반도체칩(1B)의 끝부와 분기리드(4A)의 단락을 방지하기 위해서 하프에칭에 의해서 발생하는 단차부가 반도체칩(1A), 반도체칩(1B)의 각각의 끝부의 외측에 위치하도록 실행한다.
이와 같이, 본 실시예의 반도체장치(30)에 있어서 분기리드(3A), 분기리드(4A)의 각각의 이면측에 하프에칭가공을 실시하고, 반도체칩(1A)의 회로형성면(1A1)과 대향하는 분기리드(3A)의 칩대향부분의 두께를 그 밖의 부분의 두께에 비해 얇게 하고 반도체칩(1B)의 회로형성면(1B1)과 대향하는 분기리드(4A)의 칩대향부분의 두께를 그 밖의 부분의 두께에 비해 얇게 하는 것에 의해, 반도체칩(1A)의 회로형성면(1A1)상에 있어서의 수지봉지체(8)의 두께 및 반도체칩(1B)의 회로형성면(1B1)상에 있어서의 수지봉지체(8)의 두께를 얇게 할 수 있으므로 이것에 상당하는 분만큼 수지봉지체(8)의 두께를 얇게 할 수 있다. 이 결과 반도체장치(30)의 박형화를 더욱 도모할 수 있다.
또, 반도체칩(1A)의 회로형성면(1A1)과 버스바리드(5)사이의 간격이 반도체칩(1A)의 회로형성면(1A1)과 분기리드(3A)사이의 간격에 비해 좁게 되도록 버스바리드(5)의 위치를 오프셋하고 반도체칩(1B)의 회로형성면(1B1)과 버스바리드(5)사이의 간격이 반도체칩(1B)의 회로형성면(1B1)과 분기리드(4A)사이의 간격에 비해 좁게 되도록 버스바리드(5)의 위치를 오프셋하는 것에 의해 각각의 버스바리드(5)의 표면(상면)의 위치가 낮아지므로, 이것에 상당하는 분만큼 버스바리드(5)를 건너뛰는 와이어(7)의 루프높이를 낮게 할 수 있어 수지봉지체(8)의 두께를 얇게 할 수 있다. 이 결과, 반도체장치(30)의 박형화를 더욱 도모할 수 있다.
또, 분기리드(3A)와 일체화된 버스바리드(5), 분기리드(4A)와 일체화된 버스바리드(5)의 각각의 이면(하면)에 하프에칭가공을 실시하고, 각각의 버스바리드(5)의 두께를 얇게 하는 것에 의해 각각의 버스바리드(5)의 오프셋량을 증가시킬 수 있고 각각의 버스바리드(5)의 표면의 위치를 더욱 낮게 할 수 있으므로 이것에 상당하는 분만큼 버스바리드(5)를 건너뛰는 와이어(7)의 루프높이를 낮게 할 수 있어 반도체장치(30)의 박형화를 더욱 도모할 수 있다.
또, 본 실시예에서는 분기리드(3A, 4A), 버스바리드(5)의 각각의 이면측에 하프에칭가공을 실시한 예에 대해서 설명했지만, 하프에칭가공은 분기리드(3A, 4A), 버스바리드(5)의 각각의 표면측에 실시해도 좋다.
또, 본 실시예에서는 분기리드(3A, 4A), 버스바리드(5)의 각각의 이면측에 하프에칭가공을 실시한 예에 대해서 설명했지만, 이들의 에칭가공은 하프에칭가공에 한정할 필요는 없다.
(실시예 3)
도 16은 본 발명의 실시예3인 반도체장치의 단면도이고, 도 17은 상기 반도체장치의 주요부 사시도이다.
도 16 및 도 17에 도시한 바와 같이 본 실시예의 반도체장치(40)은 수지봉지체(8), 수지봉지체(8)의 내부에 위치하고 또한 표리면중의 표면인 회로형성면에 외부단자(BP)가 배치된 2개의 반도체칩(1) 및 수지봉지체(8)의 내외에 걸쳐서 연장하는 리드(2)를 갖는 구성으로 되어 있다. 리드(2)는 수지봉지체(8)의 내부에 있어서 상하로 분기되고 또한 절곡가공이 실시된 2개의 분기리드(3A, 4A)를 갖는 구성으로 되어 있다. 한쪽의 분기리드(3A)는 한쪽의 반도체칩(1A)의 표면인 회로형성면(1A1)에 절연성필름(6)을 개재해서 접착고정됨과 동시에 그의 회로형성면(1A1)의 외부단자(BP)에 전기적으로 접속되어 있다. 다른쪽의 분기리드(4A)는 다른쪽의 반도체칩(1B)의 회로형성면(1B1)에 절연성필름(6)을 개재해서 접착고정됨과 동시에 그의 회로형성면(1B1)의 외부단자(BP)에 전기적으로 접속되고 있다.
상기 한쪽의 분기리드(3A), 다른쪽의 분기리드(4A)의 각각은 수지봉지체(8) 의 내부에 있어서 상하방향으로 적층되어 있다.
상기 한쪽의 분기리드(3A)는 수지봉지체(8)의 외부로 도출되어 면실장형 형상으로서 예를들면 갈매기날개형상으로 형성된 외부리드(3B)와 일체화되어 있다. 다른쪽의 분기리드(4A)는 수지봉지체(8)의 외부로 도출되어 면실장형 형상으로 예를들면 갈매기날개형상으로 형성된 외부리드(4B)와 일체화되어 있다. 이 외부리드(3B), 외부리드(4B)의 각각은 갈매기날개형상으로 절곡된 절곡영역에 있어서 리드폭 방향으로 병렬로 배치되어 있다. 이와 같이 분기리드(3A)와 일체화된 외부리드(3B), 분기리드(4A)와 일체화된 외부리드(4B)의 각각을 리드폭 방향으로 병렬로 배치해서 리드(2)의 외부리드를 구성하는 것에 의해 반도체장치(40)의 실장기판에 실장할 때의 땜납에 의해서 외부리드(3B), 외부리드(4B)의 각각을 접합할 수 있으므로, 반도체장치(40)의 제조프로세스에 있어서 외부리드(3B)와 외부리드(4B)를 접합하는 접합공정을 폐지할 수 있고 이것에 상당하는 분만큼 반도체장치(40)의 제조공정수를 저감할 수 있다.
상기 반도체장치(40)은 도 18(주요부 평면도)에 도시한 리드프레임(LF1) 및 도 19(주요부 평면도)에 도시한 리드프레임(LF2)를 사용한 제조프로세스에서 형성된다. 리드프레임(LF1)의 외부리드(3B), 리드프레임(LF2)의 외부리드(4B)의 각각은 리드프레임(LF1), (LF2)의 각각의 이면끼리를 중첩시켰을 때 각각이 겹치지 않도록 리드폭을 좁게 한 구성으로 되어 있다. 이 리드프레임(LF1), (LF2)의 각각의 이면끼리를 중첩시키고 절곡영역에 있어서 외부리드(3B), 외부리드(4B)의 각각이 리드폭방향으로 병렬로 배치되도록 절곡가공을 실시하는 것에 의해 리드폭 방향 으로 병렬로 배치된 외부리드(3B), 외부리드(4B)의 각각으로 이루어지는 리드(2)가 형성된다.
본 실시예의 리드프레임(LF1)은 상술한 실시예2와 마찬가지로 반도체칩(1A)의 회로형성면(1A1)과 버스바리드(5)사이의 간격이 반도체칩(1A)의 회로형성면(1A1)과 분기리드(3A)사이의 간격에 비해 좁게 되도록 버스바리드(5)의 위치가 오프셋되어 있다. 또, 본 실시예의 리드프레임(LF2)는 상술한 실시예2와 마찬가지로 반도체칩(1B)의 회로형성면(1B1)과 버스바리드(5)사이의 간격이 반도체칩(1B)의 회로형성면(1B1)과 분기리드(4A)사이의 간격에 비해 좁게 되도록 버스바리드(5)의 위치가 오프셋되어 있다.
또한, 본 실시예에서는 상술한 실시예1과 마찬가지로 분기리드(3A), 분기리드(4A)의 각각의 두께가 일정하게 되어 있지만, 상술한 실시예2와 마찬가지로 분기리드(3A), 분기리드(4A)의 각각의 이면측 또는 표면측에 하프에칭가공을 실시하여 반도체칩(1A)의 회로형성면(1A1)과 대향하는 분기리드(3A)의 칩대향부분의 두께를 그 밖의 부분의 두께에 비해 얇게 하고 반도체칩(1B)의 회로형성면(1B1)과 대향하는 분기리드(4A)의 칩대향부분의 두께를 그 밖의 부분의 두께에 비해 얇게 해도 좋다. 또, 버스바리드(5)의 이면측 또는 표면측에 하프에칭가공을 실시하여 버스바리드(5)의 두께를 분기리드(3A, 4A)의 칩대향부분과 마찬가지로 얇게 해도 좋다.
(실시예 4)
본 실시예에서는 2방향 리드배열 구조인 TSOP형의 반도체장치에 본 발명을 적용한 예에 대해서 설명한다.
도 20은 본 발명의 본 실시예4인 반도체장치의 수지봉지체의 상부를 제거한 상태의 평면도이고, 도 21은 상기 반도체장치의 수지봉지체의 하부를 제거한 상태의 저면도이고, 도 22는 도 20에 도시한 C-C선의 위치에서 절단한 단면도이고, 도 23은 도 19에 도시한 D-D선의 위치에서 절단한 단면도이다. 또한, 도 20 및 도 21에 있어서 도면을 보기 쉽게 하기 위해 절연성필름(6)의 도시를 생략하고 있다.
도 20, 도 21 및 도 22에 도시한 바와 같이 본 실시예의 반도체장치(50)은 2개의 반도체칩(1)을 상하로 적층시키고, 이 2개의 반도체칩(1)을 1개의 수지봉지체(8)로 봉지한 구성으로 되어 있다. 2개의 반도체칩(1)의 각각은 각각의 이면끼리를 대향시킨 상태로 적층되어 있다.
상기 2개의 반도체칩(1)의 각각은 동일한 외형 치수로 형성되어 있다. 또, 2개의 반도체칩(1)의 각각의 평면형상은 이것에 한정되는 것은 아니지만 예를들면 장방형으로 형성되어 있다.
상기 2개의 반도체칩(1)의 각각에는 기억회로 시스템으로서 예를들면 클럭신호와 동기해서 신호의 입력 또는 출력이 실행되는 64메가비트의 동기DRAM(이하, 간단히 SDRAM라 한다)이 구성되어 있다.
상기 2개의 반도체칩(1)중 한쪽의 반도체칩(1A)의 표면인 회로형성면(1A1)의 중앙부에는 장방형의 긴변을 따라서 여러개의 외부단자(본딩패드)BP가 형성되어 있다. 또, 2개의 반도체칩(1)중 다른쪽의 반도체칩(1B)의 표면인 회로형성면(1B1)의 중앙부에는 장방형의 긴변을 따라서 여러개의 외부단자BP가 형성되어 있다.
상기 한쪽의 반도체칩(1A)에 구성된 SDRAM의 회로패턴은 다른쪽의 반도체칩(1B)로 구성된 SDRAM의 회로패턴과 동일 패턴으로 구성되어 있다. 또, 한쪽의 반도체칩(1A)의 회로형성면(1A1)에 형성된 외부단자BP의 배치패턴은 다른쪽의 반도체칩(1B)의 회로형성면(1B1)에 형성된 외부단자BP의 배치패턴과 동일 패턴으로 구성되어 있다. 즉, 2개의 반도체칩(1)의 각각은 동일 구조로 구성되어 있다.
상기 수지봉지체(8)의 평면형상은 이것에 한정되는 것은 아니지만 예를들면 장방형으로 형성되어 있다. 이 수지봉지체(8)의 서로 대향하는 2개의 긴변의 각각의 외측에는 각각의 긴변을 따라서 여러개의 리드(51) 및 여러개의 리드(52)가 배열되어 있다. 여러개의 리드(51) 및 여러개의 리드(52)의 각각은 수지봉지체(8)의 내외에 걸쳐서 연장하고 있다. 또한, 도 20에 도시한 우측의 리드군은 도 21에 도시한 좌측의 리드군과 대응하고 도 20에 도시한 좌측의 리드군은 도 21에 도시한 우측의 리드군과 대응한다.
상기 여러개의 리드(51), 여러개의 리드(52)의 각각에는 단자명이 부여되어 있다. Vcc단자 및 VccQ단자는 전원전위(예를들면 5[V])로 전위고정되는 전원전위단자이다. Vss단자 및 VssQ단자는 기준전위(예를들면 0[V]로 전위고정되는 기준전위단자이다.
DQ0단자∼DQ15단자는 데이타입출력단자이다. A0단자∼A13단자는 어드레스입력단자이다. CS단자는 칩선택단자이다. RAS단자는 로우어드레스 스토로브단자이다. CAS단자는 컬럼어드레스 스트로브단자이다. WE단자는 리드/라이트 인에이블단자이다. DQMU단자 및 DQML단자는 입출력 마스크단자이다. CLK단자는 클럭입력단자이다. CKE단자는 클럭 인에이블단자이다. NC단자는 빈단자이다.
상기 CLK단자인 리드(51), CAS단자인 리드(51)의 각각은 도 22에 도시한 바와 같이 수지봉지체(8)의 내부에 있어서 상하방향(칩의 적층방향)으로 분기되고 또한 절곡가공이 실시된 2개의 분기리드(53A, 54A)를 갖는 구성으로 되어 있다.
한쪽의 분기리드(53A)는 한쪽의 반도체칩(1A)의 회로형성면(1A1)의 1변을 가로질러 한쪽의 반도체칩(1A)의 회로형성면(1A1)상을 연장하는 제1부분(53A1), 이 제1부분(53A1)에서 한쪽의 반도체칩(1A)의 이면측으로 절곡된 제2부분(53A2) 및 이 제2부분(53A2)에서 한쪽의 반도체칩(1A)의 외측을 향해서 절곡된 제3부분(53A3)으로 구성되어 있다. 제 1부분(53A1)은 절연성필름(6)을 개재해서 반도체칩(1A)의 회로형성면(1A1)에 접착고정되어 있다. 제 1부분(53A1)의 선단부분은 반도체칩(1A)의 회로형성면(1A1)의 중앙부에 형성된 외부단자(도 20참조)BP의 근방에 배치되고 이 반도체칩(1A)의 외부단자BP에 도전성의 와이어(7)를 거쳐서 전기적으로 접속되어 있다.
다른쪽의 분기리드(54A)는 다른쪽의 반도체칩(1B)의 회로형성면(1B1)의 1변을 가로질러 다른쪽의 반도체칩(1B)의 회로형성면(1B1)상을 연장하는 제1부분(54A1), 이 제1부분(54A1)에서 다른쪽의 반도체칩(1B)의 이면측으로 절곡된 제2부분(54A2) 및 이 제2부분(54A2)에서 한쪽의 분기리드(53A)의 제3부분(53A3)과 겹치도록 절곡된 제3부분(54A3)으로 구성되어 있다. 제1부분(54A1)은 절연성필름(6)을 개재해서 반도체칩(1B)의 회로형성면(1B1)에 접착고정되어 있다. 제1부분(54A1)의 선단부분은 반도체칩(1B)의 회로형성면(1B1)의 중앙부에 형성된 외부단자(도 21참조)BP의 근방에 배치되고 이 반도체칩(1B)의 외부단자BP에 도전성 와이어(7)를 거쳐서 전기적으로 접속되어 있다.
분기리드(53A)의 제3부분(53A1)은 수지봉지체(8)에서 그의 외부로 도출된 외부리드(53B)와 일체화되어 있다. 분기리드(54A)의 제3부분(54A3)은 그의 선단부가 외부리드(53B)의 근원부분(53B1)에 접합되고 전기적으로 또한 기계적으로 접속되어 있다. 즉, CLK단자인 리드(51), CAS단자인 리드(51)의 각각은 2개의 반도체칩(1)의 각각의 외부단자BP에 전기적으로 접속되어 있다.
또한, 상기 Vcc단자인 리드(51), Vss단자인 리드(51), A0단자∼A15인 리드(51), CS단자인 리드(51), RAS단자인 리드(51), WE단자인 리드(51), CKE단자인 리드(51)의 각각은 CLK단자인 리드(51)과 마찬가지로 구성되고 2개의 반도체칩(1)의 각각의 외부단자BP에 전기적으로 접속되어 있다.
상기 DQ11단자인 리드(52)는 도 23에 도시한 바와 같이 수지봉지체(8)의 내부에 있어서 상하방향(칩의 적층방향)으로 분기되고 또한 절곡가공이 실시된 2개의 분기리드(55A, 56A)를 갖는 구성으로 되어 있다.
한쪽의 분기리드(55A)는 한쪽의 반도체칩(1A)의 회로형성면(1A1)의 1변을 가로질러 한쪽의 반도체칩(1A)의 회로형성면(1A1)상을 연장하는 제1부분(55A1), 이 제1부분(55A1)에서 한쪽의 반도체칩(1A)의 이면측으로 절곡된 제2부분(55A2) 및 이 제2부분(55A2)에서 한쪽의 반도체칩(1A)의 외측을 향해서 절곡된 제3부분(55A3)으로 구성되어 있다. 제1부분(55A1)는 절연성필름(6)을 개재해서 반도체칩(1A)의 회로형성면(1A1)에 접착고정되어 있다. 제1부분(55A1)의 선단부분은 반도체칩(1A)의 회로형성면(1A1)의 중앙부에 형성된 외부단자(도 20참조)BP의 근방에 배치되고 이 반도체칩(1A)의 외부단자BP에 도전성 와이어(7)를 거쳐서 전기적으로 접속되어 있다.
다른쪽의 분기리드(56A)는 도 22도에 도시한 리드(51)의 다른쪽의 분기리드(54A)와 달리 반도체칩(1B)의 회로형성면(1B1)상을 연장하는 제1부분이 제거된 형상으로 형성되어 있다. 즉, 분기리드(56A)는 주로 다른쪽의 반도체칩(1B)의 회로형성면(1B1)측에서 그의 이면측에 걸쳐서 연장하는 리드부분(56A2) 및 이 리드(56A2)에서 한쪽의 분기리드(55A)의 제3부분(55A3)과 겹치도록 절곡된 리드부분(56A3)으로 구성되어 있다.
분기리드(55A)의 제3부분(55A3)은 수지봉지체(8)에서 그의 외부로 도출된 외부리드(55B)와 일체화되어 있다. 분기리드(56A)의 리드부분(56A3)은 그의 선단부분이 외부리드(55B)의 근원부분(55B1)에 접합되고 전기적으로 또한 기계적으로 접속되어 있다. 즉, DQ11단자인 리드(52)는 다른쪽의 반도체칩(1B)의 외부단자BP에 전기적으로 접속되어 있지 않다.
또한, 상기 DQ8단자∼DQ10단자인 리드(52), DQ12단자∼DQ15단자인 리드(52), DQMU단자인 리드(52)의 각각은 DQ11단자인 리드(52)와 마찬가지로 구성되고 다른쪽의 반도체칩(1B)의 외부단자BP에 전기적으로 접속되어 있지 않다. 또, 상기 VccQ단자 및 VssQ단자중 도 20에 있어서 좌측의 리드배열에 위치하는 VccQ단자인 리드(52), VssQ단자인 리드(52)의 각각은 DQ11단자인 리드(52)와 마찬가지로 구성되고 다른쪽의 반도체칩(1B)의 외부단자BP에 전기적으로 접속되어 있지 않다.
상기 DQ4단자인 리드(52)는 도 23에 도시한 바와 같이 수지봉지체(8)의 내부에 있어서 상하방향(칩의 적층방향)으로 분기되고 또한 절곡가공이 실시된 2개의 분기리드(57A, 58A)를 갖는 구성으로 되어 있다.
한쪽의 분기리드(57A)는 도 22에 도시한 리드(51)의 한쪽의 분기리드(53A)와는 달리 반도체칩(1A)의 회로형성면(1A1)상을 연장하는 제1부분이 제거된 형상으로 형성되어 있다. 즉, 분기리드(57A)는 주로 한쪽의 반도체칩(1A)의 회로형성면(1A1)측에서 그의 이면측에 걸쳐서 연장하는 리드부분(57A2) 및 이 리드(57A2)에서 한쪽의 반도체칩(1A)의 외측을 향해 절곡된 리드부분(57A3)으로 구성되어 있다.
다른쪽의 분기리드(58A)는 다른쪽의 반도체칩(1B)의 회로형성면(1B1)의 1변을 가로질러 다른쪽의 반도체칩(1B)의 회로형성면(1B1)상을 연장하는 제1부분(58A1), 이 제1부분(58A1)에서 다른쪽의 반도체칩(1B)의 이면측으로 절곡된 제2부분(58A2) 및 이 제2부분(58A2)에서 한쪽의 분기리드(57A)의 리드부분(57A3)과 겹치도록 절곡된 제3부분(58A3)으로 구성되어 있다. 제1부분(58A1)는 절연성필름(6)을 개재해서 반도체칩(1B)의 회로형성면(1B1)에 접속고정되어 있다. 제1부분(58A1)의 선단부분은 반도체칩(1B)의 회로형성면(1B1)의 중앙부에 형성된 외부단자BP의 근방에 배치되고 이 반도체칩(1B)의 외부단자(도 21 참조)BP에 도전성의 와이어(7)을 거쳐서 전기적으로 접속되어 있다.
분기리드(57A)의 리드부분(57A3)은 수지봉지체(8)에서 그의 외부로 도출된 외부리드(57B)와 일체화되어 있다. 분기리드(58A)의 제3부분(58A3)은 그의 선단 부가 외부리드(57B)의 근원부분(57B1)에 접합되고 전기적으로 또한 기계적으로 접속되어 있다. 즉, DQ4단자인 리드(52)는 한쪽의 반도체칩(1B)의 외부단자BP에 전기적으로 접속되어 있지 않다.
또한, 상기 DQ0단자∼DQ3단자인 리드(52), DQ5단자∼DQ7단자인 리드(52), DQMU단자인 리드(52)의 각각은 DQ4단자인 리드(52)와 마찬가지로 구성되고 한쪽의 반도체칩(1A)의 외부단자BP에 전기적으로 접속되어 있지 않다. 또, 상기 VccQ단자 및 VssQ단자중 도 19에 있어서 우측의 리드배열에 위치하는 VccQ단자인 리드(52), VssQ단자인 리드(52)의 각각은 DQ4단자인 리드(52)와 마찬가지로 구성되고 다른쪽의 반도체칩(1B)의 외부단자BP에 전기적으로 접속되어 있지 않다.
상기 Vcc단자인 리드(51), Vss단자인 리드(51)의 각각의 한쪽의 분기리드(53A)는 반도체칩(1A)의 회로형성면(1A1)상을 그의 외부단자BP의 배열방향을 따라서 연장하고, 다른 분기리드(3A)의 선단부와 외부단자BP사이에 배치된 버스바리드(5)와 일체화되어 있다. 이 버스바리드(5)는 반도체칩(1A)의 회로형성면(1A1)에 졀연성필름(6)을 개재해서 접착고정된 고정리드와 일체화되고 이 고정리드는 반도체칩(1A)의 외부단자BP에 와이어(7)를 거쳐서 전기적으로 접속되어 있다.
Vcc단자인 리드(51), Vss단자인 리드(51)의 각각의 다른쪽의 분기리드(54A)는 반도체칩(1B)의 회로형성면(1B1)상을 그의 외부단자BP의 배열방향을 따라서 연장하고 다른 분기리드(4A)의 선단부분과 외부단자BP사이에 배치된 버스바리드(5)와 일체화되어 있다. 이 버스바리드(5)은 반도체칩(1B)의 회로형성면(1B1)에 절연성 필름(6)을 개재해서 접착고정된 고정리드와 일체화되고 이 고정리드는 반도체칩(1B)의 외부단자BP에 와이어(7)을 거쳐서 전기적으로 접속되어 있다.
도 24(블럭도)에 도시한 바와 같이 CLK단자, CKE단자, CS단자, RAS단자, CAS단자, WE단자 및 A0단자∼A13단자는 2개의 반도체칩(1A, 1B)의 각각에 전기적으로 접속되고 DQMU단자 및 DQ8단자∼DQ15단자는 한쪽의 반도체칩(1A)에 전기적으로 접속되고 DQML단자 및 DQ0단자∼DQ7단자는 다른쪽의 반도체칩(1B)에 전기적으로 접속되어 있다. 즉, 본 실시예의 반도체장치(50)에 있어서 2개의 반도체칩(1)에 구성된 각각의 SDRAM이 동시에 동작한다.
상기 반도체장치(50)에 있어서 2개의 반도체칩(1)의 각각의 외부단자BP에 전기적으로 접속되는 리드(CLK단자, CKE단자, CS단자, RAS단자, CAS단자, WE단자, A0∼A13단자)(51)은 수지봉지체(8)의 내부에 있어서 상하방향으로 분기된 2개의 분기리드의 각각이 2개의 반도체칩(1)의 각각의 회로형성면상을 연장하고 각각의 회로형성면에 접착고정되어 있다.
한편, 2개의 반도체칩(1)중 어느 한쪽의 반도체칩(1)의 외부단자BP에 전기적으로 접속되는 리드(DQMU단자, DQML단자, DQ0단자∼DQ15단자)(52)는 2개의 반도체칩(1)중 어느 한쪽의 반도체칩(1)의 회로형성면상을 연장하고 그의 회로형성면에 접착고정되어 있다.
이것에 의해 리드(52)에 부가되는 부유용량(칩/리드간 용량)은 리드(51)에 부가되는 부유용량(칩/리드간 용량)보다 작게 된다. 따라서 리드(52)에 있어서의 신호의 전파속도가 빨라지므로, 반도체장치(50)의 전기특성의 향상을 도모할 수 있 다.
특히, 회로형성면의 중앙부에 외부단자BP가 배치된 반도체칩(1)의 경우에는 리드의 선단부분을 반도체칩(1)의 중앙부 근방까지 연장시키지 않으면 안되어 반도체칩(1)의 회로형성면과 리드의 대향면적이 증가하므로, LOC구조를 채용하는 반도체장치(50)에 있어서는 2개의 반도체칩(1)중의 어느 한쪽의 반도체칩(1)의 외부단자BP에 전기적으로 접속되는 리드를 1개의 리드로 형성하는 것은 중요하다.
또한, 본 실시예에서는 2개의 반도체칩(1)에 구성된 각각의 SDRAM이 동시에 동작하도록 반도체장치(50)을 구성한 예에 대해서 설명했지만, 도 25(블럭도)에 도시한 바와 같이 CS단자, RAS단자, CAS단자, WE단자, DQM단자, A0∼A13단자, DQ0단자∼DQ15단자를 공통으로 하고 CLK단자, CLE단자를 독립으로 해도 좋다. 이 경우 2개의 반도체칩(1)에 구성된 각각의 SDRAM을 독립으로 제어하는 것이 가능하게 되므로, 반도체장치(50)의 발열량을 저감할 수 있음과 동시에 반도체장치(50)을 조립한 시스템전체에서의 저소비전력화를 도모할 있게 된다.
또, 본 실시예에서는 도 23에 도시한 바와 같이 한쪽의 반도체칩(1A)의 외부단자BP와 전기적으로 접속되지 않는 리드(52)에 있어서 한쪽의 분기리드(57A)를 리드부분(57A2) 및 리드부분(57A3)으로 구성하고 다른쪽의 반도체칩(1B)의 외부단자BP와 전기적으로 접속되지 않는 리드(52)에 있어서 다른쪽의 분기리드(56A)를 리드부분(56A2) 및 리드부분(56A3)으로 구성한 예에 대해서 설명했지만 도 26에 도시한 바와 같이 한쪽의 반도체칩(1A)의 외부단자BP와 전기적으로 접속되지 않는 리드(52)를 일부가 수지봉지체(8)의 외부로 도출되는 리드부재(59A) 와 일부가 수지봉지체(8)의 내부로 도입되는 리드부재(59B)로 구성하고 다른쪽의 반도체칩(1B)의 외부단자BP와 전기적으로 접속되지 않는 리드(52)를 수지봉지체(8)의 내부에 걸쳐서 연장하는 1개의 리드로 구성해도 좋다. 이 경우 리드(52)에 부가되는 부유용량(칩/리드간 용량)은 더욱 작게 되므로 반도체장치(50)의 전기특성의 향상을 더욱 도모할 수 있다.
(실시예 5)
도 27은 본 발명의 실시예5인 메모리모듈(전자장치)의 평면도이고, 도 28은 상기 메모리모듈의 단면도이다.
도 27 및 도 28에 도시한 바와 같이 메모리모듈(60)은 배선기판(61)의 표리면중의 표면측에 2개의 반도체장치(63) 및 1개의 반도체장치(62)를 실장하고 배선기판(61)의 표리면중의 이면측에 2개의 반도체장치(63)을 실장한 구성으로 되어 있다. 4개의 반도체장치(63)의 각각에는 기억회로 시스템으로서 예를들면 SDRAM이 탑재되어 있다. 1개의 반도체장치(62)에는 4개의 반도체장치(63)의 각각의 기억회로 시스템을 제어하는 제어회로 시스템이 탑재되어 있다.
상기 4개의 반도체장치(63)의 각각은 2개의 반도체칩(1)의 각각을 각각의 이면끼리를 대향시킨 상태로 적층하고 이 2개의 반도체칩(1)을 1개의 수지봉지체(8)로 봉지한 구성으로 되어 있다. 이 4개의 반도체장치(63)은 기본적으로 상술한 실시예4의 반도체장치(50)과 거의 동일한 구성으로 되어 있다.
상기 4개의 반도체장치(63)중 2개의 반도체장치(63A)는 배선기판(61)의 표면측으로 실장되고 다른 2개의 반도체장치(63B)는 배선기판(61)의 이면측에 실장되어 있다.
상기 반도체장치(63A)는 도 28에 도시한 바와 같이 수지봉지체(8)의 서로 대향하는 2개의 측면중 한쪽의 측면(8a)에서 DQ11단자인 리드(64A)가 도출되고 다른쪽의 측면(8b)에서 DQ4단자인 리드(64A)가 도출되어 있다. 한편, 반도체장치(63B)는 동일 도면에 도시한 바와 같이 수지봉지체(8)의 서로 대향하는 2개의 측면중 한쪽의 측면(8a)에서 DQ11단자인 리드(64B)가 도출되고 다른쪽의 측면(8b)에서 DQ4단자인 리드(64B)가 도출되어 있다. 반도체장치(63B)의 DQ4단자인 리드(64B)는 반도체장치(63A)의 DQ4단자인 리드(64A)와 대향하고 있으며 반도체장치(63B)의 DQ11단자인 리드(64B)는 반도체장치(63A)의 DQ11단자인 리드(64A)와 대향하고 있다. 통상, 동일 구조의 반도체장치를 배선기판의 양면에 실장한 경우에는 다른 기능의 리드끼리가 대향하게 되지만 와이어(7)의 접속을 좌우 반대로 하는 것에 의해 동일 기능의 리드를 대향시킨 상태로 배선기판(61)의 양면에 반도체장치(63)을 실장할 수 있게 된다.
이와 같이, 동일 기능의 리드를 대향시킨 상태로 배선기판(61)의 양면에 반도체장치(63)을 실장하는 것이 가능하게 되는 것에 의해 배선기판(61)의 배선층수를 저감할 수 있으므로 메모리모듈(60)의 박형화를 도모할 수 있다.
또, 동일 용량의 SDRAM이 구성된 2개의 반도체칩(1)을 적층하고 이 2개의 반도체칩(1)을 1개의 수지봉지체(8)로 봉지한 반도체장치(63)을 배선기판(61)에 실장하는 것에 의해 실장기판(61)의 면적을 증가시키지 않고 메모리모듈(60)의 용량을 배로 할 수 있다.
또한, 와이어(7)의 접속을 좌우 반대로 해서 동일 기능의 리드를 대향시키는 경우에는 회로형성면의 중앙부에 그의 1변을 따라서 여러개의 외부단자가 형성된 반도체칩(1)을 사용하는 것이 유효하다.
또, 동일 기능의 리드를 대향시키기 위해서는 리드의 성형시에 역성형해서 리드의 구부림방향이 다른 2종류의 반도체장치를 제조해도 좋다.
이상, 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라서 구체적으로 설명했지만 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않은 범위에 있어서 여러 가지로 변경가능한 것은 물론이다.
예를들면, 본 발명은 1방향 리드배열 구조인 SIP(Single In-line Package)형, ZIP(Zigzag In-line Package)형 등의 반도체장치에 적용할 수 있다.
또, 본 발명은 2방향 리드배열 구조인 SOJ(Small Out-line J-leaded lead Package)형, SOP(Small Out-line Package)형 등의 반도체장치에 적용할 수 있다.
또, 본 발명은 4방향 리드배열 구조인 QFP(Quad Flatpack Package)형, QFJ(Quad Flatpack J-leaded Package)형 등의 반도체장치에 적용할 수 있다.
이상 기술한 바와 같이, 본 발명에 의하면 반도체장치의 박형화를 도모할 수 있으며 반도체장치의 전기특성의 향상을 도모할 수 있다.

Claims (8)

  1. 삭제
  2. 반도체장치의 제조 방법으로서, 상기 방법은:
    [a] 각각이 주면 및 상기 주면과 대향하는 이면을 갖는 제1 반도체칩 및 제2 반도체칩과 상기 주면상에 배치된 복수의 외부단자를 마련하는 공정;
    [b] 각각이 복수의 리드를 갖는 제1 리드프레임 및 제2 리드프레임을 마련하는 공정;
    [c] 상기 제1 및 제2 리드프레임의 상기 복수의 리드를 각각 상기 제1 및 제2 반도체칩의 상기 복수의 외부단자에 전기적으로 결합하는 공정;
    [d] 상기 제1 및 제2 반도체칩과 상기 제1 및 제2 리드프레임의 상기 복수의 리드의 각각의 부분은 수지봉지체로 봉지하고 또한 상기 제1 및 제2 리드프레임의 상기 복수의 리드의 각각의 다른 부분을 상기 수지봉지체에서 외측으로 돌출시키는 공정 및;
    [e] 상기 공정[d]후, 상기 제1 리드프레임의 상기 복수의 리드의 상기 다른 부분을 용접에 의해 각각 상기 제2 리드프레임의 상기 복수의 리드의 상기 다른 부분에 접합하여 서로 상기 제1 및 제2 리드프레임의 상기 복수의 리드의 대응하는 리드를 전기적으로 접속하는 공정
    을 포함하되,
    상기 용접은 레이저빔을 사용하는 심용접에 의해 실행되는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 반도체장치의 제조 방법으로서, 상기 방법은:
    [a] 각각이 주면 및 상기 주면과 대향하는 이면을 갖는 제1 반도체칩 및 제2 반도체칩과 상기 주면상에 배치된 복수의 외부단자를 마련하는 공정;
    [b] 각각이 복수의 리드를 갖는 제1 리드프레임 및 제2 리드프레임을 마련하는 공정;
    [c] 상기 제1 및 제2 리드프레임의 상기 복수의 리드를 각각 상기 제1 및 제2 반도체칩의 상기 복수의 외부단자에 전기적으로 결합하는 공정;
    [d] 상기 제1 및 제2 반도체칩과 상기 제1 및 제2 리드프레임의 상기 복수의 리드의 각각의 부분은 수지봉지체로 봉지하고 또한 상기 제1 및 제2 리드프레임의 상기 복수의 리드의 각각의 다른 부분을 상기 수지봉지체에서 외측으로 돌출시키는 공정 및;
    [e] 상기 공정[d]후, 상기 제1 리드프레임의 상기 복수의 리드의 상기 다른 부분을 용접에 의해 각각 상기 제2 리드프레임의 상기 복수의 리드의 상기 다른 부분에 접합하여 서로 상기 제1 및 제2 리드프레임의 상기 복수의 리드의 대응하는 리드를 전기적으로 접속하는 공정
    을 포함하되,
    상기 공정[d] 이전에, 상기 제1 반도체칩의 주면과 상기 제1 리드프레임의 상기 복수의 리드 사이에 마련된 접착층에 의해 상기 제1 반도체칩을 상기 제1 리드프레임의 상기 복수의 리드에 접착하는 공정 및,
    상기 제2 반도체칩의 주면과 상기 제2 리드프레임의 상기 복수의 리드 사이에 마련된 접착층에 의해 상기 제2 반도체칩을 상기 제2 리드프레임의 상기 복수의 리드에 접착하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제3항에 있어서,
    상기 제1 및 제2 반도체칩과 상기 제1 및 제2 리드프레임 사이의 상기 접착층의 각각은 베이스 절연막과 상기 베이스 절연막의 양측상에 마련된 접착층을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 반도체장치의 제조 방법으로서, 상기 방법은:
    [a] 각각이 주면 및 상기 주면과 대향하는 이면을 갖는 제1 반도체칩 및 제2 반도체칩과 상기 주면상에 배치된 복수의 외부단자를 마련하는 공정;
    [b] 각각이 복수의 리드를 갖는 제1 리드프레임 및 제2 리드프레임을 마련하는 공정;
    [c] 상기 제1 및 제2 리드프레임의 상기 복수의 리드를 각각 상기 제1 및 제2 반도체칩의 상기 복수의 외부단자에 전기적으로 결합하는 공정;
    [d] 상기 제1 및 제2 반도체칩과 상기 제1 및 제2 리드프레임의 상기 복수의 리드의 각각의 부분은 수지봉지체로 봉지하고 또한 상기 제1 및 제2 리드프레임의 상기 복수의 리드의 각각의 다른 부분을 상기 수지봉지체에서 외측으로 돌출시키는 공정 및;
    [e] 상기 공정[d]후, 상기 제1 리드프레임의 상기 복수의 리드의 상기 다른 부분을 용접에 의해 각각 상기 제2 리드프레임의 상기 복수의 리드의 상기 다른 부분에 접합하여 서로 상기 제1 및 제2 리드프레임의 상기 복수의 리드의 대응하는 리드를 전기적으로 접속하는 공정
    을 포함하되,
    상기 공정[c]는 상기 제1 및 제2 리드프레임의 상기 복수의 리드를 복수의 본딩와이어에 의해 각각 상기 제1 및 제2 반도체칩의 상기 복수의 외부단자에 전기적으로 접속하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 반도체장치의 제조 방법으로서, 상기 방법은:
    [a] 각각이 주면 및 상기 주면과 대향하는 이면을 갖는 제1 반도체칩 및 제2 반도체칩과 상기 주면상에 배치된 복수의 외부단자를 마련하는 공정;
    [b] 각각이 복수의 리드를 갖는 제1 리드프레임 및 제2 리드프레임을 마련하는 공정;
    [c] 상기 제1 및 제2 리드프레임의 상기 복수의 리드를 각각 상기 제1 및 제2 반도체칩의 상기 복수의 외부단자에 전기적으로 결합하는 공정;
    [d] 상기 제1 및 제2 반도체칩과 상기 제1 및 제2 리드프레임의 상기 복수의 리드의 각각의 부분은 수지봉지체로 봉지하고 또한 상기 제1 및 제2 리드프레임의 상기 복수의 리드의 각각의 다른 부분을 상기 수지봉지체에서 외측으로 돌출시키는 공정 및;
    [e] 상기 공정[d]후, 상기 제1 리드프레임의 상기 복수의 리드의 상기 다른 부분을 용접에 의해 각각 상기 제2 리드프레임의 상기 복수의 리드의 상기 다른 부분에 접합하여 서로 상기 제1 및 제2 리드프레임의 상기 복수의 리드의 대응하는 리드를 전기적으로 접속하는 공정
    을 포함하되,
    상기 제2 리드프레임의 상기 복수의 리드의 상기 다른 부분의 각각의 길이는 상기 제1 리드프레임의 상기 복수의 리드의 상기 다른 부분의 각각의 길이보다 짧고,
    상기 용접은 상기 제2 리드프레임의 상기 복수의 리드의 상기 다른 부분의 선단부에서 실행되는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제6항에 있어서,
    상기 공정[e] 후, 상기 제2 리드프레임의 상기 복수의 리드의 상기 다른 부분의 선단부의 근방에서 상기 제1 리드프레임의 상기 복수의 리드를 절곡하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제3항에 있어서,
    상기 공정[d] 이전에, 상기 제1 및 제2 반도체칩의 이면이 서로 대향하도록 상기 제1 및 제2 리드프레임을 적층하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
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Families Citing this family (138)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6404662B1 (en) * 1998-03-23 2002-06-11 Staktek Group, L.P. Rambus stakpak
KR100285664B1 (ko) * 1998-05-15 2001-06-01 박종섭 스택패키지및그제조방법
TW434756B (en) * 1998-06-01 2001-05-16 Hitachi Ltd Semiconductor device and its manufacturing method
US6008074A (en) * 1998-10-01 1999-12-28 Micron Technology, Inc. Method of forming a synchronous-link dynamic random access memory edge-mounted device
JP2000188366A (ja) * 1998-12-24 2000-07-04 Hitachi Ltd 半導体装置
KR100319616B1 (ko) * 1999-04-17 2002-01-05 김영환 리드프레임 및 이를 이용한 버텀리드 반도체패키지
JP3804747B2 (ja) * 1999-08-24 2006-08-02 ローム株式会社 半導体装置の製造方法
US6448110B1 (en) * 1999-08-25 2002-09-10 Vanguard International Semiconductor Corporation Method for fabricating a dual-chip package and package formed
US6303981B1 (en) * 1999-09-01 2001-10-16 Micron Technology, Inc. Semiconductor package having stacked dice and leadframes and method of fabrication
JP3768744B2 (ja) 1999-09-22 2006-04-19 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US6683372B1 (en) 1999-11-18 2004-01-27 Sun Microsystems, Inc. Memory expansion module with stacked memory packages and a serial storage unit
KR100335717B1 (ko) * 2000-02-18 2002-05-08 윤종용 고용량 메모리 카드
JP3955712B2 (ja) 2000-03-03 2007-08-08 株式会社ルネサステクノロジ 半導体装置
US7298031B1 (en) * 2000-08-09 2007-11-20 Micron Technology, Inc. Multiple substrate microelectronic devices and methods of manufacture
US6607937B1 (en) * 2000-08-23 2003-08-19 Micron Technology, Inc. Stacked microelectronic dies and methods for stacking microelectronic dies
SG102591A1 (en) * 2000-09-01 2004-03-26 Micron Technology Inc Dual loc semiconductor assembly employing floating lead finger structure
JP2002093993A (ja) 2000-09-14 2002-03-29 Mitsubishi Electric Corp リードフレーム及びそれを用いた樹脂封止型半導体装置
JP2002124626A (ja) * 2000-10-16 2002-04-26 Hitachi Ltd 半導体装置
JP3418373B2 (ja) * 2000-10-24 2003-06-23 エヌ・アール・エス・テクノロジー株式会社 弾性表面波装置及びその製造方法
TW565925B (en) * 2000-12-14 2003-12-11 Vanguard Int Semiconduct Corp Multi-chip semiconductor package structure process
US6744121B2 (en) * 2001-04-19 2004-06-01 Walton Advanced Electronics Ltd Multi-chip package
JP2002343932A (ja) 2001-05-17 2002-11-29 Mitsubishi Electric Corp 半導体装置と半導体装置の製造方法
KR100445073B1 (ko) * 2001-08-21 2004-08-21 삼성전자주식회사 듀얼 다이 패키지
KR100429878B1 (ko) * 2001-09-10 2004-05-03 삼성전자주식회사 메모리 모듈과 그에 사용되는 인쇄회로기판
US6977440B2 (en) * 2001-10-09 2005-12-20 Tessera, Inc. Stacked packages
JP2005506690A (ja) * 2001-10-09 2005-03-03 テッセラ，インコーポレイテッド 積層パッケージ
US7335995B2 (en) * 2001-10-09 2008-02-26 Tessera, Inc. Microelectronic assembly having array including passive elements and interconnects
KR100447869B1 (ko) * 2001-12-27 2004-09-08 삼성전자주식회사 다핀 적층 반도체 칩 패키지 및 이에 사용되는 리드 프레임
US6955941B2 (en) * 2002-03-07 2005-10-18 Micron Technology, Inc. Methods and apparatus for packaging semiconductor devices
JP2004063688A (ja) * 2002-07-26 2004-02-26 Mitsubishi Electric Corp 半導体装置及び半導体アセンブリモジュール
US7132311B2 (en) * 2002-07-26 2006-11-07 Intel Corporation Encapsulation of a stack of semiconductor dice
US6700206B2 (en) * 2002-08-02 2004-03-02 Micron Technology, Inc. Stacked semiconductor package and method producing same
US6784525B2 (en) * 2002-10-29 2004-08-31 Micron Technology, Inc. Semiconductor component having multi layered leadframe
US20040108583A1 (en) * 2002-12-05 2004-06-10 Roeters Glen E. Thin scale outline package stack
US7388294B2 (en) * 2003-01-27 2008-06-17 Micron Technology, Inc. Semiconductor components having stacked dice
US6870271B2 (en) * 2003-01-29 2005-03-22 Sun Microsystems, Inc. Integrated circuit assembly module that supports capacitive communication between semiconductor dies
US6841883B1 (en) * 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication
US7489219B2 (en) * 2003-07-16 2009-02-10 Marvell World Trade Ltd. Power inductor with reduced DC current saturation
US7307502B2 (en) * 2003-07-16 2007-12-11 Marvell World Trade Ltd. Power inductor with reduced DC current saturation
US7023313B2 (en) * 2003-07-16 2006-04-04 Marvell World Trade Ltd. Power inductor with reduced DC current saturation
US8641913B2 (en) * 2003-10-06 2014-02-04 Tessera, Inc. Fine pitch microcontacts and method for forming thereof
US7462936B2 (en) 2003-10-06 2008-12-09 Tessera, Inc. Formation of circuitry with modification of feature height
US7495179B2 (en) 2003-10-06 2009-02-24 Tessera, Inc. Components with posts and pads
US7183643B2 (en) * 2003-11-04 2007-02-27 Tessera, Inc. Stacked packages and systems incorporating the same
WO2005065207A2 (en) 2003-12-30 2005-07-21 Tessera, Inc. Microelectronic packages and methods therefor
US8207604B2 (en) * 2003-12-30 2012-06-26 Tessera, Inc. Microelectronic package comprising offset conductive posts on compliant layer
US7709968B2 (en) * 2003-12-30 2010-05-04 Tessera, Inc. Micro pin grid array with pin motion isolation
US8324872B2 (en) * 2004-03-26 2012-12-04 Marvell World Trade, Ltd. Voltage regulator with coupled inductors having high coefficient of coupling
JP5592055B2 (ja) 2004-11-03 2014-09-17 テッセラ，インコーポレイテッド 積層パッケージングの改良
US7939934B2 (en) * 2005-03-16 2011-05-10 Tessera, Inc. Microelectronic packages and methods therefor
US20070029648A1 (en) * 2005-08-02 2007-02-08 Texas Instruments Incorporated Enhanced multi-die package
SG130055A1 (en) * 2005-08-19 2007-03-20 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices
SG130066A1 (en) 2005-08-26 2007-03-20 Micron Technology Inc Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
KR100631959B1 (ko) * 2005-09-07 2006-10-04 주식회사 하이닉스반도체 적층형 반도체 패키지 및 그 제조방법
US8067267B2 (en) * 2005-12-23 2011-11-29 Tessera, Inc. Microelectronic assemblies having very fine pitch stacking
US8058101B2 (en) * 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
US7449369B2 (en) * 2006-01-23 2008-11-11 Stats Chippac Ltd. Integrated circuit package system with multiple molding
US8629537B2 (en) * 2006-01-23 2014-01-14 Stats Chippac Ltd. Padless die support integrated circuit package system
US20080251901A1 (en) * 2006-01-24 2008-10-16 Zigmund Ramirez Camacho Stacked integrated circuit package system
US20070170558A1 (en) * 2006-01-24 2007-07-26 Camacho Zigmund R Stacked integrated circuit package system
US7400049B2 (en) * 2006-02-16 2008-07-15 Stats Chippac Ltd. Integrated circuit package system with heat sink
JP4805016B2 (ja) 2006-05-19 2011-11-02 京セラ株式会社 通信システム、通信装置、及び通信レート変更方法
TWI301316B (en) * 2006-07-05 2008-09-21 Chipmos Technologies Inc Chip package and manufacturing method threrof
TWI302373B (en) * 2006-07-18 2008-10-21 Chipmos Technologies Shanghai Ltd Chip package structure
TWI352416B (en) * 2006-09-12 2011-11-11 Chipmos Technologies Inc Stacked chip package structure with unbalanced lea
JP2008071935A (ja) * 2006-09-14 2008-03-27 Toshiba Corp 半導体装置
US8106491B2 (en) 2007-05-16 2012-01-31 Micron Technology, Inc. Methods of forming stacked semiconductor devices with a leadframe and associated assemblies
JP4554644B2 (ja) * 2007-06-25 2010-09-29 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2009038142A (ja) 2007-07-31 2009-02-19 Elpida Memory Inc 半導体積層パッケージ
US7781877B2 (en) 2007-08-07 2010-08-24 Micron Technology, Inc. Packaged integrated circuit devices with through-body conductive vias, and methods of making same
JP2009064854A (ja) * 2007-09-05 2009-03-26 Nec Electronics Corp リードフレーム、半導体装置、及び半導体装置の製造方法
CN101874296B (zh) 2007-09-28 2015-08-26 泰塞拉公司 利用成对凸柱进行倒装芯片互连
US8053891B2 (en) * 2008-06-30 2011-11-08 Alpha And Omega Semiconductor Incorporated Standing chip scale package
US20100044860A1 (en) * 2008-08-21 2010-02-25 Tessera Interconnect Materials, Inc. Microelectronic substrate or element having conductive pads and metal posts joined thereto using bond layer
JP2010129591A (ja) 2008-11-25 2010-06-10 Mitsui High Tec Inc リードフレーム、このリードフレームを用いた半導体装置及びその中間製品、並びにこれらの製造方法
US8513784B2 (en) * 2010-03-18 2013-08-20 Alpha & Omega Semiconductor Incorporated Multi-layer lead frame package and method of fabrication
US8330272B2 (en) 2010-07-08 2012-12-11 Tessera, Inc. Microelectronic packages with dual or multiple-etched flip-chip connectors
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US8580607B2 (en) 2010-07-27 2013-11-12 Tessera, Inc. Microelectronic packages with nanoparticle joining
US20120049334A1 (en) * 2010-08-27 2012-03-01 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Leadframe as Vertical Interconnect Structure Between Stacked Semiconductor Die
US20130015567A1 (en) * 2010-10-21 2013-01-17 Panasonic Corporation Semiconductor device and production method for same
KR101075241B1 (ko) 2010-11-15 2011-11-01 테세라, 인코포레이티드 유전체 부재에 단자를 구비하는 마이크로전자 패키지
US8853558B2 (en) 2010-12-10 2014-10-07 Tessera, Inc. Interconnect structure
US20120146206A1 (en) 2010-12-13 2012-06-14 Tessera Research Llc Pin attachment
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
US8872318B2 (en) 2011-08-24 2014-10-28 Tessera, Inc. Through interposer wire bond using low CTE interposer with coarse slot apertures
CN102403281A (zh) * 2011-10-11 2012-04-04 常熟市广大电器有限公司 一种高性能芯片封装结构
US8836136B2 (en) 2011-10-17 2014-09-16 Invensas Corporation Package-on-package assembly with wire bond vias
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US9349706B2 (en) 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
CN102751254A (zh) * 2012-07-18 2012-10-24 日月光半导体制造股份有限公司 半导体封装件、应用其的堆迭封装件及其制造方法
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US9041188B2 (en) * 2012-11-10 2015-05-26 Vishay General Semiconductor Llc Axial semiconductor package
US8975738B2 (en) 2012-11-12 2015-03-10 Invensas Corporation Structure for microelectronic packaging with terminals on dielectric mass
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
JP6133093B2 (ja) * 2013-03-25 2017-05-24 本田技研工業株式会社 電力変換装置
US9034696B2 (en) 2013-07-15 2015-05-19 Invensas Corporation Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation
US8883563B1 (en) 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US9023691B2 (en) 2013-07-15 2015-05-05 Invensas Corporation Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9082753B2 (en) 2013-11-12 2015-07-14 Invensas Corporation Severing bond wire by kinking and twisting
US9087815B2 (en) 2013-11-12 2015-07-21 Invensas Corporation Off substrate kinking of bond wire
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9214454B2 (en) 2014-03-31 2015-12-15 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
TWI529677B (zh) * 2014-10-02 2016-04-11 群創光電股份有限公司 顯示裝置
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
EP3259775B1 (en) * 2015-02-17 2021-01-06 Koninklijke Philips N.V. Ceramic substrate and method for producing a ceramic substrate
US9888579B2 (en) * 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US9633971B2 (en) 2015-07-10 2017-04-25 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
JP6352876B2 (ja) * 2015-09-15 2018-07-04 東芝メモリ株式会社 半導体装置の製造方法
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US10043779B2 (en) 2015-11-17 2018-08-07 Invensas Corporation Packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
TW202414634A (zh) 2016-10-27 2024-04-01 美商艾德亞半導體科技有限責任公司 用於低溫接合的結構和方法
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
CN110797820B (zh) * 2019-10-23 2021-06-11 山东达驰阿尔发电气有限公司 一种离相封闭母线导体抱瓦的制作方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4028722A (en) * 1970-10-13 1977-06-07 Motorola, Inc. Contact bonded packaged integrated circuit
JPS58130553A (ja) * 1982-01-29 1983-08-04 Toshiba Corp 半導体装置
JP2702219B2 (ja) 1989-03-20 1998-01-21 株式会社日立製作所 半導体装置及びその製造方法
EP0408779B1 (en) * 1989-07-18 1993-03-17 International Business Machines Corporation High density semiconductor memory module
KR920702024A (ko) * 1990-03-15 1992-08-12 세끼사와 요시 다수의 칩을 갖는 반도체 장치
US5530292A (en) * 1990-03-15 1996-06-25 Fujitsu Limited Semiconductor device having a plurality of chips
US5296737A (en) * 1990-09-06 1994-03-22 Hitachi, Ltd. Semiconductor device with a plurality of face to face chips
KR940003560B1 (ko) 1991-05-11 1994-04-23 금성일렉트론 주식회사 적층형 반도체 패키지 및 그 제조방법.
JP2917575B2 (ja) * 1991-05-23 1999-07-12 株式会社日立製作所 樹脂封止型半導体装置
US5331235A (en) * 1991-06-01 1994-07-19 Goldstar Electron Co., Ltd. Multi-chip semiconductor package
EP0608440A1 (en) * 1992-12-18 1994-08-03 Fujitsu Limited Semiconductor device having a plurality of chips having identical circuit arrangements sealed in package
JP2960283B2 (ja) * 1993-06-14 1999-10-06 株式会社東芝 樹脂封止型半導体装置の製造方法と、この製造方法に用いられる複数の半導体素子を載置するためのリードフレームと、この製造方法によって製造される樹脂封止型半導体装置
JPH0758281A (ja) * 1993-08-12 1995-03-03 Hitachi Ltd 半導体装置の形成方法
JPH0786526A (ja) 1993-09-14 1995-03-31 Toshiba Corp メモリ装置
US5483024A (en) * 1993-10-08 1996-01-09 Texas Instruments Incorporated High density semiconductor package
KR970011839B1 (ko) 1994-03-15 1997-07-16 엘지반도체 주식회사 근거리통신망의 데이타충돌 검출회로
KR0147259B1 (ko) * 1994-10-27 1998-08-01 김광호 적층형 패키지 및 그 제조방법
US5491612A (en) * 1995-02-21 1996-02-13 Fairchild Space And Defense Corporation Three-dimensional modular assembly of integrated circuits
JP3129928B2 (ja) * 1995-03-30 2001-01-31 シャープ株式会社 樹脂封止型半導体装置
KR970005719A (ko) * 1995-07-14 1997-02-19 주차용 프론트 윈드쉴드 선바이저
US5646446A (en) * 1995-12-22 1997-07-08 Fairchild Space And Defense Corporation Three-dimensional flexible assembly of integrated circuits
TW338180B (en) * 1996-03-29 1998-08-11 Mitsubishi Electric Corp Semiconductor and its manufacturing method
KR100186309B1 (ko) * 1996-05-17 1999-03-20 문정환 적층형 버텀 리드 패키지
US5917242A (en) * 1996-05-20 1999-06-29 Micron Technology, Inc. Combination of semiconductor interconnect
KR19980034119A (ko) * 1996-11-05 1998-08-05 김광호 반도체 칩 적층형 패키지
JP3266815B2 (ja) * 1996-11-26 2002-03-18 シャープ株式会社 半導体集積回路装置の製造方法
US5814881A (en) * 1996-12-20 1998-09-29 Lsi Logic Corporation Stacked integrated chip package and method of making same
US6046504A (en) * 1997-02-17 2000-04-04 Nippon Steel Corporation Resin-encapsulated LOC semiconductor device having a thin inner lead
JPH11111910A (ja) * 1997-10-03 1999-04-23 Iwate Toshiba Electron Kk マルチチップマウント半導体装置及びその製造方法
US6118176A (en) * 1999-04-26 2000-09-12 Advanced Semiconductor Engineering, Inc. Stacked chip assembly utilizing a lead frame

Also Published As

Publication number Publication date
JP3937265B2 (ja) 2007-06-27
MY115910A (en) 2003-09-30
US7012321B2 (en) 2006-03-14
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US6555918B2 (en) 2003-04-29
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US20020102763A1 (en) 2002-08-01
US7122883B2 (en) 2006-10-17
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US20030164542A1 (en) 2003-09-04
KR20030081241A (ko) 2003-10-17
US20010023088A1 (en) 2001-09-20
US6252299B1 (en) 2001-06-26
CN1624889A (zh) 2005-06-08
KR20030081240A (ko) 2003-10-17
KR100614550B1 (ko) 2006-08-25
KR100619208B1 (ko) 2006-10-24
CN1213175A (zh) 1999-04-07
SG104307A1 (en) 2004-06-21
US20050094433A1 (en) 2005-05-05
KR19990030011A (ko) 1999-04-26

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