KR100541827B1 - 큰 연성을 가진 땜납 볼을 사용한 칩 스케일 패키지 - Google Patents

큰 연성을 가진 땜납 볼을 사용한 칩 스케일 패키지 Download PDF

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KR100541827B1
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피터 엘레니어스
해리 홀랙
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플립 칩 테크놀로지스, 엘.엘.씨
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Abstract

플립칩 집적회로(10)용 칩 스케일 패키지 설계(8)는 땜납 범프 패드(26) 및 하부 집적회로(10)의 도전성 본드 패드(18)와 상기 땜납 범프 패드를 연결하는 금속 재분배 트레이스(30)를 동시에 형성하는 반도체 웨이퍼(14)의 상부면 위에 재분배 금속층을 포함한다. 패턴화된 패시베이션층(32)은 재분배 금속층(30)위에 부착된다. 상대적으로 크고, 연성인 땜납 볼(28)은 땜납 범프 패드(26)위에 배치되어 하부충전 물질 없이도 회로 보드 또는 그 외의 기판에 칩 스케일 패키지(8)를 장착하도록 한다. 반도체 웨이퍼의 후면(16)은 처리 중에 기계적 강도를 위하여 코팅(34)에 의하여 보호될 수 있다. 상기와 같은 플립칩 스케일 패키지를 형성하기 위한 방법이 제공된다.

Description

큰 연성을 가진 땜납 볼을 사용한 칩 스케일 패키지 {CHIP SCALE PACKAGE USING LARGE DUCTILE SOLDER BALLS}
본 발명은 일반적으로 땜납 범프를 통해 회로 보드 또는 다른 장착 기판에 집적회로를 장착하기 위한 플립 칩, 특히 집적회로가 하부 회로 보드 또는 다른 기판에 직접 접속되도록 하는 칩 스케일 패키지 및 방법에 관한 것이다.
플립 칩은 통상적으로 패터닝된 기판에 부착하기 위한 패드 베어링 땜납 범프를 가진 패키지화되지 않은 집적회로 칩을 나타내는 것으로 당업자에게 알려져 있다. 이러한 플립 칩은 반도체 웨이퍼에서 스크라이브된 집적회로 다이로부터 형성된다. 처리동안, 반도체 웨이퍼는 개별 트랜지스터 및 다른 전자소자를 형성하기 위하여 화학적 확산 및/또는 주입에 의해 불순물이 유입되는 상부 활성표면을 가진다. 금속화 층은 반도체 웨이퍼 내에 형성된 다양한 장치의 전극을 전기적으로 상호 접속하기 위하여 반도체 웨이퍼의 상부 또는 활성 표면상에 패터닝된다. 플립 칩에 있어서, 스크라이브된 집적회로 다이의 상부 활성표면은 하부 패터닝된 기판에 땜납 접속되도록 반전되거나 또는 플리핑된다. "리플로우" 온도까지 땜납 범프를 가열하면, 땜납은 용해되며, 땜납의 "리플로우"는 플립 칩을 하부 패터닝된 지지 기판과 전기 및 기계적으로 결합한다. 하부 지지 기판과 플립 칩을 상호접속하기 위하여 땜납 범프를 사용하는 기술은 예컨대 Casson 등의 미합중국 특허 5,261,593호, Blanton의 미합중국 특허 제 5,220,200호, Higdon 등의 미합중국 특허 제 5,547,740호 및 Degani 등의 미합중국 특허 제 5,564,617호에 개시되어 있다.
패키지화되지 않은 집적회로는 본질적으로 노출된 반도체 다이이므로 조립 중에 잘못 다루면 손상될 수 있다. 따라서, 많은 전자장비 제조업자는 회로 보드에 패키지화되지 않은 플립 칩을 직접 부착하는 것을 매우 꺼려하며, 많은 제조업자는 또한 "패키지"화된 장치를 원한다. 결과적으로, 많은 집적회로 공급자는 노출 다이를 조절해야하는 소비자의 어려움을 해결하기 위하여 소위 "칩 스케일 패키지"로써 "패키지" 집적회로를 선택했다. "칩 스케일 패키지"는 전형적으로 집적회로 다이 그 자체보다 적어도 20% 큰 패키지를 나타낸다. 이러한 칩 스케일 패키지는 적어도 집적회로를 기계적으로 보호하며 또한 용이하게 조절될 수 있어; 소비자는 노출 다이를 조절하지 않기 때문에 안정감을 가지는 경향이 있다. 이러한 칩 스케일 패키지는 전형적으로 약간 큰 기판에 집적회로의 활성표면을 결합하며, 기판 상에 제공된 전기 접촉부는 회로기판에 칩 스케일 패키지를 접속하기 위하여 사용된다.
종종, 플립 칩 어셈블리의 지지 기판 및 이와 연관된 집적회로는 다른 열팽창계수를 가질 것이다. 이러한 열적 압력은 지지 기판에 플립 칩 집적회로를 결합하기 위하여 사용되는 땜납 범프를 파괴하여, 회로소자가 망가지도록 한다. 땜납 범프 둘레에 그리고 집적회로 및 지지 기판사이에 하부충전 재료를 이용하여 칩 및 기판사이에 열팽창 차이를 억제하는 것은 플립 칩 패키지 분야에서 널리 알려져 있다. 이러한 하부충전 재료의 사용이 땜납 결합의 수명 개선하는 반면에, 이러한 하부충전의 이용은 종종 표준 표면 장착기술 제조공정과 관련성을 가지지 않는 고비용 공정으로써 인식된다.
표준 플립 칩 땜납 결합은 전형적으로 매우 작다(즉, 70-85 미크론의 결합 높이에 대해 100미크론 직경을 가진다). 표준 표면 장착기술 공정과 호환을 이루기 위하여, 전형적인 땜납 결합은 63 Sn/Pb 땜납으로 이루어진다. 즉, 땜납 범프는 63% 주석 및 37% 납으로 이루어진다. 공지된 한 기술에서, 63 Sn/Pb 땜납은 기판의 땜납 접촉 패드 상에 증착되며, 고비율의 Pb 땜납 범프는 집적회로의 플립 칩 본드 패드 상에서 증발되거나 상기 플립 칩 본드 패드 상에 도금된다. 그러나, 이러한 땜납 범프의 크기는 전형적으로 7밀(0.007인치)보다 작다. 작은 땜납 결합 및 이들 플립 칩 땜납 결합의 약화특성은 땜납 범프의 변형을 최소화하기 위하여 하부충전의 사용을 촉진한다.
많은 공지된 칩 스케일 패키지 공정은 지지 기판에 집적회로의 본딩 패드를 결합하기 위하여 땜납 범프를 사용한다. 이들 본딩 패드는 집적회로 기판의 외부 직경의 중심에 배치된다. 복잡한 집적회로는 종종 집적회로 및 외부회로사이의 필요한 전력, 입력 및 출력접속을 만들기 위하여 100개 이상의 개별 본딩 패드를 필요로 한다. 결과적으로, 이러한 본딩 패드는 전형적으로 서로에 근접하게 배치되며, 본딩 패드 위에 놓인 땜납 범프의 크기 및 높이를 제한한다. Higdon 등의 미합중국 특허 제 5,547,740호는 땜납 범프 접촉 패드중 일부가 집적회로의 외부 주변으로부터 떨어져 내부적으로 재분배될 수 있다는 것을 개시하고 있다.
더욱이, 집적회로의 칩 스케일 패키지를 형성하기 위한 대부분의 공지된 기술은 개별 다이 레벨에서 실시되어야 한다. 즉, 집적회로로 형성되는 반도체 웨이퍼는 우선 스크라이브된다음 칩 스케일 패키징 공정이 수행되기 전에 개별 다이로 절단되어야한다. 이들 다이 레벨 패키징 기술은 웨이퍼 스케일 공정 기술의 비용측면의 장점만을 얻는 것이 아니다. 더욱이, 메모리 칩과 같은 임의의 집적회로 시장은 주로 폼 팩터(즉, 패키지화된 집적회로의 물리적인 크기) 및 패키징 비용에 의해 성립된다. 아직, 많은 공지된 칩 스케일 패키지 기술은 고비용으로 수행되며 패키지화된 집적회로의 크기를 증가시킨다.
칩 스케일 패키지를 형성하기 위해 사용되는 공지된 웨이퍼 레벨 처리 기술중 하나는 미츠비시 PMEB(Plastic Molded, Extended Bump) 기술이고; 미츠비시로부터의 PMEB 패키지는 땜납 범프 패드를 집적회로의 본드 패드로부터 제거하는 재분배 기술을 사용하고, 또한 웨이퍼 레벨에서 초기 땜납 범핑을 수행하지만; 이러한 단계에 따라 미츠비시 PMEB 기술은 반도체 웨이퍼로부터 컴포넌트를 다이싱하고 이들을 캡슐화하여 패키지 표면상에 공융 "확장된 범프"를 위치시킨다. 이에 따른 칩 스케일 패키지 구성은 습기 유입에 민감하고 적은 리드 수에서도 비교적 높은 비용이 든다. 추가로, 미츠비시 PMEB 패키지는 확장된 땜납 범프의 피로 수명을 제한하는 63 Sn/Pb 확장된 땜납 범프(플라스틱 캡슐제는 높은 땜납 리플로우 온도를 방지한다)를 사용한다.
칩 스케일 패키지를 형성하는데 사용되는 다른 공지된 웨이퍼 레벨 기술은 집적회로 상의 땜납 범퍼 위치의 위치를 재분배하지만 도금 처리가 땜납 증착에 사용되기 때문에 다중 금속층을 필요로 하는 산디아 미니 볼 그리드 어레이 기술이다. 재분배 와이어링은 패터닝되고 패시베이팅되는 증착된 금속의 제 1층에 의해 제공된다. 금속의 제 2층은 웨이퍼 상부에 스퍼터링되어 땜납 범프 패드를 형성하고 표준 전기도금 처리가 표준-크기 땜납 범프를 형성하는데 사용된다.
따라서, 본 발명의 목적은 개선된 칩 스케일 패키지를 제공하는 것이고, 표준 표면장착기술 제조 과정과 부합하며 열적 계수 차이에 의한 피로로부터 땜납 범프를 보호하기 위해 집적 회로와 지지 기판 사이에 하부충전 재료를 추가할 필요가 없는 플립 칩 집적 회로를 위한 상기 개선된 칩 스케일 패키지를 형성하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 개선된 칩 스케일 패키지를 제공하고, 불연속 집적회로 다이 레벨과는 반대인 웨이퍼 가공 레벨에서 수행될 수 있는 개선된 칩 스케일 패키지를 형성하는 방법을 제공하는 것이다.
본 발명의 또다른 목적은 집적회로를 위한 개선된 칩 스케일 패키지를 제공하는 것이고, 적은 형상을 가능케 하는 즉, 제조된 칩 스케일 패키지가 원래의 집적회로의 크기보다 크지 않도록 하고 설치하는데 비교적 값싼 개선된 칩 스케일 패키지를 형성하는 방법을 제공하는 것이다.
본 발명의 또다른 목적은 직접 표면장착될 수 있으면서도 빈 플립 칩 집적회로 다이보다 더 우수하게 보호되고 다루기 용이한 웨이퍼 스케일 칩 스케일 패키지를 제공하는 것이다.
본 발명의 또다른 목적은 땜납 범핑을 통해 지지 기판에 직접 표면장착될 수 있으며 이러한 땜납 범프의 피로에 대한 민감도가 감소되는 웨이퍼 스케일 칩 스케일 패키지를 제공하는 것이다.
본 발명의 또다른 목적은 땜납 범핑을 용이하게 하도록 집적회로 다이상에 제공된 금속화층의 수를 최소화하고 도금을 제외한 처리에 의해 땜납 범프의 형성을 가능케 하는 웨이퍼 스케일 칩 스케일 패키지를 제공하는 것이다.
본 발명의 이러한 및 다른 목적이 본 발명의 이하의 설명을 통해 당업자에게 명확해 질 것이다.
발명의 상세한 설명
간략하게 상술된 바와 같이, 바람직한 실시예에 따르면 본 발명은 정면 및 마주하는 후면을 가진 반도체 웨이퍼 상에 형성된 집적회로를 구비하는 칩 스케일 패키지에 관한 것이다. 도전 본드 패드의 그룹은 집적회로 내부에 형성된 장치에 대한 상호 전기결합부를 형성하도록 자신의 외주에 인접한 집적회로 다이의 앞면 상에 형성된다. 패터닝된 금속층이 반도체 다이의 앞면 상에 형성되고, 집적회로 다이의 도전 밴드 패드에 전기적으로 결합되지만 집적회로 다이의 외주로부터 측면으로 변위하는 다수의 땜납 범프 패드를 한정한다. 패시베이션층이 반도체 다이의 정면 상부 및 패터닝된 금속층 상부로 확장되고; 이러한 패시베이션층 내부에 형성된 개구부는 땜납 범프 패드를 노출시킨다. 보호 코팅이 기계적 보호를 위해 반도체 다이의 후면 상부로 확장될 수 있다. 각각이 일반적으로 구형이고 적어도 9밀(.009인치)의 크기인 연성 땜납 볼이 각각의 땜납 범프 패드위에 형성되어 그로 인한 구조가 회로보드 또는 다른 기판에 직접 표면장착되도록 한다.
본 발명의 바람직한 실시예에서, 상술된 연성 땜납 볼은 80중량%의 납(Pb)으로 구성된다. 이러한 땜납 볼은 높은 리플로우 온도를 가지는 반면, 이들은 기계적 피로를 덜 받는다. 인듐(In) 합금과 같은 다른 연성 땜납 볼 조성 또한 사용가능하다.
바람직하게는, 각각의 땜납 범프 패드는 이러한 땜납 범프 패드가 전기적으로 결합되는 해당 도전 본드 패드보다 자신의 중심에 더 인접한 반도체 다이의 앞면 상에 위치한다. 이러한 배치는 땜납 볼이 반도체 다이의 외부 에지로 확장될 위험성 및 서로에 대해 인접할 위험성 없이 큰 직경을 가지도록 한다. 패터닝된 금속층은 땜납 범프 패드를 이들의 해당 도전 본드 패드에 전기적으로 결합시키기 위한 다수의 재분배 트레이스를 제공하고; 이러한 패터닝된 금속층은 이상적으로 땜납 범프 패드와 재분배 트레이스를 동시에 제공하는 금속으로 구성된 단일층으로 구성된다. 상술된 패시베이션층은 바람직하게는 중합체이고, 화합물 벤조싸이클로부텐이 바람직하다.
본 발명의 다른 특징은 다수의 집적회로를 구비하는 반도체 웨이퍼를 포함하는 땜납-범핑된 반도체 웨이퍼 구성에 관한 것으로, 이러한 집적회로는 각각의 집적회로에 전기적 상호결합을 위해 반도체 웨이퍼의 앞면 상에서 외주 주위에 형성된 일련의 도전 본드 패드를 구비한다. 패터닝된 금속층은 일련의 땜납 범프 패드를 제공하고 각각의 집적회로의 도전 본드 패드를 해당 땜납 범프 패드에 전기적으로 결합시키도록 이러한 집적회로 상부의 반도체 웨이퍼의 앞면 상에 형성된다. 반도체 웨이퍼의 앞면은 반도체 웨이퍼의 앞면과 패턴 금속층의 각각으로 펼쳐진 패시베이션층으로 보호된다; 개구부는 각각의 땜납 범프 패드의 상부의 패시베이션층에서 형성된다. 반도체 웨이퍼의 뒷면은 그 위에 형성된 보호 코팅에 의해 보호된다. 연성 땜납 볼은 일반적으로 지름이 적어도 9 밀(.009인치)로 측정되며 구형이고 각각의 집적 회로의 땜납 범프 패드에 고정된다. 최종 반도체 웨이퍼는 칩 스케일 집적 회로 패키지의 형태로 다수의 집적 회로를 공급하기 위해 스크라이브되고 다이싱된다.
본 발명은 플립 칩 집적 회로에 대한 칩 스케일 패키지를 형성하는 방법에 관한 것이다. 상기 방법에 따라, 반도체 웨이퍼는 유사한 다수의 집적 회로를 포함하며, 각각의 집적 회로는 전기적인 상호 접속을 위해 각 집적 회로반도체 웨이퍼의 앞면에 형성된 일련의 도전성 본드 패드를 포함한다. 보호 코팅은 반도체 웨이퍼의 뒷면에 사용될 수 있다. 금속층은 반도체 웨이퍼의 앞면에 사용되며 그 일부는 각 집적 회로의 패턴 금속층을 남기기 위해 선택적으로 제거된다. 각 패턴 금속층은 각 집적 회로의 앞면에 일련의 땜납 범프 패드를 공급하며 각 땜납 범프 패드는 땜납 범프 패드중 대응 패드에 상기 패턴 금속층에 의해 전기적으로 결합된다. 패시베이션층은 각 집적 회로의 앞면을 밀봉하기 위해 반도체 웨이퍼의 앞면과 패턴 금속층의 상부에 사용되며 각각의 땜납 범프 패드에 사용된 패시베이션층에 개구부를 남긴다. 연성 땜납 볼은 각각의 땜납 범프 패드에 사용되며, 연성 땜납 볼은 일반적으로 지름이 적어도 9밀(.009인치)로 측정되며 구형이다. 최종 반도체 웨이퍼는 칩 스케일 패키지된 형태로 다수의 집적 회로를 공급하기 위해 다이싱된다.
본 발명의 방법에 따른 패시베이션층은 바람직하게 폴리머층이며, 생성물인 벤조사이클로뷰틴은 특히 유리하게 폴리머 패시베이션층과 같은 것으로 발견된다.
본 발명의 방법을 실행하는데 있어서, 땜납 볼은 바람직하게 적어도 80 퍼센트 납(Pb)으로 이루어진 땜납 볼 합성물을 선택하여 매우 유연해진다. 선택적으로, 인듐(In) 합금을 포함하는 땜납 볼 합성물이 사용된다. 본 방법의 바람직한 실시예에서, 연성 땜납 볼은 상기 땜납 범프 패드에 미리 형성된 땜납 볼을 기계적으로 위치시켜 각각의 땜납 범프 패드 상에 공급된다. 땜납 플럭스는 바람직하게 연성 땜납 볼의 부착에 앞서 땜납 범프 패드에 사용된다; 다음으로 반도체 웨이퍼는 땜납 볼의 역류 온도로 가열되며 따라서 연성 땜납 볼의 부착에 의해 하부의 땜납 범프 볼에 땜납 볼을 영구적으로 고정할 수 있다.
상기 땜납 볼의 상대적으로 큰 크기에서 보면, 집적 회로의 해당 도전성 본드 패드의 원래 위치와 비교하여, 본 발명의 방법에서 집적 회로의 주변으로부터 집적 회로의 중앙에 근접하게 위치한 포인트로 땜납 패드의 재분배가 고려된다. 땜납 범프 패드의 재배치는 해당 도전성 본드 패드에 각각의 땜납 범프 패드를 전기적으로 결합시키기 위해 사용된 금속층의 일부를 선택적으로 제거하는 단계동안 일련의 재분배 배치를 제공함으로써 달성된다. 이 방법을 실행하는데 있어, 사용된 동일 금속층이 땜납 범프 패드 뿐 아니라 상술한 재분배 배치도를 형성하도록 패턴화되는 것은 바람직하다.
[도면의 간단한 설명]
도 1은 본 발명의 바람직한 실시예에 따라 구성된 칩 스케일 집적 회로의 단면도이다.
도 2는 도 1에 도시된 칩 스케일 패키지된 집적 회로를 형성하는데 사용되는 반도체 웨이퍼의 일부의 단면도이다.
도 3은 반도체 웨이퍼를 가열하여 하부의 땜납 본드 패드에 연성 땜납 볼을 영구적으로 고정하는 연성 땜납 볼의 단면도이다.
[실시예]
도 1 및 2에 칩 스케일 패키지는 본 발명에 따라 구성된 플립 칩 집적 회로에 대해 참조 번호 8로 지정되어 있다. 도 1에서, 집적 회로(10)는 통상적인 방식으로 반도체 다이에 형성되며 트랜지스터와 다른 전기 소자의 상호 접속 네트워크(도시되지 않음)를 집적한다. 도 2를 참조하면, 집적 회로(10)는 반도체 웨이퍼(14)의 앞면(12)에 형성되며, 웨이퍼는 또한 반대쪽에 뒷면(16)을 포함한다. 화학적인 불순물이 집적 회로(10)의 여러 트랜지스터와 다른 전기 소자를 형성하기 위해 집적 회로(10)의 처리시 앞면(12)을 통해 반도체 웨이퍼(14)로 확산되고, 주입되거나 삽입된다. 상기 전기 소자는 반도체 웨이퍼(14)의 앞면(12)에 형성된 하나 이상의 금속층(도시되지 않음)에 의해 서로 상호 접속된다.
집적 회로(10)는 집적 회로(10)의 실제 사용을 위해 외부에서 전기적으로 접속되는 일련의 입력, 출력 및 전력 터미널을 포함한다. 이를 위해, 대부분의 집적 회로는 도 1과 2의 참조 번호 18과 20으로 지정된 바와 같이 집적 회로(10)에 전기 접속을 이루기 위해 반도체 웨이퍼(14)의 앞면에 형성된 일련의 도전성 본드 패드가 제공된다. 도1에 도시된 바와 같이, 도전성 결합 패드(18,20)는 집적회로(10)를 포함하는 반도체 다이의 외부 직경(21)에 근접하게 형성 배치된다. 집적회로(10)는 집적회로(10)의 상부 금속 접속층을 보호하기 위하여 도2에 도시된 바와 같이 반도체 웨이퍼(14)의 앞면 위에 부착된 웨이퍼 패시베이션층(22)을 포함한다. 도2에 도시된 바와 같이, 개구부는 도전성 결합 패드(18/20) 위에 웨이퍼 패시베이션층에 제공되어 결합 패드에 액세스된다. 지금까지 기술된 구조 및 단계들은 이러한 집적회로가 궁극적으로 범핑된 땜납이나 패키지에 와이어 본딩되든지 간에 전형적인 공통 집적회로이다.
상기한 바와 같이, 본 발명은 칩 스케일 패키지(8)와 외부 회로를 상호접속하기 위하여 연성 땜납 볼을 사용한다. 땜납 범핑을 준비하기 위하여, 제1 패시베이션층(24)는 웨이퍼 패시베이션층(22) 바로 위에 반도체 웨이퍼(14)의 앞면 위로 선택적으로 인가된다. 제1 패시베이션층(24)은 유전성이고 웨이퍼 표면을 패시베이션 및 평탄화하는 기능을 하며, 기존의 웨이퍼 패시베이션층(22)의 특성에 의존하여 생략될 수도 있다. 본 발명의 바람직한 실시예에서, 제1 패시베이션층(24)은 상업 명칭 "Cyclotene" 으로 미시간, 미들랜드의 다우 케미칼 컴패니사로부터 상업적으로 이용가능한 벤조사이클로부텐(Benzocyclobutene)로 형성된다. 그러나, 폴리이미드, 폴리올레핀 및 다른 유기 및 무기 패시베이션을 포함하여 다른 조성물이 제1 패시베이션층(24)을 형성하는데 사용될 수 있다. 제1 패시베이션층(24)은 대략 4-5 ㎛ 두께의 층을 형성하기 위하여 스핀 코팅에 의해 반도체 웨이퍼(14) 위에 인가된다. 종래의 포토리소그래피 기술은 땜납 범프 패드가 궁극적으로 형성되는 위치에 그리고 도전성 결합 패드(18/20)의 각각 위에 제1 패시베이션층(24) 내에 패턴화된 개구를 형성하는데 사용된다; 택일적으로, 이러한 개구는 도전성 결합 패드(18/20)의 각각 위의 영역에 제한될 수 있으며, 그 경우 땜납 범프 패드는 궁극적으로 제1 패시베이션층(24) 위에 놓여진다.
상기한 바와 같이, 칩 스케일 패키지(8)는 과거에 사용되었던 것보다 어느 정도 더 큰 치수로 이루어진 연성 땜납 볼을 이용한다. 이러한 큰 땜납 볼을 수용하기 위하여, 그들의 대응하는 도전성 결합 패드에 대하여 땜납 범프 패드를 재배치하고 재분배하는 것이 요구된다. 도1 및 2에 도시된 바와 같이, 연성 땜납 볼(28)이 부착되어 있는 땜납 범프 패드(26)는 도전성 결합 패드(18)로부터 변위된다. 도1 및 도2에 도시된 바와 같이, 땜납 범프 패드(26) 및 도전성 결합 패드(18)는 재분배 트레이스(30)에 의해 전기적으로 상호접속된다.
재분배 트레이스(30) 및 땜납 범프 패드(26)는 반도체 웨이퍼(14)의 앞면 위에, 제1 패시베이션층(24) 위에 그리고 웨이퍼 패시베이션층(22) 위에 형성된 패턴화된 금속층으로서 제공된다. 이 패턴화된 금속층은 소위 언더 범프 메탈러지(Under Bump Metallurge)(UBM)층으로 반도체 웨이퍼(14)의 앞면을 첫 번째 블랭키트 함으로써 형성된다. 바람직하게는, 이 UBM층은 알루미늄(Al), 니켈 밴듐(NiV), 및 구리(Cu)로 이루어진 트리플-금속 스택 구조이며, 택일적으로 이 UBM층은 티타늄(Ti), 닉켈 밴듐(NiV) 및 구리(Cu) 또는 다른 적당한 금속 구조로 이루어진 트리플-금속 스택 구조이다. 이 UBM층은 공지된 금속 스퍼터링 기술에 의해 반도체 웨이퍼(14) 위에 인가될 수 있다. 바람직하게는, 이러한 인가된 UBM층은 대략 2 미크론이다. UBM층은 여러 개의 목적을 수행한다; 먼저, 하부 표면에 UBM층을 점착한다. 둘째로, UBM층은 용융된 땜납이 반도체 웨이퍼(14)의 앞면을 통과하는 것을 방지하기 위해 땜납 확산 장벽으로서 작용한다. UBM층은 땜납가능목적을 위해 "웨트가능한" 층으로서 작용한다; 마지막으로, UBM층은 연성 땜납 볼(28)과 도전성 결합 패드(18) 사이의 전기접촉저항을 최소화하는 기능을 한다. 이러한 UBM층의 부착에 이어, 원하는 패턴화된 금속층을 제공하기 위하여 공지된 포토리소그래피 기술에 따라 에칭되며, 그것에 의해 땜납 범프 패드(26), 재분배 트레이스(30), 전기접점(32)에 대한 도전성 결합 패드(18)를 제공한다.
당업자들은 상기한 UBM층이 도1에 도시된 어래이 재분배와 같은 새로운 패턴으로 전형적인 도전성 결합 패드의 재분배를 달성한다는 것을 인식할 것이다. 땜납 범프 패드를 재위치시키기 위해 상기한 재분배 과정은 땜납 볼(28)에 대한 UBM 인터페이스(26)와 재분배 트레이스에 대해 동일한 야금술을 이용한다. 재분배된 땜납 범프 패드(26)는 디바이스의 표면 어딘가에 가상적으로 위치될 수 있다. 전형적으로, 땜납 범프 패드(26)는 각각의 이러한 땜납 범프 패드가 전기적으로 결합되는 대응하는 도전성 결합 패드(18)보다 집적회로(10)의 중심에 더 가까운 점에 배치된다.
UBM층이 인가되어 상기한 방법으로 패턴화된 후에, 제2 패시베이션층(32)은 도2에 도시된 바와 같이 이러한 패턴화된 금속층 위에 인가된다. 제2 패시베이션층은 폴리이미드, 폴리올레핀 및 다른 유기 및 무기 패시베이션이 사용될 수 있다 하더라도, 상기한 바와 같이 벤조사이클로부텐으로 형성된다. 제2 패시베이션층(32)은 대략 4 미크론 두께의 층을 형성하기 위하여 스핀 코팅에 의해 반도체 웨이퍼(14) 위에 인가된다. 종래의 포토리소그래피 기술은 땜납 범프 패드(26)의 각 사이트에서 제2 패시베이션층(32)내에 패턴화된 개구를 형성하는데 사용된다.
제2 패시베이션층(32)이 패턴화되면, 도2의 땜납 볼과 같은 연성 땜납 볼은 노출된 땜납 패드(22)의 각각 위에 형성된다. 이러한 연성 땜납 볼의 각각은 구형 형상을 가지며 직경이 적어도 9 mils(0.009 인치) 또는 적어도 229 미크론 정도이다. 종래의 땜납 범핑은 63 Sn/Pb 땜납 또는 95 Pb/Sn으로부터 땜납 범프를 형성하지만, 처리 제한에 기인하여 0.007 인치 직경보다 작은 사이즈를 갖는다. 그와 대조적으로, 땜납 볼(28)은 더 연성의 조성물로 형성된다. 땜납 볼(28)의 바람직한 조성물은 적어도 80중량 퍼센트가 납이고 나머지는 주석으로 이루어진다. 택일적으로, 땜납 볼(28)은 증가된 연성에 대해 적어도 80중량 퍼센트의 Pb를 가지는 인듐(In) 또는 다른 Pb 합금으로 형성될 수 있다. 이러한 땜납 볼의 큰 직경 및 증가된 연성은 칩 스케일 패키지(8)와 이것이 궁극적으로 장착되는 기판 사이에서와 같이 상이한 비율의 열 팽창만큼 응축된 약화에 땜납 볼이 더 저항할 수 있도록 하며, 그것에 의해 어떤 하부 충진 물질의 부가의 필요성이 해소된다. 본 발명의 바람직한 실시예를 수행하는 동안, 땜납 볼(28)이 미리 형성되고 땜납 패드(26)상에 기계적으로 배치된다. 그런 기계적 배치 이전에, 땜납 플럭스가 땜납 볼(28)과 땜납 범프 패드(26) 사이에 최후로 형성된 결합부를 강화하기 위해 땜납 범프 패드 상에 부가된다. 그들의 개별 땜납 범프 패드상에서의 땜납 볼의 기계적 배치는 땜납 볼이 배치되는 기계적 마스크에 의해 달성된다. 그러나, 연성 땜납 볼은 플레이팅, 땜납 페이스트, 증발, 볼 범핑 및 땜납 제팅을 포함한 다양한 다른 방법에 의해 형성될 수 있다. 땜납 볼이 땜납 범프 패드 위에 형성될 때, 반도체 웨이퍼 칩 패키지(8)가 땜납 볼(28)의 리플로우 온도로 가열되어, 땜납 범프 패드(26)에 대한 땜납 볼(28)의 견고한 부착부가 형성된다.
도 2를 참조하면, 반도체 웨이퍼(14)의 후면은 참조 부호 16으로 지정된다. 본 발명의 바람직한 실시예를 수행하는 동안, 유기성 보호 코팅(34)이 반도체 웨이퍼(14)의 후면 상에 코팅된다. 이런 보호 코팅(34)은 공지된 스핀 코팅 웨이퍼 처리 장비를 사용하여 반도체 웨이퍼(14)의 후면 상에 스핀온되고, 그후에 큐어링된다. 유기성 보호 코팅(34)은 바람직하게 취급동안 다이의 후면에 대한 기계적 보호를 제공하는 에폭시 또는 다른 적당한 유기성 보호 코팅이다. 보호 코팅(34)은 다이싱하기 위한 자국을 제공하기 위해 포토 이미징될 수 있다. 어느 한쪽의 경우에, 보호 코팅(34)의 치수는 다이의 최종 치수와 동일하며, 그 결과 최소 형태 팩터를 갖는 칩 스케일 패키징된 소자를 제공한다. 보호 코팅(34)이 칩 스케일 패키지의 형성동안 다른 스테이지에서 부가될 수 있지만, 보호 코팅(34)은 바람직하게 제1 패시베이션층(24)이 반도체 웨이퍼(14)의 전면에 부가되기 이전에 부가된다.
도 3은 리플로우 온도까지 연성 땜납 볼(28)의 가열을 수반하는 땜납 범프 구조물의 전자 주사 마이크로스코프를 통해 얻어진 단면도이다. 땜납 볼(28)이 리플로우 동안 다소 평평해지더라도, 연성 땜납 볼(28)의 높이는 여전히 9.5밀(.0095인치) 이상이다. 이런 증가된 높이와 연성은 표준 땜납 범프 처리와 비교할 때 하부 충진 동작의 필요성을 방지하고, 여전히 칩 스케일 패키지와 그것이 장착되는 기판 사이에서와 같은 열팽창의 속도를 다르게 함으로써 부과되는 스트레스에 기인한 균열에 저항한다.
이미 언급한 바와 같이, 본 발명은 집적 회로를 위한 이미 개시된 플립 칩 패키지를 형성하는 방법에 관한 것이다. 상기 방법의 실행에서, 반도체 웨이퍼(14)는 다수의 동일한 집적 회로(10)를 포함하여 제고된다. 각각의 집적 회로(10)는 전면(12)에 형성되는 일련의 도전성 본드 패드(18/20)를 포함하고, 그것의 적어도 일부는 상호접속부를 형성하기 위해 반도체 웨이퍼의 외부 주변 근처에 놓인다. 보호 코팅(34)이 반도체 웨이퍼의 표면(16)상에 부가된다. 금속층(26/30/32)이 반도체 웨이퍼의 전면(12)에 부가되고, 다음에 금속층의 일부가 각각의 집적 회로(10)의 전면(12) 위에 일련의 땜납 범프 패드(26)를 제공하는 패터닝된 금속층을 제공하기 위하여 선택적으로 제거된다. 상기 패터닝된 금속층(30)은 전기적으로 각각의 집적 회로(10)의 도전성 본드 패드(18/20)를 연관된 땜납 범프 패드(22)에 결합시킨다. 전형적으로, 다수의 도전성 본드 패드(18/20)가 집적 회로(10)의 외부 주변 근처에 배치되며, 금속층의 패터닝 단계는 바람직하게 대응하는 각각의 땜납 범프 패드가 전기적으로 결합되는 도전성 본드 패드(18)보다 집적 회로(10)의 중심에 더 근접한 다수의 땜납 범프 패드(26)를 배치하는 단계를 포함한다. 그러므로, 부가된 금속층의 일부를 선택적으로 제거하 는 단계는 대응하는 도전성 본드 패드(18)에 대한 각각의 땜납 범프 패드(26)를 전기적으로 결합하기 위한 일련의 재분포 트레이스(30)를 형성하는 단계를 포함한다. 이상적으로, 상기 땜납 범프 패드(26)와 재분포 트레이스(30)는 단일 패터닝된 금속층으로서 형성된다.
다음에 패시베이션층(24)이 반도체 웨이퍼(14)의 전면(12/22) 및 패터닝된 금속층(26/30/32) 상에 부가된다. 상기 패시베이션층은 바람직하게 폴리머 벤조사이클로부텐으로 구성되는 폴리머층이다. 다음에 개구부가 땜납 범프 패드(26)상에 부가된 패시베이션층(24)내에 형성된다.
연성 땜납 볼(28)이 각각의 땜납 범프 패드(26) 위에 형성되는데, 각각의 연성 땜납 볼은 일반적으로 반구형 모양을 가지고 대략 .009인치 이상의 직경을 가진다. 상기 프로세스의 바람직한 실시예에서, 상기 연성 땜납 볼은 요구된 정도의 연성을 제공하기 위해 적어도 80중량% 납(Pb)으로 이루어진다. 대안적으로, 이런 연성 땜납 볼은 인듐(In)의 합금으로 이루어질 수 있다. 바람직하게, 이런 연성 땜납 볼은 미리 형성된 땜납 볼의 땜납 범프 패드에 대한 기계적 배치에 의해 각각의 땜납 범프 패드 상에 형성된다. 상기 연성 땜납 볼(28)은 이들이 용융되기 시작하는 특징적 리플로우 온도를 가진다. 바람직한 프로세스는 연성 땜납 볼의 적용이전에 땜납 범프 패드(26)에 대한 땜납 플럭스의 부가 단계, 및 개별 땜납 범프 패드에 연성 땜납 볼을 영구적으로 고정하기 위해 연성 땜납 볼의 적용후 반도체 웨이퍼(14)를 땜납 볼의 리플로우 온도로 가열하는 단계를 포함한다.
본 발명을 수행하는데 이용된 모든 처리 단계는 예를 들어 반도체 웨이퍼가 개별 집적 회로/칩 스케일 패키지를 형성하기 위해 다이싱되기 이전과 같은 웨이퍼 레벨에서 수행된다. 이런 스테이지에서, 반도체 웨이퍼(14)는 인쇄회로기판 또는 다른 패터닝된 기판에 장착될 준비가 된 다수의 칩 스케일 패키징된 집적 회로를 제공하기 위해 종래 스크라이빙/브레이킹 방법에 따라 다이싱된다.
당업자들은 플립 칩 집적 회로를 위한 개선된 칩 스케일 패키지, 및 그런 칩 스케일 패키지를 제공하기 위한 방법이 개시되었다는 것을 명백히 이해할 것이다. 여기에서 설명된 플립칩 스케일 패키지 방법은 개별 집적회로가 스크라이빙(scribe)되고 반도체 웨이퍼로 절단되기 전에 수행되어 비용을 감소시킬 수 있는 웨이퍼 레벨 프로세스이다. 프로세스에서 베어 다이 핸들링은 불필요하며, 따라서, 상기 미쯔미시의 PMEB 패키지보다 장점을 가진다. 큰 연성 땜납 범프는 플립칩 집적회로와 납땜되는 기판사이와 열 확산 계수를 다르게 함으로써 야기되는 약화 발생가능성이 매우 감소되어 하부충전 동작을 포함하여 관련 공정 및 비용을 줄일 수 있다. 웨이퍼의 후면을 코팅하는 프로세스는 집적회로를 용이하게 다루게 하고 추가의 기계적 보호를 제공하도록 한다. 반대로 샌디아의 미미 BGA 프로세스는 집적회로에 추가의 패키징을 제공하지 못한다.
또한, 땜납 범프 패드와 상기 땜납 범프 패드를 재배하는 재분배 트레이스를 형성하도록 동일 패턴화 금속층을 이용하는 것은 처리 단계를 감소시키고 제조 비용을 감소시킨다. 반대로, 상기 산디아의 미니 BGA 기술은 땜납 범프를 부착하기 위하여 플래팅 프로세스가 이용되어야 하며 따라서 땜납 범프 위치의 재분배를 수행하도록 두 개의 금속층을 이용해야 한다. 또한, 상기 미니 BGA 기술을 이용하여 제공된 땜납 범프의 사이즈는 그들의 각각의 땜납 패드 상에 땜납 볼을 기계적으로 배치함으로써 얻을 수 있는 것만큼 크지 않다.
본 발명이 바람직한 실시예를 기초로 설명되었지만, 여기에 국한되는 것은 아니다. 예를 들어, 바람직한 실시예는 납함량이 높은 고연성 땜납 볼을 사용하지만 통상적인 공융 주석/납(63Sn/Pb)의 땜납을 사용하는 것이 가능하며; 본 발명에 따라 만들어진 땜납 볼의 큰 직경은 피로에 대한 저항성을 증가시키며 통상적인 공융 주석/납으로 만들어진 땜납 볼이라 하더라도 하부충전이 불필요하다. 실시예에 대한 여러 가지 변형 및 변경이 첨부된 청구범위의 사상과 범위 내에서 당업자에 의하여 이루어질 수 있음은 자명하다.

Claims (30)

  1. 칩 스케일(8) 패키지로서,
    a. 앞면(12) 및 반대 후면(16)을 가진 반도체 다이 상에 형성된 집적회로(10)를 포함하는데, 상기 반도체 다이는 상기 집적회로와 상호접속하기 위해 상기 앞면 상에 형성된 다수의 도전성 본드 패드(18, 20)를 가지며;
    b. 상기 반도체 다이의 앞면(12)위에 형성되며, 반도체 다이의 앞면 상에 다수의 땜납 범프 패드(26)를 제공하며, 상기 도전성 본드 패드를 소정의 땜납 범프 패드 직경을 가진 상기 다수의 땜납 범프 패드에 연결하는 패턴화된 금속층(30); 및
    c. 상기 대응하는 땜납 범프 패드에 각각 연결되는 다수의 연성 땜납 볼(28)을 포함하며,
    상기 각각의 연성 땜납 볼은 각각의 땜납 범프 패드에 연결된 후에 평평한 구형 형상을 가지며, 상기 각각의 연성 땜납 볼은 각각의 땜납 범프 패드에 연결된 후에 그리고 상기 칩 스케일 패키지가 회로 보드 또는 다른 패턴화된 기판에 장착되기 전에 소정 높이로 상기 각각의 땜납 범프 패드에 연결되며, 그리고 상기 각각의 연성 땜납 볼은 적어도 9밀(.009인치) 직경을 가지며, 상기 연성 땜납 볼의 소정 높이는 상기 소정 땜납 범프 패드 직경의 70%이상으로된 칩 스케일 패키지.
  2. 제 1항에 있어서, 상기 각각의 땜납 볼은 적어도 80중량 퍼센트 납(Pb)으로 구성되는 것을 특징으로 하는 칩 스케일 패키지.
  3. 제 1항에 있어서, 상기 각각의 땜납 볼은 인듐(In) 합금으로 구성되는 것을 특징으로 하는 칩 스케일 패키지.
  4. 제 1항에 있어서, 상기 각각의 땜납 볼은 공융 주석/납(63Sb/Pb)으로 구성되 는 것을 특징으로 하는 칩 스케일 패키지.
  5. 제 1항에 있어서, 상기 집적회로는 중심 및 외부(21)를 가지며, 상기 집적회로는 집적회로의 외부(21)에 인접하게 배치된 적어도 하나의 외부 도전성 본드 패드(18)를 가지며, 상기 집적회로의 적어도 하나의 땜납 범프 패드(26)는 땜납 범프 패드가 전기적으로 연결된 대응하는 주변 도전성 본드 패드보다 상기 집적회로의 중심에 가깝게 반도체 다이의 앞면에 배치되는 것을 특징으로 하는 칩 스케일 패키지.
  6. 제 1항에 있어서, 상기 반도체 다이의 앞면 및 상기 패턴화된 금속층(30)위에 연장하는 패시베이션층(32)을 더 포함하며, 상기 패시베이션층은 상기 땜납 범프 패드 위에 형성된 개구부를 가지는 것을 특징으로 하는 칩 스케일 패키지.
  7. 제 6항에 있어서, 상기 패시베이션층(32)은 폴리머층인 것을 특징으로 하는 칩 스케일 패키지.
  8. 제 6항에 있어서, 상기 패시베이션층(32)은 벤조사이클로부텐인 것을 특징으로 하는 칩 스케일 패키지.
  9. 제 1항에 있어서, 상기 패턴화된 금속층은 다수의 땜납 범프 패드를 다수의 도전성 본드 패드(18/20)에 연결하기 위하여 다수의 재분배 트레이스(30)를 제공하며, 상기 패턴화된 금속층(30)은 다수의 땜납 범프 패드 및 다수의 재분배 트레이스를 제공하는 단일 금속층으로 구성되는 것을 특징으로 하는 칩 스케일 패키지.
  10. 제 1항에 있어서, 상기 반도체 다이의 후면(16)위에 형성된 보호 코팅(34)을 더 포함하며, 상기 보호 코팅은 반도체 다이의 후면과 동일한 공간으로만 연장하고 반도체 다이의 측면 에지로는 연장하지 않는 것을 특징으로 하는 칩 스케일 패키지.
  11. 땜납 범프 반도체 웨이퍼 구조로서,
    a. 다수의 집적회로(10)를 포함하는 반도체 웨이퍼(14)를 포함하는데, 상기 반도체 웨이퍼는 앞면(12) 및 후면(16)을 가지며, 상기 각각의 집적회로는 집적회로에 상호접속하기 위해 상기 반도체 웨이퍼의 앞면에 형성된 다수의 도전성 본드 패드(18, 20)를 가지며, 상기 각각의 집적회로는 외부(21)를 가지며, 상기 각각의 집적회로는 상기 집적회로의 외부에 가까이 형성된 다수의 도전성 본드 패드를 가지며; 상기 각각의 집적회로는 상기 반도체 웨이퍼의 앞면 위에 형성된 패턴화된 금속층(30)을 포함하며, 패턴화된 금속층은 집적회로의 앞면 위에 다수의 땜납 범프 패드(26)를 제공하며, 패턴화된 금속층은 집적회로의 도전성 본드 패드를 소정 땜납 범프 패드 직경을 가지는 다수의 땜납 범프 패드에 연결하며,
    b. 상기 반도체 웨이퍼의 앞면 및 상기 패턴화된 금속층 위로 연장하며, 상기 땜납 범프 패드 위에서 그 내부에 형성된 개구부를 가지 패시베이션층(32); 및
    c. 상기 각각의 집적 회로상의 상기 대응하는 땜납 범프 패드에 각각 연결되는 다수의 연성 땜납 볼(28)을 포함하며,
    상기 각각의 연성 땜납 볼은 각각의 땜납 범프 패드에 연결된 후에 평평한 구형 형상을 가지며, 상기 각각의 연성 땜납 볼은 각각의 땜납 범프 패드에 연결된 후에 그리고 상기 칩 스케일 패키지가 회로 보드 또는 다른 패턴화된 기판에 장착되기 전에 소정 높이로 상기 각각의 땜납 범프 패드에 연결되며, 그리고 상기 각각의 연성 땜납 볼은 적어도 9밀(.009인치) 직경을 가지며, 상기 연성 땜납 볼의 소정 높이는 상기 소정 땜납 범프 패드 직경의 70%이상으로된 땜납 범프 반도체 웨이퍼 구조.
  12. 제 11항에 있어서, 상기 각각의 땜납 볼(28)은 적어도 80중량 퍼센트 납(Pb)으로 구성되는 것을 특징으로 하는 땜납 범프 반도체 웨이퍼 구조.
  13. 제 11항에 있어서, 상기 각각의 땜납 볼(28)은 인듐(In) 합금으로 구성되는 것을 특징으로 하는 땜납 범프 반도체 웨이퍼 구조.
  14. 제 11항에 있어서, 상기 각각의 땜납 볼(28)은 공융 주석/납(63Sb/Pb)으로 구성되는 것을 특징으로 하는 땜납 범프 반도체 웨이퍼 구조.
  15. 제 11항에 있어서, 상기 집적회로는 중심부를 가지며, 상기 집적회로의 다수의 땜납 범프 패드(26)는 땜납 범프 패드가 전기적으로 연결된 대응하는 주변 도전성 본드 패드보다 상기 집적회로의 중심에 가깝게 반도체 다이의 앞면에 배치되는 것을 특징으로 하는 땜납 범프 반도체 웨이퍼 구조.
  16. 제 11항에 있어서, 상기 패시베이션층(32)은 폴리머 층인 것을 특징으로 하는 땜납 범프 반도체 웨이퍼 구조.
  17. 제 11항에 있어서, 상기 패시베이션층(32)은 벤조사이클로부텐인 것을 특징으로 하는 땜납 범프 반도체 웨이퍼 구조.
  18. 제 11항에 있어서, 상기 패턴화된 금속층은 집적회로의 다수의 땜납 범프 패드(26)를 집적회로(10)의 다수의 도전성 본드 패드(18/20)에 연결하기 위하여 다수의 재분배 트레이스(30)를 제공하며, 상기 패턴화된 금속층(30)은 다수의 땜납 범프 패드 및 다수의 재분배 트레이스를 제공하는 단일 금속층으로 구성되는 것을 특징으로 하는 땜납 범프 반도체 웨이퍼 구조.
  19. 제 11항에 있어서, 상기 반도체 다이의 후면 위에 형성된 보호 코팅(34)을 더 포함하는 것을 특징으로 하는 땜납 범프 반도체 웨이퍼 구조.
  20. 집적회로(10)용 플립칩 패키지(8)를 형성하는 방법으로서,
    a. 다수의 집적회로(10)를 가지며, 앞면(12) 및 후면(16)을 가지는 반도체 웨이퍼(14)를 제공하는 단계를 포함하는데, 상기 각각의 집적회로는 상기 반도체 웨이퍼의 앞면에 형성된 다수의 도전성 본드 패드(18/20)를 가지며;
    b. 상기 반도체 웨이퍼의 앞면 위에 금속층을 부착하는 단계;
    c. 각각의 집적회로 위에 패턴화된 금속층(30)을 제공하기 위하여 상기 집적회로 위에 부착된 금속층의 일부를 선택적으로 제거하는 단계를 포함하는데, 상기 각각의 패턴화된 금속층은 집적회로의 앞면 위에 다수의 땜납 범프 패드(26)를 제공하며, 상기 패턴화된 금속층은 소정 땜납 범프 패드 직경을 가지는 상기 집적회로의 도전성 본드 패드(18/20)를 집적회로의 땜납 범프 패드(26)에 연결하며;
    d. 상기 반도체 웨이퍼의 앞면 및 상기 패턴화된 금속층위에 패시베이션층(32)을 부착하는 단계;
    e. 땜납 범프 패드 위의 상기 부착된 패시베이션층 내에 개구부를 형성하는 단계;
    f. 땜납 범프 패드에 다수의 연성 땜납 볼(28)을 연결시키는 단계를 포함하는데, 상기 각각의 연성 땜납 볼은 각각의 땜납 범프 패드에 연결된 후에 평평한 구형 형상을 가지며, 상기 각각의 연성 땜납 볼은 각각의 땜납 범프 패드에 연결된 후에 그리고 상기 칩 스케일 패키지가 회로 보드 또는 다른 패턴화된 기판에 장착되기 전에 소정 높이로 상기 각각의 땜납 범프 패드에 연결되며, 그리고 상기 각각의 연성 땜납 볼은 적어도 9밀(.009인치) 직경을 가지며, 상기 연성 땜납 볼의 소정 높이는 상기 소정 땜납 범프 패드 직경의 70%이상이며; 및
    g. 칩 스케일 패키지 형태로 다수의 집적회로를 제공하도록 반도체 웨이퍼를 다이싱하는 단계를 포함하는 방법.
  21. 제 20항에 있어서, 상기 단계f)에서 부착된 각각의 연성 땜납 볼(28)은 적어도 80중량 퍼센트 납(Pb)으로 구성되는 것을 특징으로 하는 방법.
  22. 제 20항에 있어서, 상기 단계f)에서 부착된 각각의 연성 땜납 볼(28)은 인듐(In) 합금으로 구성되는 것을 특징으로 하는 방법.
  23. 제 20항에 있어서, 상기 단계f)에서 부착된 각각의 연성 땜납 볼(28)은 공융 주석/납(63Sb/Pb)으로 구성되는 것을 특징으로 하는 방법.
  24. 제 20항에 있어서, 상기 각각의 집적회로는 중심 및 외부(21)를 가지며, 상기 각각의 집적회로는 각각의 집적회로의 외부(21)에 인접하게 배치된 적어도 하나의 외부 도전성 본드 패드(18)를 가지며, 단계c)는 땜납 범프 패드가 전기적으로 연결된 대응하는 주변 도전성 본드 패드보다 상기 집적회로의 중심에 가깝게 반도체 다이의 앞면에 상기 집적회로의 적어도 하나의 땜납 범프 패드(26)를 배치하는 단계를 포함하는 것을 특징으로 하는 방법.
  25. 제 20항에 있어서, 상기 단계d)에서 부착된 패시베이션층(32)은 폴리머층인 것을 특징으로 하는 방법.
  26. 제 20항에 있어서, 상기 단계d)에서 부착된 패시베이션층(32)은 벤조사이클로부텐인 것을 특징으로 하는 방법.
  27. 제 20항에 있어서, 상기 집적회로 위에 상기 부착된 금속층의 일부를 선택적으로 제거하는 단계는 집적회로의 다수의 땜납 범프 패드(26)를 집적회로(10)의 다수의 도전성 본드 패드(18/20)에 연결하기 위하여 다수의 재분배 트레이스(30)를 제공하는 단계를 포함하며, 상기 단계b) 및 c)는 단일 패턴화된 금속층으로서 땜납 범프 패드 및 재분배 트레이스를 형성하는 것을 특징으로 하는 방법.
  28. 제 20항에 있어서, 상기 연성 땜납 볼(28)은 용해되는 특성 리플로우 온도를 가지며, 상기 방법은 연성 땜납 볼의 부착 전에 땜납 범프 패드에 땜납 플럭스를 부착하는 단계 및 상기 연성 땜납 볼(20)을 땜납 범프 패드(26)에 영구적으로 고정시키도록 연성 땜납 볼의 부착 후에 상기 땜납 볼의 리플로우 온도로 반도체 웨이퍼를 가열하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  29. 제 20항에 있어서, 연성 땜납 볼(28)을 각각의 땜납 범프 패드(26)에 부착하는 단계는 각각의 땜납 범프 패드 위에 미리 형성된 땜납 볼을 기계적으로 배치하는 단계를 포함하는 것을 특징으로 하는 방법.
  30. 제 20항에 있어서, 상기 반도체 웨이퍼의 후면 위에 보호 코팅(34)을 부착하는 단계를 더 포함하는 것을 특징으로 하는 방법.
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