KR100260768B1 - 박막트랜지스터 매트릭스장치 및 그 제조방법 - Google Patents

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아끼구사 나오유끼
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Abstract

본 발명은 제조공정 중에서 정전챠지등의 전기적 스트레스가 가해져도 단락결함이 발생하지 않아 특성변동이 적고, 고수율로 제조할 수 있는 박막 트랜지스터 매트릭스 장치 및 그 제조방법을 제공한다.
투명절연기판(10)위에 박막 트랜지스터의 게이트를 공통 접속하는 게이트 버스라인(14)와 박막 트랜지스터의 드레인을 공통 접속하는 드레인 버스라인(16)이 뻗어 존재하고, 투명절연기판(10)의 연부에 게이트 버스라인(14)의 단부에 상대하여 외부단자(20) 가 형성되고, 드레인 버스라인(16)의 단부에 상대하여 외부단자(30)가 형성되어 있다.
외부단자(20, 30)보다 내측의 영역에 게이트 버스라인(14)을 공통접속하는 게이트용 접속배선(24)과 드레인 버스라인(16)을 공통 접속하는 드레인용 접속배선(34)이 형성되어 있다.

Description

박막트랜지스터 매트릭스장치 및 그 제조방법
제1도는 본 발명의 제1실시예에 의한 박막 트랜지스터 매트릭스 장치의 평면도.
제2도는 제1도에 나타낸 트랜지스터 매트릭스 장치의 확대 평면도.
제3도는 제1도에 나타낸 박막 트랜지스터 매트릭스 장치의 화상표시영역을 확대한 평면도.
제4도는 제2도 및 제3도에 나타낸 트랜지스터 매트릭스 장치의 단면도.
제5도는 본 발명의 제1실시예에 의한 박막 트랜지스터 매트릭스 장치의 제조방법의 공정단면도.
제6도는 본 발명의 제1실시예에 의한 박막 트랜지스터 매트릭스 장치의 제조방법의 공정단면도.
제7도는 본 발명의 제2실시예에 의한 박막 트랜지스터 매트릭스 장치의 평면도.
제8도는 제7도에 나타낸 박막 트랜지스터 매트릭스 장치의 확대 평면도.
제9도는 본 발명의 제3실시예에 의한 박막 트랜지스터 매트릭스 장치의 평면도.
제10도는 제9도에 나타낸 박막 트랜지스터 매트릭스 장치의 확대 평면도.
제11도는 제10도에 나타낸 박막 트랜지스터 매트릭스 장치의 단면도.
제12도는 본 발명의 제3실시예에 의한 박막 트랜지스터 매트릭스 장치의 제1제조방법의 공정단면도.
제13도는 본 발명의 제3실시예에 의한 박막 트랜지스터 매트릭스 장치의 제1제조방법의 공정단면도.
제14도는 본 발명의 제3실시예에 의한 박막 트랜지스터 매트릭스 장치의 제1제조방법의 공정평면도.
제15도는 본 발명의 제3실시예에 의한 박막 트랜지스터 매트릭스 장치의 제1제조방법의 공정 평면도.
제16도는 본 발명의 제3실시예에 의한 박막 트랜지스터 매트릭스 장치의 제1제조방법의 공정평면도.
제17도는 본 발명의 제3실시예에 의한 박막 트랜지스터 매트릭스 장치의 제1제조방법의 공정 평면도.
제18도는 본 발명의 제3실시예에 의한 박막 트랜지스터 매트릭스 장치의 제2제조방법의 공정 단면도.
제19도는 본 발명의 제3실시예에 의한 박막 트랜지스터 매트릭스 장치의 제2제조방법의 공정 단면도.
제20도는 본 발명의 제3실시예에 의한 박막 트랜지스터 매트릭스 장치의 제2제조방법의 공정 평면도.
제21도는 본 발명의 제3실시예에 의한 박막 트랜지스터 매트릭스 장치의 제2제조방법의 공정 평면도.
제22도는 본 발명의 제3실시예에 의한 박막 트랜지스터 매트릭스 장치의 제2제조방법의 공정 평면도.
제23도는 본 발명의 제3실시예에 의한 박막 트랜지스터 매트릭스 장치의 제2제조방법의 공정 평면도.
제24도는 본 발명의 제4실시예에 의한 박막 트랜지스터 매트릭스 장치의 평면도.
제25도는 제24도에 나타낸 박막 트랜지스터 매트릭스 장치의 확대 평면도.
제26도는 제25도에 나타낸 박막 트랜지스터 매트릭스 장치의 단면도.
제27도는 본 발명의 제4실시예에 의한 박막 트랜지스터 매트릭스 장치의 제1제조방법의 공정 단면도.
제28도는 본 발명의 제4실시예에 의한 박막 트랜지스터 매트릭스 장치의 제1제조방법의 공정단면도.
제29도는 본 발명의 제4실시예에 의한 박막 트랜지스터 매트릭스 장치의 제1제조방법의 공정 평면도.
제30도는 본 발명의 제4실시예에 의한 박막 트랜지스터 매트릭스 장치의 제1제조방법의 공정 평면도.
제31도는 본 발명의 제4실시예에 의한 박막 트랜지스터 매트릭스 장치의 제1제조방법의 공정평면도.
제32도는 본 발명의 제4실시예에 의한 박막 트랜지스터 매트릭스 장치의 제1제조방법의 공정 평면도.
제33도는 본 발명의 제5실시예에 의한 박막 트랜지스터 매트릭스 장치의 평면도.
제34도는 제33도에 나타낸 박막 트랜지스터 매트릭스 장치의 확대 평면도.
제35도는 종래의 박막 트랜지스터 매트릭스 장치의 평면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 투명절연기판 12 : 화상표시영역
14,14a,14b : 게이트 버스라인 16,16a,16b : 드레인 버스라인
18,18a,18b : 범프(bump) 20 : 입력단자
22 : IC 칩영역 24,24a,24b : 게이트용 접속배선
25 : 접속배선 26,26a,26b : 가는 접속배선
27,27a,27b : 컨택트홀 28,28a,28b : 범프
30 : 입력단자 32 : IC칩영역
34,34a,34b : 게이트용 접속배선 35 : 접속배선
36,36a,36b : 가는 접속배선 37,37a,37b : 컨택트홀
38,38a,38b : 범프 40 : 박막 트랜지스터
40g : 게이트전극 40d : 드레인전극
40s : 소스전극 42 : 화소전극
44 : 축적용량부 46 : 금속층
46a : 축적전극 48 : 제1절연막
50 : 반도체 활성층 52 : 금속층
52a : 대향전극 54 : 제2절연막
56 : ITO전극막
본 발명은 박막 트랜지스터 매트릭스 장치 및 그 제조 방법에 관한 것으로, 특히 랩톱(lap top) 퍼스널 컴퓨터나 벽걸이 TV로 사용되는 TFT-LCD(TFT 매트릭스형 액정표시장치) 및 그 제조방법에 관한 것이다.
TFT-LCD는 박형경량, 저소비전력 등의 특징을 가지므로, CRT를 대신하는 표시장치로서 장래 대규모시장을 형성할 것으로 기대된다. 워크스테이션용 등의 대화면, 고정밀도의 TFT 패널을 실현하기 위해서는 화소의 개구율이 화질을 향상시키기 때문에 중요한 문제이다. 또 TFT 패널을 저가로 제조하기 위해서는 조작성이 우수한 포토리소그라피 기술에 의해서 형성가능한 소자 구성인 것이 중요하다.
종래의 박막 트랜지스터 매트릭스 장치의 패턴레이아웃을 제35도에 나타냈다.
투명절연기판(110)의 중앙에는 화상표시영역(112)이 설비되고, 복수의 박막 트랜지스터(도시하지 않음)와, 각 박막 트랜지스터의 소스에 접속된 복수의 화소전극(도시하지 않음)이 매트릭스상으로 배열되어 있다. 복수의 박막 트랜지스터의 게이트 전극은 제35도의 좌우로 뻗어 있는 게이트 버스라인(114)에 의해서 공통 접속되고, 드레인전극은 제35도의 상하로 뻗어 있는 드레인 버스라인(116)에 의해서 공통 접속되어 있다.
복수의 게이트 버스라인(114)은 서로 인접하는 기수번째의 게이트 버스라인(114a)과 우수번째의 게이트 버스라인(114b)으로 나누어져 있다. 기수번째의 게이트 버스라인(114a)은 제35도의 우측의 게이트측 탭(TAB)단자(118a)에 접속되고, 우수번째의 게이트 버스라인(114b)은 제35도의 좌측 게이트측 탭단자(118b)에 접속되어 있다.
복수의 드레인 버스라인(116)은 서로 인접하는 기수번째의 드레인 버스라인(116a)과 우수번째의 드레인 버스라인(116b)으로 나누어져 있다. 기수번째의 드레인 버스라인(116a)은 제35도의 상측 드레인측 탭단자(120a)에 접속되고, 우수번째의 드레인 버스라인(116b)은 제35도의 하측 드레인측 탭단자(120b)에 접속되어 있다.
이와 같이 종래의 박막 트랜지스터 매트릭스 장치에서는 상술한 바와 같이 게이트 버스라인(114a, 114b) 및 드레인 버스라인(116a, 116b)이 각각 독립된 도전층 패턴에 의하여 형성되어 있다. 이 때문에 박막 트랜지스터를 형성하는 제조공정이나 액정 패널을 형성하는 제조공정에 있어서, 정전챠지 등의 전기적 스트레스에 의해 도전층 패턴 사이가 단락되거나, 박막 트랜지스터의 임계치 등의 특성이 변동되는 등의 문제가 있다.
본 발명의 목적은 제조공정 중에서 정전챠지등의 전기적 스트레스를 가해도 단락 결함이 발생하지 않고, 특성변동이 작고, 고수율로 제조할 수 있는 박막 트랜지스터 매트릭스 장치 및 그 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 고정밀도의 검사가 가능하고 불량품을 미리 걸러낼 수 있는 박막 트랜지스터 매트릭스 장치 및 그 제조방법을 제공하는데 있다.
상기 목적은 투명절연기판과 상기 투명절연기판상에 매트릭스상으로 배치된 복수의 박막 트랜지스터와, 상기 투명절연기판상에 매트릭스상으로 배치되고, 상기 박막 트랜지스터의 소스에 접속된 복수의 화소전극과, 상기 박막 트랜지스터의 게이트 또는 드레인을 공통 접속하는 복수의 버스라인과, 상기 투명절연기판의 가장자리이고, 상기 버스라인의단부에 상대하여 형성된 외부단자와 상기 외부단자보다 내측의 영역에 형성되고, 상기 복수의 버스라인을 공통 접속하기 위한 접속배선을 갖는 것을 특징으로 하는 박막 트랜지스터 매트릭스 장치에 의해 달성된다.
상술한 박막 트랜지스터 매트릭스 장치에 있어서, 상기 접속배선은 상기 복수의 버스라인중의 서로 인접하는 버스라인을 별개로 공통 접속하기 위한 복수의 접속배선을 갖는 것이 바람직하다.
상술한 박막 트랜지스터 매트릭스 장치에 있어서, 상기 복수의 접속배선을 접속하고, 상기 접속배선 보다도 저항값이 높은 저항배선을 더 갖는 것이 바람직하다.
상기 목적은 투명절연기판과 상기 투명절연기판상에 매트릭스상으로 배치된 복수의 박막 트랜지스터와, 상기 투명 절연기판상에 매트릭스상으로 배치되고, 상기 박막 트랜지스터의 소스에 접속된 복수의 화소전극과, 상기 박막 트랜지스터의 게이트를 공통 접속하는 복수의 게이트 버스라인과, 상기 박막 트랜지스터의 드레인을 공통 접속하는 복수의 드레인 버스라인과, 상기 투명절연기판의 가장자리이고, 상기 게이트 버스라인의 단부와 상대하여 형성된 제1외부단자와 상기 투명절연기판부 가장자리이고, 상기 드레인 버스라인의 단부와 상대하여 형성된 제2외부단자와, 상기 제1외부단자보다도 내측영역에 형성되고, 상기 복수의 게이트 버스라인을 공통접속하기 위한 게이트용 접속배선과, 상기 제2외부단자보다도 내측영역에 형성되고, 상기 복수의 드레인 버스라인을 공통접속하기 위한 드레인용 접속배선을 갖는 것을 특징으로 하는 박막 트랜지스터 매트릭스 장치에 의해서 달성된다.
상술한 박막 트랜지스터 매트릭스 장치에 있어서, 상기 게이트용 접속배선과 상기 드레인용 접속배선을 접속하고, 상기 게이트용 접속배선 및 상기 드레인용 접속배선 보다도 저항값이 높은 저항배선을 더 갖는 것이 바람직하다.
상술한 박막 트랜지스터 매트릭스 장치에 있어서, 상기 게이트용 접속배선은 상기 복수의 게이트 버스라인중의 서로 인접하는 게이트 버스라인을 별개로 공통접속하기 위한 제1및 제2게이트용 접속배선을 갖고, 상기 드레인용 접속배선은 상기 복수의 드레인 버스라인중의 서로 인접하는 드레인 버스라인을 별개로 공통접속하기 위한 제1 및 제2드레인용 접속배선을 갖는 것이 바람직하다.
상술한 박막 트랜지스터 매트릭스 장치에 있어서, 상기 제1 및 제2게이트용 접속배선과 상기 제1 및 제2드레인용 접속배선을 접속하고, 상기 복수의 접속배선보다도 저항값이 높은 저항배선을 더 갖는 것이 바람직하다.
상기 목적은 투명절연기판상에 박막 트랜지스터의 게이트를 공통접속하는 복수의 게이트 버스라인과, 상기 게이트 버스라인의 단부와 상대하여 형성된 제1외부단자와, 상기 제1외부단자보다도 내측의 영역에 형성되고, 상기 복수의 게이트 버스라인을 공통접속하는 게이트용 접속배선을 형성하는 제1공정과, 전면에 제1절연막을 형성하는 제2공정과, 상기 제1절연막상에 상기 박막 트랜지스터의 드레인을 공통접속하는 복수의 드레인 버스라인과, 상기 드레인 버스라인의 단부에 상대하여 형성된 제2외부단자와, 상기 제2외부단자보다도 내측의 영역에 형성되고, 상기 복수의 드레인 버스라인을 공통접속하는 트레이용 접속배선을 형성하는 제3공정을 갖는 것을 특징으로 하는 박막 트랜지스터 매트릭스 장치의 제조방법에 의해서 달성된다.
상기 목적은 투명절연기판상에 박막 트랜지스터의 게이트를 공통접속하는 복수의 게이트 버스라인과, 상기 게이트 버스라인의 단부에 상대하여 형성된 제1외부단자와 상기 복수의 게이트 버스라인 중의 서로 인접하는 게이트 버스라인의 한쪽 세트를 공통접속하는 제1게이트용 접속배선을 형성하는 제1공정과, 전면에 제1절연막을 형성하는 제2공정과, 상기 제1절연막상에 상기 박막 트랜지스터의 드레인을 공통접속하는 복수의 드레인 버스라인과 상기 드레인 버스라인의 단부에 상대하여 형성된 제2외부단자와 상기 복수의 드레인 버스라인 중의 서로 인접하는 한쪽의 세트를 공통접속하는 제1드레인용 접속배선을 형성하는 제3공정과, 전면에 제2절연막을 형성하는 제4공정과, 상기 제2절연막상에 화소전극과 상기 복수의 게이트 버스라인 중의 서로 인접하는 게이트 버스라인의 다른쪽의 세트를 공통접속하는 제2게이트용 접속배선과, 상기 복수의 드레인 버스라인 중의 서로 인접하는 다른쪽의 세트를 공통접속하는 제2드레인용 접속배선을 형성하는 제5공정을 더 갖는 것을 특징으로 하는 박막 트랜지스터 매트릭스 장치의 제조방법에 의해서 달성된다.
상기 목적은 투명절연기판상에 박막 트랜지스터의 게이트를 공통접속하는 복수의 게이트 버스라인과, 상기 게이트 버스라인의 단부에 상대하여 형성된 제1외부단자와, 상기 복수의 게이트 버스라인 중의 서로 인접하는 게이트 버스라인의 한쪽 세트를 공통접속하는 제1게이트용 접속배선과, 복수의 드레인 버스라인 중의 서로 인접하는 한쪽 세트를 공통접속하는 제1드레인용 접속배선을 형성하는 제1공정과, 전면에 제1절연막을 형성하는 제2공정과, 상기 제1절연막상에 상기 박막 트랜지스터의 드레인을 공통접속하는 상기 복수의 드레인 버스라인과, 상기 드레인 버스라인의 단부에 상대하여 형성된 제2외부단자와, 상기 복수의 드레인 버스라인 중의 서로 인접하는 다른쪽의 세트를 공통접속하는 제2드레인용 접속배선과, 상기 복수의 게이트 버스라인 중의 서로 인접하는 게이트 버스라인의 다른쪽 세트를 공통접속하는 제2게이트용 접속배선을 형성하는 제3공정을 갖는 것을 특징으로 하는 박막 트랜지스터 매트릭스 장치의 제조방법에 의해서 달성된다.
상기 목적은 투명절연기판상에 박막 트랜지스터의 게이트를 공통접속하는 복수의 게이트 버스라인과, 상기 게이트 버스라인의 단부에 상대하여 형성된 제1외부단자와, 상기 복수의 게이트 버스라인 중의 서로 인접하는 게이트 버스라인의 한쪽 세트를 공통접속하는 제1게이트용 접속배선과, 복수의 드레인 버스라인 중의 서로 인접하는 한쪽 세트를 공통접속하는 제1드레인용 접속배선을 형성하는 제1공정과, 전면에 제1절연막을 형성하는 제2공정과, 상기 제1절연막상에 상기 박막 트랜지스터의 드레인을 공통접속하는 상기 복수의 드레인 버스라인과, 상기 드레인 버스라인의 단부에 상대하여 형성된 제2외부단자와, 제2드레인용 접속배선과, 제2게이트용 접속배선을 형성하는 제3공정과 전면에 제2절연막을 형성하는 제4공정과, 상기 제2절연막상에 화소전극과 상기 복수의 드레인 버스라인 중의 서로 인접하는 다른쪽 세트와 상기 제2드레인용 접속배선을 접속하는 제1접속배선과, 상기 복수의 게이트 버스라인 중의 서로 인접하는 게이트 버스라인의 다른쪽 세트와 상기 제2게이트용 접속배선을 접속하는 제2접속배선을 형성하는 제5공정을 갖는 것을 특징으로 하는 박막 트랜지스터 매트릭스 장치의 제조방법에 의해서 달성된다.
상술한 박막 트랜지스터 매트릭스 장치의 제조방법에 있어서, 상기 제3공정후 전면에 제2절연막을 형성하는 제4공정과, 상기 제2절연막상에 화소전극과 상기 게이트용 접속배선과 상기 드레인용 접속배선을 접속하는 저항배선을 형성하는 제5공정을 더 갖는 것이 바람직하다.
상술한 박막 트랜지스터 매트릭스 장치의 제조방법에 있어서, 상기 제5공정에서 상기 제1및 제2게이트용 접속배선과 상기 제1및 제2드레인용 접속배선을 접속하는 저항배선을 형성하는 것이 바람직하다.
상술한 박막 트랜지스터 매트릭스 장치의 제조방법에 있어서, 소정의 제조공정의 종류후에는 상기 게이트 버스라인을 상기 게이트용 접속배선으로부터 전기적으로 분리하고, 상기 드레인 버스라인을 상기 드레인용 접속배선으로부터 전기적으로 분리하는 것이 바람직하다.
본 발명에 의하면 투명절연기판과 상기 투명절연기판상에 매트릭스상으로 배치된 박막 트랜지스터와 상기 투명절연기판상에 매트릭스상으로 배치되고, 상기 박막 트랜지스터의 소스에 접속된 복수의 화소전극과, 상기 박막 트랜지스터의 게이트 또는 드레인을 공통접속하는 복수의 버스라인과, 상기 투명절연기판의 가장자리이고, 상기 버스라인의 단부에 상대하여 형성된 외부단자와, 상기 외부단자보다 내측영역에 형성되고, 상기 복수의 버스라인을 공통접속하기 위한 접속배선을 설비하므로서 제조공정 중에서 정전챠지등의 전기적 스트레스가 가해져도 단락결함이 발생하지 않고, 특성변동이 적어 고수율로 제조할 수 있다.
상술한 박막 트랜지스터 매트릭스 장치에서 복수의 접속배선에 의해서 복수의 버스라인 중의 서로 인접하는 버스라인을 별개로 공통접속하도록 하면 이들 접속배선에 다른 전위를 인가하여 고정밀도의 검사가 가능하여 불량품을 미리 걸러낼 수 있다.
본 발명에 의하면 투명절연기판과, 상기 투명절연기판 상에 매트릭스상으로 배치된 복수의 박막 트랜지스터와, 상기 투명절연기판상에 매트릭스상으로 배치되고, 상기 박막 트랜지스터의 소스에 접속된 복수의 화소전극과 상기 박막 트랜지스터의 게이트를 공통접속하는 복수의 게이트 버스라인과, 상기 박막 트랜지스터의 드레인을 공통접속하는 복수의 드레인 버스라인과, 상기 투명절연기판의 가장자리이고, 상기 게이트 버스라인의 단부에 상대하여 형성된 제1외부단자와, 상기 투명절연기판의 가장자리이고, 상기 드레인 버스라인의 단부에 상대하여 형성된 제2외부단자와, 상기 제1외부단자보다도 내측 영역에 형성되고, 상기 복수의 게이트 버스라인을 공통접속하기 위한 게이트용 접속배선과, 상기 제2외부단자보다도 내측 영역에 형성되고, 상기 복수의 드레인 버스라인을 공통 접속하기 위한 드레인용 접속배선을 설비함으로서 제조공정 중에서 정전챠지등의 전기적 스트레스가 가해져도 단락결함이 발생하지 않고, 특성변동이 적어 고수율로 제조할 수 있다.
상술한 박막 트랜지스터 매트릭스 장치에 있어서, 제1 및 제2게이트용 접속배선에 의해서 복수의 게이트 버스라인 중의 서로 인접하는 게이트 버스라인을 별개로 공통접속하고, 제1 및 제2드레인용 접속배선에 의해서 복수의 드레인 버스라인 중의 서로 인접하는 드레인 버스라인을 별개로 공통 접속하는 용도로 사용하면 이들 접속배선에 다른 전위를 인가하여 고정밀도의 검사가 가능하여 불량품을 미리 걸러낼 수 있다.
본 발명에 의하면 투명절연기판상에 박막 트랜지스터의 게이트를 공통접속하는 복수의 게이트 버스라인과, 상기 게이트 버스라인의 단부에 상대하여 형성된 제1외부단자와, 상기 제1외부단자 보다도 내측 영역에 형성되고, 상기 복수의 게이트 버스라인을 공통접속하는 게이트용 접속배선을 형성하는 제1공정과 전면에 제1절연막을 형성하는 제2공정과, 상기 제1절연막상에 상기 박막 트랜지스터의 드레인을 공통접속하는 복수의 드레인 버스라인과, 상기 드레인 버스라인의 단부에 상대하여 형성된 제2외부단자와, 상기 제2외부단자보다도 내측의 영역에 형성되고, 상기 복수의 드레인 버스라인을 공통접속하는 드레인용 접속배선을 형성하는 제3공정을 갖는 제조방법에 의해서 박막 트랜지스터 매트릭스 장치를 제조할 수 있다.
또, 본 발명에 의하면 투명절연기판상에 박막 트랜지스터의 게이트를 공통접속하는 복수의 게이트 버스라인과 상기 게이트 버스라인의 단부에 상대하여 형성된 제1외부단자와, 상기 복수의 게이트 버스라인 중의 서로 인접하는 게이트 버스라인의 한쪽 세트를 공통접속하는 제1게이트용 접속배선을 형성하는 제1공정과, 전면에 제1절연막을 형성하는 제2공정과, 상기 제1절연막상에 상기 박막 트랜지스터의 드레인을 공통접속하는 복수의 드레인 버스라인과, 상기 드레인 버스라인의 단부에 상대하여 형성된 제2외부단자와, 상기 복수의 드레인 버스라인 중의 서로 인접하는 한쪽 세트를 공통접속하는 제1드레인용 접속배선을 형성하는 제3공정과, 전면에 제2절연막을 형성하는 제4공정과, 상기 제2절연막상에 화소전극과, 상기 복수의 게이트 버스라인 중의 서로 인접하는 게이트 버스라인의 다른쪽 세트를 공통접속하는 제2게이트용 접속배선과, 상기 복수의 드레인 버스라인 중의 서로 인접하는 다른쪽 세트를 공통접속하는 제2드레인용 접속배선을 형성하는 제5공정을 갖는 제조방법에 의해서 박막 트랜지스터 매트릭스 장치를 제조할 수 있다.
또, 본 발명에 의하면 투명절연기판상에 박막 트랜지스터의 게이트를 공통 접속하는 복수의 게이트 버스라인과, 상기 게이트 버스라인의 단부에 상대하여 형성된 제1외부단자와 상기 복수의 게의 버스라인 중의 서로 인접하는 게이트 버스라인의 한쪽 세트를 공통접속하는 제1게이트용 접속배선과, 복수의 드레인 버스라인 중의 서로 인접하는 한쪽 세트를 공통접속하는 제1드레인용 접속배선을 형성하는 제1공정과 전면에 제1절연막을 형성하는 제2공정과, 상기 제1절연막상에 상기 박막 트랜지스터의 드레인을 공통접속하는 상기 복수의 드레인 버스라인과 상기 드레인 버스라인의 단부에 상대하여 형성된 제2외부단자와, 상기 복수의 드레인 버스라인 중의 서로 인접하는 다른쪽 세트를 공통접속하는 제2드레인용 접속배선과 상기 복수의 게이트 버스라인 중의 서로 인접하는 게이트 버스라인의 다른쪽 세트를 공통접속하는 제2게이트용 접속배선을 형성하는 제3공정에 의해서 박막 트랜지스터 매트릭스 장치를 제조할 수 있다.
또, 본 발명에 의하면 투명절연기판상에 박막 트랜지스터의 게이트를 공통 접속하는 복수의 게이트 버스라인과, 상기 게이트 버스라인의 단부에 상대하여 형성된 제1외부단자와 상기 복수의 게이트 버스라인 중의 서로 인접하는 게이트 버스라인의 한쪽 세트를 공통접속하는 제1게이트용 접속배선과, 복수의 드레인 버스라인 중의 서로 인접하는 한쪽 세트를 공통접속하는 제1드레인용 접속배선을 형성하는 제1공정과, 전면에 제1절연막을 형성하는 제2공정과, 상기 제1절연막상에 상기 박막 트랜지스터의 드레인을 공통접속하는 상기 복수의 드레인 버스라인과 상기 드레인 버스라인의 단부에 상대하여 형성된 제2외부단자와, 제2드레인 접속배선과, 제2게이트용 접속배선을 형성하는 제3공정과, 전면에 제2절연막을 형성하는 제4공정과, 상기 제2절연막상에 화소전극과 상기 복수의 드레인 버스라인 중의 서로 인접하는 다른쪽 세트와 상기 제2드레인용 접속배선을 접속하는 제1접속배선과, 상기 복수의 게이트 버스라인 중의 서로 인접하는 게이트 버스라인의 다른쪽 세트와 상기 제2게이트용 접속배선을 접속하는 제2접속배선을 형성하는 제5공정을 갖는 제조방법에 의해서 박막 트랜지스터 매트릭스 장치를 제조할 수 있다.
[실시예]
[1. 제1실시예]
[1.1 박막 트랜지스터 매트릭스 장치]
본 발명의 제1실시예에 의한 박막 트랜지스터 매트릭스 장치를 제1도 내지 제6도를 사용하여 설명하겠다.
제1도는 본 실시예의 박막 트랜지스터 매트릭스 장치의 패턴 레이아웃을 나타낸 도면이고, 제2도는 제1도의 박막 트랜지스터 매트릭스 장치의 배선영역을 확대한 도면이고, 제3도는 제1도의 박막 트랜지스터 매트릭스 장치의 화상표시 영역을 확대한 도면이고, 제4도는 제1도의 박막 트랜지스터 매트릭스 장치의 단면도이다.
먼저 제1도를 이용하여 본 실시예의 박막 트랜지스터 매트릭스 장치의 전체 레이아웃에 대해서 설명하겠다.
본 실시예의 박막 트랜지스터 매트릭스 장치는 게이트측의 구동회로와 드레인측의구동회로가 투명절연기판(10)의 한쪽 편에만 실장되어 있다.
투명절연기판(10)의 중앙에는 화상표시영역(12)이 구비되고, 복수의 박막 트랜지스터(도시하지 않음)와 각 박막 트랜지스터의 소스에 접속된 복수의 화소전극(도시하지 않음)이 매트릭스상으로 배열되어 있다. 복수의 박막 트랜지스터의 게이트 전극은 제1도의 좌우로 뻗어 있는 게이트 버스라인(14)에 의해 공통접속되고, 드레인전극은 제1도의 상하로 뻗어 있는 드레인 버스라인(16)에 의해 공통접속되어 있다.
게이트 버스라인(14)은 제1도의 좌측으로 뻗어 있고, 그 단부에는 범프(bump)(18)가 형성되어 있다. 투명절연기판(10)의 가장자리에는 외부로부터의 신호를 입력하는 입력단자(20)가 형성되어 있다. 입력단자(20)의 내측 단부와 게이트 버스라인(14)의 범프(18)는 구동용 IC칩(도시하지 않음)이 탑재되는 IC칩영역(22)내에서 대향 배치되어 있다.
입력단자(20)와 범프(bump)(18) 사이의 IC칩영역(22)을 종단하여 게이트 버스라인(14)을 공통접속하기 위한 게이트용 접속배선(24)이 형성되어 있다. 게이트용 접속배선(24)과 게이트 버스라인(14)의 범프(18)는 가는 접속배선(26)으로 접속되어 있다. 이 가는 접속배선(26)은 최종적으로는 레이저빔에 의해서 용단(溶斷)되어 게이트 버스라인(14)은 게이트용 접속배선(24)으로부터 전기적으로 분리된다.
드레인 버스라인(16)은 제1도의 상측으로 뻗어 있고, 그 단부에는 범프(28)가 형성되어 있다. 투명절연기판(10)의 가장자리에는 외부로부터의 신호를 입력하는 입력단자(30)가 형성되어 있다. 입력단자(30)의 내측단부와 드레인 버스라인(16)의 범프(28)는 구동용 IC칩(도시하지 않음)이 탑재되는 IC칩영역(32)내에 대향 배치되어 있다.
입력단자(30)와 범프(28) 사이의 IC칩영역(32)을 횡단하여 드레인 버스라인(16)을 공통접속하기 위한 드레인용 접속배선(34)이 형성되어 있다. 이 가는 접속배선(36)은 최종적으로 레이저 빔으로 용단되어 드레인 버스라인(14)은 드레인용 접속배선(34)으로부터 전기적으로 분리된다.
게이트용 접속배선(24)과 드레인용 접속배선(34)은 이들 접속배선(24, 34)보다도 저항값이 높은 저항배선(38)으로 접속되어 있다.
다음에 제2도 내지 제4도를 이용하여 본 실시예의 박막 트랜지스터 매트릭스 장치를 상세하게 설명하겠다. 제4도의 좌측 도면은 제2도의 드레인 버스라인(16)의 범프(28)의 A-A′선 단면도이고, 우측 도면은 제2도의 게이트 버스라인(14)의 범프(18)의 B-B′선 단면도이고, 중앙도면은 제3도의 박막 트랜지스터 및 화소전극의 C-C′선 단면도이다.
박막 트랜지스터 매트릭스 장치의 화상표시부(12)의 상세한 것은 제3도의 평면도 및 제4도의 C-C′선 단면도를 이용하여 설명하겠다.
화상표시부(12)의 평면구성을 제3도에 나타냈다. 게이트 버스라인(14)과 드레인 버스라인(16)이 교차하는 위치에 박막 트랜지스터(40)가 구비되어 있다. 박막 트랜지스터(40)의 게이트 전극(40g)은 게이트 버스라인(14)에 접속되고, 드레인전극(40d)은 드레인 버스라인(16)에 접속되고, 소스전극(40s)은 화소전극(42)에 접속되어 있다. 화소전극(42)의 중앙에는 축적용량부(44)가 구비되어 있다.
화상표시부(12)의 단면구성을 제4도의 C-C′선 단면도에 나타냈다 투명절연기판(10)상에는, 예를 들어, Al 또는 Cr 등의 금속층(46)에 의해서 형성된 게이트 버스라인(14)과 축적용량부(44)의 축적전극(46a)이 형성되어 있다. 이들 게이트 버스라인(14)과 축적전극(46a)은 박막 트랜지스터(40)의 게이트전극(40g)과 같은 층이다.
금속층(46) 위에는, 예를 들어, SiN막 또는 SiO2막과 SiN막의 2층막 등으로 된 제1절연막(48)이 형성되어 있다. 이 제1절연막(48)이 박막 트랜지스터(40)의 게이트 절연막과 같은 층이다.
제1절연막(48)상에는, 예를 들어, i형 a-Si로 된 반도체 활성층(50)이 형성되어 있다. 이 반도체 활성층(50)은 박막 트랜지스터(40)의 채널층과 같은 층이다. 또, 반도체 활성층(50) 위에는, 예를 들어, Al이나 Cr등의 금속층(52)으로 형성된 소스전극(40s)과 축적용량부(44)의 대향전극(52a)이 형성되어 있다.
금속층(52) 위에는, 예를 들어, SiN막 또는 SiO2막과 SiN막의 2층막 등으로 된 제2절연막(54)이 형성되어 있다. 이 제2절연막(54)에는 소스전극(40s) 및 대향전극(52a)상에 콘택트홀이 형성되어 있다.
제2절연막(54) 위에는, 예를 들어, ITO등으로 된 전극막(56)이 형성되어 있다. ITO전극막(56)은 화소전극(42)을 구성하고 콘택트홀을 거쳐서 소스전극(40s)및 대향전극(52a)에 접속되어 있다.
박막 트랜지스터 매트릭스 장치의 드레인 버스라인(16)의 범프(28)의 상세한 것은 제2도의 평면도 및 제4도의 A-A′선 단면도를 이용하여 설명하겠다.
투명절연기판(10) 위에는 제1절연막(48)이 형성되어 있다. 이 제1절연막(48) 위에는 반도체 활성층(50) 및 금속층(52)이 적층되어 있다. 금속층(52) 위에는 제2절연막(54)이 형성되고, 금속층(52)위의 제2절연막(54)에는 콘택트홀이 형성되어 있다. 제2절연막(54) 위에는 ITO전극막(56)이 형성되어 있다. ITO전극막(56)은 콘택트홀을 거쳐서 금속층(52)에 접속되어 있다. 이들 ITO전극막(56) 및 금속층(52)에 의해서 범프(28)가 구성되어 있다. 드레인 버스라인(16)을 공통접속하는 드레인용 접속배선(34) 및 가는 접속배선(26)은 범프(28)의 금속층(52)과 같은 층이다.
박막 트랜지스터 매트릭스 장치의 게이트 버스라인(14)의 범프(18)의 상세한 것은 제2도의 평면도 및 제4도의 B-B′선 단면도를 이용하여 설명하겠다.
투명절연기판(10) 위에는 금속층(46)이 형성되어 있다. 금속층(46) 위에는 제1절연막(48) 및 제2절연막(54)이 형성되어 있다. 금속층(46)위의 제1절연막(48) 및 제2절연막(54)에는 콘택트홀이 형성되어 있다. 제2절연막(54) 위에는 ITO전극막(56)이 형성되어 있다. ITO전극막(56)은 콘택트홀을 거쳐서 금속층(46)에 접속되어 있다. 이들 ITO 전극막(56) 및 금속층(46)에 의해서 범프(18)가 구성되어 있다. 게이트 버스라인(14)을 공통접속하기 위한 게이트용 접속배선(24) 및 가는 접속배선(26)은 범프(18)의 금속층(46)과 같은 층이다.
상술한 박막 트랜지스터 매트릭스 장치를 이용하여 액정 패널을 구성한다. 칼라필터가 형성된 대향기판(도시하지 않음)을 준비하고, 박막 트랜지스터 매트릭스 장치와 대향기판 사이에 액정을 끼워서 액정 패널을 구성한다.
이 액정 패널에 구동회로등의 주변회로를 구비한 회로기판(도시하지 않음)을 준비하고, 액정 패널과 회로기판을 플렉시블 케이블등의 저속배선(도시하지 않음)에 의해서 접속함으로서 액정표시유니트를 구성한다.
[1.2 제조방법]
다음에 본 실시예의 박막 트랜지스터 매트릭스 장치의 제조방법을 제5도 및 제6도를 이용하여 설명하겠다. 이 제조방법은 5매가 마스크가 사용된다.
우선 유리기판등의 투명절연기판(10)위에 스퍼터법을 이용하여, 예를 들어, Al 또는 Cr 등으로 된 금속층(46)을 성막한다. 제1마스크를 사용하여 금속층(46)을 패턴닝하여 게이트 버스라인(14), 게이트전극(42a), 축적전극(46a), 범프(18)의 금속층(46), 게이트용 접속배선(24), 가는 접속배선(26)을 형성한다(제5(a)도 참조).
다음에 전면에 플라즈마 CVD법을 사용하여 SiN막 또는 SiO2막과 SiN막의 2층막등으로 된 제1절연막(48)을 성막한다.
다음에 제1절연막(48)상에 플라즈마 CVD법을 사용하여 비도프의 i형 a-Si로 된 반도체 활성층(50)과, SiO2막 또는 SiN막으로 된 보호막(도시하지 않음)을 연속적으로 성막한다(제5(b)도 참조). 이어서 이 보호막을 제2마스크를 사용하여 TFT 채널부를 제외하고, 불산완충액등을 사용하여 모두 에칭제거한다.
다음에 전면에 플라즈마 CVD법을 사용하여 n형 a-Si층(도시하지 않음)을 성막한다.
다음에 n+형 a-Si층 위에 스퍼터법을 사용하여 Al 또는 Cr등으로 된 금속층(52)을 성막한다(제5(c)도 참조).
이어서 제3마스크를 사용하여 금속층(52) 및 반도체 활성층(50)을 패턴닝하여 범프(28)의 금속층(52), 소스전극(40s), 대향전극(52a), 드레인전극(40d), 드레인 버스라인(16), 드레인용 접속배선(34), 가는 접속배선(26)을 형성한다(제5(d)도 참조).
다음에 전면에 플라즈마 CVD법을 사용하여 SiN막 또는 SiO2막과 SiN막의 2층막등으로 된 제2절연막(54)을 성막한다(제6(a)도 참조).
이어서 제4플라즈마를 사용하여 제2절연막(54) 및 제1절연막(48)을 패턴닝하여 범프(28)용 콘택트홀, 소스전극(40s)용 콘택트홀, 대향전극(52a)용 콘택트홀, 범프(18)용 콘택트홀, 저항배선(38)용 콘택트홀을 형성한다(제6(b)도 참조).
이어서 전면에 스퍼터법을 사용하여 ITO전극막(56)을 성막한다(제6(c)도 참조).
이어서 제5마스크를 사용하여 ITO전극막(56)을 패턴닝하여 범프(28), 화소전극(42), 범프(18), 저항배선(38)을 형성한다(제6(d)도). 저항배선(38)은 게이트용 접속배선(24)의 단부와 드레인용 접속배선(34)의 단부를 접속하도록 패턴닝한다.
이와 같이 5매의 마스크를 사용함으로서 박막 트랜지스터 매트릭스 장치를 제조한다.
본 실시예에 의하면 게이트 버스라인(14)이 가는 접속배선(26)을 거쳐서 게이트용접속배선(24)에 의해서 공통접속되고, 드레인 버스라인(16)이 가는 접속배선(36)을 거쳐서 드레인용 접속배선(34)에 의해서 공통접속되므로, 박막 트랜지스터를 형성하는 제조공정이나 액정 패널을 형성하는 제조공정에 있어서, 정전챠지가 가해져도 전하가 국부적으로 존재하지 않아 전기적 스트레스를 완화시킬 수 있다.
또 정전챠지등을 가하는 제조공정이 종료한 후에는 레이저등을 사용하여 가는 접속배선(26, 36)을 용단하여 게이트 버스라인(14)을 게이트용 접속배선(24)으로부터 전기적으로 분리하고, 드레인 버스라인(16)을 드레인용 접속배선(34)으로부터 전기적으로 분리한다.
[2. 제2실시예]
본 발명의 제2실시예에 의한 박막 트랜지스터 매트릭스 장치를 제7도 및 제8도를 사용하여 설명하겠다.
제7도는 본 실시예의 박막 트랜지스터 매트릭스 장치의 패턴 레이아웃을 나타낸 도면이고, 제8도는 제7도의 박막 트랜지스터 매트릭스 장치의 배선영역을 확대한 도면이다. 상술한 제1실시예에 의한 박막 트랜지스터 매트릭스 장치와 동일 또는 동종의 구성요소에는 동일한 부호를 붙여 설명을 생략 또는 간략하게 한다.
본 실시예에 의한 박막 트랜지스터 매트릭스 장치는 복수의 게이트 버스라인(14) 중에서 서로 인접하는 게이트 버스라인(14)을 개별적으로 공통접속하고, 복수의 드레인 버스라인(16) 중에서 서로 인접하는 드레인 버스라인(16)을 개별적으로 공통접속한 것을 특징으로 한다.
제7도 및 제8도에 나타낸 바와 같이, 복수의 게이트 버스라인(14)은 서로 인접하는 기수번째 게이트 버스라인(14a)과 우수번째의 게이트 버스라인(14b)으로 나누어져 있다.
기수번째의 게이트 버스라인(14a)은 제7도의 좌측단부에 범프(18a)가 형성되고, 우측단부는 게이트용 접속배선(24a)에 공통접속되어 있다. 게이트용 접속배선(24a)은 투명절연기판(10)의 우측 가장자리를 따라서 형성되어 있다.
우수번째의 게이트 버스라인(14b)은 제7도의 좌측 단부에 범프(18b)가 형성되어 있다. 범프(18b)는 가는 접속배선(26b)을 거쳐서 게이트용 접속배선(24b)에 공통접속 되어 있다. 게이트용 접속배선(24b)은 입력단자(20)와 범프(18b) 사이의 IC 칩영역(22)을 종단하여 형성되어 있다.
기수번째의 드레인 버스라인(16a)은 제7도의 상측의 단부에 범프(28a)가 형성되어 있다. 범프(28a)는 가는 접속배선(36a)을 거쳐서 드레인용 접속배선(34a)에 공통접속되어 있다. 드레인용 접속배선(34a)은 입력단자(30)와 범프(28a) 사이의 IC칩영역(32)을 횡단하여 형성되어 있다.
우수번째의 드레인 버스라인(16b)은 제7도의 상측단부에 범프(28b)가 형성되고, 하측의 단부는 드레인용 접속배선(34b)에 공통접속되어 있다. 드레인용 접속배선(34b)은 투명절연기판(10)의 하측 가장자리를 따라서 형성되어 있다.
게이트용 접속배선(24a, 24b)과 드레인용 접속배선(34a, 34b)은 서로 저항배선(38a, 38b, 38c, 38d)에 의해서 접속되어 있다. 게이트용 접속배선(24a)과 드레인용 접속배선(34a)은 저항배선(38a)에 의해서 접속되고, 게이트용 접속배선(24a)과 드레인용 접속배선(34b)은 저항배선(38b)에 의해서 접속되고, 게이트용 접속배선(24b)과 드레인용 저속배선(34a)은 저항배선(38c)에 의하여 접속되고, 게이트용 접속배선(24b)과 드레인용 접속배선(34b)은 저항배선(38d)에 의하여 접속되어 있다.
이와 같이 본 실시예에 의하면 게이트 버스라인(14a, 14b)이 게이트용 접속배선(24a, 24b)에 의해서 공통 접속되고, 드레인 버스라인(16a, 16b)이 드레인용 접속배선(34a, 34b)에 의해서 공통접속되어 있으므로, 박막 트랜지스터를 형성하는 제조공정이나 액정 패널을 형성하는 제조공정에서 정전챠지가 가해져도 전하가 국부적으로 존재하지 않아 전기적 스트레스를 완화시킬 수 있다.
또 검사정밀도를 향상시키기 위해서는 모든 게이트 버스라인, 모든 드레인 버스라인과 동일한 전압을 인가하는 테스트를 행하는 것 보다도 서로 인접하는 게이트 버스라인, 드레인 버스라인에 다른 전압을 인가하여 테스트를 행하는 것이 바람직하다. 본 실시예에 의하면 서로 인접하는 게이트 버스라인(14a, 14b)끼리 별개로 공통 접속하고, 서로 인접하는 드레인 버스라인(24a, 24b)끼리 별개로 공통 접속하므로 서로 인접하는 게이트 버스라인, 드레인 버스라인에 다른 전압을 인가하여 정밀도가 높은 검사를 행할 수 있다.
[3. 제3실시예]
[3.1 박막 트랜지스터 매트릭스 장치]
본 발명의 제3실시예에 의한 박막 트랜지스터 매트릭스 장치를 제9도 내지 제11도를 사용하여 설명하겠다.
제9도는 본 실시예의 박막 트랜지스터 매트릭스 장치의 패턴 레이아웃을 나타낸 도면이고, 제10도는 제9도의 박막 트랜지스터 매트릭스 장치의 배선영역을 확대한 도면이고, 제11도는 제9도의 박막 트랜지스터 매트릭스 장치의 단면도이다. 상술한 제1 및 제2실시예에 의한 박막 트랜지스터 매트릭스 장치와 동일 또는 동종의 구성요소에는 동일한 부호를 붙여 설명을 생략 또는 간략하게 한다.
본 실시예에 의한 박막 트랜지스터 매트릭스 장치는 복수의 게이트 버스라인(14)내에 서로 인접하는 게이트 버스라인(14a, 14b)을 별개로 공통접속하고, 복수의 드레인 버스라인(16)내에 서로 인접하는 드레인 버스라인(16a, 16b)을 별개로 공통접속하는 동시에 게이트 버스라인(14a, 14b)을 별개로 공통접속한 게이트용 접속배선(24a, 24b)을 투명절연기판(10)의 동일측에 배치하고, 드레인 버스라인(16a, 16b)을 별개로 공통접속한 드레인용 접속배선(34a, 34b)을 투명절연기판(10)의 동일측에 배치한 것을 특징으로 한다.
먼저 제9도 및 제10도를 사용하여 본 실시예의 박막 트랜지스터 매트릭스 장치의 평면적인 레이아웃에 대해서 설명하겠다.
복수의 게이트 버스라인(14)은 서로 인접하는 기수번째의 게이트 버스라인(14a)과 우수번째 게이트 버스라인(14b)으로 나누어져 있다.
기수번째의 게이트 버스라인(14a)의 제9도의 좌측의 단부에는 범프(18a)가 형성되어 있다. 범프(18a)는 가는 접속배선(26a) 및 콘택트홀(27)을 거쳐서 게이트용 접속배선(24a)에 공통접속되어 있다.
우수번째의 게이트 버스라인(14b)의 제9도의 좌측 단부에는 범프(18b)가 형성되어 있다. 범프(18b)는 가는 접속배선(26b)을 거쳐서 게이트용 접속배선(24b)에 공통 접속되어 있다.
게이트용 접속배선(24a, 24b)은 입력단자(20)와 범프(18a, 18b) 사이의 IC칩영역(22)을 종단하여 형성되어 있다.
기수번째의 드레인 버스라인(16a)의 제9도의 상측단부에는 범프(28a)가 형성되어 있다. 범프(28a)는 가는 접속배선(36a) 및 콘택트홀(37)을 거쳐서 드레인용 접속배선(34a)에 공통접속되어 있다.
우수번째의 드레인 버스라인(16b)의 제9도의 상측의 단부에는 범프(28b)가 형성되어 있다. 범프(28b)는 가는 접속배선(36b)을 거쳐서 드레인용 접속배선(34b)에 공통접속되어 있다.
드레인용 접속배선(34a, 34b)은 입력단자(30)와 범프(28a, 28b) 사이의 IC칩영역(32)을 횡단하여 형성되어 있다.
게이트용 접속배선(24a, 24b)과 드레인용 접속배선(34a, 34b)은 서로 저항배선(38a, 38b, 38c, 38d)에 의해서 접속되어 있다. 게이트용 접속배선(24a)과 게이트용 접속배선(24b)은 저항배선(38a)에 의해서 접속되고, 게이트용 접속배선(24a)과 드레인용 접속배선(34b)은 저항배선(38b)에 의해서 접속되고, 게이트용 접속배선(24b)과 드레인용 접속배선(34a)은 저항배선(38c)에 의해서 접속되고, 드레인용 저속배선(34a)과 드레인용 접속배선(34b)은 저항배선(38d)에 의해서 접속되어 있다.
다음에 제11도를 사용하여 본 실시예의 박막 트랜지스터 매트릭스 장치의 단면구조에 대해서 설명하겠다.
드레인용 접속배선(34a, 34b)근방의 단면구조에 대해서 제10도의 평면도 및 제11도의 A-A′선 단면도를 사용하여 설명하겠다.
투명절연기판(10) 위에는 제1절연막(48)이 형성되어 있다. 이 제1절연막(48) 위에는 반도체 활성층(50) 및 금속층(52)과 동일층의 가는 접속배선(36b)과 드레인용 접속배선(34a)이 형성되어 있다. 금속층(52) 위에는 제2절연막(52)이 형성되고, 제2절연막(54)에는 콘택트홀(37)이 형성되어 있다. 제2절연막(54) 위에는 ITO전극막(56)과 동일층의 드레인용 접속배선(34b)이 형성되어 있다. 드레인용 접속배선(34b)은 콘택트홀(37)을 거쳐서 가는 접속배선(36b)에 접속되어 있다.
게이트용 접속배선(24a, 24b) 근방의 단면구조에 대해서 제10도의 평면도 및 제11도의 B-B′선 단면도를 사용하여 설명하겠다.
투명절연기판(10)상에는 금속층(46)과 동일층의 게이트용 접속배선(24b)과 가는 접속배선(26a)이 형성되어 있다. 금속층(46) 위에는 제1절연막(48) 및 제2절연막(54)이 형성되어 있다. 가는 접속배선(26a)위의 제1절연막(48) 및 제2절연막(54)에는 콘택트홀(27)이 형성되어 있다. 제2절연막(54) 위에는 ITO전극막(56)과 동일층의 게이트용 접속배선(24a)이 형성되어 있다. 게이트용 접속배선(24a)은 콘택트홀(27)을 거쳐서 가는 접속배선(26a)에 접속되어 있다.
[3.2 제1제조방법]
다음에 본 실시예의 박막 트랜지스터 매트릭스 장치의 제조방법을 제12도 내지 제17도를 사용하여 설명한다. 제12도 및 제13도는 각 제조공정의 A-A′선 단면도 및 B-B′선 단면도이고, 제14도 내지 제17도는 각 제조공정의 확대 평면도이다.
본 실시예에서는 게이트용 접속배선(24a, 24b) 및 드레인용 접속배선(34a, 34b)이 다른 층에 형성되어 있음에도 불구하고, 제1실시예와 동일한 5매의 마스크만으로도 제조할 수 있다.
우선 유리기판등의 투명절연기판(10)위에 스퍼터법을 사용하여, 예를 들어, Al 또는 Cr등으로 된 금속층(46)을 성막한다(제12(a)도).
다음에 제1마스크를 사용하여 금속층(46)을 패터닝하여 게이트 버스라인(14a, 14b) 게이트전극(42a), 축적전극(46a), 게이트용 접속배선(24b), 가는접속배선(26a, 26b), 입력전극(20)을 형성한다(제12(b)도 및 제14도 참조).
이어서, 전면에 플라즈마 CVD법을 사용하여 SiN막 또는 SiO2막과 SiN막의 2층막으로 된 제1절연막(48)을 형성한다.
다음에 제1절연막(48)위에 프라즈마 CVD법을 사용하여 비도프의 i형 a-Si로 된 반도체 활성층(50)과, SiO2막 또는 SiN막으로 된 보호막(도시하지 않음)을 연속적으로 성막한다. 이어서 이 보호막을 제2마스크를 사용하여 TFT채널부를 제외하고, 불산완충액등을 사용하여 모두 에칭제거한다.
다음에 전면에 플라즈마 CVD법을 사용하여 n+형 a-Si층(도시하지 않음)을 성막한다. 이어서 n+형 a-Si층위에 스퍼터법을 사용하여 Al 또는 Cr등으로 된 금속층(52)을 성막한다(제12(c)도 참조).
다음에 제3마스크를 사용하여 금속층(52) 및 반도체 활성층(50)을 패턴닝하여 소스전극(40S), 드레인전극(40d), 드레인 버스라인(16a, 16b), 드레인용 접속배선(34a), 가는 접속배선(36a, 36b), 입력전극(30)을 형성한다(제12(d)도 및 제15도 참조).
이어서 전면에 플라즈마 CVD법을 사용하여 SiN막 또는 SiO2막과 SiN막의 2층막등으로 된 제2절연막(54)을 성막한다(제13(a)도 참조).
다음에 제4마스크를 사용하여 제2절연막(54) 및 제1절연막(48)을 패턴닝하여 콘택트홀(27), 콘택트홀(37), 저항배선(38)용 콘택트홀을 형성한다(제13(b)도 및 제16도 참조).
다음에 전면에 스퍼터법을 사용하여 ITO전극막(56)을 성막한다(제13(c)도 참조).
다음에 제5마스크를 사용하여 ITO전극막(56)을 패턴닝하여 화소전극(42), 게이트용 접속배선(24a), 드레인용 접속배선(34b), 저항배선(38a, 38b, 38c, 38d)을 형성한다(제13(d)도 및 제17도 참조). 저항배선(38a, 38b, 38c, 38d)은 게이트용 접속배선(24a, 24)의 단부와 드레인용 접속배선(34a, 34b)의 단부를 접속하도록 패턴닝된다.
이와 같이 제1실시예와 동일하게 5매의 마스크만 사용하여 본 실시예의 박막 트랜지스터 매트릭스 장치를 제조할 수 있다.
[3.3 제2제조방법]
다음에 본 실시예의 박막 트랜지스터 매트릭스 장치의 다른 제조방법을 제18도 내지 제23도를 사용하여 설명하겠다. 제18도 및 제19도는 각 제조공정의 A-A′선 단면도 및 B-B′선 단면도이고, 제20도 내지 제23도는 각 제조공정의 확대 평면도이다.
상술한 제1제조방법에서는 게이트용 접속배선(24a)과 게이트용 접속배선(24b)을 접속하기 위한 콘택트홀(27)이 제1절연막(48)과 제2절연막(54)에 형성되어 있으므로, 게이트용 접속배선(24a)과 게이트용 접속배선(24b)의 단차가 커서 양호한 접속이 이루어지지 않을 우려가 있다.
이 제2제조방법은 마스크를 추가함으로서 콘택트홀에 의해서 접속되는 배선 사이에 큰 단차가 생기지 않도록 한 것이다. 본 실시예에서는 제1실시예에서 보다 1매 많은 6매의 마스크를 사용하여 제조한다.
우선 유리기판등의 투명절연기판(10)위에 스퍼터법을 사용하여, 예를 들어, Al 또는 Cr등으로 된 금속층(46)을 성막한다(제18(a)도).
다음에 제1마스크를 사용하여 금속층(46)을 패턴닝하여 게이트 버스라인(14a, 14b), 게이트전극(42a), 축적전극(46a), 드레인용 접속배선(34b), 게이트용 접속배선(24b), 가는 접속배선(26a, 26b), 입력전극(20)을 형성한다(제18(b)도 및 제20도 참조).
다음에 전면에 플라즈마 CVD법을 사용하여 SiN막 또는 SiO2막과 SiN막의 2층막등으로 된 제1절연막(48)을 성막한다(제18(c)도 참조).
이어서 제1절연막(48)상에 플라즈마CVD법을 사용하여 비도프의 i형 a-Si로 된 반도체 활성층(50)과 SiO2막 또는 SiN막으로 된 보호막(도시하지 않음)을 연속적으로 성막한다. 이어서 이 보호막을 제2마스크를 사용하여 TFT채널부를 제외하고, 불산완충액을 사용하여 모두 에칭제거한다.
다음에 추가한 마스크를 사용하여 제1절연막(48)을 패턴닝하고, 드레인용 접속배선(34b)과 가는 접속배선(36b)을 접속하기 위한 콘택트홀(37)과, 가는 접속배선(26a)과 게이트용 접속배선(24a)을 접속하기 위한 콘택트홀(27)을 형성한다(제18(d)도 및 제21도 참조).
다음에 전면에 플라즈마 CVD법을 사용하여 n+1형 a-Si층(도시하지 않음)을 성막한다. 이어서 n+형 a-Si층 위에 스퍼터법을 사용하여 Al 또는 Cr등으로 된 금속층(52)을 성막한다(제19(a)도 참조).
다음에 제3마스크를 사용하여 금속층(52) 및 반도체 활성층(50)을 패턴닝하여 소스전극(40s), 드레인전극(40d), 드레인 버스라인(16a, 16b), 드레인용 접속배선(34a), 가는 접속배선(36a, 36b), 게이트용 접속배선(24a), 입력전극(30)을 형성한다(제19(b)도 및 제22도 참조).
다음에 전면에 플라즈마 CVD법을 사용하여 SiN막 또는 SiO2막과 SiN막의 2층막으로 된 제2절연막(54)을 성막한다(제19(c)도 참조).
다음에 제4마스크를 사용하여 제2절연막(54) 및 제1졀연막(48)을 패턴닝하여 저항배선(38)용 콘택트홀을 형성한다.
이어서 전면에 스퍼터법을 사용하여 ITO전극막(56)을 성막한다.
다음에 제5마스크를 사용하여 ITO전극막을 패터닝하여 화소전극(42), 저항배선(38a, 38b, 38c, 38d)을 형성한다(제23도 참조).
이와같이 추가 마스크를 포함하여 6매의 마스크를 사용함으로서 게이트용 접소개선(24a)과 게이트용 접속배선(24b)의 단차를 작게하여 양호한 접속을 행할수 있다.
이와 같이 본 실시예에 의하면 게이트 버스라인(14a, 14b)이 게이트용 접속배선(24a, 24b)에 의해서 공통 접속되고, 드레인 버스라인(16a, 16b)이 드레인용 접속배선(34a, 34b)에 의해서 공통접속되므로, 박막 트랜지스터를 형성하는 제조공정이나 액정 패널을 형성하는 제조공정에서 정전 챠지가 가해져도 전하가 국부적으로 존재하지 않아 전기적 스트레스를 완화시킬 수 있다.
또 검사정밀도를 향상시키기 위해서는 모든 게이트 버스라인과, 모든 드레인 버스라인에 동일한 전압을 인가하는 테스트보다도 서로 인접하는 게이트 버스라인, 드레인 버스라인에 다른 전압을 인가하여 테스트를 행하는 것이 바람직하다. 본 실시예에 의하면 서로 인접하는 게이트 버스라인(14a, 14b)끼리 별개로 공통접속하고, 서로 인접하는 드레인 버스라인(24a, 24b)끼리를 별개로 공통접속했으므로 서로 인접하는 게이트 버스라인과, 드레인 버스라인에 다른 전압을 인가하여 정밀도가 높은 검사를 행할 수 있다.
[4. 제4실시예]
[4.1 박막 트랜지스터 매트릭스 장치]
본 발명의 제4실시예에 의한 박막 트랜지스터 매트릭스 장치를 제24도 내지 제2(b)도를 사용하여 설명하겠다.
제24도는 본 실시예의 박막 트랜지스터 매트릭스 장치의 패턴 레이아웃을 나타낸 도면이고,
제25도는 제24도의 박막 트랜지스터 매트릭스 장치의 배선영역을 확대한 도면이고, 제26도는 제24도의 박막 트랜지스터 매트릭스 장치의 단면도이다. 상술한 제1 내지 제3실시예에 의한 박막 트랜지스터 매트릭스 장치와 동일 또는 동종의 구성요소에는 동일한 부호를 붙여 설명을 생략 또는 간략하게 한다.
본 실시예에 의한 박막 트랜지스터 매트릭스 장치는 제3실시예와 동일하게 게이트 버스라인(14a, 14b)을 별개로 공통접속한 게이트용 접속배선(24a, 24b)을 투명절연기판(10)의 동일측에 배치하고, 드레인 버스라인(16a, 16b)을 별개로 공통접속한 드레인용 접속배선(34a, 34b)을 투명절연기판(10)의 동일 측에 배치한 것이나, 제3실시예와는 게이트 버스라인(14a, 14b)과 게이트용 접속배선(24a, 24b)의 접속구조, 드레인 버스라인(16a, 16b)과 드레인용 접속배선(34a, 34b)의 접속구조가 다르다.
먼저 제24도 및 제25도를 사용하여 본 실시예의 박막 트랜지스터 매트릭스 장치의 평면적인 레이아웃에 대해서 설명한다.
복수의 게이트 버스라인(14)은 서로 인접하는 기수번째의 게이트 버스라인(14a)과 우수번째의 게이트 버스라인(14b)으로 나누어져 있다.
기수번째의 게이트 버스라인(14a)의 제24도의 좌측 단부에는 범프(18a)가 형성되어 있다. 범프(18a)는 가는 접속배선(26a) 및 콘택트홀(27b)과 접속배선(25), 콘택트홀(28a)을 거쳐서 게이트용 접속배선(24a)에 공통접속되어 있다.
우수번째의 게이트 버스라인(14b)의 제24도의 좌측 단부에는 범프(18b)가 형성되어 있다. 범프(18b)는 가는 접속배선(26b)을 거쳐서 게이트용 접속배선(24b)에 공통 접속되어 있다.
게이트용 접속배선(24a, 24b)은 입력단자(20)와 범프(18a, 18b) 사이의 IC칩영역(22)을 종단하여 형성되어 있다.
기수번재의 드레인 버스라인(16a)의 제24도 상측의 단부에는 범프(28a)가 형성되어 있다. 범프(28a)는 가는 접속배선(36a)가 형성되어 있다. 범프(28a)는 가는 접속배선(36a) 및 콘택트홀(37b)과, 접속배선(35), 콘택트홀(27a)을 거쳐서 드레인용 접속배선(34a)에 공통접속되어 있다.
우수번째의 드레인 버스라인(16b)의 제24도의 상측의 단부에는 범프(28b)가 형성되어 있다. 범프(28b)는 가는 접속배선(36b)을 거쳐서 드레인용 접속배선(34b)에 공통 접속되어 있다.
드레인용 접속배선(34a, 34b)은 입력단자(30)와 범프(28a, 28b) 사이의 IC칩영역(32)을 횡단하여 형성되어 있다.
게이트용 접속배선(24a, 24b)과 드레인용 접속배선(34a, 34b)은 서로 저항배선(38a, 38b, 38c, 38d)에 의해서 접속되어 있다. 게이트용 접속배선(24a)과 게이트용 접속배선(24b)은 저항배선(38a)에 의해서 접속되고, 게이트용 접속배선(24a)과 드레인용 저속배선(34b)은 저항배선(38b)에 의해서 접속되고, 게이트용 접속배선(24b)과 드레인용 접속배선(34a)은 저항배선(38c)에 의해서 접속되고, 드레인용 접속배선(34a)과 드레인용 접속배선(34b)은 저항배선(38d)에 의해서 접속되어 있다.
다음에 제26도를 사용하여 본 실시예의 박막 트랜지스터 매트릭스 장치의 단면구조에 대해서 설명한다.
드레인용 접속배선(34a, 34b) 근방의 단면구조에 대해서 제25도의 평면도 및 제26도의 A-A′선 단면도를 사용하여 설명한다.
투명절연기판(10) 위에는 금속층(46)과 동일층의 드레인용 접속배선(34b)이 형성되어 있다. 투명절연기판(10) 및 드레인용 접속배선(34b) 위에는 제1절연막(48)이 형성되어 있다. 이 제1절연막(48) 위에는 반도체활성층(50) 및 금속층(52)과 동일층의 가는 접속배선(36b)과 드레인용 접속배선(34a)이 형성되어 있다. 금속층(52) 위에는 제2절연막(54)이 형성되어 있다. 제1절연막(48) 및 제2절연막(54)에는 드레인용 접속배선(34b)에 도달하는 콘택트홀(37b)이 형성되어 있다. 제2절연막(54) 위에는 ITO전극막(56)과 동일층의 접속배선(35)이 형성되고, 가는 접속배선(36b)과 드레인용 접속배선(34b)을 콘택트홀(37a, 37b)을 거쳐서 접속되어 있다.
게이트용 접속배선(24a, 24b) 근방의 단면구조에 대해서 제25도의 평면도 및 제26도의 B-B′선 단면도를 사용하여 설명한다. 투명절연기판(10) 위에는 금속층(46)과 동일층의 게이트용 접속배선(24b)과 가는 접속배선(26a)이 형성되어 있다. 금속층(46) 위에는 제1절연막(48)이 형성되어 있다. 제1절연막(48) 위에는 반도체 활성층(50) 및 금속층(52)고 동일층의 게이트용 접속배선(24a)이 형성되어 있다. 제1절연막(48) 및 게이트용 접속배선(24a) 위에는 제2절연막(54)이 형성되어 있다. 제2절연막(54)에는 게이트용 접속배선(24a)에 도달하는 콘택트홀(27a)이 형성되고, 제1절연막(48) 및 제2절연막(54)에는 가는 접속배선(26a)에 도달하는 콘택트홀(27b)이 형성되어 있다. 제2절연막(54) 위에는 ITO전극막(56)과 동일층의 접속배선(25)이 형성되고, 가는 접속배선(26a)과 게이트용 접속배선(24b)이 콘택트홀(27a, 27b)을 거쳐서 접속되어 있다.
[4.2 제조방법]
다음에 본실시예의 박막 트랜지스터 매트릭스 장치의 제조방법을 제27도 내지 제32도를 사용하여 설명하겠다. 제27도 및 제28도는 각 제조공정의 A-A′선 단면도 및 B-B′선 단면도이고, 제29도 내지 제32도는 각 제조공정의 확대 평면도이다.
본 실시예에서는 게이트용 접속배선(24a, 24b) 및 드레인용 접속배선(34a, 34b)이 다른층에 형성되어 있음에도 불구하고, 제1실시예와 동일한 5매의 마스크만으로 제조할 수 있다.
우선 유리기판등의 투명절연기판(10)상에 스퍼터법을 사용하여, 예를 들어, Al 또는 Cr등으로 된 금속층(46)을 성막한다(제27(a)도).
다음에 제1마스크를 사용하여 금속층(46)을 패턴닝하여 드레인용 접속배선(34b), 게이트 버스라인(14a, 14b), 게이트전극(42a), 축적전극(46a), 게이트용 접속배선(24b), 가는 접속배선(26a, 26b), 입력전극(20)을 형성한다(제27(b)도 및 제29도 참조).
다음에 전면에 플라즈마 CVD법을 사용하여 SiN막 또는 SiO2막과 SiN막의 2층막등으로 된 제1졀연막(48)을 성막한다.
다음에 제1절연막(48)상에 플라즈마 CVD법을 사용하여 비도프의 i형 a-Si로 된 반도체 활성층과 SiO2막 또는 SiN막으로 된 보호막(도시하지 않음)을 연속적으로 성막한다. 이어서 이 보호막을 제2마스크를 사용하여 TFT채널부를 제외하고, 불산완충액등을 사용하여 모두 에칭제거한다.
다음에 전면에 플라즈마 CVD법을 사용하여 n+형 a-Si층(도시하지 않음)을 성막한다. 이어서 n+형 a-Si층 위에 스퍼터법을 사용하여 Al 또는 Cr등으로 된 금속층(52)을 성막한다(제27(c)도 참조).
다음에 제3마스크를 사용하여 금속층(52) 및 반도체활성층(50)을 패턴닝하여 소스전극(40s), 드레인전극(40d), 드레인 버스라인(16a, 16b), 드레인용접속배선(34a), 가는 접속배선(36a, 36b), 입력전극(30), 게이트용 접속배선(24a)을 형성한다(제27(d)도 및 제30도 참조).
다음에 전면에 플라즈마 CVD법을 사용하여 SiN막 또는 SiO2막과 SiN막의 2층막등으로 된 제2절연막(54)을 성막한다(제28(a)도 참조).
다음에 제4마스크를 사용하여 제2절연막(54) 및 제1절연막(48)을 패턴닝하여 콘택트홀(27a, 27b), 콘택트홀(37a, 37b), 저항배선(38)용 콘택트홀을 형성한다(제28(b)도 및 제31도 참조).
이어서 전면에 스퍼터법을 사용하여 ITO전극막(56)을 성막한다(제28(c)도 참조).
다음에 제5마스크를 사용하여 ITO전극막(56)을 패턴닝하여 접속배선(35), 화소전극(42), 게이트용 접속배선(24a), 드레인용 접속배선(34b), 저항배선(38a, 38b, 38c, 38d), 접속배선(25)을 형성한다(제28(d)도 및 제32도 참조). 저항배선(38a, 38b, 38c, 38d)은 게이트용 접속배선(24a, 24b)의 단부와 드레인용 접속배선(34a, 34b)의 단부를 접속하도록 패턴닝 된다.
이와 같이 제1실시예와 동일하게 5매의 마스크를 사용하는 것만으로 본 실시예의 박막 트랜지스터 매트릭스 장치를 제조할 수 있다.
이와 같이 본 실시예에 의하면 게이트 버스라인(14a, 14b)이 게이트용 접속배선(24a, 24b)에 의해서 공통접속되고, 드레인 버스라인(16a, 16b)이 드레인용 접속배선(34a, 34b)에 의해 공통접속되어 있으므로, 박막 트랜지스터를 형성하는 제조공정이나 액정 패널을 형성하는 제조공정에서 정전챠지가 가해져도 전하가 국부적으로 존재하지 않아 전기적 스트레스를 완화시킬 수 있다.
또, 검사정밀도를 향상시키기 위해서는 모든 게이트 버스라인과, 모든 드레인 버스라인에 동일한 전압을 인가하는 테스트를 행하는 것 보다도 서로 인접하는 게이트 버스라인, 드레인 버스라인에 다른 전압을 인가해서 테스트를 행하는 것이 바람직하다. 본 실시예에 의하면 서로 인접하는 게이트 버스라인(14a, 14b) 끼리는 개별로 공통접속하고, 서로 인접하는 드레인 버스라인(24a, 24b) 끼리를 별개로 공통접속 했으므로, 서로 인접하는 게이트 버스라인과, 드레인 버스라인에 다른 전압을 인가하여 정밀도가 높은 검사를 행할 수 있다.
[5. 제5실시예]
본 발명의 제5실시예에 의한 박막 트랜지스터 매트릭스 장치를 제33도 내지 제34도를 사용하여 설명하겠다.
제33도는 본 실시예의 박막 트랜지스터 매트릭스 장치의 패턴 레이아웃을 나타낸 도면이고, 제34도는 제33도의 박막 트랜지스터 매트릭스 장치의 배선영역을 확대한 도면이다. 상술한 제1 내지 제4실시예에 의한 박막 트랜지스터 매트릭스 장치와 동일 또는 동종의 구성요소에는 동일 부호를 붙여 설명을 생략하기로 한다.
본 실시예에 의한 박막 트랜지스터 매트릭스 장치는 게이트 버스라인(14a, 14b)을 별개로 공통접속한 게이트용 접속배선(24a, 24b)과 게이트측의 구동회로를 투명절연기판(10)의 양측에 배치하고, 드레인 버스라인(16a, 16b)을 별개로 공통접속한 드레인용 접속배선(34a, 34b)과 드레인측의 구동회로가 투명절연기판(10)의 양측에 배치되어 있다.
복수의 게이트 버스라인(14)은 서로 인접하는 기수번째의 게이트 버스라인(14a)과 우수번째의 게이트 버스라인(14b)으로 나누어져 있다.
기수번째의 게이트 버스라인(14a)의 제33도의 우측 단부에는 범프(18a)가 형성되어 있다. 투명절연기판(10)의 우측가장자리에는 외부로부터의 신호를 입력하는 입력단자(20a)가 형성되어 있다. 게이트용 접속배선(24a)은 입력단자(20a)와 범프(18a) 사이의 IC칩영역(22)을 종단하여 형성되어 있다.
우수번째의 게이트 버스라인(14b)의 제33도의 좌측의 단부에는 범프(18b)가 형성되어 있다. 투명절연기판(10)의 좌측의 가장자리에는 외부로부터의 신호를 입력하는 입력단자(20b)가 형성되어 있다. 게이트용 접속배선(24b)은 입력단자(20b)와 범프(18b) 사이의 IC칩영역(22)을 종단하여 형성되어 있다.
기수번째의 드레인 버스라인(16a)의 제33도의 상측단부에는 범프(28a)가 형성되어 있다. 투명절연기판(10)의 상측의 가장자리에는 외부로부터의 신호를 입력하는 입력단자(30a)가 형성되어 있다. 게이트용 접속배선(34a)은 입력단자(30a)와 범프(28a)사이의 IC칩영역(32)을 종단하여 형성되어 있다.
우수번째의 드레인 버스라인(16b)의 제33도의 하측단부에는 범프(28b)가 형성되어 있다. 투명절연기판(10)의 하측가장자리에는 외부로부터의 신호를 입력하는 입력단자(30b)가 형성되어 있다. 게이트용 접속배선(34b)는 입력단자(30b)와 범프(28b) 사이의 IC칩영역(32)을 종단하여 형성되어 있다.
게이트용 접속배선(24a, 24b)과 드레인용 접속배선(34a, 34b)은 서로 저항배선(38a, 38b, 38c, 38d)에 의해서 접속되어 있다. 게이트용 접속배선(24a)과 드레인용 저속배선(34a)은 저항배선(38a)에 의해서 접속되고, 게이트용 접속배선(24a)과 드레인용 접속배선(34b)은 저항배선(38b)에 의해서 접속되고, 게이트용 접속배선(24b)과 드레인용 접속배선(34a)은 저항배선(38c)에 의해서 접속되고, 게이트용 접속배선(24b)과 드레인용 저속배선(34b)은 저항배선(38d)에 의해서 접속되어 있다.
이와 같이 본 실시예에 의하면 게이트 버스라인(14a, 14b)이 게이트용 접속배선(24a, 24b)에 의해서 공통접속되고, 드레인 버스라인(16a, 16b)이 드레인용 접속배선(34a, 34b)에 의해서 공통접속되어 있으므로, 박막 트랜지스터를 형성하는 제조공정이나 액정 패널을 형성하는 제조공정에서 정전챠지가 가해져도 전하가 국부적으로 존재하지 않아 전기적 스트레스를 완화시킬 수 있다. 또 본 실시예에 의하면 서로 인접하는 게이트 버스라인(14a, 14b)끼리 별개로 공통접속하고, 서로 인접하는 드레인 버스라인(24a, 24b)끼리 별개로 공통접속했으므로 서로 인접하는 게이트 버스라인과, 드레인 버스라인에 다른 전압을 인가하여 정밀도가 높은 검사를 행할 수 있다.
[6. 변형예]
본 발명은 상기 실시예에 한정되지 않고 여러가지 변형이 가능하다.
예를 들어, 상기 실시예에서는 역스태거형 TFT 매트릭스 장치에 본 발명을 적용했으나, 스태거형 TFT 매트릭스 장치 등의 다른 소자구조의 장치에도 본 발명을 적용할 수가 있다.
또, 상기 실시예에서는 게이트 버스라인 및 드레인 버스라인을 기수번째 것과 우수번째 것으로 나누고, 접속배선에 의해서 공통접속했으나, 이 접속 태양에 한정되지는 않고 검사방법에 따라서 다른 조합으로 공통접속해도 좋다.
이상과 같이 본 발명에 의하면 투명절연기판과 상기 투명절연기판 위에 매트릭스상으로 배치된 복수의 박막 트랜지스터와 상기 투명절연기판 위에 매트릭스상으로 배치되고, 상기 박막 트랜지스터의 소스에 접속된 복수의 화소전극과, 상기 박막 트랜지스터의 게이트 또는 드레인을 공통접속하는 복수의 버스라인과, 상기 투명절연기판의 가장자리이고, 상기 버스라인의 단부에 상대하여 형성된 외부단자와, 상기 외부단자보다 내측의 영역에 형성되고, 상기 복수의 버스라인을 공통접속하기 위한 접속배선을 구비함으로서 제조공정 중에서 정전챠지 등의 전기적 스트레스가 가해져도 단락결함이 발생하지 않고, 특성변동이 없어 높은 수율로 제조할 수 있다.
상술한 박막 트랜지스터 매트릭스 장치에서 복수의 접속배선에 의해서 복수의 버스라인 중의서로 인접하는 버스라인을 별개로 공통접속하도록 하면, 이들 접속배선에 다른 전위를 인가하여 고정밀도의 검사가 가능하고 불량품을 미리 가려낼 수 있다.
본 발명에 의하면 투명절연기판과 상기 투명절연기판 위에 매트릭스상으로 배치된 복수의 박막 트랜지스터와 상기 투명절연기판 위에 매트릭스상으로 배치되고, 상기 박막 트랜지스터의 소스에 접속된 복수의 화소전극과 상기 박막 트랜지스터의 게이트를 공통접속하는 복수의 게이트 버스라인과, 상기 박막 트랜지스터의 드레인을 공통접속하는 복수의 드레인 버스라인과, 상기 투명절연기판의 가장자리이고, 상기 게이트 버스라인의 단부에 상대하여 형성된 제1외부단자와, 상기 투명절연기판의 가장자리이고, 상기 드레인 버스라인의 단부에 상대하여 형성된 제2외부단자와, 상기 제1외부단자보다도 내측의 영역에 형성되고, 상기 복수의 게이트 버스라인을 공통접속하기 위한 게이트용 접속배선과, 상기 제2외부단자 보다도 내측 영역에 형성되고, 상기 복수의 드레인 버스라인을 공통 접속하기 위한 드레인용 접속배선을 구비함으로서 제조공정 중에서 정전챠지등의 전기적 스트레스가 가해져도 단락결함이 발생하지 않고 특성변동이 없어 고수율로 제조할 수 있다.
상술한 박막 트랜지스터 매트릭스 장치에서 제1 및 제2게이트용 접속배선에 의해서 복수의 게이트 버스라인 중의 서로 인접하는 게이트 버스라인을 별개로 공통 접속하고, 제1 및 제2드레인용 접속배선에 의해서 복수의 드레인 버스라인 중의 서로 인접하는 드레인 버스라인을 별개로 공통접속하도록 하면, 이들 접속배선에 다른 전위를 인가하여 고정밀도의검사가 가능하여 불량품을 미리 가려낼 수 있다.
본 발명에 의하면 투명절연기판 위에 박막 트랜지스터의 게이트를 공통접속하는 복수의 게이트 버스라인과, 상기 게이트 버스라인의 단부에 상대하여 형성된 제1외부단자와 상기 제1외부단자보다도 내측의 영역에 형성되고, 상기 복수의 게이트 버스라인을 공통접속하는 게이트용 접속배선을 형성하는 제1공정과, 전면에 제1절연막을 형성하는 제2공정과 상기 제1절연막상에 상기 박막 트랜지스터의 드레인을 공통접속하는 복수의 드레인 버스라인과, 상기 드레인 버스라인의 단부에 상대하여 형성된 제2외부단자와, 상기 제2외부단자 보다도 내측의 영역에 형성되고, 상기 복수의 드레인 버스라인을 공통접속하는 드레인용 접속배선을 형성하는 제3공정을 갖는 제조방법에 의해서 박막 트랜지스터 매트릭스를 제조할 수 있다.
또 본 발명에 의하면 투명절연기판 위에 박막 트랜지스터의 게이트를 공통접속하는 복수의 게이트 버스라인과, 상기 게이트 버스라인의 단부에 상대하여 형성된 제1외부단자와, 상기 복수의 게이트 버스라인 중의 서로 인접하는 게이트 버스라인의 한쪽 세트를 공통접속하는 제1게이트용 접속배선을 형성하는 제1공정과, 전면에 제1절연막을 형성하는 제2공정과, 상기 제1절연막위에 상기 박막 트랜지스터의 드레인을 공통접속하는 복수의 드레인 버스라인과 상기 드레인 버스라인의 단부에 상대하여 형성된 제2외부단자와 상기 복수의 드레인 버스라인 중의 서로 인접하는 한쪽 세트를 공통접속하는 제1드레인용 접속배선을 형성하는 제3공정과, 전면에 제2절연막을 형성하는 제4공정과, 상기 제2절연막위에 화소전극과 상기 복수의 게이트 버스라인 중의 서로 인접하는 게이트 버스라인의 다른쪽 세트를 공통접속하는 제2게이트용 접속배선과, 상기 복수의 드레인 버스라인 중의 서로 인접하는 다른쪽 세트를 공통접속하는 제2드레인용 저속배선을 형성하는 제5공정을 갖는 제조방법에 의해서 박막 트랜지스터 매트릭스 장치를 제조할 수 있다.
또 본 발명에 의하면 투명절연기판 위에 박막 트랜지스터의 게이트를 공통 접속하는 복수의 게이트 버스라인과, 상기 게이트 버스라인의 단부에 상대하여 형성된 제1외부단자와, 상기 복수의 게이트 버스라인 중의 서로 인접하는 게이트 버스라인의 한쪽 세트를 공통접속하는 제1게이트용 접속배선과 복수의 드레인 버스라인 중의 서로 인접하는 한쪽 세트를 공통접속하는 제1드레인용 접속배선을 형성하는 제1공정과, 전면에 제1절연막을 형성하는 제2공정과, 상기 제1절연막위에 상기 박막 트랜지스터의 드레인을 공통접속하는 상기 복수의 드레인 버스라인과, 상기 드레인 버스라인의 단부에 상대하여 형성된 제2외부단자와, 상기 복수의 드레인 버스라인 중의 서로 인접하는 다른쪽 세트를 공통접속하는 제2드레인용 저속배선과 상기 복수의 게이트 버스라인 중의 서로 인접하는 게이트 버스라인의 다른쪽 세트를 공통접속하는 제2게이트용 접속배선을 형성하는 제3공정에 의해서 박막 트랜지스터 매트릭스 장치를 제조할 수 있다.
또 본 발명에 의하면 투명절연기판 위에 박막 트랜지스터의 게이트를 공통접속하는 복수의 게이트 버스라인과, 상기 게이트 버스라인의 단부에 상대하여 형성된 제1외부단자와, 상기 복수의 게이트 버스라인 중의 서로 인접하는 게이트 버스라인의 한쪽 세트를 공통접속하는 제1게이트용 접속배선과, 복수의 드레인 버스라인중의 서로 인접하는 한쪽 세트를 공통접속하는 제1드레인용 접속배선을 형성하는 제1공정과, 전면에 제1절연막을 형성하는 제2공정과 상기 제1절연막상에 상기 박막 트랜지스터의 드레인을 공통접속하는 상기 복수의 드레인 버스라인과, 상기 드레인 버스라인의 단부에 상대하여 형성된 제2외부단자와, 제2드레인용 접속배선과, 제2게이트용 접속배선을 형성하는 제3공정과, 전면에 제2절연막을 형성하는 제4공정과, 상기 제2절연막위에 화소전극과, 상기 복수의 드레인 버스라인 중의 서로 인접하는 다른쪽 세트와 상기 제2드레인용 접속배선을 접속하는 제1접속배선과, 상기 복수의 게이트 버스라인 중의 서로 인접하는 게이트 버스라인의 다른쪽 세트와 상기 제2게이트용 접속배선을 접속하는 제2접속배선을 형성하는 제5공정을 갖는 제조방법에 의해서 박막 트랜지스터 매트릭스 장치를 제조할 수 있다.

Claims (20)

  1. 박막 트랜지스터 매트릭스 장치에 있어서, 투명절연기판과, 상기 투명절연기판 위에 매트릭스상으로 배치된 복수의 박막 트랜지스터와, 상기 투명절연기판 위에 매트릭스상으로 배치되고, 상기 박막 트랜지스터의 소스에 접속된 복수의 화소전극과, 상기 박막 트랜지스터의 게이트 공통접속하는 복수의 게이트 버스라인과, 상기 투명절연기판의 가장자리에, 상기 버스라인의 단부와 대향하여 형성된 외부단자와, 상기 외부단자 보다 내측에 형성되고, 칩이 탑재되어지는 칩영역과, 상기 외부단자 보다 내측이고, 상기 칩영역을 종단하여 형성되며, 상기 복수의 버스라인을 공통접속하기 위한 접속배선을 갖는 것이 특징인 박막 트랜지스터 매트릭스 장치.
  2. 제1항에 있어서, 상기 접속배선이 상기 복수의 버스라인 중의 서로 인접하는 버스라인을 별개로 공통접속하기 위한 복수의 접속배선을 갖는 것이 특징인 박막 트랜지스터 매트릭스 장치.
  3. 제2항에 있어서, 상기 복수의 접속배선을 접속하고, 상기 접속배선보다도 저항값이 높은 저항배선을 더 갖는 것이 특징인 박막 트랜지스터 매트릭스 장치.
  4. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 복수의 버스라인이 상기 접속배선으로부터 전기적으로 분리되어 있는 것이 특징인 박막 트랜지스터 매트릭스 장치.
  5. 박막 트랜지스터 매트릭스 장치에 있어서, 투명절연기판과, 상기 투명절연기판 위에 매트릭스상으로 배치된 복수의 박막 트랜지스터와, 상기 투명절연기판 위에 매트릭스상으로 배치되고, 상기 박막 트랜지스터의 소스에 접속된 복수의 화소전극과, 상기 박막 트랜지스터의 게이트 또는 드레인을 공통접속하는 복수의 버스라인과, 상기 박막 트랜지스터의 드레인을 공통접속하는 복수의 드레인 버스라인과, 상기 투명절연기판의 가장자리이고, 상기 게이트 버스라인의 단부에 상대하여 형성된 제1외부단자와, 상기 투명절연기판의 가장자리이고, 상기 드레인 버스라인의 단부에 상대하여 형성된 제2외부단자와, 상기 제1외부단자보다 내측에 형성되고, 칩이 탑재되어지는 제1칩영역과, 상기 제1외부단자보다 내측이고, 상기 제1칩영역을 종단하여 형성되고, 상기 복수의 게이트 버스라인을 공통접속하기 위한 게이트용 접속배선과, 상기 제2외부단자보다 내측에 형성되고, 칩이 탑재되어지는 제2칩영역과, 상기 제2외부단자보다 내측이고, 상기 제2칩영역을 종단하여 형성되며, 상기 복수의 드레인 버스라인을 공통접속하기 위한 드레인용 접속배선을 갖는 것이 특징인 박막 트랜지스터 매트릭스 장치.
  6. 제5항에 있어서, 상기 게이트용 접속배선과 상기 드레인용 접속배선을 접속하고, 상기 게이트용 접속배선 및 드레인용 접속배선 보다도 저항값이 높은 저항배선을 더 갖는 것이 특징인 박막 트랜지스터 매트릭스 장치.
  7. 제5항 또는 제6항에 있어서, 상기 게이트용 접속배선이 상기 복수의 게이트 버스라인 중의 서로 인접하는 게이트 버스라인을 별개로 공통접속하기 위한 제1 및 제2게이트용 접속배선을 갖고, 상기 드레인용 접속배선이 상기 복수의 드레인 버스라인 중의 서로 인접하는 드레인 버스라인을 별개로 공통접속하기 위한 제1 및 제2드레인용 접속배선을 갖는 것이 특징인 박막 트랜지스터 매트릭스 장치.
  8. 제7항에 있어서, 상기 제1 및 제2게이트용 접속배선과, 상기 제1 및 제2드레인용 접속배선을 접속하고, 상기 복수의 접속배선보다 저항값이 높은 저항배선을 더 갖는 것이 특징인 박막 트랜지스터 매트릭스 장치.
  9. 제5항 또는 제6항에 있어서, 상기 복수의 게이트 버스라인이 상기 게이트용 접속배선으로부터 전기적으로 분리되어 있고, 상기 복수의 드레인 버스라인이 상기 드레인용 접속배선으로부터 전기적으로 분리되어 있는 것이 특징인 박막 트랜지스터 매트릭스 장치.
  10. 박막 트랜지스터 매트릭스 장치와, 상기 박막 트랜지스터 매트릭스 장치에 대향하여 배치된 대향기판과, 상기 박막 트랜지스터 매트릭스 장치와 상기 대향기판 사이에 끼워진 액정을 갖는 액정 패널에 있어서, 상기 박막 트랜지스터 매트릭스 장치는 투명절연기판과, 상기 투명절연기판 위에 매트릭스상으로 배치된 복수의 박막 트랜지스터와, 상기 투명절연기판 위에 매트릭스상으로 배치되고, 상기 박막 트랜지스터의 소스에 접속된 복수의 화소전극과, 상기 박막 트랜지스터의 게이트 또는 드레인을 공통접속하는 복수의 버스라인과, 상기 투명절연기판의 가장자리이고, 상기 버스라인의 단부에 상대하여 형성된 외부단자와, 상기 외부단자 보다 내측에 형성되고, 칩이 탑재되어지는 칩영역과, 상기 외부단자 보다 내측이고, 상기 칩영역을 종단하여 형성되며, 상기 복수의 버스라인을 공통접속하기 위한 접속배선을 갖는 것이 특징인 액정 패널.
  11. 액정 패널과, 상기 액정 패널을 구동하기 위한 회로가 형성된 회로기판과, 상기 액정 패널과 상기 회로기판을 접속하는 접속배선을 포함하는 액정표시장치에 있어서, 상기 액정 패널은 박막 트랜지스터 매트릭스 장치와, 상기 박막 트랜지스터 매트릭스 장치에 대향하여 배치된 대향기판과, 상기 박막 트랜지스터 매트릭스 장치와 상기 대향 기판 사이에 끼워진 액정을 구비하며, 상기 박막 트랜지스터 매트릭스 장치는 투명절연기판과, 상기 투명절연기판 위에 매트릭스상으로 배치된 복수의 박막 트랜지스터와, 상기 투명절연기판 위에 매트릭스상으로 배치되고, 상기 박막 트랜지스터의 소스에 접속된 복수의 화소전극과, 상기 박막 트랜지스터의 게이트 또는 드레인을 공통접속하는 복수의 버스라인과, 상기 투명절연기판의 가장자리이고, 상기 버스라인의 단부에 상대하여 형성된 외부단자와, 상기 외부단자 보다 내측에 형성되고, 칩이 탑재되어지는 칩영역과, 상기 외부단자 보다 내측이고, 상기 칩영역을 종단하여 형성되며, 상기 복수의 버스라인을 공통접속하기 위한 접속배선을 갖는 것이 특징인 액정표시장치.
  12. 박막 트랜지스터 매트릭스 장치의 제조방법에 있어서, 투명절연기판 위에 박막 트랜지스터 게이트를 공통접속하는 복수의 게이트 버스라인과 상기 게이트 버스라인의 단부에 상대하여 형성된 제1외부단자와, 상기 제1외부단자보다 내측이고, 칩이 탑재되어지는 제1칩탑재영역을 종단하여 형성되며, 상기 복수의 게이트 버스라인을 공통접속하는 게이트용 접속배선을 형성하는 제1공정과, 전면에 제1절연막을 형성하는 제2공정과, 상기 제1절연막위에 상기 박막 트랜지스터의 드레인을 공통접속하는 복수의 드레인 버스라인과, 상기 드레인 버스라인의 단부에 상대하여 형성된 제2외부단자와, 상기 제2외부단자보다 내측이고, 칩이 탑재되어지는 제2칩탑재영역을 종단하여 형성되며, 상기 복수의 드레인 버스라인은 공통접속하는 드레인용 접속배선을 형성하는 제3공정을 갖는 것이 특징인 박막 트랜지스터 매트릭스 장치의 제조방법.
  13. 투명절연기판 위에 박막 트랜지스터의 게이트를 공통접속하는 복수의 게이트 버스라인과, 상기 게이트 버스라인의 단부에 상대하여 형성된 제1외부단자와, 상기 복수의 게이트 버스라인 중의 서로 인접하는 게이트 버스라인의 한쪽 세트를 공통접속하는 제1게이트용 접속배선을 형성하는 제1공정과, 전면에 제1절연막을 형성하는 제2공정과, 상기 제1절연막위에 상기 박막 트랜지스터의 드레인을 공통접속하는 복수의 드레인 버스라인과, 상기 드레인 버스라인의 단부에 상대하여 형성된 제2외부단자와, 상기 복수의 드레인 버스라인 중의 서로 인접하는 한쪽 세트를 공통접속하는 제1드레인용 접속배선을 형성하는 제3공정과, 전면에 제2절연막을 형성하는 제4공정과, 상기 제2절연막위에 화소전극과, 상기 복수의 게이트 버스라인 중의 서로 인접하는 게이트 버스라인의 다른쪽 세트를 공통접속하는 제2게이트용 접속배선과, 상기 복수의 드레인 버스라인 중의 서로 인접하는 다른쪽 세트를 공통접속하는 제2드레인용 접속배선을 형성하는 제5공정을 갖는 것이 특징인 박막 트랜지스터 매트릭스 장치의 제조방법.
  14. 투명절연기판 위에 박막 트랜지스터의 게이트를 공통접속하는 복수의 게이트 버스라인과, 상기 게이트 버스라인의 단부에 상대하여 형성된 제1외부단자와, 상기 복수의 게이트 버스라인 중의 서로 인접하는 게이트 버스라인의 한쪽 세트를 공통접속하는 제1게이트용 접속배선과, 복수의 드레인 버스라인 중의 서로 인접하는 한쪽 세트를 공통접속하는 제1드레인용 접속배선을 형성하는 제1공정과, 전면에 제1절연판을 형성하는 제2공정과, 상기 제1절연막위에 상기 박막 트랜지스터의 드레인을 공통접속하는 상기 복수의 드레인 버스라인과 상기 드레인 버스라인의 단부에 상대하여 형성된 제2외부단자와, 상기 복수의 드레인 버스라인 중의 서로 인접하는 다른쪽 세트를 공통접속하는 제2드레인용 접속배선과, 상기 복수의 게이트 버스라인 중의 서로 인접하는 게이트 버스라인의 다른쪽 세트를 공통접속하는 제2게이트용 접속배선을 형성하는 제3공정을 갖는 것을 특징으로 하는 박막 트랜지스터 매트릭스 장치의 제조방법.
  15. 투명절연기판 위에 박막 트랜지스터의 게이트를 공통접속하는 복수의 게이트 버스라인과, 상기 게이트 버스라인의 단부에 상대하여 형성된 제1외부단자와, 상기 복수의 게이트 버스라인 중의 서로 인접하는 게이트 버스라인의 한쪽 세트를 공통접속하는 제1게이트용 접속배선과, 복수의 드레인 버스라인 중의 서로 인접하는 한쪽 세트를 공통접속하는 제1드레인용 접속배선을 형성하는 제1공정과, 전면에 제1절연판을 형성하는 제2공정과, 상기 제1절연막위에 상기 박막 트랜지스터의 드레인을 공통접속하는 상기 복수의 드레인 버스라인과, 상기 드레인 버스라인의 단부에 상대하여 형성된 제2외부단자와 제2드레인용 접속배선과, 제2게이트용 접속배선을 형성하는 제3공정과, 전면에 제2절연막을 형성하는 제4공정과, 상기 제2절연막위에 화소전극과 상기 복수의 드레인 버스라인 중의 서로 인접하는 다른쪽 세트와 상기 제2드레인용 접속배선을 접속하는 제1접속배선과, 상기 복수의 게이트 버스라인 중의 서로 인접하는 게이트 버스라인의 다른쪽 세트와, 상기 제2게이트용 접속배선을 접속하는 제2접속배선을 형성하는 제5공정을 갖는 것이 특징인 박막 트랜지스터 매트릭스 장치의 제조방법.
  16. 제13항에 있어서, 상기 제5공정에서 상기 제1 및 제2게이트용 접속배선과 상기 제1 및 제2드레인용 접속배선을 접속하는 저항배선을 형성하는 것이 특징인 박막 트랜지스터 매트릭스 장치의 제조방법.
  17. 제15항에 있어서, 상기 제5공정에서 상기 제1 및 제2게이트용 접속배선과 상기 제1 및 제2드레인용 접속배선을 접속하는 저항배선을 형성하는 것이 특징인 박막 트랜지스터 매트릭스 장치의 제조방법.
  18. 제13항 또는 제16항에 있어서, 소정 제조공정의 종료후에는 상기 게이트 버스라인을 상기 게이트용 접속배선으로부터 전기적으로 분리하고, 상기 드레인 버스라인을 상기 드레인용 접속배선으로부터 전기적으로 분리하는 것을 특징으로 하는 박막 트랜지스터 매트릭스 장치의 제조방법.
  19. 제15항 또는 제17항에 있어서, 소정 제조공정의 종료후에는 상기 게이트 버스라인을 상기 게이트용 접속배선으로부터 전기적으로 분리하고, 상기 드레인 버스라인을 상기 드레인용 접속배선으로부터 전기적으로 분리하는 것을 특징으로 하는 박막 트랜지스터 매트릭스 장치의 제조방법.
  20. 제8항에 있어서, 상기 복수의 게이트 버스라인이 상기 게이트용 접속배선으로부터 전기적으로 분리되어 있고, 상기 복수의 드레인 버스라인이 상기 드레인용 접속배선으로부터 전기적으로 분리되어 있는 것이 특징인 박막 트랜지스터 매트릭스 장치.
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