JPH028817A - 電気装置の製造方法 - Google Patents
電気装置の製造方法Info
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- JPH028817A JPH028817A JP16005188A JP16005188A JPH028817A JP H028817 A JPH028817 A JP H028817A JP 16005188 A JP16005188 A JP 16005188A JP 16005188 A JP16005188 A JP 16005188A JP H028817 A JPH028817 A JP H028817A
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Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136204—Arrangements to prevent high voltage or static electricity failures
Landscapes
- Liquid Crystal (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、誘電体薄膜を介して単位の導電路と他の導電
路が交差部を持つ電気装置の製造方法に関し、前記電気
装置製造工程中の静電気破壊を未然に防止する方法を提
供するものである。
路が交差部を持つ電気装置の製造方法に関し、前記電気
装置製造工程中の静電気破壊を未然に防止する方法を提
供するものである。
本発明は例えば液晶表示装置・図形読み取り装置・その
他紙縁性基板上にある部分装置を形成し更に別工程で形
成した他の部分装置を電気的に接続してなる電気装置の
製造に応用できる。
他紙縁性基板上にある部分装置を形成し更に別工程で形
成した他の部分装置を電気的に接続してなる電気装置の
製造に応用できる。
従来の技術
絶縁性基板の1主面上に誘電体薄膜を介して第1の導電
路と第2の導電路が交差する部分を有する電気装置を製
造する場合、該基板上に形成する装置の製造工程中のみ
は各導電路を電気的に短絡していた。しかし、基板上の
装置が形成された後前記基板上の各導電路を短絡する短
絡路を一旦除去し、その後別工程で桑備された各導電路
に然るべき電位を付与する外部駆動回路例えば集積回路
等に接続する方法が取られていた。
路と第2の導電路が交差する部分を有する電気装置を製
造する場合、該基板上に形成する装置の製造工程中のみ
は各導電路を電気的に短絡していた。しかし、基板上の
装置が形成された後前記基板上の各導電路を短絡する短
絡路を一旦除去し、その後別工程で桑備された各導電路
に然るべき電位を付与する外部駆動回路例えば集積回路
等に接続する方法が取られていた。
発明が解決しようとする課題
上記したような従来の技術では、前記基板上の短絡路を
一旦除去した後各導電路に然るべき電位を付与する外部
駆動回路に接続を完了するまでの工程中で、各導電路が
静電気により異なる電位に帯電し導電路の交差部が破壊
する、あるいはこの帯電電位により外部駆動回路を接続
中に外部駆動回路が損傷を受ける等の不都合が生じてい
た。
一旦除去した後各導電路に然るべき電位を付与する外部
駆動回路に接続を完了するまでの工程中で、各導電路が
静電気により異なる電位に帯電し導電路の交差部が破壊
する、あるいはこの帯電電位により外部駆動回路を接続
中に外部駆動回路が損傷を受ける等の不都合が生じてい
た。
課題を解決するための手段
基板の一主面上に、第1の導電層による第1の電極群、
前記第1の電極群上に第1の誘電体薄膜、前記第1の誘
電体薄膜上に第2の導電層による第2の電極群を有し、
前記第1の電極群の一または第2の電極群の一がそれぞ
れ単位の導電路を形成するか、叉は第1の電極群の一と
第2の電極群の一が電気的に接触して単位の導電路を形
成し、ある単位の導電路が他の単位の導電路と前記誘電
体薄膜を介して交差する部分を有する電気装置を製造す
るに際し、前記各単位の独立した導電路の内部なくとも
複数の導電路を相互に電気的に短絡する短絡路により結
合された導電路の組を有する状態で形成し、前記各単位
の導電路を該導電路に然るべき電位を付与すべき、電気
装置に接続後、前記短絡路を除去する。
前記第1の電極群上に第1の誘電体薄膜、前記第1の誘
電体薄膜上に第2の導電層による第2の電極群を有し、
前記第1の電極群の一または第2の電極群の一がそれぞ
れ単位の導電路を形成するか、叉は第1の電極群の一と
第2の電極群の一が電気的に接触して単位の導電路を形
成し、ある単位の導電路が他の単位の導電路と前記誘電
体薄膜を介して交差する部分を有する電気装置を製造す
るに際し、前記各単位の独立した導電路の内部なくとも
複数の導電路を相互に電気的に短絡する短絡路により結
合された導電路の組を有する状態で形成し、前記各単位
の導電路を該導電路に然るべき電位を付与すべき、電気
装置に接続後、前記短絡路を除去する。
作用
上記製造方法によれば各導電路は、当該導電路に然るべ
き電位を供給する装置への接続が完了するまでは、短絡
路により電気的に結合されている。
き電位を供給する装置への接続が完了するまでは、短絡
路により電気的に結合されている。
従って、短絡路で結合された導電路は各々が異なった電
位に帯電する機会はない。この為絶縁性基板上に形成さ
れた装置及び外部駆動回路を接続中に外部駆動装置が静
電気損傷を受けることはない。
位に帯電する機会はない。この為絶縁性基板上に形成さ
れた装置及び外部駆動回路を接続中に外部駆動装置が静
電気損傷を受けることはない。
−旦外部駆動回路への電気的接続が完了後、前記短絡路
を除去しても、基板上の内部装置及び外部駆動回路が総
合して静電気帯電を防止するため、目的をする電気装置
が静電気損傷を受ける確率はきわめて減少する。
を除去しても、基板上の内部装置及び外部駆動回路が総
合して静電気帯電を防止するため、目的をする電気装置
が静電気損傷を受ける確率はきわめて減少する。
実施例
以下、本発明の方法を、実施例をもとに詳しく説明する
。
。
本実施例は、XYマトリックス状にTFTを配置したア
クティブマトリックス液晶表示装置であり、且つ、アク
ティブマトリックス回路を形成したガラス基板上に、駆
動用集積回路をチップオンガラス(以下、CoGと言う
)実装する場合を例に説明する。
クティブマトリックス液晶表示装置であり、且つ、アク
ティブマトリックス回路を形成したガラス基板上に、駆
動用集積回路をチップオンガラス(以下、CoGと言う
)実装する場合を例に説明する。
まずはじめに、基板上に二次元的に配置されたTPTア
レーおよびそれを駆動する駆動用集積回路との電気的結
線概念図によって本実施例を説明する。第1図及び第2
図は、実施例の結線図である。基板1上にはTFT2が
2次元的に配置され、これらのTFTは相互に交差部を
持つ導電路即ち走査母線3および信号母線4に接続され
ている。
レーおよびそれを駆動する駆動用集積回路との電気的結
線概念図によって本実施例を説明する。第1図及び第2
図は、実施例の結線図である。基板1上にはTFT2が
2次元的に配置され、これらのTFTは相互に交差部を
持つ導電路即ち走査母線3および信号母線4に接続され
ている。
さらにそれぞれのTPTはスイッチング動作によって信
号を伝達する絵素電極5に接続されている。
号を伝達する絵素電極5に接続されている。
6は走査母線3および信号母線4に走査信号及び画像信
号を各々供給し表示装置を駆動する集積回路を示してい
る。集積回路6はアクティブマトリックス基板1とカラ
ーフィルタ基板とで液晶表示板が形成された後実装され
る。
号を各々供給し表示装置を駆動する集積回路を示してい
る。集積回路6はアクティブマトリックス基板1とカラ
ーフィルタ基板とで液晶表示板が形成された後実装され
る。
集積回路6に電力・画像信号・クロック信号等を供給す
る導電路である集積回路駆動用母線7も基板1上に同時
に形成されている。集積回路6には、これに付随する回
路部品9、ここではコンデンサが接続されている。また
端子10は絵素電極5の対向電極となる電極の取り出し
電極である。
る導電路である集積回路駆動用母線7も基板1上に同時
に形成されている。集積回路6には、これに付随する回
路部品9、ここではコンデンサが接続されている。また
端子10は絵素電極5の対向電極となる電極の取り出し
電極である。
図から明かなように、導電路である走査母線3と信号母
線4との間で、さらに集積回路駆動用母線7同志の間に
交差部8が存在する。
線4との間で、さらに集積回路駆動用母線7同志の間に
交差部8が存在する。
第1図に於いては、走査母線3、信号母線4、集積回路
駆動用母線7等が各々独立した短絡路101の組により
電気的に短絡状態になるように結合されている。・ 第2図は、これら短絡路の組を1つに結合した実施例を
示す。
駆動用母線7等が各々独立した短絡路101の組により
電気的に短絡状態になるように結合されている。・ 第2図は、これら短絡路の組を1つに結合した実施例を
示す。
上記した基板1上の部分回路が形成された後、後述のよ
うに液晶表示パネルを組み立て、各導電路に外部部分装
置である集積回路6を実装後、短絡路を除去する。
うに液晶表示パネルを組み立て、各導電路に外部部分装
置である集積回路6を実装後、短絡路を除去する。
以下、非晶質シリコン(a−Sl:H) T F Tア
レイによるアクティブマトリックス及び同アクティブマ
トリックスを駆動する集積回路をチップオンガラス実装
するための回路要素等を同時に登載した基板を製造する
本発明の方法の例を製造工程順に説明する。
レイによるアクティブマトリックス及び同アクティブマ
トリックスを駆動する集積回路をチップオンガラス実装
するための回路要素等を同時に登載した基板を製造する
本発明の方法の例を製造工程順に説明する。
先ず第3図に示すように、ガラス基板1上に液晶表示電
極12および駆動用集積回路等の実装端子13としての
電極をITO透明導電膜を用いて形成した。次に第4図
のように、ゲート電極及びゲート母線14・短絡路10
1をCr薄膜により形成した。立体的な配置、構成を分
かりやすくするため第4図のA方向からみた要部の拡大
斜視図を第5図に示す。
極12および駆動用集積回路等の実装端子13としての
電極をITO透明導電膜を用いて形成した。次に第4図
のように、ゲート電極及びゲート母線14・短絡路10
1をCr薄膜により形成した。立体的な配置、構成を分
かりやすくするため第4図のA方向からみた要部の拡大
斜視図を第5図に示す。
第6図は、第5図と同じ方向からみた断面斜視図であり
、次の工程を示している。即ち、公知のプラズマCVD
法により、ゲート絶縁膜5iNx15、活性領域i型a
−8i:H16、保護膜5iNx17をそれぞれ基板温
度を変えて堆積する。
、次の工程を示している。即ち、公知のプラズマCVD
法により、ゲート絶縁膜5iNx15、活性領域i型a
−8i:H16、保護膜5iNx17をそれぞれ基板温
度を変えて堆積する。
次に保護膜5iNx17を選択的にエツチングしTPT
のチャンネル領域を規定する。
のチャンネル領域を規定する。
その後更にプラズマCVD法によりn型のドープ領域1
8を形成した。
8を形成した。
第7図は、第3図、第4図同様平面図によって、保護膜
5iNx17が選択的に残存する領域即ちTPTのチャ
ンネル領域を斜線部により示している。
5iNx17が選択的に残存する領域即ちTPTのチャ
ンネル領域を斜線部により示している。
次に第1の誘電体薄膜である5iNx15にコンタクト
ホール19を形成した。この工程後の状態として第8図
に平面図を、第9図にA方向からみた断面斜視図を示す
。コンタクトホール19を開ける時に同時に短絡路10
1上にもエツチング穴102を設けておき後の工程にお
いて短絡路101を除去する為に用いる。
ホール19を形成した。この工程後の状態として第8図
に平面図を、第9図にA方向からみた断面斜視図を示す
。コンタクトホール19を開ける時に同時に短絡路10
1上にもエツチング穴102を設けておき後の工程にお
いて短絡路101を除去する為に用いる。
次に第10図に示すごとく第2の電極群をA1等の金属
薄膜を用いて形成する。第2の電極群はソース・ドレイ
ン電極(信号母線)及び集積回路駆動用の導電路を形成
する。この工程においてゲート電極13と配線用導線2
0と、さらに集積回路駆動用母線として用いる配線用導
線20においても交差部103が形成されている。さら
に配線用導線20は前記コンタクトホールを介して短絡
路101と電気的に導通状態になるように形成されてい
る。
薄膜を用いて形成する。第2の電極群はソース・ドレイ
ン電極(信号母線)及び集積回路駆動用の導電路を形成
する。この工程においてゲート電極13と配線用導線2
0と、さらに集積回路駆動用母線として用いる配線用導
線20においても交差部103が形成されている。さら
に配線用導線20は前記コンタクトホールを介して短絡
路101と電気的に導通状態になるように形成されてい
る。
本図の実施例では短絡路101によって集積回路用の母
線、液晶駆動回路用の信号母線、走査母線の各々の母線
の組を独立させて電気的に短絡させている。この状態と
して第10図A方向から見た要部の断面斜視図を第11
図に示す。
線、液晶駆動回路用の信号母線、走査母線の各々の母線
の組を独立させて電気的に短絡させている。この状態と
して第10図A方向から見た要部の断面斜視図を第11
図に示す。
以上は、主にTPTアレーを形成する工程であり、この
工程における静電気破壊は従来の短絡路の考え方で十分
防ぐことができた。更に、本発明の、短絡路の機能をも
果たせるパターンは前記の工程によって形成されている
。
工程における静電気破壊は従来の短絡路の考え方で十分
防ぐことができた。更に、本発明の、短絡路の機能をも
果たせるパターンは前記の工程によって形成されている
。
この後、液晶表示パネルとしての組立に入る。
第12図に示すように基板1を切断マーカ301に沿っ
て切断後、液晶表示部104に配向膜(図示せず)を塗
布し、ラビングして液晶の配向方向を規定した。基板1
に対向するガラス201には表示画素に対応するように
カラーフィルタが形成され、その上に透明導電膜をほぼ
全面に形成し、続いて配向膜を塗布しラビングした。液
晶の光学ギャップを均一にするビーズまたはファイバを
基板1上に分散し、液晶注入口202を除いて対向ガラ
ス201と基板1とを接着剤302によって張り合わせ
、液晶303を注入しく第14図参照)、注入口202
を封じた。
て切断後、液晶表示部104に配向膜(図示せず)を塗
布し、ラビングして液晶の配向方向を規定した。基板1
に対向するガラス201には表示画素に対応するように
カラーフィルタが形成され、その上に透明導電膜をほぼ
全面に形成し、続いて配向膜を塗布しラビングした。液
晶の光学ギャップを均一にするビーズまたはファイバを
基板1上に分散し、液晶注入口202を除いて対向ガラ
ス201と基板1とを接着剤302によって張り合わせ
、液晶303を注入しく第14図参照)、注入口202
を封じた。
従来は、この工程の後に短絡路を除去していたが、本発
明では、除去しない。本発明の目的は、この後の工程に
おける静電気破壊を防止することである。
明では、除去しない。本発明の目的は、この後の工程に
おける静電気破壊を防止することである。
次に、液晶表示用駆動回路を動作させる集積回路304
または集積回路に付随するキヤパシタ等の回路部品30
5またはジャンパー線(第16図参照)を実装した。集
積回路等が形成された面に同時に形成されている電気信
号の入出力パッドに金メツキされたバンプを乗せ基板1
に形成された入出力端子部14に合わせ樹脂で硬化させ
て集積回路の電気的接続を行った。集積回路に付随する
部品またはジャンパー線も類似の方法によって所定の位
置に接続された。ジャンパー線を実装すると図面上表示
が難しくなるのでジャンパー線がない状態で第13図に
平面図、第14図にA方向の斜め断面図を示す。
または集積回路に付随するキヤパシタ等の回路部品30
5またはジャンパー線(第16図参照)を実装した。集
積回路等が形成された面に同時に形成されている電気信
号の入出力パッドに金メツキされたバンプを乗せ基板1
に形成された入出力端子部14に合わせ樹脂で硬化させ
て集積回路の電気的接続を行った。集積回路に付随する
部品またはジャンパー線も類似の方法によって所定の位
置に接続された。ジャンパー線を実装すると図面上表示
が難しくなるのでジャンパー線がない状態で第13図に
平面図、第14図にA方向の斜め断面図を示す。
従来技術では、前記のようにパネル組立後短絡路を除去
していたため、短絡路の除去後パネル中の導電路が帯電
し、液晶パネルの導電路の交差部にあるTPTが静電気
損傷を受けたり、叉はこれら回路部品を絶縁性基板1上
に実装するときに回路部品自体が静電気破壊を起こす確
率が高かった。
していたため、短絡路の除去後パネル中の導電路が帯電
し、液晶パネルの導電路の交差部にあるTPTが静電気
損傷を受けたり、叉はこれら回路部品を絶縁性基板1上
に実装するときに回路部品自体が静電気破壊を起こす確
率が高かった。
しかし、本発明による短絡路はまだ除去されておらず、
静電気が帯電しようとも基板1上の導電路は、同電位で
あり静電気破壊は起こらない。こうして、TFTアレイ
基板が静電気損傷を受けないばかりか、実装時における
集積回路もまた静電気損傷を受けることはない。なお集
積回路の実装にはマイクロバンプ方式を用い、集積回路
の能動部は基板面に而して樹脂で接着された。
静電気が帯電しようとも基板1上の導電路は、同電位で
あり静電気破壊は起こらない。こうして、TFTアレイ
基板が静電気損傷を受けないばかりか、実装時における
集積回路もまた静電気損傷を受けることはない。なお集
積回路の実装にはマイクロバンプ方式を用い、集積回路
の能動部は基板面に而して樹脂で接着された。
このように本実施例では、液晶表示パネルを例に取って
あり、このパネルとしての機能が回路を含めて果たせる
までに組み立てた後即ち、各導電路に然るべき電位を付
与すべき電気装置である集積回路を実装した後、各導電
路である母線を電気的に短絡させているCr薄膜で形成
された短絡路101を除去した。この部分を第13図で
黒く塗りつぶした領域として示す。Cr短絡路の選択エ
ツチング液としては硝酸セリウムアンモニウムと過塩素
酸とを含む水溶液を用いた。
あり、このパネルとしての機能が回路を含めて果たせる
までに組み立てた後即ち、各導電路に然るべき電位を付
与すべき電気装置である集積回路を実装した後、各導電
路である母線を電気的に短絡させているCr薄膜で形成
された短絡路101を除去した。この部分を第13図で
黒く塗りつぶした領域として示す。Cr短絡路の選択エ
ツチング液としては硝酸セリウムアンモニウムと過塩素
酸とを含む水溶液を用いた。
各母線の素材と短絡路の素材との組合せによっては電池
効果によってエツチングされない場合が発生した。例え
ば母線材料としてAIまたはAIを主成分とする合金を
用い、短絡路の材料としてCrまたはCrを主成分とす
る合金を用い、Crエツチング液として硝酸セリウムア
ンモニウムと過塩素酸との水溶液を用いた場合である。
効果によってエツチングされない場合が発生した。例え
ば母線材料としてAIまたはAIを主成分とする合金を
用い、短絡路の材料としてCrまたはCrを主成分とす
る合金を用い、Crエツチング液として硝酸セリウムア
ンモニウムと過塩素酸との水溶液を用いた場合である。
エツチング液に接するA1とCrの表面積の比が1/2
から173を越えて大きくなると、即ちCrの面積がA
Iより2から3倍ないとCrはエツチングされなかった
。この電池効果を逃れる1つの方法としてAIにエツチ
ング液が接しないようにすればよい。Crのある部分の
みにエツチング液を垂らす、または浸せばせばよかった
。第16図にその方法を示し、パネルの完成略図とする
。細い管306から短絡路用のエツチング液307をエ
ツチング穴102に垂らせた。またはエツチング液容器
中に基板端のみを浸せばよかった。このような方法を用
いれば、母線の材料、短絡路の材料を特に選ぶ事なく、
即ち、短絡路101のエツチング液が母線材料をもエツ
チングしやすい場合においても製造を進めることができ
た。
から173を越えて大きくなると、即ちCrの面積がA
Iより2から3倍ないとCrはエツチングされなかった
。この電池効果を逃れる1つの方法としてAIにエツチ
ング液が接しないようにすればよい。Crのある部分の
みにエツチング液を垂らす、または浸せばせばよかった
。第16図にその方法を示し、パネルの完成略図とする
。細い管306から短絡路用のエツチング液307をエ
ツチング穴102に垂らせた。またはエツチング液容器
中に基板端のみを浸せばよかった。このような方法を用
いれば、母線の材料、短絡路の材料を特に選ぶ事なく、
即ち、短絡路101のエツチング液が母線材料をもエツ
チングしやすい場合においても製造を進めることができ
た。
なお、短絡路101のパターンを第4図のように行わず
、第15図に示すようにすべてを接続するようにパター
ン化すれば、後の工程を同じように行っても、同一の機
能を持つ液晶表示パネルが製造された。このようなパタ
ーンにすれば、パネル上の導電路がすべて同電位になる
ため、静電気に対する耐破壊能力が向上した。後の工程
で、短絡路101が除去された後、第13図に示すよう
に基板1の端四辺を切り取っても問題はなかった。
、第15図に示すようにすべてを接続するようにパター
ン化すれば、後の工程を同じように行っても、同一の機
能を持つ液晶表示パネルが製造された。このようなパタ
ーンにすれば、パネル上の導電路がすべて同電位になる
ため、静電気に対する耐破壊能力が向上した。後の工程
で、短絡路101が除去された後、第13図に示すよう
に基板1の端四辺を切り取っても問題はなかった。
ジャンパー線308は第16図に示したような配置とし
た。
た。
本実施例では液晶表示パネルの製造方法を例に取って述
べたが、EL(エレクトロルミネッセンス)材料などを
用いた発光素子や、光電変換素子アレーヲ用いたライン
センサー等についても液晶表示電極、TPTの領域など
に配置することによって、実現され、これらを駆動する
集積回路及び部品の配置、更に信号母線、走査母線など
に、同様な短絡路の製造、除去方法を適用することによ
って静電破壊を防ぐことができた。
べたが、EL(エレクトロルミネッセンス)材料などを
用いた発光素子や、光電変換素子アレーヲ用いたライン
センサー等についても液晶表示電極、TPTの領域など
に配置することによって、実現され、これらを駆動する
集積回路及び部品の配置、更に信号母線、走査母線など
に、同様な短絡路の製造、除去方法を適用することによ
って静電破壊を防ぐことができた。
発明の効果
本発明による電気装置の製造方法によれば、集積回路や
集積回路に付随する回路部品またはジャンパー線の実装
時に、または実装以前に静電気が帯電し、非線形素子、
半導体素子、または配線交差部を静電気損傷させる確率
を小さくすることができる。また集積回路や集積回路に
付随する回路部品またはジャンパー線も、各母線が電気
的に共通の電位を取ることができるため、各母線のいず
れかが帯電した場合においても、瞬時に全母線の電位を
同一にすることができるため、回路を損傷させる確率が
小さくなる。即ちパネルの静電気に対する損傷確率が減
少し、高歩留まり・低コスト化が実現できる。
集積回路に付随する回路部品またはジャンパー線の実装
時に、または実装以前に静電気が帯電し、非線形素子、
半導体素子、または配線交差部を静電気損傷させる確率
を小さくすることができる。また集積回路や集積回路に
付随する回路部品またはジャンパー線も、各母線が電気
的に共通の電位を取ることができるため、各母線のいず
れかが帯電した場合においても、瞬時に全母線の電位を
同一にすることができるため、回路を損傷させる確率が
小さくなる。即ちパネルの静電気に対する損傷確率が減
少し、高歩留まり・低コスト化が実現できる。
第1図及び第2図は本発明の一実施例における2次元的
に配置されたTPT及びこれを駆動する集積回路を基板
上に配置した場合の短絡路の結線を示す回路図、第3図
、第4図、第7図、第8図、第10図、第12図、第1
3図及び第15図は、本発明の一実施例におけるa−8
i:HのTFTを半導体スイッチング素子とした液晶表
示パネルを例に取った短絡路の製造方法を示す工程の平
面図、第5図、第6図、第9図、第11図及び第14図
はその要部の断面斜視図、第16図は完成したパネルの
概略斜視国交である。 1・拳・ガラス基板、2・・−Tr’T、3・曇・走査
母線、4舎曇・信号母線、5・・−絵素電極、6・・・
集積回路、7・・0集積回路用母線、8・Q−母線交差
部、9・O・回路部品、10・・・対向電極用取り出し
端子、12・・φ液晶表示電極、13−@・接続端子、
14・・やゲート電極、 15番 ・ ・SiNxゲー
ト絶縁膜、 16書・・i型a−8i:H膜、17Φ・
・SiNx保護膜、18・・・n型ドープ領域、19・
・書コンタクトホール、20@・・配線用導線、101
・・Φ短絡路、102・・・エツチング穴、103壷拳
*交差部、104・Φφ液晶表示部、201・・・対向
ガラス、202・・・液晶注入口、301・・・切断マ
ーカー 302・拳・接着剤、303・・・液晶、30
4・・・集積回路、305・・・回路部品、306・・
・細管、307・ψ・エツチング液、308・・・ジャ
ンパー線代理人の氏名 弁理土中尾敏男 はか1名図 1s 2 図 11獣区 しに数 憂 第 図 第 図 第10ヱ 第13図 1JI 苅り塔路 第15図
に配置されたTPT及びこれを駆動する集積回路を基板
上に配置した場合の短絡路の結線を示す回路図、第3図
、第4図、第7図、第8図、第10図、第12図、第1
3図及び第15図は、本発明の一実施例におけるa−8
i:HのTFTを半導体スイッチング素子とした液晶表
示パネルを例に取った短絡路の製造方法を示す工程の平
面図、第5図、第6図、第9図、第11図及び第14図
はその要部の断面斜視図、第16図は完成したパネルの
概略斜視国交である。 1・拳・ガラス基板、2・・−Tr’T、3・曇・走査
母線、4舎曇・信号母線、5・・−絵素電極、6・・・
集積回路、7・・0集積回路用母線、8・Q−母線交差
部、9・O・回路部品、10・・・対向電極用取り出し
端子、12・・φ液晶表示電極、13−@・接続端子、
14・・やゲート電極、 15番 ・ ・SiNxゲー
ト絶縁膜、 16書・・i型a−8i:H膜、17Φ・
・SiNx保護膜、18・・・n型ドープ領域、19・
・書コンタクトホール、20@・・配線用導線、101
・・Φ短絡路、102・・・エツチング穴、103壷拳
*交差部、104・Φφ液晶表示部、201・・・対向
ガラス、202・・・液晶注入口、301・・・切断マ
ーカー 302・拳・接着剤、303・・・液晶、30
4・・・集積回路、305・・・回路部品、306・・
・細管、307・ψ・エツチング液、308・・・ジャ
ンパー線代理人の氏名 弁理土中尾敏男 はか1名図 1s 2 図 11獣区 しに数 憂 第 図 第 図 第10ヱ 第13図 1JI 苅り塔路 第15図
Claims (1)
- 基板の一主面上に、第1の導電層による第1の電極群、
前記第1の電極群上に第1の誘電体薄膜、前記第1の誘
電体薄膜上に第2の導電層による第2の電極群を有し、
前記第1の電極群の一または第2の電極群の一がそれぞ
れ単位の導電路を形成するか、叉は第1の電極群の一と
第2の電極群の一が電気的に接触して単位の導電路を形
成し、ある単位の導電路が他の単位の導電路と前記誘電
体薄膜を介して交差する部分を有する電気装置を製造す
るに際し、前記各単位の独立した導電路の内少なくとも
複数の導電路を相互に電気的に短絡する短絡路により結
合された導電路の組を有する状態で形成し、前記各単位
の導電路を該導電路に然るべき電位を付与すべき、電気
装置に接続後、前記短絡路を除去することを特徴とする
電気装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16005188A JPH028817A (ja) | 1988-06-28 | 1988-06-28 | 電気装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16005188A JPH028817A (ja) | 1988-06-28 | 1988-06-28 | 電気装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH028817A true JPH028817A (ja) | 1990-01-12 |
Family
ID=15706854
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16005188A Pending JPH028817A (ja) | 1988-06-28 | 1988-06-28 | 電気装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH028817A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05210105A (ja) * | 1992-01-20 | 1993-08-20 | Nec Corp | アクティブマトリクス基板とそれを用いた液晶表示装置の製造方法 |
US5327267A (en) * | 1991-12-03 | 1994-07-05 | Sharp Kabushiki Kaisha | Dielectric display device having electrodes protected by a static conductor |
JPH06337438A (ja) * | 1993-05-31 | 1994-12-06 | Nec Corp | 液晶表示装置及びその製造方法 |
JP2002099222A (ja) * | 2000-06-08 | 2002-04-05 | Semiconductor Energy Lab Co Ltd | 半導体装置の製造方法 |
JP2008032994A (ja) * | 2006-07-28 | 2008-02-14 | Kyocera Corp | 表示パネルおよび表示装置 |
US7947982B2 (en) | 1995-05-31 | 2011-05-24 | Sharp Kabushiki Kaisha | Thin film transistor matrix device including a plurality of thin film transistors arranged on the substrate |
JP2014030170A (ja) * | 2012-07-04 | 2014-02-13 | Makoto Shizukuishi | 撮像素子、半導体集積回路及び撮像装置 |
-
1988
- 1988-06-28 JP JP16005188A patent/JPH028817A/ja active Pending
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5327267A (en) * | 1991-12-03 | 1994-07-05 | Sharp Kabushiki Kaisha | Dielectric display device having electrodes protected by a static conductor |
JPH05210105A (ja) * | 1992-01-20 | 1993-08-20 | Nec Corp | アクティブマトリクス基板とそれを用いた液晶表示装置の製造方法 |
JPH06337438A (ja) * | 1993-05-31 | 1994-12-06 | Nec Corp | 液晶表示装置及びその製造方法 |
US7947982B2 (en) | 1995-05-31 | 2011-05-24 | Sharp Kabushiki Kaisha | Thin film transistor matrix device including a plurality of thin film transistors arranged on the substrate |
US7947983B2 (en) | 1995-05-31 | 2011-05-24 | Sharp Kabushiki Kaisha | Thin film transistor matrix device including first and second conducting connections formed outside an image display region |
US8258513B2 (en) | 1995-05-31 | 2012-09-04 | Sharp Kabushiki Kaisha | Thin film transistor matrix device including first and second connection lines |
US8592816B2 (en) | 1995-05-31 | 2013-11-26 | Sharp Kabushiki Kaisha | Thin film transistor matrix device including first and second connection lines |
JP2002099222A (ja) * | 2000-06-08 | 2002-04-05 | Semiconductor Energy Lab Co Ltd | 半導体装置の製造方法 |
JP2008032994A (ja) * | 2006-07-28 | 2008-02-14 | Kyocera Corp | 表示パネルおよび表示装置 |
JP2014030170A (ja) * | 2012-07-04 | 2014-02-13 | Makoto Shizukuishi | 撮像素子、半導体集積回路及び撮像装置 |
US9634060B2 (en) | 2012-07-04 | 2017-04-25 | Makoto Shizukuishi | Stacked solid-state image sensor and imaging apparatus including the same |
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