JPS6150397B2 - - Google Patents

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JPS6150397B2
JPS6150397B2 JP56044650A JP4465081A JPS6150397B2 JP S6150397 B2 JPS6150397 B2 JP S6150397B2 JP 56044650 A JP56044650 A JP 56044650A JP 4465081 A JP4465081 A JP 4465081A JP S6150397 B2 JPS6150397 B2 JP S6150397B2
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anode
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Waanaa Betsuku Hansu
Furankurin Hoiitorei Junia Kaaru
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RCA Corp
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Description

【発明の詳細な説明】 この発明は金属酸化物半導体電界効果トランジ
スタ（以下MOSFETと呼ぶ）のような絶縁ゲー
ト電界効果トランジスタ（以下IGFETと呼ぶ）
に関し、特に電力用竪型２重拡散MOSFET（以
下VDMOSと呼ぶ）および竪型溝付MOSFET
（以下VMOSと呼ぶ）に関する。
従来のIGFETは、電流がソース領域から基体
領域内のチヤンネルを介してドレン領域に流れる
ユニポーラトランジスタであり、ソース、チヤン
ネルおよびドレンの各領域はＮまたはＰの導電型
で形成され、基体領域はこれとは逆の導電型で形
成されている。チヤンネルは近くのゲート電極の
電荷により形成された静電界によつて（エンハン
スメント型装置では）形成または（デプレツシヨ
ン型装置では）除去される。一般にゲート電極は
（ソース領域とドレン領域の上にそれぞれ配置さ
れた）ソース電極とドレン電極の間にあり、
MOSFET装置では酸化層によつて半導体表面か
ら絶縁されている。
竪型MOSFETでは、ソース電極とドレン電極
が互いに反対側の半導体表面にあり、装置を実質
的に縦方向（半導体表面に対して垂直）に流れる
電流を生成する。竪型VDMOS装置では基板が実
質的に平坦で、ゲート電極がソース電極と同じ半
導体表面上にあがる、竪型VMOS装置では基板の
一方の面に溝が形成され、ゲートがその溝の表面
に配置されている。
上記２つの竪型MOSFETはソース、基体およ
びドレンの各領域を有する３層装置であるが、こ
の発明では、これに少数キヤリヤが注入される第
４の層（以後陽極と呼ぶ）が追加されている。こ
れは４層装置を構成するが、４つの半導体領域の
導電度と寸法形状とを再生サイリスタを形成しな
いように調整している。バイポーラ効果は極力小
さくされている。しかしこの発明による４層装置
は、従来の竪型MOSFETと比較して動作特性の
よい電界制御トランスタとして実質的に動作す
る。
この発明の竪型MOSFETは、直列に隣接し、
交互に逆の導電型を持つソース、基体、ドレンお
よび陽極の各領域を含む半導体基板を有する。基
体領域は基板の一方の表面に隣接し、ソース領域
とドレン領域は基体内に上記基板表面に接するチ
ヤンネル部を区画するように隔離されている。基
体およびドレン各領域の導電度および形状は、こ
の装置が実質的に非再生トランジスタとして動作
するように調整されている。この装置の動作中陽
極領域はドレン領域に少数キヤリヤを注入し、こ
れにつて順方向コンダクタンスを高めつつ装置の
しきい値電圧と導通低孔値を低下させる。
次に添付図面を参照しつつこの発明をさらに詳
細に説明する。
第１図に示した従来のVDMOS装置１０は互い
に反対側の第１および第２の表面１４，１６と交
互に逆の導電型を持つて互いに隣接するソース領
域１８、基体領域２０およびドレン領域２２を有
する実質的に平坦な基板１２を含む。ドレン領域
２２は一般に第２の表面１６に隣接する比較的高
導電度の部分２４と、第１の表面１４まで延びる
低導電度材料の延長ドレン部分２６から成る。代
表的形状ではこの延長ドレン領域２６によつて隔
離された１対の基体領域２０が第１の表面１４か
ら基板内に延びて１対の基体ドレン間PN接合２
３を形成、これに対応する１対のソース領域１８
が基体領域２０の境界線内において第１の表面１
４から基板内に延びている。このソース領域１８
は各基体領域２０の第１の表面に１対のチヤンネ
ル領域２８を区画するようにその間に延びたドレ
ン領域２２に対して位置決めされている。
第２の表面１６にはその全面にドレン電極３０
が配置され、ドレン領域２２の比較的高導電度の
部分２４に接触している。第１の表面１４ではソ
ース電極３２がチヤンネル部２８から離れた領域
で各ソース領域１８と基体領域２０に接触し、ゲ
ート３４が１対のチヤンネル部２８とその間に延
びるドレン領域２６とに跨がつて配置されてい
る。ゲート３４は一般に第１の表面１４上の酸化
物層３６とその上の電極３８を含んでいる。
第２図に示すように、この発明のVDMOS装置
４０も第１および第２の主表面４４，４６を両側
に有する実質的に平坦な基板４２を含むが、第１
の導電型で実質的に平板状の陽極領域４８が第２
の主表面４６に隣接している。この陽極領域の全
面に第２の導電型のドレン領域５０が配置され、
これが第１の表面４４まで延びている。このドレ
ン領域５０によつて分離された第１の導電型の１
対の基体領域５２が第１の表面４４から基板４２
内に延びて１対の基体ドレン間PN接合５３を形
成している。これに対応する１対の第２の動電型
ソース領域５４が基体領域５２の境界線内で第１
の表面４４から基板内に延びている。このソース
領域５４は各基体領域５２の第１の表面に１対の
チヤンネル部５６を区画するようにその間のドレ
ン領域５０に対して位置決めされている。
第２の表面にはその全面に陽極電極５８が配置
されて陽極領域４８に接触し、第１の表面では１
対のソース電極６０と、ゲート酸化物６２とゲー
ト電極６４から成るゲート６１とが第１図の装置
１０について述べたと同様の形状で配置されてい
る。この実施例では装置４０がMOSFETで、酸
化物６２が電極６４の下にあるが、この酸化物を
Si3N4のような他の絶縁材料に代えても動作する
装置が得られることを理解すべきである。
竪型溝付MOSFET装置７０に実施したこの発
明を第３図に示す。このVMOS装置７０は第１お
よび第２の主表面７４，７６を両側に有する基板
７２を含み、第１の導電型で実質的に平板状の陽
極領域７８がこの第２の表面７６に隣接し、第２
の導電型で実質的に平板状のドレン領域８０がこ
の陽極領域７８の全面に配置されている。また第
１の導電型の基体領域８２が第１の表面から基板
内に延びてドレン領域８０と基体ドレン間PN接
合８３を形成している。
基板の第１の表面７４には基体領域８２を遮断
するように溝８４が陥入し、この溝８４によつて
分離された１対の第２の導電型のソース領域８６
がその第１の表面７４から基板内へ延びている。
このソース領域８６は第１の表面７４で溝に隣接
し、かつ基体領域８２の溝面でチヤンネル部８８
の長さを区画するようにドレン領域８０から分離
されている。
図示の実施例では溝８４はＶ字状であるが、こ
れに限定されないことを理解すべきである。例え
ば、溝８４の断面形状は曲線状（例えばＵ字
状）、半導体表面７４に対して直角な壁面を有す
る矩形または平坦な（すなわち半導体面７４に平
行な）底面を有する実質的なＶ字状とすることも
できる。
溝８４の表面にはゲート９０が配置されてい
る。これもチヤンネル部８８の上の酸化物９２と
その上の電極９４とを含み、その酸化物９２も他
の絶縁材料に代えることができる。１対のソース
電極９６が第１の表面７４においてソース領域お
よび基体領域８２に接し、陽極電極９８が第２の
表面７６において陽極領域７８に接している。
VMOS装置７０の動作原理はVDMOS装置と実
質的に同様であるが、基本的差異はVDMOS装置
ではゲートが主半導体面上に配置され、チヤンネ
レ部が主半導体面で基体面で基体領域に生成され
るのに対し、VMOS装置ではゲートが溝面上に配
置され、チヤンネル部がその溝面で基体領域に生
成される点である。
この発明は装置がドレン領域に直列に少数キヤ
リヤ注入用陽極領域を有する電界効果トランジス
タとして動作するように４つの半導体領域の導電
度と寸法形状を調整することによつて達せられ
る。これは４層装置であるが、再生特性を有する
サイリスタとして動作しない。各４層装置４０，
７０は２つのトランジスタ、すなわちソース領
域、基体領域およびドレン領域からなるもの（以
後トランジスタ１と呼ぶ）と陽極領域、ドレン領
域および基体領域からなるもの（以後トランジス
タ２と呼ぶ）とを含むと考えることができる。ト
ランジスタ１はソース領域からドレン領域への順
方向電流利得α１を有し、トランジスタ２は陽極
領域から基体領域への順方向電流利得α２を有す
る。この発明ではトランジスタ１，２の電流利得
の合計値（α１＋α２）が１を超えないのが原則
で、これによつて電荷キヤリヤの再生が制限さ
れ、サイリスタ動作が抑止される。α１＋α２＜
１である限り、α１＞α２、α１＜α２，α１＝
α２のどの場合も装置は動作することできる。
電流利得α１，α２は、例えばソース領域と陽
極領域とを相対的に高導電度に維持しつつ基体領
域とドレン領域との相対導電度を変化させること
によつて操作することができる。例えばソース、
本体、ドレン、陽極の導電度がそれぞれＮ＋、Ｐ
＋、Ｎ、Ｐ＋型のときは、一般にα１＜α２の装
置が得られ、Ｎ＋、Ｐ、Ｎ＋、Ｐ型のときには一
般にα１＞α２になる。α１＞α２のときは比較
的低いしきい値電圧ＶTHを示す比較的高感度の装
置が得られるが、この装置は導通抵抗ＲONが低
く、比較的低いゲート電圧で制御でき、比較的低
電圧のスイツチングに適している。またα１＜α
２のときは一般に順方向コンダクタンスの高い装
置が得れる。ＶTHは上述（α１＞α２）の構成よ
り高くなるが、（陽極からドレンへのキヤリヤ注
入によつて生ずる）高い順方向コンダクタンスの
ために、高電圧のスイツチングに特に適してい
る。
ドレン領域内の導電度勾配を変えることによ
り、この装置にさらに優れた性能（低いＶTH、高
い降伏電圧、短かいスイツチング時間等）を付与
するとができる。例えば装置４０，７０のどちら
も、ドレン領域５０または８０に陽極４８または
７８に隣接した実質的に平坦な比較的高導電度
（Ｎ＋）の部分５１または８１を追加し、ドレン
５０はたは８０の残部を比較的低導電度（Ｎ−）
のドレン領域５５まはは８５とすることができ
る。
前述のように、この発明を実施したFETは低
電圧および高電圧のどちらのスイツチングにも適
している。α１＞α２（例えばα１＝0.7、α２
＝0.1のとき、この装置はソース・ドレン間電圧
ＶSDが約40〜150ボルトの範囲にある用途に最適
で、このような装置の電流電圧特性の１例を第４
図に曲線で示す。横軸はＶSD、縦軸は電流密度
ＪDをそれぞれ表わす。曲線はこの装置がＶTH
より著しく高いゲート・ソース間電圧ＶGSで動作
するときの実効導通抵抗ＲONを表わし、曲線は
同様の動作条牛における従来法装置のＲONを表わ
す。２つの曲線の交点以上の電流密度ではこの発
明の装置の方が順方向電圧降下が小さい。
ＶSDが約150〜2000ボルトの高電圧のスイツチ
ングに適用する場合、この発明はα１＜α２（例
えば、α１＝0.1、α２＝0.7）となる構成に関係
する。このような装置に対する近似電流電圧特性
を第５図に曲線で示し、これに匹敵する従来法
装置の特性を曲線Ｎで示す。高電圧用の場合、装
置４０および７０は低電圧装置（第４図の曲線
）に比較してＶTHを幾分上昇するが、従来法装
置に比較して極めて高い導電度と極めて低いＲON
を示す。
１対のソース、基体およびチンネル領域を具備
する上記のVDMOS装置およびVMOS装置７０
は、この発明の普遍化推奨実施例を表わしている
ことに注意されたい。単一の本体、ソースおよび
チヤンネル領域を含む装置でまた有用であり、ま
た図にはＮチヤンネル装置を形成する導電型の半
導体領域が示されているが、図示の導電型とすべ
て逆にすれば動作し得るＰチヤンネルにすれば動
作得るＰチヤネル装置ができる。
VDMOS装置４０およびVMOS装置７０の双方
をさらに大きな装置に組込むこともできることも
理解すできである。例えばその大きな装置に図示
のVDMOS装置４０またはVMOS装置７０の断面
を有する複数個の部分を含ませることができる。
この複数個の装置は半導体技術分野において公知
の櫛型格子または曲折ゲートの形成に構成するこ
ともできる。
【図面の簡単な説明】
第１図は従来法のVDMOS装置の縦断面図、第
２図はこの発明を実施したVDMOS装置の縦断面
図、第３図は同じVMOS装置の縦断面図、第４図
はこの発明による低電圧用装置を従来法の低電圧
用装置との電気的性能の比較図、第５図はこの発
明による高電圧装置と従来の高電圧用装置との電
気的性能の比較図である。 ４２……基板、４８……陽極部、５０……ドレ
ン、５２……基体、５４…ソース、５６……チヤ
ンネル部。

Claims (1)

    【特許請求の範囲】
  1. １ 直列に隣接し、交互に逆の導電型を持つソー
    ス領域、基体領域およびドレン領域を有する半導
    体基板を具備し、上記基体領域が上記基板の一方
    の表面に隣接し、上記ソース領域とドレン領域が
    上記基体領域内に上記表面に接するチヤンネル領
    域を区画するように間隔を隔てられ、上記ドレン
    領域に隣接してこれと逆の導電型の陽極領域が設
    けられ、上記ソース領域、基体領域およびドレン
    領域が第１の順方向電流利得を有し、上記陽極領
    域、ドレン領域および基体領域が第２の順方向電
    流利得を有し、この第１および第２の利得の和が
    １より小さいことを特徴とする竪型MOSFET装
    置。
JP4465081A 1980-03-25 1981-03-25 Vertical mos-fet device Granted JPS56150870A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
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Publications (2)

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JPS56150870A JPS56150870A (en) 1981-11-21
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JP (1) JPS56150870A (ja)
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