JP3244022U - パワー電界効果トランジスタおよび製造方法 - Google Patents

パワー電界効果トランジスタおよび製造方法 Download PDF

Info

Publication number
JP3244022U
JP3244022U JP2023600062U JP2023600062U JP3244022U JP 3244022 U JP3244022 U JP 3244022U JP 2023600062 U JP2023600062 U JP 2023600062U JP 2023600062 U JP2023600062 U JP 2023600062U JP 3244022 U JP3244022 U JP 3244022U
Authority
JP
Japan
Prior art keywords
trench
regions
region
field effect
effect transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2023600062U
Other languages
English (en)
Inventor
ビルツ，ステファン
クノール，ラース
クランツ，ルカス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Energy Ltd
Original Assignee
Hitachi Energy Switzerland AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Energy Switzerland AG filed Critical Hitachi Energy Switzerland AG
Application granted granted Critical
Publication of JP3244022U publication Critical patent/JP3244022U/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0865—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0882—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一実施形態では、パワー電界効果トランジスタ（１）は、半導体本体（２）の上面（２０）にある少なくとも２つのソース領域（２１）と、半導体本体（２）の裏面（２３）にあるドレイン領域（２２）と、半導体本体（２）内の少なくとも２つの電荷障壁領域（２４）であって、ソース領域（２１）の各々とドレイン領域（２２）との間に電気的に電荷障壁領域（２４）のうちの１つが存在するような、電荷障壁領域（２４）と、半導体本体（２）内のトレンチ（４）内に位置するゲート電極（３）とを備え、電荷障壁領域（２４）は、トレンチ（４）に隣接して位置し、トレンチ（４）の隣にあり、上面（２１）およびトレンチ（４）の主伸長方向（Ｌ）に垂直な第１の平面（Ａ）で見て、上面（２１）は、ソース領域（２１）のみによって形成される。

Description

明細書
パワー電界効果トランジスタが提供される。このような電界効果トランジスタの製造方法も提供される。
米国特許出願公開第２００５／０２５８４７９Ａ１号、米国特許第７，６９６，５９９Ｂ２号、および米国特許第６，７１０，４０３Ｂ２号は、トレンチＭＯＳＦＥＴを参照している。
解決しようとする課題は、高い電流密度で動作可能なパワー電界効果トランジスタを提供することである。
この目的は、とりわけ、独立請求項に規定されるパワー電界効果トランジスタおよび製造方法によって達成される。例示的なさらなる発展形態は、従属請求項の主題を構成する。
例えば、パワー電界効果トランジスタは、ゲート電極を収容する少なくとも１つのトレンチの近傍の半導体本体の上面のソース領域を使用する。任意選択的に、ダブルゲート構造および／または複数のトレンチが、高い電流密度を達成するために使用される。
少なくとも１つの実施形態において、パワー電界効果トランジスタは、半導体本体の上面にある少なくとも２つのソース領域と、半導体本体の裏面にある少なくとも１つのドレイン領域と、半導体本体内の少なくとも２つの電荷障壁領域であって、ソース領域の各々と少なくとも１つのドレイン領域との間に電気的に電荷障壁領域のうちの１つが存在するような、電荷障壁領域とを備える。さらに、パワー電界効果トランジスタは、半導体本体内の少なくとも１つのトレンチ内に少なくとも部分的に位置する少なくとも１つのゲート電極を含み、少なくとも２つの電荷障壁領域は、少なくとも１つのトレンチに隣接して位置する。少なくとも１つのトレンチの隣にあり、上面に垂直かつ少なくとも１つのトレンチの主伸長方向に垂直な第１の平面で見て、半導体本体の上面は、少なくとも２つのソース領域によって、例えば、少なくとも２つのソース領域のみによって形成される。
例えば、パワー電界効果トランジスタは、短チャネル効果を抑制しながら高いオン状態電流を提供する自己整合マルチゲートトレンチＳｉＣパワーＭＯＳＦＥＴである。
例として、パワー電界効果トランジスタは、複数の結晶面を有するチャネル領域を含む半導体本体を備えることができる。チャネル領域はまた、電荷障壁領域として識別されてもよい。トレンチ壁を有する複数のトレンチがある場合、トレンチの各々はチャネル領域を通って延在することができ、トレンチの幅およびトレンチ間の距離は、チャネル領域内の電子がチャネル領域の他の結晶面と比較して電子移動度が高い結晶面内でトレンチ壁に沿って移動するようなものである。電子移動度が向上した結晶面は、例えば、半導体本体の表面、おそらくはトレンチ壁に位置していてもよい。結晶面とは、結晶格子構造が周期的に繰り返されるエピタキシャル層などの結晶格子における面を指す。
パワー電界効果トランジスタは、複数のゲートを単一のデバイスに組み込むマルチゲートＭＯＳＦＥＴであってもよい。換言すれば、「マルチゲート」は、多数のゲート電極がデバイス内に設けられることを意味し得る。複数のゲート電極は、複数のゲート電極が単一のゲートとして、または独立したゲートコンタクトとして電気的に動作できるように、単一の共通ゲートコンタクトによって制御されてもよい。
とりわけ、本明細書に記載のパワー電界効果トランジスタの一態様は、トレンチおよびワイヤの非常に狭い構造を提供することであり、ワイヤは、例えば、エピタキシャル層によって形成されたトレンチ間の構造である。換言すれば、トレンチ幅、ならびにトレンチ間の構造の厚さおよび幅は、ワイヤ内の体積反転を達成するために可能な限り小さい寸法にされる。これにより、増強されたゲート静電制御およびより高いセル密度によるより高いオン状態電流が可能になる。さらに、より低いチャネルドーピングおよびより高い反転層キャリア移動度に起因して、より高いオン状態電流が提供される。
換言すれば、本明細書に記載のパワー電界効果トランジスタの非常に狭い構造は、体積反転プロセスを提供することができる。それにより、チャネル領域全体にわたる改善されたまたは均一な電子速度および移動度分布を得ることができ、その結果、より良好なオフ状態リーク制御および短チャネル効果の抑制がもたらされる。
短チャネル効果は、例えば順方向のゲート静電制御の強化により抑制される。換言すれば、パワー電界効果トランジスタは、ＭＯＳセル全体のスケーリング、すなわち、トレンチ密度、トレンチ幅、およびチャネル長を含むすべての次元のスケーリングを提供する。これにより、電流密度を大幅に増加させることができ、したがって静的性能を向上させることができる。パワー電界効果トランジスタのすべての言及された寸法を縮小することによって、寄生容量の面積が一定のままであるため、ゲート－ドレイン間容量（ＣＧＤ）などの寄生容量は増加しないことが示されている。さらに、提案された設計により、チャネルドーピングを大幅に低減することができる。
パワー電界効果トランジスタは、ｐｎｐトランジスタに加えてｎｐｎトランジスタであってもよい。さらに、以下では、「ソース」という用語は、ゲート電極に隣接する上面の領域を指し、「ドレイン」という用語は、裏面およびゲート電極の反対側の少なくとも１つの領域を指す。しかしながら、理解を高めるために、ここでは一貫して第１の変形例、すなわち上面のソース領域および裏面のドレイン領域が記載されているが、第２の変形例、すなわち上面のドレイン領域および裏面の少なくとも１つのソース領域についてもすべてのそれぞれの特徴が等しく開示されている。
チャネル領域とも呼ばれる少なくとも２つの電荷障壁領域がソース領域の各々と少なくとも１つのドレイン領域との間に電気的にあることは、電流がそれぞれのソース領域から割り当てられた電荷障壁領域を通ってドレイン領域に流れることを意味し得る。電荷障壁領域はまた、ソース領域の各々と少なくとも１つのドレイン領域との間に幾何学的に位置することが可能である。
少なくとも１つのゲート電極は、少なくとも１つのトレンチ内に完全に位置してもよい。複数のトレンチおよびゲート電極が存在する場合、これはトレンチおよび割り当てられたゲート電極の各対に適用され得る。
少なくとも２つの電荷障壁領域が少なくとも１つのトレンチに隣接して位置することは、それぞれの電荷障壁領域が少なくとも１つのトレンチのトレンチ壁に接触することを意味することができる。トレンチ壁は、半導体本体の成長方向と平行に、またはほぼ平行に配向されてもよい。「約」は、最大３０°または最大２０°または最大１０°の許容誤差を指すことができ、「平行」または「垂直」という用語に同じ許容誤差を適用することができる。
少なくとも１つのトレンチの主伸長方向は、上面の上面視でトレンチが最大の広がりを有する方向を指すことができる。例えば、少なくとも１つのトレンチは、上面視で長方形の形状である。少なくとも１つのトレンチの長さは、少なくとも１つのトレンチの幅を、例えば少なくとも１０倍、または少なくとも１００倍、または少なくとも５００倍大きく超える可能性があるため、少なくとも１つのトレンチは、上面視で直線として近似され得る。
半導体本体の上面が完全にソース領域によって形成される、少なくとも１つのトレンチの隣にあり第１の平面で見た占有エリアは、少なくとも１つのゲート電極に起因する電界が半導体本体内の電荷キャリア移動に支配的な影響を有するトレンチに直接隣接するストリップを指すことができる。代替的または追加的に、前記占有エリアは、少なくとも１つのトレンチの幅の少なくとも３０％または少なくとも６０％の幅、および／または少なくとも０．３μｍまたは少なくとも０．６μｍの幅を有する。トレンチの幅は、それぞれのトレンチに割り当てられた２つのソース領域の間の半導体本体の上面におけるトレンチの範囲であってもよい。
ゲート電極は、半導体本体に設けられる。ゲート電極と半導体本体との間には、ゲート酸化物のような電気絶縁性材料が存在する。ゲート電極を電気的にアドレス指定することによって、パワー電界効果トランジスタの意図された使用において、ソース領域とドレイン領域との間の電流の流れを制御することができる。すなわち、少なくとも１つのゲート電極上の電圧に応じて、電荷障壁領域はそれに対応して電流の流れを可能にする。
少なくとも１つの実施形態によれば、ソース領域および少なくとも１つのドレイン領域は、第１の導電型である。電荷障壁領域は、第２の反対の導電型である。例えば、第１の導電型はｎであり、第２の導電型はｐであり、またはその逆である。
以下では、主に最初に言及した場合、すなわち、第１の導電型がｎであり、第２の導電型がｐである場合について説明するが、提示した情報は、２番目に言及した場合、すなわち、第１の導電型がｐであり、第２の導電型がｎである場合にも同様に当てはまる。
本明細書に記載のパワー電界効果トランジスタは、例えば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、金属絶縁体半導体電界効果トランジスタ（ＭＩＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、および接合ゲート電界効果トランジスタ（ＪＦＥＴ）を含む、またはそれらからなる群から選択されるデバイスであるか、またはそれらに含まれる。
少なくとも１つの実施形態によれば、半導体本体は、ＳｉＣまたはＳｉのようなシリコン系半導体材料であるか、または半導体本体は、ワイドバンドギャップ材料または化合物半導体材料、例えばＧａＮのようなＩＩＩ－Ｖ化合物半導体材料またはＧａ２Ｏ３のようなＩＩＩ－ＶＩ化合物半導体材料である。
半導体本体は、例えば、イオンの注入によって、または熱処理によって、部分的または完全にドープされた基板であり得る。さらに、半導体本体は、部分的にまたは完全にエピタキシャル成長部分または層シーケンスであってもよく、成長中にドープされるか、またはその後、例えばイオンの注入または熱処理によってドープされる。半導体本体は、１つの半導体材料のみであってもよいが、複数の半導体材料を含む半導体本体も可能である。
少なくとも１つの実施形態によれば、パワー電界効果トランジスタはパワーデバイスであるか、またはそのようなデバイスに含まれる。例えば、パワー電界効果トランジスタは、少なくとも１０Ａまたは少なくとも５０Ａの電荷障壁領域、すなわちチャネル領域を通る最大電流に対して構成される。オプションとして、最大電流は高々５００Ａである。代替的または追加的に、パワー電界効果トランジスタは、少なくとも０．６５ｋＶまたは少なくとも１．２ｋＶの最大電圧に対して構成される。オプションとして、最大電圧は高々６．５ｋＶであってもよい。
少なくとも１つの実施形態によれば、第１の平面で見て、少なくとも１つのゲート電極は、各々が少なくとも１つのトレンチのトレンチ壁に位置する２つの壁領域を備える。例えば、上面に向かって、壁領域は薄くなる。壁領域の厚さは、例えば、少なくとも５０ｎｍまたは少なくとも１００ｎｍであり、および／または高々０．５μｍまたは高々０．２μｍである。
例えば、壁領域は、ポリＳｉであるか、またはＴｉＮ、Ｔｉ、ＴａＮ、Ｗのような少なくとも１つの金属である。
少なくとも１つの実施形態によれば、トレンチの底部は、少なくとも１つのゲート電極を部分的に含まない。底部は裏面側を向いている。例えば、第１の平面で見て、ゲート電極がなく、壁領域がない底部の割合は、トレンチの幅、したがって底部の幅の少なくとも１０％または少なくとも２０％および／または高々８０％または高々５０％である。
少なくとも１つの実施形態によれば、第１の平面で見て、少なくとも１つのトレンチの深さに対する少なくとも１つのトレンチの幅の比は、少なくとも０．６または少なくとも０．８であり、および／または高々１．４または高々１．８である。したがって、第１の平面で見て、トレンチはほぼ正方形の形状であってもよい。
少なくとも１つの実施形態によれば、第１の平面で見て、少なくとも１つのトレンチの幅は、少なくとも０．４μｍまたは少なくとも０．６μｍである。代替的または追加的に、前記幅は高々３μｍまたは高々１．５μｍである。
少なくとも１つの実施形態によれば、第１の平面で見て、少なくとも２つのソース領域の幅は、少なくとも０．１μｍまたは少なくとも０．２μｍまたは少なくとも０．４μｍである。代替的または追加的に、前記幅は高々０．８μｍまたは高々１．５μｍまたは高々３μｍである。
少なくとも１つの実施形態によれば、第１の平面で見て、少なくとも２つのソース領域の幅に対する少なくとも１つのトレンチの幅の比は、高々５または高々３である。代替的または追加的に、前記比は少なくとも０．５または少なくとも０．８である。
少なくとも１つの実施形態によれば、第１の平面で半導体本体の成長方向に沿って見て、少なくとも２つの電荷障壁領域の厚さは、少なくとも０．１μｍまたは少なくとも０．２μｍである。代替的または追加的に、前記厚さは高々０．７μｍまたは高々０．４μｍである。
少なくとも１つの実施形態によれば、ゲート電極の壁領域は互いに電気的に接続され、それによって壁領域は同電位であるように構成される。すなわち、パワー電界効果トランジスタに印加されるゲート電圧は１つのみである。
少なくとも１つの実施形態によれば、壁領域および／またはすべてのゲート電極は、少なくとも１つのトレンチの外側でのみ互いに電気的に接続される。したがって、少なくとも１つのトレンチ内で、壁領域は接続されなくてもよい。したがって、ゲート電極および／または壁領域のための電気接続は、上面で半導体本体の上に適用されてもよい。
少なくとも１つの実施形態によれば、パワー電界効果トランジスタは、少なくとも２つのドープコンタクト領域をさらに備える。例えば、少なくとも２つのドープコンタクト領域は各々、少なくとも２つの電荷障壁領域のうちの１つと直接接触する。少なくとも２つのドープコンタクト領域は、少なくとも２つの電荷障壁領域と同じ導電型であってもよい。少なくとも２つのドープコンタクト領域は、少なくとも２つの電荷障壁領域によって効率的に電気的に接触することができる。
少なくとも１つの実施形態によれば、少なくとも１つのトレンチの隣で、第１の平面と平行な第２の平面で見て、半導体本体の上面は、少なくとも２つのドープコンタクト領域のみによって形成される。少なくとも２つのドープコンタクト領域によってもっぱら形成される前記エリアの幅は、少なくとも２つのソース領域によって形成される占有エリアの幅に対応し得る。
少なくとも１つの実施形態によれば、パワー電界効果トランジスタは、１つまたは複数のソース電極をさらに備える。少なくとも１つのソース電極は、少なくとも２つのソース領域と電気的に接触し、したがって、ソース領域の全部または一部と電気的に接触してもよい。
少なくとも１つの実施形態によれば、少なくとも２つのドープコンタクト領域はまた、少なくとも１つのソース電極と電気的に接触する。したがって、少なくとも２つのソース領域と少なくとも２つのソース領域とが同電位となるように構成することが可能である。したがって、少なくとも２つの電荷障壁領域を、明確に規定された電位に保つことができる。
少なくとも１つの実施形態によれば、パワー電界効果トランジスタは、少なくとも８つのソース領域と、少なくとも８つのドープコンタクト領域とを備える。これは、特定のトレンチに割り当てられたソース領域およびドープコンタクト領域の数に適用され得る。複数のトレンチが存在する場合、より多くのソース領域およびドープコンタクト領域が存在し得る。例えば、トレンチ当たり少なくとも１２個または少なくとも２０個および／または高々１００個または高々４０個のソース領域およびドープコンタクト領域が存在する。これらのソース領域およびドープコンタクト領域は、上面の上面視で、主伸長方向と平行にそれぞれのトレンチの両側に沿って位置してもよい。
少なくとも１つの実施形態によれば、少なくとも１つのトレンチの主伸長方向に沿って見て、上面の上面視で、少なくとも１つのトレンチの両側に、ソース領域とドープコンタクト領域との交互の配列がある。したがって、少なくとも２つの電荷障壁領域を効率的に明確な電位に保つことができる。
少なくとも１つの実施形態によれば、主伸長方向に沿って見て、上面において、ソース領域の長さは、少なくとも５倍または少なくとも１０倍だけドープコンタクト領域の長さを超える。代替的または追加的に、前記差は高々３００倍または高々１００倍である。少なくとも１つのソース領域の長さは、半導体本体の上面におけるそれぞれドープ領域の広がりであってもよい。
少なくとも１つの実施形態によれば、パワー電界効果トランジスタは、半導体本体内に少なくとも１つのドープ電界適応領域をさらに備える。例えば、少なくとも１つのドープ電界適応領域は、少なくとも１つのトレンチに隣接し、トレンチ底部、すなわち、少なくとも１つのトレンチの上面から離れた側に位置する。少なくとも１つのドープ電界適応領域は、トレンチの底部に接触してもよい。少なくとも１つのドープ電界適応領域によって、底部の電界を調整することができる。
例えば、複数のトレンチがある場合、トレンチとドープ電界適応領域との間に１対１の割当てがあり得る。少なくとも１つのドープ電界適応領域および少なくとも１つのトレンチは、上面の上面視で、一致して走ることが可能である。
少なくとも１つの実施形態によれば、少なくとも１つのドープ電界適応領域および少なくとも２つの電荷障壁領域は同じ導電型であるが、異なるドーピング濃度が存在してもよい。例えば、２つ以上のトレンチがある場合、各ドープ電界適応領域は正確に２つの電荷障壁領域に割り当てられる。
少なくとも１つの実施形態によれば、第１の平面において上面と平行な方向に見て、少なくとも１つのドープ電界適応領域は、少なくとも１つのゲート電極と同一平面上で終端する。したがって、上面視で、それぞれのトレンチに割り当てられた壁領域の外縁は、割り当てられたドープ電界適応領域の外縁と一致し得る。
少なくとも１つの実施形態によれば、上面に平行な方向および第１の平面で見て、少なくとも１つのドープ電界適応領域は、少なくとも１つのトレンチから突出する。したがって、少なくとも１つのドープ電界適応領域は、少なくとも１つのトレンチよりも広い。例えば、ドープ電界適応領域の幅は、割り当てられたトレンチの幅の少なくとも１０５％または少なくとも１１０％および／または高々１５０％または高々１３０％である。
少なくとも１つの実施形態によれば、パワー電界効果トランジスタは、半導体本体内に少なくとも１つのドリフト領域を備える。少なくとも１つのドリフト領域は、第１の導電型であってもよいが、ソース領域および少なくとも１つのドレイン領域よりも低いドーパント濃度を有する。厳密に１つのドリフト領域のみが存在することが可能である。
少なくとも１つの実施形態によれば、少なくとも１つのドリフト領域は、少なくとも２つの電荷障壁領域と特定のトレンチに割り当てられた少なくとも１つのドレイン領域との間に位置し、それによって、それぞれのソース領域は、それぞれのトレンチに割り当てられた少なくとも２つの電荷障壁領域によって少なくとも１つのドリフト領域から分離される。したがって、電流は、それぞれのソース領域から割り当てられた電荷障壁領域に流れ、さらにドリフト領域に流れて最終的にドレイン領域に達することができる。
少なくとも１つの実施形態によれば、少なくとも１つのトレンチおよび少なくとも１つのゲート電極は、少なくとも２つの電荷障壁領域よりも裏面に向かってさらに延在する。したがって、少なくとも１つのトレンチは、少なくとも１つのドリフト領域内で終端してもよい。
少なくとも１つの実施形態によれば、少なくとも１つのドープ電界適応領域は、少なくとも１つのドリフト領域に埋め込まれる。例えば、少なくとも１つのドープ電界適応領域は、少なくとも１つのドリフト領域によって少なくとも１つのドレイン領域から、および少なくとも２つの電荷障壁領域から分離される。したがって、電界に対する少なくとも１つのドープ電界適応領域の影響を効率的に調整することができる。
少なくとも１つの実施形態によれば、ソース領域内のドーピング濃度は、少なくとも５×１０１８ｃｍ－３または少なくとも１×１０１９ｃｍ－３または少なくとも２×１０１９ｃｍ－３である。代替的または追加的に、前記ドーピング濃度は、高々２×１０２０ｃｍ－３または高々１×１０２０ｃｍ－３または高々７×１０１９ｃｍ－３である。例えば、前記ドーピング濃度は、１×１０１９ｃｍ－３以上１×１０２０ｃｍ－３以下または２×１０１９ｃｍ－３以上７×１０１９ｃｍ－３以下である。例えば、少なくとも１つのドレイン領域についても同様であってもよい。
少なくとも１つの実施形態によれば、電荷障壁領域、すなわちチャネル領域内のドーピング濃度は、少なくとも５×１０１６ｃｍ－３または少なくとも１×１０１７ｃｍ－３または少なくとも２×１０１７ｃｍ－３である。代替的または追加的に、前記ドーピング濃度は、高々２×１０１８ｃｍ－３または高々１×１０１８ｃｍ－３または高々７×１０１７ｃｍ－３である。例えば、前記ドーピング濃度は、１×１０１７ｃｍ－３以上１×１０１８ｃｍ－３以下または２×１０１７ｃｍ－３以上７×１０１７ｃｍ－３以下である。
少なくとも１つの実施形態によれば、少なくとも１つのドリフト領域内のドーピング濃度は、少なくとも２×１０１５ｃｍ－３、または少なくとも４×１０１５ｃｍ－３、または少なくとも６×１０１５ｃｍ－３である。代替的または追加的に、前記ドーピング濃度は、高々５×１０１６ｃｍ－３または高々１×１０１６ｃｍ－３である。例えば、前記ドーピング濃度は、２×１０１５ｃｍ－３以上５×１０１６ｃｍ－３以下または４×１０１５ｃｍ－３以上１×１０１６ｃｍ－３以下である。
少なくとも１つの実施形態によれば、少なくとも１つのドープ電界適応領域内のドーピング濃度は、電荷障壁領域内、すなわちチャネル領域内のドーピング濃度を少なくとも１．２倍、または少なくとも１．５倍、または少なくとも１．８倍超える。代替的または追加的に、前記差は高々１０倍または高々５倍または高々３倍である。
少なくとも１つの実施形態によれば、パワー電界効果トランジスタは、複数のトレンチを備える。少なくとも各内側トレンチは、２つのソース領域の隣にある。「内側トレンチ」または「内側ソース領域」などは、各長辺に沿って隣接するトレンチまたはソース領域を有するトレンチまたはソース領域を指す。各トレンチが２つのソース領域の隣にあり、その結果、２つの割り当てられた電荷障壁領域を有することが可能である。
少なくとも１つの実施形態によれば、少なくとも３つのソース領域が存在する。各内側ソース領域は、２つのトレンチに割り当てられてもよく、２つのトレンチと接触してもよい。上面視で、トレンチおよび割り当てられたソース領域は、互いに平行に走ることができる。
少なくとも１つの実施形態によれば、トレンチの各々は、ソース領域のうちの２つに割り当てられる。したがって、各トレンチは、その２つの長辺の各々において１つのソース領域と直接接触することができる。
少なくとも１つの実施形態に応じて、パワー電界効果トランジスタは、Ｎ個のトレンチを備え、Ｎは自然数であり、Ｎ≧２であり、Ｎ＋１個のソース領域を備える。
少なくとも１つの実施形態によれば、第１の平面で見て、隣接するトレンチ間で、半導体本体の上面は、Ｎ－１個のソース領域によって完全に形成される。したがって、トレンチ間の第１の平面において、上面にソース領域のみが存在する。これにより、オン状態で特定の高い電流密度が可能になる。
少なくとも１つの実施形態によれば、上面の上面視で、トレンチは互いに平行に走る。トレンチは直線状に成形されてもよい。
例えば、Ｎ≧２０またはＮ≧４０またはＮ≧６０である。代替的または追加的に、４００≧Ｎまたは２５０≧Ｎまたは１５０≧Ｎである。一例として、６０≦Ｎ≦２５０である。
少なくとも１つの実施形態によれば、裏面の大部分または全体を形成する正確に１つのドレイン領域が存在する。「大部分」は、少なくとも８０％または少なくとも９０％または少なくとも９５％を指し得る。
パワー電界効果トランジスタは、例えば、ハイブリッド自動車やプラグイン電気自動車等において、バッテリからの直流電流を電動機の交流電流に変換する車両のパワーモジュール用である。
パワー電界効果トランジスタを製造する方法がさらに提供される。この方法によって、上述の実施形態の少なくとも１つに関連して示されるようなパワー電界効果トランジスタが製造される。したがって、パワー電界効果トランジスタの特徴も本方法について開示されており、逆もまた同様である。
少なくとも１つの実施形態では、本方法は、パワー電界効果トランジスタを製造するためのものであり、例えば記載された順序で、以下のステップ、すなわち、
少なくとも２つのソース領域と、少なくとも１つのドレイン領域と、少なくとも２つの電荷障壁領域とを備える前記半導体本体を、例えば、少なくとも部分的にエピタキシャル成長によって提供することと、
例えば、ドライエッチングのようなエッチングによって、半導体本体内に少なくとも１つのトレンチを作成することと、
例えば、スパッタリングおよび／またはめっきおよび／または蒸着および／または真空堆積によって、少なくとも１つのトレンチ内に少なくとも部分的に位置する少なくとも１つのゲート電極を作成することと、
少なくとも２つのソース領域、少なくとも２つの電荷障壁領域を、例えば、スパッタリングおよび／またはめっきおよび／または蒸着および／または真空堆積および／または溶接および／またははんだ付けによって電気的に接続することと
を含む。ＪＦＥＴの場合、さらに、ゲート電極は、少なくとも２つのソース領域および少なくとも２つの電荷障壁領域に電気的に接続される。
本明細書に記載のパワー電界効果トランジスタおよび方法は、図面を参照して例示的な実施形態によって以下により詳細に説明される。個々の図において同じ要素は、同じ参照番号で示される。しかしながら、要素間の関係は縮尺通りには示されておらず、むしろ個々の要素は、理解を助けるために誇張して示される場合がある。
本明細書に記載のパワー電界効果トランジスタの例示的な実施形態の概略断面図である。 図１のパワー電界効果トランジスタの概略斜視図である。 図１のパワー電界効果トランジスタの概略上面図である。 本明細書に記載のパワー電界効果トランジスタの製造方法の例示的な実施形態の方法ステップの概略断面図である。 本明細書に記載のパワー電界効果トランジスタの製造方法の例示的な実施形態の方法ステップの概略断面図である。 本明細書に記載のパワー電界効果トランジスタの製造方法の例示的な実施形態の方法ステップの概略断面図である。 本明細書に記載のパワー電界効果トランジスタの製造方法の例示的な実施形態の方法ステップの概略断面図である。 本明細書に記載のパワー電界効果トランジスタの例示的な実施形態の概略断面図である。 本明細書に記載のパワー電界効果トランジスタの例示的な実施形態の概略断面図である。 本明細書に記載のパワー電界効果トランジスタの例示的な実施形態の電気的性能の概略図である。 本明細書に記載のパワー電界効果トランジスタの例示的な実施形態の電気的性能の概略図である。 本明細書に記載のパワー電界効果トランジスタの製造方法の概略ブロック図である。 本明細書に記載のパワー電界効果トランジスタの例示的な実施形態の概略断面図である。
図１～図３は、パワー電界効果トランジスタ１の例示的な実施形態を示す。パワー電界効果トランジスタ１は、基板２８およびエピタキシャル成長部２９を有する半導体本体２を備える。例示的な実施形態に示されているものとは対照的に、半導体本体２は、いずれの場合も、基板２８またはエピタキシャル成長部２９のいずれかから完全に構成されてもよく、または基板２８の各主面上にエピタキシャル成長部２９が存在してもよい。
半導体本体２において、例えばエピタキシャル成長部２９には、ソース領域２１が存在する。さらに、半導体本体２には、例えば、基板２８内または基板２８において、半導体本体２の裏面２３を形成するドレイン領域２３が存在する。半導体本体２の成長方向Ｇに沿って、すなわち、エピタキシャル成長部２９の成長方向に沿って、ソース領域２１とドレイン領域２３との間にドリフト領域２７がオプションとして存在する。
さらに、ソース領域２１の各々は、チャネル領域とも呼ばれる複数の電荷障壁領域２４のうちの１つの上にある。したがって、ソース領域２１の各々とドレイン領域２３との間には電気的に、電荷障壁領域２４のうちの１つが存在する。これにより、電荷障壁領域２２を介してソース領域２１からドレイン領域２３に電流が流れる。
図１を比較すると、成長方向Ｇに平行であり、半導体本体２の上面に垂直な第１の平面Ａで見て、いずれの場合もトレンチ壁４１およびトレンチ底部４２を有する複数のトレンチ４がある。図２を比較すると、トレンチ４は、主な広がりの方向に沿って伸長方向Ｌを有する。図１において、伸長方向Ｌは、描画平面と垂直であり、したがって第１の平面Ａと垂直である。
トレンチ４は、ドリフト領域２７で終端する。したがって、トレンチ４は、裏面２３に向かってソース領域２１および電荷障壁領域２４を完全に貫通する。例えば、ソース領域２１および電荷障壁領域２４は、トレンチ４が貫通する面平行な層である。例えば、第１の平面Ａで見て、トレンチ４は長方形の形状であり、それぞれの長方形は丸みを帯びた角を有することができる。
トレンチ４内には、いずれの場合もゲート電極３が存在する。オプションとして、ゲート電極３は、トレンチ壁４１に位置する２つの壁領域３１に分割されてもよい。トレンチ底部４２は、壁領域３１を部分的に含まない。すなわち、ゲート電極３は、ダブルゲート構造である。ゲート電極３は、ゲート酸化物のような絶縁材料３３に埋め込まれる。例えば、トレンチ壁４１およびトレンチ底部４２における絶縁材料３３の厚さは、５０ｎｍ以上０．５μｍ以下である。
図１および図２を参照すると、オプションとして、壁領域３１は、成長方向Ｇに沿って、すなわち上面２０に向かって薄くなり得る。そうでなければ、壁領域３１は一定の厚さとすることができる。例えば、第１の平面Ａで見て、壁領域３１は、上面２０の上端が互いに反対側を向く弧状である。
半導体本体２の活性領域の外側では、図３を参照すると、すべての壁領域３１は、トレンチ４と平行に走る細いトレンチコンタクトライン５４によって、およびより広いゲートランナ５３によって接続することができる。
ゲートランナ５３は、活性領域の周りにフレームを形成することができ、ゲートコンタクト５２に接続される。例えば、ゲートコンタクト５２は、上面２０の角に配置され、例えば、上面２０の高々１０％または高々５％を覆う。オプションとして、トレンチ４と垂直に走る少なくとも１つの横方向コンタクトライン５５がある。横方向コンタクトライン５５、ゲートランナ５３およびトレンチコンタクトライン５４により、すべてのゲート電極３を同電位とすることができる。
ソース領域２１の上には、すべてのソース領域２１に対して共通のソース電極５１がある。表現を簡単にするために、ゲート配線５２、５３、５４、５５もソース電極５１も図１および図２には示されていない。
図２を参照すると、オプションとして、第１の平面Ａと平行な第２の平面Ｂの上面２０にドープコンタクト領域２５がある。例えば、伸長方向Ｌに沿ったソース領域２１の長さｌｓは、ドープコンタクト領域２５の長さｌｄの１０倍以上１００倍以下である。
図２によれば、ドープコンタクト領域２５およびソース領域２１は、トレンチ４と垂直な線に配置される。そうでなければ、ドープコンタクト領域２５およびソース領域２１は、上面２０上に異なる方法で、例えばモザイク状または市松状に配置されてもよい。他のすべての例示的な実施形態においても同様である。
ドープコンタクト領域２５によって、ソース領域２１および電荷障壁領域２４を同電位に保つことができる。したがって、ドープコンタクト領域２５およびソース領域２１はすべて、ソース電極５１によって電気的に接続することができ、ソース電極５１と直接接触することができる。
例えば、ソース領域２１はｎ＋＋ドープされ、任意選択のドープコンタクト領域２５はｐ＋ドープされ、電荷障壁領域２４はｐドープされ、ドリフト領域２７はｎ－ドープされ、基板２８はｎ＋ドープされる。ドレイン領域２３は、基板２８内に一体化されてもよく、例えば、ｎ＋＋ドープされてもよい。すなわち、ドープコンタクト領域２５は、ｐ＋プラグと呼ばれる場合がある。
したがって、例えば、ソース領域２１およびドレイン領域２３内のドーピング濃度は、少なくとも１×１０１９ｃｍ－３であってもよく、および／または電荷障壁領域２４内のドーピング濃度は、１×１０１７ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよく、および／またはドリフト領域２７内のドーピング濃度は、４×１０１５ｃｍ－３以上１×１０１６ｃｍ－３以下であり、および／またはドープコンタクト領域２５内のドーピング濃度は、２×１０１８ｃｍ－３以上２×１０１９ｃｍ－３以下であり、および／または基板２８内のドーピング濃度は、１×１０１７ｃｍ－３以上２×１０１８ｃｍ－３以下である。
したがって、隣接するトレンチ４の間で、上面２０は、第１の平面Ａで見て、ソース領域２１によって全体的に形成される。したがって、高い電流密度を達成することができる。
したがって、パワー電界効果トランジスタ１は、マルチゲートトレンチ構造のＭＯＳＦＥＴデバイスとすることができる。
例えば、図１に示すソース電極５１の一部はシリサイドである。図３に示すソース電極５１の一部は、例えば、Ａｌのような金属である。
電荷障壁領域２４は、ソース領域２１からソース領域２１の下の結晶学的層まで延在する。電荷障壁領域２４は、複数の結晶面（図示せず）を有することができ、そのうちの少なくとも１つの結晶面は、電荷障壁領域２４の他の結晶面と比較して電子移動度が向上している。
ソース領域２１と電荷障壁領域２４との間のトレンチ４の幅ｗｔおよびトレンチ４間の距離ｗｓは、電荷障壁領域２４内の電子が、電子移動度が電荷障壁領域２４の他の結晶面よりも高い少なくとも１つの結晶面に沿って移動するようなものであり得る。
したがって、ソース領域２１と電荷障壁領域２４との間のトレンチ４の幅ｗｔは２μｍ以下であってもよく、トレンチ４間の距離ｗｓも２μｍ以下であってもよい。さらに、電荷障壁領域２４を有するエピタキシャル成長部２９は、六方晶系結晶格子構造を有し、その構造において特定の結晶面に沿った電子移動度を高めるＳｉ系物質から作成することができる。
図４～図７には、パワー電界効果トランジスタ１の製造方法が示されており、図１２の概略ブロック図も参照されたい。
図４によれば、ステップＳ１で、基板２８が提供される。さらに、エピタキシャル成長部２９が作成される（ステップＳ２）。
次に、図５を参照すると、ステップＳ３で、例えばドライエッチングによってトレンチ４が作成される。トレンチ４は、ソース領域２１および電荷障壁領域２４を通って延在する。トレンチ４の深さｄｔに対するトレンチ４の幅ｗｔの比は、例えば高々４０％または高々２０％の許容誤差で、１：１である。
ソース領域２１の幅ｗｓに対するトレンチ４の幅ｗｔの比は、例えば、１または１．５または２を超える。したがって、ソース領域２１の幅ｗｓは、トレンチ４の幅ｗｔよりも大幅に小さくすることができる。
電荷障壁領域２４の厚さ、したがってチャネル長は、０．０５μｍ～０．５μｍ、例えば０．３μｍであってもよい。
これらの値は、他のすべての例示的な実施形態にも適用され得る。
図６において、絶縁材料３３は、トレンチ４内にパッシベーションを提供するために適用される。これは、最初にステップＳ４でトレンチ底部４１がコーティングされ、その後にステップＳ５でトレンチ壁４１がコーティングされるように、多段階方式で行われてもよい。
次に、図６も参照すると、ステップＳ６で、ゲート電極３、したがって壁領域３３が提供される。ステップＳ６は、壁領域３３のみがトレンチ４内に残るようにその後にエッチングされる連続金属層を提供することを含むことができる。ステップＳ６は、ゲートコンタクト５２、ゲートランナ５３、トレンチコンタクトライン５４、および／または少なくとも１つの横方向コンタクトライン５５を形成することを含むことができる。少なくとも１つの横方向コンタクトライン５５は、トレンチ４内へと延在し、トレンチ４を横切って延在して、すべての壁領域３３を確実に接続することができる。
図７によれば、ステップＳ７で、絶縁材料３３のさらなる部分が、壁領域３３を埋め込むために適用される。
次に、同じく図７を比較すると、ステップＳ８で、任意選択のドープコンタクト領域２５にも接触することができるゲート電極５１が適用される。
それ以外は、図４～図７についても図１～図３と同様である。
図１～図７に示されているものとは対照的に、図８によれば、ゲート電極３はダブルゲート構造ではなく、ゲート電極３はトレンチ４の各々において１つずつである。他のすべての例示的な実施形態においても同様であり得る。
すべてのトレンチ４および割り当てられたドープ領域は、半導体本体２全体にわたって同じ様式であり得る。あるいは、例えば、半導体本体２のエッジ領域において、異なる種類のトレンチが存在していてもよい。
それ以外は、図８についても図１～図７と同様である。
図９によれば、ｐ型であってもよく、電荷障壁領域２４とドープコンタクト領域２５との間にドーピング濃度を有してもよい、ドープ電界適応領域２６がある。例えば、ドープ電界適応領域２６はドリフト領域２７内に埋め込まれ、それぞれのトレンチ４と直接接触する。
図９に示すように、ドープ電界適応領域２６は、横方向においてゲート電極３と同一平面上で終端することができる。したがって、ドープ電界適応領域２６は、第１の平面Ａで見て、トレンチ４よりも狭くすることができる。この配置により、高い電流密度および直線的な電流の流れを達成することができ、ソース領域２１とドレイン領域２３との間の抵抗を低く保つことができる。
これとは対照的に、図１３を参照すると、ドープ電界適応領域２６はそれぞれのトレンチ４よりも広い。この構成により、より安全な電流阻止挙動を達成することができる。
図１２を比較すると、ドープ電界適応領域２６は、ステップＳ３とステップＳ４との間のステップＳ９において作成することができる。
それ以外は、図９および図１３についても図１～図８および図１０～図１２と同様である。
図１０は、電荷障壁領域２４に対する５×１０１６ｃｍ－３のドーピング濃度を有する、図１～図３の実施形態によるＭＯＳＦＥＴデバイス１の性能を概略的に示す。参照文字Ｃ１によって示される曲線は、０．５μｍのトレンチ間の距離ｗｓを有するデバイスに対応する。参照文字Ｃ２によって示される曲線は、１．０μｍのトレンチ間の距離ｗｓを有するデバイスに対応する。参照文字Ｃ３によって示される曲線は、２．０μｍのトレンチ間の距離ｗｓを有するデバイスに対応する。ドレイン領域２３の電圧はいずれの場合も２Ｖであり、厚さｔｃは３００ｎｍであり、ドリフト領域２７の厚さは１５μｍであり、ドーピングレベルは４×１０１５ｃｍ－３である。
図１１は、電荷障壁領域２６における８×１０１６ｃｍ－３のドーピング濃度を有するＭＯＳＦＥＴデバイス１の性能を概略的に示す。参照文字Ｍ１によって示される曲線は、０．５μｍのトレンチ間の距離を有するデバイスに対応する。参照文字Ｍ２によって示される曲線は、１．０μｍのトレンチ間の距離を有するデバイスに対応する。参照文字Ｇによって示される曲線は、２．０μｍのトレンチ間の距離を有するデバイスに対応する。それ以外は、図１０と同じことが当てはまる。
図１０および図１１から分かるように、電荷障壁領域２４のドーピング濃度を低減して、高い電流密度を維持しながらより急峻なスイッチング挙動を達成することができる。
なお、ここで説明する考案は、例示的な実施形態を用いて説明した内容に限定されるものではない。むしろ、本考案は、この特徴またはこの組合せ自体が請求項または例示的な実施形態において明示的に示されていなくても、特に請求項における特徴の任意の組合せを含む、任意の新規な特徴および特徴の任意の組合せを包含する。
１ パワー電界効果トランジスタ
２ 半導体本体
２０ 上面
２１ ソース領域
２２ ドレイン領域
２３ 裏面
２４ 電荷障壁領域
２５ ドープコンタクト領域
２６ ドープ電界適応領域
２７ ドリフト領域
２８ 基板
２９ エピタキシャル成長部
３ ゲート電極
３１ 壁領域
３３ 絶縁材料
４ トレンチ
４１ トレンチ壁
４２ トレンチ底部
５１ ソース電極
５２ ゲートコンタクト
５３ ゲートランナ
５４ トレンチコンタクトライン
５５ 横方向コンタクトライン
５６ 終端
Ａ 第１の平面
Ｂ 第２の平面
Ｃ… データ曲線
ｄｔ 少なくとも１つのトレンチの深さ
Ｌ トレンチの伸長方向
ｌｄ ドープコンタクト領域の長さ
ｌｓ ソース領域の長さ
Ｍ… データ曲線
Ｓ… 方法ステップ
ｔｃ 少なくとも２つの電荷障壁領域の厚さ
ｗｓ 少なくとも２つのソース領域の幅
ｗｔ 少なくとも１つのトレンチの幅

Claims (15)

  1. 半導体本体（２）の上面（２０）にある少なくとも２つのソース領域（２１）と、
    前記半導体本体（２）の裏面（２３）にある少なくとも１つのドレイン領域（２２）と、
    前記半導体本体（２）内の少なくとも２つの電荷障壁領域（２４）であって、前記ソース領域（２１）の各々と前記少なくとも１つのドレイン領域（２２）との間に電気的に前記電荷障壁領域（２４）のうちの１つが存在するような、少なくとも２つの電荷障壁領域（２４）と、
    前記半導体本体（２）内の少なくとも１つのトレンチ（４）内に少なくとも部分的に位置する少なくとも１つのゲート電極（３）と
    を備えるパワー電界効果トランジスタ（１）であって、
    前記少なくとも２つの電荷障壁領域（２４）は、前記少なくとも１つのトレンチ（４）に隣接して位置し、
    前記少なくとも１つのトレンチ（４）の隣にあり、前記上面（２１）に垂直かつ前記少なくとも１つのトレンチ（４）の主伸長方向（Ｌ）に垂直な第１の平面（Ａ）で見て、前記半導体本体（２）の前記上面（２１）は、前記少なくとも２つのソース領域（２１）のみによって形成される、パワー電界効果トランジスタ（１）。
  2. 前記第１の平面（Ａ）で見て、前記少なくとも１つのゲート電極（３）は、前記少なくとも１つのトレンチ（４）のトレンチ壁（４１）に位置する２つの導電性壁領域（３１）を備え、
    前記トレンチ（４）のトレンチ底部（４２）は、前記少なくとも１つのゲート電極（３）を部分的に含まず、
    前記第１の平面（Ａ）で見て、
    前記少なくとも１つのトレンチ（４）の深さ（ｄｔ）に対する前記少なくとも１つのトレンチ（４）の幅（ｗｔ）の比は、０．６以上１．８以下であること、
    前記少なくとも１つのトレンチ（４）の前記幅（ｗｔ）は、０．４μｍ以上３μｍ以下であること、
    前記少なくとも２つのソース領域（２１）の幅（ｗｓ）は、０．２μｍ以上１．５μｍ以下であること、
    前記少なくとも２つのソース領域（２１）の前記幅（ｗｓ）に対する前記少なくとも１つのトレンチ（４）の前記幅（ｗｔ）の比は、０．８以上５以下であること、および
    前記少なくとも２つの電荷障壁領域（２４）の厚さ（ｔｃ）は、０．１μｍ以上０．７μｍ以下であること
    のうちの少なくとも１つが成り立つ、先行する請求項に記載のパワー電界効果トランジスタ（１）。
  3. 前記壁領域（３１）は前記少なくとも１つのトレンチ（４）の外側で互いに電気的に接続されることにより、すべての前記壁領域（３１）は同電位であるように構成される、
    先行する請求項に記載のパワー電界効果トランジスタ（１）。
  4. 各々、前記少なくとも２つの電荷障壁領域（２４）のうちの１つと直接接触し、前記少なくとも２つの電荷障壁領域（２４）と同じ導電型である、少なくとも２つのドープコンタクト領域（２５）をさらに備え、
    前記少なくとも１つのトレンチ（４）の隣で、前記第１の平面（Ａ）と平行な第２の平面（Ｂ）で見て、前記半導体本体（２）の前記上面（２１）は、前記少なくとも２つのドープコンタクト領域（２５）によって形成され、
    前記少なくとも２つのドープコンタクト領域（２５）は、前記少なくとも２つの電荷障壁領域（２４）によって電気的に接触する、
    先行する請求項のいずれか１項に記載のパワー電界効果トランジスタ（１）。
  5. 少なくとも１つのソース電極（５１）をさらに備え、
    前記少なくとも１つのソース電極（５１）は、前記少なくとも２つのドープコンタクト領域（２５）および前記少なくとも２つのソース領域（２１）と電気的に接触することにより、前記少なくとも２つのソース領域（２１）および前記少なくとも２つの電荷障壁領域（２５）は同電位であるように構成される、
    先行する請求項に記載のパワー電界効果トランジスタ（１）。
  6. 少なくとも８つのソース領域（２１）と、少なくとも８つのドープコンタクト領域（２５）とを備え、
    前記少なくとも１つのトレンチ（４）の前記主伸長方向（Ｌ）に沿って見て、前記上面（２０）の上面視で、前記少なくとも１つのトレンチ（４）の隣の両側に、前記ソース領域（２１）と前記ドープコンタクト領域（２５）との交互の配列がある、
    請求項４または５に記載のパワー電界効果トランジスタ（１）。
  7. 前記主伸長方向（Ｌ）に沿って見て、前記上面（２０）において、前記ソース領域（１０）の長さ（ｌｓ）は、５倍以上２００倍以下だけ前記ドープコンタクト領域（２５）の長さ（ｌｄ）を超える、
    先行する請求項に記載のパワー電界効果トランジスタ（１）。
  8. 前記半導体本体（２）内において、前記少なくとも１つのトレンチ（４）に隣接し、トレンチ底部（４２）に、少なくとも１つのドープ電界適応領域（２６）をさらに備え、
    前記少なくとも１つのドープ電界適応領域（２６）および前記少なくとも２つの電荷障壁領域（２４）は、同じ導電型であるが、異なるドーピング濃度を有する、
    先行する請求項のいずれか１項に記載のパワー電界効果トランジスタ（１）。
  9. 前記上面（２０）と平行な方向に見て、前記少なくとも１つのドープ電界適応領域（２６）は、前記少なくとも１つのゲート電極（３）と同一平面上で終端するか、または、
    前記上面（２０）と平行な前記方向に見て、前記少なくとも１つのドープ電界適応領域（２６）は、前記少なくとも１つのトレンチ（４）から突出することにより、前記少なくとも１つのドープ電界適応領域（２６）は、前記少なくとも１つのトレンチ（４）よりも広い、
    先行する請求項に記載のパワー電界効果トランジスタ（１）。
  10. 前記半導体本体（２）内に少なくとも１つのドリフト領域（２７）をさらに備え、
    前記少なくとも１つのドリフト領域（２７）は、前記少なくとも２つの電荷障壁領域（２４）と前記少なくとも１つのドレイン領域（２２）との間に位置することにより、前記ソース領域（２１）は、前記少なくとも２つの電荷障壁領域（２４）によって前記少なくとも１つのドリフト領域（２７）から分離され、
    前記少なくとも１つのトレンチ（４）および前記少なくとも１つのゲート電極（３）は、前記少なくとも２つの電荷障壁領域（２４）よりも前記裏面（２３）に向かってさらに延在する、
    先行する請求項のいずれか１項に記載のパワー電界効果トランジスタ（１）。
  11. 前記少なくとも１つのドープ電界適応領域（２６）は、前記少なくとも１つのドリフト領域（２７）に埋め込まれ、前記少なくとも１つのドリフト領域（２７）によって前記少なくとも１つのドレイン領域（２２）から、および前記少なくとも２つの電荷障壁領域（２４）から分離される、
    請求項８および９のいずれか１項および請求項１０に記載のパワー電界効果トランジスタ（１）。
  12. 複数の前記トレンチ（４）および少なくとも３つの前記ソース領域（２１）を備え、
    前記トレンチの各々は、前記ソース領域（２）のうちの２つに割り当てられる、
    先行する請求項のいずれか１項に記載のパワー電界効果トランジスタ（１）。
  13. Ｎ個のトレンチ（４）を備え、Ｎは自然数であり、Ｎ≧２であり、Ｎ＋１個の前記ソース領域（２１）を備え、
    前記第１の平面（Ａ）で見て、隣接するトレンチ（４）間で、前記上面（２０）は、Ｎ－１個の前記ソース領域（２１）によって完全に形成される、
    先行する請求項に記載のパワー電界効果トランジスタ（１）。
  14. 前記上面（２０）の上面視で、前記トレンチ（４）は互いに平行に走り、
    前記裏面（２３）全体を形成する正確に１つのドレイン領域（２２）が存在する、
    請求項１２および１３のいずれか１項に記載のパワー電界効果トランジスタ（１）。
  15. 先行する請求項のいずれか１項に記載のパワー電界効果トランジスタ（１）を製造する方法であって、
    前記少なくとも２つのソース領域（２１）と、前記少なくとも１つのドレイン領域（２２）と、前記少なくとも２つの電荷障壁領域（２４）とを備える前記半導体本体（２）を提供することと、
    前記半導体本体（２）内に前記少なくとも１つのトレンチ（４）を作成することと、
    前記少なくとも１つのトレンチ（４）内に少なくとも部分的に位置する前記少なくとも１つのゲート電極（３）を作成することと、
    前記少なくとも２つのソース領域（２１）および前記少なくとも２つの電荷障壁領域（２４）を電気的に接続することと
    を含む、方法。
JP2023600062U 2020-11-04 2020-11-04 パワー電界効果トランジスタおよび製造方法 Active JP3244022U (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/EP2020/080983 WO2022096088A1 (en) 2020-11-04 2020-11-04 Power field-effect transistor and manufacturing method

Publications (1)

Publication Number Publication Date
JP3244022U true JP3244022U (ja) 2023-10-04

Family

ID=73138822

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2023600062U Active JP3244022U (ja) 2020-11-04 2020-11-04 パワー電界効果トランジスタおよび製造方法

Country Status (6)

Country Link
US (1) US20230411510A1 (ja)
EP (1) EP4241306A1 (ja)
JP (1) JP3244022U (ja)
CN (1) CN221466582U (ja)
DE (1) DE212020000841U1 (ja)
WO (1) WO2022096088A1 (ja)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429481B1 (en) * 1997-11-14 2002-08-06 Fairchild Semiconductor Corporation Field effect transistor and method of its manufacture
US6710403B2 (en) 2002-07-30 2004-03-23 Fairchild Semiconductor Corporation Dual trench power MOSFET
GB0327793D0 (en) 2003-11-29 2003-12-31 Koninkl Philips Electronics Nv Trench mosfet
JP4176734B2 (ja) 2004-05-14 2008-11-05 株式会社東芝 トレンチｍｏｓｆｅｔ
JP2005340626A (ja) * 2004-05-28 2005-12-08 Toshiba Corp 半導体装置
JP2008066708A (ja) * 2006-08-09 2008-03-21 Toshiba Corp 半導体装置
JP2012164765A (ja) * 2011-02-04 2012-08-30 Rohm Co Ltd 半導体装置
GB2572442A (en) * 2018-03-29 2019-10-02 Cambridge Entpr Ltd Power semiconductor device with a double gate structure

Also Published As

Publication number Publication date
CN221466582U (zh) 2024-08-02
DE212020000841U1 (de) 2023-10-05
US20230411510A1 (en) 2023-12-21
WO2022096088A1 (en) 2022-05-12
EP4241306A1 (en) 2023-09-13

Similar Documents

Publication Publication Date Title
US10700192B2 (en) Semiconductor device having a source electrode contact trench
US10679983B2 (en) Method of producing a semiconductor device
US6717230B2 (en) Lateral device with improved conductivity and blocking control
TWI550851B (zh) 具有平面狀通道的垂直功率金氧半場效電晶體
CN103367446B (zh) 应力降低的场效应半导体器件和用于形成该器件的方法
US8704292B2 (en) Vertical capacitive depletion field effect transistor
US6835993B2 (en) Bidirectional shallow trench superjunction device with resurf region
JP2001244461A (ja) 縦型半導体装置
US7476932B2 (en) U-shape metal-oxide-semiconductor (UMOS) gate structure for high power MOS-based semiconductor devices
JP2005510059A (ja) 電界効果トランジスタ半導体デバイス
US8159024B2 (en) High voltage (>100V) lateral trench power MOSFET with low specific-on-resistance
US10038052B2 (en) Semiconductor device with channelstopper and method for producing the same
US9929259B2 (en) Semiconductor device and manufacturing method for semiconductor device
US11355630B2 (en) Trench bottom shielding methods and approaches for trenched semiconductor device structures
US10243051B2 (en) Transistor device with a field electrode that includes two layers
CN106057898B (zh) 包括晶体管的半导体器件
KR20160129922A (ko) 트렌치 금속 산화물 반도체 전계 효과 트랜지스터
JP3244022U (ja) パワー電界効果トランジスタおよび製造方法
JP7471403B2 (ja) 縦型電界効果トランジスタおよびその形成方法
EP4040500A1 (en) Transistor device and method of manufacturing
JP2023553358A (ja) フィンｆｅｔパワー半導体デバイス
US20210043735A1 (en) Short channel trench power mosfet and method
KR101063567B1 (ko) Ｍｏｓ 디바이스 및 그 제조방법
JP4876297B2 (ja) 電力用半導体素子
US20230073420A1 (en) Semiconductor device

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230621

R150 Certificate of patent or registration of utility model

Ref document number: 3244022

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R323111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350