JP6147573B2 - 半導体装置 - Google Patents

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Description

酸化物半導体を用いる半導体装置及びその作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
近年、半導体装置の開発が進められ、ＬＳＩやＣＰＵやメモリが主に用いられている。ＣＰＵは、半導体ウェハから切り離された半導体集積回路（少なくともトランジスタ及びメモリ）を有し、接続端子である電極が形成された半導体素子の集合体である。
ＬＳＩやＣＰＵやメモリなどの半導体回路（ＩＣチップ）は、回路基板、例えばプリント配線板に実装され、様々な電子機器の部品の一つとして用いられる。
また、チャネル形成領域に酸化物半導体膜を用いてトランジスタなどを作製する技術が注目されている。例えば、酸化物半導体膜として酸化亜鉛（ＺｎＯ）を用いるトランジスタや、ＩｎＧａＯ３（ＺｎＯ）ｍを用いるトランジスタが挙げられる。
特許文献１には基板上に第１の多元系酸化物半導体層、該第１の多元系酸化物半導体層上に一元系酸化物半導体層、該一元系酸化物半導体層上に第２の多元系酸化物半導体層を積層した三層構造が開示されている。
特開２０１１−１５５２４９号公報
酸化物半導体層を用いるトランジスタは、酸化物半導体層と接する絶縁膜の影響、即ち、酸化物半導体層と絶縁膜の界面状態により電気特性が左右される。
例えば、絶縁膜としてシリコンを含む絶縁膜を用いる場合において、酸化シリコン膜上に酸化物半導体層をスパッタ法によって成膜すると、スパッタリング時にシリコンが酸化物半導体層中に混入する恐れがある。酸化物半導体層中にシリコンが混入するとトランジスタの電界効果移動度の低下を招く恐れがある。
また、絶縁膜として窒化シリコン膜を用いると、窒化シリコン膜と酸化物半導体層の界面にキャリアが多く流れるため、トランジスタ特性を得ることが困難となる。
電界効果移動度の高いトランジスタ構造を提供することを課題の一つとする。
そこで、キャリアを流す酸化物半導体層がゲート絶縁膜に接していない構造とするため、キャリアを流す酸化物半導体層がシリコンを含むゲート絶縁膜から離れている埋め込みチャネル構造とする。具体的にはゲート絶縁膜と酸化物半導体層の間にバッファ層を設ける。酸化物半導体層とバッファ層はともにインジウムと金属元素を含む材料を用いる。この金属元素Ｍとしてはガリウム、またはハフニウムなどが挙げられる。酸化物半導体層に含まれる金属元素Ｍ、例えばガリウムに対するインジウムの組成は、バッファ層に含まれるガリウムに対するインジウムの組成より高くする。また、バッファ層は酸化物半導体層よりも膜厚を小さくし、酸化物半導体層に含まれる金属元素に対するインジウムの組成が少ない材料を用いる。
また、キャリアを流す酸化物半導体層がシリコンを含む絶縁膜と接しないようにするため、第１のバッファ層と第２のバッファ層とで酸化物半導体層を挟む構造とすることが好ましい。
本明細書に開示する本発明の構成は、絶縁表面上に第１の絶縁層と、第１の絶縁層上に第１のバッファ層と、第１のバッファ層上に酸化物半導体層と、酸化物半導体層上に第２のバッファ層と、第２のバッファ層上に第２の絶縁層とを有し、酸化物半導体層、第１のバッファ層、及び第２のバッファ層は少なくともインジウムとガリウムを含む酸化物半導体材料であり、酸化物半導体層に含まれるガリウムに対するインジウムの組成は、第１及び第２のバッファ層に含まれるガリウムに対するインジウムの組成より高く、酸化物半導体層の膜厚は、第１のバッファ層の膜厚より大きい、且つ、第２のバッファ層の膜厚より大きいことを特徴とする半導体装置である。
ボトムゲート型トランジスタの場合、上記構成に加えて、さらにゲート電極層を絶縁表面上と第１の絶縁層の間に有する構造である。
また、トップゲート型トランジスタの場合、上記構成に加えて、さらにゲート電極層を第２の絶縁層上に有する構造である。
また、酸化物半導体層の上下にゲート電極層を有するデュアルゲート型トランジスタの場合、上記構成に加えて、さらに第１のゲート電極層を絶縁表面上と第１の絶縁層の間に有し、第２の絶縁層上に第２のゲート電極層を有する構造である。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、スパッタリング用ターゲットの結晶状態が基板に転写され、ＣＡＡＣ−ＯＳ膜を成膜することができる。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物濃度を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板付着後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定の比率で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、所定の比率は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２のｍｏｌ数比である。なお、粉末の種類、およびその混合する比率は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
酸化物半導体層としてＣＡＡＣ−ＯＳ膜を用い、バッファ層としてＣＡＡＣ−ＯＳ膜を用いる場合、同一の結晶構造であるため、界面に欠陥が少なく、高い電界効果移動度が実現できる。また、ＣＡＡＣ−ＯＳ膜である酸化物半導体層上に接してバッファ層を形成すると、酸化物半導体層を結晶の種としてその上に形成されるバッファ層も結晶化しやすくなり、同一の結晶構造とすることができ好ましい。
また、ゲート絶縁膜の界面から５ｎｍぐらいのところをキャリアが流れるため、バッファ層の膜厚は２ｎｍ以上１５ｎｍ以下、好ましくは５ｎｍ以上１０ｎｍ以下とする。また、酸化物半導体層の膜厚は、バッファ層の膜厚より大きくする。このような構成とすることで、キャリアは、バッファ層と酸化物半導体層の界面または酸化物半導体層内を流れる構成、即ちキャリアを流す酸化物半導体層がシリコンを含むゲート絶縁膜から離れている構成とすることができる。
電界効果移動度の高いトランジスタ構造を実現できる。
本発明の一態様を示す工程断面図である。 本発明の一態様を示す断面図及び上面図及びエネルギーバンド図である。 本発明の一態様を示す断面図である。 半導体装置の一形態を示す断面図及び回路図。 半導体装置の一形態を示す断面図及び回路図。 半導体装置の一形態を示す回路図。 半導体装置の一形態を示す斜視図。 半導体装置の一形態を示すブロック図及び回路図。 電子機器を説明する図。 電子機器を説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図１を用いて説明する。本実施の形態では、酸化物半導体膜を有するトランジスタの作製方法の一例を示す。
まず、絶縁表面を有する基板４００上に絶縁膜４３３を形成し、その上にスパッタリング法、蒸着法などを用いて導電膜を形成し、該導電膜をエッチングして、導電層４９１、配線層４３４、４３６を形成する。
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板４００として用いてもよい。
絶縁膜４３３の材料は、酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、若しくは酸化アルミニウムなどの酸化絶縁膜、又は、窒化シリコン、若しくは窒化アルミニウムなどの窒化絶縁膜、又は、酸化窒化シリコン、若しくは酸化窒化アルミニウムなどの酸化窒化絶縁膜、又は、窒化酸化シリコンなどの窒化酸化絶縁膜から選ばれた一の絶縁膜、又は、複数が積層された絶縁膜で形成できる。なお、「窒化酸化シリコン」とは、その組成として、酸素よりも窒素の含有量が多いものをいい、「酸化窒化シリコン」とは、その組成として、窒素よりも酸素の含有量が多いものをいう。また、半導体素子が設けられた基板を用いる場合、絶縁膜４３３としてプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、シラン（ＳｉＨ４）と窒素（Ｎ２）の混合ガスを供給して成膜する窒化シリコン膜を用いることが好ましい。この窒化シリコン膜はバリア膜としても機能し、水素又は水素化合物が、後に形成する酸化物半導体層へ混入することを抑制して半導体装置の信頼性を向上させる。また、プラズマＣＶＤ法の供給ガスをシラン（ＳｉＨ４）、窒素（Ｎ２）及びアンモニア（ＮＨ３）の混合ガスとして成膜された窒化シリコン膜は、供給ガスをシラン（ＳｉＨ４）と窒素（Ｎ２）の混合ガスとして成膜された窒化シリコン膜よりも膜中欠陥を低減することができる。シラン（ＳｉＨ４）、窒素（Ｎ２）及びアンモニア（ＮＨ３）の混合ガスとして成膜された窒化シリコン膜を膜厚３００ｎｍ以上４００ｎｍ以下で設けることで、ＥＳＤ耐性を３００Ｖ以上とすることができる。従って、シラン（ＳｉＨ４）、窒素（Ｎ２）及びアンモニア（ＮＨ３）の混合ガスとして成膜された窒化シリコン膜を膜厚３００ｎｍ以上４００ｎｍ以下で形成し、その上にシラン（ＳｉＨ４）と窒素（Ｎ２）の混合ガスを供給して成膜する窒化シリコン膜を積層した積層膜を絶縁膜４３３として用いると、高いＥＳＤ耐性を有する高いバリア膜を実現できる。
導電層４９１、配線層４３４、４３６の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、導電層４９１、配線層４３４、４３６としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。導電層４９１、配線層４３４、４３６は、単層構造としてもよいし、積層構造としてもよい。
また、導電層４９１、配線層４３４、４３６の材料は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
また、ノーマリーオフのスイッチング素子を実現するために、５ｅＶ（電子ボルト）以上、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有する材料をゲート電極層として用いて、トランジスタのしきい値電圧をプラスにすることが好ましい。具体的には、Ｉｎ−Ｎ結合を有し、且つ、固有抵抗が１×１０−１〜１×１０−４Ω・ｃｍ、好ましくは固有抵抗が５×１０−２〜１×１０−４Ω・ｃｍを有する材料をゲート電極層として用いる。その材料の一例としては、窒素を含むＩｎ−Ｇａ−Ｚｎ系酸化物膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮなど）などが挙げられる。
次いで、導電層４９１、及び配線層４３４、４３６上に酸化物絶縁膜を形成する。酸化物絶縁膜は導電層４９１及び配線層４３４、４３６の形状を反映した表面に凸部を有する膜である。
酸化物絶縁膜としては、プラズマＣＶＤ法又はスパッタリング法等により、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウム、酸化ガリウム亜鉛、酸化亜鉛、又はこれらの混合材料を用いて形成することができる。酸化物絶縁膜は、単層でも積層でもよい。
そして、研磨処理（例えば、化学的機械研磨法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ））を行い、平坦化された酸化物絶縁膜４３５を形成し、配線層４３４、４３６の上面及び導電層４９１の上面を露呈させている。ＣＭＰを行った後は洗浄を行い、基板に付着している水分を除去する加熱処理を行う。ここまでの工程を終えた断面図が図１（Ａ）に相当する。
平坦化させた後は、絶縁膜４３７と酸化物半導体膜の積層４０３を形成する。ここまでの工程を終えた断面図が図１（Ｂ）に相当する。
そして、同一マスクを用いてパターニングを行い、絶縁膜４３７と酸化物半導体膜の積層４０３を選択的にエッチングする。ここまでの工程を終えた断面図が図１（Ｃ）に相当する。絶縁膜４３７と酸化物半導体膜の積層４０３は大気に触れることなく連続的に成膜すると、膜界面の不純物汚染を防ぐことができ、好ましい。
絶縁膜４３７は、プラズマＣＶＤ法やスパッタ法で形成する。プラズマＣＶＤ法を用いる場合、特にマイクロ波の電界エネルギーを利用してプラズマを発生させ、プラズマにより絶縁膜の原料ガスを励起させ、励起させた原料ガスを被形成物上で反応させて反応物を堆積させるプラズマＣＶＤ法（マイクロ波プラズマＣＶＤ法ともいう。）を用いて形成することが好ましい。マイクロ波を用いたプラズマＣＶＤ法で形成した絶縁膜は緻密な膜となることから、当該絶縁膜を加工して形成される絶縁膜４３７も緻密な膜である。絶縁膜４３７の膜厚は、５ｎｍ以上３００ｎｍ以下とする。
絶縁膜４３７の材料は、酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、若しくは酸化アルミニウムなどの酸化絶縁膜、又は、酸化窒化シリコン、若しくは酸化窒化アルミニウムなどの酸化窒化絶縁膜、又は、窒化酸化シリコンなどの窒化酸化絶縁膜から選ばれた一の絶縁膜、又は、複数が積層された絶縁膜で形成できる。また、絶縁膜４３７の他の材料として、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２の原子数比のターゲットを用いて成膜されるＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いてもよい。
本実施の形態では、図１（Ｃ）に示すように酸化物半導体膜の積層４０３は、第１の酸化物半導体膜４０３ａ、第２の酸化物半導体膜４０３ｂ、第３の酸化物半導体膜４０３ｃの順に積層した３層構造とする。
酸化物半導体膜は、少なくともＩｎを含み金属元素Ｍ（ＭはＧａ、Ｈｆ、Ｚｎ、Ｍｇ、Ｓｎなど）を含む酸化物、例えば二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物などを用いることができる。
第１の酸化物半導体膜４０３ａとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のターゲットを用いて成膜される膜厚１０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる。なお、第１の酸化物半導体膜４０３ａは、第１のバッファ層と呼ぶことができる。
また、第２の酸化物半導体膜４０３ｂとしては、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のターゲットを用いて成膜される膜厚２０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる。第２の酸化物半導体膜４０３ｂに含まれるガリウムに対するインジウムの組成は、第１のバッファ層に含まれるガリウムに対するインジウムの組成より高くする。好ましくは、第２の酸化物半導体膜４０３ｂにおいて膜中のインジウムがガリウムより多くなる組成とする。
また、第３の酸化物半導体膜４０３ｃとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のターゲットを用いて成膜される膜厚１０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる。なお、第３の酸化物半導体膜４０３ｃは、第２のバッファ層と呼ぶことができる。
第１のバッファ層及び第２のバッファ層は、キャリアを流す第２の酸化物半導体膜４０３ｂよりも膜厚が小さくする。また、第１のバッファ層及び第２のバッファ層は、キャリアを流す第２の酸化物半導体膜４０３ｂよりも、酸化物半導体層に含まれる金属元素に対するインジウムの組成が小さい材料を用いる。好ましくは、第１のバッファ層及び第２のバッファ層において膜中のインジウムがガリウムと同じ、または以下となる組成とする。
このような積層構造とすることでキャリアを流す第２の酸化物半導体膜４０３ｂがシリコンを含む絶縁膜に接していない構造とする。
また、第１の酸化物半導体膜４０３ａ及び第３の酸化物半導体膜４０３ｃを形成する際に用いるターゲットと、第２の酸化物半導体膜４０３ｂを形成する際に用いるターゲットは多結晶ターゲットを用い、ＣＡＡＣ−ＯＳ膜とすることが好ましい。また、第２の酸化物半導体膜４０３ｂを結晶化しやすい組成を用いることで、第２の酸化物半導体膜４０３ｂと接する第１の酸化物半導体膜４０３ａ及び第３の酸化物半導体膜４０３ｃも結晶化させることができる。第１の酸化物半導体膜４０３ａと第２の酸化物半導体膜４０３ｂの界面に欠陥が少なく、且つ、第２の酸化物半導体膜４０３ｂと第３の酸化物半導体膜４０３ｃの界面に欠陥が少ないため、高い電界効果移動度が実現できる。望ましくはキャリアが流れるのを第２の酸化物半導体膜４０３ｂのみとなるように膜厚や組成を調節する。
絶縁膜４３７と第１の酸化物半導体膜４０３ａを大気に触れることなく連続的に成膜すると、絶縁膜４３７と第１の酸化物半導体膜４０３ａの界面の不純物汚染を防ぐことができ、第２の酸化物半導体膜４０３ｂと第３の酸化物半導体膜４０３ｃを大気に触れることなく連続的に成膜すると、第２の酸化物半導体膜４０３ｂと第３の酸化物半導体膜４０３ｃの界面の不純物汚染を防ぐことができる。また、第３の酸化物半導体膜４０３ｃは、第２の酸化物半導体膜４０３ｂが後の工程のエッチングなどにより大気に触れることから保護する保護膜としても機能する。キャリアを流す第２の酸化物半導体膜４０３ｂの膜中及び膜の上下の界面にシリコンなどの不純物を混入させないようにすることで高い電界効果移動度を実現する。
絶縁膜４３７と酸化物半導体膜の積層４０３を形成した後、導電膜を形成する。この導電膜を選択的にエッチングして電極層４４５ａ、４４５ｂ、及び導電層４４２が形成される。ここまでの工程を終えた断面図が図１（Ｄ）に相当する。このエッチングの際に複数回のエッチングを行うことで下端部に突出した領域を有する断面構造の電極を形成している。なお、下端部に突出した領域を有する電極層４４５ａまたは電極層４４５ｂは、トランジスタのソース電極層またはドレイン電極層である。電極層４４５ａは、配線層４３６上に接して設けられ、電極層４４５ｂは、配線層４３４上に接して設けられている。
電極層４４５ａ、４４５ｂの間隔は、トランジスタのチャネル長Ｌとなる。また、トランジスタのチャネル長Ｌを５０ｎｍ未満、例えば３０ｎｍ程度とする場合には、電子ビームを用いてレジストを露光し、現像したマスクを導電膜のエッチングマスクとして用いることが好ましい。電子ビームは、加速電圧が高いほど微細パターンを得ることができる。また、電子ビームは、マルチビームとして基板１枚あたりの処理時間を短縮することもできる。電子ビームの照射が可能な電子ビーム描画装置において、例えば、加速電圧は５ｋＶ〜５０ｋＶであることが好ましい。また、電流強度は、５×１０−１２〜１×１０−１１Ａであることが好ましい。また、最小ビーム径は、２ｎｍ以下であることが好ましい。また、作製可能なパターンの最小線幅が８ｎｍ以下であることが好ましい。上記条件により、例えばパターンの幅を３０ｎｍ以下、好ましくは２０ｎｍ以下さらに好ましくは８ｎｍ以下にすることができる。
そして、電極層４４５ａ、４４５ｂ、及び導電層４４２上に絶縁膜４０２を設け、酸化物半導体膜の積層４０３上にも絶縁膜４０２を形成する。絶縁膜４０２の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化ガリウム亜鉛膜、Ｇａ２Ｏ３（Ｇｄ２Ｏ３）膜、酸化亜鉛膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することができる。また、他の材料として導電性の低いＩｎ−Ｇａ−Ｚｎ系酸化物膜も絶縁膜４０２の材料として用いることができる。導電性の低いＩｎ−Ｇａ−Ｚｎ系酸化物膜は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］の酸化物ターゲットを用い、基板温度を室温とし、スパッタリングガスにアルゴン、またはアルゴンと酸素の混合ガスを用いて形成すればよい。
絶縁膜４０２は、化学量論的組成よりも過剰に酸素を含む領域（酸素過剰領域）を含むことがより好ましい。酸化物半導体膜の積層４０３と接する絶縁層が酸素過剰領域を含むことで、酸化物半導体膜の積層４０３へ酸素を供給することが可能となり、酸化物半導体膜の積層４０３からの酸素の脱離を防止するとともに酸素欠損に酸素を供給することが可能となるためである。絶縁膜４０２に酸素過剰領域を設けるには、例えば、酸素雰囲気下にて絶縁膜４０２を形成すればよい。又は、成膜後の絶縁膜４０２に酸素を導入して、酸素過剰領域を形成してもよい。また、絶縁膜４０２は、積層構造とすることが望ましく、酸素過剰領域を含む絶縁膜上に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、さらに好ましくは０．２６Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給する条件により、酸化シリコン膜または酸化窒化シリコン膜を形成する。具体的には、原料ガスであるシラン（ＳｉＨ４）を１６０ｓｃｃｍ、原料ガスである一酸化二窒素（Ｎ２Ｏ）を４０００ｓｃｃｍ供給し、処理室内の圧力を２００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて１５００Ｗの電力を供給して酸化窒化シリコン膜を形成する。また、酸化窒化シリコン膜を形成する際の基板温度は２２０℃とする。
次いで、絶縁膜４０２を選択的にエッチングして導電層４４２に達する開口を形成した後、導電膜を形成し、導電膜を選択的にエッチングすることで導電層４４２と電気的に接続する電極層４３８と、絶縁膜４０２を介して酸化物半導体膜の積層４０３上にゲート電極層４０１とを形成する。そして、ゲート電極層４０１及び電極層４３８を覆い、バリア膜として機能する絶縁膜４０７を設ける。
絶縁膜４０７は、プラズマＣＶＤ法を用いて、シラン（ＳｉＨ４）と窒素（Ｎ２）の混合ガスを供給して成膜する窒化シリコン膜を用いることが好ましい。この窒化シリコン膜はバリア膜として機能し、水素又は水素化合物が、酸化物半導体膜へ混入することを抑制して半導体装置の信頼性を向上させる。
ゲート電極層４０１及び電極層４３８の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極層４０１及び電極層４３８としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層４０１及び電極層４３８は、単層構造としてもよいし、積層構造としてもよい。
本実施の形態では、絶縁膜４０２上に接するゲート電極層４０１として、タングステン膜を用いる。
以上の工程で、本実施の形態のトランジスタ４１５を作製することができる（図２（Ａ）参照）。トランジスタ４１５は、デュアルゲート構造のトランジスタの一例であり、図２（Ａ）は、トランジスタ４１５のチャネル長方向の断面図である。なお、デュアルゲート構造のトランジスタ４１５において、絶縁膜４３７は第１のゲート絶縁膜、絶縁膜４０２は第２のゲート絶縁膜となる。
また、導電層４９１はトランジスタ４１５の電気的特性を制御する第２のゲート電極層（いわゆるバッグゲートともいう）として機能することができる。例えば導電層４９１の電位をＧＮＤ（または固定電位）とすることでトランジスタ４１５のしきい値電圧をよりプラスとし、ノーマリーオフのトランジスタとすることができる。
また、導電層４９１を設けなければ、トップゲート構造のトランジスタを作製することもでき、工程数を変更することなく、レイアウトを変更することで同一基板上にデュアルゲート構造のトランジスタとトップゲート構造のトランジスタの両方を作製することもできる。
また、図２（Ｂ）は、トランジスタ４１５の上面図の一例であり、図２（Ｂ）中の鎖線ＸＹで切断した断面が図２（Ａ）に相当する。
また、図２（Ｃ）は、図２（Ａ）における膜厚方向のエネルギーバンド図を示す図である。本実施の形態では、図２（Ｃ）に示すエネルギーバンド図となるように、第１の酸化物半導体膜４０３ａ、第２の酸化物半導体膜４０３ｂ、及び第３の酸化物半導体膜４０３ｃの材料を選択する。ただし、伝導帯に埋め込みチャネルが形成されれば十分な効果が得られるため、必ずしも図２（Ｃ）のように伝導帯と価電子帯の両方に凹部を有するエネルギーバンド図に限定しなくともよく、例えば伝導帯のみに凹部を有するエネルギーバンド図が得られる構成としてもよい。
（実施の形態２）
本実施の形態では、ボトムゲート構造を有するトランジスタの作製方法の一例を以下に示す。なお、実施の形態１と途中の工程までは同一であるため、その部分の詳細な説明は省略することとする。
まず、実施の形態１に示した図１（Ｃ）と同じ段階までの工程を行う。まず、基板４００上に導電層４９１、配線層４３４、４３６を形成する。導電層４９１、及び配線層４３４、４３６上に酸化物絶縁膜を形成する。そして、研磨処理を行い、平坦化された酸化物絶縁膜４３５を形成し、配線層４３４、４３６の上面及び導電層４９１の上面を露呈させている。ＣＭＰを行った後は洗浄を行い、基板に付着している水分を除去する加熱処理を行う。平坦化させた後は、絶縁膜４３７と酸化物半導体膜の積層４０３を形成する。そして、同一マスクを用いてパターニングを行い、絶縁膜４３７と酸化物半導体膜の積層４０３を選択的にエッチングする。ここまでが図１（Ｃ）と同じ段階までの工程である。
本実施の形態では、絶縁膜４３７と酸化物半導体膜の積層４０３を選択的にエッチングする工程で用いたレジストマスクをそのまま用い、酸化物絶縁膜４３５を部分的に薄くなるようにエッチングして、配線層４３４、４３６の上面の露出面積を増大させる。その後、導電膜を形成し、この導電膜を選択的にエッチングして電極層４４５ａ、４４５ｂ、及び導電層４４２が形成される。
そして電極層４４５ａ、４４５ｂ、導電層４４２、及び酸化物半導体膜の積層４０３上に絶縁膜４０２を形成する。
次いで、絶縁膜４０２を選択的にエッチングして導電層４４２に達する開口を形成した後、導電膜を形成し、導電膜を選択的にエッチングすることで導電層４４２と電気的に接続する電極層４３８を形成する。そして、電極層４３８を覆い、バリア膜として機能する絶縁膜４０７を設ける。
以上の工程で、本実施の形態のトランジスタ４１６を作製することができる（図３（Ａ）参照）。トランジスタ４１６は、ボトムゲート構造のトランジスタの一例であり、図３（Ａ）は、トランジスタ４１６のチャネル長方向の断面図である。
また、他のボトムゲート構造の一例を図３（Ｂ）に示す。図３（Ｂ）に示すトランジスタ４１７は、実施の形態１に示した図１（Ｃ）と同じ段階までの工程を行った後、層間絶縁膜４３９を設け、層間絶縁膜４３９に配線層４３４に達する開口と、配線層４３６に達する開口を形成する。そして、電極層４４５ａ、４４５ｂを形成し、電極層４４５ａと配線層４３６を電気的に接続し、電極層４４５ｂと配線層４３４を電気的に接続している。
なお、層間絶縁膜４３９は、絶縁膜４０２と同一材料を用いればよい。
図３（Ａ）に示すトランジスタ４１６及び図３（Ｂ）に示すトランジスタ４１７は、配線層４３４または配線層４３６を電極層４４５ａ、または電極層４４５ｂと確実に接続させることで歩留まりの向上を図ることのできる構造である。
本実施の形態は実施の形態１と自由に組み合わせることができる。
（実施の形態３）
本実施の形態では、実施の形態１に示すトランジスタを使用した半導体装置の例を図４を用いて説明する。
図４に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ７４０、７５０を有し、上部に第２の半導体材料を用いたトランジスタ６１０を有するものである。トランジスタ６１０は、実施の形態１で示すトランジスタ４１５と同様な構造を有する例である。また、図２と同じ箇所は同じ符号を用いて説明する。なお、図４（Ｂ）は図４（Ａ）に相当する半導体装置の回路図である。
ここで、第１の半導体材料と第２の半導体材料は異なるバンドギャップを持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。シリコンなどの材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
半導体装置に用いる基板は、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることができ、トランジスタのチャネル形成領域は、半導体基板中、又は半導体基板上に形成することができる。図４（Ａ）に示す半導体装置は、半導体基板中にチャネル形成領域を形成して下部のトランジスタを作製する例である。
図４（Ａ）に示す半導体装置においては、基板７００に単結晶シリコン基板を用いて、該単結晶シリコン基板にトランジスタ７４０、トランジスタ７５０を形成しており、第１の半導体材料として単結晶シリコンを用いている。トランジスタ７４０はｎチャネル型トランジスタ、トランジスタ７５０はｐチャネル型トランジスタであり、トランジスタ７４０及びトランジスタ７５０は電気的に接続されたＣＭＯＳ（相補型金属酸化物半導体：Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路７６０を形成している。
なお、本実施の形態では、基板７００としてｐ型の導電型を有する単結晶シリコン基板を用いているため、ｐチャネル型トランジスタであるトランジスタ７５０の形成領域に、ｎ型を付与する不純物元素を添加し、ｎウェルを形成する。トランジスタ７５０のチャネル形成領域７５３はｎウェルに形成される。ｎ型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。
よって、ｎチャネル型トランジスタであるトランジスタ７４０の形成領域に、ｐ型の導電型を付与する不純物元素の添加を行っていないが、ｐ型を付与する不純物元素を添加することによりｐウェルを形成してもよい。ｐ型を付与する不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。
一方、ｎ型の導電型を有する単結晶シリコン基板を用いる場合には、ｐ型を付与する不純物元素を添加してｐウェルを形成してもよい。
トランジスタ７４０は、チャネル形成領域７４３、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域やエクステンション領域として機能するｎ型不純物領域７４４、ソース領域又はドレイン領域として機能するｎ型不純物領域７４５、ゲート絶縁膜７４２、ゲート電極層７４１を有している。なお、ｎ型不純物領域７４５の不純物濃度は、ｎ型不純物領域７４４よりも高い。ゲート電極層７４１の側面には側壁絶縁層７４６が設けられており、ゲート電極層７４１及び側壁絶縁層７４６をマスクとして用いて、不純物濃度が異なるｎ型不純物領域７４４、ｎ型不純物領域７４５を自己整合的に形成することができる。
トランジスタ７５０は、チャネル形成領域７５３、ＬＤＤ領域やエクステンション領域として機能するｐ型不純物領域７５４、ソース領域又はドレイン領域として機能するｐ型不純物領域７５５、ゲート絶縁膜７５２、ゲート電極層７５１を有している。なお、ｐ型不純物領域７５５の不純物濃度は、ｐ型不純物領域７５４よりも高い。ゲート電極層７５１の側面には側壁絶縁層７５６が設けられており、ゲート電極層７５１及び側壁絶縁層７５６をマスクとして用いて、不純物濃度が異なるｐ型不純物領域７５４、ｐ型不純物領域７５５を自己整合的に形成することができる。
基板７００において、トランジスタ７４０及びトランジスタ７５０は素子分離領域７８９により分離されており、トランジスタ７４０及びトランジスタ７５０上に絶縁膜７８８、及び絶縁膜６８７が積層されている。絶縁膜６８７上には、絶縁膜７８８及び絶縁膜６８７に形成された開口を介してｎ型不純物領域７４５に接する配線層６４７と、絶縁膜７８８及び絶縁膜６８７に形成された開口を介してｐ型不純物領域７５５に接する配線層６５７とを有する。また、絶縁膜６８７上には、トランジスタ７４０及びトランジスタ７５０を電気的に接続する配線層７４８が形成されている。配線層７４８は、絶縁膜７８８及び絶縁膜６８７に形成されてｎ型不純物領域７４５に達する開口でｎ型不純物領域７４５と電気的に接続され、絶縁膜７８８及び絶縁膜６８７に形成されてｐ型不純物領域７５５に達する開口でｐ型不純物領域７５５と電気的に接続される。
絶縁膜６８７、配線層６４７、配線層７４８、配線層６５７上に絶縁膜６８６が設けられ、絶縁膜６８６上に配線層６５８が形成されている。配線層６５８は、絶縁膜７８８、絶縁膜６８７、絶縁膜６８６に形成された開口を介してゲート配線と電気的に接続されている。ゲート配線は、ゲート絶縁膜７４２、及びゲート絶縁膜７５２上に形成されており、ゲート配線がそれぞれ分岐してゲート電極層７４１及びゲート電極層７５１となっている。
また、本実施の形態の半導体装置は図４（Ａ）に示す構成に限定されず、トランジスタ７４０、７５０としてシリサイド（サリサイド）を有するトランジスタや、側壁絶縁層を有さないトランジスタを用いてもよい。シリサイド（サリサイド）を有する構造であると、ソース領域及びドレイン領域がより低抵抗化でき、半導体装置の高速化が可能である。また、低電圧で動作できるため、半導体装置の消費電力を低減することが可能である。
次に、図４の半導体装置における下部のトランジスタ上に設けられる上部の素子構成を説明する。
絶縁膜６８６及び配線層６５８上に絶縁膜６８４が積層され、絶縁膜６８４上に、導電層４９１、配線層４３４と配線層６９２が形成されている。
導電層４９１、配線層４３４、及び配線層６９２の間に酸化物絶縁膜４３５が設けられている。酸化物絶縁膜４３５上には、絶縁膜４３７と、絶縁膜４３７上に第１の酸化物半導体膜４０３ａと、第１の酸化物半導体膜４０３ａ上に第１の酸化物半導体膜４０３ａと組成の異なる第２の酸化物半導体膜４０３ｂと、第１の酸化物半導体膜４０３ａと組成がほぼ同じ第３の酸化物半導体膜４０３ｃとを有する。そして、第３の酸化物半導体膜４０３ｃ上に、突出した領域を下端部に有する電極層４４５ａ、及び突出した領域を下端部に有する電極層４４５ｂを有する。第２の酸化物半導体膜４０３ｂのうち、電極層４４５ａ及び電極層４４５ｂと重なっていない領域（チャネル形成領域）上に接して絶縁膜４０２を有し、その上にゲート電極層４０１が設けられている。
また、容量素子６９０も酸化物絶縁膜４３５上にトランジスタ６１０と同一の工程で形成しており、容量素子６９０は、電極層４４５ａを一方の電極とし、容量電極層６９３をもう一方の電極とし、それらの間に設けられた絶縁膜４０２を誘電体とする容量である。なお、容量電極層６９３はゲート電極層４０１と同じ工程で形成される。
導電層４９１は、電位をＧＮＤ（または固定電位）とすることでトランジスタ６１０の電気的特性を制御するバッグゲートとして機能させる。なお、導電層４９１は静電気に対する静電遮蔽機能も有する。ただし、導電層４９１を用いてトランジスタ６１０のしきい値を制御し、ノーマリーオフのトランジスタとする必要がない場合には、導電層４９１を設けなくともよい。また、ある特定の回路の一部にトランジスタ６１０を用いる場合に導電層４９１を設けると支障がでる恐れがある場合には、その回路には設けなくともよい。
配線層６９２は、絶縁膜６８４に形成された開口を介して配線層６５８と電気的に接続する。本実施の形態において、絶縁膜６８４はＣＭＰ法による平坦化処理を行っている例である。
絶縁膜６８４は半導体装置において下部と上部の間に設けられており、上部のトランジスタ６１０の電気的特性の劣化や変動を招く水素等の不純物が、下部から上部へ侵入しないように、バリア膜として機能する。よって、不純物等の遮断機能の高い、緻密な無機絶縁膜（例えば、酸化アルミニウム膜、窒化シリコン膜など）を用いることが好ましい。絶縁膜６８４は、実施の形態１に示した絶縁膜４３３と同じ材料を用いることができる。
トランジスタ６１０は実施の形態１に示した作製方法に従って作製すれば、トランジスタ４１５と同様に作製することができる。そして、絶縁膜４０７を形成した後、層間絶縁膜４８５を形成する。さらに、層間絶縁膜４８５に埋め込み配線を形成し、埋め込み配線上方に他の半導体素子や配線などを形成して多層構造を有する半導体装置を作製してもよい。
また、本実施の形態は、実施の形態１または実施の形態２と自由に組み合わせることができる。
（実施の形態４）
実施の形態１に示すトランジスタを使用した半導体装置の他の例として、論理回路であるＮＯＲ型回路の断面図の一例を図５（Ａ）に示す。図５（Ｂ）は図５（Ａ）に対応するＮＯＲ型回路の回路図であり、図５（Ｃ）はＮＡＮＤ型回路の回路図である。
図５（Ａ）及び図５（Ｂ）に示すＮＯＲ型回路において、ｐチャネル型トランジスタであるトランジスタ８０１、８０２は、図４に示すトランジスタ７５０と同様な構造を有する、チャネル形成領域に単結晶シリコン基板を用いたトランジスタとし、ｎチャネル型トランジスタであるトランジスタ８０３、８０４は、図４に示すトランジスタ６１０、及び実施の形態１で示すトランジスタ４１５と同様な構造を有するチャネル形成領域に酸化物半導体膜を用いたトランジスタを用いる。
なお、図５（Ａ）及び図５（Ｂ）に示すＮＯＲ型回路において、トランジスタ８０３、８０４は、酸化物半導体膜を介して、ゲート電極層と重なる位置にトランジスタの電気的特性を形御する導電層４９１を設ける。該導電層の電位を制御し、例えばＧＮＤとすることでトランジスタ８０３、８０４のしきい値電圧をよりプラスとし、さらにノーマリーオフのトランジスタとすることができる。なお、本実施の形態は、ＮＯＲ型回路において、トランジスタ８０３及びトランジスタ８０４に設けられ、バックゲートとして機能できる該導電層同士は電気的に接続する例である。しかしこれに限定されず、上記バックゲートとして機能できる導電層はそれぞれ独立して電気的に制御される構造であってもよい。
図５（Ａ）に示す半導体装置は、基板８００に単結晶シリコン基板を用いて、該単結晶シリコン基板にトランジスタ８０２を形成し、トランジスタ８０２上に、酸化物半導体膜の積層をチャネル形成領域に用いたトランジスタ８０３を積層する例である。
トランジスタ８０３のゲート電極層４０１は配線層８３２と電気的に接続している。また、配線層８３２は、配線層８３５と電気的に接続している。また、トランジスタ８０３のゲート電極層４０１は、埋め込み配線と電気的に接続し、埋め込み配線は、電極層８４２と電気的に接続している。なお、埋め込み配線は、第１のバリア金属膜４８６と、第２のバリア金属膜４８８と、第１のバリア金属膜４８６と第２のバリア金属膜４８８で囲まれた低抵抗導電層４８７とで構成される。
埋め込み配線は、層間絶縁膜４８５に電極層８４２に達するコンタクトホールを形成し、第１のバリア金属膜４８６を成膜し、その上に低抵抗導電層４８７を形成するための銅または銅合金膜を成膜する。そして、平坦化するために研磨を行い、露出した低抵抗導電層４８７を保護するため、第２のバリア金属膜４８８を形成する。埋め込み配線は、第１のバリア金属膜４８６と、第２のバリア金属膜４８８と、第１のバリア金属膜４８６と第２のバリア金属膜４８８で囲まれた低抵抗導電層４８７とで構成される。
第１のバリア金属膜４８６、及び第２のバリア金属膜４８８は、低抵抗導電層４８７に含まれる銅の拡散を抑える導電材料を用いればよく、例えば窒化タンタル膜、窒化モリブデン膜、窒化タングステン膜などを用いる。
配線層８３２は絶縁膜８２６及び絶縁膜８３０に形成された開口に設けられ、配線層８３５は絶縁膜８３３に形成された開口に設けられ、電極層８４２は配線層８３５上に形成される。
トランジスタ８０２の電極層８２５は配線層８３１及び配線層８３４を介して、トランジスタ８０３の電極層４４５ｂと電気的に接続する。配線層８３１は絶縁膜８３０に形成された開口に設けられ、配線層８３４は絶縁膜８３３に形成された開口に設けられている。なお、電極層４４５ａまたは電極層４４５ｂは、トランジスタ８０３のソース電極層またはドレイン電極層である。
絶縁膜４３７上に接して第１の酸化物半導体膜４０３ａが形成され、第２の酸化物半導体膜４０３ｂ上に接して、第３の酸化物半導体膜４０３ｃが形成される。また、絶縁膜４３７及び絶縁膜４０２によって、不必要な酸素の放出が抑制でき、第２の酸化物半導体膜４０３ｂを酸素過剰な状態に維持することができる。従って、トランジスタ８０３において、効率よく第２の酸化物半導体膜４０３ｂ中及び界面の酸素欠損に酸素の供給を行うことが可能となる。トランジスタ８０４も、トランジスタ８０３と同様の構成であり、同様の効果を有する。
図５（Ｃ）に示すＮＡＮＤ型回路では、ｐチャネル型トランジスタであるトランジスタ８１１、８１４は、図４に示すトランジスタ７５０と同様な構造を有し、ｎチャネル型トランジスタであるトランジスタ８１２、８１３は、図４に示すトランジスタ６１０と同様な構造を有するチャネル形成領域に酸化物半導体膜を用いたトランジスタを用いる。
なお、図５（Ｃ）に示すＮＡＮＤ型回路において、トランジスタ８１２、８１３は、酸化物半導体膜を介して、ゲート電極層と重なる位置にトランジスタの電気的特性を形御する導電層を設ける。該導電層の電位を制御し、例えばＧＮＤとすることでトランジスタ８１２、８１３のしきい値電圧をよりプラスとし、さらにノーマリーオフのトランジスタとすることができる。なお、本実施の形態は、ＮＡＮＤ型回路において、トランジスタ８１２及びトランジスタ８１３に設けられ、バックゲートとして機能する該導電層同士は電気的に接続する例である。しかしこれに限定されず、上記バックゲートとして機能できる導電層はそれぞれ独立して電気的に制御される構造であってもよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、消費電力を十分に低減することができる。
また、異なる半導体材料を用いた半導体素子を積層することにより、微細化及び高集積化を実現し、かつ安定で高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
また、本実施の形態では、実施の形態１に示すトランジスタを使用したＮＯＲ型回路とＮＡＮＤ型回路の例を示したが、特に限定されず、実施の形態１または実施の形態２に示すトランジスタを使用してＡＮＤ型回路やＯＲ回路などを形成することができる。例えば、実施の形態１または実施の形態２に示すトランジスタを使用して電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）を作製することもできる。
図６に半導体装置の回路図を示す。
図６において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電極層とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のドレイン電極層とは、電気的に接続されている。トランジスタ１６０は、本実施の形態で示したトランジスタ７４０、７５０、８０２を用いることができる。
また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極層又はドレイン電極層の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極層とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極層と、トランジスタ１６２のソース電極層又はドレイン電極層の他方は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。
トランジスタ１６２は、実施の形態１または実施の形態２で示すトランジスタ４１５、４１６、４１７のいずれか一の構造を用いることができる。
図６に示す回路構成を有する半導体装置では、トランジスタ１６０のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極層、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極層には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極層の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極層にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。又は、ゲート電極層の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
図７に異なる記憶装置の構造の一形態の例を示す。
図７は、記憶装置の斜視図である。図７に示す記憶装置は上部に記憶回路としてメモリセルを複数含む、メモリセルアレイ（メモリセルアレイ３４００＿１乃至メモリセルアレイ３４００＿ｎ（ｎは２以上の整数））を複数層有し、下部にメモリセルアレイ３４００＿１乃至メモリセルアレイ３４００＿ｎを動作させるために必要な論理回路３００４を有する。
図７では、論理回路３００４、メモリセルアレイ３４００＿１及びメモリセルアレイ３４００＿２を図示しており、メモリセルアレイ３４００＿１又はメモリセルアレイ３４００＿２に含まれる複数のメモリセルのうち、メモリセル３１７０ａと、メモリセル３１７０ｂを代表で示す。メモリセル３１７０ａ及びメモリセル３１７０ｂとしては、例えば、本実施の形態において説明した図６の回路構成と同様の構成とすることもできる。
なお、メモリセル３１７０ａ及びメモリセル３１７０ｂに含まれるトランジスタは、酸化物半導体膜にチャネル形成領域を有するトランジスタを用いる。酸化物半導体膜にチャネル形成領域を有するトランジスタの構成については、実施の形態１において説明した構成と同様であるため、説明は省略する。
また、論理回路３００４は、酸化物半導体以外の半導体材料をチャネル形成領域として用いたトランジスタを有する。例えば、半導体材料（例えば、シリコンなど）を含む基板に素子分離絶縁層を設け、素子分離絶縁層に囲まれた領域にチャネル形成領域となる領域を形成することによって得られるトランジスタとすることができる。なお、トランジスタは、絶縁表面上に形成された多結晶シリコン膜等の半導体膜や、ＳＯＩ基板のシリコン膜にチャネル形成領域が形成されるトランジスタであってもよい。
メモリセルアレイ３４００＿１乃至メモリセルアレイ３４００＿ｎ及び論理回路３００４は層間絶縁層を間に介して積層され、層間絶縁層を貫通する電極や配線によって適宜電気的接続等を行うことができる。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、又は、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
また、本実施の形態は、実施の形態１、実施の形態２、または実施の形態３と自由に組み合わせることができる。
（実施の形態５）
本実施の形態では、半導体装置の一例として、実施の形態１または実施の形態２で示すトランジスタ４１５、４１６、４１７のいずれか一を少なくとも一部に用いたＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）について説明する。
図８（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図８（Ａ）に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図８（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
図８（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルには、上記実施の形態４に開示したメモリセルを用いることができる。
図８（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
電源停止に関しては、図８（Ｂ）または図８（Ｃ）に示すように、メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図８（Ｂ）及び図８（Ｃ）の回路の説明を行う。
図８（Ｂ）及び図８（Ｃ）では、メモリセルへの電源電位の供給を制御するスイッチング素子に、実施の形態１または実施の形態２で示すトランジスタ４１５、４１６、４１７のいずれか一を含む記憶回路の構成の一例を示す。
図８（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を複数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、実施の形態３に記載されているメモリセルを用いることができる。メモリセル群１１４３が有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリセル１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図８（Ｂ）では、スイッチング素子１１４１として、実施の形態１または実施の形態２で示すトランジスタ４１５、４１６、４１７のいずれか一を用いており、該トランジスタは、そのゲート電極層に与えられる信号ＳｉｇＡによりスイッチングが制御される。
なお、図８（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
また、図８（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。
また、図８（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態６）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電子機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の具体例を図９、及び図１０に示す。
図９（Ａ）及び図９（Ｂ）は２つ折り可能なタブレット型端末である。図９（Ａ）は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８、を有する。
図９（Ａ）及び図９（Ｂ）に示すような携帯機器においては、画像データの一時記憶などにメモリとしてＳＲＡＭまたはＤＲＡＭが使用されている。例えば、実施の形態４に説明した半導体装置をメモリとして使用することができる。先の実施の形態で説明した半導体装置をメモリに採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。また、図９（Ａ）及び図９（Ｂ）に示すような携帯機器においては、画像処理や演算処理を行うＣＰＵが使用されている。そのＣＰＵに実施の形態５に示したＣＰＵを用いることが可能であり、用いた場合、携帯機器の消費電力を低減することができる。
また、表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示された操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部９６３１ａの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示部９６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示画面として用いることができる。
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで表示部９６３１ｂにキーボードボタン表示することができる。
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタッチ入力することもできる。
また、表示モード切り替えスイッチ９０３４は、縦表示又は横表示などの表示の向きを切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内蔵させてもよい。
また、図９（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネルとしてもよい。
図９（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する。なお、図９（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する構成について示している。
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態にすることができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
また、この他にも図９（Ａ）及び図９（Ｂ）に示したタブレット型端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作又は編集するタッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。
タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、表示部、又は映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐体９６３０の片面又は両面に設けることができ、バッテリー９６３５の充電を効率的に行う構成とすることができるため好適である。なおバッテリー９６３５としては、リチウムイオン電池を用いると、小型化を図れる等の利点がある。
また、図９（Ｂ）に示す充放電制御回路９６３４の構成、及び動作について図９（Ｃ）にブロック図を示し説明する。図９（Ｃ）には、太陽電池９６３３、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図９（Ｂ）に示す充放電制御回路９６３４に対応する箇所となる。
まず外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。太陽電池９６３３で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤＣコンバータ９６３６で昇圧又は降圧がなされる。そして、表示部９６３１の動作に太陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６３７で表示部９６３１に必要な電圧に昇圧又は降圧をすることとなる。また、表示部９６３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー９６３５の充電を行う構成とすればよい。
なお太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッテリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う構成としてもよい。
図１０（Ａ）において、テレビジョン装置８０００は、筐体８００１に表示部８００２が組み込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を出力することが可能である。
表示部８００２は、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光装置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの、半導体表示装置を用いることができる。
テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン装置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者から受信者）又は双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵや、メモリを備えていてもよい。テレビジョン装置８０００は、実施の形態４に示すメモリや、実施の形態５に示したＣＰＵを用いることが可能である。
図１０（Ａ）において、室内機８２００及び室外機８２０４を有するエアコンディショナーは、実施の形態５のＣＰＵを用いた電子機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図１０（Ａ）において、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。或いは、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。実施の形態５に示したＣＰＵをエアコンディショナーのＣＰＵに用いることによって省電力化が図れる。
図１０（Ａ）において、電気冷凍冷蔵庫８３００は、酸化物半導体を用いたＣＰＵを備える電子機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図１０（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。実施の形態５に示したＣＰＵを電気冷凍冷蔵庫８３００のＣＰＵ８３０４に用いることによって省電力化が図れる。
図１０（Ｂ）において、電気機器の一例である電気自動車の例を示す。電気自動車９７００には、二次電池９７０１が搭載されている（図１０（Ｃ））。二次電池９７０１の電力は、制御回路９７０２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。実施の形態５に示したＣＰＵを電気自動車９７００のＣＰＵに用いることによって省電力化が図れる。
駆動装置９７０３は、直流電動機若しくは交流電動機単体、又は電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
１６０：トランジスタ
１６２：トランジスタ
１６４：容量素子
４００：基板
４０１：ゲート電極層
４０２：絶縁膜
４０３：酸化物半導体膜の積層
４０３ａ：第１の酸化物半導体膜
４０３ｂ：第２の酸化物半導体膜
４０３ｃ：第３の酸化物半導体膜
４１５ トランジスタ
４１６ トランジスタ
４１７ トランジスタ
４３３ 絶縁膜
４３４ 配線層
４３５ 酸化物絶縁膜
４３６ 配線層
４３７ 絶縁膜
４３８ 電極層
４３９ 層間絶縁膜
４４２ 導電層
４４５ａ：電極層
４４５ｂ：電極層
４８５ 層間絶縁膜
４８６ バリア金属膜
４８７ 低抵抗導電層
４８８ バリア金属膜
４９１ 導電層
６１０ トランジスタ
６４７ 配線層
６５７ 配線層
６５８ 配線層
６８４ 絶縁膜
６８６ 絶縁膜
６８７ 絶縁膜
６９０ 容量素子
６９２ 配線層
６９３ 容量電極層
７００ 基板
７４０ トランジスタ
７４１ ゲート電極層
７４２ ゲート絶縁膜
７４３ チャネル形成領域
７４４ ｎ型不純物領域
７４５ ｎ型不純物領域
７４６ 側壁絶縁層
７４８ 配線層
７５０ トランジスタ
７５１ ゲート電極層
７５２ ゲート絶縁膜
７５３ チャネル形成領域
７５４ ｐ型不純物領域
７５５ ｐ型不純物領域
７５６ 側壁絶縁層
７６０ 回路
７８８ 絶縁膜
７８９ 素子分離領域
８００ 基板
８０１ トランジスタ
８０２ トランジスタ
８０３ トランジスタ
８０４ トランジスタ
８１１ トランジスタ
８１２ トランジスタ
８１３ トランジスタ
８１４ トランジスタ
８２５ 電極層
８２６ 絶縁膜
８３０ 絶縁膜
８３１ 配線層
８３２ 配線層
８３３ 絶縁膜
８３４ 配線層
８３５ 配線層
８４２ 電極層
１１４１ スイッチング素子
１１４２ メモリセル
１１４３ メモリセル群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
３００４ 論理回路
３１７０ａ メモリセル
３１７０ｂ メモリセル
３４００ メモリセルアレイ
８０００ テレビジョン装置
８００１ 筐体
８００２ 表示部
８００３ スピーカ部
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ ＣＰＵ
８２０４ 室外機
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ ＣＰＵ
９０３３ 留め具
９０３４ スイッチ
９０３５ 電源スイッチ
９０３６ スイッチ
９０３８ 操作スイッチ
９６３０ 筐体
９６３１ 表示部
９６３１ａ 表示部
９６３１ｂ 表示部
９６３２ａ 領域
９６３２ｂ 領域
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ ＤＣＤＣコンバータ
９６３７ コンバータ
９６３８ 操作キー
９６３９ ボタン
９７００ 電気自動車
９７０１ 二次電池
９７０２ 制御回路
９７０３ 駆動装置
９７０４ 処理装置

Claims (2)

  1. 第２の絶縁層と、
    前記第２の絶縁層上に第１の導電層と、
    前記第２の絶縁層上に第３の絶縁層と、
    前記第１の導電層上に第１の絶縁層と、
    前記第１の絶縁層上に第１の酸化物半導体層と、
    前記第１の酸化物半導体層上に第２の酸化物半導体層と、
    前記第２の酸化物半導体層上に第３の酸化物半導体層と、
    を有し、
    前記第１の酸化物半導体層、前記第２の酸化物半導体層、及び前記第３の酸化物半導体層は少なくともインジウムとガリウムとを含み、
    前記第２の酸化物半導体層に含まれるガリウムに対するインジウムの組成は、前記第１の酸化物半導体層に含まれるガリウムに対するインジウムの組成より高く、
    前記第２の酸化物半導体層に含まれるガリウムに対するインジウムの組成は、前記第３の酸化物半導体層に含まれるガリウムに対するインジウムの組成より高く、
    前記第２の酸化物半導体層の膜厚は、前記第１の酸化物半導体層の膜厚より大きく、
    前記第２の酸化物半導体層の膜厚は、前記第３の酸化物半導体層の膜厚より大きく、
    前記第３の絶縁層は、前記第１の酸化物半導体層と重なる第１の領域と、前記第１の酸化物半導体層と重ならない第２の領域と、を有し、
    前記第２の領域の膜厚は、前記第１の領域の膜厚より小さいことを特徴とする半導体装置。
  2. 請求項１において、
    前記第１の絶縁層の側面は、前記第１の酸化物半導体層の側面とそろうように設けられていることを特徴とする半導体装置。
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Families Citing this family (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9178076B2 (en) * 2011-08-11 2015-11-03 Idemitsu Kosan Co., Ltd. Thin-film transistor
KR20210109658A (ko) 2012-05-10 2021-09-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스
CN104380473B (zh) 2012-05-31 2017-10-13 株式会社半导体能源研究所 半导体装置
KR102113160B1 (ko) * 2012-06-15 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9059219B2 (en) 2012-06-27 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR102161077B1 (ko) 2012-06-29 2020-09-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6310194B2 (ja) 2012-07-06 2018-04-11 株式会社半導体エネルギー研究所 半導体装置
JP6134598B2 (ja) 2012-08-02 2017-05-24 株式会社半導体エネルギー研究所 半導体装置
SG11201505225TA (en) 2012-08-03 2015-08-28 Semiconductor Energy Lab Oxide semiconductor stacked film and semiconductor device
WO2014024808A1 (en) 2012-08-10 2014-02-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN104584229B (zh) 2012-08-10 2018-05-15 株式会社半导体能源研究所 半导体装置及其制造方法
JP6220597B2 (ja) 2012-08-10 2017-10-25 株式会社半導体エネルギー研究所 半導体装置
US9245958B2 (en) 2012-08-10 2016-01-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9929276B2 (en) 2012-08-10 2018-03-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102171650B1 (ko) 2012-08-10 2020-10-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
TWI627750B (zh) 2012-09-24 2018-06-21 半導體能源研究所股份有限公司 半導體裝置
WO2014046222A1 (en) 2012-09-24 2014-03-27 Semiconductor Energy Laboratory Co., Ltd. Display device
KR102094568B1 (ko) 2012-10-17 2020-03-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그의 제작 방법
JP6283191B2 (ja) 2012-10-17 2018-02-21 株式会社半導体エネルギー研究所 半導体装置
KR102227591B1 (ko) 2012-10-17 2021-03-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102220279B1 (ko) 2012-10-19 2021-02-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막을 포함하는 다층막 및 반도체 장치의 제작 방법
US9287411B2 (en) 2012-10-24 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI582993B (zh) 2012-11-30 2017-05-11 半導體能源研究所股份有限公司 半導體裝置
US9406810B2 (en) 2012-12-03 2016-08-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102207028B1 (ko) 2012-12-03 2021-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2014103901A1 (en) 2012-12-25 2014-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9391096B2 (en) 2013-01-18 2016-07-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI618252B (zh) 2013-02-12 2018-03-11 半導體能源研究所股份有限公司 半導體裝置
US9231111B2 (en) 2013-02-13 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102238682B1 (ko) 2013-02-28 2021-04-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법
US20140238958A1 (en) * 2013-02-28 2014-08-28 Ultratech, Inc. Systems and methods for material processing using light-emitting diodes
KR102153110B1 (ko) 2013-03-06 2020-09-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체막 및 반도체 장치
US10304859B2 (en) 2013-04-12 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide film on an oxide semiconductor film
TWI620324B (zh) 2013-04-12 2018-04-01 半導體能源研究所股份有限公司 半導體裝置
KR102222344B1 (ko) 2013-05-02 2021-03-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2014181785A1 (en) 2013-05-09 2014-11-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
DE102014019794B4 (de) * 2013-05-20 2024-10-24 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
JP2015195327A (ja) * 2013-06-05 2015-11-05 株式会社半導体エネルギー研究所 半導体装置
KR102282108B1 (ko) 2013-06-13 2021-07-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US20150008428A1 (en) 2013-07-08 2015-01-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9006736B2 (en) 2013-07-12 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9293592B2 (en) * 2013-10-11 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR102244460B1 (ko) 2013-10-22 2021-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
DE102014220672A1 (de) 2013-10-22 2015-05-07 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
JP2015179247A (ja) 2013-10-22 2015-10-08 株式会社半導体エネルギー研究所 表示装置
TWI721409B (zh) 2013-12-19 2021-03-11 日商半導體能源研究所股份有限公司 半導體裝置
WO2015097593A1 (en) 2013-12-27 2015-07-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9401432B2 (en) * 2014-01-16 2016-07-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
KR102306200B1 (ko) * 2014-01-24 2021-09-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2015114476A1 (en) * 2014-01-28 2015-08-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102317297B1 (ko) 2014-02-19 2021-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물, 반도체 장치, 모듈, 및 전자 장치
KR102582740B1 (ko) 2014-05-30 2023-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 이의 제조 방법, 및 전자 장치
TWI663726B (zh) 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
KR102304725B1 (ko) * 2014-10-16 2021-09-27 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이의 제조 방법, 박막 트랜지스터 어레이 기판을 포함하는 유기 발광 표시 장치
TWI683365B (zh) 2015-02-06 2020-01-21 日商半導體能源研究所股份有限公司 裝置及其製造方法以及電子裝置
CN107210230B (zh) * 2015-02-12 2022-02-11 株式会社半导体能源研究所 氧化物半导体膜及半导体装置
US9653613B2 (en) * 2015-02-27 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP6705663B2 (ja) * 2015-03-06 2020-06-03 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
KR102582523B1 (ko) 2015-03-19 2023-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9842938B2 (en) 2015-03-24 2017-12-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including semiconductor device
US10096715B2 (en) 2015-03-26 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, and electronic device
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10056497B2 (en) * 2015-04-15 2018-08-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US11189736B2 (en) * 2015-07-24 2021-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
CN105576038A (zh) * 2016-01-12 2016-05-11 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、显示基板和显示装置
WO2017153882A1 (en) 2016-03-11 2017-09-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device including the semiconductor device
KR102330605B1 (ko) * 2016-06-22 2021-11-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN107146816B (zh) * 2017-04-10 2020-05-15 华南理工大学 一种氧化物半导体薄膜及由其制备的薄膜晶体管
US11545581B2 (en) * 2019-08-02 2023-01-03 South China University Of Technology Metal oxide (MO) semiconductor and thin-film transistor and application thereof
US11545580B2 (en) * 2017-11-15 2023-01-03 South China University Of Technology Metal oxide (MO semiconductor and thin-film transistor and application thereof
KR102606487B1 (ko) 2018-02-01 2023-11-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기

Family Cites Families (141)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2003060060A (ja) 2001-08-21 2003-02-28 Fujitsu Ltd 半導体集積回路装置
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP2002270617A (ja) * 2001-12-28 2002-09-20 Seiko Instruments Inc 半導体装置
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
EP2413366B1 (en) 2004-03-12 2017-01-11 Japan Science And Technology Agency A switching element of LCDs or organic EL displays
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
CN101057339B (zh) 2004-11-10 2012-12-26 佳能株式会社 无定形氧化物和场效应晶体管
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
CA2585063C (en) 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI445178B (zh) 2005-01-28 2014-07-11 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP2008103653A (ja) 2006-09-22 2008-05-01 Tohoku Univ 半導体装置及び半導体装置の製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5430846B2 (ja) * 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
TWI875442B (zh) * 2008-07-31 2025-03-01 日商半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
WO2010016207A1 (ja) 2008-08-04 2010-02-11 パナソニック株式会社 フレキシブル半導体装置およびその製造方法
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101648927B1 (ko) 2009-01-16 2016-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP5606682B2 (ja) 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
JP5564331B2 (ja) 2009-05-29 2014-07-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
KR102153841B1 (ko) 2009-07-31 2020-09-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101933841B1 (ko) 2009-10-16 2018-12-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 이를 구비한 전자 장치
EP2497115A4 (en) 2009-11-06 2015-09-02 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT AND MANUFACTURING METHOD THEREFOR
KR101893332B1 (ko) 2009-11-13 2018-08-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 구동 방법
KR102153034B1 (ko) 2009-12-04 2020-09-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5497417B2 (ja) * 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
CN104867984B (zh) * 2009-12-28 2018-11-06 株式会社半导体能源研究所 制造半导体装置的方法
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
KR101701208B1 (ko) 2010-01-15 2017-02-02 삼성디스플레이 주식회사 표시 기판
WO2011099335A1 (en) * 2010-02-12 2011-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2011187506A (ja) 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
CN102844872B (zh) 2010-04-02 2016-08-24 株式会社半导体能源研究所 半导体装置
KR20180122756A (ko) 2010-04-02 2018-11-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5606787B2 (ja) * 2010-05-18 2014-10-15 富士フイルム株式会社 薄膜トランジスタの製造方法、並びに、薄膜トランジスタ、イメージセンサー、ｘ線センサー及びｘ線デジタル撮影装置
CN103003934B (zh) 2010-07-16 2015-07-01 株式会社半导体能源研究所 半导体器件
TWI539453B (zh) * 2010-09-14 2016-06-21 半導體能源研究所股份有限公司 記憶體裝置和半導體裝置
JP2012160679A (ja) 2011-02-03 2012-08-23 Sony Corp 薄膜トランジスタ、表示装置および電子機器
US9166055B2 (en) 2011-06-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20130007426A (ko) 2011-06-17 2013-01-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR102282833B1 (ko) 2011-06-17 2021-07-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터
US8952377B2 (en) 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8748886B2 (en) 2011-07-08 2014-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9214474B2 (en) 2011-07-08 2015-12-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
CN104380473B (zh) 2012-05-31 2017-10-13 株式会社半导体能源研究所 半导体装置

Also Published As

Publication number Publication date
TW201403822A (zh) 2014-01-16
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