JP6200195B2 - 半導体装置 - Google Patents

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Description

酸化物半導体を用いる半導体装置及びその作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
チャネル形成領域に酸化物半導体膜を用いてトランジスタなどを作製し、表示装置に応用する技術が注目されている。例えば、酸化物半導体膜として酸化亜鉛（ＺｎＯ）を用いるトランジスタや、ＩｎＧａＯ３（ＺｎＯ）ｍを用いるトランジスタが挙げられる。これらの酸化物半導体膜を用いたトランジスタを、透光性を有する基板上に形成し、画像表示装置のスイッチング素子などに用いる技術が特許文献１及び特許文献２で開示されている。
また、特許文献３には、酸化物半導体層と接するソース電極及びドレイン電極と、酸化物半導体層と重なるゲート電極と、酸化物半導体層とゲート電極との間に設けられたゲート絶縁層と、を有し、ソース電極及びドレイン電極は、第１の導電層と、第１の導電層の端部よりチャネル長方向に伸長した領域を有する第２の導電層を備えたトランジスタ構造が開示されている。
また、特許文献４には、酸化物半導体層の上下にゲート電極が形成されている構造が開示されている。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報 特開２０１１−１７１７２１号公報 特開２０１１−１０３４５８号公報
単層の金属層を用いて、酸化物半導体膜上にソース電極層及びドレイン電極層を形成し、ソース電極層及びドレイン電極層の端部に生じる恐れのある電界集中の緩和を実現するトランジスタ構造を提供することを課題の一とする。
また、酸化物半導体膜をチャネル形成領域に用いたトランジスタを有する半導体装置において、安定した電気的特性を付与し、信頼性の向上を達成することを課題の一つとする。
また、ソース電極層及びドレイン電極層上に形成するゲート絶縁膜の膜厚や酸化物半導体膜の膜厚が薄くても段切れが生じにくい断面形状を有するソース電極層及びドレイン電極層を形成することを課題の一つとする。
下地膜は絶縁膜または酸化物半導体膜とし、下地膜上に単層の金属膜を形成した後、レジストマスクを形成し、複数回のエッチングを行うことで突出部を有する断面構造の電極を形成する。
具体的には、金属膜上にレジストマスクを形成し、金属膜の膜厚の半分程度を除去して部分的に薄膜にする第１のエッチングを行い、レジストマスクにアッシングを行ってレジストマスクの面積を小さくする処理を行った後、小さくしたレジストマスクを用いて第２のエッチングを行い、突出部を有する単層の金属膜を形成する。
また、下地膜が酸化物半導体膜である場合、酸化物半導体膜に接する単層の金属膜を加工する際、または、その後に金属層をマスクとするエッチングを行って酸化物半導体膜に薄い領域（即ち、金属膜と重なる領域の膜厚よりも薄く、且つ、金属膜と重ならない領域）を形成してもよく、その薄い領域をチャネル形成領域とするトランジスタを作製することができる。
また、酸化物半導体膜上にソース電極層及びドレイン電極層を形成する場合、上記手順により、チャネル長方向に伸長した突出部を有するソース電極層及びドレイン電極層を形成することができる。このような断面形状を有するソース電極層及びドレイン電極層上にゲート絶縁膜を形成すると、ゲート絶縁膜の膜厚や酸化物半導体膜の膜厚が薄くても段切れが生じにくい。また、単層の金属膜を用いて、チャネル長方向に伸長した突出部を有するソース電極層及びドレイン電極層を形成することで、積層の金属膜を用いる場合に比べて製造工程を単純なものとすることができる。
また、ソース電極層の突出部（またはドレイン電極層の突出部）は、酸化物半導体膜上に重なり、電界集中の緩和の効果があり、トランジスタの電気特性の向上及び信頼性の向上にも寄与する。
そして、酸化物半導体膜の上方及び下方にそれぞれゲート電極層を配置し、一方のゲート電極層の電位をＧＮＤとすることでトランジスタのしきい値電圧をよりプラスとし、ノーマリーオフのトランジスタとすることができる。
また、電位をＧＮＤとするゲート電極層は外部の電場を遮蔽する、すなわち外部の電場がトランジスタに作用しないようにする機能（特に静電気に対する静電遮蔽機能）も有する。電位をＧＮＤとするゲート電極層の遮蔽機能により、静電気などの外部の電場の影響によりトランジスタの電気的な特性が変動することを防止することができる。
本明細書で開示する発明の構成の一形態は、導電層と、導電層上に酸化物絶縁膜と、酸化物絶縁膜上に設けられたチャネル形成領域を含む酸化物半導体膜と、酸化物半導体膜上に、酸化物半導体膜と電気的に接続するソース電極層及びドレイン電極層と、酸化物半導体膜、ソース電極層、及びドレイン電極層上にゲート絶縁膜と、ゲート絶縁膜上にチャネル形成領域と重なるゲート電極層とを有し、ソース電極層及びドレイン電極層は、単層の金属膜からなり、ソース電極層及びドレイン電極層はチャネル長方向に伸長した突出部を有し、突出部のうち、酸化物半導体膜と重なる突出部は、導電層と重なることを特徴とする半導体装置である。
上記構成において、チャネル長方向に伸長した突出部を有するソース電極層及びドレイン電極層を有しているため、電界集中の緩和を図ることができ、トランジスタの電気特性の向上及び信頼性の向上を実現できる。
また、チャネル長方向に伸長した突出部を有するソース電極層及びドレイン電極層を有しているため、ソース電極層及びドレイン電極層上に形成するゲート絶縁膜の膜厚や酸化物半導体膜の膜厚が薄くても段切れが生じにくい。また、単層の金属膜を用いて、チャネル長方向に伸長した突出部を有するソース電極層及びドレイン電極層を形成することで、工程を単純なものとすることができる。
また、上記構成において、導電層は酸化物絶縁膜中に埋没するように設けられており、酸化物絶縁膜において酸化物絶縁膜下面近傍、及び導電層が存在する場所では該導電層の近傍には、酸化物絶縁膜の化学量論的組成を超える酸素が存在する酸素過剰領域が設けられている。
酸素過剰領域は、導電層、及び導電層上に酸化物絶縁膜を形成した後、導電層の形状が反映して上面に凸部を有する酸化物絶縁膜に酸素導入処理（酸素ドープ処理）を行って形成することができる。酸素過剰領域形成後、酸化物絶縁膜に上面の凸部を除去する平坦化処理を行う。平坦化処理は、化学的機械研磨法を用いる。
平坦化処理によって、導電層上の酸化物絶縁膜は選択的に除去されて薄くなり、導電層上の酸素過剰領域と、酸化物絶縁膜上面との距離も短くなる。一方、酸化物絶縁膜において、導電層が存在しない領域では、酸化物絶縁膜の除去はほとんど行われず、酸素過剰領域は酸化物絶縁膜下面近傍に存在する。よって、酸化物絶縁膜において、酸素過剰領域は、酸化物絶縁膜上面から、導電層の存在する領域ではより浅い位置に設けられ、他の領域（導電層の存在しない領域）では深い位置に設けられる。
従って、酸化物半導体膜（少なくともチャネル形成領域）が設けられる、導電層と重なる酸化物絶縁膜において、酸化物半導体膜に近接して酸素過剰領域を設けることができるため、酸素過剰領域から酸化物半導体膜へ効率よく酸素を供給することができる。また、酸素の供給は、熱処理を行ってより促進することもできる。
従って、半導体装置において、効率よく酸化物半導体膜中及び界面の酸素欠損の補填を行うことが可能となる。
また、チャネル形成領域を含む酸化物半導体膜は、組成の異なる酸化物半導体膜の積層を用いることができる。例えば、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）の原子数比のターゲットを用いて成膜されるＩｎ−Ｇａ−Ｚｎ系酸化物膜上にＩｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）の原子数比のターゲットを用いて成膜されるＩｎ−Ｇａ−Ｚｎ系酸化物膜を積層した積層膜を用いる。この場合、ゲート絶縁膜に接するのは、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のターゲットを用いて成膜されるＩｎ−Ｇａ−Ｚｎ系酸化物膜とすることが好ましい。
また、チャネル長方向に伸長した突出部を有するソース電極層及びドレイン電極層の形成時または、形成後にエッチングを行うことによってチャネル形成領域を含む酸化物半導体膜に凹部を形成してもよい。酸化物半導体膜に凹部を形成することによって、電界集中の緩和を図ることができ、スイッチング特性の劣化を抑えることができる。なお、組成の異なる酸化物半導体膜の積層を用いる場合、積層の下層が露出しないように積層の上層を残すことが好ましい。
また、本明細書では、導電層と重なり、且つ、ソース電極層のチャネル長方向に伸長した突出部のうち、酸化物半導体膜と重なる突出部と、ドレイン電極層のチャネル長方向に伸長した突出部のうち、酸化物半導体膜と重なる突出部との距離（上面から見た場合の水平距離）をチャネル長Ｌとする。従って、酸化物半導体膜に凹部を有しておらず、平坦な表面を有するトランジスタと、酸化物半導体膜に凹部を有するトランジスタのチャネル長Ｌは同一と見なす。
また、上記構成において、さらにソース電極層及びドレイン電極層上に重なる絶縁層を設け、その絶縁層上に接してゲート絶縁膜を有する構成としてもよい。この絶縁層は、ゲート電極層とソース電極層との間に形成される寄生容量及びゲート電極層とドレイン電極層との間に形成される寄生容量を低減する。また、この絶縁層は、酸化シリコン膜、酸化窒化シリコン膜などを用いて形成し、ゲート絶縁膜のエッチング時や、ゲート電極層のエッチング時にソース電極層及びドレイン電極層を保護する。
また、上記構成において、ゲート絶縁膜として酸化ガリウム膜（ＧａＯＸとも表記する、なお、Ｘは自然数とは限らず、非自然数を含む。）、酸化ガリウム亜鉛膜（Ｇａ２ＺｎＸＯＹ（Ｘ＝１〜５）とも表記する）、Ｇａ２Ｏ３（Ｇｄ２Ｏ３）膜、ガリウムの含有量が多く、且つ、インジウムの含有量の少ない絶縁性のＩｎ−Ｇａ−Ｚｎ系酸化物膜などのガリウムを含む絶縁膜を用いる。また、ガリウムを含む絶縁膜は、膜中に酸素を多く含ませることが好ましく、ガリウムを含む絶縁膜の成膜条件を膜中に酸素を多く含む成膜条件とする、またはガリウムを含む絶縁膜の成膜後に酸素ドープ処理を行う。
なお、「酸素ドープ」とは、酸素（少なくとも、酸素ラジカル、酸素原子、酸素分子、オゾン、酸素イオン（酸素分子イオン）、及び／又は酸素クラスタイオンのいずれかを含む）をバルクに添加することを言う。なお、当該「バルク」の用語は、酸素を、薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、「酸素ドープ」には、プラズマ化した酸素をバルクに添加する「酸素プラズマドープ」が含まれる。
酸素ドープ処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素ドープ処理において、酸素を含むガスに希ガスを含ませてもよい。
酸素ドープ処理は処理条件により、直接酸素ドープ処理に曝される膜だけでなく、該膜の下に設けられた膜にも酸素をドープすることができる。即ち、酸化物半導体膜上に酸化ガリウム膜からなるゲート絶縁膜を形成し、酸素ドープ処理を行うと、ゲート絶縁膜だけでなく、酸化物半導体膜中にも酸素を含ませることができる。
また、酸化物半導体膜を挟むように上下に接して酸化ガリウム膜、酸化ガリウム亜鉛膜、Ｇａ２Ｏ３（Ｇｄ２Ｏ３）膜などのガリウムを含む絶縁膜を用いることも本発明の一つであり、その構成は、導電層と、導電層上に酸化物絶縁膜と、酸化物絶縁膜上に酸化ガリウムを含む第１の絶縁膜と、第１の絶縁膜上に接するチャネル形成領域を含む酸化物半導体膜と、酸化物半導体膜上に、酸化物半導体膜と電気的に接続するソース電極層及びドレイン電極層と、酸化物半導体膜、ソース電極層、及びドレイン電極層上に酸化ガリウムを含む第２の絶縁膜と、第２の絶縁膜上にチャネル形成領域と重なるゲート電極層とを有する半導体装置である。
また、上記構成において、ソース電極層及びドレイン電極層は、単層の金属膜からなり、ソース電極層及びドレイン電極層はチャネル長方向に伸長した突出部を有し、突出部のうち、酸化物半導体膜と重なる突出部は、導電層と重なることを特徴の一つとしている。
また、上記構成において、酸化物半導体膜は、結晶構造を有することが好ましい。結晶構造を有する酸化物半導体膜は、単結晶膜、微結晶膜、多結晶膜（ポリクリスタルともいう。）またはＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、結晶部を有する酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる結晶部と隣り合う結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部の結晶性が低下し、不純物の添加条件によっては微結晶領域または非晶質領域になることもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に熱処理などの結晶化処理を行うことにより形成される。
また、ＣＡＡＣ−ＯＳのように結晶部を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動を低減することが可能である。従って、酸化物半導体膜をＣＡＡＣ−ＯＳ膜とすることで、可視光や紫外光の照射よるトランジスタの電気的特性変化を抑制し、信頼性の高い半導体装置とすることができる。
また、酸化物半導体膜をＣＡＡＣ−ＯＳ膜とする場合、ＣＡＡＣ−ＯＳ膜に接する第１の絶縁膜及び第２の絶縁膜は、酸化物半導体膜よりも結晶性が低いことが好ましい。具体的には、ＣＡＡＣ−ＯＳ膜の成膜温度よりも低い基板温度で第１の絶縁膜及び第２の絶縁膜の成膜を行う、またはスパッタリングの成膜ガスにアルゴンなどの希ガスを用いて第１の絶縁膜及び第２の絶縁膜の成膜を行う。
また、酸化ガリウムを含む第１の絶縁膜に酸素ドープ処理を行って結晶性を低下させ、且つ、酸化ガリウムを含む第１の絶縁膜の化学量論的組成を超える酸素が存在する酸素過剰領域を形成してもよい。例えば、Ｇａ２Ｏ３で表すことのできる酸化ガリウム膜の場合、酸素過剰領域は、ＧａＯＸ（Ｘ＞１．５）である。酸素過剰領域を含む第１の絶縁膜は、酸化物半導体膜からの酸素の脱離を防止し、酸化物半導体膜へ酸素を供給する有効な酸素供給層としても機能する。
また、酸化ガリウムを含む第２の絶縁膜に酸素ドープ処理を行って結晶性を低下させ、且つ、酸化ガリウムを含む第２の絶縁膜の化学量論的組成を超える酸素が存在する酸素過剰領域を形成してもよい。また、酸素過剰領域を含む第２の絶縁膜は、酸化物半導体膜からの酸素の脱離を防止し、酸化物半導体膜へ酸素を供給する有効な酸素供給層としても機能する。
酸化物半導体膜としてガリウムを含む半導体膜（例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜）を用い、その酸化物半導体膜を挟むように上下に接してガリウムを含む絶縁膜（例えば酸化ガリウム膜）を用いると、上下に配置する絶縁膜中には、酸化物半導体膜の同一構成材料を含んでいるため、酸化物半導体膜の界面状態を良好なものとすることができ、安定な電気特性を付与することができる。また、酸化物半導体膜を挟むように上下に接して酸化ガリウムからなる絶縁膜を設けることで、外部から酸化物半導体膜に影響を与える恐れのある不純物、例えば窒素や金属元素などの拡散による侵入をブロックする役目を果たすことができる。従って、酸化物半導体膜を挟む、或いは酸化物半導体膜を囲むように酸化ガリウムからなる絶縁膜を設けることで、囲まれている酸化物半導体膜の組成およびその純度を一定に保ち、安定した電気特性を有する半導体装置を実現できる。
ゲート絶縁膜の膜厚が２０ｎｍ以下、または酸化物半導体膜の膜厚が３０ｎｍ以下であっても段切れが生じにくい断面形状を有するソース電極層及びドレイン電極層を形成することができる。また、単層の金属層を用いて、酸化物半導体膜上にソース電極層及びドレイン電極層を形成し、ソース電極層及びドレイン電極層の端部に生じる恐れのある電界集中の緩和を実現する。
また、酸化物半導体膜を挟むように上下に接して酸化ガリウムを含む絶縁膜を用いることによって、安定した電気的特性を付与し、信頼性の向上を達成することができる。
本発明の一態様を示す工程断面図である。 本発明の一態様を示す工程断面図である。 本発明の一態様を示す断面図である。 本発明の一態様を示す工程断面図である。 本発明の一態様を示す断面図である。 本発明の一態様を示す断面図及び上面図である。 半導体装置の一形態を示す断面図及び回路図。 半導体装置の一形態を示す断面図及び回路図。 半導体装置の一形態を示す回路図。 半導体装置の一形態を示す斜視図。 半導体装置の一形態を示すブロック図。 電子機器を説明する図。 電子機器を説明する図。 本発明の一態様を示す断面図である。 本発明の一態様を示す断面図及び電極層の端部の断面を示す写真。 電極層の端部の断面を示す写真。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図１を用いて説明する。本実施の形態では、酸化物半導体膜を有するトランジスタの作製方法の一例を示す。
まず、絶縁表面を有する基板４００上に、スパッタリング法、蒸着法などを用いて導電膜を形成し、該導電膜をエッチングして、導電層４９１を形成する。
絶縁表面を有する基板４００に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板４００として用いてもよい。
導電層４９１の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、導電層４９１としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。導電層４９１は、単層構造としてもよいし、積層構造としてもよい。
また、導電層４９１の材料は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
また、ノーマリーオフのスイッチング素子を実現するために、５ｅＶ（電子ボルト）以上、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有する材料をゲート電極層として用いて、トランジスタのしきい値電圧をプラスにすることが好ましい。具体的には、Ｉｎ−Ｎ結合を有し、且つ、固有抵抗が１×１０−１〜１×１０−４Ω・ｃｍ、好ましくは固有抵抗が５×１０−２〜１×１０−４Ω・ｃｍを有する材料をゲート電極層として用いる。その材料の一例としては、窒素を含むＩｎ−Ｇａ−Ｚｎ系酸化物膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮなど）などが挙げられる。
次いで、基板４００及び導電層４９１上に酸化物絶縁膜４８０を形成する（図１（Ａ）参照）。酸化物絶縁膜４８０は導電層４９１の形状を反映した表面に凸部を有する膜である。
酸化物絶縁膜４８０としては、プラズマＣＶＤ法又はスパッタリング法等により、酸化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ハフニウム、酸化ガリウム、酸化ガリウム亜鉛、酸化亜鉛、又はこれらの混合材料を用いて形成することができる。酸化物絶縁膜４８０は、単層でも積層でもよい。
本実施の形態では酸化物絶縁膜４８０としてスパッタリング法を用いて形成する酸化シリコン膜を用いる。また、プラズマＣＶＤ法を用いて形成する酸化窒化シリコン膜を用いてもよい。
次いで、表面に凸部を有する酸化物絶縁膜４８０に対して、酸素４３１を導入する処理（酸素ドープ処理）を行い、酸化物絶縁膜４８０下面近傍及び導電層４９１近傍に、酸素過剰領域４８１を形成する。これによって、酸素過剰領域４８１を有する酸化物絶縁膜４８４が形成される（図１（Ｂ）参照）。なお、図中において、点線で示す酸素過剰領域４８１は、導入された酸素の分布中心を模式的に表している。
酸素４３１には、少なくとも、酸素ラジカル、酸素原子、酸素分子、オゾン、酸素イオン（酸素分子イオン）、及び／又は酸素クラスタイオンのいずれかが含まれている。
酸化物絶縁膜４８０への酸素４３１の導入は、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理等を用いることができる。なお、イオン注入法として、ガスクラスタイオンビームを用いてもよい。また、酸素４３１の導入は、基板４００の全面を一度に処理してもよいし、例えば、線状のイオンビームを用いてもよい。線状のイオンビームを用いる場合には、基板又はイオンビームを相対的に移動（スキャン）させることで、酸化物絶縁膜４８０全面に酸素４３１を導入することができる。
酸素４３１の供給ガスとしては、Ｏを含有するガスを用いればよく、例えば、Ｏ２ガス、Ｎ２Ｏガス、ＣＯ２ガス、ＣＯガス、ＮＯ２ガス等を用いることができる。なお、酸素の供給ガスに希ガス（例えばＡｒ）を含有させてもよい。
また、例えば、イオン注入法で酸素の導入を行う場合、酸素４３１のドーズ量を０．５×１０１６ｃｍ−２以上５×１０１６ｃｍ−２以下（例えば、１×１０１６ｃｍ−２）、加速エネルギーを５０ｅＶ以上７０ｅＶ以下（例えば、５０ｅＶ）とするのが好ましく、酸素ドープ処理後の酸素過剰領域４８１を含む酸化物絶縁膜４３６中の酸素の含有量は、酸化物絶縁膜４３６の化学量論的組成を超える程度とするのが好ましい。なお、このような化学量論的組成よりも酸素を過剰に含む領域は、酸素過剰領域４８１に存在していればよい。なお、酸素４３１の注入深さは、注入条件により適宜制御すればよい。
次いで、酸素過剰領域４８１を含む酸化物絶縁膜４８４に上面の凸部を除去する平坦化処理を行う。導電層４９１上の酸化物絶縁膜４８０を選択的に除去することで表面を平坦化し、平坦化した酸化物絶縁膜４３６を形成する（図１（Ｃ）参照）。
平坦化処理によって、導電層４９１上の酸化物絶縁膜４８０は選択的に除去されて薄くなるため、導電層４９１上の酸素過剰領域４８１と、酸化物絶縁膜４８０上面との距離は短くなる。一方、酸化物絶縁膜４８０において、導電層４９１が存在しない領域では、酸化物絶縁膜の除去はほとんど行われず、酸素過剰領域４８１は酸化物絶縁膜４８０下面近傍に存在する。よって、酸化物絶縁膜４３６において、酸素過剰領域４８１は、酸化物絶縁膜上面から、導電層４９１の存在する領域ではより浅い位置に設けられ、他の領域（導電層４９１の存在しない領域）では深い位置に設けられる。
従って、後の工程で酸化物半導体膜が設けられる、導電層４９１と重なる酸化物絶縁膜４３６において、酸化物半導体膜に近接して酸素過剰領域４８１を設けることができるため、酸素過剰領域４８１から酸化物半導体膜へ効率よく酸素を供給することができる。また、酸素の供給は、熱処理を行ってより促進することもできる。
さらに、酸化物絶縁膜４３６において、酸素過剰領域４８１は、酸素供給が必要な酸化物半導体膜の下以外の領域では、酸化物絶縁膜４３６上面から離れた、酸化物絶縁膜４３６下面近傍に設けられている。よって、特に熱処理を行ったときでも、酸化物絶縁膜４３６上面からの不必要な酸素の放出が抑制でき、酸化物絶縁膜４３６を酸素過剰な状態に維持することができる。
なお、本実施の形態では、酸化物絶縁膜４８０への酸素４３１の導入を行う例を示したが、成膜直後に十分な酸素を含む酸化物絶縁膜４８０が形成できるのであれば、酸化物絶縁膜４８０への酸素４３１の導入を省略することができる。
また、平坦化処理としては、特に限定されないが、研磨処理（例えば、化学的機械研磨法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ））、ドライエッチング処理、プラズマ処理を用いることができる。
次いで、酸化物絶縁膜４３６上に酸化物半導体膜４０３を形成する。酸化物半導体膜４０３は、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物などを用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、Ｉｎ、Ｇａ及びＺｎを有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、Ｉｎ、Ｇａ及びＺｎ以外の金属元素が含まれていてもよい。
本実施の形態において、酸化物半導体膜４０３を、スパッタリング法で作製するためのターゲットとしては、組成として、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ系酸化物膜（ＩＧＺＯ膜）を５ｎｍ以上３０ｎｍ以下の膜厚で成膜する。
また、金属酸化物ターゲットの相対密度（充填率）は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜とすることができる。
酸化物半導体膜４０３を、成膜する際に用いるスパッタリングガスは水素、水、水酸基又は水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
減圧状態に保持された成膜室内に基板を保持する。そして、成膜室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物絶縁膜４３６上に酸化物半導体膜４０３を成膜する。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜４０３に含まれる不純物の濃度を低減できる。
酸化物半導体膜４０３は、膜状の酸化物半導体膜をフォトリソグラフィ工程により島状の酸化物半導体膜に加工して形成することができる。
また、島状の酸化物半導体膜４０３を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、酸化物半導体膜４０３において、銅などの不純物がほとんど含まれない高純度化されたものであることが望ましい。トランジスタ４４０ａの製造工程において、これらの不純物が混入または酸化物半導体膜４０３表面に付着する恐れのない工程を適宜選択することが好ましく、酸化物半導体膜４０３表面に付着した場合には、シュウ酸や希フッ酸などに曝す、またはプラズマ処理（Ｎ２Ｏプラズマ処理など）を行うことにより、酸化物半導体膜４０３表面の不純物を除去することが好ましい。具体的には、酸化物半導体膜４０３の銅濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜４０３へ、酸化物絶縁膜４３６からの酸素の供給を促進するために熱処理を行ってもよい。
次いで、酸化物半導体膜４０３と電気的に接続するソース電極層４０５ａ、ドレイン電極層４０５ｂを形成する。ソース電極層４０５ａ、ドレイン電極層４０５ｂを用いて他のトランジスタや素子と接続させ、様々な回路を構成することができる。
ソース電極層４０５ａ、ドレイン電極層４０５ｂは、例えば、スパッタリング法、蒸着法などを用いて導電膜を成膜し、エッチング法により加工して形成することができる。
ソース電極層４０５ａ、及びドレイン電極層４０５ｂに用いる導電膜としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。
本実施の形態では単層のタングステン膜を用い、タングステン膜上にレジストマスクを形成し、タングステン膜の膜厚の半分程度を除去して部分的に薄膜にする第１のエッチングを行い、レジストマスクにアッシングを行ってレジストマスクの面積を小さくする処理を行った後、小さくしたレジストマスクを用いて第２のエッチングを行い、図１（Ｄ）に示す断面形状、即ち、突出部を有するソース電極層４０５ａ、及び突出部を有するドレイン電極層４０５ｂをそれぞれ形成する。
次いで、小さくしたレジストマスクを除去する。この段階の断面図が図１（Ｄ）に相当する。
次いで、酸化物半導体膜４０３、ソース電極層４０５ａ、及びドレイン電極層４０５ｂを覆うゲート絶縁膜４０２を形成する。
ゲート絶縁膜４０２の膜厚は、例えば１ｎｍ以上２０ｎｍ以下とし、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法等を適宜用いることができる。また、ゲート絶縁膜４０２は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
ゲート絶縁膜４０２の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化ガリウム亜鉛膜、Ｇａ２Ｏ３（Ｇｄ２Ｏ３）膜、酸化亜鉛膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することができる。また、他の材料として絶縁性を有するＩｎ−Ｇａ−Ｚｎ系酸化物膜もゲート絶縁膜４０２の材料として用いることができる。絶縁性を有するＩｎ−Ｇａ−Ｚｎ系酸化物膜は、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］の酸化物ターゲットを用い、基板温度を室温とし、スパッタリングガスにアルゴン、またはアルゴンと酸素の混合ガスを用いて形成すればよい。
本実施の形態では、ゲート絶縁膜４０２としてスパッタ法で形成する酸化ガリウム膜を用いる。酸化ガリウム膜をゲート絶縁膜４０２として用いると、酸化物半導体膜４０３と同一構成材料を含んでいるため、酸化物半導体膜の界面状態を良好なものとすることができ、安定な電気特性を付与することができる。
次いで、ゲート絶縁膜４０２上に、スパッタリング法、蒸着法などを用いて導電膜を形成し、該導電膜をエッチングして、ゲート電極層４０１ａ、４０１ｂを形成する。
ゲート電極層４０１ａ、４０１ｂの材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極層４０１ａ、４０１ｂとしてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層４０１ａ、４０１ｂは、単層構造としてもよいし、積層構造としてもよい。
本実施の形態では、ゲート絶縁膜４０２上に接するゲート電極層４０１ａとして、窒素を含む金属酸化物膜（窒素を含むＩｎ−Ｇａ−Ｚｎ系酸化物膜）を用い、その上にゲート電極層４０１ｂとしてタングステン膜を用いる。窒素を含む金属酸化物膜をゲート電極層４０１ａとして用いてトランジスタのしきい値電圧をプラスにすることができる。
以上の工程で、本実施の形態のトランジスタ４４０ａを作製することができる（図２（Ａ）参照）。トランジスタ４４０ａは、トップゲート構造のトランジスタの一例であり、図２（Ａ）は、トランジスタ４４０ａのチャネル長方向の断面図である。
また、酸素過剰領域４８１を含む酸化物絶縁膜４３６中に設けられた導電層４９１は、ゲート電極層４０１ａ、４０１ｂとチャネル形成領域を介して重なり、トランジスタ４４０ａの電気的特性を制御する。
導電層４９１はトランジスタ４４０ａの電気的特性を制御する第２のゲート電極層（いわゆるバッグゲートともいう）として機能することができる。例えば導電層４９１の電位をＧＮＤ（または固定電位）とすることでトランジスタ４４０ａのしきい値電圧をよりプラスとし、さらにノーマリーオフのトランジスタとすることができる。
また、ゲート電極層４０１ａ、４０１ｂは、ソース電極層４０５ａ及びドレイン電極層４０５ｂの一部と重なる構成である。ソース電極層４０５ａの突出部（またはドレイン電極層４０５ｂの突出部）は、ゲート絶縁膜４０２の被覆性の向上が図れる形状となっているため、電界集中の緩和の効果があり、トランジスタの電気特性の向上及び信頼性の向上に寄与する。
次いで、ゲート電極層４０１ａ、４０１ｂを覆う絶縁膜４０７を形成する（図２（Ｂ）参照）。この絶縁膜４０７は、酸化物半導体膜４０３またはゲート絶縁膜４０２からの酸素の放出を防止する機能が高いバリア膜（保護膜）として機能する。
バリア膜として機能する絶縁膜４０７は、酸化物半導体膜４０３への水素、水分などの不純物侵入が防止できる緻密な膜が好ましい。
バリア膜として機能する絶縁膜４０７としては、例えば、酸化ガリウム膜、酸化ガリウム亜鉛膜、Ｇａ２Ｏ３（Ｇｄ２Ｏ３）膜、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜、酸化亜鉛膜などの無機絶縁膜を用いることができ、単層でも積層でもよい。バリア膜として機能する絶縁膜４０７は、プラズマＣＶＤ法又はスパッタリング法、又は成膜ガスを用いたＣＶＤ法、又はＭＢＥ法を用いることができる。
次いで、絶縁膜４０７上に層間絶縁膜４８５を形成する。層間絶縁膜４８５は、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜、酸化ガリウム膜、酸化ガリウム亜鉛膜、などの無機絶縁膜を用いることができ、単層でも積層でもよい。
そして、層間絶縁膜４８５に埋め込み配線を形成した段階の断面図が図２（Ｃ）に相当する。層間絶縁膜４８５にソース電極層４０５ａに達するコンタクトホールを形成し、第１のバリア金属膜４８６を成膜し、その上に低抵抗導電層４８７を形成するための銅または銅合金膜を成膜する。そして、平坦化するために研磨を行い、露出した低抵抗導電層４８７を保護するため、第２のバリア金属膜４８８を形成する。埋め込み配線は、第１のバリア金属膜４８６と、第２のバリア金属膜４８８と、第１のバリア金属膜４８６と第２のバリア金属膜４８８で囲まれた低抵抗導電層４８７とで構成される。
第１のバリア金属膜４８６、及び第２のバリア金属膜４８８は、低抵抗導電層４８７に含まれる銅の拡散を抑える導電材料を用いればよく、例えば窒化タンタル膜、窒化モリブデン膜、窒化タングステン膜などを用いる。
以上の工程を経ることによって、トランジスタ４４０ａ上にさらに他の半導体素子や配線などを形成して多層構造を有する半導体装置を形成することができる。なお、トランジスタ４４０ａ上に設ける他の半導体素子や配線などは、埋め込み配線と電気的に接続を行うことができる。
また、本実施の形態に示したトランジスタ４４０ａの断面構造は一例であって、ソース電極層４０５ａ及びドレイン電極層４０５ｂの断面形状が同じであれば、特に限定されない。また、トランジスタ４４０ａとしてＭＯＳＦＥＴを例示しているが、トランジスタ４４０ａとしてＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、ＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などを用いることもできる。ただし、トランジスタ４４０ａとしてＩＧＢＴを用いる場合、ソース電極層がエミッタ端子に相当し、ドレイン電極層がコレクタ端子に相当する。以下に、他のトランジスタの断面構造の一例を列挙する。
図３（Ａ）に示すトランジスタ４４０ｂは、ソース電極層４０５ａ及びドレイン電極層４０５ｂと重ならず、且つ、導電層４９１と重なる酸化物半導体膜４０３の領域の膜厚が、ソース電極層４０５ａ及びドレイン電極層４０５ｂと重なる酸化物半導体膜４０３の領域の膜厚よりも薄い構造を有する。チャネル形成領域に凹部を有する構成以外は、図２（Ｂ）と同一であるため、ここでは詳細な説明は省略することとする。
図３（Ａ）に示すトランジスタ４４０ｂの酸化物半導体膜４０３の形成方法は、ソース電極層４０５ａ及びドレイン電極層４０５ｂを形成した後、ソース電極層４０５ａ及びドレイン電極層４０５ｂをマスクとしてエッチングを行えばよい。図３（Ａ）に示すようにチャネル形成領域に凹部を有する場合、ソース電極層４０５ａとドレイン電極層４０５ｂとの間に生じる恐れのある電界集中の緩和を図ることができる。
また、図３（Ｂ）に示すトランジスタ４４０ｃは、第１の酸化物半導体膜４０３ａ上に、第１の酸化物半導体膜４０３ａと組成の異なる第２の酸化物半導体膜４０３ｂを形成して積層構造とし、凹部を有する第２の酸化物半導体膜４０３ｂを有している。積層である構成以外は、図３（Ａ）と同一であるため、ここでは詳細な説明は省略することとする。
第１の酸化物半導体膜４０３ａとしては、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のターゲットを用いて成膜されるＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる。なお、第１の酸化物半導体膜４０３ａは、原子数比でＩｎをＧａ及びＺｎよりも多い半導体膜であればよい。また、第２の酸化物半導体膜４０３ｂとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のターゲットを用いて成膜されるＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる。
組成の異なる酸化物半導体膜の積層を用いる場合、積層の下層、本実施の形態では、第１の酸化物半導体膜４０３ａが凹部の底面に露出しないように積層の上層を残すように形成する。
図３（Ｂ）に示すトランジスタ４４０ｃは、チャネル形成領域にＩｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のターゲットを用いて成膜されるＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いるため、電界効果移動度の向上を図ることができる。
また、図３（Ｃ）に示すトランジスタ４４０ｄは、酸化物絶縁膜４９３と酸化物半導体膜の積層の間に酸化ガリウムを含む絶縁膜４３７を設け、導電層４９２がチャネル形成領域と重ならない位置に配置している例である。また、酸化物半導体膜の積層への酸素供給は、化学量論的組成を超える酸素が存在する酸素過剰領域を有する酸化ガリウムを含む絶縁膜４３７が行う構成となっているため、酸化物絶縁膜４９３に酸素ドープ処理を行っていない例である。これらの相違点以外は、図３（Ｂ）と同一であるため、ここでは詳細な説明は省略することとする。
トランジスタ４４０ｄを作製した直後の段階でトランジスタのしきい値電圧をよりプラスとし、ノーマリーオフのトランジスタが実現できている場合には、図３（Ｃ）に示すように、導電層４９２はチャネル形成領域と重ねなくともよい。また、回路の構成上、ノーマリーオフのトランジスタである必要がない場合には、そのトランジスタだけノーマリーオンのトランジスタとして用いることも可能である。
また、酸化ガリウムを含む絶縁膜４３７は、酸化物半導体膜の積層と同じフォトマスクを用いてエッチングすることができ、上面から見たパターン形状が酸化物半導体膜の積層と同じである。従って、図３（Ｂ）と同じマスク数で図３（Ｃ）の構造を得ることができる。
また、トランジスタ４４０ｄにおいて、ゲート絶縁膜４０２として酸化ガリウムを含む絶縁膜を用いる場合、酸化物半導体膜の積層は、上下に接して酸化ガリウムを含む絶縁膜で挟む構造とすることができる。酸化ガリウムを含む絶縁膜は、酸化物半導体膜の積層からの酸素の脱離を防止し、酸化物半導体膜の積層へ酸素を供給する有効な酸素供給層として機能させる。また、上下に配置する絶縁膜中には、酸化物半導体膜の同一構成材料を含んでいるため、酸化物半導体膜の界面状態を良好なものとすることができ、安定な電気特性を付与することができる。
また、図２（Ｂ）、図３（Ａ）、図３（Ｂ）、及び図３（Ｃ）に示すトランジスタは、それぞれ一部が異なる構成であるが、特に限定されず、様々な組み合わせが可能である。例えば、図２（Ｂ）に示す平坦な酸化物半導体膜４０３と図３（Ｃ）に示す酸化ガリウムを含む絶縁膜４３７を組み合わせ、酸化ガリウムを含む絶縁膜４３７上に平坦な酸化物半導体膜４０３を有するトランジスタ構造としてもよい。
（実施の形態２）
本実施の形態では、ゲート電極層とゲート絶縁膜と、ゲート絶縁膜を介してゲート電極層と重なるソース電極層との間に形成される寄生容量と、ゲート電極層と、ゲート絶縁膜と、ゲート絶縁膜を介してゲート電極層と重なるドレイン電極層との間に形成される寄生容量を低減するトランジスタの作製方法の一例を以下に示す。なお、実施の形態１と途中の工程までは同一であるため、その部分の詳細な説明は省略することとする。
まず、実施の形態１に示した図１（Ｃ）と同じ段階までの工程を行う。まず、基板４００上に導電層４９１を形成し、酸素過剰領域４８１を含む酸化物絶縁膜４３６を形成する。この段階での断面図が図４（Ａ）である。なお、図１（Ｃ）と図４（Ａ）は同一である。
次いで、酸化物絶縁膜４３６上に第１の酸化物半導体膜４０３ａと、第１の酸化物半導体膜４０３ａ上に第２の酸化物半導体膜４０３ｂを形成する。第１の酸化物半導体膜４０３ａを成膜した後、大気にふれることなく連続的に第２の酸化物半導体膜４０３ｂを成膜する。
第１の酸化物半導体膜４０３ａとしては、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のターゲットを用いて成膜されるＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる。なお、第１の酸化物半導体膜４０３ａは、原子数比でＩｎをＧａ及びＺｎよりも多い半導体膜であればよい。また、第２の酸化物半導体膜４０３ｂとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のターゲットを用いて成膜されるＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる。
次いで、フォトリソグラフィ工程により島状の酸化物半導体膜に加工する。その後、スパッタリング法、蒸着法などを用いて導電膜を成膜する。
次いで、導電膜上にレジストマスク４０８ａ、４０８ｂを形成し、導電膜の膜厚の半分程度を除去して部分的に薄膜にするエッチングを行う。そして、一部薄膜化した導電膜４０６が形成される。この段階での断面図が図４（Ｂ）である。
次いで、レジストマスク４０８ａ、４０８ｂを除去した後、一部薄膜化した導電膜４０６上に保護層４０９を形成する（図４（Ｃ）参照）。この保護層４０９は、後のゲート絶縁膜４０２をエッチングする際に導電膜の一部を保護するために設けられる膜であり、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などを用いる。なお、保護層４０９は、ゲート絶縁膜４０２の材料とは異なる材料を用い、エッチングの選択比が大きい材料が好ましい。本実施の形態ではスパッタ法で得られる酸化シリコン膜を用いる。
次いで、保護層４０９上にレジストマスクを形成し、図４（Ｄ）に示す断面形状、即ち、突出部を有するソース電極層４０５ａ、及び突出部を有するドレイン電極層４０５ｂをそれぞれ形成する。このソース電極層４０５ａ、及びドレイン電極層４０５ｂの形成時に保護層４０９もエッチングされて、ソース電極層４０５ａ上に接して重なる第１の保護層４１０ａと、ドレイン電極層４０５ｂ上に接して重なる第２の保護層４１０ｂとが形成される。そしてレジストマスクを除去した段階での断面図が図４（Ｄ）である。
次いで、第１の酸化物半導体膜４０３ａ、第２の酸化物半導体膜４０３ｂ、第１の保護層４１０ａ、及び第２の保護層４１０ｂを覆うゲート絶縁膜４０２を形成する。本実施の形態ではゲート絶縁膜４０２の材料として、酸化ガリウムを含む膜、代表的には酸化ガリウム膜を用いる。酸化ガリウムを含む膜は、膜厚が２０ｎｍ以下と薄くとも、後の工程で形成する窒素を含む金属酸化物膜をスパッタ法などで成膜しても、窒素などの不純物が成膜時またはその後に下方の第１の酸化物半導体膜４０３ａ、第２の酸化物半導体膜４０３ｂに侵入することを防ぐ効果もある。
次いで、ゲート絶縁膜４０２上に、スパッタリング法、蒸着法などを用いて導電膜を形成し、該導電膜をエッチングして、ゲート電極層４０１ａ、４０１ｂを形成する。次いで、ゲート電極層４０１ａ、４０１ｂをマスクとしてゲート絶縁膜４０２の一部を除去する。なお、ゲート絶縁膜４０２の一部を除去する際、第１の保護層４１０ａ、及び第２の保護層４１０ｂがエッチングストッパーとして機能し、ソース電極層４０５ａ及びドレイン電極層４０５ｂをエッチング処理から保護している。
本実施の形態では、ゲート絶縁膜４０２上に接するゲート電極層４０１ａとして、窒素を含む金属酸化物膜（窒素を含むＩｎ−Ｇａ−Ｚｎ系酸化物膜）を用い、その上にゲート電極層４０１ｂとしてタングステン膜を用いる。
以上の工程で、本実施の形態のトランジスタ４４１ａを作製することができる。最後に、ゲート電極層４０１ａ、４０１ｂを覆い、第１の保護層４１０ａ、及び第２の保護層４１０ｂと接する絶縁膜４０７を形成する（図４（Ｅ）参照）。この絶縁膜４０７は、第１の酸化物半導体膜４０３ａ、第２の酸化物半導体膜４０３ｂまたはゲート絶縁膜４０２からの酸素の放出を防止する機能が高いバリア膜として機能する。トランジスタ４４１ａは、トップゲート構造のトランジスタの一例であり、図４（Ｅ）は、トランジスタ４４１ａのチャネル長方向の断面図である。
図４（Ｅ）に示すトランジスタ４４１ａにおいて、ゲート電極層４０１ａ、４０１ｂは、ソース電極層４０５ａ及びドレイン電極層４０５ｂの一部と重なる構成であるが、ソース電極層４０５ａ上に接して第１の保護層４１０ａと、ドレイン電極層４０５ｂ上に接して第２の保護層４１０ｂが設けられているため、この部分での寄生容量が実施の形態１に示したトランジスタ４４０ａに比べて低減された構成となっている。
また、本実施の形態に示したトランジスタ４４１ａの断面構造は一例であって、ソース電極層４０５ａ及びドレイン電極層４０５ｂの断面形状が同じであれば、特に限定されない。以下に、他のトランジスタの断面構造の一例を列挙する。
図５（Ａ）に示すトランジスタ４４１ｂは、酸化物絶縁膜４３６と第１の酸化物半導体膜４０３ａの間に、酸化ガリウムを含む絶縁膜４３８を設けた例である。
図５（Ａ）に示すトランジスタ４４１ｂは、ソース電極層４０５ａ及びドレイン電極層４０５ｂの下面にも接して酸化ガリウムを含む絶縁膜４３８を有している。酸化ガリウムを含む絶縁膜４３８は、ゲート絶縁膜４０２のエッチング時に酸化物絶縁膜４３６を保護するエッチングストッパーとしても機能している。そして、トランジスタの周縁領域では、絶縁膜４０７と酸化ガリウムを含む絶縁膜４３８とが接している。
酸化物絶縁膜４３６と第１の酸化物半導体膜４０３ａの間に、酸化ガリウムを含む絶縁膜４３８を有する構成以外は、図４（Ｅ）と同一であるため、ここでは詳細な説明は省略することとする。
また、図５（Ｂ）に示すトランジスタ４４１ｃは、酸化物絶縁膜４３６と第１の酸化物半導体膜４０３ａの間に、酸化ガリウムを含む絶縁膜４３８を設け、絶縁膜４３８の一部とゲート絶縁膜４０２が接する構成とした例である。ゲート絶縁膜４０２の上面形状が異なる以外は、図５（Ａ）と同一であるため、ここでは詳細な説明は省略することとする。
トランジスタ４４１ｃは、ゲート絶縁膜４０２が酸化ガリウムを含む絶縁膜であるため、第１の酸化物半導体膜４０３ａ、第２の酸化物半導体膜４０３ｂ、ソース電極層４０５ａ、及びドレイン電極層４０５ｂが酸化ガリウムを含む絶縁膜で包まれた構成となっている。従って、酸化物半導体膜の積層からの酸素の脱離を四方から防止する構成となっている。
また、図５（Ｃ）に示すトランジスタ４４１ｄは、絶縁膜４３４と第１の酸化物半導体膜４０３ａの間に酸化ガリウムを含む絶縁膜４３７を設け、第１の酸化物半導体膜４０３ａ上に、第１の酸化物半導体膜４０３ａと組成の異なる第２の酸化物半導体膜４０３ｂを形成して積層構造とし、凹部を有する第２の酸化物半導体膜４０３ｂを有している。また、酸化物半導体膜の積層への酸素供給は、化学量論的組成を超える酸素が存在する酸素過剰領域を有する酸化ガリウムを含む絶縁膜４３７が行う構成となっているため、酸化物絶縁膜４３５に酸素ドープ処理を行っていない例である。また、導電層４９１を覆う絶縁膜４３４が形成されており、酸化物絶縁膜４３５が研磨され、絶縁膜４３４の一部を露出させ、その露出部分上に重なる酸化ガリウムを含む絶縁膜４３７が設けられている。
絶縁膜４３４は、バリア膜であり、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜、酸化ガリウム膜、酸化ガリウム亜鉛膜、などの無機絶縁膜を用いる。
絶縁膜４３４は、プラズマＣＶＤ法で得られる酸化シリコン膜、酸化窒化シリコン膜である。
図５（Ｃ）に示すトランジスタ４４１ｄは、酸化ガリウムを含む絶縁膜４３７を有する構成と、凹部を有する第２の酸化物半導体膜４０３ｂを有している構成と、絶縁膜４３４を有している点と、酸素ドープ処理を行っていない以外は、図５（Ａ）と同一であるため、ここでは詳細な説明は省略することとする。
また、図６（Ａ）に示すトランジスタ４４１ｅは、第２の酸化物半導体膜４０３ｂの上面が平坦である構成以外は、図５（Ｃ）と同一であるため、ここでは詳細な説明は省略することとする。
また、図６（Ｂ）にトランジスタ４４１ｅの上面図の一例を示す。図６（Ｂ）中の鎖線ＡＢで切断した断面が図６（Ａ）に相当する。図６（Ｂ）に示すように、第２の酸化物半導体膜４０３ｂの周縁は、ソース電極層４０５ａ或いはドレイン電極層４０５ｂで覆われ、覆われていない領域の第２の酸化物半導体膜４０３ｂを覆ってゲート電極層４０１ｂは設けられているため、ゲート電極層４０１ｂのエッチング時に第２の酸化物半導体膜４０３ｂが露出している箇所はない。また、図６（Ａ）に示すように、ソース電極層４０５ａの上面は、第１の保護層４１０ａで覆われ、且つ、ドレイン電極層４０５ｂの上面は、第２の保護層４１０ｂで覆われているため、ゲート電極層４０１ｂのエッチング時にソース電極層４０５ａ及びドレイン電極層４０５ｂが除去されることはない。
また、図４（Ｅ）、図５（Ａ）、図５（Ｂ）、図５（Ｃ）、及び図６（Ａ）に示すトランジスタは、それぞれ一部が異なる構成であるが、特に限定されず、様々な組み合わせが可能である。
また、本実施の形態は、実施の形態１と自由に組み合わせることができる。
また、本実施の形態において、実施の形態１と同一の箇所には同じ符号を用い、同じ材料を用いることができることは言うまでもない。
（実施の形態３）
本実施の形態では、実施の形態１または実施の形態２に示すトランジスタを使用した半導体装置の例を図７を用いて説明する。
図７に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ７４０、７５０を有し、上部に第２の半導体材料を用いたトランジスタ６１０を有するものである。トランジスタ６１０は、実施の形態２で示すトランジスタ４４１ｅと同様な構造を有する例である。また、図６と同じ箇所は同じ符号を用いて説明する。なお、図７（Ｂ）は図７（Ａ）に相当する半導体装置の回路図である。
ここで、第１の半導体材料と第２の半導体材料は異なるバンドギャップを持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。シリコンなどの材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
半導体装置に用いる基板は、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いることができ、トランジスタのチャネル形成領域は、半導体基板中、又は半導体基板上に形成することができる。図７（Ａ）に示す半導体装置は、半導体基板中にチャネル形成領域を形成して下部のトランジスタを作製する例である。
図７（Ａ）に示す半導体装置においては、基板７００に単結晶シリコン基板を用いて、該単結晶シリコン基板にトランジスタ７４０、トランジスタ７５０を形成しており、第１の半導体材料として単結晶シリコンを用いている。トランジスタ７４０はｎチャネル型トランジスタ、トランジスタ７５０はｐチャネル型トランジスタであり、トランジスタ７４０及びトランジスタ７５０は電気的に接続されたＣＭＯＳ（相補型金属酸化物半導体：Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路７６０を形成している。
なお、本実施の形態では、基板７００としてｐ型の導電型を有する単結晶シリコン基板を用いているため、ｐチャネル型トランジスタであるトランジスタ７５０の形成領域に、ｎ型を付与する不純物元素を添加し、ｎウェルを形成する。トランジスタ７５０のチャネル形成領域７５３はｎウェルに形成される。ｎ型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。
ここでは、ｎチャネル型トランジスタであるトランジスタ７４０の形成領域に、ｐ型の導電型を付与する不純物元素の添加を行っていないが、ｐ型を付与する不純物元素を添加することによりｐウェルを形成してもよい。ｐ型を付与する不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。
一方、ｎ型の導電型を有する単結晶シリコン基板を用いる場合には、ｐ型を付与する不純物元素を添加してｐウェルを形成してもよい。
トランジスタ７４０は、チャネル形成領域７４３、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域やエクステンション領域として機能するｎ型不純物領域７４４、ソース領域又はドレイン領域として機能するｎ型不純物領域７４５、ゲート絶縁膜７４２、ゲート電極層７４１を有している。なお、ｎ型不純物領域７４５の不純物濃度は、ｎ型不純物領域７４４よりも高い。ゲート電極層７４１の側面には側壁絶縁層７４６が設けられており、ゲート電極層７４１及び側壁絶縁層７４６をマスクとして用いて、不純物濃度が異なるｎ型不純物領域７４４、ｎ型不純物領域７４５を自己整合的に形成することができる。
トランジスタ７５０は、チャネル形成領域７５３、ＬＤＤ領域やエクステンション領域として機能するｐ型不純物領域７５４、ソース領域又はドレイン領域として機能するｐ型不純物領域７５５、ゲート絶縁膜７５２、ゲート電極層７５１を有している。なお、ｐ型不純物領域７５５の不純物濃度は、ｐ型不純物領域７５４よりも高い。ゲート電極層７５１の側面には側壁絶縁層７５６が設けられており、ゲート電極層７５１及び側壁絶縁層７５６をマスクとして用いて、不純物濃度が異なるｐ型不純物領域７５４、ｐ型不純物領域７５５を自己整合的に形成することができる。
基板７００において、トランジスタ７４０及びトランジスタ７５０は素子分離領域７８９により分離されており、トランジスタ７４０及びトランジスタ７５０上に絶縁膜７８８、及び絶縁膜６８７が積層されている。絶縁膜６８７上には、絶縁膜７８８及び絶縁膜６８７に形成された開口を介してｎ型不純物領域７４５と電気的に接続する配線層６４７と、絶縁膜７８８及び絶縁膜６８７に形成された開口を介してｐ型不純物領域７５５と電気的に接続する配線層６５７とを有する。また、絶縁膜６８７上には、トランジスタ７４０及びトランジスタ７５０を電気的に接続する配線層７４８が形成されている。配線層７４８は、絶縁膜７８８及び絶縁膜６８７に形成されてｎ型不純物領域７４５に達する開口でｎ型不純物領域７４５と電気的に接続され、絶縁膜７８８及び絶縁膜６８７に形成されてｐ型不純物領域７５５に達する開口でｐ型不純物領域７５５と電気的に接続される。
絶縁膜６８７、配線層６４７、配線層７４８、配線層６５７上に絶縁膜６８６が設けられ、絶縁膜６８６上に配線層６５８が形成されている。配線層６５８は、絶縁膜７８８、絶縁膜６８７、絶縁膜６８６に形成された開口を介してゲート配線と電気的に接続されている。ゲート配線は、ゲート絶縁膜７４２、及びチャネル形成領域７５３上に形成されており、ゲート配線がそれぞれ分岐してゲート電極層７４１及びゲート電極層７５１となっている。
また、本実施の形態の半導体装置は図７（Ａ）に示す構成に限定されず、トランジスタ７４０、７５０としてシリサイド（サリサイド）を有するトランジスタや、側壁絶縁層を有さないトランジスタを用いてもよい。シリサイド（サリサイド）を有する構造であると、ソース領域及びドレイン領域がより低抵抗化でき、半導体装置の高速化が可能である。また、低電圧で動作できるため、半導体装置の消費電力を低減することが可能である。
次に、図７の半導体装置における下部のトランジスタ上に設けられる上部の素子構成を説明する。
絶縁膜６８６及び配線層６５８上に絶縁膜６８４が積層され、絶縁膜６８４上に、導電層４９１と配線層６９２が形成されている。導電層４９１と配線層６９２を覆う絶縁膜４３４が設けられ、その上に酸化物絶縁膜４３５が設けられている。酸化物絶縁膜４３５上には、酸化ガリウムを含む絶縁膜４３７と、酸化ガリウムを含む絶縁膜４３７上に第１の酸化物半導体膜４０３ａと、第１の酸化物半導体膜４０３ａ上に第１の酸化物半導体膜４０３ａと組成の異なる第２の酸化物半導体膜４０３ｂとを有する。そして、第２の酸化物半導体膜４０３ｂ上に、突出部を有するソース電極層４０５ａ、及び突出部を有するドレイン電極層４０５ｂを有し、ソース電極層４０５ａ上に接して重なる第１の保護層４１０ａと、ドレイン電極層４０５ｂ上に接して重なる第２の保護層４１０ｂとを有する。第２の酸化物半導体膜４０３ｂのうち、ソース電極層４０５ａ及びドレイン電極層４０５ｂと重なっていない領域（チャネル形成領域）上に接してゲート絶縁膜４０２を有し、その上にゲート電極層４０１ａ、４０１ｂが設けられている。
また、容量素子６９０も絶縁膜４３５上にトランジスタ６１０と同一の工程で形成しており、容量素子６９０は、ソース電極層４０５ａを一方の電極とし、容量電極層６９３ａ、６９３ｂをもう一方の電極とし、それらの間に設けられた第１の保護層４１０ａと、ゲート絶縁膜４０２と同じ工程で形成される絶縁膜６８２を誘電体とする容量である。なお、容量電極層６９３ａ、６９３ｂはゲート電極層４０１ａ、４０１ｂと同じ工程で形成される。
導電層４９１は、電位をＧＮＤ（または固定電位）とすることでトランジスタ６１０の電気的特性を制御するバッグゲートとして機能させる。なお、導電層４９１は静電気に対する静電遮蔽機能も有する。ただし、導電層４９１を用いてトランジスタ６１０のしきい値を制御し、ノーマリーオフのトランジスタとする必要がない場合には、導電層４９１を設けなくともよい。また、ある特定の回路の一部にトランジスタ６１０を用いる場合に導電層４９１を設けると支障がでる恐れがある場合には、その回路には設けなくともよい。
配線層６９２は、絶縁膜６８４に形成された開口を介して配線層６５８と電気的に接続する。本実施の形態において、絶縁膜６８４はＣＭＰ法による平坦化処理を行っている例である。
絶縁膜４３４は半導体装置において下部と上部の間に設けられており、上部のトランジスタ６１０の電気的特性の劣化や変動を招く水素等の不純物が、下部から上部へ侵入しないように、バリア膜として機能する。よって、不純物等の遮断機能の高い、緻密な無機絶縁膜（例えば、酸化アルミニウム膜、窒化シリコン膜など）を用いることが好ましい。
トランジスタ６１０は実施の形態２に示した作製方法に従って作製すれば、トランジスタ４４１ｅと同様に作製することができる。トランジスタ６１０の作製方法を簡略に説明する。
トランジスタ７４０及びトランジスタ７５０上に設けた絶縁膜６８４上に、導電層４９１及び配線層６９２を形成する。
次いで、導電層４９１及び配線層６９２を覆う絶縁膜４３４を形成する。
次いで、絶縁膜４３４上に表面に導電層４９１及び配線層６９２の形状を反映した凸部を有する酸化物絶縁膜を形成する。そして、酸化物絶縁膜にＣＭＰ処理を施して、導電層４９１及び配線層６９２上の酸化物絶縁膜を選択的に除去することで表面を平坦化し、平坦化した酸化物絶縁膜４３５を形成する。
次いで、配線層６９２の上面に形成された絶縁膜４３４を一部選択的に除去して配線層６９２の上面を露出させる開口を形成する。
次いで、酸化ガリウムを含む絶縁膜４３７と、第１の酸化物半導体膜４０３ａと、第２の酸化物半導体膜４０３ｂとを大気にふれることなく、スパッタ法により連続的に成膜し、１枚のフォトマスクを用いて選択的にエッチングする。
酸化ガリウムを含む絶縁膜４３７としては、酸化ガリウム膜を用いる。また、第１の酸化物半導体膜４０３ａは、酸素雰囲気（酸素１００％雰囲気）下で、組成として、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の酸化物ターゲットを用いて成膜し、膜中に、ｃ軸が膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している結晶部を含ませ、所謂ＣＡＡＣ−ＯＳ膜とする。また、第２の酸化物半導体膜４０３ｂは、酸素雰囲気（酸素１００％雰囲気）下で、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の酸化物ターゲットを用いて成膜し、ＣＡＡＣ−ＯＳ膜とする。また、最終的にトランジスタを完成させた時の第１の酸化物半導体膜４０３ａと第２の酸化物半導体膜４０３ｂの膜厚の合計は、５ｎｍ以上１０ｎｍ以下とする。なお、本実施の形態では成膜直後に結晶部を有する酸化物半導体膜を形成する例を示したが、成膜後に加熱処理を行うことで結晶部を形成してもよい。
そして、第２の酸化物半導体膜４０３ｂ上に、スパッタリング法などを用いて導電膜を成膜し、その上に酸化シリコン膜を成膜する。次いで、酸化シリコン膜上にレジストマスクを形成し、酸化シリコン膜の膜厚の半分程度を除去して部分的に薄膜にする第１のエッチングを行う。レジストマスクにアッシングを行ってレジストマスクの面積を小さくする処理を行った後、小さくしたレジストマスクを用いて第２のエッチングを行い、突出部を有するソース電極層４０５ａ、及び突出部を有するドレイン電極層４０５ｂをそれぞれ形成する。また、ソース電極層４０５ａの膜厚の厚い領域上には第１の保護層４１０ａが残存し、ドレイン電極層４０５ｂの膜厚の厚い領域上には第２の保護層４１０ｂが残存する。また、ソース電極層４０５ａは、絶縁膜４３４の開口を介して配線層６９２と電気的に接続している。
次いで、第２の酸化物半導体膜４０３ｂ、第１の保護層４１０ａ、及び第２の保護層４１０ｂ上にゲート絶縁膜４０２を形成する。本実施の形態ではゲート絶縁膜４０２の材料として、酸化ガリウム膜を用いる。
次いで、ゲート絶縁膜４０２上に、スパッタリング法、蒸着法などを用いて導電膜を形成し、該導電膜をエッチングして、ゲート電極層４０１ａ、４０１ｂと、容量電極層６９３ａ、６９３ｂを形成する。次いで、ゲート電極層４０１ａ、４０１ｂをマスクとしてゲート絶縁膜４０２の一部を除去する。また、同じ工程で容量電極層６９３ａ、６９３ｂをマスクとしてゲート絶縁膜４０２の一部が除去されて絶縁膜６８２が形成される。なお、酸化ガリウム膜であるゲート絶縁膜４０２の一部を除去する際、酸化シリコン膜である第１の保護層４１０ａ、及び第２の保護層４１０ｂがエッチングストッパーとして機能し、ソース電極層４０５ａ及びドレイン電極層４０５ｂをエッチング処理から保護している。
以上の工程でトランジスタ６１０及び容量素子６９０を形成する。酸化ガリウム膜からなる絶縁膜４３７上に接して第１の酸化物半導体膜４０３ａが形成され、第２の酸化物半導体膜４０３ｂ上に接して酸化ガリウム膜からなるゲート絶縁膜４０２が形成されているため、第１の酸化物半導体膜４０３ａ及び第２の酸化物半導体膜４０３ｂへ効率よく酸素を供給することができる。また、酸化ガリウム膜からなる絶縁膜４３７及び酸化ガリウム膜からなるゲート絶縁膜４０２によって、不必要な酸素の放出が抑制でき、第１の酸化物半導体膜４０３ａを酸素過剰な状態に維持することができる。従って、トランジスタ６１０において、効率よく第１の酸化物半導体膜４０３ａ中及び界面の酸素欠損の補填を行うことが可能となる。また、酸化ガリウム膜からなるゲート絶縁膜４０２は、膜厚が２０ｎｍ以下と薄くとも、後の工程で形成する窒素を含む金属酸化物膜をスパッタ法などで成膜しても、窒素などの不純物が成膜時またはその後に下方の第２の酸化物半導体膜４０３ｂに侵入することを防ぐ効果もある。
次いで、トランジスタ６１０及び容量素子６９０上に絶縁膜４０７及び層間絶縁膜４８５を形成する。この段階の断面図が図７（Ａ）に相当する。さらに、実施の形態１に示したように層間絶縁膜４８５に埋め込み配線を形成し、埋め込み配線上方に他の半導体素子や配線などを形成して多層構造を有する半導体装置を作製してもよい。
また、本実施の形態は、実施の形態１または実施の形態２と自由に組み合わせることができる。
（実施の形態４）
実施の形態１または実施の形態２に示すトランジスタを使用した半導体装置の他の例として、論理回路であるＮＯＲ型回路の断面図の一例を図８（Ａ）に示す。図８（Ｂ）は図８（Ａ）に対応するＮＯＲ型回路の回路図であり、図８（Ｃ）はＮＡＮＤ型回路の回路図である。
図８（Ａ）及び図８（Ｂ）に示すＮＯＲ型回路において、ｐチャネル型トランジスタであるトランジスタ８０１、８０２は、図７に示すトランジスタ７５０と同様な構造を有する、チャネル形成領域に単結晶シリコン基板を用いたトランジスタとし、ｎチャネル型トランジスタであるトランジスタ８０３、８０４は、図７に示すトランジスタ６１０、及び実施の形態１で示すトランジスタ４４１ｅと同様な構造を有するチャネル形成領域に酸化物半導体膜を用いたトランジスタを用いる。
なお、図８（Ａ）及び図８（Ｂ）に示すＮＯＲ型回路において、トランジスタ８０３、８０４は、酸化物半導体膜を介して、ゲート電極層と重なる位置にトランジスタの電気的特性を制御する導電層４９１を設ける。該導電層の電位を制御し、例えばＧＮＤとすることでトランジスタ８０３、８０４のしきい値電圧をよりプラスとし、さらにノーマリーオフのトランジスタとすることができる。なお、本実施の形態は、ＮＯＲ型回路において、トランジスタ８０３及びトランジスタ８０４に設けられ、バックゲートとして機能できる該導電層同士は電気的に接続する例である。しかしこれに限定されず、上記バックゲートとして機能できる導電層はそれぞれ独立して電気的に制御される構造であってもよい。
図８（Ａ）に示す半導体装置は、基板８００に単結晶シリコン基板を用いて、該単結晶シリコン基板にトランジスタ８０２を形成し、トランジスタ８０２上に、酸化物半導体膜の積層をチャネル形成領域に用いたトランジスタ８０３を積層する例である。
トランジスタ８０３のゲート電極層４０１ａ、４０１ｂは配線層８３２と電気的に接続している。また、配線層８３２は、配線層８３５と電気的に接続している。また、トランジスタ８０３のゲート電極層４０１ａ、４０１ｂは、埋め込み配線と電気的に接続し、埋め込み配線は、導電層８４２と電気的に接続している。なお、埋め込み配線は、第１のバリア金属膜４８６と、第２のバリア金属膜４８８と、第１のバリア金属膜４８６と第２のバリア金属膜４８８で囲まれた低抵抗導電層４８７とで構成される。なお、埋め込み配線の作製方法は実施の形態１に示しているため、ここでは詳細な説明は省略することとする。
配線層８３２は絶縁膜８２６及び絶縁膜８３０に形成された開口に設けられ、配線層８３５は絶縁膜８３３に形成された開口に設けられ、導電層８４２は絶縁膜４３４に形成された開口に設けられている。
トランジスタ８０２の電極層８２５は配線層８３１及び配線層８３４を介して、トランジスタ８０３の電極層８４５ｂと電気的に接続する。配線層８３１は絶縁膜８３０に形成された開口に設けられ、配線層８３４は絶縁膜８３３に形成された開口に設けられ、電極層８４５ｂは絶縁膜４３４に形成された開口に設けられている。なお、電極層８４５ａまたは電極層８４５ｂは、トランジスタ８０３のソース電極層またはドレイン電極層である。
酸化ガリウム膜からなる絶縁膜４３７上に接して第１の酸化物半導体膜４０３ａが形成され、第２の酸化物半導体膜４０３ｂ上に接して酸化ガリウム膜からなるゲート絶縁膜４０２が形成されているため、第１の酸化物半導体膜４０３ａ及び第２の酸化物半導体膜４０３ｂへ効率よく酸素を供給することができる。また、酸化ガリウム膜からなる絶縁膜４３７及び酸化ガリウム膜からなるゲート絶縁膜４０２によって、不必要な酸素の放出が抑制でき、第１の酸化物半導体膜４０３ａを酸素過剰な状態に維持することができる。従って、トランジスタ８０３において、効率よく第１の酸化物半導体膜４０３ａ中及び界面の酸素欠損の補填を行うことが可能となる。トランジスタ８０４も、トランジスタ８０３と同様の構成であり、同様の効果を有する。
図８（Ｃ）に示すＮＡＮＤ型回路では、ｐチャネル型トランジスタであるトランジスタ８１１、８１４は、図７に示すトランジスタ７５０と同様な構造を有し、ｎチャネル型トランジスタであるトランジスタ８１２、８１３は、図７に示すトランジスタ６１０と同様な構造を有するチャネル形成領域に酸化物半導体膜を用いたトランジスタを用いる。
なお、図８（Ｃ）に示すＮＡＮＤ型回路において、トランジスタ８１２、８１３は、酸化物半導体膜を介して、ゲート電極層と重なる位置にトランジスタの電気的特性を制御する導電層を設ける。該導電層の電位を制御し、例えばＧＮＤとすることでトランジスタ８１２、８１３のしきい値電圧をよりプラスとし、さらにノーマリーオフのトランジスタとすることができる。なお、本実施の形態は、ＮＡＮＤ型回路において、トランジスタ８１２及びトランジスタ８１３に設けられ、バックゲートとして機能する該導電層同士は電気的に接続する例である。しかしこれに限定されず、上記バックゲートとして機能できる導電層はそれぞれ独立して電気的に制御される構造であってもよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、消費電力を十分に低減することができる。
また、異なる半導体材料を用いた半導体素子を積層することにより、微細化及び高集積化を実現し、かつ安定で高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
また、本実施の形態では、実施の形態１または実施の形態２に示すトランジスタを使用したＮＯＲ型回路とＮＡＮＤ型回路の例を示したが、特に限定されず、実施の形態１または実施の形態２に示すトランジスタを使用してＡＮＤ型回路やＯＲ回路などを形成することができる。例えば、実施の形態１または実施の形態２に示すトランジスタを使用して電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）を作製することもできる。
図９に半導体装置の回路図を示す。
図９において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電極層とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のドレイン電極層とは、電気的に接続されている。トランジスタ１６０は、本実施の形態で示したトランジスタ７４０、７５０、８０２を用いることができる。
また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極層又はドレイン電極層の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極層とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極層と、トランジスタ１６２のソース電極層又はドレイン電極層の一方は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。
トランジスタ１６２は、実施の形態１または実施の形態２で示すトランジスタ４４０ａ、４４０ｂ、４４０ｃ、４４０ｄ、４４１ａ、４４１ｂ、４４１ｃ、４４１ｄ、４４１ｅのいずれか一の構造を用いることができる。
図９に示す回路構成を有する半導体装置では、トランジスタ１６０のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極層、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極層には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極層の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極層にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。又は、ゲート電極層の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
図１０に異なる記憶装置の構造の一形態の例を示す。
図１０は、記憶装置の斜視図である。図１０に示す記憶装置は上部に記憶回路としてメモリセルを複数含む、メモリセルアレイ（メモリセルアレイ３４００（１）乃至メモリセルアレイ３４００（ｎ）ｎは２以上の整数）を複数層有し、下部にメモリセルアレイ３４００（１）乃至メモリセルアレイ３４００（ｎ）を動作させるために必要な論理回路３００４を有する。
図１０では、論理回路３００４、メモリセルアレイ３４００（１）及びメモリセルアレイ３４００（２）を図示しており、メモリセルアレイ３４００（１）又はメモリセルアレイ３４００（２）に含まれる複数のメモリセルのうち、メモリセル３１７０ａと、メモリセル３１７０ｂを代表で示す。メモリセル３１７０ａ及びメモリセル３１７０ｂとしては、例えば、本実施の形態において説明した図９の回路構成と同様の構成とすることもできる。
なお、メモリセル３１７０ａ及びメモリセル３１７０ｂに含まれるトランジスタは、酸化物半導体膜にチャネル形成領域を有するトランジスタを用いる。酸化物半導体膜にチャネル形成領域を有するトランジスタの構成については、実施の形態１において説明した構成と同様であるため、説明は省略する。
また、論理回路３００４は、酸化物半導体以外の半導体材料をチャネル形成領域として用いたトランジスタを有する。例えば、半導体材料（例えば、シリコンなど）を含む基板に素子分離絶縁層を設け、素子分離絶縁層に囲まれた領域にチャネル形成領域となる領域を形成することによって得られるトランジスタとすることができる。なお、トランジスタは、絶縁表面上に形成された多結晶シリコン膜等の半導体膜や、ＳＯＩ基板のシリコン膜にチャネル形成領域が形成されるトランジスタであってもよい。
メモリセルアレイ３４００（１）乃至メモリセルアレイ３４００（ｎ）及び論理回路３００４は層間絶縁層を間に介して積層され、層間絶縁層を貫通する電極や配線によって適宜電気的接続等を行うことができる。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、又は、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
また、本実施の形態は、実施の形態１、実施の形態２、または実施の形態３と自由に組み合わせることができる。
（実施の形態５）
本実施の形態では、半導体装置の一例として、実施の形態１または実施の形態２で示すトランジスタ４４０ａ、４４０ｂ、４４０ｃ、４４０ｄ、４４１ａ、４４１ｂ、４４１ｃ、４４１ｄ、４４１ｅのいずれか一を少なくとも一部に用いたＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）について説明する。
図１１（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１１（Ａ）に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１１（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
図１１（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルには、上記実施の形態４に開示したメモリセルを用いることができる。
図１１（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
電源停止に関しては、図１１（Ｂ）または図１１（Ｃ）に示すように、メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１１（Ｂ）及び図１１（Ｃ）の回路の説明を行う。
図１１（Ｂ）及び図１１（Ｃ）では、メモリセルへの電源電位の供給を制御するスイッチング素子に、実施の形態１または実施の形態２で示すトランジスタ４４０ａ、４４０ｂ、４４０ｃ、４４０ｄ、４４１ａ、４４１ｂ、４４１ｃ、４４１ｄ、４４１ｅのいずれか一を含む記憶回路の構成の一例を示す。
図１１（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を複数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、実施の形態３に記載されているメモリセルを用いることができる。メモリセル群１１４３が有する各メモリセル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、メモリセル群１１４３が有する各メモリセル１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図１１（Ｂ）では、スイッチング素子１１４１として、実施の形態１または実施の形態２で示すトランジスタ４４０ａ、４４０ｂ、４４０ｃ、４４０ｄ、４４１ａ、４４１ｂ、４４１ｃ、４４１ｄ、４４１ｅのいずれか一を用いており、該トランジスタは、そのゲート電極層に与えられる信号ＳｉｇＡによりスイッチングが制御される。
なお、図１１（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
また、図１１（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていてもよい。
また、図１１（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メモリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態６）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）などの記録媒体に記憶された静止画又は動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電気機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型又は大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の具体例を図１２、及び図１３に示す。
図１２（Ａ）及び図１２（Ｂ）は２つ折り可能なタブレット型端末である。図１２（Ａ）は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８、を有する。
図１２（Ａ）及び図１２（Ｂ）に示すような携帯機器においては、画像データの一時記憶などにメモリとしてＳＲＡＭまたはＤＲＡＭが使用されている。例えば、実施の形態４に説明した半導体装置をメモリとして使用することができる。先の実施の形態で説明した半導体装置をメモリに採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。また、図１２（Ａ）及び図１２（Ｂ）に示すような携帯機器においては、画像処理や演算処理を行うＣＰＵが使用されている。そのＣＰＵに実施の形態５に示したＣＰＵを用いることが可能であり、用いた場合、携帯機器の消費電力を低減することができる。
また、表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示された操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部９６３１ａの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示部９６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示画面として用いることができる。
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで表示部９６３１ｂにキーボードボタン表示することができる。
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタッチ入力することもできる。
また、表示モード切り替えスイッチ９０３４は、縦表示又は横表示などの表示の向きを切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内蔵させてもよい。
また、図１２（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネルとしてもよい。
図１２（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する。なお、図１２（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する構成について示している。
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態にすることができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
また、この他にも図１２（Ａ）及び図１２（Ｂ）に示したタブレット型端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作又は編集するタッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。
タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、表示部、又は映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐体９６３０の片面又は両面に設けることができ、バッテリー９６３５の充電を効率的に行う構成とすることができる。なおバッテリー９６３５としては、リチウムイオン電池を用いると、小型化を図れる等の利点がある。
また、図１２（Ｂ）に示す充放電制御回路９６３４の構成、及び動作について図１２（Ｃ）にブロック図を示し説明する。図１２（Ｃ）には、太陽電池９６３３、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３、表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図１２（Ｂ）に示す充放電制御回路９６３４に対応する箇所となる。
まず外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。太陽電池で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤＣコンバータ９６３６で昇圧又は降圧がなされる。そして、表示部９６３１の動作に太陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９６３７で表示部９６３１に必要な電圧に昇圧又は降圧をすることとなる。また、表示部９６３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー９６３５の充電を行う構成とすればよい。
なお太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッテリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う構成としてもよい。
図１３（Ａ）において、テレビジョン装置８０００は、筐体８００１に表示部８００２が組み込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を出力することが可能である。
表示部８００２は、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光装置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの、半導体表示装置を用いることができる。
テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン装置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者から受信者）又は双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵや、メモリを備えていてもよい。テレビジョン装置８０００は、実施の形態４に示すメモリや、実施の形態５に示したＣＰＵを用いることが可能である。
図１３（Ａ）において、室内機８２００及び室外機８２０４を有するエアコンディショナーは、実施の形態５のＣＰＵを用いた電気機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図１３（Ａ）において、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。或いは、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。実施の形態５に示したＣＰＵをエアコンディショナーのＣＰＵに用いることによって省電力化が図れる。
図１３（Ａ）において、電気冷凍冷蔵庫８３００は、酸化物半導体を用いたＣＰＵを備える電気機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図１３（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。実施の形態５に示したＣＰＵを電気冷凍冷蔵庫８３００のＣＰＵ８３０４に用いることによって省電力化が図れる。
図１３（Ｂ）において、電気機器の一例である電気自動車の例を示す。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、制御回路９７０２により出力が調整されて、駆動装置９７０３に供給される。制御回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。実施の形態５に示したＣＰＵを電気自動車９７００のＣＰＵに用いることによって省電力化が図れる。
駆動装置９７０３は、直流電動機若しくは交流電動機単体、又は電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路９７０２に制御信号を出力する。制御回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態７）
実施の形態３、実施の形態４では、導電層４９１上に絶縁膜４３４を設けて配線層６９２、配線層８３４、８３５の上面が露出する開口を形成する例を示したが、本実施の形態では、ＣＭＰなどの平坦化処理によって配線層８３４、８３５の上面を露出させて工程数を低減する例を図１４に示す。
なお、実施の形態４と同一の箇所は同じ符号を用いて説明する。
図１４に示す半導体装置は、基板８００に単結晶シリコン基板を用いて、該単結晶シリコン基板にトランジスタ８０２を形成し、トランジスタ８０２上に、酸化物半導体膜の積層をチャネル形成領域に用いたトランジスタ８１５を積層する例である。
トランジスタ８１５のゲート電極層４０１は配線層８３２と電気的に接続している。また、配線層８３２は、配線層８３５と電気的に接続している。また、トランジスタ８１５のゲート電極層４０１は、埋め込み配線と電気的に接続し、埋め込み配線は、導電層８４２と電気的に接続している。なお、埋め込み配線は、第１のバリア金属膜４８６と、第２のバリア金属膜４８８と、第１のバリア金属膜４８６と第２のバリア金属膜４８８で囲まれた低抵抗導電層４８７とで構成される。
配線層８３２は絶縁膜８２６及び絶縁膜８３０上に形成され、配線層８３５は絶縁膜８３３に形成された開口に設けられる。
トランジスタ８０２の電極層８２５は配線層８３１及び配線層８３４を介して、トランジスタ８０３の電極層８４５ｂと電気的に接続する。配線層８３１は絶縁膜８３０に形成された開口に設けられ、配線層８３４は絶縁膜８３３に形成された開口に設けられ、配線層８３１と電気的に接続する。配線層８３４、８３５、８３６、及び導電層４９１は、絶縁膜８３３上に形成され、酸化物絶縁膜４３５を形成した後、ＣＭＰ処理を行い、平坦化され、配線層８３４、８３５、８３６の上面及び導電層４９１の上面を露呈させている。
平坦化させた後は絶縁膜４３７と酸化物半導体膜４０３を形成し、同一マスクを用いてパターニングを行い、絶縁膜４３７と酸化物半導体膜４０３を選択的にエッチングする。なお、酸化物半導体膜４０３は、組成の異なる酸化物半導体膜の積層としてもよい。
絶縁膜４３７と酸化物半導体膜４０３を形成した後、導電膜を形成する。この導電膜を選択的にエッチングして電極層８４５ａ、８４５ｂ、及び導電層８４２が形成される。このエッチングの際に複数回のエッチングを行うことで突出部を有する断面構造の電極を形成している。なお、突出部を有する電極層８４５ａまたは電極層８４５ｂは、トランジスタ８１５のソース電極層またはドレイン電極層である。電極層８４５ａは、配線層８３６上に接して設けられ、電極層８４５ｂは、配線層８３４上に接して設けられ、導電層８４２は、配線層８３５上に接して設けられている。
電極層８４５ａ、８４５ｂ、及び導電層８４２上に酸化ガリウム膜からなるゲート絶縁膜４０２を設け、酸化物半導体膜４０３上にゲート絶縁膜４０２が接する。そして、ゲート絶縁膜を介して酸化物半導体膜４０３上にゲート電極層４０１を有する。そして、ゲート電極層４０１を覆い、バリア膜として機能する絶縁膜４０７を設ける。
また、トランジスタ８１５は、図８（Ａ）及び図８（Ｂ）に示したトランジスタ８０３に代えて用いることができ、図８（Ｂ）に示すＮＯＲ型回路を構成することができる。
トランジスタ８１５は、トランジスタ８０３に比べ工程数が少ないため、製造コストを低減することができる。
また、本実施の形態は他の実施の形態と自由に組み合わせることができる。
本実施例では図１５（Ａ）に示すトップゲート型のトランジスタを作製する途中で、端部の形状をＳＴＥＭ写真で観察した。
図１５（Ａ）に示すトップゲート型のトランジスタは、石英ガラスからなる基板４００上に酸化物絶縁膜４３５を形成し、第１の酸化物半導体膜４０３ａと第２の酸化物半導体膜４０３ｂと、第２の酸化物半導体膜４０３ｂ上にゲート絶縁膜４０２と、ゲート絶縁膜４０２を介して第２の酸化物半導体膜４０３ｂと重なるゲート電極層４０１と、ゲート電極層４０１を覆う絶縁膜４０７を有している。
第１の酸化物半導体膜４０３ａとしては、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２の原子数比のターゲットを用いて成膜される膜厚５ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる。また、第２の酸化物半導体膜４０３ｂとしては、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の原子数比のターゲットを用いて成膜される膜厚１０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる。
また、第２の酸化物半導体膜４０３ｂを形成した後、膜厚１００ｎｍのタングステン単層からなる導電膜を形成する。この導電膜を選択的にエッチングして電極層８４５ａ、８４５ｂを形成される。このエッチングにより突出部を有する断面構造の電極を形成する。
導電膜は、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法によるドライエッチングによってエッチング加工する。
第１のエッチング条件をエッチングガス（Ｃｌ２：ＣＦ４：Ｏ２＝４５ｓｃｃｍ：４５ｓｃｃｍ：５５ｓｃｃｍ）、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａとし、第２のエッチング条件をエッチングガス（Ｏ２＝１００ｓｃｃｍ）、電源電力２０００Ｗ、バイアス電力０Ｗ、圧力３Ｐａとし、第３のエッチング条件をエッチングガス（Ｃｌ２：ＣＦ４：Ｏ２＝４５ｓｃｃｍ：４５ｓｃｃｍ：５５ｓｃｃｍ）、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａとする。エッチングの際の基板の温度はいずれも４０℃とした。
ゲート絶縁膜４０２としてプラズマＣＶＤ法により得られる膜厚２０ｎｍの酸化窒化シリコン膜を成膜する。この段階での断面図が図１５（Ｂ）である。
また、図１５（Ｂ）の点線で囲まれた領域の断面ＳＴＥＭ写真を図１５（Ｃ）に示す。図１５（Ｃ）に示すように、第１のテーパ角θ１が約５８°、第２のテーパ角θ２が約７０°となった。第１のテーパ角θ１は、図１５（Ｂ）に示すように基板４００の平面と電極層８４５ｂの端部の第１の側面とがなす角である。また、第２のテーパ角θ２は、図１５（Ｂ）に示すように基板４００の平面と電極層８４５ｂの端部の第２の側面とがなす角である。
また、上記エッチング（エッチング条件を２回変えたエッチング）を変えて第１のエッチング条件をエッチングガス（Ｃｌ２：ＣＦ４：Ｏ２＝４５ｓｃｃｍ：４５ｓｃｃｍ：５５ｓｃｃｍ）、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａとし、第２のエッチング条件をエッチングガス（Ｏ２＝１００ｓｃｃｍ）、電源電力２０００Ｗ、バイアス電力０Ｗ、圧力３Ｐａとし、第３のエッチング条件をエッチングガス（Ｃｌ２：ＣＦ４：Ｏ２＝４５ｓｃｃｍ：４５ｓｃｃｍ：５５ｓｃｃｍ）、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａとし、第４のエッチング条件をエッチングガス（Ｏ２＝１００ｓｃｃｍ）、電源電力２０００Ｗ、バイアス電力０Ｗ、圧力３Ｐａとし、第５のエッチング条件をエッチングガス（Ｃｌ２：ＣＦ４：Ｏ２＝４５ｓｃｃｍ：４５ｓｃｃｍ：５５ｓｃｃｍ）、電源電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａとする。エッチングの際の基板の温度はいずれも４０℃とした。
上記エッチング条件を４回変更したエッチングでは、図１６（Ａ）に示すように、電極層８４５ｂの端部の第１のテーパ角θ１が約３０°、第２のテーパ角θ２が約６０°となった。また、電極層８４５ａの端部も同様の形状となり、図１６（Ｂ）に示した。
このようにエッチング条件を適宜調節することで、第１のテーパ角θ１及び第２のテーパ角θ２を調節することができる。第１のテーパ角θ１は２０°以上７０°以下、好ましくは２５°以上４５°以下とすることが好ましい。ゲート絶縁膜４０２として膜厚２０ｎｍと薄い場合に第１のテーパ角θ１を２５°以上４５°以下とすると、被覆性が良好となり好ましい。
また、本実施例は他の実施の形態と自由に組み合わせることができる。
１６０：トランジスタ
１６２：トランジスタ
１６４：容量素子
４００：基板
４０１：ゲート電極層
４０１ａ：ゲート電極層
４０１ｂ：ゲート電極層
４０２：ゲート絶縁膜
４０３：酸化物半導体膜
４０３ａ：第１の酸化物半導体膜
４０３ｂ：第２の酸化物半導体膜
４０５ａ：ソース電極層
４０５ｂ：ドレイン電極層
４０６：一部薄膜化した導電膜
４０７：絶縁膜
４０８ａ：レジストマスク
４０８ｂ：レジストマスク
４０９：保護層
４１０ａ：第１の保護層
４１０ｂ：第２の保護層
４３１：酸素
４３４：絶縁膜
４３５：酸化物絶縁膜
４３６：酸化物絶縁膜
４３７：絶縁膜
４３８：絶縁膜
４４０ａ：トランジスタ
４４０ｂ：トランジスタ
４４０ｃ：トランジスタ
４４０ｄ：トランジスタ
４４１ａ：トランジスタ
４４１ｂ：トランジスタ
４４１ｃ：トランジスタ
４４１ｄ：トランジスタ
４４１ｅ：トランジスタ
４８０：酸化物絶縁膜
４８１：酸素過剰領域
４８４：酸化物絶縁膜
４８５：層間絶縁膜
４８６：第１のバリア金属膜
４８７：低抵抗導電層
４８８：第２のバリア金属膜
４９１：導電層
４９２：導電層
４９３：酸化物絶縁膜
６１０：トランジスタ
６４７：配線層
６５７：配線層
６５８：配線層
６８２：絶縁膜
６８４：絶縁膜
６８６：絶縁膜
６８７：絶縁膜
６９２：配線層
６９３ａ：容量電極層
６９３ｂ：容量電極層
７００：基板
７４０：トランジスタ
７４１：ゲート電極層
７４２：ゲート絶縁膜
７４３：チャネル形成領域
７４４：ｎ型不純物領域
７４５：ｎ型不純物領域
７５０：トランジスタ
７５１：ゲート電極層
７５２：ゲート絶縁膜
７５３：チャネル形成領域
７５４：ｐ型不純物領域
７５５：ｐ型不純物領域
７５６：側壁絶縁層
７６０：回路
７８８：絶縁膜
７８９：素子分離領域
８００ 基板
８０１ トランジスタ
８０２ トランジスタ
８０３ トランジスタ
８０４ トランジスタ
８１１ トランジスタ
８１２ トランジスタ
８１３ トランジスタ
８１４ トランジスタ
８１５ トランジスタ
８２５ 電極層
８２６ 絶縁膜
８３０ 絶縁膜
８３１ 配線層
８３２ 配線層
８３３ 絶縁膜
８３４ 配線層
８３５ 配線層
８３６ 配線層
８４２ 導電層
８４５ａ 電極層
８４５ｂ 電極層
１１４１ スイッチング素子
１１４２ メモリセル
１１４３ メモリセル群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
３００４ 論理回路
３１７０ａ メモリセル
３１７０ｂ メモリセル
３４００ メモリセルアレイ
８０００ テレビジョン装置
８００１ 筐体
８００２ 表示部
８００３ スピーカ部
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ ＣＰＵ
８２０４ 室外機
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ ＣＰＵ
９０３３ 留め具
９０３４ スイッチ
９０３５ 電源スイッチ
９０３６ スイッチ
９０３８ 操作スイッチ
９６３０ 筐体
９６３１ 表示部
９６３１ａ 表示部
９６３１ｂ 表示部
９６３２ａ 領域
９６３２ｂ 領域
９６３３ 太陽電池
９６３４ 充放電制御回路
９６３５ バッテリー
９６３６ ＤＣＤＣコンバータ
９６３７ コンバータ
９６３８ 操作キー
９６３９ ボタン
９７００ 電気自動車
９７０１ 二次電池
９７０２ 制御回路
９７０３ 駆動装置
９７０４ 処理装置

Claims (7)

  1. 導電層と、
    前記導電層上の酸化物絶縁膜と、
    前記酸化物絶縁膜上のチャネル形成領域を含む酸化物半導体膜と、
    前記酸化物半導体膜上の、前記酸化物半導体膜と電気的に接続するソース電極層及びドレイン電極層と、
    前記ソース電極層及び前記ドレイン電極層上の絶縁層と、
    前記酸化物半導体膜上及び前記絶縁層上に接するゲート絶縁膜と、
    前記ゲート絶縁膜上の、前記チャネル形成領域と重なるゲート電極層と、を有し、
    前記ソース電極層及び前記ドレイン電極層は、単層の金属膜からなり、
    前記ソース電極層及び前記ドレイン電極層は、チャネル長方向に伸長した突出部を有し、
    前記突出部は、前記絶縁層とは重ならず、
    前記突出部は、前記ソース電極層及び前記ドレイン電極層の他の領域より薄く、
    前記突出部のうち、前記酸化物半導体膜と重なる突出部は、前記導電層と重なることを特徴とする半導体装置。
  2. 請求項１において、
    前記酸化物絶縁膜は、酸素過剰領域を含み、
    前記酸化物絶縁膜は、前記導電層と重なる膜厚が前記酸化物絶縁膜の他の領域より薄いことを特徴とする半導体装置。
  3. 請求項１または請求項２において、
    前記酸化物半導体膜は、組成の異なる酸化物半導体膜の積層であることを特徴とする半導体装置。
  4. 導電層と、
    前記導電層上の酸化物絶縁膜と、
    前記酸化物絶縁膜上の、酸化ガリウムを含む第１の絶縁膜と、
    前記第１の絶縁膜上に接するチャネル形成領域を含む酸化物半導体膜と、
    前記酸化物半導体膜上の、前記酸化物半導体膜と電気的に接続するソース電極層及びドレイン電極層と、
    前記ソース電極層及び前記ドレイン電極層上の絶縁層と、
    前記酸化物半導体膜上及び前記絶縁層上に接する酸化ガリウムを含む第２の絶縁膜と、
    前記第２の絶縁膜上の、前記チャネル形成領域と重なるゲート電極層とを有し、
    前記ソース電極層及び前記ドレイン電極層は、単層の金属膜からなり、
    前記ソース電極層及び前記ドレイン電極層は、チャネル長方向に伸長した突出部を有し、
    前記突出部は、前記絶縁層とは重ならず、
    前記突出部は、前記ソース電極層及び前記ドレイン電極層の他の領域より薄く、
    前記突出部のうち、前記酸化物半導体膜と重なる突出部は、前記導電層と重なることを特徴とする半導体装置。
  5. 請求項４において、
    前記酸化物半導体膜は、結晶構造を有し、
    前記第１の絶縁膜及び前記第２の絶縁膜は、前記酸化物半導体膜よりも結晶性が低いことを特徴とする半導体装置。
  6. 請求項４または請求項５において、
    前記第１の絶縁膜は、前記酸化物半導体膜と同じ上面形状を有することを特徴とする半導体装置。
  7. 請求項４乃至６のいずれか一において、
    前記酸化物半導体膜は、組成の異なる酸化物半導体膜の積層であることを特徴とする半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9048323B2 (en) 2012-04-30 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9059219B2 (en) 2012-06-27 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
TWI782259B (zh) 2012-10-24 2022-11-01 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9515068B1 (en) * 2013-08-29 2016-12-06 Hrl Laboratories, Llc Monolithic integration of GaN and InP components
KR20220163502A (ko) * 2013-12-26 2022-12-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2015114476A1 (en) * 2014-01-28 2015-08-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2015121771A1 (en) * 2014-02-14 2015-08-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US9716100B2 (en) * 2014-03-14 2017-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for driving semiconductor device, and electronic device
TWI663726B (zh) * 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
KR102437450B1 (ko) * 2014-06-13 2022-08-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치를 포함하는 전자 기기
TWI663733B (zh) * 2014-06-18 2019-06-21 日商半導體能源研究所股份有限公司 電晶體及半導體裝置
WO2016042433A1 (en) 2014-09-19 2016-03-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2016084698A1 (ja) * 2014-11-28 2016-06-02 シャープ株式会社 半導体装置およびその製造方法
JP6259120B2 (ja) 2014-11-28 2018-01-10 シャープ株式会社 半導体装置およびその製造方法
US20160155849A1 (en) 2014-12-02 2016-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing semiconductor device, module, and electronic device
US9954112B2 (en) 2015-01-26 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9812587B2 (en) * 2015-01-26 2017-11-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9660100B2 (en) 2015-02-06 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP6674269B2 (ja) * 2015-02-09 2020-04-01 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP2016154225A (ja) * 2015-02-12 2016-08-25 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP6708433B2 (ja) * 2015-02-24 2020-06-10 株式会社半導体エネルギー研究所 半導体装置
US11189736B2 (en) 2015-07-24 2021-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
SG10201608814YA (en) 2015-10-29 2017-05-30 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing the semiconductor device
CN105448740A (zh) * 2015-11-16 2016-03-30 武汉华星光电技术有限公司 低温多晶硅薄膜晶体管的制作方法
US9917207B2 (en) * 2015-12-25 2018-03-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102320483B1 (ko) * 2016-04-08 2021-11-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US20170338252A1 (en) * 2016-05-17 2017-11-23 Innolux Corporation Display device
JP6293818B2 (ja) * 2016-05-31 2018-03-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN115799342A (zh) 2016-07-26 2023-03-14 株式会社半导体能源研究所 半导体装置
JP2018200953A (ja) * 2017-05-26 2018-12-20 ルネサスエレクトロニクス株式会社 電子装置
WO2020065934A1 (ja) * 2018-09-28 2020-04-02 シャープ株式会社 表示装置
US11088078B2 (en) * 2019-05-22 2021-08-10 Nanya Technology Corporation Semiconductor device and method for manufacturing the same
KR20220154987A (ko) 2021-05-14 2022-11-22 주식회사 보령 허혈성 뇌졸중 또는 일과성 허혈 발작을 갖는 대상체에서의 혈압 조절을 위한 약학적 조성물

Family Cites Families (129)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH0918006A (ja) * 1995-07-03 1997-01-17 Citizen Watch Co Ltd 薄膜トランジスタおよびその製造方法
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US6989340B2 (en) * 2004-05-11 2006-01-24 Tokan Material Technology Co., Ltd. Lead-free low softening point glass
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CA2708335A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101034686B1 (ko) * 2009-01-12 2011-05-16 삼성모바일디스플레이주식회사 유기전계발광 표시 장치 및 그의 제조 방법
JP5606682B2 (ja) 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
TWI529942B (zh) * 2009-03-27 2016-04-11 半導體能源研究所股份有限公司 半導體裝置
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
KR101772639B1 (ko) 2009-10-16 2017-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101812683B1 (ko) * 2009-10-21 2017-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작방법
KR101750982B1 (ko) * 2009-11-06 2017-06-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR20190093705A (ko) * 2009-11-27 2019-08-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작방법
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
KR101952555B1 (ko) 2010-01-22 2019-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5740169B2 (ja) * 2010-02-19 2015-06-24 株式会社半導体エネルギー研究所 トランジスタの作製方法
JP2011187506A (ja) 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
US9147768B2 (en) * 2010-04-02 2015-09-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide semiconductor and a metal oxide film
WO2011142467A1 (en) * 2010-05-14 2011-11-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8759820B2 (en) * 2010-08-20 2014-06-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5626978B2 (ja) * 2010-09-08 2014-11-19 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
US8569754B2 (en) 2010-11-05 2013-10-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2012102314A1 (en) 2011-01-28 2012-08-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device and semiconductor device
JP2012160679A (ja) 2011-02-03 2012-08-23 Sony Corp 薄膜トランジスタ、表示装置および電子機器

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