KR102090833B1 - 반도체 장치 및 그 제작 방법 - Google Patents

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Abstract

본 발명은 산화물 반도체막을 채널 형성 영역에 사용한 트랜지스터를 갖는 반도체 장치에 있어서, 안정된 전기 특성을 부여하고 신뢰성의 향상을 달성한다.
하지막은 절연막 또는 산화물 반도체막으로 하고, 하지막 위에 단층의 금속막을 형성한 후에 레지스트 마스크를 형성하고, 복수회 에칭을 수행함으로써 돌출부들을 갖는 단면 구조의 전극을 형성한다. 소스 전극층 및 드레인 전극층 위에 형성하는 게이트 절연막의 막 두께나 산화물 반도체막의 막 두께가 얇아도 단절이 발생하기 어렵다.

Description

반도체 장치 및 그 제작 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 산화물 반도체를 사용하는 반도체 장치 및 그 제작 방법에 관한 것이다.
또한, 본 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
채널 형성 영역에 산화물 반도체막을 사용하여 트랜지스터 등을 제작하고 표시 장치에 응용하는 기술이 주목을 받고 있다. 예를 들어, 산화물 반도체막으로서 산화 아연(ZnO)을 사용하는 트랜지스터나, InGaO3(ZnO)m을 사용하는 트랜지스터를 들 수 있다. 이들 산화물 반도체막을 사용한 트랜지스터를 투광성을 갖는 기판 위에 형성하고 화상 표시 장치의 스위칭 소자 등에 사용하는 기술이 특허문헌 1 및 특허문헌 2에서 개시(開示)되어 있다.
또한, 특허문헌 3에는 산화물 반도체층과 접하는 소스 전극 및 드레인 전극과, 산화물 반도체층과 중첩된 게이트 전극과, 산화물 반도체층과 게이트 전극 사이에 제공된 게이트 절연층을 갖고, 소스 전극 및 드레인 전극은 제 1 도전층과, 제 1 도전층의 단부로부터 채널 길이 방향으로 연장된 영역을 갖는 제 2 도전층을 구비한 트랜지스터 구조가 개시되어 있다.
또한, 특허문헌 4에는 산화물 반도체층 상하에 게이트 전극이 형성되어 있는 구조가 개시되어 있다.
일본국 특개 2007-123861호 공보 일본국 특개 2007-96055호 공보 일본국 특개 2011-171721호 공보 일본국 특개 2011-103458호 공보
단층의 금속층을 사용하여 산화물 반도체막 위에 소스 전극층 및 드레인 전극층을 형성하고, 소스 전극층 및 드레인 전극층의 단부에 발생할 우려가 있는 전계 집중의 완화를 실현하는 트랜지스터 구조를 제공하는 것을 과제 중 하나로 한다.
또한, 산화물 반도체막을 채널 형성 영역에 사용한 트랜지스터를 갖는 반도체 장치에 있어서, 안정된 전기 특성을 부여하고 신뢰성의 향상을 달성하는 것을 과제 중 하나로 한다.
또한, 소스 전극층 및 드레인 전극층 위에 형성하는 게이트 절연막의 막 두께나 산화물 반도체막의 막 두께가 얇아도 단절이 발생하기 어려운 단면 형상을 갖는 소스 전극층 및 드레인 전극층을 형성하는 것을 과제 중 하나로 한다.
하지막은 절연막 또는 산화물 반도체막이고, 하지막 위에 단층의 금속막을 형성한 후에 레지스트 마스크를 형성하고, 복수회 에칭을 수행함으로써 돌출부들을 갖는 단면 구조의 전극을 형성한다.
구체적으로는 금속막 위에 레지스트 마스크를 형성하고 금속막의 막 두께의 반 정도를 제거하여 부분적으로 박막으로 하는 제 1 에칭을 수행하고, 레지스트 마스크를 애싱(ashing)하여 레지스트 마스크의 면적을 작게 하는 처리를 수행한 후에, 그 작게 한 레지스트 마스크를 사용하여 제 2 에칭을 수행하여, 돌출부들을 갖는 단층의 금속막을 형성한다.
또한, 하지막이 산화물 반도체막인 경우, 산화물 반도체막과 접하는 단층의 금속막을 가공할 때 또는 그 후에 금속층을 마스크로 하는 에칭을 수행하여 산화물 반도체막에 얇은 영역(즉, 금속막과 중첩된 영역의 막 두께보다 얇고 또 금속막과 중첩되지 않은 영역)을 형성하여도 좋고, 그 얇은 영역을 채널 형성 영역으로 하는 트랜지스터를 제작할 수 있다.
또한, 산화물 반도체막 위에 소스 전극층 및 드레인 전극층을 형성하는 경우, 상기 순서에 따라 채널 길이 방향으로 연장된 돌출부들을 갖는 소스 전극층 및 드레인 전극층을 형성할 수 있다. 이런 단면 형상을 갖는 소스 전극층 및 드레인 전극층 위에 게이트 절연막을 형성하면 게이트 절연막의 막 두께나 산화물 반도체막의 막 두께가 얇아도 단절이 발생하기 어렵다. 또한 단층의 금속막을 사용하여 채널 길이 방향으로 연장된 돌출부들을 갖는 소스 전극층 및 드레인 전극층을 형성함으로써, 적층된 금속막을 사용하는 경우와 비교하여 제조 공정을 단순한 것으로 할 수 있다.
또한, 소스 전극층의 돌출부들(또는 드레인 전극층의 돌출부들)은 산화물 반도체막 위에 중첩되고, 전계 집중을 완화하는 효과가 있어 트랜지스터의 전기 특성의 향상 및 신뢰성 향상에도 기여한다.
그리고 산화물 반도체막의 상방 및 하방 각각에 게이트 전극층을 배치하고, 한쪽의 게이트 전극층의 전위를 GND로 함으로써 트랜지스터의 문턱 전압을 증가시켜, 노멀리 오프의 트랜지스터로 할 수 있다.
또한, 전위를 GND로 하는 게이트 전극층은 외부의 전장을 차폐하는, 즉 외부의 전장이 트랜지스터에 작용하지 않도록 하는 기능(특히 정전기를 차폐하는 기능)도 갖는다. 전위를 GND로 하는 게이트 전극층의 차폐 기능에 의하여, 정전기 등의 외부의 전장의 영향에 기인하여 트랜지스터의 전기 특성이 변동되는 것을 방지할 수 있다.
본 명세서에서 제시하는 발명의 구성의 일 형태는, 도전층과, 도전층 위에 산화물 절연막과, 산화물 절연막 위에 제공된 채널 형성 영역을 포함한 산화물 반도체막과, 산화물 반도체막 위에 산화물 반도체막과 전기적으로 접속되는 소스 전극층 및 드레인 전극층과, 산화물 반도체막과 소스 전극층과 드레인 전극층 위에 게이트 절연막과, 게이트 절연막 위에 채널 형성 영역과 중첩된 게이트 전극층을 갖고, 소스 전극층 및 드레인 전극층은 단층의 금속막으로 이루어지고 소스 전극층 및 드레인 전극층은 채널 길이 방향으로 연장된 돌출부들을 갖고, 이 돌출부들 중에서 산화물 반도체막과 중첩된 돌출부들은 도전층과 중첩된 것을 특징으로 하는 반도체 장치이다.
상기 구성에 있어서는 채널 길이 방향으로 연장된 돌출부들을 갖는 소스 전극층 및 드레인 전극층을 가지므로, 전계 집중이 완화하는 것을 도모할 수 있고, 트랜지스터의 전기 특성의 향상 및 신뢰성의 향상을 실현할 수 있다.
또한, 채널 길이 방향으로 연장된 돌출부들을 갖는 소스 전극층 및 드레인 전극층을 가지므로 소스 전극층 및 드레인 전극층 위에 형성하는 게이트 절연막의 막 두께나 산화물 반도체막의 막 두께가 얇아도 단절이 발생하기 어렵다. 또한 단층의 금속막을 사용하여 채널 길이 방향으로 연장된 돌출부들을 갖는 소스 전극층 및 드레인 전극층을 형성함으로써 공정을 단순한 것으로 할 수 있다.
또한, 상기 구성에 있어서, 도전층은 산화물 절연막 내에 매몰되도록 제공되어 있고, 산화물 절연막에 있어서 산화물 절연막 하면의 근방 및 도전층이 존재하는 부분에 있어서 상기 도전층의 근방에는, 산화물 절연막의 화학양론적 조성을 초과하는 산소가 존재하는 산소 과잉 영역이 제공되어 있다.
산소 과잉 영역은 도전층, 및 도전층 위에 산화물 절연막을 형성한 후에 도전층의 형상이 반영되어 상면에 볼록부를 갖는 산화물 절연막에 산소 도입 처리(산소 도핑 처리)를 수행하여 형성할 수 있다. 산소 과잉 영역을 형성한 후, 상면의 볼록부를 제거하는 평탄화 처리를 산화물 절연막에 수행한다. 평탄화 처리는 화학적 기계 연마법을 이용한다.
평탄화 처리를 수행함으로써 도전층 위의 산화물 절연막은 선택적으로 제거되어 얇아지고, 산화물 절연막 상면과 도전층 위의 산소 과잉 영역의 거리도 짧아진다. 한편, 산화물 절연막에 있어서, 도전층이 존재하지 않은 영역에서는 산화물 절연막의 제거는 거의 수행되지 않고 산소 과잉 영역은 산화물 절연막 하면의 근방에 존재한다. 따라서 산화물 절연막에 있어서, 산소 과잉 영역은 도전층이 존재하는 영역에서는 산화물 절연막 상면으로부터 보다 얕은 위치에 제공되고, 다른 영역(도전층이 존재하지 않은 영역)에서는 산화물 절연막 상면으로부터 깊은 위치에 제공된다.
따라서 산화물 반도체막(적어도 채널 형성 영역)이 제공되는, 도전층과 중첩된 산화물 절연막에 있어서, 산화물 반도체막과 근접하여 산소 과잉 영역을 제공할 수 있으므로 산소 과잉 영역으로부터 산화물 반도체막에 효율적으로 산소를 공급할 수 있다. 또한 가열 처리를 수행함으로써 산소의 공급을 더욱 촉진하는 것도 가능하다.
따라서 반도체 장치에 있어서, 효율적으로 산화물 반도체막 내 및 계면의 산소 결손의 보충을 수행하는 것이 가능하게 된다.
또한, 채널 형성 영역을 포함한 산화물 반도체막은 조성이 다른 산화물 반도체막의 적층을 사용할 수 있다. 예를 들어 원자수비가 In:Ga:Zn=3:1:2(=1/2:1/6:1/3)인 타깃을 사용하여 형성되는 In-Ga-Zn계 산화물막 위에, 원자수비가 In:Ga:Zn=1:1:1(=1/3:1/3:1/3)인 타깃을 사용하여 형성되는 In-Ga-Zn계 산화물막을 적층한 적층막을 사용한다. 이 경우, 게이트 절연막과 접하는 것은, 원자수비가 In:Ga:Zn=1:1:1인 타깃을 사용하여 형성되는 In-Ga-Zn계 산화물막으로 하는 것이 바람직하다.
또한, 채널 길이 방향으로 연장된 돌출부들을 갖는 소스 전극층 및 드레인 전극층을 형성할 때 또는 형성한 후에 에칭을 수행함으로써 채널 형성 영역을 포함하는 산화물 반도체막에 오목부를 형성하여도 좋다. 산화물 반도체막에 오목부를 형성함으로써 전계 집중이 완화하는 것을 도모할 수 있고 스위칭 특성의 열화를 억제할 수 있다. 또한 조성이 다른 산화물 반도체막의 적층을 사용하는 경우, 적층의 하층이 노출되지 않도록 적층의 상층을 남기는 것이 바람직하다.
또한, 본 명세서에서는 도전층과 중첩되고 또 소스 전극층의 채널 길이 방향으로 연장된 돌출부들 중에서 산화물 반도체막과 중첩된 돌출부들과, 드레인 전극층의 채널 길이 방향으로 연장된 돌출부들 중에서 산화물 반도체막과 중첩된 돌출부들의 거리(상면으로부터 본 경우의 수평 거리)를 채널 길이L로 한다. 따라서 산화물 반도체막에 오목부를 가지지 않고 평탄한 표면을 갖는 트랜지스터와, 산화물 반도체막에 오목부를 갖는 트랜지스터의 채널 길이L은 동일한 것으로 한다.
또한, 상기 구성에 있어서, 추가적으로 소스 전극층 및 드레인 전극층 위에 중첩된 절연층을 제공하고, 이 절연층 위에 접하여 게이트 절연막을 갖는 구성으로 하여도 좋다. 이 절연층은 게이트 전극층과 소스 전극층 사이에 발생되는 기생 용량, 및 게이트 전극층과 드레인 전극층 사이에 발생되는 기생 용량을 저감시킨다. 또한 이 절연층은 산화 실리콘막, 산화질화 실리콘막 등을 사용하여 형성하고, 게이트 절연막의 에칭을 수행할 때나 게이트 전극층의 에칭을 수행할 때 소스 전극층 및 드레인 전극층을 보호한다.
또한, 상기 구성에 있어서, 게이트 절연막으로서 산화 갈륨막(GaOX라고도 표기함, 또한 X는 자연수에 한정되지 않으며 비자연수를 포함함), 산화 갈륨 아연막(Ga2ZnXOY(X=1 내지 5)라고도 표기함), Ga2O3(Gd2O3)막, 갈륨의 함유량이 많고 또 인듐의 함유량이 적은 절연성의 In-Ga-Zn계 산화물막 등의 갈륨을 포함한 절연막을 사용한다. 또한 갈륨을 포함한 절연막은 막 내에 산소를 많이 포함시키는 것이 바람직하고 갈륨을 포함한 절연막의 형성 조건을 막 내에 산소를 많이 포함하는 성막 조건으로 하거나, 또는 갈륨을 포함하는 절연막을 형성한 후에 산소 도핑 처리를 수행한다.
또한, "산소 도핑"이란, 산소(적어도 산소 라디칼, 산소 원자, 산소 분자, 오존, 산소 이온(산소 분자 이온), 및/또는 산소 클러스터 이온 중 어느 하나를 포함함)를 벌크에 첨가하는 것을 말한다. 또한, 상기 "벌크"라는 용어는 박막 표면뿐만 아니라 박막 내부에 산소를 첨가하는 것을 명확화하는 취지로 사용하고 있다. 또한, "산소 도핑"에는 플라즈마화한 산소를 벌크에 첨가하는 "산소 플라즈마 도핑"이 포함된다.
산소 도핑 처리에는, 산소를 포함하는 가스를 사용할 수 있다. 산소를 포함하는 가스로서는, 산소, 일산화이질소, 이산화질소, 이산화탄소, 일산화탄소 등을 사용할 수 있다. 또한, 산소 도핑 처리에 있어서 산소를 포함한 가스에 희가스를 포함시켜도 좋다.
산소 도핑 처리는 처리 조건에 따라, 직접 산소 도핑 처리에 폭로되는 막뿐만 아니라 상기 막의 아래쪽에 제공된 막에도 산소를 도핑할 수 있다. 즉 산화물 반도체막 위에 산화 갈륨막으로 이루어진 게이트 절연막을 형성하고, 산소 도핑 처리를 수행하면, 게이트 절연막뿐만 아니라 산화물 반도체막 내에도 산소를 포함시킬 수 있다.
또한, 산화물 반도체막을 끼우도록 상하와 접하도록 산화 갈륨막, 산화 갈륨 아연막, Ga2O3(Gd2O3)막 등의 갈륨을 포함한 절연막을 사용하는 것도 본 발명의 하나이며, 이 구성은 도전층과, 도전층 위에 산화물 절연막과, 산화물 절연막 위에 산화 갈륨을 포함한 제 1 절연막과, 제 1 절연막 위에 접하는 채널 형성 영역을 포함한 산화물 반도체막과, 산화물 반도체막 위에 산화물 반도체막과 전기적으로 접속되는 소스 전극층 및 드레인 전극층과, 산화물 반도체막과 소스 전극층과 드레인 전극층 위에 산화 갈륨을 포함한 제 2 절연막과, 제 2 절연막 위에 채널 형성 영역과 중첩된 게이트 전극층을 갖는 반도체 장치이다.
또한, 상기 구성에 있어서, 소스 전극층 및 드레인 전극층은 단층의 금속막으로 이루어지고, 소스 전극층 및 드레인 전극층은 채널 길이 방향으로 연장된 돌출부들을 갖고, 이 돌출부들 중에서 산화물 반도체막과 중첩된 돌출부들은 도전층과 중첩된 것을 특징의 하나로 한다.
또한, 상기 구성에 있어서 산화물 반도체막은 결정 구조를 갖는 것이 바람직하다. 결정 구조를 갖는 산화물 반도체막은 단결정막, 미결정막, 다결정막(폴리크리스탈이라고도 함), 또는 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막으로 한다.
CAAC-OS막은 완전한 단결정이 아니고, 완전한 비정질도 아니다. CAAC-OS막은 결정부를 갖는 산화물 반도체막이다. 또한, 상기 결정부는 하나의 변이 100nm 미만의 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는 CAAC-OS막에 포함되는 결정부와 인접하는 결정부의 경계는 명확하지 않다. 또한, TEM에 의하여 CAAC-OS막에는 입계(그레인 바운더리라고도 함)는 확인할 수 없다. 그러므로 CAAC-OS막은 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는 c축이 CAAC-OS막이 형성되는 면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또한 ab면에 수직인 방향에서 보아서 삼각 형상 또는 육각 형상의 원자 배열을 갖고, c축에 수직인 방향에서 보아서 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 또한, 상이한 결정부들 사이에서 a축 및 b축의 방향이 각각 상이하여도 좋다. 본 명세서에서 단순히 "수직"이라고 기재하는 경우에는 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 단순히 "평행"이라고 기재하는 경우에는 -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에서, 결정부의 분포가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 형성 과정에서 산화물 반도체막의 표면 측에서 결정 성장시키는 경우에는 막이 형성되는 면의 근방보다 표면의 근방에서 결정부가 차지하는 비율이 높아지는 경우가 있다. 또한 CAAC-OS막에 불순물을 첨가함으로써 상기 불순물 첨가 영역에서 결정부의 결정성이 저하하여 불순물의 첨가 조건에 따라서는 미결정 영역 또는 비정질 영역이 되는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막이 형성되는 면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에 CAAC-OS막의 형상(CAAC-OS막이 형성되는 면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 상이한 방향을 향하는 경우가 있다. 또한, 결정부의 c축의 방향은 CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 결정부는, 성막함으로써 또는 성막 후에 가열 처리 등의 결정화 처리를 수행함으로써 형성된다.
또한, CAAC-OS와 같이 결정부를 갖는 산화물 반도체에서는, 보다 벌크 내 결함을 저감시킬 수 있고, 표면의 평탄성을 높이면 어모퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하의 표면 위에 형성하면 좋다.
CAAC-OS막을 사용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기 특성의 변동을 저감시키는 것이 가능하다. 따라서 산화물 반도체막을 CAAC-OS막으로 함으로써 가시광이나 자외광의 조사에 의한 트랜지스터의 전기 특성 변화를 억제하여 신뢰성이 높은 반도체 장치로 할 수 있다.
또한, 산화물 반도체막을 CAAC-OS막으로 하는 경우 CAAC-OS막과 접하는 제 1 절연막 및 제 2 절연막은 산화물 반도체막보다 결정성이 낮은 것이 바람직하다. 구체적으로는 CAAC-OS막의 성막 온도보다 낮은 기판 온도에서 제 1 절연막 및 제 2 절연막을 형성하거나 또는 스퍼터링의 성막 가스에 아르곤 등의 희가스를 사용하여 제 1 절연막 및 제 2 절연막을 형성한다.
또한, 산화 갈륨을 포함한 제 1 절연막에 산소 도핑 처리를 수행하여 결정성을 저하시키고 또 산화 갈륨을 포함한 제 1 절연막의 화학양론적 조성을 초과하는 산소가 존재하는 산소 과잉 영역을 형성하여도 좋다. 예를 들어 Ga2O3으로 나타낼 수 있는 산화 갈륨막의 경우, 산소 과잉 영역은 GaOX(X>1.5)이다. 산소 과잉 영역을 포함한 제 1 절연막은 산화물 반도체막에서의 산소의 이탈을 방지하고, 산화물 반도체막에 산소를 공급하는 유효한 산소 공급층으로서도 기능한다.
또한, 산화 갈륨을 포함한 제 2 절연막에 산소 도핑 처리를 수행하여 결정성을 저하시키고 또 산화 갈륨을 포함한 제 2 절연막의 화학양론적 조성을 초과하는 산소가 존재하는 산소 과잉 영역을 형성하여도 좋다. 또한 산소 과잉 영역을 포함한 제 2 절연막은 산화물 반도체막에서의 산소의 이탈을 방지하고, 산화물 반도체막에 산소를 공급하는 유효한 산소 공급층으로서도 기능한다.
산화물 반도체막으로서 갈륨을 포함한 반도체막(예를 들어 In-Ga-Zn계 산화물막)을 사용하여 이 산화물 반도체막을 끼우도록 상하와 접한，갈륨을 포함한 절연막(예를 들어 산화 갈륨막)을 사용하면 상하에 배치되는 절연막 내에는 산화물 반도체막의 동일한 구성 재료를 포함하기 때문에 산화물 반도체막의 계면 상태를 양호한 것으로 할 수 있어 안정된 전기 특성을 부여할 수 있다. 또한 산화물 반도체막을 끼우도록 상하와 접하여 산화 갈륨으로 이루어진 절연막이 제공됨으로써 외부로부터 산화물 반도체막에 영향을 미칠 우려가 있는 불순물, 예를 들어 질소나 금속 원소 등의 확산에 의한 침입을 블록하는 역할이 있다. 따라서 산화물 반도체막을 끼우도록, 또는 산화물 반도체막을 둘러싸도록 산화 갈륨으로 이루어진 절연막을 제공함으로써 둘러싸여 있는 산화물 반도체막의 조성 및 그 순도를 일정하게 유지하고, 안정된 전기 특성을 갖는 반도체 장치를 실현할 수 있다.
게이트 절연막의 막 두께가 20nm 이하, 또는 산화물 반도체막의 막 두께가 30nm 이하인 경우도 단절이 발생하기 어려운 단면 형상을 갖는 소스 전극층 및 드레인 전극층을 형성할 수 있다. 또한 단층의 금속층을 사용하여 산화물 반도체막 위에 소스 전극층 및 드레인 전극층을 형성하고, 소스 전극층 및 드레인 전극층의 단부에 발생할 우려가 있는 전계 집중의 완화를 실현한다.
또한, 산화물 반도체막을 끼우도록 상하와 접하여 산화 갈륨을 포함하는 절연막을 사용함으로써 안정된 전기 특성을 부여하고 신뢰성의 향상을 달성할 수 있다.
도 1a 내지 도 1d는 본 발명의 일 형태를 도시한 공정 단면도.
도 2a 내지 도 2c는 본 발명의 일 형태를 도시한 공정 단면도.
도 3a 내지 도 3c는 본 발명의 일 형태를 도시한 단면도.
도 4a 내지 도 4e는 본 발명의 일 형태를 도시한 공정 단면도.
도 5a 내지 도 5c는 본 발명의 일 형태를 도시한 단면도.
도 6a는 본 발명의 일 형태를 도시한 단면도이고, 도 6b는 본 발명의 일 형태를 도시한 상면도.
도 7a는 반도체 장치의 일 형태를 도시한 단면도이고, 도 7b는 반도체 장치의 일 형태를 도시한 회로도.
도 8a는 반도체 장치의 일 형태를 도시한 단면도이고, 도 8b 및 도 8c는 반도체 장치의 일 형태를 도시한 회로도.
도 9는 반도체 장치의 일 형태를 도시한 회로도.
도 10은 반도체 장치의 일 형태를 도시한 사시도.
도 11a 내지 도 11c는 반도체 장치의 일 형태를 도시한 블록도.
도 12a 내지 도 12c는 전자 기기를 설명한 도면.
도 13a 내지 도 13c는 전자 기기를 설명한 도면.
도 14는 본 발명의 일 형태를 도시한 단면도.
도 15a 및 도 15b는 본 발명의 일 형태를 도시한 단면도이고, 도 15c는 전극층의 단부의 단면을 나타낸 사진.
도 16a 및 도 16b는 전극층의 단부의 단면을 나타낸 사진.
이하에서는 본 발명의 실시형태에 대하여 도면을 사용하여 자세하게 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 또한, 본 발명을 이하에서 제시하는 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다.
(실시형태 1)
본 실시형태에서는, 반도체 장치 및 반도체 장치의 제작 방법의 일 형태를, 도 1a 내지 도 1d를 사용하여 설명한다. 본 실시형태에서는 산화물 반도체막을 갖는 트랜지스터의 제작 방법의 일례를 제시한다.
우선 절연 표면을 갖는 기판(400) 위에 스퍼터링법, 증착법 등을 이용하여 도전막을 형성하고, 상기 도전막의 에칭을 수행하여 도전층(491)을 형성한다.
절연 표면을 갖는 기판(400)에 사용할 수 있는 기판에 큰 제한은 없지만, 적어도, 나중의 가열 처리에 견딜 수 있을 정도의 내열성을 가지고 있는 것이 필요하다. 예를 들어 바륨 보로실리케이트 유리나 알루미노 보로실리케이트 유리 등의 유리 기판, 세라믹스 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다. 또한, 실리콘이나 탄소화 실리콘 등으로 이루어진 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘게르마늄 등으로 이루어진 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있고, 이들 기판 위에 반도체 소자가 제공된 것을 기판(400)으로서 사용하여도 좋다.
도전층(491)의 재료는, 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 형성할 수 있다. 또한, 도전층(491)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드막을 사용하여도 좋다. 또한, 도전층(491)은 단층 구조이어도 좋고 적층 구조이어도 좋다.
또한, 도전층(491)의 재료는 산화 인듐 산화 주석, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 티타늄을 포함한 인듐 산화물, 산화 티타늄을 포함한 인듐 주석 산화물, 산화 인듐 산화 아연, 일산화 규소를 첨가한 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다. 또한, 상기 도전성 재료와, 상기 금속 재료의 적층 구조로 할 수도 있다.
또한, 노멀리 오프의 스위칭 소자를 실현하기 위하여 5eV(전자 볼트) 이상, 바람직하게는 5.5eV(전자 볼트) 이상의 일함수를 갖는 재료를 게이트 전극층으로서 사용하여 트랜지스터의 문턱 전압을 플러스로 하는 것이 바람직하다. 구체적으로는 In-N결합을 가지고 또 고유 저항이 1×10-1Ω·㎝ 내지 1×10-4Ω·㎝, 바람직하게는 고유 저항이 5×10-2Ω·㎝ 내지 1×10-4Ω·㎝를 갖는 재료를 게이트 전극층으로서 사용한다. 그 재료의 일례로서는 질소를 포함한 In-Ga-Zn계 산화물막이나, 질소를 포함한 In-Sn-O막이나, 질소를 포함한 In-Ga-O막이나, 질소를 포함한 In-Zn-O막이나, 질소를 포함한 In-O막이나, 금속 질화막(InN 등) 등을 들 수 있다.
다음에, 기판(400) 및 도전층(491) 위에 산화물 절연막(480)을 형성한다(도 1a 참조). 산화물 절연막(480)은 도전층(491)의 형상을 반영한 표면에 볼록부를 갖는 막이다.
산화물 절연막(480)으로서는 플라즈마 CVD법 또는 스퍼터링법 등에 의하여 산화 실리콘, 산화질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 산화 하프늄, 산화 갈륨, 산화 갈륨 아연, 산화 아연, 또는 이들의 혼합 재료를 사용하여 형성할 수 있다. 산화물 절연막(480)은 단층으로 하여도 좋고 적층으로 하여도 좋다.
본 실시형태에서는 산화물 절연막(480)으로서 스퍼터링법을 이용하여 형성하는 산화 실리콘막을 사용한다. 또한 플라즈마 CVD법을 이용하여 형성하는 산화질화 실리콘막을 사용하여도 좋다.
다음에 표면에 볼록부를 갖는 산화물 절연막(480)에 대하여 산소(431)를 도입하는 처리(산소 도핑 처리)를 수행하여, 산화물 절연막(480) 하면 근방 및 도전층(491) 근방에 산소 과잉 영역(481)을 형성한다. 이에 따라, 산소 과잉 영역(481)을 갖는 산화물 절연막(484)이 형성된다(도 1b 참조). 또한 도면 중에 있어서 점선으로 나타내는 산소 과잉 영역(481)은 도입된 산소의 분포 중심을 모식적으로 나타낸 것이다.
산소(431)에는 적어도 산소 라디칼, 산소 원자, 산소 분자, 오존, 산소 이온(산소 분자 이온), 및/또는 산소 클러스터 이온 중 어느 하나가 포함된다.
산화물 절연막(480)으로의 산소(431)의 도입은 예를 들어 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리 등을 이용할 수 있다. 또한, 이온 주입법으로서 가스 클러스터 이온 빔을 사용하여도 좋다. 또한, 산소(431)의 도입은 기판(400)의 전체 면을 한꺼번에 처리하여도 좋으며, 예를 들어 선 형상의 이온 빔을 사용하여도 좋다. 선 형상 이온 빔을 사용하는 경우에는 기판 또는 이온 빔을 상대적으로 이동(스캔)시킴으로써 산화물 절연막(480) 전체 면에 산소(431)를 도입할 수 있다.
산소(431)의 공급 가스로서는 O를 함유한 가스를 사용하면 좋으며, 예를 들어 O2 가스, N2O 가스, CO2 가스, CO 가스, NO2 가스 등을 사용할 수 있다. 또한, 산소의 공급 가스에 희가스(예를 들어 Ar)를 함유시켜도 좋다.
또한, 예를 들어 이온 주입법을 이용하여 산소를 도입하는 경우, 산소(431)의 도즈량을 0.5×1016㎝-2 이상 5×1016㎝-2 이하(예를 들어 1×1016㎝-2), 가속 에너지를 50eV 이상 70eV 이하(예를 들어 50eV)로 하는 것이 바람직하고, 산소 도핑 처리한 후의 산소 과잉 영역(481)을 포함한 산화물 절연막(436) 내의 산소의 함유량은 산화물 절연막(436)의 화학양론적 조성을 초과할 정도로 하는 것이 바람직하다. 또한 이런 화학양론적 조성보다 산소를 과잉으로 포함하는 영역은 산소 과잉 영역(481)에 존재하면 좋다. 또한 산소(431)의 주입 깊이는 주입 조건에 따라 적절히 제어하면 좋다.
다음에 산소 과잉 영역(481)을 포함하는 산화물 절연막(484)에 대하여, 상면의 볼록부를 제거하는 평탄화 처리를 수행한다. 도전층(491) 위의 산화물 절연막(480)을 선택적으로 제거함으로써 표면을 평탄화하고, 평탄화한 산화물 절연막(436)을 형성한다(도 1c 참조).
평탄화 처리에 의하여 도전층(491) 위의 산화물 절연막(480)은 선택적으로 제거되고 얇아지기 때문에, 도전층(491) 위의 산소 과잉 영역(481)과 산화물 절연막(480)의 상면의 거리는 짧아진다. 한편, 산화물 절연막(480)에 있어서, 도전층(491)이 존재하지 않은 영역에서는 산화물 절연막의 제거는 거의 수행되지 않고 산소 과잉 영역(481)은 산화물 절연막(480) 하면 근방에 존재한다. 따라서 산화물 절연막(436)에 있어서, 산소 과잉 영역(481)은 도전층(491)이 존재하는 영역에서는 산화물 절연막 상면으로부터 보다 얕은 위치에 제공되고, 다른 영역(도전층(491)이 존재하지 않은 영역)에서는 산화물 절연막 상면으로부터 깊은 위치에 제공된다.
따라서, 나중의 공정에 의하여 산화물 반도체막이 제공되는, 도전층(491)과 중첩된 산화물 절연막(436)에 있어서, 산화물 반도체막과 근접하여 산소 과잉 영역(481)을 제공할 수 있으므로 산소 과잉 영역(481)으로부터 산화물 반도체막에 효율적으로 산소를 공급할 수 있다. 또한 가열 처리함으로써 산소의 공급을 더욱 촉진하는 것도 가능하다.
또한, 산화물 절연막(436)에 있어서, 산소 과잉 영역(481)은 산소 공급이 필요한 산화물 반도체막의 아래쪽 이외의 영역에서는, 산화물 절연막(436) 상면에서 떨어진, 산화물 절연막(436) 하면 근방에 제공되어 있다. 따라서 특히 가열 처리를 수행하였을 때도 산화물 절연막(436) 상면으로부터의 필요없는 산소의 방출을 억제할 수 있어 산화물 절연막(436)을 산소가 과잉으로 포함된 상태로 유지할 수 있다.
또한, 본 실시형태에서는 산화물 절연막(480)에 산소(431)를 도입하는 예를 제사하였으나, 성막 직후에 충분한 산소를 포함한 산화물 절연막(480)을 형성할 수 있다면 산화물 절연막(480)에 산소(431)를 도입하는 것을 생략할 수 있다.
또한, 평탄화 처리로서는, 특별히 한정되지 않지만, 연마 처리(예를 들어, 화학적 기계 연마법(Chemical Mechanical Polishing: CMP)), 드라이 에칭 처리, 플라즈마 처리를 이용할 수 있다.
다음에, 산화물 절연막(436) 위에 산화물 반도체막(403)을 형성한다. 산화물 반도체막(403)은, 2원계 금속의 산화물인 In-Zn계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO로도 표기함), In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Sn-Hf-Zn계 산화물 등을 사용할 수 있다.
또한, 여기서 예를 들어, In-Ga-Zn계 산화물이란, In, Ga, 및 Zn을 갖는 산화물을 의미하며, In과 Ga와 Zn의 비율은 불문한다. 또한, In, Ga, 및 Zn 외의 금속 원소가 포함되어 있어도 좋다.
본 실시형태에서 스퍼터링법으로 산화물 반도체막(403)을 제작하기 위한 타깃으로서는, 조성으로서 In: Ga: Zn= 3: 1: 2[원자수비]인 산화물 타깃을 사용하여 In-Ga-Zn계 산화물막(IGZO막)을 5nm 이상 30nm 이하의 막 두께로 형성한다.
또한, 금속 산화물 타깃의 상대 밀도(충전율)는 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이다. 상대 밀도가 높은 금속 산화물 타깃을 사용함으로써, 형성한 산화물 반도체막을 치밀한 막으로 할 수 있다.
산화물 반도체막(403)을 형성할 때 사용하는 스퍼터링 가스로서는 수소, 물, 수산기, 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
감압 상태로 유지된 성막실 내에 기판을 유지한다. 그리고, 성막실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하고 상기 타깃을 사용하여 산화물 절연막(436) 위에 산화물 반도체막(403)을 형성한다. 성막실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프, 예를 들어 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 사용하는 것이 바람직하다. 또한 배기 수단으로서는, 터보 분자 펌프에 콜드 트랩(cold trap)을 더한 것이라도 좋다. 크라이오 펌프를 사용하여 배기한 성막실은, 예를 들어 수소 원자나 물(H2O) 등 수소 원자를 포함한 화합물(더 바람직하게는 탄소 원자를 포함한 화합물도) 등이 배기되므로 상기 성막실에서 형성한 산화물 반도체막(403)에 포함되는 불순물의 농도를 저감할 수 있다.
산화물 반도체막(403)은 막 형상의 산화물 반도체막을 포토리소그래피 공정에 의하여 섬 형상의 산화물 반도체막으로 가공하여 형성할 수 있다.
또한, 섬 형상의 산화물 반도체막(403)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성하여도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에 제조 비용을 저감할 수 있다.
또한, 산화물 반도체막(403)에 있어서 구리 등의 불순물이 거의 포함되지 않고 고순도화된 것이 바람직하다. 트랜지스터(440a)의 제조 공정에 있어서, 이들 불순물이 혼입 또는 산화물 반도체막(403) 표면에 부착될 우려가 없는 공정을 적절히 선택하는 것이 바람직하고, 산화물 반도체막(403) 표면에 부착된 경우에는, 옥살산이나 희석된 불산 등에 노출시키거나 또는 플라즈마 처리(N2O 플라즈마 처리 등)를 수행함으로써, 산화물 반도체막(403) 표면의 불순물을 제거하는 것이 바람직하다. 구체적으로는, 산화물 반도체막(403)의 구리 농도는 1×1018atoms/㎤ 이하, 바람직하게는 1×1017atoms/㎤ 이하로 한다.
또한, 산화물 절연막(436)으로부터 산화물 반도체막(403)으로의 산소를 공급을 촉진하기 위하여 가열 처리를 수행하여도 좋다.
다음에 산화물 반도체막(403)과 전기적으로 접속되는 소스 전극층(405a), 드레인 전극층(405b)을 형성한다. 소스 전극층(405a), 드레인 전극층(405b)을 사용하여 다른 트랜지스터나 소자와 접속시켜 다양한 회로를 구성할 수 있다.
소스 전극층(405a), 드레인 전극층(405b)은 예를 들어 스퍼터링법, 증착법 등을 이용하여 도전막을 형성하고, 에칭법으로 가공하여 형성할 수 있다.
소스 전극층(405a) 및 드레인 전극층(405b)에 사용하는 도전막으로서는, 예를 들어, Al, Cr, Cu, Ta, Ti, Mo 및 W 중으로부터 선택된 원소를 포함하는 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 티타늄막, 질화 몰리브덴막 또는 질화 텅스텐막) 등을 사용할 수 있다.
본 실시형태에서는 단층의 텅스텐막을 사용하고, 텅스텐막 위에 레지스트 마스크를 형성하고 텅스텐막의 막 두께의 반 정도를 제거하여 부분적으로 박막으로 하는 제 1 에칭을 수행하고, 레지스트 마스크를 애싱하여 레지스트 마스크의 면적을 작게 하는 처리를 수행한 후에 작게 한 레지스트 마스크를 사용하여 제 2 에칭을 수행하고, 도 1d에 도시한 단면 형상, 즉 돌출부들을 갖는 소스 전극층(405a), 및 돌출부들을 갖는 드레인 전극층(405b)을 각각 형성한다.
다음에 작게 한 레지스트 마스크를 제거한다. 이 단계의 단면도가 도 1d에 상당한다.
다음에 산화물 반도체막(403), 소스 전극층(405a), 및 드레인 전극층(405b)을 덮는 게이트 절연막(402)을 형성한다.
게이트 절연막(402)의 막 두께는 예를 들어 1nm 이상 20nm 이하로 하고, 스퍼터링법, MBE법, CVD법, 펄스레이저 퇴적법, ALD법 등을 적절히 사용할 수 있다. 또한 게이트 절연막(402)은 스퍼터링 타깃 표면에 대하여 대략 수직으로 복수의 기판 표면이 세트된 상태에서 막을 형성하는 스퍼터 장치를 이용하여 형성하여도 좋다.
게이트 절연막(402)의 재료로서는, 산화 실리콘막, 산화 갈륨막, 산화 갈륨 아연막, Ga2O3(Gd2O3)막, 산화 아연막, 산화 알루미늄막, 질화 실리콘막, 산화질화 실리콘막, 산화질화 알루미늄막 또는 질화산화 실리콘막을 사용하여 형성할 수 있다. 또한 다른 재료로서 절연성을 갖는 In-Ga-Zn계 산화물막도 게이트 절연막(402)의 재료로서 사용할 수 있다. 절연성을 갖는 In-Ga-Zn계 산화물막은 In: Ga: Zn=1: 3: 2[원자수비]의 산화물 타깃을 사용하고 기판 온도를 실온으로 하고 스퍼터링 가스에 아르곤, 또는 아르곤과 산소의 혼합 가스를 사용하여 형성하면 좋다.
본 실시형태에서는, 게이트 절연막(402)으로서 스퍼터링법을 이용하여 형성하는 산화 갈륨막을 사용한다. 산화 갈륨막을 게이트 절연막(402)으로서 사용하면, 산화물 반도체막(403)과 동일한 구성 재료를 포함하기 때문에 산화물 반도체막의 계면 상태를 양호한 것으로 할 수 있어 안정된 전기 특성을 부여할 수 있다.
다음에 게이트 절연막(402) 위에 스퍼터링법, 증착법 등을 이용하여 도전막을 형성하고, 상기 도전막의 에칭을 수행하여 게이트 전극층(401a), 게이트 전극층(401b)을 형성한다.
게이트 전극층(401a), 게이트 전극층(401b)의 재료는, 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 형성할 수 있다. 또한, 게이트 전극층(401a), 게이트 전극층(401b)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드막을 사용하여도 좋다. 게이트 전극층(401a), 게이트 전극층(401b)은 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다.
본 실시형태에서는 게이트 절연막(402) 위에 접하는 게이트 전극층(401a)으로서 질소를 포함한 금속 산화물막(질소를 포함한 In-Ga-Zn계 산화물막)을 사용하고 그 위에 게이트 전극층(401b)으로서 텅스텐막을 사용한다. 질소를 포함한 금속 산화물막을 게이트 전극층(401a)으로서 사용하여 트랜지스터의 문턱 전압을 플러스로 할 수 있다.
상술한 공정에 의하여, 본 실시형태의 트랜지스터(440a)를 제작할 수 있다(도 2a 참조). 트랜지스터(440a)는 탑 게이트 구조인 트랜지스터의 일례이고, 도 2a는 트랜지스터(440a)의 채널 길이 방향의 단면도를 도시한 것이다.
또한, 산소 과잉 영역(481)을 포함한 산화물 절연막(436) 내에 제공된 도전층(491)은 게이트 전극층(401a), 게이트 전극층(401b)과 채널 형성 영역을 개재(介在)하여 중첩되고, 트랜지스터(440a)의 전기 특성을 제어한다.
도전층(491)은 트랜지스터(440a)의 전기 특성을 제어하는 제 2 게이트 전극층(소위 백 게이트라고도 함)으로서 기능할 수 있다. 예를 들어 도전층(491)의 전위를 GND(또는 고정 전위)로 함으로써 트랜지스터(440a)의 문턱 전압을 증가시켜, 노멀리 오프의 트랜지스터로 할 수 있다.
또한, 게이트 전극층(401a), 게이트 전극층(401b)은 소스 전극층(405a) 및 드레인 전극층(405b)의 일부와 중첩된 구성이다. 소스 전극층(405a)의 돌출부들(또는 드레인 전극층(405b)의 돌출부들)은 게이트 절연막(402)의 피복성의 향상을 도모할 수 있는 형상이기 때문에, 전계가 집중하는 것을 완화하는 효과가 있고 트랜지스터의 전기 특성의 향상 및 신뢰성의 향상에 기여한다.
다음에 게이트 전극층(401a), 게이트 전극층(401b)을 덮는 절연막(407)을 형성한다(도 2b 참조). 이 절연막(407)은 산화물 반도체막(403) 또는 게이트 절연막(402)으로부터의 산소의 방출을 방지하는 기능이 높은 배리어막(보호막)으로서 기능한다.
배리어막으로서 기능하는 절연막(407)은 산화물 반도체막(403)으로 수소, 수분 등의 불순물이 침입하는 것을 방지할 수 있는 치밀한 막이 바람직하다.
배리어막으로서 기능하는 절연막(407)으로서는 예를 들어 산화 갈륨막, 산화 갈륨 아연막, Ga2O3(Gd2O3)막, 산화 실리콘막, 산화질화 실리콘막, 산화 알루미늄막, 산화질화 알루미늄막, 질화 실리콘막, 질화 알루미늄막, 질화산화 실리콘막, 질화산화 알루미늄막, 산화 아연막 등의 무기 절연막을 사용할 수 있고 단층으로 하여도 좋고 적층으로 하여도 좋다. 배리어막으로서 기능하는 절연막(407)은 플라즈마 CVD법 또는 스퍼터링법, 또는 성막 가스를 사용한 CVD법, 또는 MBE법을 이용할 수 있다.
다음에 절연막(407) 위에 층간 절연막(485)을 형성한다. 층간 절연막(485)은 산화 실리콘막, 산화질화 실리콘막, 산화 알루미늄막, 산화질화 알루미늄막, 질화 실리콘막, 질화 알루미늄막, 질화산화 실리콘막, 질화산화 알루미늄막, 산화 갈륨막, 산화 갈륨 아연막 등의 무기 절연막을 사용할 수 있고, 단층으로 하여도 좋고 적층으로 하여도 좋다.
그리고 층간 절연막(485)에 매립 배선을 형성한 단계의 단면도가 도 2c에 상당한다. 층간 절연막(485)에 소스 전극층(405a)에 달하는 콘택트 홀을 형성하고, 제 1 배리어 금속막(486)을 형성하고, 그 위에 저저항 도전층(487)을 형성하기 위한 구리 또는 구리 합금막을 형성한다. 그리고 평탄화하기 위하여 연마를 수행하고, 노출된 저저항 도전층(487)을 보호하기 위하여 제 2 배리어 금속막(488)을 형성한다. 매립 배선은 제 1 배리어 금속막(486)과, 제 2 배리어 금속막(488)과, 제 1 배리어 금속막(486)과 제 2 배리어 금속막(488)으로 둘러싸인 저저항 도전층(487)으로 구성된다.
제 1 배리어 금속막(486), 및 제 2 배리어 금속막(488)은 저저항 도전층(487)에 포함되는 구리의 확산을 억제하는 도전 재료를 사용하면 좋고, 예를 들어 질화 탄탈막, 질화 몰리브덴막, 질화 텅스텐막 등을 사용한다.
상술한 공정을 거쳐, 트랜지스터(440a) 위에 추가적으로 다른 반도체 소자나 배선 등을 형성하여 다층 구조를 갖는 반도체 장치를 형성할 수 있다. 또한 트랜지스터(440a) 위에 제공되는 다른 반도체 소자나 배선 등은 매립 배선과 전기적으로 접속될 수 있다.
또한, 본 실시형태에서 제시한 트랜지스터(440a)의 단면 구조는 일례이며, 소스 전극층(405a) 및 드레인 전극층(405b)의 단면 형상이 서로 같은 형상이라면 특별히 한정되지 않는다. 또한 트랜지스터(440a)로서 MOSFET를 예시하였지만, 트랜지스터(440a)로서 IGBT(Insulated Gate Bipolar Transistor), MESFET(Metal Semiconductor Field Effect Transistor) 등을 사용할 수도 있다. 다만 트랜지스터(440a)로서 IGBT를 사용하는 경우 소스 전극층이 에미터 단자에 상당하고 드레인 전극층이 컬렉터 단자에 상당한다. 이하에 다른 트랜지스터의 단면 구조의 일례를 열거한다.
도 3a에 도시한 트랜지스터(440b)는 소스 전극층(405a) 및 드레인 전극층(405b)과 중첩되지 않고 또 도전층(491)과 중첩된 산화물 반도체막(403)의 영역의 막 두께가 소스 전극층(405a) 및 드레인 전극층(405b)과 중첩된 산화물 반도체막(403)의 영역의 막 두께보다 얇은 구조를 갖는다. 채널 형성 영역에 오목부를 갖는 구성 이외는 도 2b와 동일한 것이기 때문에 여기서는 자세한 설명은 생략하기로 한다.
도 3a에 도시한 트랜지스터(440b)의 산화물 반도체막(403)의 형성 방법은, 소스 전극층(405a) 및 드레인 전극층(405b)을 형성한 후에 소스 전극층(405a) 및 드레인 전극층(405b)을 마스크로 하여 에칭을 수행하면 좋다. 도 3a에 도시한 바와 같이, 채널 형성 영역에 오목부를 갖는 경우, 소스 전극층(405a) 및 드레인 전극층(405b)간에 발생할 우려가 있는 전계 집중의 완화를 도모할 수 있다.
또한, 도 3b에 도시한 트랜지스터(440c)는 제 1 산화물 반도체막(403a) 위에 제 1 산화물 반도체막(403a)과 조성이 다른 제 2 산화물 반도체막(403b)을 형성하여 적층 구조로 하고, 오목부를 갖는 제 2 산화물 반도체막(403b)을 갖는다. 적층 구조 이외는 도 3a와 동일한 것이기 때문에 여기서는 자세한 설명은 생략하기로 한다.
제 1 산화물 반도체막(403a)으로서는 원자수비가 In: Ga: Zn=3: 1: 2인 타깃을 사용하여 형성되는 In-Ga-Zn계 산화물막을 사용한다. 또한 제 1 산화물 반도체막(403a)은 원자수비에 있어서 Ga 및 Zn보다 In이 많은 반도체막이라면 좋다. 또한 제 2 산화물 반도체막(403b)으로서는 원자수비가 In: Ga: Zn=1: 1: 1인 타깃을 사용하여 형성되는 In-Ga-Zn계 산화물막을 사용한다.
조성이 다른 산화물 반도체막의 적층을 사용하는 경우, 적층의 하층, 본 실시형태에서는 제 1 산화물 반도체막(403a)이 오목부의 저면에 노출되지 않도록 적층의 상층을 남기도록 형성한다.
도 3b에 도시한 트랜지스터(440c)는 채널 형성 영역에 원자수비가 In: Ga: Zn=3: 1: 2인 타깃을 사용하여 형성되는 In-Ga-Zn계 산화물막을 사용하기 때문에, 전계 효과 이동도의 향상을 도모할 수 있다.
또한, 도 3c에 도시한 트랜지스터(440d)는 산화물 절연막(493)과 산화물 반도체막의 적층 사이에 산화 갈륨을 포함하는 절연막(437)을 제공하고, 도전층(492)이 채널 형성 영역과 중첩되지 않은 위치에 배치되어 있는 예이다. 또한 산화물 반도체막의 적층으로의 산소의 공급은 화학양론적 조성을 초과하는 산소가 존재하는 산소 과잉 영역을 갖는 산화 갈륨을 포함하는 절연막(437)이 수행하는 구성이기 때문에 산화물 절연막(493)에 산소 도핑을 수행하지 않은 예이다. 이들 상이점 이외는 도 3b와 동일한 것이기 때문에 여기서는 자세한 설명은 생략하기로 한다.
트랜지스터(440d)를 제작한 직후의 단계에서 트랜지스터의 문턱 전압을 증가시켜 노멀리 오프의 트랜지스터가 실현되어 있는 경우에는 도 3c에 도시한 바와 같이 도전층(492)은 채널 형성 영역과 중첩되지 않아도 좋다. 또한 회로의 구성에 따라 노멀리 오프의 트랜지스터일 필요가 없는 경우에는, 그 트랜지스터만 노멀리 온의 트랜지스터로서 사용하는 것도 가능하다.
또한, 산화 갈륨을 포함하는 절연막(437)은 산화물 반도체막의 적층과 같은 포토 마스크를 사용하여 에칭을 수행할 수 있고, 상면으로부터 본 패턴 형상이 산화물 반도체막의 적층과 같은 형상이다. 따라서 도 3b와 같은 마스크 수로 도 3c의 구조를 얻을 수 있다.
또한, 트랜지스터(440d)에 있어서, 게이트 절연막(402)으로서 산화 갈륨을 포함하는 절연막을 사용하는 경우, 산화물 반도체막의 적층은 상하에 접하여 산화 갈륨을 포함하는 절연막으로 끼우는 구조로 할 수 있다. 산화 갈륨을 포함하는 절연막은 산화물 반도체막의 적층으로부터 산소가 이탈되는 것을 방지하고 산화물 반도체막의 적층으로 산소를 공급하는 유효한 산소 공급층으로서 기능시킨다. 또한 상하에 배치되는 절연막 내에는 산화물 반도체막과 동일한 구성 재료를 포함하기 때문에 산화물 반도체막의 계면 상태를 양호한 것으로 할 수 있어 안정된 전기 특성을 부여할 수 있다.
또한, 도 2b, 도 3a, 도 3b, 및 도 3c에 도시한 트랜지스터는 각각 일부가 다른 구성이지만 특별히 한정되지 않으며 다양한 조합이 가능하다. 예를 들어 도 2b에 도시한 평탄한 산화물 반도체막(403)과 도 3c에 도시한 산화 갈륨을 포함하는 절연막(437)을 조합하여, 산화 갈륨을 포함하는 절연막(437) 위에 평탄한 산화물 반도체막(403)을 갖는 트랜지스터 구조로 하여도 좋다.
(실시형태 2)
본 실시형태에서는 게이트 전극층과 게이트 절연막과, 게이트 절연막을 개재하여 게이트 전극층과 중첩된 소스 전극층 사이에 형성되는 기생 용량과, 게이트 전극층과 게이트 절연막과, 게이트 절연막을 개재하여 게이트 전극층과 중첩된 드레인 전극층 사이에 형성되는 기생 용량을 저감시키는 트랜지스터의 제작 방법의 일례를 이하에서 제시한다. 또한 실시형태 1과 공정의 도중까지는 동일하기 때문에 그 부분의 자세한 설명은 생략하기로 한다.
우선 실시형태 1에서 제시한 도 1c와 같은 단계까지의 공정을 수행한다. 우선, 기판(400) 위에 도전층(491)을 형성하고, 산소 과잉 영역(481)을 포함한 산화물 절연막(436)을 형성한다. 이 단계에서의 단면도가 도 4a이다. 또한 도 1c와 도 4a는 동일한 도면이다.
다음에 산화물 절연막(436) 위에 제 1 산화물 반도체막(403a)과, 제 1 산화물 반도체막(403a) 위에 제 2 산화물 반도체막(403b)을 형성한다. 제 1 산화물 반도체막(403a)을 형성한 후 대기에 노출되지 않고 연속적으로 제 2 산화물 반도체막(403b)을 형성한다.
제 1 산화물 반도체막(403a)으로서는 원자수비가 In: Ga: Zn=3: 1: 2인 타깃을 사용하여 형성되는 In-Ga-Zn계 산화물막을 사용한다. 또한 제 1 산화물 반도체막(403a)은 원자수비에 있어서 Ga 및 Zn보다 In이 많은 반도체막이라면 좋다. 또한 제 2 산화물 반도체막(403b)으로서는 원자수비가 In: Ga: Zn=1: 1: 1인 타깃을 사용하여 형성되는 In-Ga-Zn계 산화물막을 사용한다.
다음에 포토리소그래피 공정에 의하여 섬 형상의 산화물 반도체막이 되도록 가공한다. 그 후에 스퍼터링법, 증착법 등을 이용하여 도전막을 형성한다.
다음에 도전막 위에 레지스트 마스크(408a), 레지스트 마스크(408b)를 형성하고 도전막의 막 두께의 반 정도를 제거하여 부분적으로 박막으로 하는 에칭을 수행한다. 그리고 일부 박막화된 도전막(406)이 형성된다. 이 단계에서의 단면도가 도 4b이다.
다음에 레지스트 마스크(408a), 레지스트 마스크(408b)를 제거한 후 일부 박막화된 도전막(406) 위에 보호층(409)을 형성한다(도 4c 참조). 이 보호층(409)은 나중의 게이트 절연막(402)의 에칭을 수행할 때 도전막의 일부를 보호하기 위하여 제공되어 있는 막이며 산화 실리콘막, 산화질화 실리콘막, 산화 알루미늄막, 산화질화 알루미늄막, 질화 실리콘막, 질화 알루미늄막, 질화산화 실리콘막, 질화산화 알루미늄막 등을 사용한다. 또한 보호층(409)은 게이트 절연막(402)의 재료와는 다른 재료를 사용하며 에칭 선택비가 큰 재료가 바람직하다. 본 실시형태에서는 스퍼터링법으로 얻어지는 산화 실리콘막을 사용한다.
다음에 보호층(409) 위에 레지스트 마스크를 형성하고 도 4d에 도시한 단면 형상, 즉 돌출부들을 갖는 소스 전극층(405a), 및 돌출부들을 갖는 드레인 전극층(405b)을 각각 형성한다. 이 소스 전극층(405a) 및 드레인 전극층(405b)을 형성할 때 보호층(409)도 에칭이 수행되고 소스 전극층(405a) 위에 접하고 중첩된 제 1 보호층(410a)과, 드레인 전극층(405b) 위에 접하고 중첩된 제 2 보호층(410b)이 형성된다. 그리고 레지스트 마스크를 제거한 단계에서의 단면도가 도 4d이다.
다음에 제 1 산화물 반도체막(403a), 제 2 산화물 반도체막(403b), 제 1 보호층(410a), 및 제 2 보호층(410b)을 덮는 게이트 절연막(402)을 형성한다. 본 실시형태에서는 게이트 절연막(402)의 재료로서 산화 갈륨을 포함하는 막, 대표적으로는 산화 갈륨막을 사용한다. 산화 갈륨을 포함하는 막은 막 두께가 20nm 이하로 얇은 경우도, 나중의 공정에서 형성하는 질소를 포함한 금속 산화물막을 스퍼터링법 등으로 형성하여도 질소 등의 불순물이 성막시 또는 그 후에 하방의 제 1 산화물 반도체막(403a), 제 2 산화물 반도체막(403b)에 침입하는 것을 방지하는 효과도 있다.
다음에 게이트 절연막(402) 위에 스퍼터링법, 증착법 등을 이용하여 도전막을 형성하고 상기 도전막의 에칭을 수행하여 게이트 전극층(401a), 게이트 전극층(401b)을 형성한다. 다음에 게이트 전극층(401a), 게이트 전극층(401b)을 마스크로 하여 게이트 절연막(402)의 일부를 제거한다. 또한 게이트 절연막(402)의 일부를 제거할 때 제 1 보호층(410a), 및 제 2 보호층(410b)이 에칭 스토퍼로서 기능하고, 에칭 처리가 수행될 때 소스 전극층(405a) 및 드레인 전극층(405b)을 보호하는 역할을 갖는다.
본 실시형태에서는, 게이트 절연막(402) 위에 접하는 게이트 전극층(401a)으로서 질소를 포함한 금속 산화물막(질소를 포함한 In-Ga-Zn계 산화물막)을 사용하고 그 위에 게이트 전극층(401b)으로서 텅스텐막을 사용한다.
상술한 공정에 의하여, 본 실시형태의 트랜지스터(441a)를 제작할 수 있다. 마지막에, 게이트 전극층(401a), 게이트 전극층(401b)을 덮도록 제 1 보호층(410a), 및 제 2 보호층(410b)에 접하는 절연막(407)을 형성한다(도 4e 참조). 이 절연막(407)은 제 1 산화물 반도체막(403a), 제 2 산화물 반도체막(403b) 또는 게이트 절연막(402)으로부터의 산소의 방출을 방지하는 기능이 높은 배리어막으로서 기능한다. 트랜지스터(441a)는 탑 게이트 구조인 트랜지스터의 일례이며 도 4e는 트랜지스터(441a)의 채널 길이 방향의 단면도이다.
도 4e에 도시한 트랜지스터(441a)에 있어서, 게이트 전극층(401a), 게이트 전극층(401b)은 소스 전극층(405a) 및 드레인 전극층(405b)의 일부와 중첩된 구성이지만 소스 전극층(405a) 위에 접하여 제 1 보호층(410a)이 제공되고 드레인 전극층(405b) 위에 접하여 제 2 보호층(410b)이 제공되어 있기 때문에 이 부분에서의 기생 용량은 실시형태 1에서 제시한 트랜지스터(440a)보다 저감된 구성이 되어 있다.
또한, 본 실시형태에서 제시한 트랜지스터(441a)의 단면 구조는 일례이며 소스 전극층(405a) 및 드레인 전극층(405b)의 단면 형상이 서로 같은 형상이라면 특별히 한정되지 않는다. 이하에 다른 트랜지스터의 단면 구조의 일례를 열거한다.
도 5a에 도시한 트랜지스터(441b)는 산화물 절연막(436)과 제 1 산화물 반도체막(403a) 사이에 산화 갈륨을 포함하는 절연막(438)을 제공한 예이다.
도 5a에 도시한 트랜지스터(441b)는 소스 전극층(405a) 및 드레인 전극층(405b)의 하면에도 접하여 산화 갈륨을 포함하는 절연막(438)을 갖는다. 산화 갈륨을 포함하는 절연막(438)은 게이트 절연막(402)의 에칭을 수행할 때 산화물 절연막(436)을 보호하는 에칭 스토퍼로서의 기능도 갖는다. 그리고 트랜지스터의 주변 영역에서는 절연막(407)과 산화 갈륨을 포함하는 절연막(438)이 접한다.
산화물 절연막(436)과 제 1 산화물 반도체막(403a) 사이에 산화 갈륨을 포함하는 절연막(438)을 갖는 구성 이외는 도 4e와 동일한 것이기 때문에 여기서 자세한 설명은 생략하기로 한다.
또한, 도 5b에서 도시한 트랜지스터(441c)는 산화물 절연막(436)과 제 1 산화물 반도체막(403a) 사이에 산화 갈륨을 포함하는 절연막(438)을 제공하고 절연막(438)의 일부와 게이트 절연막(402)이 접하는 구성으로 한 예이다. 게이트 절연막(402)의 상면 형상이 다른 점 이외는 도 5a와 동일한 것이기 때문에 여기서 자세한 설명은 생략하기로 한다.
트랜지스터(441c)는 게이트 절연막(402)이 산화 갈륨을 포함하는 절연막이기 때문에 제 1 산화물 반도체막(403a), 제 2 산화물 반도체막(403b), 소스 전극층(405a), 및 드레인 전극층(405b)이 산화 갈륨을 포함하는 절연막으로 둘러싸인 구성이 되어 있다. 따라서, 산화물 반도체막의 적층으로부터의 산소의 이탈을 사방에서 방지하는 구성이 되어 있다.
또한, 도 5c에 도시한 트랜지스터(441d)는 절연막(434)과 제 1 산화물 반도체막(403a) 사이에 산화 갈륨을 포함하는 절연막(437)을 제공하고, 제 1 산화물 반도체막(403a) 위에 제 1 산화물 반도체막(403a)과 조성이 다른 제 2 산화물 반도체막(403b)을 형성하여 적층 구조로 하고, 오목부를 갖는 제 2 산화물 반도체막(403b)을 갖는다. 또한 산화물 반도체막의 적층으로의 산소의 공급은 화학양론적 조성을 초과하는 산소가 존재하는 산소 과잉 영역을 갖는 산화 갈륨을 포함하는 절연막(437)이 수행하는 구성이기 때문에 산화물 절연막(435)에 산소 도핑 처리를 수행하지 않은 예이다. 또한 도전층(491)을 덮는 절연막(434)이 형성되어 있고 산화물 절연막(435)이 연마 처리되고 절연막(434)의 일부를 노출시켜 그 노출 부분 위와 중첩된 산화 갈륨을 포함하는 절연막(437)이 제공되어 있다.
절연막(434)은 배리어막이며 산화 알루미늄막, 산화질화 알루미늄막, 질화 실리콘막, 질화 알루미늄막, 질화산화 실리콘막, 질화산화 알루미늄막, 산화 갈륨막, 산화 갈륨 아연막 등의 무기 절연막을 사용한다.
절연막(434)은 플라즈마 CVD법으로 얻어지는 산화 실리콘막, 산화질화 실리콘막이다.
도 5c에 도시한 트랜지스터(441d)는 산화 갈륨을 포함하는 절연막(437)을 갖는 구성과, 오목부를 갖는 제 2 산화물 반도체막(403b)을 갖는 구성과, 절연막(434)을 갖는 점과 산소 도핑 처리를 수행하지 않은 점 이외는 도 5a와 동일한 것이기 때문에 여기서는 자세한 설명은 생략하기로 한다.
또한, 도 6a에 도시한 트랜지스터(441e)는 제 2 산화물 반도체막(403b)의 상면이 평탄한 구성 이외는 도 5c와 동일한 것이기 때문에 여기서는 자세한 설명은 생략하기로 한다.
또한, 도 6b에 트랜지스터(441e)의 상면도의 일례를 도시하였다. 도 6b 내의 쇄선 AB로 절단한 단면이 도 6a에 상당한다. 도 6b에 도시한 바와 같이, 제 2 산화물 반도체막(403b)의 주변은, 소스 전극층(405a) 또는 드레인 전극층(405b)으로 덮이고, 덮이지 않은 영역의 제 2 산화물 반도체막(403b)을 덮는 게이트 전극층(401b)이 제공되어 있기 때문에 게이트 전극층(401b)의 에칭을 수행할 때 제 2 산화물 반도체막(403b)이 노출되어 있는 부분은 없다. 또한 도 6a에 도시한 바와 같이, 소스 전극층(405a)의 상면은 제 1 보호층(410a)으로 덮이고, 또 드레인 전극층(405b)의 상면은 제 2 보호층(410b)으로 덮여 있기 때문에 게이트 전극층(401b)의 에칭을 수행할 때 소스 전극층(405a) 및 드레인 전극층(405b)은 제거되지는 않는다.
또한, 도 4e, 도 5a, 도 5b, 도 5c, 및 도 6a에 도시한 트랜지스터는 각각 일부가 다른 구성이지만 특별히 한정되지 않으며 다양한 조합이 가능하다.
또한, 본 실시형태는 실시형태 1과 자유롭게 조합할 수 있다.
또한, 물론, 본 실시형태에 있어서, 실시형태 1과 동일한 부분에는 같은 부호를 사용하고 같은 재료를 사용할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 1 또는 실시형태 2에서 제시한 트랜지스터를 사용한 반도체 장치의 예에 대하여 도 7a 및 도 7b를 사용하여 설명한다.
도 7a 및 도 7b에 도시한 반도체 장치는 하부에 제 1 반도체 재료를 사용한 트랜지스터(740), 트랜지스터(750)를 갖고 상부에 제 2 반도체 재료를 사용한 트랜지스터(610)를 갖는다. 트랜지스터(610)는 실시형태 2에서 제시한 트랜지스터(441e)와 같은 구조를 갖는 예이다. 또한 도 6a 및 도 6b와 같은 부분은 같은 부호를 사용하여 설명한다. 또한 도 7b는 도 7a에 상당하는 반도체 장치의 회로도이다.
여기서, 제 1 반도체 재료와 제 2 반도체 재료는 서로 상이한 밴드 갭을 갖는 재료로 하는 것이 바람직하다. 예를 들어 제 1 반도체 재료를 산화물 반도체 이외의 반도체 재료(실리콘 등)로 하고 제 2 반도체 재료를 산화물 반도체로 할 수 있다. 실리콘 등의 재료를 사용한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터에서는 그 특성 때문에 장시간 전하 유지가 가능하다.
반도체 장치에 사용하는 기판은 실리콘이나 탄소화 실리콘 등으로 이루어진 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘 게르마늄 등으로 이루어진 화합물 반도체 기판이나 SOI(Silicon on Insulator) 기판 등을 사용할 수 있고 트랜지스터의 채널 형성 영역은 반도체 기판 내 또는 반도체 기판 위에 형성할 수 있다. 도 7a에 도시한 반도체 장치는 반도체 기판 내에 채널 형성 영역을 형성하여 하부의 트랜지스터를 제작하는 예이다.
도 7a에 도시한 반도체 장치에 있어서 기판(700)에 단결정 실리콘 기판을 사용하고 상기 단결정 실리콘 기판에 트랜지스터(740), 트랜지스터(750)를 형성하며 제 1 반도체 재료로서 단결정 실리콘을 사용한다. 트랜지스터(740)는 n채널형 트랜지스터, 트랜지스터(750)는 p채널형 트랜지스터이며 트랜지스터(740) 및 트랜지스터(750)는 전기적으로 접속된 CMOS(상보형 금속 산화물 반도체: Complementary Metal Oxide Semiconductor) 회로(760)를 형성한다.
또한, 본 실시형태에서는 기판(700)으로서 p형의 도전형을 갖는 단결정 실리콘 기판을 사용하기 때문에 p채널형 트랜지스터인 트랜지스터(750)의 형성 영역에 n채널형을 부여하는 불순물 원소를 첨가하여 n웰을 형성한다. 트랜지스터(750)의 채널 형성 영역(753)은 n웰에 형성된다. n형을 부여하는 불순물 원소로서는 인(P)이나 비소(As) 등을 사용할 수 있다.
여기서는, n채널형 트랜지스터인 트랜지스터(740)의 형성 영역에 p형의 도전형을 부여하는 불순물 원소의 첨가를 수행하고 있지 않지만, p형을 부여하는 불순물 원소를 첨가함으로써 p웰을 형성하여도 좋다. p형을 부여하는 불순물 원소로서는, 붕소(B)나 알루미늄(Al)이나 갈륨(Ga) 등을 사용할 수 있다.
한편, n형의 도전형을 갖는 단결정 실리콘 기판을 사용하는 경우에는 p형을 부여하는 불순물 원소를 첨가하여 p웰을 형성하여도 좋다.
트랜지스터(740)는 채널 형성 영역(743), LDD(Lightly Doped Drain) 영역이나 익스텐션 영역으로서 기능하는 n형 불순물 영역(744), 소스 영역 또는 드레인 영역으로서 기능하는 n형 불순물 영역(745), 게이트 절연막(742), 게이트 전극층(741)을 갖는다. 또한 n형 불순물 영역(745)의 불순물 농도는 n형 불순물 영역(744)보다 높다. 게이트 전극층(741)의 측면에는 측벽 절연층(746)이 제공되어 있고, 게이트 전극층(741) 및 측벽 절연층(746)을 마스크로서 사용하여 불순물 농도가 서로 다른 n형 불순물 영역(744), n형 불순물 영역(745)을 자기정합적으로 형성할 수 있다.
트랜지스터(750)는, 채널 형성 영역(753), LDD 영역이나 익스텐션 영역으로서 기능하는 p형 불순물 영역(754), 소스 영역 또는 드레인 영역으로서 기능하는 p형 불순물 영역(755), 게이트 절연막(752), 게이트 전극층(751)을 갖는다. 또한 p형 불순물 영역(755)의 불순물 농도는 p형 불순물 영역(754)보다 높다. 게이트 전극층(751)의 측면에는 측벽 절연층(756)이 제공되어 있고, 게이트 전극층(751) 및 측벽 절연층(756)을 마스크로서 사용하여 불순물 농도가 다른 p형 불순물 영역(754), p형 불순물 영역(755)을 자기정합적으로 형성할 수 있다.
기판(700)에 있어서, 트랜지스터(740) 및 트랜지스터(750)는 소자 분리 영역(789)에 의하여 분리되어 있고 트랜지스터(740) 및 트랜지스터(750) 위에 절연막(788) 및 절연막(687)이 적층되어 있다. 절연막(687) 위에는 절연막(788) 및 절연막(687)에 형성된 개구를 개재하여 n형 불순물 영역(745)과 전기적으로 접속되는 배선층(647)과, 절연막(788) 및 절연막(687)에 형성된 개구를 개재하여 p형 불순물 영역(755)과 전기적으로 접속되는 배선층(657)을 갖는다. 또한 절연막(687) 위에는 트랜지스터(740) 및 트랜지스터(750)를 전기적으로 접속하는 배선층(748)이 형성되어 있다. 배선층(748)은 절연막(788) 및 절연막(687)에 형성되어 n형 불순물 영역(745)에 달하는 개구에서 n형 불순물 영역(745)과 전기적으로 접속되고, 절연막(788) 및 절연막(687)에 형성되어 p형 불순물 영역(755)에 달하는 개구에서 p형 불순물 영역(755)과 전기적으로 접속된다.
절연막(687), 배선층(647), 배선층(748), 배선층(657) 위에 절연막(686)이 제공되고, 절연막(686) 위에 배선층(658)이 형성되어 있다. 배선층(658)은 절연막(788), 절연막(687), 절연막(686)에 형성된 개구를 개재하여 게이트 배선과 전기적으로 접속된다. 게이트 배선은, 게이트 절연막(742) 및 채널 형성 영역(753) 위에 형성되어 있고 게이트 배선이 분기하여 게이트 전극층(741) 및 게이트 전극층(751)이 되어 있다.
또한, 본 실시형태의 반도체 장치는 도 7a에 도시한 구성에 한정되지 않으며, 트랜지스터(740), 트랜지스터(750)로서 실리사이드(살리사이드)를 갖는 트랜지스터나, 측벽 절연층을 갖지 않은 트랜지스터를 사용하여도 좋다. 실리사이드(살리사이드)를 갖는 구조라면, 소스 영역 및 드레인 영역을 더욱 저저항화할 수 있어 반도체 장치의 고속화가 가능하다. 또한 저전압으로 동작할 수 있기 때문에 반도체 장치의 소비 전력을 저감시키는 것이 가능하다.
다음에 도 7a 및 도 7b의 반도체 장치에 있어서의 하부의 트랜지스터 위에 제공되는 상부의 소자 구성에 대하여 설명한다.
절연막(686) 및 배선층(658) 위에 절연막(684)이 적층되고, 절연막(684) 위에 도전층(491)과 배선층(692)이 형성되어 있다. 도전층(491)과 배선층(692)을 덮는 절연막(434)이 제공되어 있고, 그 위에 산화물 절연막(435)이 제공되어 있다. 산화물 절연막(435) 위에는 산화 갈륨을 포함하는 절연막(437)과, 산화 갈륨을 포함하는 절연막(437) 위에 제 1 산화물 반도체막(403a)과, 제 1 산화물 반도체막(403a) 위에 제 1 산화물 반도체막(403a)과 조성이 다른 제 2 산화물 반도체막(403b)을 갖는다. 그리고 제 2 산화물 반도체막(403b) 위에, 돌출부들을 갖는 소스 전극층(405a), 및 돌출부들을 갖는 드레인 전극층(405b)을 갖고, 소스 전극층(405a) 위에 접하여 중첩된 제 1 보호층(410a)과, 드레인 전극층(405b) 위에 접하여 중첩된 제 2 보호층(410b)을 갖는다. 제 2 산화물 반도체막(403b) 중 소스 전극층(405a) 및 드레인 전극층(405b)과 중첩되지 않은 영역(채널 형성 영역) 위에 접하여 게이트 절연막(402)을 갖고, 그 위에 게이트 전극층(401a), 게이트 전극층(401b)이 제공되어 있다.
또한, 용량 소자(690)도 절연막(435) 위에 트랜지스터(610)와 동일한 공정으로 형성되어 있고, 용량 소자(690)는 소스 전극층(405a)을 한쪽의 전극으로 하고, 용량 전극층(693a), 용량 전극층(693b)을 다른 한쪽의 전극으로 하고, 이들 사이에 제공된 제 1 보호층(410a)과, 게이트 절연막(402)과 같은 공정으로 형성되는 절연막(682)을 유전체로 하는 용량 소자이다. 또한 용량 전극층(693a), 용량 전극층(693b)은 게이트 전극층(401a), 게이트 전극층(401b)과 같은 공정으로 형성된다.
도전층(491)은 전위를 GND(또는 고정 전위)로 함으로써 트랜지스터(610)의 전기 특성을 제어하는 백 게이트로서 기능시킨다. 또한 도전층(491)은 정전기를 차폐하는 기능도 갖는다. 다만 도전층(491)을 사용하여 트랜지스터(610)의 문턱 전압을 제어함으로써 노멀리 오프의 트랜지스터로 할 필요가 없는 경우에는 도전층(491)을 제공하지 않아도 좋다. 또한 어느 특정한 회로의 일부에 트랜지스터(610)을 사용하는 경우에 도전층(491)을 제공하면 지장이 생길 우려가 있는 경우에는 그 회로에는 제공하지 않아도 좋다.
배선층(692)은 절연막(684)에 형성된 개구를 통하여 배선층(658)과 전기적으로 접속된다. 본 실시형태에 있어서 절연막(684)은 CMP법에 의한 평탄화 처리를 수행하는 예이다.
절연막(434)은 반도체 장치에 있어서 하부와 상부 사이에 제공되어 있고, 상부의 트랜지스터(610)의 전기 특성의 열화나 변동을 초래하는 수소 등의 불순물이 하부로부터 상부에 침입하지 않도록 배리어막으로서 기능한다. 따라서 불순물 등의 차폐 기능이 높은, 치밀한 무기 절연막(예를 들어 산화 알루미늄막, 질화 실리콘막 등)을 사용하는 것이 바람직하다.
트랜지스터(610)는 실시형태 2에서 제시한 제작 방법에 따라 제작하면 트랜지스터(441e)와 마찬가지로 제작할 수 있다. 트랜지스터(610)의 제작 방법을 간단하게 설명한다.
트랜지스터(740) 및 트랜지스터(750) 위에 제공된 절연막(684) 위에 도전층(491) 및 배선층(692)을 형성한다.
다음에 도전층(491) 및 배선층(692)을 덮는 절연막(434)을 형성한다.
다음에 절연막(434) 위에, 도전층(491) 및 배선층(692)의 형상을 반영시킨 볼록부를 표면에 갖는 산화물 절연막을 형성한다. 그리고 산화물 절연막에 CMP처리를 수행하여 도전층(491) 및 배선층(692) 위의 산화물 절연막을 선택적으로 제거함으로써 표면을 평탄화하여 평탄화한 산화물 절연막(435)을 형성한다.
다음에 배선층(692)의 상면에 형성된 절연막(434)의 일부를 선택적으로 제거하여 배선층(692)의 상면을 노출시키는 개구를 형성한다.
다음에 산화 갈륨을 포함하는 절연막(437)과, 제 1 산화물 반도체막(403a)과, 제 2 산화물 반도체막(403b)을 대기에 노출시키지 않고 스퍼터링법에 의하여 연속적으로 막을 형성하고, 한 장의 포토마스크를 사용하여 선택적으로 에칭을 수행한다.
산화 갈륨을 포함하는 절연막(437)으로서는 산화 갈륨막을 사용한다. 또한 제 1 산화물 반도체막(403a)은 산소 분위기(산소 100% 분위기)하에서 In: Ga: Zn=3: 1: 2[원자수비]의 조성을 갖는 산화물 타깃을 사용하여 형성하고, 막 내에 c축이 막이 형성되는 면의 법선 벡터 또는 막의 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또 ab면에 수직인 방향에서 보아 삼각 형상 또는 육각 형상의 원자 배열을 갖고, c축에 수직인 방향에서 보아 금속 원자가 층 형상 또는 금속 원자와 산소 원자가 층 형상으로 배열되어 있는 결정부를 포함시켜 소위 CAAC-OS막으로 한다. 또한 제 2 산화물 반도체막(403b)은 산소 분위기(산소 100% 분위기)하에서 In: Ga: Zn=1: 1: 1[원자수비]의 조성을 갖는 산화물 타깃을 사용하여 형성하여 CAAC-OS막으로 한다. 또한 최종적으로 트랜지스터를 완성시켰을 때 제 1 산화물 반도체막(403a)과 제 2 산화물 반도체막(403b)의 막 두께의 합계는 5nm 이상 10nm 이하로 한다. 또한 본 실시형태에서는 성막 직후에 결정부를 갖는 산화물 반도체막을 형성하는 예를 도시하였지만 성막 후에 가열 처리를 수행함으로써 결정부를 형성하여도 좋다.
그리고 제 2 산화물 반도체막(403b) 위에 스퍼터링법 등을 이용하여 도전막을 형성하고, 그 위에 산화 실리콘막을 형성한다. 다음에 산화 실리콘막 위에 레지스트 마스크를 형성하고, 산화 실리콘막의 막 두께의 반 정도를 제거하여 부분적으로 박막으로 하는 제 1 에칭을 수행한다. 레지스트 마스크를 애싱하여 레지스트 마스크의 면적을 작게 하는 처리를 수행한 후에 그 작게 한 레지스트 마스크를 사용하여 제 2 에칭을 수행하고, 돌출부들을 갖는 소스 전극층(405a), 및 돌출부들을 갖는 드레인 전극층(405b)을 각각 형성한다. 또한 소스 전극층(405a)의 막 두께가 두꺼운 영역 위에는 제 1 보호층(410a)이 잔존하고, 드레인 전극층(405b)의 막 두께가 두꺼운 영역 위에는 제 2 보호층(410b)이 잔존한다. 또한 소스 전극층(405a)은 절연막(434)의 개구를 통하여 배선층(692)과 전기적으로 접속된다.
다음에 제 2 산화물 반도체막(403b), 제 1 보호층(410a), 및 제 2 보호층(410b) 위에 게이트 절연막(402)을 형성한다. 본 실시형태에서는 게이트 절연막(402)의 재료로서 산화 갈륨막을 사용한다.
다음에 게이트 절연막(402) 위에 스퍼터링법이나 증착법 등을 이용하여 도전막을 형성하고, 상기 도전막의 에칭을 수행하여 게이트 전극층(401a), 게이트 전극층(401b), 용량 전극층(693a), 용량 전극층(693b)을 형성한다. 다음에 게이트 전극층(401a), 게이트 전극층(401b)을 마스크로 하여 게이트 절연막(402)의 일부를 제거한다. 또한 같은 공정으로 용량 전극층(693a), 용량 전극층(693b)을 마스크로 하여 게이트 절연막(402)의 일부가 제거되어 절연막(682)이 형성된다. 또한 산화 갈륨막인 게이트 절연막(402)의 일부를 제거할 때 산화 실리콘막인 제 1 보호층(410a) 및 제 2 보호층(410b)이 에칭 스토퍼로서 기능하고, 에칭 처리가 수행될 때 소스 전극층(405a) 및 드레인 전극층(405b)을 보호한다.
상술한 공정에 의하여 트랜지스터(610) 및 용량 소자(690)를 형성한다. 산화 갈륨막으로 이루어진 절연막(437) 위에 접하여 제 1 산화물 반도체막(403a)이 형성되고, 제 2 산화물 반도체막(403b) 위에 접하여 산화 갈륨막으로 이루어진 게이트 절연막(402)이 형성되어 있기 때문에 제 1 산화물 반도체막(403a) 및 제 2 산화물 반도체막(403b)으로 효율적으로 산소를 공급할 수 있다. 또한 산화 갈륨막으로 이루어진 절연막(437) 및 산화 갈륨막으로 이루어진 게이트 절연막(402)에 의하여 불필요한 산소의 방출이 억제되고 제 1 산화물 반도체막(403a)을 산소 과잉인 상태로 유지할 수 있다. 따라서 트랜지스터(610)에 있어서 효율적으로 제 1 산화물 반도체막(403a) 내 및 계면의 산소 결손을 보전하는 것이 가능하게 된다. 또한 산화 갈륨막으로 이루어진 게이트 절연막(402)은 막 두께가 20nm 이하로 얇은 경우도, 나중의 공정에서 형성하는 질소를 포함하는 금속 산화물막을 스퍼터링법 등으로 형성하여도 질소 등의 불순물이 성막시 또는 성막 후에 하방의 제 2 산화물 반도체막(403b)에 침입하는 것을 방지하는 효과도 있다.
다음에 트랜지스터(610) 및 용량 소자(690) 위에 절연막(407) 및 층간 절연막(485)을 형성한다. 이 단계의 단면도가 도 7a에 상당한다. 또한 실시형태 1에서 제시한 바와 같이 층간 절연막(485)에 매립 배선을 형성하고, 매립 배선의 상방에 다른 반도체 소자나 배선 등을 형성하여 다층 구조를 갖는 반도체 장치를 제작하여도 좋다.
또한, 본 실시형태는 실시형태 1 또는 실시형태 2를 자유롭게 조합할 수 있다.
(실시형태 4)
실시형태 1 또는 실시형태 2에서 제시한 트랜지스터를 사용한 반도체 장치의 다른 예로서 논리 회로인 NOR형 회로의 단면도의 일례를 도 8a에 도시하였다. 도 8b는 도 8a에 대응하는 NOR형 회로의 회로도이고 도 8c는 NAND형 회로의 회로도이다.
도 8a 및 도 8b에 도시한 NOR형 회로에 있어서, p채널형 트랜지스터인 트랜지스터(801) 및 트랜지스터(802)는 도 7a 및 도 7b에 도시한 트랜지스터(750)와 같은 구조를 갖는, 채널 형성 영역에 단결정 실리콘 기판을 사용한 트랜지스터로 하고, n채널형 트랜지스터인 트랜지스터(803) 및 트랜지스터(804)는 도 7a 및 도 7b에 도시한 트랜지스터(610), 및 실시형태 1에서 제시한 트랜지스터(441e)와 같은 구조를 갖는 채널 형성 영역에 산화물 반도체막을 사용한 트랜지스터를 사용한다.
또한, 도 8a 및 도 8b에 도시한 NOR형 회로에 있어서 트랜지스터(803), 트랜지스터(804)는 산화물 반도체막을 개재하여, 게이트 전극층과 중첩된 위치에 트랜지스터의 전기 특성을 제어하는 도전층(491)을 제공한다. 상기 도전층의 전위를 제어하여, 예를 들어 GND로 함으로써 트랜지스터(803), 트랜지스터(804)의 문턱 전압을 증가시켜, 노멀리 오프의 트랜지스터로 할 수 있다. 또한 본 실시형태는, NOR형 회로에 있어서 트랜지스터(803) 및 트랜지스터(804)에 제공되고 백 게이트로서 기능할 수 있는 상기 도전층들끼리는 전기적으로 접속되는 예이다. 그러나 이것에 한정되지 않으며 상기 백 게이트로서 기능할 수 있는 도전층은 각각 독립적으로 전기적으로 제어되는 구조라도 좋다.
도 8a에 도시한 반도체 장치는 기판(800)에 단결정 실리콘 기판을 사용하고, 상기 단결정 실리콘 기판에 트랜지스터(802)를 형성하고, 트랜지스터(802) 위에 산화물 반도체막의 적층을 채널 형성 영역에 사용한 트랜지스터(803)를 적층하는 예이다.
트랜지스터(803)의 게이트 전극층(401a), 게이트 전극층(401b)은 배선층(832)과 전기적으로 접속된다. 또한 배선층(832)은 배선층(835)과 전기적으로 접속된다. 또한 트랜지스터(803)의 게이트 전극층(401a), 게이트 전극층(401b)은 매립 배선과 전기적으로 접속되고, 매립 배선은 도전층(842)과 전기적으로 접속된다. 또한 매립 배선은 제 1 배리어 금속막(486)과, 제 2 배리어 금속막(488)과, 제 1 배리어 금속막(486) 및 제 2 배리어 금속막(488)으로 둘러싸인 저저항 도전층(487)으로 구성된다. 또한 매립 배선의 제작 방법은 실시형태 1에서 제시하였기 때문에 여기서는 자세한 설명은 생략하기로 한다.
배선층(832)은 절연막(826) 및 절연막(830)에 형성된 개구에 제공되고, 배선층(835)은 절연막(833)에 형성된 개구에 제공되고, 도전층(842)은 절연막(434)에 형성된 개구에 제공된다.
트랜지스터(802)의 전극층(825)은 배선층(831) 및 배선층(834)을 통하여 트랜지스터(803)의 전극층(845b)과 전기적으로 접속된다. 배선층(831)은 절연막(830)에 형성된 개구에 제공되고, 배선층(834)은 절연막(833)에 형성된 개구에 제공되고, 전극층(845b)은 절연막(434)에 형성된 개구에 제공된다. 또한 전극층(845a) 또는 전극층(845b)은 트랜지스터(803)의 소스 전극층 또는 드레인 전극층이다.
산화 갈륨막으로 이루어진 절연막(437) 위에 접하여 제 1 산화물 반도체막(403a)이 형성되고, 제 2 산화물 반도체막(403b) 위에 접하여 산화 갈륨막으로 이루어진 게이트 절연막(402)이 형성되어 있기 때문에, 제 1 산화물 반도체막(403a) 및 제 2 산화물 반도체막(403b)에 효율적으로 산소를 공급할 수 있다. 또한 산화 갈륨막으로 이루어진 절연막(437) 및 산화 갈륨막으로 이루어진 게이트 절연막(402)에 의하여 불필요한 산소의 방출이 억제되고 제 1 산화물 반도체막(403a)을 산소 과잉인 상태로 유지할 수 있다. 따라서 트랜지스터(803)에 있어서 효율적으로 제 1 산화물 반도체막(403a) 내 및 계면의 산소 결손을 보전하는 것이 가능하게 된다. 트랜지스터(804)도 트랜지스터(803)와 같은 구성이며 같은 효과를 갖는다.
도 8c에 도시한 NAND형 회로에서는 p채널형 트랜지스터인 트랜지스터(811), 트랜지스터(814)는 도 7a 및 도 7b에 도시한 트랜지스터(750)와 같은 구조를 갖고, n채널형 트랜지스터인 트랜지스터(812), 트랜지스터(813)는 도 7a 및 도 7b에 도시한 트랜지스터(610)와 같은 구조를 갖는 채널 형성 영역에 산화물 반도체막을 사용한 트랜지스터를 사용한다.
또한, 도 8c에 도시한 NAND형 회로에 있어서, 트랜지스터(812), 트랜지스터(813)는 산화물 반도체막을 개재하여, 게이트 전극층과 중첩된 위치에 트랜지스터의 전기 특성을 제어하는 도전층을 제공한다. 상기 도전층의 전위를 제어하여, 예를 들어 GND로 함으로써 트랜지스터(812), 트랜지스터(813)의 문턱 전압을 증가시켜, 노멀리 오프의 트랜지스터로 할 수 있다. 또한 본 실시형태는, NAND형 회로에 있어서 트랜지스터(812) 및 트랜지스터(813)에 제공되고 백 게이트로서 기능하는 상기 도전층끼리는 전기적으로 접속되는 예이다. 그러나 이것에 한정되지 않으며 상기 백 게이트로서 기능할 수 있는 도전층은 각각 독립적으로 전기적으로 제어되는 구조라도 좋다.
본 실시형태에서 제시하는 반도체 장치에서는, 채널 형성 영역에 산화물 반도체를 사용한 오프 전류가 매우 작은 트랜지스터를 적용함으로써 소비 전력을 충분히 저감시킬 수 있다.
또한, 상이한 반도체 재료를 사용한 반도체 소자를 적층시킴으로써 미세화 및 고집적화를 실현하고 또 안정적이고 높은 전기 특성을 부여한 반도체 장치, 및 상기 반도체 장치의 제작 방법을 제공할 수 있다.
또한, 본 실시형태에서는 실시형태 1 또는 실시형태 2에서 제시한 트랜지스터를 사용한 NOR형 회로와 NAND형 회로의 예를 제시하였지만, 특별히 한정되지 않으며 실시형태 1 또는 실시형태 2에서 제시한 트랜지스터를 사용하여 AND형 회로나 OR 회로 등을 형성할 수 있다. 예를 들어 실시형태 1 또는 실시형태 2에서 제시한 트랜지스터를 사용하여 전력이 공급되지 않은 상황에서도 기억 내용의 유지가 가능하고 또 기록하는 횟수도 제한이 없는 반도체 장치(기억 장치)를 제작할 수도 있다.
도 9는 반도체 장치의 회로도를 도시한 것이다.
도 9에 있어서, 제 1 배선(1st Line)과 트랜지스터(160)의 소스 전극층은 전기적으로 접속되고, 제 2 배선(2nd Line)과 트랜지스터(160)의 드레인 전극층은 전기적으로 접속된다. 트랜지스터(160)는 본 실시형태에서 제시한 트랜지스터(740), 트랜지스터(750), 트랜지스터(802)를 사용할 수 있다.
또한, 제 3 배선(3rd Line)과 트랜지스터(162)의 소스 전극층 또는 드레인 전극층의 한쪽은 전기적으로 접속되고, 제 4 배선(4th Line)과, 트랜지스터(162)의 게이트 전극층은 전기적으로 접속된다. 그리고 트랜지스터(160)의 게이트 전극층과, 트랜지스터(162)의 소스 전극층 또는 드레인 전극층의 한쪽은 용량 소자(164)의 전극의 한쪽과 전기적으로 접속되고, 제 5 배선(5th Line)과 용량 소자(164)의 전극의 다른 쪽은 전기적으로 접속된다.
트랜지스터(162)는 실시형태 1 또는 실시형태 2에서 제시한 트랜지스터(440a), 트랜지스터(440b), 트랜지스터(440c), 트랜지스터(440d), 트랜지스터(441a), 트랜지스터(441b), 트랜지스터(441c), 트랜지스터(441d), 트랜지스터(441e) 중 어느 하나의 구조를 사용할 수 있다.
도 9에 도시한 회로 구성을 갖는 반도체 장치에서는, 트랜지스터(160)의 게이트 전극층의 전위가 유지 가능하다는 특징을 살림으로써, 다음과 같이 정보의 기록, 유지, 판독이 가능하다.
정보 기록 및 유지에 대하여 설명한다. 우선, 제 4 배선의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 하여 트랜지스터(162)를 온 상태로 한다. 이로써, 제 3 배선의 전위가 트랜지스터(160)의 게이트 전극층, 및 용량 소자(164)에 공급된다. 즉, 트랜지스터(160)의 게이트 전극층에는 소정의 전하가 공급된다(기록). 여기서는, 다른 2개의 전위 레벨을 공급하는 전하(이하 Low 레벨 전하, High 레벨 전하라고 부르기로 함) 중 어느 하나가 공급되는 것으로 한다. 그 후 제 4 배선의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 하여 트랜지스터(162)를 오프 상태로 함으로써 트랜지스터(160)의 게이트 전극층에 공급된 전하가 유지된다(유지).
트랜지스터(162)의 오프 전류는 매우 작기 때문에 트랜지스터(160)의 게이트 전극층의 전하는 장시간에 걸쳐 유지된다.
다음에 정보의 판독에 대하여 설명한다. 제 1 배선에 소정의 전위(정(定)전위)를 공급한 상태에서 제 5 배선에 적절한 전위(판독 전위)를 공급하면, 트랜지스터(160)의 게이트 전극층에 유지된 전하량에 따라 제 2 배선은 다른 전위가 된다. 이것은, 일반적으로 트랜지스터(160)를 n채널형으로 하면 트랜지스터(160)의 게이트 전극층에 High 레벨 전하가 공급되는 경우의 외견상의 문턱값 Vth _H는 트랜지스터(160)의 게이트 전극층에 Low 레벨 전하가 공급되는 경우의 외견상 문턱값 Vth _L보다 낮아지기 때문이다. 여기서, 외견상의 문턱 전압이란, 트랜지스터(160)를 "온 상태"로 하기 위하여 필요한 제 5 배선의 전위를 가리킨다. 따라서, 제 5 배선의 전위를 Vth _H와 Vth _L간의 전위 V0로 함으로써 트랜지스터(160)의 게이트 전극층에 공급된 전하를 판별할 수 있다. 예를 들면, 기록에 있어서 High 레벨 전하가 공급된 경우에는, 제 5 배선의 전위가 V0(＞Vth _H)가 되면 트랜지스터(160)는 "온 상태"가 된다. Low 레벨 전하가 공급된 경우에는, 제 5 배선의 전위가 V0(＜Vth _L)가 되어도 트랜지스터(160)는 "오프 상태"인 채이다. 따라서, 제 2 배선의 전위를 보아, 유지된 정보를 판독할 수 있다.
또한, 메모리셀을 어레이 형상으로 배치하여 사용하는 경우에는 원하는 메모리셀의 정보만을 판독할 수 있게 될 필요가 있다. 이와 같이 정보를 판독하지 않는 경우에는 게이트 전극층의 상태에 상관없이 트랜지스터(160)가 "오프 상태"가 되는 전위, 즉 Vth _H보다 낮은 전위를 제 5 배선에 공급하면 좋다. 또는, 게이트 전극층의 상태에 상관없이 트랜지스터(160)가 "온 상태"가 되는 전위, 즉 Vth _L보다 높은 전위를 제 5 배선에 공급하면 좋다.
도 10은 다른 기억 장치의 구조의 일 형태의 예를 도시한 것이다.
도 10은 기억 장치의 사시도이다. 도 10에 도시한 기억 장치는 상부에 기억 회로로서 복수의 메모리셀을 포함하는, 복수의 메모리셀어레이(메모리셀어레이(3400(1)) 내지 메모리셀어레이(3400(n)), n은 2이상의 정수(整數))를 복수층 갖고, 하부에 메모리셀어레이(3400(1)) 내지 메모리셀어레이(3400(n))를 동작시키기 위하여 필요한 논리 회로(3004)를 갖는다.
도 10에는 논리 회로(3004), 메모리셀어레이(3400(1)) 및 메모리셀어레이(3400(2))를 도시하였고, 메모리셀어레이(3400(1)) 또는 메모리셀어레이(3400(2))에 포함되는 복수의 메모리셀 중, 메모리셀(3170a)과, 메모리셀(3170b)을 대표로 나타낸다. 메모리셀(3170a) 및 메모리셀(3170b)로서는, 예를 들어 본 실시형태에 있어서 설명한 도 9의 회로 구성과 같은 구성으로 할 수도 있다.
또한, 메모리셀(3170a) 및 메모리셀(3170b)에 포함되는 트랜지스터는, 산화물 반도체막에 채널 형성 영역을 갖는 트랜지스터를 사용한다. 산화물 반도체막에 채널 형성 영역을 갖는 트랜지스터의 구성에 대해서는 실시형태 1에 있어서 설명한 구성과 마찬가지이기 때문에 설명은 생략한다.
또한, 논리 회로(3004)는 산화물 반도체 이외의 반도체 재료를 채널 형성 영역으로서 사용한 트랜지스터를 갖는다. 예를 들어 반도체 재료(예를 들어 실리콘 등)를 포함한 기판에 소자 분리 절연층을 제공하고, 소자 분리 절연층으로 둘러싸인 영역에 채널 형성 영역이 되는 영역을 형성함으로써 얻어지는 트랜지스터로 할 수 있다. 또한, 트랜지스터는 절연 표면 위에 형성된 다결정 실리콘막 등의 반도체막에 또는 SOI 기판의 실리콘막에 채널 형성 영역이 형성되는 트랜지스터라도 좋다.
메모리셀어레이(3400(1)) 내지 메모리셀어레이(3400(n)) 및 논리 회로(3004)는 각각 층간 절연층을 사이에 두고 적층되고, 층간 절연층을 관통하는 전극이나 배선에 의하여 적절히 전기적 접속 등을 수행할 수 있다.
본 실시형태에서 제시한 반도체 장치에서는 채널 형성 영역에 산화물 반도체를 사용한 오프 전류가 매우 작은 트랜지스터를 적용함으로써 매우 장기간에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레시 동작이 불필요하게 되거나 또는 리프레시 동작의 빈도를 매우 낮게 할 수 있어 소비 전력을 충분히 저감시킬 수 있다. 또한, 전력이 공급되지 않는 경우(다만, 전위는 고정되어 있는 것이 바람직함)라도 장기간에 걸쳐 기억 내용을 유지할 수 있다.
또한, 본 실시형태에서 제시하는 반도체 장치에서는, 정보의 기록에 높은 전압은 필요없고 소자의 열화의 문제도 없다. 예를 들면, 종래의 불휘발성 메모리와 같이 플로팅 게이트로의 전자의 주입이나 플로팅 게이트로부터 전자의 빼기를 수행할 필요가 없기 때문에 게이트 절연막의 열화와 같은 문제는 전혀 생기지 않는다. 즉, 제시하는 발명에 따른 반도체 장치에서는 종래의 불휘발성 메모리에서 문제가 되어 있는 재기록 가능 횟수에 제한이 없고 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태와 오프 상태에 따라 정보가 기록되기 때문에 고속 동작도 용이하게 실현될 수 있다.
상술한 바와 같이, 미세화 및 고집적화를 실현하고 또 높은 전기 특성이 부여된 반도체 장치, 및 상기 반도체 장치의 제작 방법을 제공할 수 있다.
또한, 본 실시형태는 실시형태 1, 실시형태 2, 또는 실시형태 3을 자유롭게 조합할 수 있다.
(실시형태 5)
본 실시형태에서는 반도체 장치의 일례로서 실시형태 1 또는 실시형태 2에서 제시한 트랜지스터(440a), 트랜지스터(440b), 트랜지스터(440c), 트랜지스터(440d), 트랜지스터(441a), 트랜지스터(441b), 트랜지스터(441c), 트랜지스터(441d), 트랜지스터(441e) 중 어느 하나를 적어도 일부에 사용한 CPU(Central Processing Unit)에 대하여 설명한다.
도 11a는 CPU의 구체적인 구성을 도시한 블록도이다. 도 11a에 도시한 CPU는 기판(1190) 위에 ALU(1191)(ALU: Arithmetic logic unit, 연산 회로), ALU 컨트롤러(1192), 명령디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(1198)(Bus I/F), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(1189)(ROM I/F)를 갖는다. 기판(1190)은 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는 다른 칩에 제공하여도 좋다. 물론, 도 11a에 도시한 CPU는 그 구성을 간략화하여 제시한 일례에 불과하고 실제의 CPU는 그 용도에 따라 다종다양한 구성을 갖는다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은 명령디코더(1193)에 입력되어 디코드된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는 디코드된 명령에 따라 각종 제어를 수행한다. 구체적으로는 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는 CPU의 프로그램을 실행하는 동안에 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)의 판독이나 기록을 수행한다.
또한, 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 명령디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작 타이밍을 제어하는 신호를 생성한다. 예를 들어 타이밍 컨트롤러(1195)는 기준 클록 신호(CLK1)를 바탕으로 내부 클록 신호(CLK2)를 생성하는 내부 클록 생성부를 구비하고 있어 내부 클록 신호(CLK2)를 상기 각종 회로에 공급한다.
도 11a에 도시한 CPU에서는 레지스터(1196)에 메모리셀이 제공되어 있다. 레지스터(1196)의 메모리셀에는 상기 실시형태 4에서 제시한 메모리셀을 사용할 수 있다.
도 11a에 도시한 CPU에 있어서, 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 지시에 따라 레지스터(1196)에서의 유지 동작의 선택을 수행한다. 즉 레지스터(1196)가 갖는 메모리셀에서 플립플롭에 의한 데이터 유지를 수행할지 또는 용량 소자에 의한 데이터 유지를 수행할지를 선택한다. 플립플롭에 의한 데이터 유지가 선택되어 있는 경우, 레지스터(1196) 내의 메모리셀에 전원 전압이 공급된다. 용량 소자에서의 데이터 유지가 선택되어 있는 경우, 용량 소자로의 데이터 재기록이 수행되고, 레지스터(1196) 내의 메모리셀로의 전원 전압의 공급을 정지할 수 있다.
전원 정지에 대해서는, 도 11b 또는 도 11c에 도시한 바와 같이, 메모리셀군과, 전원 전위(VDD) 또는 전원 전위(VSS)가 공급되어 있는 노드간에 스위칭 소자를 제공함으로써 수행할 수 있다. 이하에 도 11b 및 도 11c의 회로에 대하여 설명한다.
도 11b 및 도 11c에서는 메모리셀로의 전원 전위의 공급을 제어하는 스위칭 소자에 실시형태 1 또는 실시형태 2에서 제시하는 트랜지스터(440a), 트랜지스터(440b), 트랜지스터(440c), 트랜지스터(440d), 트랜지스터(441a), 트랜지스터(441b), 트랜지스터(441c), 트랜지스터(441d), 트랜지스터(441e) 중 어느 하나를 포함한 기억 회로의 구성의 일례를 도시하였다.
도 11b에 도시한 기억 장치는 스위칭 소자(1141)와, 복수의 메모리셀(1142)을 갖는 메모리셀군(1143)을 갖는다. 구체적으로는 각 메모리셀(1142)에는 실시형태 3에 기재된 메모리셀을 사용할 수 있다. 메모리셀군(1143)이 갖는 각 메모리셀(1142)에는 스위칭 소자(1141)를 통하여 High 레벨의 전원 전위(VDD)가 공급되어 있다. 또한, 메모리셀군(1143)이 갖는 각 메모리셀(1142)에는 신호(IN)의 전위와, Low 레벨의 전원 전위(VSS)의 전위가 공급되어 있다.
도 11b에서는 스위칭 소자(1141)로서 실시형태 1 또는 실시형태 2에서 제시하는 트랜지스터(440a), 트랜지스터(440b), 트랜지스터(440c), 트랜지스터(440d), 트랜지스터(441a), 트랜지스터(441b), 트랜지스터(441c), 트랜지스터(441d), 트랜지스터(441e) 중 어느 하나를 사용하고 있으며 상기 트랜지스터는 그 게이트 전극층에 공급되는 신호(SigA)에 의하여 스위칭이 제어된다.
또한, 도 11b에서는 스위칭 소자(1141)가 트랜지스터를 하나만 갖는 구성이 도시되어 있으나 특별히 한정되지 않으며 복수의 트랜지스터를 가져도 좋다. 스위칭 소자(1141)가 스위칭 소자로서 기능하는 복수의 트랜지스터를 갖는 경우에는 상기 복수의 트랜지스터는 병렬로 접속되어 있어도 좋고, 직렬로 접속되어 있어도 좋고, 직렬과 병렬이 조합되어 접속되어 있어도 좋다.
또한, 도 11b에서는 스위칭 소자(1141)에 의하여 메모리셀군(1143)이 갖는 각 메모리셀(1142)에 High 레벨의 전원 전위(VDD)의 공급이 제어되어 있지만, 스위칭 소자(1141)에 의하여 Low 레벨의 전원 전위(VSS)의 공급이 제어되어 있어도 좋다.
또한, 도 11c에는 메모리셀군(1143)이 갖는 각 메모리셀(1142)에, 스위칭 소자(1141)를 통하여 Low 레벨의 전원 전위(VSS)가 공급되는 기억 장치의 일례를 도시하였다. 스위칭 소자(1141)에 의하여 메모리셀군(1143)이 갖는 각 메모리셀(1142)로의, Low 레벨의 전원 전위(VSS)의 공급을 제어할 수 있다.
메모리셀군과, 전원 전위(VDD) 또는 전원 전위(VSS)가 공급되어 있는 노드간에 스위칭 소자를 제공하고, 일시적으로 CPU의 동작을 정지하며 전원 전압의 공급을 정지한 경우에도 데이터를 유지할 수 있어 소비 전력을 저감할 수 있다. 구체적으로는 예를 들어, 퍼스널 컴퓨터의 사용자가 키보드 등의 입력 장치에 대한 정보 입력을 정지하고 있는 동안에도 CPU의 동작을 정지할 수 있어 이것에 따라 소비 전력을 저감할 수 있다.
여기서는 CPU를 예로 들어 설명하였지만 DSP(Digital Signal Processor), 커스텀LSI, FPGA(Field Programmable Gate Array) 등의 LSI에도 응용할 수 있다.
상술한 바와 같이, 본 실시형태에서 제시한 구성이나 방법 등은 다른 실시형태에서 제시한 구성이나 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 명세서에 제시하는 반도체 장치는, 다양한 전자 기기(게임기도 포함함)에 적용할 수 있다. 전자 기기로서는, 텔레비전이나 모니터 등의 표시 장치, 조명 장치, 데스크톱형 또는 노트북형의 퍼스널 컴퓨터, 워드 프로세서, DVD(Digital Versatile Disc) 등의 기록 매체에 기억된 정지 화상 또는 동영상을 재생하는 화상 재생 장치, 포터블 CD 플레이어, 라디오, 테이프 레코더, 헤드폰 스테레오, 스테레오, 무선 전화 핸드셋, 트랜시버, 휴대 무선기, 휴대전화, 자동차 전화, 휴대형 게임기, 계산기, 휴대 정보 단말, 전자 수첩, 전자 서적, 전자 번역기, 음성 입력 기기, 비디오 카메라, 디지털 스틸 카메라 등의 카메라, 전기 면도기, 전자 레인지 등의 고주파 가열 장치, 전기 밥솥, 전기 세탁기, 전기 청소기, 에어컨디셔너 등의 공조 설비, 식기 세척기, 식기 건조기, 의류 건조기, 이불 건조기, 전기 냉장고, 전기 냉동고, 전기 냉동 냉장고, DNA 보존용 냉동고, 연기 감지기, 방사선 측정기, 투석 장치 등의 의료 기기 등을 들 수 있다. 또한, 유도등, 신호기, 벨트 컨베이어, 엘리베이터, 에스컬레이터, 산업용 로봇, 및 전력 저장 시스템 등의 산업 기기도 들 수 있다. 또한 석유를 사용한 엔진을 사용하여, 또는 비수계 2차 전지로부터의 전력을 사용하여 전동기에 의하여 추진하는 이동체 등도 전자 기기의 범주에 포함되는 것으로 한다. 상기 이동체로서, 예를 들어, 전기 자동차(EV), 내연 기관과 전동기를 겸비한 하이브리드 자동차(HEV), 플러그인 하이브리드 자동차(PHEV), 이들의 타이어 차륜을 무한 궤도로 바꾼 장궤(裝軌) 차량, 전동 어시스트 자전거를 포함한 원동기가 달린 자전거, 자동 이륜차, 전동 휠체어, 골프용 카트, 소형 또는 대형 선박, 잠수함, 헬리콥터, 항공기, 로켓, 인공 위성, 우주 탐사기나 혹성 탐사기, 우주선을 들 수 있다. 이들 전자 기기의 구체예를 도 12a 내지 도 13c에 도시하였다.
도 12a 및 도 12b는 접을 수 있는 태블릿 단말이다. 도 12a는 펼친 상태이며, 태블릿형 단말은 하우징(9630), 표시부(9631a), 표시부(9631b), 표시 모드 전환 스위치(9034), 전원 스위치(9035), 전력 절약 모드 전환 스위치(9036), 후크(9033), 조작 스위치(9038)를 가진다.
도 12a 및 도 12b에 도시한 바와 같은 휴대 기기에 있어서는, 화상 데이터의 일시 기억 등에 메모리로서 SRAM 또는 DRAM이 사용되고 있다. 예를 들어, 실시형태 4에서 설명한 반도체 장치를 메모리로서 사용할 수 있다. 앞의 실시형태에서 설명한 반도체 장치를 메모리에 채용함으로써 고속으로 정보를 기록하는 것 또는 판독하는 것이 가능하게 되고, 또 기억을 장기간에 걸쳐 유지하는 것이 가능하고, 또 소비 전력을 충분히 저감시킬 수 있다. 또한 도 12a 및 도 12b에 도시한 바와 같은 휴대 기기에 있어서는 화상 처리나 연산 처리를 수행하는 CPU가 사용되어 있다. 이 CPU에 실시형태 5에서 제시한 CPU를 사용하는 것이 가능하며, 사용한 경우 휴대 기기의 소비 전력을 저감시킬 수 있다.
또한, 표시부(9631a)는 일부분을 터치 패널의 영역(9632a)으로 할 수 있고, 표시된 조작 키(9638)를 터치함으로써 데이터를 입력할 수 있다. 또한 표시부(9631a)에 있어서는 일례로서 절반 영역이 표시만 하는 기능을 갖는 구성이고 다른 절반 영역이 터치 패널의 기능을 갖는 구성을 나타내었지만 이 구성에 한정되지 않는다. 표시부(9631a)의 모든 영역이 터치 패널의 기능을 갖는 구성으로 하여도 좋다. 예를 들어, 표시부(9631a)의 전체 면에 키보드 버튼을 표시시켜 터치 패널로 하고, 표시부(9631b)를 표시 화면으로서 사용할 수 있다.
또한, 표시부(9631b)에서도 표시부(9631a)와 마찬가지로 표시부(9631b)의 일부를 터치 패널 영역(9632b)으로 할 수 있다. 또한 터치 패널의 키보드 표시 전환 버튼(9639)이 표시되어 있는 위치에 손가락이나 스타일러스 등으로 터치함으로써 표시부(9631b)에 키보드 버튼을 표시할 수 있다.
또한, 터치 패널 영역(9632a)과 터치 패널 영역(9632b)에 대하여 동시에 터치 입력할 수도 있다.
또한, 표시 모드 전환 스위치(9034)는 세로 표시 또는 가로 표시 등의 표시 방향의 전환, 흑백 표시나 컬러 표시의 전환 등을 선택할 수 있다. 전력 절약 모드 전환 스위치(9036)는 태블릿 단말에 내장된 광 센서로 사용시에 검출되는 외광의 광량에 따라 표시의 휘도를 최적인 것으로 할 수 있다. 태블릿 단말은 광 센서뿐만 아니라, 자이로, 가속도 센서 등 기울기를 검출하는 센서와 같은 다른 검출 장치를 내장하여도 좋다.
또한, 도 12a에서는 표시부(9631b)와 표시부(9631a)의 표시 면적이 같은 예를 도시하였지만 특별히 한정되지 않으며, 한쪽의 사이즈와 다른 한쪽의 사이즈가 상이하여도 좋고 표시의 품질도 상이하여도 좋다. 예를 들어 한쪽이 다른 쪽보다 고정세하게 표시할 수 있는 표시 패널로 하여도 좋다.
도 12b는 닫은 상태를 도시한 것이며, 태블릿형 단말은 하우징(9630), 태양 전지(9633), 충방전 제어 회로(9634), 배터리(9635), DCDC 컨버터(9636)를 갖는다. 또한, 도 12b에는 충방전 제어 회로(9634)의 일례로서 배터리(9635), DCDC 컨버터(9636)를 갖는 구성을 도시하였다.
또한, 태블릿형 단말은 접을 수 있기 때문에 사용하지 않을 때는 하우징(9630)을 닫은 상태로 할 수 있다. 따라서, 표시부(9631a), 표시부(9631b)를 보호할 수 있기 때문에 내구성이 우수하며 장기 사용의 관점에서 보아도 신뢰성이 우수한 태블릿형 단말을 제공할 수 있다.
또한, 상기 외에도 도 12a 및 도 12b에 도시한 태블릿형 단말은 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시하는 기능, 달력, 날짜 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 터치 입력 조작하거나 편집하는 터치 입력 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능 등을 갖는 것이 가능하다.
태블릿형 단말의 표면에 장착된 태양 전지(9633)에 의하여, 터치 패널, 표시부, 또는 영상 신호 처리부 등에 전력을 공급할 수 있다. 또한, 태양 전지(9633)는 하우징(9630)의 한쪽 면 또는 양면에 제공할 수 있고 배터리(9635)를 효율적으로 충전할 수 있는 구성으로 할 수 있다. 또한, 배터리(9635)로서는 리튬 이온 전지를 사용하면 소형화를 도모할 수 있는 등의 이점이 있다.
또한, 도 12b에 도시된 충방전 제어 회로(9634)의 구성 및 동작에 대하여 도 12c에 블록도를 도시하여 설명한다. 도 12c는 태양 전지(9633), 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1) 내지 스위치(SW3), 표시부(9631)를 도시한 것이며, 배터리(9635), DCDC 컨버터(9636), 컨버터(9637), 스위치(SW1) 내지 스위치(SW3)가 도 12b에 도시된 충방전 제어 회로(9634)에 대응하는 부분이다.
우선, 외광에 의하여 태양 전지(9633)에 의하여 발전되는 경우의 동작의 예에 대하여 설명한다. 태양 전지에 의하여 발전된 전력은 배터리(9635)를 충전하기 위한 전압이 되도록 DCDC 컨버터(9636)로 승압 또는 강압된다. 그리고, 표시부(9631)의 동작에 태양 전지(9633)로부터의 전력이 사용될 때는 스위치(SW1)를 온 상태로 하여 컨버터(9637)에 의하여 표시부(9631)에 필요한 전압으로 승압 또는 강압된다. 또한, 표시부(9631)에 있어서 표시하지 않을 때는 스위치(SW1)를 오프 상태로 하고 스위치(SW2)를 온 상태로 하여 배터리(9635)를 충전하는 구성으로 하면 좋다.
또한, 태양 전지(9633)에 대해서는 발전 수단의 일례로서 도시하였지만, 특별히 한정되지 않으며 압전 소자(피에조 소자)나 열전 변환 소자(펠티어 소자) 등의 다른 발전 수단에 의하여 배터리(9635)를 충전하는 구성이라도 좋다. 예를 들어, 무선(비접촉)으로 전력을 송수신하여 충전하는 무접점 전력 전송 모듈이나, 다른 충전 수단을 조합하여 수행하는 구성으로 하여도 좋다.
도 13a에 있어서 텔레비전 장치(8000)는 하우징(8001)에 표시부(8002)가 내장되고, 표시부(8002)에서 영상을 표시하고, 스피커부(8003)에서 음성을 출력하는 것이 가능하다.
표시부(8002)에는 액정 표시 장치, 유기 EL 소자 등의 발광 소자를 각 화소에 구비한 발광 장치, 전기 영동 표시 장치, DMD(Digital Micromirror Device), PDP(Plasma Display Panel) 등의, 반도체 표시 장치를 사용할 수 있다.
텔레비전 장치(8000)는 수신기나 모뎀 등을 구비하여도 좋다. 텔레비전 장치(8000)는 수신기에 의하여 일반 텔레비전 방송을 수신하는 것이 가능하고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써 일 방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자끼리 등)의 정보 통신을 수행하는 것도 가능하다.
또한, 텔레비전 장치(8000)는 정보 통신을 수행하기 위한 CPU나 메모리를 구비하여도 좋다. 텔레비전 장치(8000)는 실시형태 4에서 제시한 메모리나, 실시형태 5에서 제시한 CPU를 사용하는 것이 가능하다.
도 13a에 있어서 실내기(8200) 및 실외기(8204)를 갖는 에어컨디셔너는 실시형태 5에서 제시한 CPU를 사용한 전자 기기의 일례이다. 구체적으로는 실내기(8200)는 하우징(8201), 송풍구(8202), CPU(8203) 등을 갖는다. 도 13a에서 CPU(8203)가 실내기(8200)에 제공된 경우를 예시하였지만, CPU(8203)는 실외기(8204)에 제공되어 있어도 좋다. 또는 실내기(8200)와 실외기(8204)의 양쪽 모두에 CPU(8203)가 제공되어 있어도 좋다. 실시형태 5에서 제시한 CPU를 에어컨디셔너의 CPU에 사용함으로써 전력 절약을 도모할 수 있다.
도 13a에 있어서, 전기 냉동 냉장고(8300)는 산화물 반도체를 사용한 CPU를 구비한 전기 기기의 일례이다. 구체적으로는 전기 냉동 냉장고(8300)는 하우징(8301), 냉장실용문(8302), 냉동실용문(8303), CPU(8304) 등을 갖는다. 도 13a에서는 CPU(8304)가 하우징(8301)의 내부에 제공되어 있다. 실시형태 5에서 제시한 CPU를 전기 냉동 냉장고(8300)의 CPU(8304)에 사용함으로써 전력 절약을 도모할 수 있다.
도 13b에 있어서, 전기 기기의 일례인 전기 자동차의 예를 도시하였다. 전기 자동차(9700)에는 2차 전지(9701)가 탑재된다. 2차 전지(9701)의 전력은 제어 회로(9702)에 의하여 출력이 조정되고 구동 장치(9703)에 공급된다. 제어 회로(9702)는 도시하지 않은 ROM, RAM, CPU 등을 갖는 처리 장치(9704)에 의하여 제어된다. 실시형태 5에서 제시한 CPU를 전기 자동차(9700)의 CPU에 사용함으로써 전력 절약을 도모할 수 있다.
구동 장치(9703)는 직류 전동기 또는 교류 전동기 단체, 또는 전동기와 내연 기관이 조합되어 구성된다. 처리 장치(9704)는 전기 자동차(9700)의 운전자의 조작 정보(가속, 감속, 정지 등)나 주행시의 정보(오르막길이나 내리막길이 등의 정보, 구동륜에 가해지는 부하 정보 등)의 입력 정보에 따라 제어 회로(9702)에 제어 신호를 출력한다. 제어 회로(9702)는 처리 장치(9704)의 제어 신호에 따라 2차 전지(9701)로부터 공급되는 전기 에너지를 조정하여 구동 장치(9703)의 출력을 제어한다. 교류 전동기가 탑재되어 있는 경우는, 도시하지 않았지만 직류를 교류로 변환시키는 인버터도 내장된다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 7)
실시형태 3, 실시형태 4에서는 도전층(491) 위에 절연막(434)을 제공하여 배선층(692), 배선층(834), 배선층(835)의 상면이 노출되는 개구를 형성하는 예를 제시하였지만 본 실시형태에서는 CMP 등의 평탄화 처리에 의하여 배선층(834), 배선층(835)의 상면을 노출시켜 공정 수를 저감시키는 예를 도 14에 도시하였다.
또한, 실시형태 4와 동일한 부분은 같은 부호를 사용하여 설명한다.
도 14에 도시한 반도체 장치는, 기판(800)에 단결정 실리콘 기판을 사용하고, 상기 단결정 실리콘 기판에 트랜지스터(802)를 형성하고, 산화물 반도체막의 적층을 채널 형성 영역에 사용한 트랜지스터(815)를 트랜지스터(802) 위에 적층하는 예이다.
트랜지스터(815)의 게이트 전극층(401)은 배선층(832)과 전기적으로 접속된다. 또한 배선층(832)은 배선층(835)과 전기적으로 접속된다. 또한 트랜지스터(815)의 게이트 전극층(401)은 매립 배선과 전기적으로 접속되고, 매립 배선은 도전층(842)과 전기적으로 접속된다. 또한 매립 배선은 제 1 배리어 금속막(486)과, 제 2 배리어 금속막(488)과, 제 1 배리어 금속막(486) 및 제 2 배리어 금속막(488)으로 둘러싸인 저저항 도전층(487)으로 구성된다.
배선층(832)은 절연막(826) 및 절연막(830) 위에 형성되고 배선층(835)은 절연막(833)에 형성된 개구에 제공된다.
트랜지스터(802)의 전극층(825)은 배선층(831) 및 배선층(834)을 통하여 트랜지스터(803)의 전극층(845b)과 전기적으로 접속된다. 배선층(831)은 절연막(830)에 형성된 개구에 제공되고, 배선층(834)은 절연막(833)에 형성된 개구에 제공되며 배선층(831)과 전기적으로 접속된다. 배선층(834), 배선층(835), 배선층(836), 및 도전층(491)은 절연막(833) 위에 형성되고 산화물 절연막(435)을 형성한 후 CMP처리를 수행하여 평탄화되어 배선층(834), 배선층(835), 배선층(836)의 상면 및 도전층(491)의 상면을 노출시킨다.
평탄화시킨 후에는 절연막(437)과 산화물 반도체막(403)을 형성하고 동일한 마스크를 사용하여 패터닝하고, 절연막(437)과 산화물 반도체막(403)을 선택적으로 에칭한다. 또한 산화물 반도체막(403)은 다른 조성을 갖는 산화물 반도체막의 적층으로 하여도 좋다.
절연막(437)과 산화물 반도체막(403)을 형성한 후 도전막을 형성한다. 이 도전막을 선택적으로 에칭하여 전극층(845a), 전극층(845b), 및 도전층(842)이 형성된다. 상기 에칭을 수행할 때 복수회 에칭을 수행함으로써 돌출부들을 갖는 단면 구조의 전극을 형성한다. 또한 돌출부들을 갖는 전극층(845a) 또는 전극층(845b)은 트랜지스터(815)의 소스 전극층 또는 드레인 전극층이다. 전극층(845a)은 배선층(836) 위에 접하여 제공되고 전극층(845b)은 배선층(834) 위에 접하여 제공되고 도전층(842)은 배선층(835) 위에 접하여 제공된다.
전극층(845a), 전극층(845b), 및 도전층(842) 위에 산화 갈륨막으로 이루어진 게이트 절연막(402)을 제공하고, 산화물 반도체막(403) 위에 게이트 절연막(402)이 접한다. 그리고 게이트 절연막을 개재하여 산화물 반도체막(403) 위에 게이트 전극층(401)을 갖는다. 그리고 게이트 전극층(401)을 덮어 배리어막으로서 기능하는 절연막(407)을 제공한다.
또한, 도 8a 및 도 8b에 도시한 트랜지스터(803)를 대체하여 트랜지스터(815)가 사용될 수 있고, 도 8b에 도시한 NOR형 회로를 구성할 수 있다.
트랜지스터(815)는 트랜지스터(803)보다 공정 수가 적기 때문에 제조 비용을 저감시킬 수 있다.
또한, 본 실시형태는 다른 실시형태를 자유롭게 조합할 수 있다.
(실시예 1)
본 실시예에서는 도 15a에 도시한 게이트형 트랜지스터를 제작하는 도중에서, 단부의 형상을 STEM으로 관찰하였다.
도 15a에 도시한 톱 게이트형의 트랜지스터는 석영 유리로 이루어진 기판(400) 위에 산화물 절연막(435)을 형성하고, 제 1 산화물 반도체막(403a)과 제 2 산화물 반도체막(403b)과, 제 2 산화물 반도체막(403b) 위에 게이트 절연막(402)과, 게이트 절연막(402)을 개재하여 제 2 산화물 반도체막(403b)과 중첩된 게이트 전극층(401)과, 게이트 전극층(401)을 덮는 절연막(407)을 갖는다.
제 1 산화물 반도체막(403a)으로서는, 원자수비가 In: Ga: Zn=3: 1: 2인 타깃을 사용하여 형성되는 막 두께 5nm의 In-Ga-Zn계 산화물막을 사용한다. 또한 제 2 산화물 반도체막(403b)으로서는 원자수비가 In: Ga: Zn=1: 1: 1인 타깃을 사용하여 형성되는 막 두께 10nm의 In-Ga-Zn계 산화물막을 사용한다.
또한, 제 2 산화물 반도체막(403b)을 형성한 후 막 두께 100nm의 텅스텐 단층으로 이루어진 도전막을 형성한다. 이 도전막을 선택적으로 에칭하여 전극층(845a), 전극층(845b)이 형성된다. 이 에칭에 의하여 돌출부들을 갖는 단면 구조의 전극층을 형성한다.
도전막은 ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법에 의한 드라이 에칭법을 이용하여 에칭 가공한다.
제 1 에칭 조건을 에칭 가스(Cl2: CF4: O2=45sccm: 45sccm: 55sccm), 전원 전력 3000W, 바이어스 전력 110W, 압력 0.67Pa로 하고, 제 2 에칭 조건을 에칭 가스(O2=100sccm), 전원 전력 2000W, 바이어스 전력 0W, 압력 3Pa로 하고, 제 3 에칭 조건을 에칭 가스(Cl2: CF4: O2=45sccm: 45sccm: 55sccm), 전원 전력 3000W, 바이어스 전력 110W, 압력 0.67Pa로 한다. 에칭을 수행할 때의 기판의 온도는 모두 40℃로 하였다.
게이트 절연막(402)으로서 플라즈마 CVD법에 의하여 얻어지는 막 두께 20nm의 산화질화 실리콘막을 형성한다. 이 단계에서의 단면도가 도 15b이다.
또한, 도 15b의 점선으로 둘러싸인 영역의 단면 STEM 사진을 도 15c에 나타내었다. 도 15c에 나타낸 바와 같이 제 1 테이퍼각(θ1)이 약 58˚, 제 2 테이퍼각(θ2)이 약 70˚이었다. 제 1 테이퍼각(θ1)은 도 15b에 도시한 바와 같이 기판(400)의 평면과 전극층(845b)의 단부의 제 1 측면으로 이루어진 각이다. 또한 제 2 테이퍼각(θ2)은 도 15b에 도시한 바와 같이 기판(400)의 평면과 전극층(845b)의 단부의 제 2 측면으로 이루어진 각이다.
또한, 상기 에칭(에칭 조건을 두 번 바꾼 에칭)을 바꿔, 제 1 에칭 조건을 에칭 가스(Cl2: CF4: O2=45sccm: 45sccm: 55sccm), 전원 전력 3000W, 바이어스 전력 110W, 압력 0.67Pa로 하고, 제 2 에칭 조건을 에칭 가스(O2=100sccm), 전원 전력 2000W, 바이어스 전력 0W, 압력 3Pa로 하고, 제 3 에칭 조건을 에칭 가스(Cl2: CF4: O2=45sccm: 45sccm: 55sccm), 전원 전력 3000W, 바이어스 전력 110W, 압력 0.67Pa로 하고, 제 4 에칭 조건을 에칭 가스(O2=100sccm), 전원 전력 2000W, 바이어스 전력 0W, 압력 3Pa로 하고, 제 5 에칭 조건을 에칭 가스(Cl2: CF4: O2=45sccm: 45sccm: 55sccm), 전원 전력 3000W, 바이어스 전력 110W, 압력 0.67Pa로 한다. 에칭을 수행할 때의 기판의 온도는 모두 40℃로 하였다.
상기 에칭 조건을 네 번 바꾼 에칭은 도 16a에 나타낸 바와 같이 전극층(845b)의 단부의 제 1 테이퍼각(θ1)이 약 30˚, 제 2 테이퍼각(θ2)이 약 60˚이었다. 또한 전극층(845a)의 단부도 같은 형상이 되고 도 16b에 나타내었다.
이렇게 에칭 조건을 적절히 조절함으로써 제 1 테이퍼각(θ1) 및 제 2 테이퍼각(θ2)을 조절할 수 있다. 제 1 테이퍼각(θ1)은 20˚ 이상 70˚ 이하, 바람직하게는 25˚ 이상 45˚ 이하로 하는 것이 바람직하다. 게이트 절연막(402)으로서 막 두께 20nm로 얇은 경우에 제 1 테이퍼각(θ1)을 25˚ 이상 45˚ 이하로 하면 피복성이 양호하게 되어 바람직하다.
또한, 본 실시예는 다른 실시형태를 자유롭게 조합할 수 있다.
160: 트랜지스터
162: 트랜지스터
164: 용량 소자
400: 기판
401: 게이트 전극층
401a: 게이트 전극층
401b: 게이트 전극층
402: 게이트 절연막
403: 산화물 반도체막
403a: 제 1 산화물 반도체막
403b: 제 2 산화물 반도체막
405a: 소스 전극층
405b: 드레인 전극층
406: 일부 박막화된 도전막
407: 절연막
408a: 레지스트 마스크
408b: 레지스트 마스크
409: 보호층
410a: 제 1 보호층
410b: 제 2 보호층
431: 산소
434: 절연막
435: 산화물 절연막
436: 산화물 절연막
437: 절연막
438: 절연막
440a: 트랜지스터
440b: 트랜지스터
440c: 트랜지스터
440d: 트랜지스터
441a: 트랜지스터
441b: 트랜지스터
441c: 트랜지스터
441d: 트랜지스터
441e: 트랜지스터
480: 산화물 절연막
481: 산소 과잉 영역
484: 산화물 절연막
485: 층간 절연막
486: 제 1 배리어 금속막
487: 저저항 도전층
488: 제 2 배리어 금속막
491: 도전층
492: 도전층
493: 산화물 절연막
610: 트랜지스터
647: 배선층
657: 배선층
658: 배선층
682: 절연막
684: 절연막
686: 절연막
687: 절연막
692: 배선층
693a: 용량 전극층
693b: 용량 전극층
700: 기판
740: 트랜지스터
741: 게이트 전극층
742: 게이트 절연막
743: 채널 형성 영역
744: n형 불순물 영역
745: n형 불순물 영역
750: 트랜지스터
751: 게이트 전극층
752: 게이트 절연막
753: 채널 형성 영역
754: p형 불순물 영역
755: p형 불순물 영역
756: 측벽 절연층
760: 회로
788: 절연막
789: 소자 분리 영역
800: 기판
801: 트랜지스터
802: 트랜지스터
803: 트랜지스터
804: 트랜지스터
811: 트랜지스터
812: 트랜지스터
813: 트랜지스터
814: 트랜지스터
815: 트랜지스터
825: 전극층
826: 절연막
830: 절연막
831: 배선층
832: 배선층
833: 절연막
834: 배선층
835: 배선층
836: 배선층
842: 도전층
845a: 전극층
845b: 전극층
1141: 스위칭 소자
1142: 메모리셀
1143: 메모리셀군
1189: ROM 인터페이스
1190: 기판
1191: ALU
1192: ALU 컨트롤러
1193: 명령디코더
1194: 인터럽트 컨트롤러
1195: 타이밍 컨트롤러
1196: 레지스터
1197: 레지스터 컨트롤러
1198: 버스 인터페이스
1199: ROM
3004: 논리 회로
3170a: 메모리셀
3170b: 메모리셀
3400: 메모리셀어레이
8000: 텔레비전 장치
8001: 하우징
8002: 표시부
8003: 스피커부
8200: 실내기
8201: 하우징
8202: 송풍구
8203: CPU
8204: 실외기
8300: 전기 냉동 냉장고
8301: 하우징
8302: 냉장실용문
8303: 냉동실용문
8304: CPU
9033: 후크
9034: 스위치
9035: 전원 스위치
9036: 스위치
9038: 조작 스위치
9630: 하우징
9631: 표시부
9631a: 표시부
9631b: 표시부
9632a: 영역
9632b: 영역
9633: 태양 전지
9634: 충방전 제어 회로
9635: 배터리
9636: DCDC 컨버터
9637: 컨버터
9638: 조작 키
9639: 버튼
9700: 전기 자동차
9701: 2차 전지
9702: 제어 회로
9703: 구동 장치
9704: 처리 장치

Claims (15)

  1. 반도체 장치에 있어서,
    제 1 도전층;
    상기 제 1 도전층 위의 제 1 절연막;
    상기 제 1 절연막 위에 있고 채널 형성 영역을 포함하는 산화물 반도체막;
    상기 산화물 반도체막 위에 있고 상기 산화물 반도체막에 전기적으로 접속되는 소스 전극층;
    상기 산화물 반도체막 위에 있고 상기 산화물 반도체막에 전기적으로 접속되는 드레인 전극층;
    상기 산화물 반도체막, 상기 소스 전극층 및 상기 드레인 전극층 위의 제 2 절연막; 및
    상기 제 2 절연막 위에 있고 상기 채널 형성 영역과 중첩되는 제 2 도전층
    을 포함하고,
    상기 소스 전극층 및 상기 드레인 전극층 각각은 단층 금속막을 포함하고,
    상기 단층 금속막은 제 1 영역 및 제 2 영역을 포함하고,
    상기 제 1 영역은 상기 제 1 도전층과 중첩되는 상기 산화물 반도체막과 중첩되고, 상기 제 2 영역은 상기 산화물 반도체막, 상기 제 1 도전층, 및 제 1 부분 및 제 2 부분을 포함하는 상기 제 1 영역과 중첩되지 않고,
    상기 제 2 부분은 채널 길이 방향을 따라 상기 제 1 부분으로부터 돌출되고, 상기 제 1 부분보다 상기 제 1 도전층의 중심에 더 가깝고,
    상기 제 1 부분 및 상기 제 2 부분 각각은 하부 평탄 표면과 -5° 이상 5° 이하의 범위에서 평행한 상부 평탄 표면을 갖고, 상기 두 표면은 상기 채널 길이 방향으로 연장되고, 상기 상부 평탄 표면과 상기 하부 평탄 표면 간의 거리는 두께를 나타내고, 상기 제 2 부분의 두께는 상기 제 1 부분의 두께보다 작은, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 절연막은 산소 과잉 영역을 포함하고,
    상기 제 1 절연막은 다른 영역에서보다 상기 제 1 도전층과 중첩된 영역에서 두께가 작은, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 산화물 반도체막은 다른 조성을 갖는 산화물 반도체막들의 적층인, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 산화물 반도체막은 오목부를 포함하고 상기 제 1 도전층과 중첩되고,
    상기 산화물 반도체막의 두께가 작은 영역이 상기 채널 형성 영역인, 반도체 장치.
  5. 제 1 항에 있어서,
    채널 길이는 상기 채널 길이 방향으로 연장되는 상기 소스 전극층의 상기 제 2 부분과 상기 채널 길이 방향으로 연장되는 상기 드레인 전극층의 상기 제 2 부분 간의 거리인, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 소스 전극층 및 상기 드레인 전극층과 중첩된 제 3 절연막을 더 포함하고,
    상기 제 2 절연막은 상기 제 1 절연막 위에 접하는, 반도체 장치.
  7. 반도체 장치에 있어서,
    제 1 도전층;
    상기 제 1 도전층 위의 제 1 절연막;
    상기 제 1 절연막 위의, 산화 갈륨을 포함하는 제 2 절연막;
    상기 제 2 절연막 위에 접하고 채널 형성 영역을 포함하는 산화물 반도체막;
    상기 산화물 반도체막 위에 있고 상기 산화물 반도체막에 전기적으로 접속되는 소스 전극층;
    상기 산화물 반도체막 위에 있고 상기 산화물 반도체막에 전기적으로 접속되는 드레인 전극층;
    상기 산화물 반도체막, 상기 소스 전극층 및 상기 드레인 전극층 위의, 산화 갈륨을 포함하는 제 3 절연막; 및
    상기 제 3 절연막 위에 있고 상기 채널 형성 영역과 중첩되는 제 2 도전층
    을 포함하고,
    상기 소스 전극층 및 상기 드레인 전극층 각각은 단층 금속막을 포함하고,
    상기 단층 금속막은 제 1 영역 및 제 2 영역을 포함하고,
    상기 제 1 영역은 상기 제 1 도전층과 중첩되는 상기 산화물 반도체막과 중첩되고, 상기 제 2 영역은 상기 산화물 반도체막, 상기 제 1 도전층, 및 제 1 부분 및 제 2 부분을 포함하는 상기 제 1 영역과 중첩되지 않고,
    상기 제 2 부분은 채널 길이 방향을 따라 상기 제 1 부분으로부터 돌출되고, 상기 제 1 부분보다 상기 제 1 도전층의 중심에 더 가깝고,
    상기 제 1 부분 및 상기 제 2 부분 각각은 하부 평탄 표면과 -5° 이상 5° 이하의 범위에서 평행한 상부 평탄 표면을 갖고, 상기 두 표면은 상기 채널 길이 방향으로 연장되고, 상기 상부 평탄 표면과 상기 하부 평탄 표면 간의 거리는 두께를 나타내고, 상기 제 2 부분의 두께는 상기 제 1 부분의 두께보다 작은, 반도체 장치.
  8. 제 7 항에 있어서,
    상기 산화물 반도체막은 결정 구조를 갖고,
    상기 제 2 절연막 및 상기 제 3 절연막은 상기 산화물 반도체막보다 결정성이 낮은, 반도체 장치.
  9. 삭제
  10. 제 7 항에 있어서,
    상기 산화물 반도체막은 다른 조성을 갖는 산화물 반도체막들의 적층인, 반도체 장치.
  11. 제 7 항에 있어서,
    상기 산화물 반도체막은 오목부를 포함하고 상기 제 1 도전층과 중첩되고,
    상기 산화물 반도체막의 두께가 작은 영역이 상기 채널 형성 영역인, 반도체 장치.
  12. 제 7 항에 있어서,
    채널 길이는 상기 채널 길이 방향으로 연장되는 상기 소스 전극층의 상기 제 2 부분과 상기 채널 길이 방향으로 연장되는 상기 드레인 전극층의 상기 제 2 부분 간의 거리인, 반도체 장치.
  13. 제 7 항에 있어서,
    상기 소스 전극층 및 상기 드레인 전극층과 중첩된 제 4 절연막을 더 포함하고,
    상기 제 3 절연막은 상기 제 1 절연막 위에 접하는, 반도체 장치.


  14. 제 7 항에 있어서,
    상기 제 2 부분의 상기 상부 평탄 표면 위에 접하는 제 4 절연막을 더 포함하는, 반도체 장치.
  15. 제 1 항에 있어서,
    상기 제 2 부분의 상기 상부 평탄 표면 위에 접하는 제 3 절연막을 더 포함하는, 반도체 장치.
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