JP6103780B2 - 積層セラミックキャパシタ及びその実装基板 - Google Patents
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Description
本発明は、積層セラミックキャパシタ及びその実装基板に関する。
セラミック材料を用いる電子部品としては、キャパシタ、インダクタ、圧電素子、バリスタ又はサーミスタ等がある。
上記セラミック電子部品のうち積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ‐Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は、小型であり且つ高容量が保障され実装が容易であるという長所を有する。
上記積層セラミックキャパシタは、コンピュータ、個人携帯端末（ＰＤＡ：Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）又は携帯電話等の多様な電子製品の基板に装着されて電気を充電又は放電させる重要な役割をするチップ型のコンデンサーであり、使用用途及び容量に応じて多様なサイズと積層形態を有する。
特に、最近では、電子製品の小型化に伴い、当該電子製品に用いられる積層セラミックキャパシタの超小型化及び超高容量化も求められている。
よって、製品の超小型化のために誘電体層及び内部電極の厚さを薄くし、超高容量化のために多数の誘電体層を積層した積層セラミックキャパシタが製造されている。
この際、外部電極の中で薄くて緻密度の低い部分から内部電極が露出する面にメッキ液が浸透して、耐湿及び高温負荷等の信頼性低下の問題が発生することがある。
本発明の目的は、低ＥＳＬ特性を維持し、且つ信頼性の低下を防止することができる積層セラミックキャパシタ及びその実装基板を提供することである。
本発明の一実施形態によれば、セラミック本体の実装面に導電層、ニッケルメッキ層、及びスズメッキ層が順次積層されて形成された３つの外部電極を互いに離隔して配置し、内部電極のリード部のうち一つにおいて上記セラミック本体の実装面に露出する最外郭部分をＰ、上記Ｐから上記導電層の法線方向への上記導電層、上記ニッケルメッキ層、及び上記スズメッキ層の全体の厚さをａ、上記Ｐから上記導電層の法線方向への上記導電層の厚さをｂ、上記Ｐから上記導電層の法線方向に上記導電層に存在するポア（ｐｏｒｅ）の厚さの和をｂｐとしたとき、０．２６４≦（ｂ−ｂｐ）／ａ≦０．６３８を満たす積層セラミックキャパシタを提供する。
本発明の一実施形態によれば、内部電極のリード部が実装面に位置するようにすることにより、電流ループ（ｃｕｒｒｅｎｔ ｌｏｏｐ）の面積を減少させてＥＳＬを低減させ、外部電極からのメッキ液の浸透を防止して信頼性低下を防止することができる効果が得られる。
本発明の実施形態による積層セラミックキャパシタは、複数の誘電体層が積層されたセラミック本体と、上記セラミック本体内に上記誘電体層を介して交互に配置され、重なり合う第１及び第２本体部及び上記第１及び第２本体部から上記セラミック本体の一面に露出するように伸びて形成された第１及び第２リード部をそれぞれ含む複数の第１及び第２内部電極と、上記セラミック本体の一面に上記第１及び第２リード部とそれぞれ接続して形成された第１及び第２外部電極と、を含み、上記第１及び第２外部電極は導電層、ニッケル（Ｎｉ）メッキ層及びスズ（Ｓｎ）メッキ層が上記セラミック本体の一面から順次積層されて形成され、上記第１及び第２リード部のうち一つにおいて上記セラミック本体の一面に露出する最外郭部分をＰ、上記Ｐから上記導電層の法線方向への上記導電層、上記ニッケルメッキ層、及び上記スズメッキ層の全体の厚さをａ、上記Ｐから上記導電層の法線方向への上記導電層の厚さをｂ、上記Ｐから上記導電層の法線方向に上記導電層に存在するポア（ｐｏｒｅ）の厚さの和をｂｐとしたとき、０．２６４≦（ｂ−ｂｐ）／ａ≦０．６３８を満たすことができる。
また、上記Ｐから上記導電層の法線方向への上記ニッケルメッキ層の厚さをｃとしたとき、０．９３０≦ｂ／ｃ≦５．３９１を満たすことができる。
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
本発明の実施形態を明確に説明するために六面体の方向を定義すると、図面上のＬ、Ｗ及びＴはそれぞれ長さ方向、幅方向及び厚さ方向を示す。
＜積層セラミックキャパシタ＞
図１は本発明の一実施形態による積層セラミックキャパシタを裏返して概略的に示す斜視図であり、図２は図１の積層セラミックキャパシタのうちセラミック本体を裏返して示す斜視図であり、図３は図１の積層セラミックキャパシタから外部電極を省略して示す分解斜視図であり、図４は図１の積層セラミックキャパシタを示す断面図である。
図１は本発明の一実施形態による積層セラミックキャパシタを裏返して概略的に示す斜視図であり、図２は図１の積層セラミックキャパシタのうちセラミック本体を裏返して示す斜視図であり、図３は図１の積層セラミックキャパシタから外部電極を省略して示す分解斜視図であり、図４は図１の積層セラミックキャパシタを示す断面図である。
図１〜図４を参照すると、本実施形態による積層セラミックキャパシタ１００は、複数の誘電体層１１１が幅方向に積層されたセラミック本体１１０と、複数の第１及び第２内部電極１２０、１３０を含む活性層と、第１〜第３外部電極１４１〜１４３と、を含む。
本実施形態による積層セラミックキャパシタ１００は、計３つの外部端子を有する、いわゆる、３端子キャパシタである。
セラミック本体１１０は、複数の誘電体層１１１を幅方向に積層した後に焼成して形成され、形状に特別な制限はないが、図示のように六面体状であれば良い。
セラミック本体１１０は、対向する厚さ方向の第１主面Ｓ１及び第２主面Ｓ２と、第１主面Ｓ１及び第２主面Ｓ２を連結し且つ対向する幅方向の第１側面Ｓ５及び第２側面Ｓ６と、対向する長さ方向の第１端面Ｓ３及び第２端面Ｓ４と、を有する。
以下では、本実施形態において、積層セラミックキャパシタ１００の実装面をセラミック本体１１０の第１主面Ｓ１として説明する。
但し、上記セラミック本体１１０の形状、寸法及び誘電体層１１１の積層数は、本実施形態に限定されるものではない。
セラミック本体１１０を形成する複数の誘電体層１１１は焼結された状態で、隣接する誘電体層１１１の間の境界は走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を用いずには確認できない程度に一体化されることができる。
上記セラミック本体１１０は、キャパシタの容量の形成に寄与する部分であって複数の内部電極を有する活性層と、マージン部であって上記活性層の幅方向の両側面に配置されたカバー層１１２、１１３とで構成されることができる。
上記活性層は、誘電体層１１１を介して複数の第１及び第２内部電極１２０、１３０を幅方向に交互に積層して形成されることができる。
上記誘電体層１１１の厚さは積層セラミックキャパシタ１００の容量設計に合わせて任意に変わっても良く、好ましくは、一つの層の厚さが焼成後に０．４〜３．０μｍとなるように構成することができるが、本発明はこれに限定されるものではない。
また、誘電体層１１１は、高誘電率を有するセラミック粉末、例えば、チタン酸バリウム（ＢａＴｉＯ３）系又はチタン酸ストロンチウム（ＳｒＴｉＯ３）系粉末を含むことができるが、十分な静電容量が得られるものであればこれに限定されない。
また、誘電体層１１１には、上記セラミック粉末と共に、必要に応じて、セラミック添加剤、有機溶剤、可塑剤、結合剤及び分散剤等がさらに添加されることができる。
上記誘電体層１１１の形成に用いられるセラミック粉末の平均粒径は、特に制限されず、本発明の目的を達成するために調節されることができ、例えば、４００ｎｍ以下に調節されることができる。
カバー層１１２、１１３は、内部電極を含まないことを除いては誘電体層１１１と同じ材質及び構成を有することができる。
また、カバー層１１２、１１３は、単一の誘電体層又は２つ以上の誘電体層を上記活性層の幅方向の両側面にそれぞれさらに積層して形成することができ、基本的に物理的又は化学的ストレスによる第１及び第２内部電極１２０、１３０の損傷を防止する役割を行うことができる。
第１及び第２内部電極１２０、１３０は、相違する極性を有する電極であり、セラミック本体１１０の内部に形成され、誘電体層１１１を介して対向して配置される。
上記第１及び第２内部電極１２０、１３０は、中間に配置された誘電体層１１１によって電気的に絶縁されることができる。
また、上記第１及び第２内部電極１２０、１３０は、セラミック本体１１０の長さ方向の第１及び第２端面Ｓ３、Ｓ４から離隔して配置されることができる。
上記第１及び第２内部電極１２０、１３０は、隣り合う内部電極と重なって容量の形成に寄与する本体部と、上記本体部の一部が伸びてセラミック本体１１０の外部に露出するリード部と、を含む。
上記リード部は、特に制限されず、例えば、上記本体部の長さよりも短い長さを有することができる。
また、第１及び第２内部電極１２０、１３０の厚さは、用途に応じて決められ、例えば、セラミック本体１１０のサイズを考慮して０．２〜１．０μｍの範囲内であれば良いが、本発明はこれに限定されるものではない。
また、第１及び第２内部電極１２０、１３０は、その材料に特別な制限はなく、例えば、パラジウム（Ｐｄ）、パラジウム‐銀（Ｐｄ‐Ａｇ）合金等の貴金属材料及びニッケル（Ｎｉ）及び銅（Ｃｕ）のうち一つ以上の物質からなる導電性ペースト等を用いて形成されることができる。
また、上記導電性ペーストの印刷方法としては、スクリーン印刷法又はグラビア印刷法等を用いることができるが、本発明はこれに限定されるものではない。
本実施形態において、第１内部電極１２０は、長さ方向に互いに離隔しセラミック本体１１０の第１主面Ｓ１に露出した第１及び第２リード部１２１、１２２を有し、第１及び第２端面Ｓ３、Ｓ４から一定距離で離隔して形成される。
また、第２内部電極１３０は、セラミック本体１１０の第１主面Ｓ１に露出し且つ第１及び第２リード部１２１、１２２の間にそれぞれ一定距離で離隔して形成された第３リード部１３１を有し、第１及び第２端面Ｓ３、Ｓ４から一定距離で離隔して形成される。
一般の積層セラミック電子部品は、セラミック本体の長さ方向に対向する両端面に外部電極が配置されている。
しかし、この場合、外部電極に交流を印加すると、電流の経路が長いことから電流ループが大きく形成され、誘導磁場の大きさが大きくなってインダクタンスが増加する可能性がある。
上記の問題を解決するために、本発明の一実施形態によれば、セラミック本体１１０の第１主面Ｓ１に第１及び第２外部電極１４１、１４２、及び上記第１及び第２外部電極１４１、１４２の間に第３外部電極１４３が配置される。
この場合、第１及び第２外部電極１４１、１４２と第３外部電極１４３との間の間隔が狭いため、電流ループが減少してインダクタンスを減らすことができる。
第１及び第２外部電極１４１、１４２は、セラミック本体１１０の第１主面Ｓ１に長さ方向に互いに離隔して形成され、第１及び第２リード部１２１、１２２とそれぞれ接続されて電気的に連結される。
第３外部電極１４３は、セラミック本体１１０の第１主面Ｓ１に第１及び第２外部電極１４１、１４２からそれぞれ一定距離で離隔して形成され、第３リード部１３１と接続されて電気的に連結される。
また、第１〜第３外部電極１４１〜１４３は、静電容量の形成のために第１及び第２内部電極１２０、１３０のそれぞれ対応するリード部と電気的に連結され、必要に応じて、セラミック本体１１０の第１及び第２側面Ｓ５、Ｓ６の一部まで伸びて側面バンドを形成することができる。
本実施形態において、第１〜第３外部電極１４１〜１４３は、３重層構造で形成され、それぞれの対応する内部電極のリード部と接続されて電気的に連結される第１〜第３導電層１４１ａ〜１４３ａと、第１〜第３導電層１４１ａ〜１４３ａをそれぞれ覆うように形成された第１〜第３ニッケル（Ｎｉ）メッキ層１４１ｂ〜１４３ｂと、第１〜第３ニッケルメッキ層１４１ｂ〜１４３ｂをそれぞれ覆うように形成された第１〜第３スズ（Ｓｎ）メッキ層１４１ｃ〜１４３ｃと、を含む。
第１〜第３導電層１４１ａ〜１４３ａは、第１及び第２内部電極１２０、１３０と同じ材質の導電性物質で形成されることができるが、これに制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）及びニッケル（Ｎｉ）等の金属粉末で形成され、上記金属粉末にガラスフリットを添加して製造された導電性ペーストを塗布した後に焼成することにより形成されることができる。
図５は図４のＡ部分を拡大して示す側断面図である。
本実施形態では、第１リード部１２１、及び当該第１リード部１２１に接続された第１外部電極１４１を一例に挙げて説明しているが、本発明はこれに限定されるものではない。後述する数値の限定事項は、第２及び第３リード部、及び当該第２及び第３リード部にそれぞれ接続されて電気的に連結される第２及び第３外部電極にも同様に適用されることができるため、重複を避けるためにその具体的な説明を省略する。
また、後述する第４〜第６リード部、及び当該第４〜第６リード部にそれぞれ接続されて電気的に連結される第４〜第６外部電極にも同様に適用されることができる。
図５を参照すると、第１リード部１２１においてセラミック本体１１０の第１主面Ｓ１に露出する最外郭部分をＰ、上記Ｐから第１導電層１４１ａの法線方向への第１導電層１４１ａ、第１ニッケルメッキ層１４１ｂ、及び第１スズメッキ層１４１ｃの全体の厚さをａ、上記Ｐから第１導電層１４１ａの法線方向への第１導電層１４１ａの厚さをｂ、上記Ｐから第１導電層１４１ａの法線方向への第１ニッケルメッキ層１４１ｂの厚さをｃと規定する。
ここで、法線Ｌとは、上記Ｐから第１導電層と第１ニッケルメッキ層との境界面をなす曲線上の一点での接平面Ｔに垂直な直線のことである。
また、上記Ｐから第１導電層１４１ａの法線方向に第１導電層１４１ａに存在するポア（ｐｏｒｅ）ｂｐ１、ｂｐ２の厚さの和をｂｐと規定する。
本実施形態では、該当するポアが２つであることを示して説明しているが、本発明はこれに限定されず、上記Ｐから第１導電層１４１ａの法線方向に第１導電層１４１ａに存在するポアの個数が場合によっては１つ又は３つ以上であっても良い。
本実施形態では、外部電極の全体の厚さａに対する、内部電極と直接連結される導電層の厚さｂからポアの厚さｂｐを除いた実厚さ（金属部分だけの厚さ）の比である（ｂ−ｂｐ）／ａが、０．２６４≦（ｂ−ｂｐ）／ａ≦０．６３８の範囲を満たす。
上記（ｂ−ｂｐ）／ａの比が小さいほど、上記外部電極の実厚さが小さくなるため、ニッケルメッキ層をメッキするときにメッキ液が内部電極に浸透する可能性が大きくなり、信頼性が低下する可能性が高くなる。
また、内部電極と直接連結される導電層の厚さｂとニッケルメッキ層の厚さｃの比であるｂ／ｃが、０．９３０≦ｂ／ｃ≦５．３９１の範囲を満たすことができる。
上記ｂ／ｃが大きくなるほど、導電層の厚さは薄くなり、ニッケルメッキ層の厚さは厚くなるため、ニッケルメッキ層をメッキするときにメッキ液が内部電極に浸透する可能性が大きくなり、信頼性が低下する可能性が高くなる。
＜変形例＞
図６は本発明の他の一実施形態による積層セラミックキャパシタを概略的に示す斜視図であり、図７は図６の積層セラミックキャパシタから外部電極を省略して示す分解斜視図であり、図８は図６の積層セラミックキャパシタを示す断図面である。
図６は本発明の他の一実施形態による積層セラミックキャパシタを概略的に示す斜視図であり、図７は図６の積層セラミックキャパシタから外部電極を省略して示す分解斜視図であり、図８は図６の積層セラミックキャパシタを示す断図面である。
ここで、セラミック本体１１０の構造は、前述した一実施形態と同様であるため、重複を避けるためにその具体的な説明を省略し、前述した一実施形態と相違した構造を有する第１及び第２内部電極１２０、１３０、及び絶縁層１５０について具体的に説明する。
図６〜図８を参照すると、本発明の他の一実施形態による積層セラミックキャパシタ１００'は、セラミック本体１１０の実装面に対向する第２主面Ｓ２に絶縁層１５０が配置されることができる。
第１内部電極１２０は、セラミック本体１１０の第２主面Ｓ２に露出してセラミック本体１１０の第２主面Ｓ２に形成された絶縁層１５０と接触する第４及び第５リード部１２３、１２４を有することができる。
第２内部電極１３０は、第３及び第４リード部１２３、１２４の間に配置され、セラミック本体１１０の第２主面Ｓ２に露出して絶縁層１５０と接触する第６リード部１３２を有することができる。
図９は本発明のさらに他の一実施形態による積層セラミックキャパシタを概略的に示す斜視図であり、図１０は図９の積層セラミックキャパシタのうちセラミック本体を示す斜視図であり、図１１は図９の積層セラミックキャパシタから外部電極を省略して示す分解斜視図であり、図１２は図９の積層セラミックキャパシタを示す断図面である。
ここで、セラミック本体１１０の構造は、前述した一実施形態と同様であるため、重複を避けるためにその具体的な説明を省略し、前述した一実施形態と相違した構造を有する第４〜第６外部電極１４４〜１４６、及び第１及び第２内部電極１２０、１３０について具体的に説明する。
図９〜図１２を参照すると、本実施形態の積層セラミックキャパシタ１００"は、第４〜第６外部電極１４４〜１４６がセラミック本体１１０の第２主面Ｓ２に第１〜第３外部電極１４１〜１４３と対向するように配置される。
このとき、第４〜第６外部電極１４４〜１４６は、必要に応じて、セラミック本体１１０の幅方向の第３及び第４側面Ｓ５、Ｓ６の一部まで伸びて形成されることができる。
上記第４〜第６外部電極１４４〜１４６は、３重層構造で形成され、それぞれの対応する内部電極のリード部と接続されて電気的に連結される第４〜第６導電層１４４ａ〜１４６ａと、第４〜第６導電層１４４ａ〜１４６ａをそれぞれ覆うように形成された第４〜第６ニッケル（Ｎｉ）メッキ層１４４ｂ〜１４６ｂと、第４〜第６ニッケルメッキ層１４４ｂ〜１４６ｂをそれぞれ覆うように形成された第４〜第６スズ（Ｓｎ）メッキ層１４４ｃ〜１４６ｃと、を含む。
第１内部電極１２０は、セラミック本体１１０の第２主面Ｓ２に露出し且つセラミック本体１１０の第２主面Ｓ２に形成された第４及び第５外部電極１４４、１４５とそれぞれ接続される第４及び第５リード部１２３、１２４を有することができる。
第２内部電極１３０は、第３及び第４リード部１２３、１２４の間に配置され、セラミック本体１１０の第２主面Ｓ２に露出し且つ第６外部電極１４６と接続される第６リード部１３２を有することができる。
上記のように、積層セラミックキャパシタ１００"の内部及び外部構造を上下対称構造に形成する場合、キャパシタの方向性を除去することができる。
即ち、積層セラミックキャパシタ１００"が上下対称構造でできているため、基板への実装時に実装面を反対にして発生する不良を防止することができる。
したがって、積層セラミックキャパシタ１００"の第１及び第２主面Ｓ１、Ｓ２のいかなる面も実装面として提供されることができるため、積層セラミックキャパシタ１００"を基板に実装する際に実装面の方向を考慮しなくてもよいという長所がある。
図１３は本発明のさらに他の一実施形態による積層セラミックキャパシタを概略的に示す斜視図であり、図１４は図１３の積層セラミックキャパシタから外部電極を省略して示す分解斜視図であり、図１５は図１３の積層セラミックキャパシタを示す断面図である。
図１３〜図１５を参照すると、本発明のさらに他の一実施形態による積層セラミックキャパシタ１０００は、セラミック本体１１００の内部に誘電体層１１１０を介して複数の第１及び第２内部電極１２００、１３００が交互に形成される。ここで、図面符号１１２０、１１３０は、カバー層を示す。
第１内部電極１２００は、長さ方向に互いに離隔しセラミック本体の第１主面Ｓ１に露出した第１及び第２リード部１２１０、１２２０を有し、第１及び第２端面Ｓ３、Ｓ４から離隔して形成されることができる。
また、第２内部電極１３００は、セラミック本体１１００の第１主面Ｓ１に露出し且つ第１及び第２リード部１２１０、１２２０と長さ方向にずれて重ならないように形成された第３及び第４リード部１３１０、１３２０を有し、第１及び第２端面Ｓ３、Ｓ４から離隔して形成されることができる。
第１及び第２外部電極１４１０、１４２０は、セラミック本体１１００の第１主面Ｓ１に長さ方向に離隔して形成され、第１及び第２リード部１２１０、１２２０とそれぞれ接続されて電気的に連結されることができる。
第３及び第４外部電極１４３０、１４４０は、セラミック本体１１００の第１主面Ｓ１に長さ方向に離隔して形成され、第３及び第４リード部１３１０、１３２０とそれぞれ接続されて電気的に連結されることができる。
また、第１内部電極１２００は、長さ方向に互いに離隔しセラミック本体１１００の第２主面Ｓ２に露出した第５及び第６リード部１２３０、１２４０を有することができる。
また、第２内部電極１３００は、セラミック本体１１００の第２主面Ｓ２に露出し且つ第５及び第６リード部１２３０、１２４０と長さ方向にずれて重ならないように形成された第７及び第８リード部１３３０、１３４０を有することができる。
また、セラミック本体１１００の第２主面Ｓ２には、第５〜第８外部電極１４５０〜１４８０が互いに離隔して形成されることができる。
上記第５及び第６外部電極１４５０、１４６０は第５及び第６リード部１２３０、１２４０とそれぞれ接続されて電気的に連結され、第７及び第８外部電極１４７０、１４８０は第７及び第８リード部１３３０、１３４０とそれぞれ接続されて電気的に連結されることができる。
上記のように構成された本実施形態による積層セラミックキャパシタ１０００は、電流ループの面積がさらに減少し、電流経路がさらに分散されるため、本発明の一実施形態による３端子キャパシタと比べてキャパシタのＥＳＬを約５０％程度低減させることができる。
なお、セラミック本体１１００の構造、第１〜第８外部電極１４１０〜１４８０の３重層構造及び数値の限定事項は、前述した本発明の一実施形態と同様であるため、重複を避けるためにその具体的な説明を省略する。
＜実験例＞
本発明の実施例と比較例による積層セラミックキャパシタは、下記のように製作された。
本発明の実施例と比較例による積層セラミックキャパシタは、下記のように製作された。
まず、チタン酸バリウム（ＢａＴｉＯ３）等のパウダーを含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ ｆｉｌｍ）上に塗布し乾燥して１．８μｍの厚さで製造された複数のセラミックグリーンシートを設ける。
次に、上記セラミックグリーンシート上にスクリーンを用いて内部電極用導電性ペーストを塗布して第１及び第２内部電極１２０、１３０を形成する。
第１内部電極１２０は、上記セラミックグリーンシートの第１主面に露出する第１及び第２リード部１２１、１２２と、第２主面に露出する第４及び第５リード部１２３、１２４と、を有することができる。
第２内部電極１３０は、上記セラミックグリーンシートの第１主面に露出する第３リード部１３１と、第２主面に露出する第６リード部１３２と、を有することができる。
第３リード部１３１は第１及び第２リード部１２１、１２２から離隔して形成され、第６リード部１３２は第４及び第５リード部１２３、１２４から離隔して形成される。
次に、上記複数のセラミックグリーンシートを第１及び第２内部電極１２０、１３０が交互に配置されるように積層する。
次に、両側面に、第１及び第２内部電極１２０、１３０が形成されていないセラミックグリーンシートを少なくとも１層以上それぞれ積層してカバー層１１２、１１３を形成することにより積層体を製造する。
次に、上記積層体を約８５℃で約１，０００ｋｇｆ／ｃｍ２の圧力条件下で等圧圧縮成形（ｉｓｏｓｔａｔｉｃ ｐｒｅｓｓｉｎｇ）する。
次に、圧着が終わった上記セラミック積層体を個別のチップの形に切断する。
次に、切断されたチップを大気雰囲気下で約２３０℃、約６０時間維持して脱バインダーを行う。
次に、約１２００℃で内部電極が酸化されないように、Ｎｉ／ＮｉＯ平衡酸素分圧より低い酸素分圧１０−１１〜１０−１０ａｔｍの還元雰囲気下で焼成してセラミック本体を製造する。
焼成後の積層チップキャパシタのチップのサイズは、長さ×幅（Ｌ×Ｗ）が約２．０ｍｍ×１．２５ｍｍ（Ｌ×Ｗ、いわゆる、２０１２サイズ）であった。ここで、製作公差は、長さ×幅（Ｌ×Ｗ）が±０．１ｍｍの範囲内であった。
次に、セラミック本体１１０の第１及び第２主面Ｓ１、Ｓ２に、第１及び第２内部電極１２０、１３０のそれぞれのリード部に対応して接続されるように第１〜第６外部電極１４１〜１４６を形成する工程を行う。
上記のような工程を経て積層セラミックキャパシタを完成し、高温／耐湿負荷試験における不良発生の有無、及びサイズ不良発生の有無を測定する試験を行い、その結果を表１に示した。
高温負荷試験は８５℃、１．２５×定格電圧で行われ、耐湿負荷試験は８５℃、湿度８５％、１×定格電圧で行われた。
高温／耐湿負荷試験は各サンプル別に試料８００個に対して行われ、サイズ不良発生の有無を測定するテストは各サンプル別に試料１００個に対して行われた。ここで、サイズ不良とは、外部電極の厚さが厚くなりすぎてチップ全体のサイズがスペックを外れる不良のことである。
図５を参照すると、第１リード部１２１においてセラミック本体１１０の第１主面Ｓ１に露出する最外郭部分をＰ、上記Ｐから第１導電層１４１ａの法線方向への第１導電層１４１ａ、第１ニッケルメッキ層１４１ｂ、及び第１スズメッキ層１４１ｃの全体の厚さをａ、上記Ｐから第１導電層１４１ａの法線方向への第１導電層１４１ａの厚さをｂ、上記Ｐから第１導電層１４１ａの法線方向への第１ニッケルメッキ層１４１ｂの厚さをｃと規定する。
ここで、法線Ｌとは、上記Ｐから導電層とニッケルメッキ層との境界面をなす曲線上の一点での接平面Ｔに垂直な直線のことである。
また、上記Ｐから第１導電層１４１ａの法線方向に第１導電層１４１ａに存在するポア（ｐｏｒｅ）ｂｐ１、ｂｐ２の厚さの和をｂｐと規定する。
本実施形態では、外部電極の全体の厚さａに対する、内部電極と直接連結される導電層の厚さｂからポアの厚さｂｐを除いた実厚さ（金属部分だけの厚さ）の比である（ｂ−ｂｐ）／ａが、０．２６４≦（ｂ−ｂｐ）／ａ≦０．６３８の範囲を満たす。
また、内部電極と直接連結される導電層の厚さｂとニッケルメッキ層の厚さｃの比であるｂ／ｃが、０．９３０≦ｂ／ｃ≦５．３９１の範囲を満たす。
上記表１を参照すると、（ｂ−ｂｐ）／ａが０．２６４未満のサンプル１及び２の場合は、高温／耐湿負荷試験において不良が発生し、上記（ｂ−ｂｐ）／ａが０．６３８を超えるサンプル１５及び１６の場合は、外部電極の厚さが厚くなりすぎるため、チップのサイズがスペックを外れるサイズ不良が発生した。
したがって、上記（ｂ−ｂｐ）／ａは０．２６４以上、０．６３８以下であることが好ましい。
また、ｂ／ｃが０．９３０未満のサンプル１及び２の場合は、導電層の厚さｂが小さすぎるため、ニッケルメッキ時にメッキ液の浸透を遮断することができず、高温／耐湿負荷試験において不良が発生し、上記ｂ／ｃが５．３９１を超えるサンプル１５及び１６の場合は、外部電極の厚さが厚くなりすぎるため、チップのサイズがスペックを外れるサイズ不良が発生した。
一方、上記表１に示された結果は、図１及び図６の実施形態による積層セラミックキャパシタの第１〜第３外部電極にも同様に適用されることができる。
＜積層セラミックキャパシタの実装基板＞
図１６は図９の積層セラミックキャパシタが基板に実装された態様を示す斜視図であり、図１７は図９の積層セラミックキャパシタが基板に実装された態様を示す断面図である。
図１６は図９の積層セラミックキャパシタが基板に実装された態様を示す斜視図であり、図１７は図９の積層セラミックキャパシタが基板に実装された態様を示す断面図である。
図１６及び図１７を参照すると、本実施形態による積層セラミックキャパシタ１００"の実装基板２００は、積層セラミックキャパシタ１００"が実装される基板２１０と、基板２１０の上面に互いに離隔して形成された第１〜第３電極パッド２２１、２２２、２２３を含む。
このとき、積層セラミックキャパシタ１００"は、第１〜第３外部電極１４１〜１４３がそれぞれ第１〜第３電極パッド２２１、２２２、２２３上に接触するように位置した状態でハンダ２３０によって基板２１０と電気的に連結されることができる。
なお、図１７の図面符号２２４は接地端子を、図面符号２２５は電源端子を示す。
一方、本実施形態は、図９の積層セラミックキャパシタを実装する形態で示して説明しているが、本発明はこれに限定されるものではない。一例として、図１及び図６に示された積層セラミックキャパシタも類似した構造で基板に実装して実装基板を構成することができる。
また、４端子構造の積層セラミックキャパシタを実装するための基板の場合は基板の上面に４つの電極パッドを形成する等、本発明の基板に備えられる電極パッドは積層セラミックキャパシタの実装構造によって変わっても良く、本発明の実装基板の構造は図面の図示に限定されるものではない。
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
１００、１００'、１００"、１０００ 積層セラミックキャパシタ
１１０、１１００ セラミック本体
１１１、１１１０ 誘電体層
１１２、１１３、１１２０、１１３０ カバー層
１２０、１２００ 第１内部電極
１３０、１３００ 第２内部電極
１４１〜１４６ 第１〜第６外部電極
２００ 実装基板
２１０ 基板
２２１、２２２、２２３ 第１〜第３電極パッド
２３０ ハンダ
１１０、１１００ セラミック本体
１１１、１１１０ 誘電体層
１１２、１１３、１１２０、１１３０ カバー層
１２０、１２００ 第１内部電極
１３０、１３００ 第２内部電極
１４１〜１４６ 第１〜第６外部電極
２００ 実装基板
２１０ 基板
２２１、２２２、２２３ 第１〜第３電極パッド
２３０ ハンダ
Claims (15)
- 複数の誘電体層が積層されたセラミック本体と、
前記セラミック本体内に前記誘電体層を介して交互に配置され、重なり合う第１及び第２本体部、及び前記第１及び第２本体部から前記セラミック本体の同じ一面に露出するように伸び、互いに離隔して形成された第１及び第２リード部をそれぞれ含む複数の第１及び第２内部電極と、
前記セラミック本体の一面に、前記第１及び第２リード部とそれぞれ接続し、互いに離隔して形成された第１及び第２外部電極と、
を含み、
前記第１及び第２外部電極は導電層、ニッケル（Ｎｉ）メッキ層及びスズ（Ｓｎ）メッキ層が前記セラミック本体の一面から順次積層されて形成され、
前記第１及び第２リード部のうち一つにおいて前記セラミック本体の一面に露出する最外郭部分をＰ、前記Ｐから前記導電層の法線方向への前記導電層、前記ニッケルメッキ層、及び前記スズメッキ層の全体の厚さをａ、前記Ｐから前記導電層の法線方向への前記導電層の厚さをｂ、前記Ｐから前記導電層の法線方向に前記導電層に存在するポア（ｐｏｒｅ）の厚さの和をｂｐとしたとき、０．２６４≦（ｂ−ｂｐ）／ａ≦０．６３８を満たし、
前記Ｐから前記導電層の法線方向への前記ニッケルメッキ層の厚さをｃとしたとき、０．９３０≦ｂ／ｃ≦５．３９１を満たす、
積層セラミックキャパシタ。 - 複数の誘電体層が幅方向に積層されるセラミック本体と、
前記誘電体層を介して交互に配置され、複数の第１及び第２内部電極を含む活性層と、
前記第１内部電極から前記セラミック本体の実装面に露出するように伸びて形成され、前記セラミック本体の長さ方向に沿って互いに離隔して配置される第１及び第２リード部と、
前記第２内部電極から前記セラミック本体の実装面に露出するように伸びて形成され、前記第１及び第２リード部の間に配置される第３リード部と、
前記セラミック本体の実装面に前記セラミック本体の長さ方向に沿って互いに離隔して配置され、前記第１及び第２リード部とそれぞれ接続される第１及び第２外部電極と、
前記セラミック本体の実装面に前記第１及び第２外部電極の間に配置され、前記第３リード部と接続される第３外部電極と、
を含み、
前記第１〜第３外部電極は導電層、ニッケル（Ｎｉ）メッキ層及びスズ（Ｓｎ）メッキ層が前記セラミック本体の実装面から順次積層されて形成され、
前記第１〜第３リード部のうち一つにおいて前記セラミック本体の第１主面に露出する最外郭部分をＰ、前記Ｐから前記導電層の法線方向への前記導電層、前記ニッケルメッキ層、及び前記スズメッキ層の全体の厚さをａ、前記Ｐから前記導電層の法線方向への前記導電層の厚さをｂ、前記Ｐから前記導電層の法線方向に前記導電層に存在するポア（ｐｏｒｅ）の厚さの和をｂｐとしたとき、０．２６４≦（ｂ−ｂｐ）／ａ≦０．６３８を満たし、
前記Ｐから前記導電層の法線方向への前記ニッケルメッキ層の厚さをｃとしたとき、０．９３０≦ｂ／ｃ≦５．３９１を満たす、
積層セラミックキャパシタ。 - 前記第１及び第２内部電極は前記セラミック本体の長さ方向の両側面から離隔して配置される、請求項２に記載の積層セラミックキャパシタ。
- 前記第１〜第３外部電極はそれぞれ前記セラミック本体の幅方向の両側面の一部に伸びて形成される、請求項２または３に記載の積層セラミックキャパシタ。
- 前記第１内部電極から前記セラミック本体の実装面と対向する面に露出するように伸びて形成され、前記セラミック本体の長さ方向に伸びて互いに離隔して配置される第４及び第５リード部と、
前記第２内部電極から前記セラミック本体の実装面と対向する面に露出するように伸びて形成され、前記第４及び第５リード部の間に配置される第６リード部と、
前記セラミック本体の実装面と対向する面に配置される絶縁層と、を含む、請求項２〜４のいずれか一項に記載の積層セラミックキャパシタ。 - 前記第１内部電極は長さ方向に互いに離隔し前記セラミック本体の実装面と対向する面に露出する第４及び第５リード部を有し、
前記第２内部電極は前記セラミック本体の実装面と対向する面に露出し且つ前記第４及び第５リード部の間に離隔して形成された第６リード部を有し、
前記セラミック本体の実装面と対向する面に長さ方向に離隔して形成され、前記第４及び第５リード部とそれぞれ接続された第４及び第５外部電極と、
前記セラミック本体の実装面と対向する面に前記第４及び第５外部電極から離隔して形成され、前記第６リード部と接続された第６外部電極と、をさらに含む、請求項２〜５のいずれか一項に記載の積層セラミックキャパシタ。 - 前記第４〜第６外部電極は導電層、ニッケル（Ｎｉ）メッキ層及びスズ（Ｓｎ）メッキ層が前記セラミック本体の実装面と対向する面から順次積層され、
前記第４〜第６リード部のうち一つにおいて前記セラミック本体の実装面と対向する面に露出する最外郭部分をＰ、前記Ｐから前記導電層の法線方向への前記導電層、前記ニッケルメッキ層、及び前記スズメッキ層の全体の厚さをａ、前記Ｐから前記導電層の法線方向への前記導電層の厚さをｂ、前記Ｐから前記導電層の法線方向への前記導電層に存在するポア（ｐｏｒｅ）の厚さの和をｂｐとしたとき、０．２６４≦（ｂ−ｂｐ）／ａ≦０．６３８を満たす、請求項６に記載の積層セラミックキャパシタ。 - 前記第４〜第６外部電極は前記Ｐから導電層の法線方向への前記ニッケルメッキ層の厚さをｃとしたとき、０．９３０≦ｂ／ｃ≦５．３９１を満たす、請求項６または７に記載の積層セラミックキャパシタ。
- 前記第４〜第６外部電極はそれぞれ前記セラミック本体の幅方向の両側面の一部に伸びて形成される、請求項６〜８のいずれか一項に記載の積層セラミックキャパシタ。
- 前記活性層の幅方向の両側面に形成されたカバー層をさらに含む、請求項２〜９のいずれか一項に記載の積層セラミックキャパシタ。
- 複数の誘電体層が幅方向に積層され、対向する厚さ方向の第１及び第２主面、対向する幅方向の第１及び第２側面、及び対向する長さ方向の第１及び第２端面を有するセラミック本体と、
前記セラミック本体の内部に前記誘電体層を介して交互に形成された複数の第１及び第２内部電極を含み、前記第１内部電極が、長さ方向に互いに離隔し前記セラミック本体の第１主面に露出した第１及び第２リード部を有し前記第１及び第２端面から離隔して形成され、前記第２内部電極が、前記セラミック本体の第１主面に露出し且つ前記第１及び第２リード部とずれて形成された第３及び第４リード部を有し前記第１及び第２端面から離隔して形成された活性層と、
前記活性層の両側面に形成されたカバー層と、
前記セラミック本体の第１主面に長さ方向に離隔して形成され、前記第１及び第２リード部とそれぞれ接続された第１及び第２外部電極と、
前記セラミック本体の第１主面に長さ方向に離隔して形成され、前記第３及び第４リード部とそれぞれ接続された第３及び第４外部電極と、
を含み、
前記第１〜第４外部電極は導電層、ニッケル（Ｎｉ）メッキ層及びスズ（Ｓｎ）メッキ層が前記セラミック本体の第１主面から順次積層されて形成され、
前記第１〜第４リード部のうち一つにおいて前記セラミック本体の第１主面に露出する最外郭部分をＰ、前記Ｐから前記導電層の法線方向への前記導電層、前記ニッケルメッキ層、及び前記スズメッキ層の全体の厚さをａ、前記Ｐから前記導電層の法線方向への前記導電層の厚さをｂ、前記Ｐから前記導電層の法線方向に前記導電層に存在するポア（ｐｏｒｅ）の厚さの和をｂｐとしたとき、０．２６４≦（ｂ−ｂｐ）／ａ≦０．６３８を満たし、
前記Ｐから前記導電層の法線方向への前記ニッケルメッキ層の厚さをｃとしたとき、０．９３０≦ｂ／ｃ≦５．３９１を満たす、
積層セラミックキャパシタ。 - 前記第１内部電極は長さ方向に互いに離隔し前記セラミック本体の第２主面に露出した第５及び第６リード部を有し、
前記第２内部電極は前記セラミック本体の第２主面に露出し且つ前記第５及び第６リード部とずれて形成された第７及び第８リード部を有し、
前記セラミック本体の第２主面に長さ方向に離隔して形成され、前記第５及び第６リード部とそれぞれ接続された第５及び第６外部電極と、
前記セラミック本体の第２主面に長さ方向に離隔して形成され、前記第７及び第８リード部とそれぞれ接続された第７及び第８外部電極と、をさらに含む、請求項１１に記載の積層セラミックキャパシタ。 - 前記第５〜第８外部電極は導電層、ニッケル（Ｎｉ）メッキ層及びスズ（Ｓｎ）メッキ層が前記セラミック本体の第２主面から順次積層され、
前記第５〜第８リード部のうち一つにおいて前記セラミック本体の第２主面に露出する最外郭部分をＰ、前記Ｐから前記導電層の法線方向への前記導電層、前記ニッケルメッキ層、及び前記スズメッキ層の全体の厚さをａ、前記Ｐから前記導電層の法線方向への前記導電層の厚さをｂ、前記Ｐから前記導電層の法線方向への前記導電層に存在するポア（ｐｏｒｅ）の厚さの和をｂｐとしたとき、０．２６４≦（ｂ−ｂｐ）／ａ≦０．６３８を満たす、請求項１２に記載の積層セラミックキャパシタ。 - 前記Ｐから前記導電層の法線方向への前記ニッケルメッキ層の厚さをｃとしたとき、０．９３０≦ｂ／ｃ≦５．３９１を満たす、請求項１３に記載の積層セラミックキャパシタ。
- 上部に複数の電極パッドを有する基板と、
前記基板の電極パッド上に実装される請求項１〜１４のいずれか一項に記載の積層セラミックキャパシタと、を含む、積層セラミックキャパシタの実装基板。
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