JP5926962B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体集積回路の微細化技術に関する。本明細書で開示する発明の中には、半導体集積回路を構成する要素としてシリコン半導体の他に化合物半導体によって構成される素子が含まれ、その一例としてワイドギャップ半導体を適用したものが開示される。
半導体記憶装置としてダイナミックＲＡＭ（ＤＲＡＭ）は良く知られた製品であり、今日においても各種電子機器の中で使われている。ＤＲＡＭの中核部を構成するメモリセルは書き込み及び読み出し用のトランジスタとキャパシタによって構成されている。
ＤＲＡＭは、他の半導体集積回路と同様にスケーリング則に従って回路パターンの微細化が進められてきたが、デザインルールを１００ｎｍ以下にすることは難しいと考えられていた時期もあった。その理由の一つとして、トランジスタのチャネル長が１００ｎｍ以下となると、短チャネル効果によりパンチスルー電流が流れやすくなり、トランジスタがスイッチング素子として機能しなくなることが問題視されていた。もっとも、パンチスルー電流を防ぐにはシリコン基板に高濃度の不純物をドーピングすれば良いが、そうするとソースと基板間又はドレインと基板間に接合リーク電流が流れやすくなり、結局はメモリの保持特性を低下させてしまう原因となってしまい、この問題の解決策としては適切ではなかった。
このような問題に対して、メモリセルを構成するトランジスタを３次元に形成し、一つのメモリセルが占める面積を縮小しつつ、トランジスタの実効的なチャネル長を短チャネル効果が生じない程度に維持する方法が考えられてきた。例えば、トランジスタのチャネル部が形成される領域にＵ字状の縦長溝を形成し、その溝の壁面に沿ってゲート絶縁膜を形成し、さらにその溝にゲート電極を埋め込んだ構造である（非特許文献１参照）。
このような構造をチャネル部に有するトランジスタは、ソース領域とドレイン領域の間を流れる電流が溝部分を回り込む形で流れるため実効的なチャネル長が長くなっている。このため、メモリセルに占めるトランジスタの占有面積を縮小しつつ、短チャネル効果を抑制できるといったメリットが得られていた。
Ｋｉｎａｍ Ｋｉｍ、「Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ｓｕｂ−５０ｎｍ ＤＲＡＭ ａｎｄ ＮＡＮＤ Ｆｌａｓｈ Ｍａｎｕｆａｃｔｕｒｉｎｇ」、Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ， ２００５． ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、２００５年１２月、ｐ． ３３３ − ３３６
しかしながら、従来のＤＲＡＭは、データを保持するために数十ミリ秒間隔でリフレッシュをしなければならず、消費電力の増大を招いていた。また、頻繁にトランジスタのオン状態とオフ状態が切り換わるのでトランジスタの劣化が問題となっていた。この問題は、メモリ容量が増大し、トランジスタの微細化が進むにつれて顕著なものとなっていた。
そこで本発明は、半導体記憶装置におけるデータ保持特性の改善を図ることのできる技術を提供することを目的の一とする。また、半導体記憶装置におけるデータ保持特性の改善を図りつつ、消費電力の低減を図ることのできる技術を提供することを目的の一とする。
上記課題を解決するために、ワイドギャップ半導体を有するトランジスタ、特に、ワイドギャップ半導体を有する絶縁ゲート型トランジスタを用いて、回路、具体的には半導体記憶装置を構成する。
ワイドギャップ半導体を有するトランジスタを用いることによって、従来のＤＲＡＭよりも長い間隔でリフレッシュを行うことができ、消費電力の低減を実現できる。また、単位時間あたりのトランジスタのオン状態とオフ状態の切り換え回数が低減されるため、従来のＤＲＡＭよりもトランジスタの寿命を長くすることができる。
また、ワイドギャップ半導体層を用いたトランジスタにおいても、トランジスタの微細化が進むと、短チャネル効果が発現する恐れがある。そこで、ワイドギャップ半導体層を用いた新規のトランジスタ構造を提案する。
本明細書で開示する実施形態の一態様は、絶縁層に第１のトレンチ及び第２のトレンチと、第１のトレンチの底面及び内壁面に接するワイドギャップ半導体層と、ワイドギャップ半導体層上にゲート絶縁層と、ゲート絶縁層上にゲート電極と、第２のトレンチ内を充填する絶縁層と、を有し、ゲート絶縁層は、第２のトレンチの底面及び内壁面上にあり、ゲート電極は、第１のトレンチ内を充填することを特徴とする半導体装置である。第１のトレンチは、ゲート電極用のトレンチであり、第２のトレンチは素子分離用のトレンチである。なお、第１のトレンチの上面形状は、ストライプ形状または棒状であり、第２のトレンチの上面形状は格子形状またはストライプ形状または棒状である。
上記構成において、さらにワイドギャップ半導体層に接するソース電極またはドレイン電極を有することを特徴としている。
ワイドギャップ半導体としては、少なくともシリコンの１．１ｅＶよりも大きい禁制帯幅を持つ酸化物半導体（例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体は３．１５ｅＶ、インジウム錫亜鉛酸化物半導体は、２．６ｅＶ〜２．８ｅＶ以上、酸化インジウムは約３．０ｅＶ、インジウム錫酸化物は約３．０ｅＶ、インジウムガリウム酸化物は約３．３ｅＶ、インジウム亜鉛酸化物は約２．７ｅＶ、酸化錫は約３．３ｅＶ、酸化亜鉛は約３．３７ｅＶなど）や、ＧａＮ（約３．４ｅＶ）などが挙げられる。
また、上記ワイドギャップ半導体層のチャネル長方向の断面形状は、第１のトレンチの断面形状に沿って湾曲した形状、即ちＵ字形状となっており、第１のトレンチの深さが深くなればなるほどトランジスタのチャネル長が長くなる構造である。
また、本明細書で開示するトレンチ構造のトランジスタは、ソース電極とドレイン電極との距離を狭くしても第１のトレンチの深さを適宜設定することで、短チャネル効果の発現を抑制することができる。
半導体記憶装置におけるデータ保持特性の改善を実現できる。また、半導体記憶装置におけるデータ保持特性の改善を図りつつ、消費電力の低減を実現できる。
本発明の一態様を示す断面図及び上面図である。 本発明の一態様を示す断面図および回路図である。 本発明の一態様を示す断面図である。 本発明の一態様を示す回路図、及び概念図である。 本発明の一態様を示す断面図である。 計算に用いた構造断面図と計算結果である。 計算に用いた構造断面図と計算結果である。 計算に用いた構造断面図と計算結果である。 本発明の一態様を示す回路図である。 本発明の一態様を示す携帯機器のブロック図である。 本発明の一態様を示す半導体装置のブロック図である。 本発明の一態様を示す電子書籍のブロック図である。 本発明の一態様に係る酸化物材料の構造を説明する図。 本発明の一態様に係る酸化物材料の構造を説明する図。 本発明の一態様に係る酸化物材料の構造を説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
本実施の形態では、本発明の一態様であるトランジスタの構造および作製方法について、図１を用いて説明する。図１（Ａ）はトランジスタ１６２のチャネル長方向の断面図の一例を示している。また、図１（Ｂ）はトランジスタ１６２とトランジスタ１６３の素子分離領域１６５の断面図の一例を示している。また、図１（Ｃ）はトランジスタ１６２とトランジスタ１６３の上面図の一例を示している。なお、図１（Ｂ）はトランジスタ１６２のチャネル幅方向の断面図の一部であり、図１（Ｃ）中の鎖線Ｄ１−Ｄ２で切断した断面に相当する。また、図１（Ａ）は、図１（Ｃ）中の鎖線Ａ１−Ａ２で切断した断面に相当する。
まず、半導体基板上に酸化膜からなる絶縁層１３０を形成する。そして絶縁層１３０に複数のトレンチ（溝とも呼ぶ）を形成する。そしてトレンチを覆うようにワイドギャップ半導体層１４４を形成する。トレンチの形成方法は公知の技術を用いればよく、本実施の形態では約０．４μｍの深さのトレンチを形成する。また、本実施の形態では、ゲート電極用のトレンチを一回のエッチングまたは複数回のエッチングによって形成する。
半導体基板としては、ＳＯＩ基板、ＭＯＳＦＥＴ構造のトランジスタを含む駆動回路が形成された半導体基板、容量が形成された半導体基板などを用いる。
絶縁層１３０は、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することができる。
ワイドギャップ半導体層１４４の膜厚は、１ｎｍ以上１００ｎｍ以下とし、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、塗布法、印刷法等を適宜用いることができる。また、ワイドギャップ半導体層１４４は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置、所謂ＣＰスパッタ装置（Ｃｏｌｕｍｎａｒ Ｐｌａｓｍａ Ｓｐｕｔｔｅｒｉｎｇ ｓｙｓｔｅｍ）を用いて成膜してもよい。
ワイドギャップ半導体層１４４の材料としては、少なくともシリコンよりも大きい禁制帯幅を持つ酸化物半導体や、窒化ガリウム、酸化窒化ガリウム、酸化窒化ガリウム亜鉛を用いる。シリコンよりも大きい禁制帯幅を持つ酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
また、Ｉｎ−Ｓｎ−Ｚｎ系酸化物は、ＩＴＺＯ（登録商標）と呼ぶことができ、用いるターゲットの組成比は、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、または２０：４５：３５などとなる酸化物ターゲットを用いる。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２を満たすことを言い、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
本実施の形態では、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌともいう。）を含む酸化物について説明する。
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。
ＣＡＡＣに含まれる結晶構造の一例について図１３乃至図１５を用いて詳細に説明する。なお、特に断りがない限り、図１３乃至図１５は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１３において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
図１３（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１３（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１３（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１３（Ａ）に示す小グループは電荷が０である。
図１３（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１３（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１３（Ｂ）に示す構造をとりうる。図１３（Ｂ）に示す小グループは電荷が０である。
図１３（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１３（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１３（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１３（Ｃ）に示す小グループは電荷が０である。
図１３（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１３（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１３（Ｄ）に示す小グループは電荷が＋１となる。
図１３（Ｅ）に、２個のＺｎを含む小グループを示す。図１３（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１３（Ｅ）に示す小グループは電荷が−１となる。
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
ここで、これらの小グループ同士が結合する規則について説明する。図１３（Ａ）に示す６配位のＩｎの上半分の３個のＯは下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｉｎを有する。図１３（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図１３（Ｃ）に示す４配位のＺｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。その理由を以下に示す。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
図１４（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１４（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１４（Ｃ）は、図１４（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
図１４（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１４（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１４（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
図１４（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１３（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
具体的には、図１４（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物、などを用いた場合も同様である。
例えば、図１５（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
図１５（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
図１５（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１５（Ｃ）は、図１５（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１５（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
次いで、ワイドギャップ半導体層１４４上に接し、ソース電極またはドレイン電極として機能する電極１４２ａ、１４２ｂを形成する。電極１４２ａ、電極１４２ｂは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。
また、ワイドギャップ半導体層１４４としてＧａＮを用いる場合、ソース電極またはドレイン電極として機能する電極１４２ａ、１４２ｂの材料は、チタンなどを用い、電極１４２ａ、１４２ｂとワイドギャップ半導体層１４４の間には、二次元電子ガスを形成するためのバッファ層として窒化アルミニウムガリウム（ＡｌＧａＮ）を用いる。
また、電極１４２ａ、１４２ｂを保護するため、絶縁層１４３ａ、１４３ｂを形成する。次いで、ＣＭＰ（化学的機械的研磨）などを用いて平坦化処理を行う。この平坦化処理の際、絶縁層１４３ａ、１４３ｂは、電極１４２ａ、１４２ｂを削らないためのバッファ層として機能する。
次いで、チャネル長方向の素子分離用のトレンチと、チャネル幅方向の素子分離用のトレンチを形成する。これらの素子分離用のトレンチは、繋がった上面パターン形状としてもよいし、独立した上面パターン形状としてもよい。本実施の形態では、トレンチの形成によってワイドギャップ半導体層の分離を行うため、図１（Ｃ）において、これらのトレンチのパターンは、繋がった上面パターン形状（格子状）としている。チャネル幅方向の素子分離用のトレンチの形成の際に、電極１４２ａと電極１４２ｂの分離も行うことができる。なお、素子分離用のトレンチの形成のタイミングは、特に限定されない。また、素子分離用のトレンチの深さは、素子分離が十分行えるのであれば、ゲート電極用のトレンチと同じ底面の水平位置となる深さに限定されない。ゲート電極用トレンチよりも素子分離用のトレンチの底面の水平位置を深くすることで確実に素子分離を行うことができる。
次いで、ワイドギャップ半導体層１４４の一部、ソース電極またはドレイン電極として機能する電極１４２ａ、１４２ｂ、及び絶縁層１４３ａ、１４３ｂを覆うゲート絶縁層１４６を形成する。また、チャネル長方向の素子分離用のトレンチの内壁及び底面と、チャネル幅方向のトレンチの内壁及び底面にもゲート絶縁層１４６を成膜する。
ゲート絶縁層１４６の膜厚は、１ｎｍ以上１００ｎｍ以下とし、スパッタリング法、ＭＢＥ法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ法、塗布法、印刷法等を適宜用いることができる。また、ゲート絶縁層１４６は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置、所謂ＣＰスパッタ装置を用いて成膜してもよい。
ゲート絶縁層１４６の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することができる。さらに、ゲート絶縁層１４６は、作製するトランジスタのサイズやゲート絶縁層１４６の段差被覆性を考慮して形成することが好ましい。本実施の形態では、ゲート絶縁層１４６として、ＳｉＯ２＋α（ただし、α＞０）である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁層１４６として用いることで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体に酸素を供給することができ、特性を良好にすることができる。
また、ゲート絶縁層１４６の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などのｈｉｇｈ−ｋ材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁層１４６は、単層構造としても良いし、積層構造としても良い。
そして、ゲート電極用のトレンチ内に充填されるように、ゲート電極１４８ａをゲート絶縁層１４６上に形成する。ゲート電極１４８ａの材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。ゲート電極１４８ａは、単層構造としてもよいし、積層構造としてもよい。
ゲート絶縁層１４６と接するゲート電極１４８ａの一層として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いる。これらの膜は５電子ボルト、好ましくは５．５電子ボルト以上の仕事関数を有し、ゲート電極として用いた場合、トランジスタのしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
ゲート電極用のトレンチ内にゲート電極１４８ａを形成した段階で、トレンチ構造のトランジスタ１６２が形成される。
次いで、ゲート電極１４８ａ、１４８ｂを覆う絶縁層１４９を形成する。絶縁層１４９は段差被覆性のよい絶縁膜を用いることが好ましい。絶縁層１４９の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することができる。本実施の形態では、絶縁層１４９の材料として酸化アルミニウム膜を用いる。図１（Ａ）及び図１（Ｂ）においては、ワイドギャップ半導体層１４４の側面に接してゲート絶縁層１４６が形成され、さらに絶縁層１４９が形成される。従って、本実施の形態では、ＳｉＯ２＋α（ただし、α＞０）である酸化シリコン膜でワイドギャップ半導体層１４４の側面を覆い、酸化アルミニウム膜が酸化シリコン膜を覆うことによって酸化シリコン膜中の酸素が拡散し、酸素が絶縁層１４９を通過しないようにブロックしている。
絶縁層１４９を形成した後、素子分離用のトレンチを充填するための絶縁層１５０をＣＶＤ法などにより形成する。素子分離用のトレンチに絶縁層１５０を充填することによって素子分離領域１６１、１６５が形成される。なお、絶縁層１５０の形成前に、素子分離用のトレンチにはゲート絶縁層１４６、絶縁層１４９を積層させておくことで、絶縁層１５０を充填する領域を小さくし、絶縁層１５０の充填をスムーズに行うことができる。その後、ＣＭＰなどを用いて平坦化処理を行い、図１（Ａ）及び図１（Ｂ）に示す構造を得ることができる。
また、図１（Ｂ）に示すように、トランジスタ１６２のゲート電極１４８ａと、隣り合うトランジスタ１６３のゲート電極１４８ｂとの間にも絶縁層１５０が充填され、ゲート電極同士の短絡防止が図られている。また、図１（Ａ）に示すように、トランジスタ１６２のソース電極またはドレイン電極として機能する電極と、チャネル長方向に隣り合うトランジスタのソース電極またはドレイン電極として機能する電極との間にも絶縁層１５０が充填され、ソース電極またはドレイン電極の短絡防止も図られている。
本実施の形態では、０．４μｍのトレンチ内壁に接してワイドギャップ半導体層１４４を形成するため、チャネル長は約０．８μｍ以上となる。ワイドギャップ半導体層１４４として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いた場合、０．８μｍ以上のチャネル長とすることで、ノーマリーオフのトランジスタとすることができ、ショートチャネル効果も生じないようにすることができる。また、トレンチ構造を採用することで、トランジスタの平面面積を縮小できるため、高集積化が可能である。
（実施の形態２）
図１に示すトランジスタ１６２を使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を図２に示す。
トランジスタ１６２は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
図２（Ａ）は、半導体装置の断面の一例を示している。
図２（Ａ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。トランジスタ１６２は、実施の形態１と同一であるため、図２（Ａ）、（Ｂ）において図１（Ａ）と同じ箇所は、同じ符号を用いて説明する。
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するためにワイドギャップ半導体をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図２（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０と、を有する。
トランジスタ１６０の金属化合物領域１２４の一部には、電極１２６が接続されている。ここで、電極１２６は、トランジスタ１６０のソース電極やドレイン電極として機能する。また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層が設けられており、トランジスタ１６０を覆うように絶縁層１３０が設けられている。なお、高集積化を実現するためには、図２（Ａ）に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１２０を設けても良い。
図２（Ａ）に示すようにトランジスタ１６２は、ワイドギャップ半導体層１４４を有するトレンチ構造のトランジスタである。
ここで、ワイドギャップ半導体層１４４は、高純度化されたものであることが望ましい。高純度化されたワイドギャップ半導体を用いることで、極めて優れた電気特性のトランジスタ１６２を得ることができる。
なお、図２（Ａ）のトランジスタ１６２では、微細化に起因して素子間に生じるリークを抑制するために、素子分離領域１６１を設けている。さらに素子分離領域１６１に囲まれた領域よりも小さく島状に加工されたワイドギャップ半導体層１４４を用いているが、実施の形態１に示したように、素子分離用のトレンチを形成するまで島状に加工されていない構成を採用しても良い。ワイドギャップ半導体層を島状に加工しない場合には、加工の際のエッチングによるワイドギャップ半導体層１４４の汚染を防止できる。勿論、ワイドギャップ半導体層を島状に加工しない場合には、工程数の削減も図ることができる。また、素子分離領域１６１に囲まれた領域よりも小さく島状に加工されたワイドギャップ半導体層を用いる場合、素子分離用のトレンチの形成によってワイドギャップ半導体層を分断する必要がないため、素子分離用のトレンチの底面の水平位置はゲート電極用のトレンチよりも浅くできる、或いは素子分離用のトレンチ形成のトータル面積を減らすことができる。
トランジスタ１６２上には、絶縁層１５１が設けられており、絶縁層１５１上にはゲート電極１４８ａと電気的に接続する電極１５３が設けられている。そして、電極１５３上には絶縁層１５２が設けられている。そして、ゲート絶縁層１４６、絶縁層１５０、絶縁層１５１、絶縁層１５２などに形成された開口には、電極１５４が設けられ、絶縁層１５２上には電極１５４と接続する配線１５６が形成される。なお、図２（Ａ）では電極１２６および電極１５４を用いて、金属化合物領域１２４、電極１４２ｂ、および配線１５６を接続しているが、開示する発明はこれに限定されない。例えば、電極１４２ｂを直接、金属化合物領域１２４に接触させても良い。または、配線１５６を直接、電極１４２ｂに接触させても良い。
次に、図２（Ａ）に対応する回路構成の一例を図２（Ｂ）に示す。
図２（Ｂ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極またはドレイン電極の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイン電極の他方は、キャパシタ１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、キャパシタ１６４の電極の他方は電気的に接続されている。
キャパシタ１６４は、トランジスタ１６０やトランジスタ１６２の作製プロセスと同じ工程で一対の電極と、その間に挟まれる誘電体となる絶縁層で形成することができる。なお、トランジスタ１６０やトランジスタ１６２の作製プロセスと同じ工程で形成することに限定されず、キャパシタ１６４の層を別途、トランジスタ１６２の上方に設けてもよい。例えば、トレンチ型のキャパシタやスタック型のキャパシタを別途、トランジスタの１６２の上方、或いは、トランジスタ１６０の下方に形成し、３次元的に積み重ねることで高集積化を図ってもよい。
図２（Ｂ）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、およびキャパシタ１６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保持）。
また、バックゲート電極を設けてもよく、バックゲート電極に電圧を印加することによってトランジスタ１６２のノーマリーオフ化を確実なものとすることが好ましい。
本実施の形態は、実施の形態１と自由に組み合わせることができる。
（実施の形態３）
本実施の形態においては、図１に示すトランジスタ１６２を使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態２に示した構成と異なる構成について図３を用いて説明を行う。
図３に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ３５０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。また、上部、及び下部の半導体材料には、複数のトランジスタが形成されているが、代表的にトランジスタ３５０、及びトランジスタ１６２について、説明を行う。なお、線Ｂ１−Ｂ２で切断された図３は、トランジスタのチャネル長方向に垂直な断面図に相当する。
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
また、上部に第２の半導体材料を用いたトランジスタ１６２は、先の実施の形態１、および実施の形態２に記載したトランジスタ１６２と同一であるため、図３において図１（Ａ）と同じ箇所は、同じ符号を用いており、詳細な説明は省略する。
ここでは、下部の第１の半導体材料を用いたトランジスタ３５０について、以下説明を行う。
トランジスタ３５０は、半導体基板３１０、ゲート絶縁層３１４、半導体層３１６、導電層３１８、保護絶縁層３２０、サイドウォール絶縁層３２２、不純物領域３２４、及び絶縁層３２６により構成されている。なお、半導体層３１６、及び導電層３１８はゲート電極として機能し、不純物領域３２４は、ソース領域またはドレイン領域として機能する。
また、トランジスタ３５０は、隣接して、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）領域３１２を有している。
ＳＴＩ領域３１２としては、まず、半導体基板３１０の上に所望の領域に保護絶縁膜を形成し、エッチングを行うことでトレンチ（溝ともいう）が形成される。トレンチを形成した後、絶縁誘電体膜をトレンチに埋め込むことでＳＴＩ領域３１２を形成することができる。絶縁誘電体膜としては、酸化シリコン膜、窒化シリコン膜などを用いることができる。
次に、トランジスタ３５０の詳細な説明を行う。トランジスタ３５０のゲート絶縁層３１４としては、ＳＴＩ領域３１２が形成された半導体基板３１０に、絶縁膜を形成した後、所望の位置にパターニング、エッチングを行い、半導体基板３１０にＳＴＩ領域３１２とは異なる深さのトレンチを形成する。その後、酸素雰囲気内にて加熱処理を行うことで、トレンチ内の半導体基板３１０が酸化され、ゲート絶縁層３１４を形成することができる。
ゲート絶縁層３１４形成後に、ＬＰＣＶＤ法などを用いて、シリコン膜を形成する。なお、該シリコン膜にｎ＋、ｐ＋のドーピング処理、または加熱処理等を行い、所謂ポリシリコンとして導電性の高い半導体層を形成する。その後、該半導体層の上にスパッタリング法などにより、金属膜を成膜する。金属膜としては、タングステン、チタン、コバルト、ニッケル、または、タングステン、チタン、コバルト、ニッケルを含む合金膜、金属窒化膜、シリサイド膜などを適宜用いることができる。該金属膜上の所望の領域にパターニングを行い、エッチングすることで、導電層３１８が形成される。また、導電層３１８をマスクとして半導体層をエッチングすることで、半導体層３１６を形成することができる。なお、導電層３１８と半導体層３１６はトランジスタ３５０のゲート電極として機能する。
次に、導電層３１８の上に、保護絶縁層３２０を形成する。保護絶縁層３２０としては、プラズマＣＶＤ法などを用い、酸化シリコン膜、窒化シリコン膜などを成膜し、所望の領域にパターニング、エッチング処理を行うことで形成することができる。
次に、半導体基板３１０、および保護絶縁層３２０を覆うようにプラズマＣＶＤ法などにより、窒化シリコン膜を成膜し、エッチバックを行うことで、サイドウォール絶縁層３２２を形成することができる。
次に、保護絶縁層３２０、及びサイドウォール絶縁層３２２をマスクとして、ドーピング処理を行うことで、不純物領域３２４を形成する。なお、ドーパントとしては、ボロンやリンなどを用いればよく、不純物領域３２４として用いるドーパントによりｎ＋領域、ｐ＋領域など適宜形成することができる。なお、不純物領域３２４は、トランジスタ３５０のソース領域またはドレイン領域として機能する。
次に、不純物領域３２４、保護絶縁層３２０、及びサイドウォール絶縁層３２２を覆うように絶縁層３２６を形成する。絶縁層３２６としては、プラズマＣＶＤ法などにより酸化シリコン膜などを用いて形成することができる。
次に、絶縁層３２６の所望の領域に開口部を設け、不純物領域３２４と電気的に接続する接続電極３２５、及び接続電極３３１を形成する。なお、接続電極３２５、及び接続電極３３１形成後に、絶縁層３２６、接続電極３２５、および接続電極３３１の表面を平坦化させるＣＭＰ処理などを行ってもよい。
次に、絶縁層３２６、接続電極３２５、及び接続電極３３１の上に、スパッタリング法などを用いて導電膜を成膜し、所望の領域にパターニングを行い、エッチングすることで、電極３２８、及び電極３３２を形成する。電極３２８、及び電極３３２に使用できる材料としては、タングステン、銅、チタンなど適宜用いることができる。
次に、絶縁層３２６、電極３２８、及び電極３３２上に絶縁層３２９を形成する。絶縁層３２９としては、絶縁層３２６と同様の材料、及び手法により形成することができる。
以上の工程により、第１の半導体材料を用いたトランジスタ３５０が形成された半導体基板３１０を形成することができる。
ここで、下部の第１の半導体材料を用いたトランジスタ３５０と、上部の第２の半導体材料を用いたトランジスタ１６２の接続関係について以下説明を行う。
トランジスタ３５０は、不純物領域３２４と、接続電極３２５と、電極３２８と、接続電極３３０とにより、トランジスタ１６２と電気的に接続されている。また、他方では、不純物領域３２４と、接続電極３３１と、電極３３２と、接続電極３３４と、電極３３６と、接続電極３３８により、配線１５６と電気的に接続されている。
また、トランジスタ３５０のゲート電極（すなわち、半導体層３１６、及び導電層３１８）は、トランジスタ１６２のソース電極と電気的に接続している。ただし、図３においては、トランジスタ３５０のゲート電極と、トランジスタ１６２のソース電極の接続は示されておらず、３次元方向で接続を行っている。
以上のように、上部に形成された複数のメモリセルは、ワイドギャップ半導体の一つである酸化物半導体を用いたトランジスタにより形成されている。酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、一方で周辺回路では、酸化物半導体以外の半導体材料が用いられている。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態においては、図１に示すトランジスタ１６２を使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態２、及び実施の形態３に示した構成と異なる構成について、図４、及び図５を用いて説明を行う。
図４（Ａ）は、半導体装置の回路構成の一例を示し、図４（Ｂ）は半導体装置の一例を示す概念図である。まず、図４（Ａ）に示す半導体装置について説明を行い、続けて図４（Ｂ）に示す半導体装置について、以下説明を行う。
図４（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１６２のソース電極又はドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ１６２のゲート電極とは電気的に接続され、トランジスタ１６２のソース電極又はドレイン電極とキャパシタ２５４の第１の端子とは電気的に接続されている。
ワイドギャップ半導体層として酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、キャパシタ２５４の第１の端子の電位（あるいは、キャパシタ２５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。また、ワイドギャップ半導体層として酸化物半導体を用いたトランジスタ１６２では、短チャネル効果が現れにくいというメリットもある。
次に、図４に示す半導体装置（メモリセル２５０）に、情報の書き込みおよび保持を行う場合について説明する。
まず、ワード線ＷＬの電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、キャパシタ２５４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、キャパシタ２５４の第１の端子の電位が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいから、キャパシタ２５４の第１の端子の電位（あるいはキャパシタに蓄積された電荷）は長時間にわたって保持することができる。
次に、情報の読み出しについて説明する。トランジスタ１６２がオン状態となると、浮遊状態であるビット線ＢＬとキャパシタ２５４とが導通し、ビット線ＢＬとキャパシタ２５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、キャパシタ２５４の第１の端子の電位（あるいはキャパシタ２５４に蓄積された電荷）によって、異なる値をとる。
例えば、キャパシタ２５４の第１の端子の電位をＶ、キャパシタ２５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ＊ＶＢ０＋Ｃ＊Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態として、キャパシタ２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝ＣＢ＊ＶＢ０＋Ｃ＊Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝ＣＢ＊ＶＢ０＋Ｃ＊Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
このように、図４（Ａ）に示す半導体装置は、トランジスタ１６２のオフ電流が極めて小さいという特徴から、キャパシタ２５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
次に、図４（Ｂ）に示す半導体装置について、説明を行う。
図４（Ｂ）に示す半導体装置は、上部に記憶素子として図４（Ａ）に示したメモリセル２５０を複数有するメモリセルアレイ２５１、及び図４（Ａ）に示したメモリセル２５０を複数有するメモリセルアレイ２５２を有し、下部に、メモリセルアレイ２５１、及びメモリセルアレイ２５２を動作させるために必要な周辺回路２５３を有する。なお、本実施の形態においてメモリセルアレイ２５２は、メモリセルアレイ２５１と周辺回路２５３の中部に位置しているが、周辺回路２５３に対しては、上部に位置しているため、メモリセルアレイ２５１、メモリセルアレイ２５２は、上部に位置しているとする。
図４（Ｂ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１、及びメモリセルアレイ２５２の直下に設けることができるため、且つ、メモリセルアレイ２５１とメモリセルアレイ２５２も積層構造とすることにより、半導体装置の小型化を図ることができる。
次に、図４（Ｂ）に示した半導体装置の具体的な構成について図５を用いて説明を行う。
図５に示す半導体装置は、上部に多層に形成された複数のメモリセル（メモリセル４５２ａ、及びメモリセル４５２ｂ）を有し、下部に周辺回路４００を有する。下部の周辺回路４００は、第１の半導体材料を用いたトランジスタ４５０を有し、上部に多層に形成された複数のメモリセル（メモリセル４５２ａ、及びメモリセル４５２ｂ）は、第２の半導体材料を用いたトランジスタ１６２を有するものである。なお、線Ｃ１−Ｃ２で切断された図５は、トランジスタのチャネル長方向に垂直な断面図に相当する。
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
また、上部に第２の半導体材料を用いたトランジスタ１６２は、先の実施の形態１乃至実施の形態３に記載したトランジスタ１６２と同一であるため、図５において図１（Ａ）と同じ箇所は、同じ符号を用いており、詳細な説明は省略する。ここでは、下部の第１の半導体材料を用いたトランジスタ４５０について、以下説明を行う。
図５におけるトランジスタ４５０は、半導体材料（例えば、シリコンなど）を含む基板４０２に設けられたチャネル形成領域４０４と、チャネル形成領域４０４を挟むように設けられた不純物領域４０６および高濃度不純物領域４０８（これらをあわせて単に不純物領域とも呼ぶ）と、高濃度不純物領域４０８に接する金属化合物領域４１０と、チャネル形成領域４０４の上に設けられたゲート絶縁層４１１と、ゲート絶縁層４１１に接して設けられたゲート電極層４１２と、不純物領域と電気的に接続するソース電極またはドレイン電極４１８ａ、およびソース電極またはドレイン電極４１８ｂを有する。
ここで、ゲート電極層４１２の側面にはサイドウォール絶縁層４１４が設けられている。また、基板４０２上にはトランジスタ４５０を囲むように素子分離絶縁層４０３が設けられており、トランジスタ４５０を覆うように、層間絶縁層４２０および層間絶縁層４２２が設けられている。ソース電極またはドレイン電極４１８ａ、およびソース電極またはドレイン電極４１８ｂは、層間絶縁層４２０および層間絶縁層４２２に形成された開口を通じて、金属化合物領域４１０と電気的に接続されている。つまり、ソース電極またはドレイン電極４１８ａ、およびソース電極またはドレイン電極４１８ｂは、金属化合物領域４１０を介して高濃度不純物領域４０８および不純物領域４０６と電気的に接続されている。なお、トランジスタ４５０の集積化などのため、サイドウォール絶縁層４１４が形成されない場合もある。また、層間絶縁層４２２の上に、トランジスタ４５０のソース電極またはドレイン電極４１８ａ、およびソース電極またはドレイン電極４１８ｂと、電気的に接続する電極４２４ａ、電極４２４ｂ、及び電極４２４ｃを有し、層間絶縁層４２２、電極４２４ａ、電極４２４ｂ、及び電極４２４ｃを覆う、絶縁層４２５により平坦化されている。
電極４２４ｃは、接続電極４２６によって、電極４２８と電気的に接続されている。なお、電極４２８は、トランジスタ１６２のソース電極層及びドレイン電極層と同じ層にて形成されている。
また、配線４３２は、接続電極４３０によって、電極４２８と電気的に接続されており、接続電極４３４によって、トランジスタ１６２のソース電極層及びドレイン電極層と同じ層で形成された電極４３６と電気的に接続されている。また、電極４３６は、接続電極４３８によって、配線４４０と電気的に接続されている。
電極４２４ｃ、配線４３２、及び配線４４０によって、メモリセル間の電気的接続や、周辺回路４００とメモリセルとの電気的接続等を行うことができる。
なお、図５に示した半導体装置では、２つのメモリセル（メモリセル４５２ａと、メモリセル４５２ｂ）が積層された構成を例示したが、積層するメモリセルの数はこれに限定されない。３つ以上のメモリセルを積層する構成としても良い。
また、図５に示した半導体装置では、メモリセル４５２ａと、メモリセル４５２ｂと、周辺回路４００との接続には、電極４２４ｃ、電極４２８、配線４３２、電極４３６、及び配線４４０によって、接続する構成について例示したがこれに限定されない。メモリセル４５２ａ、メモリセル４５２ｂ、及び周辺回路４００との間には、二つ以上の配線層、及び電極が設けられる構成としてもよい。
以上のように、上部に多層に形成された複数のメモリセルは、ワイドギャップ半導体層として酸化物半導体を用いたトランジスタにより形成されている。ワイドギャップ半導体層として酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、一方で周辺回路では、酸化物半導体以外の半導体材料が用いられている。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、先の実施の形態で説明した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図９乃至図１２を用いて説明する。
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭは使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合以下の特徴がある。
通常のＳＲＡＭは、図９（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし１つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。
それに対して、ＤＲＡＭはメモリセルが図９（Ｂ）に示すようにトランジスタ８１１、保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて駆動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。
次に、図１０は携帯機器のブロック図である。図１０に示す携帯機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス９０９（ＩＦ９０９）を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
次に、図１１はディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用した例である。図１１に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５およびメモリコントローラ９５１により構成されている。また、メモリ回路９５０は、信号線から入力された画像データ（入力画像データ）、メモリ９５２、及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６により読み出される。
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。
このようにメモリ９５２、及びメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９５２、及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２、及びメモリ９５３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
次に、図１２は電子書籍のブロック図である。図１２はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。
ここでは、図１２のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路１００７の役割は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ１００４にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
本実施例では、実施の形態１に示すトレンチ構造のトランジスタに短チャネル効果が発現するかを確認するため、計算を行った。
計算には、計算にはシノプシス社製デバイスシミュレーションソフトＳｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。
図６（Ａ）に計算に用いた構造および個々のサイズを示す。ゲート絶縁層の膜厚を５ｎｍ、ワイドギャップ半導体層の膜厚を５ｎｍとし、ゲート電極用のトレンチの深さを０．４μｍと設定する。図６（Ａ）は、トレンチの底部の長さ（チャネル長方向の長さ）が９０ｎｍ、ソース電極とドレイン電極の間隔（チャネル長方向の長さ）が１１０ｎｍであるトレンチ構造のトランジスタである。ワイドギャップ半導体層の材料は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体（バンドギャップ３．１５ｅＶ、電子親和力４．６ｅＶ、電子移動度１０ｃｍ２／Ｖｓ）を用い、ワイドギャップ半導体層に接する電極（ソース電極とドレイン電極）の仕事関数を４．６ｅＶ、ゲート電極の仕事関数を５．５ｅＶとする。このトレンチ構造のトランジスタのＶｇ−Ｉｄ特性（Ｖｄｓ＝１Ｖ、温度２７℃）を計算した結果が図６（Ｂ）である。
また、図７（Ａ）は、トレンチの底部の長さ（チャネル長方向の長さ）が６０ｎｍ、ソース電極とドレイン電極の間隔（チャネル長方向の長さ）が８０ｎｍであるトレンチ構造のトランジスタである。トレンチの底部の長さとソース電極とドレイン電極の間隔以外は図６（Ｂ）と同じ条件で計算した結果が図７（Ｂ）である。
また、図８（Ａ）は、トレンチの底部の長さ（チャネル長方向の長さ）が３０ｎｍ、ソース電極とドレイン電極の間隔（チャネル長方向の長さ）が５０ｎｍであるトレンチ構造のトランジスタである。トレンチの底部の長さとソース電極とドレイン電極の間隔以外は図６（Ｂ）と同じ条件で計算した結果が図８（Ｂ）である。
計算の結果、図６（Ａ）、図７（Ａ）、及び図８（Ａ）の構造全てのトランジスタ特性はほぼ同等であった。それぞれのトランジスタのしきい値（Ｖｔｈ）は、０．８Ｖ、Ｓ値は６０ｍＶ／ｄｅｃと良好な値を示した。
これらの計算結果から、ソース電極とドレイン電極の間隔（チャネル長方向の長さ）を５０ｎｍに狭めても、しきい値のマイナスシフトやＳ値の増大といった短チャネル効果は発現せず、良好なトランジスタ特性を示している。
比較のため、トレンチ構造ではなく、プレナー型のトランジスタの構造を用いて同様の計算を行ったところ、ソース電極とドレイン電極の間隔（チャネル長方向の長さ）を狭めると、チャネル長も狭くなり、しきい値のマイナスシフトやＳ値の増大といった短チャネル効果が発現し、さらにはゲートに負のバイアスを印加したときのリーク電流（オフ電流）の増大も確認された。
この比較のための計算結果と比べ、図６（Ｂ）、図７（Ｂ）、及び図８（Ｂ）の計算結果は、良好であり、実施の形態１に示すトランジスタ構造とすることでソース電極とドレイン電極の間隔（チャネル長方向の長さ）を狭めても実効的なチャネル長の変化は少ないため、短チャネル効果は発現せず、オフ電流を低く抑えることができる。その結果、保持特性が良好なメモリセルを作ることが可能になる。
１００ 基板
１０８ ゲート絶縁層
１１０ ゲート電極
１１６ チャネル形成領域
１２０ 不純物領域
１２４ 金属化合物領域
１２６ 電極
１３０ 絶縁層
１４２ａ、１４２ｂ 電極
１４３ａ、１４３ｂ 絶縁層
１４４ ワイドギャップ半導体層
１４６ ゲート絶縁層
１４８ａ、１４８ｂ ゲート電極
１４９ 絶縁層
１５０ 絶縁層
１５１ 絶縁層
１５２ 絶縁層
１５３ 電極
１５４ 電極
１５６ 配線
１６０ トランジスタ
１６１ 素子分離領域
１６２ トランジスタ
１６３ トランジスタ
１６４ キャパシタ
１６５ 素子分離領域
２５０ メモリセル
２５１ メモリセルアレイ
２５３ 周辺回路
２５４ キャパシタ
３１０ 半導体基板
３１２ ＳＴＩ領域
３１４ ゲート絶縁層
３１６ 半導体層
３１８ 導電層
３２０ 保護絶縁層
３２２ サイドウォール絶縁層
３２４ 不純物領域
３２５ 接続電極
３２６ 絶縁層
３２８ 電極
３２９ 絶縁層
３３０ 接続電極
３３１ 接続電極
３３２ 電極
３３４ 接続電極
３３６ 電極
３３８ 接続電極
３５０ トランジスタ
４００ 周辺回路
４０２ 基板
４０３ 素子分離絶縁層
４０４ チャネル形成領域
４０６ 不純物領域
４０８ 高濃度不純物領域
４１０ 金属化合物領域
４１１ ゲート絶縁層
４１２ ゲート電極
４１４ サイドウォール絶縁層
４１８ａ ソース電極またはドレイン電極
４１８ｂ ソース電極またはドレイン電極
４２０ 層間絶縁層
４２２ 層間絶縁層
４２４ａ 電極
４２４ｂ 電極
４２４ｃ 電極
４２５ 絶縁層
４２６ 接続電極
４２８ 電極
４３０ 接続電極
４３２ 配線
４３４ 接続電極
４３６ 電極
４３８ 接続電極
４４０ 配線
４５０ トランジスタ
４５２ａ メモリセル
４５２ｂ メモリセル
８０１ トランジスタ
８０３ トランジスタ
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０７ Ｘデコーダー
８０８ Ｙデコーダー
８１１ トランジスタ
８１２ 保持容量
８１３ Ｘデコーダー
８１４ Ｙデコーダー
９０１ ＲＦ回路
９０２ アナログベースバンド回路
９０３ デジタルベースバンド回路
９０４ バッテリー
９０５ 電源回路
９０６ アプリケーションプロセッサ
９０７ ＣＰＵ
９０８ ＤＳＰ
９０９ インターフェイス
９１０ フラッシュメモリ
９１１ ディスプレイコントローラ
９１２ メモリ回路
９１３ ディスプレイ
９１４ 表示部
９１５ ソースドライバ
９１６ ゲートドライバ
９１７ 音声回路
９１８ キーボード
９１９ タッチセンサ
９５０ メモリ回路
９５１ メモリコントローラ
９５２ メモリ
９５３ メモリ
９５４ スイッチ
９５５ スイッチ
９５６ ディスプレイコントローラ
９５７ ディスプレイ
１００１ バッテリー
１００２ 電源回路
１００３ マイクロプロセッサ
１００４ フラッシュメモリ
１００５ 音声回路
１００６ キーボード
１００７ メモリ回路
１００８ タッチパネル
１００９ ディスプレイ
１０１０ ディスプレイコントローラ

Claims (3)

  1. 第１の絶縁層と、第２の絶縁層と、トランジスタとを有し、
    前記第１の絶縁層は、第１のトレンチと、第２のトレンチとを有し、
    前記トランジスタは、
    前記第１のトレンチの底面及び内壁面に接する領域を有する半導体層と、
    前記半導体層上にゲート絶縁層と、
    前記ゲート絶縁層上にゲート電極と、を有し、
    前記ゲート絶縁層は、前記第２のトレンチの底面及び内壁面に接する領域を有し、
    前記ゲート電極は、前記第１のトレンチ内を充填する領域を有し、
    前記第２の絶縁層は、前記第２のトレンチ内を充填する領域を有し、
    前記半導体層は、禁制帯幅が１．１ｅＶよりも大きい酸化物半導体、またはＧａＮを有することを特徴とする半導体装置。
  2. 請求項１において、
    さらに前記半導体層に接するソース電極またはドレイン電極を有することを特徴とする半導体装置。
  3. 請求項１または請求項２において、
    前記半導体層は、断面形状がＵ字形状であることを特徴とする半導体装置。
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