JP5502255B2 - 集積回路を接続するための相互接続構造 - Google Patents

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Description

本発明は複数の集積回路に関し、特に複数の集積回路および複数の集積回路用の複数の相互接続構造に関する。
複数のパワー集積回路（ＩＣ）、すなわち複数のパワーＩＣは多様な異なる複数のアプリケーションに電力を供給するために利用してもよい。例えば、パルス幅変調回路に電力を供給するためにパワーＩＣを使用してもよい。パワーＩＣに複数の入力電圧と複数の制御信号とを供給するために１つのドライブＩＣを使用してもよい。したがって、ドライブＩＣとパワーＩＣとは互いに接続されなければならない。したがって、ドライブＩＣとパワーＩＣを異なるＩＣ技術を利用して実装してもよい。例えば、ＭＯＳＦＥＴ技術を利用してパワーＩＣを実装してもよく、ドライブＩＣは標準のＩＣ技術を利用してもよい。したがって、パワーＩＣとドライブＩＣのパッケージングが課題となる。
典型的には、複数の集積回路ＩＣはＩＣに複数の外部接続を供給するために使用される複数のパッドを備えて設計される。ＩＣは典型的には、パッケージおよびその複数の回路を他の複数の電子デバイスに接続するための複数のピンを含んでいてもよいパッケージ上に実装される。パッケージの複数のピンは場合によっては複数のボンドワイヤを使用してＩＣの複数のパッドに接続されることがある。しかし、複数のボンドワイヤは５０−１００ｍΩ以上の１つの抵抗を有することがある。複数のボンドワイヤの複合抵抗はＩＣの電力散逸を増大させる。したがって、ＩＣが接続を必要とする多数のパッドを有している場合は、複数のバンドワイヤは受け入れられない１つのアプローチであることがある。寄生パッケージ抵抗を低減するため、１つのプリント基板のような１つの基板上に配置されている複数のワイヤおよび／または複数のトレースが複数の相互接続のために利用される場合がある。このアプローチは複数のボンドワイヤよりもある程度の改良をもたらすもの、多数の接続を必要とする複数のＩＣの場合は、複数のワイヤおよび／または複数のトレースも受け入れられないほど高い寄生パッケージ抵抗を有している。
本発明による１つの集積回路は第１、第２、および第３の平面状の複数の金属層を含んでいる。１つの第１トランジスタは１つの第１制御端子と、第１および第２の複数の端子とを有している。第２の端子は第１の平面状金属層に連絡している。第１の端子は第２の平面状金属層に連絡している。１つの第２トランジスタは１つの第２制御端子と、第３および第４の複数の端子とを有している。第３の端子は第１の平面状金属層に連絡している。第４の端子は第３の平面状金属層に連絡している。第４の平面状金属層は、互いに電気的に絶縁され、第２の平面状金属層、第１の平面状金属層および第３の平面状金属層にそれぞれ接続されている第１、第２、および第３の複数の接触部を含んでいる。
別の特徴では、第４の平面状金属層は第１、第２、および第３の複数の平面状金属層よりも厚い。第２、および第３の複数の平面状金属層は同一平面上にあるか、または別個の複数の平面上に位置している。第１の平面状金属層と、第１および第２の複数のトランジスタの複数の第１、第２、および制御端子との間には局部的な相互接続線が配置されている。
さらに別の複数の特徴では、第１および第２の複数のトランジスタは複数のＮＭＯＳトランジスタである。第１および第２の複数の制御端子は複数のゲートである。第１および第２の複数の端子は複数のドレンであり、第２および第４の複数の端子は複数のソースである。
別の複数の特徴では、第１トランジスタは１つのＰＭＯＳトランジスタである。第１トランジスタの第１制御端子は１つのゲートである。第１トランジスタの第１端子は１つのソースであり、第２トランジスタの第３端子は１つのドレンである。第２トランジスタは１つのＮＭＯＳトランジスタである。第２トランジスタの第２制御端子は１つのゲートであり、第２トランジスタの第３端子は１つのドレンである。第２トランジスタの第４端子は１つのソースである。
さらに別の複数の特徴では、第１平面状金属層は第２および第３の平面状金属層と、第１および第２の複数のトランジスタとの間に配置されている。あるいは、第２および第３の平面状金属層が第１の平面状金属層と、第１および第２の複数のトランジスタとの間に配置されている。第１、第２、第３、および第４の平面状金属層の間に絶縁材料が配置されている。
別の複数の特徴では、第１、第２、および第３の複数の接触部は楕円形の形状を有している。あるいは、第１および第３の複数の接触部は１つのベース部と、ベース部から延在する複数のウイング部とを有している。第２の複数の接触部は第１および第３の複数の接触部の複数のウイングの間に受容されている。集積回路は少なくとも２：１の長さと幅の比を有している。
別の複数の特徴では、集積回路は１つのパワーＩＣを実装している。第１接触部分はパワーＩＣに１つの第１電位を供給する。第３接触部分はパワーＩＣに１つの第２電位を供給する。第２接触部はパワーＩＣの出力電圧を受ける。
さらに別の複数の特徴では、第１の平面状金属層内に追加接触部が配置されている。１つの局部的相互接続線が複数のバイアによって複数の追加接触部と、複数のトランジスタの第１トランジスタと第２の複数の制御端子の少なくとも１つに接続されている。
さらに別の複数の特徴では、１つのリードフレームは第１、第２、および第３の複数の接触部に連絡する第１、第２、および第３の複数の送電線を含んでいる。集積回路および第１、第２、および第３の送電線は成形材料に格納されている。リードフレームおよび集積回路はカッド・フラット・ノーリード（ＱＦＮ）パッケージを実装している。
さらに別の複数の特徴では、１つのシステムは集積回路と、第１接触部に連絡する１つの第１送電線とを備えている。１つの第２送電線は第２接触部に連絡している。１つの第３送電線は第３接触部に連絡している。１つのキャパシタンスは第２送電線に連絡する１つの端部と、第３送電線に連絡する１つの反対端とを有している。
別の特徴では、第１送電線は１つの第１層内に位置している。第２および第３の送電線は１つの第２層内に位置している。第１、第２、および第３の送電線は１つの基板上に配置されている。第２送電線はＶｓｓに連結され、第３送電線はＶｄｄに連結されている。
別の特徴では、第４平面状金属層の第１、第２、および第３の複数の接触部は第１および第２の複数のトランジスタによって画成される下層領域を実質的に覆う。第１、第２、および第３の複数の接触部は各々下層領域の約１／３を覆う。
本発明による相互接続構造は１つの第１集積回路を１つの第２集積回路に接続し、１つの第１誘電層を含んでいる。第１誘電層の一方の面には１つの第１金属堆積層が配置されている。１つの第２金属層が第１誘電層の反対面に配置されている。複数のバイアが第１金属層を第２金属層に接続する。第１金属堆積層は互いに電気的に絶縁された第１、第２、および第３の複数の接触部を画成する。第１および第３の複数の接触部は１つのベース部と、ベース部から延在する複数のウイング部とを有している。第２の接触部はほぼ長方形の形状を有し、第１および第３の複数の接触部の複数のウイングの間に受容されている。
別の複数の特徴では、第２金属層上に１つのはんだマスクが配置され、第二金属層への複数の開口を画成している。複数の開口内には複数のはんだ球が配置されていて、第２金属層を第１および第２の複数の集積回路の１つに接続する。
さらに別の複数の特徴では、バイアがレーザー穿孔され、第１金属堆積層は第１誘電層に電気めっきされた銅を含んでいる。第２金属層と１つの第３金属層との間に１つの基板が配置され、これは第２金属層を第３金属層に接続するめっきされた貫通穴を含んでいる。第３金属層の近傍に１つの第２誘電層が配置されている。誘電層とはんだマスクとの間には１つの第４金属層が配置されている。第２誘電層は第３金属層を第４金属層に接続するレーザー穿孔されたバイアを含んでいる。
さらに別の複数の特徴では、減結合コンデンサが第１金属堆積層の接触部に接続されている。１つのヒート・シンクが第１金属堆積層に接続されている。第１集積回路は１つのパワーＩＣであり、第２集積回路は１つのドライブＩＣである。
別の複数の特徴では、第１平面状金属層は下層の第１および第２の複数のトランジスタの双方の約８０％以上を覆っている。第２と第３の複数の平面状金属層は第１および第２の複数のトランジスタのそれぞれ約８０％以上を覆っている。第１、第２、および第３の複数の平面状金属層によって電流がｘ方向とｙ方向の双方に流れることが可能になる。
ｘ方向はｙ方向と直交している。
本発明による１つの相互接続構造は１つの集積回路を１つの第２集積回路に接続する。
１つのアルミニウム・コアが内部に画成され、互いに絶縁された第１、第２、および第３の複数の導電部を有している。第１、第２、および第３の複数の導電部のそれぞれ１つの一方の面に第１、第２、および第３の複数の反転バイアが配設されている。
別の複数の特徴では、第１、第２、および第３の複数の導電部のそれぞれ１つの反対面に第４、第５、および第６の複数の反転バイアが配設されている。第１、第２、および第３の複数の反転バイアおよび／または第４、第５、および第６の複数の反転バイアの間には補強材料が配置されている。
本発明の利用可能性のさらに別の複数の領域は以下に記載される詳細な説明から明らかにされる。詳細な説明および複数の特定の実施例は本発明の好適な実施形態を示しているが、説明目的のために企図されたものであり、発明の範囲を限定することを企図するものではない。
本発明は詳細な説明、および複数の添付図面からより完全に理解されるようになる。
好適な実施形態（単数または複数）の以下の説明は単に説明的な性質のものであり、本発明、その用途、または使用状態を限定することを企図するものでは決してない。明瞭にする目的のため、複数の図面では複数の同類の素子を特定するために複数の同一の参照番号が用いられる。
個々で図１Ａを参照すると、１つのパワーＩＣは第１および第２の複数のトランジスタ１２および１４を含んでいる。第１および第２の複数のトランジスタ１２および１４が図示されているが、パワーＩＣを実装するために複数の追加のトランジスタを使用してもよい。１つの実装では、パワーＩＣ１０は１つのパルス幅変調回路で使用される。第１トランジスタ１２の１つのソースは第２トランジスタ１４の１つのドレンに接続されている。１つの供給電圧Ｖｄｄが第１トランジスタ１２の１つのドレンに接続されている。アースのような１つの基準電位Ｖは第２トランジスタ１４の１つのソースに接続されている。１つの出力電圧Ｖは第１および第２の複数のトランジスタ１２および１４のそれぞれのソースとドレンとの間で取り出される。他の複数の種類の複数のトランジスタを使用してもよいが、トランジスタ１２は１つのＮＭＯＳトランジスタであり、トランジスタ１４は１つのＮＭＯＳトランジスタである。
ここで図１９を参照すると、パワーＩＣ２０の別の構造は第１および第２の複数のトランジスタを含んでいる。第１および第２の複数のトランジスタ２２および２４が示されているが、パワーＩＣを実装するために複数の追加のトランジスタを使用してもよい。第１トランジスタ２２の１つのドレンは第２トランジスタ２４の１つのソースに接続されている。１つの供給電圧Ｖｄｄが第１トランジスタ２２の１つのドレンに接続されている。アースのような１つの基準電位Ｖは第２トランジスタ２４の１つのソースに接続されている。他の複数の種類の複数のトランジスタを使用してもよいが、トランジスタ２２は１つのＰＭＯＳトランジスタであり、トランジスタ２４は１つのＰＭＯＳトランジスタである。１つの出力電圧Ｖは第１および第２の複数のトランジスタ２２および２４のそれぞれのソースとドレンとの間で取り出される。
ここで図２を参照すると、パワー・と１０および２０を１つのドライブＩＣに接続してもよい。パワーＩＣ１０および／または２０用に用いられる複数の工程はドライブＩＣ３０用に用いられる複数の工程と同じでなくてもよい。例えば、ＭＯＳＦＥＴを使用してパワーＩＣ１０および／または２０を実装してもよく、一方、ドライブＩＣ３０は標準型のＩＣ技術を用いてもよい。ＭＯＳＦＥＴ／標準工程が開示されているが、その他の複数の工程を使用することもできる。出力信号Ｖ、１つの直列インダクタＬおよび１つの並列コンデンサＣを含んでいてもよい１つ以上の構成部品２６に出力されてもよい。
ここで図３を参照すると、１つの上部金属層１３０の１つの実施例の平面図が示されている。第１および第２の複数のトランジスタへの複数の接続が示されているが、パワーＩＣを実装するために使用してもよい複数の追加のトランジスタ用に複数の追加の接続を備えてもよい。第１、第２、および第３の複数の接触部１３０−１、１３０−２、および１３０−３は楕円形の形状を有している。この実装では、第１接触部１３０−１はＶｄｄに接続され、第２接触部１３０−２はＶｘに接続され、また第３接触部１３０−３はＶｓｓに接続されている。１つの第４接触部１３０−４は１つのゲート制御信号のような１つの制御信号に関連している。複数の追加の接触部１３０−Ｎを介して複数の追加の制御信号が供給されてもよい。複数の接触部を電気的に絶縁するために、１つの絶縁材料１４１が複数の接触部１３０の間に配置されてもよい。
ここで図４Ａを参照すると、図１Ａに対応するパワーＩＣ１０の１つの実装例がさらに詳細に示されている。第１トランジスタ１２は１つのドレン７２と、１つのソース７４と、１つのゲート７６とを含んでいる。第２トランジスタ１２は１つのドレン７２と、１つのソース７４と、１つのゲート７６とを含んでいる。他の複数の種類のトランジスタを使用することもできるが、複数のトランジスタ１２および１４は複数のＮＭＯＳトランジスタである。第１および第２の複数のパワートランジスタ１２および１４が示されているが、後述するように、パワーＩＣ１０を実装するために典型的には複数の追加のトランジスタが使用される。第１トランジスタ１２のゲート７６は複数のバイア９０によって複数の局部的相互接続配線９８に接続されている。複数の局部的相互接続配線９８は標準の配線のような弱い複数の局部的な相互接続線である。本明細書で用いられる複数のバイアという用語は抵抗を１つの所望レベルまで最小限にするために必要な充分な数の複数のバイアを意味する。第２トランジスタ１４のゲート８８は複数のバイア９４によって複数の局部的相互接続線９８に接続されている。
第１トランジスタ１２のソース７４と、第２トランジスタ１４のドレン８２とは複数の局部的相互接続線９８および複数のバイア１００ｔ０１０４のそれぞれによって１つの平面状金属層１１０に接続されている。本明細書で用いられる平面状金属層という用語は標準の配線のような弱い複数の局部的相互接続線ではなく、１つの強い相互接続面を意味する。平面状金属層によって電流は、標準の配線のような弱い複数の局部的相互接続線の場合のようにｘまたはｙのような１つの単一方向にではなく、ｘとｙの複数の方向に流れることが可能になる。
１つの顕微鏡的なレベルでは、電流が複数の弱い局部的相互接続線、または標準の配線を経てポイントＡからポイントＢへと流れると、電流は一般にｘ方向のような１つの単一方向に流れる。電流が１つの平面状金属層を経てポイントＡからポイントＢへと、または本発明による複数の平面状金属層の相互接続面上の複数の多くのポイントから複数の多くのポイントへと流れると、電流は複数のｘおよびｙの双方の複数の方向に流れ、ただしｘ方向はｙ方向と直交している。平面状金属層はこれを貫通する複数の絶縁されたバイアおよび／またはこれに接続された複数のバイアを含んでいても、含んでいなくてもよい。平面状金属層はさらに、規則的、無作為、またはその他のいずれかのパターンで配分された複数の穴を含んでいてもよい。平面状金属層は、それに限定されるものではないが１つの長方形または正方形のような１つの均一な形状、または１つの不均一または不規則な形状を有していてもよい。
第１トランジスタ１２のドレン７２は複数の局部的相互接続線９８および複数のバイア１１４によって１つの平面状金属層１２４の１つの第２の平面状部分１２４−２に接続されている。ソース８４は局部的相互接続線９８および複数のバイア１２０によって１つの平面状金属層１２４の１つの第１の平面状部分１２４−１に接続されている。平面状金属層１２４の第１および第２複数の平面状部分１２４−１、１２４−２は互いに電気的に絶縁されている。
上部金属層１３０は好適には複数の平面状層９８、１１０、および１２４よりも厚い。明らかに分かるように、１つ以上の複数の絶縁層１３４は複数の１１０、１２４、および１３０を電気的に絶縁するために、例えば複数の金属層１１０、１２４、および１３０間の電気的絶縁を施す。上部金属層１３０は互いに電気的に絶縁された複数の接触部１３０−１、１３０−２、１３０−３，１３０−４、および１３０−Ｎを画成する。第１接触部１３０−１は複数のバイア１４０によって平面状金属層１２４の第２の平面状部分１２４−２に接続されている。第２接触部１３０−２は複数のバイア１４４によって平面状金属層１１０に接続されている。第３接触部１３０−３は複数のバイア１５０によって平面状金属層１２４の第１の平面状部分１２４−１に接続されている。第４接触部１３０−４は複数のバイア１６０によって金属相互接続線９８に接続されている。複数の平面状金属層１１０および１２４は強い複数の平面状相互接続を行い、一方、相互接続線９８は弱い／局部的な相互接続を行う。
当業者には理解できるように、図１ｂに対応するパワーＩＣ２０は図４Ａに示したものとやや類似したレイアウトを有する。ここで図４Ｂを参照すると、トランジスタ２２は１つのゲート１６２と、１つのソース１６３と、１つのドレン１６４とを含んでいる。トランジスタ２４は１つのゲート１６６と、１つのドレン１６７と、ソース１６８とを含んでいる。他の複数の種類のトランジスタを使用することもできるが、１つの実装では、複数のトランジスタ２２および２４はそれぞれＰＭＯＳおよびＮＭＯＳトランジスタである。ソース１６３は複数のバイア１１４によって平面状金属層１２４の第２の平面状部分１２４−２に接続されている。複数のドレン１６４および１６７は複数のバイア１００と１０４とによって平面状金属層１１０に接続されている。ソース１６８は複数のバイア１２０によって平面状金属層１２４の第１の平面状部分１２４−１に接続されている。図４Ａおよび４Ｂでは金属層１２４が共用されているが、当業者には平面状金属層１２４ではなく平面状金属層１１０が共用されることも可能であることを理解されよう。加えて、第１トランジスタ１２のソース７４と第２トランジスタ１４のドレン８２とは図４Ａでは（また図４Ｂでは複数のドレン１６４と１６７とが）接続されているものとして示されているが、別個の複数の接続線を有してもよい他の複数の実装がある。パワーＩＣは複数のはんだ球、１つのはんだマスク、異方性接着剤のような接着剤および／またはその他のいずれかの適宜の接着方法を利用して複数の回路に接続されてよい。Ｖｓｓ、Ｖｄｄおよび／またはＶｘ用に複数の大域的金属面を使用することによって、インピーダンスが低い接続がパワーＩＣに対してなされ、それによって電力の散逸が低減する。
ここで図４Ｃを参照すると、図１Ａおよび４Ａに対応するレイアウト用に追加の平面状金属層１７１が備えられている。第１および第２の複数のトランジスタが示されているが、パワーＩＣを実装するためには典型的には複数の追加のトランジスタが使用される。平面状金属層１２４はもはや共用されない。第１接触部１３０−１は複数のバイア１７２によって平面状金属層１７１に接続されている。複数のバイア１４０はドレン７２を平面状金属層１７１に接続する。ソース７４およびドレン８２は複数の１００および１０４によってそれぞれ平面状金属層１１０に接続されている。図１Ｂおよび４Ｂに対応するレイアウトに１つの追加層を加えることができることが当業者には理解されよう。
ここで図５Ａを参照すると、第１パワー・トランジスタ１２は、それぞれが複数のソースＳと複数のドレンＤを有する複数のトランジスタ１８０−１、１８０−２、…１８０−Ｍを含んでいることが示されている。第２パワー・トランジスタ１４は各々が複数のソースＳと複数のドレンＤを有する複数のトランジスタ１８２−１、１８２−２、…１８２−Ｐを含んでいることが示されている。複数の平面状金属層１１０および１２４は１つの強い平面の相互接続を行い、一方、相互接続線９８は標準の配線のような１つの弱い相互接続を行う。他の複数の種類のトランジスタを使用することも可能であるが、図５Ａに示されているような実装では、複数のトランジスタ１２および１４は複数のＮＭＯＳトランジスタである。
第１パワー・トランジスタ１２の複数のソースＳと、第２パワー・トランジスタ１４の複数のドレンＤとは局部的相互接続線９８によって平面状金属層１１０に接続されている。第１パワー・トランジスタ１２のドレンＤは平面状金属層１２４の第２の平面状部分１２４−２に接続されている。第２パワー・トランジスタ１４のソースＳは平面状金属層１２４の第１の平面状部分１２４−１に接続されている。第１トランジスタ第２の平面状部分１２４−１と１２４−２とは互いに電気的に絶縁されている。
上部平面状金属層１３０の第１接触部１３０−１は第２の平面状接触部１２４−２に接続されている。上部平面状金属層１３０の第２接触部１３０−２は平面状金属層１１０に接続されている。上部平面状金属層１３０の第３接触部１３０−３は第１の平面状接触部１２４−１に接続されている。複数の平面状部分１２４−１および１２４−２は好適にはそれの下層にある複数のトランジスタ１４および１２のそれぞれの約８０％−１００％を覆っている。平面状金属層はそれの下層にある複数のトランジスタ１４および１２の約８０％−１００％を覆っている。
ここで図５Ｂを参照すると、第１パワー・トランジスタ２２はそれぞれが複数のソースＳと複数のドレンＤを有する複数のトランジスタ１８６−１、１８６−２、…１８０−Ｑを含んでいることが示されている。第２パワー・トランジスタ２４は各々が複数のソースＳと複数のドレンＤを有する複数のトランジスタ１８８−４、１８８−２、…１８２−Ｒを含んでいることが示されている。他の複数のトランジスタを使用することもできるが、第１パワー・トランジスタはＰＭＯＳトランジスタであり、第２パワー・トランジスタはＮＭＯＳトランジスタである。第１パワー・トランジスタ２２の複数のドレンＤと、第２パワー・トランジスタ２４の複数のドレンＤとは平面状の金属層１２４に接続されている。第１パワー・トランジスタ２２の複数のソースＳは平面状金属層１１０の１つの第２平面状部分１１０−２に接続されている。第２パワー・トランジスタ２４の複数のソースＳは平面状金属層１１０の１つの第１平面状部分１１０−１に接続されている。第１および第２の複数の平面状部分１１０−１および１１０−２は電気的に絶縁されている。
上部平面状金属層１３０の第１接触部１３０−１は平面状金属層１１０の第２平面状部分１１０−２に接続されている。上部平面状金属層１３０の第２接触部１３０−２は平面状金属層１２４に接続され、上部平面状金属層１３０の第３接触部１３０−３は平面状金属層１１０の第１平面状部分１１０−１に接続されている。
ここで図６Ａを参照すると、上部金属層１３０の１つの好適な実施形態の１つの平面図が示されている。上部平面状金属層１３０内に配置されている第１接触部２００は１つの底部２０４から延在している複数のウイング２０２を含んでいる。１つの実装では、第１接触部２００はＶｓｓ、またはＶｄｄに連結され、複数のウイング２０２は底部２０４から１つの垂直方向に延在している。上部平面状金属層１３０内に配置されている第２接触部２００も１つの底部２１４から延在している複数のウイング２０２を含んでいる。１つの実装では、第２接触部２１０はＶｓｓ、またはＶｄｄに連結され、複数のウイング２１２は底部２１４から１つの垂直方向に延在している。
第１および第２の複数の接触部２００および２１０のそれぞれの複数のウイング２０２および２１２の間には１つ以上の複数の第３接触部２２０が位置している。１つの実装では、第３接触部２２０はＶｘに接続され、第３の複数の接触部２２０は丸みを帯びたコーナーを有するほぼ長方形の形状を有している。複数のウイング２０２および２０４によって接続のインピーダンスが低減し、熱散逸が増加する。複数の追加の接触部２３０は１つ以上の複数のゲート制御信号のような複数の信号を制御するための複数の接続を行う。第１、第２、および第３の複数の接触部は下層にあるトランジスタ領域を実質的に覆う。本明細書で用いられる実質的に１／３を覆うという語句は第１、第２、および第３の複数の接触部が各々、複数の接触部間の間隔がより少ない下層領域の１／３を覆うことを意味している。一実施形態では、第１、第２、および第３の複数の接触部は各々、複数の接触部間の複数の領域よりも狭い下層領域の約１／３を覆う。
好適な一実施形態では、ＩＣは約２：１以上かそれに等しい長さと幅の比率を有している。好適な一実施形態では、複数のフィンガが使用される。典型的な実装例では４個の複数のフィンガが使用される。抵抗を低減するために、複数のフィンガ間のピッチは好適には最小限に抑えられる。使用できる複数のフィンガの数を増加するため、ＩＣの長さは一般に幅よりも長い。複数のフィンガの数を増加し、より狭くすることの組み合わせによって、接続の抵抗が低減し、熱散逸が増大する。複数のトランジスタの複数の端子を相互接続構造に接続するために大域的な複数の平面状金属層を使用することによって、複数の接続の抵抗がさらに低減する。
ここで図６Ｂを参照すると、下層の複数のトランジスタ１２および１４に対する上部平面状金属層１３０のレイアウトが示されている。上部平面状金属層１３０のほぼ１／３がＶｘ、ＶｓｓおよびＶｄｄの各々に割り当てられている。Ｖｘ、ＶｓｓおよびＶｄｄは図６Ａに関連して前述したようにインターリーブ式に配置されている。
ここで図６Ｃを参照すると、上部金属層用の１つの代替レイアウトが示されている。上部平面状金属層１３０の領域の約１／３が前述のような非インターリーブ式にＶｘ、ＶｓｓおよびＶｄｄの各々に割り当てられている。この実装はパワーがより小さいトランジスタの複数の用途向けに適している。
ここで図６Ｄを参照すると、複数の追加のトランジスタを有するパワーＩＣ用の上部平面状金属層１３０が示されている。図６Ｄに示すように、上部平面状金属層１３０の領域の約１／３が非インターリーブ式にＶｘ、ＶｓｓおよびＶｄｄの各々に割り当てられている。図６Ｄに示したレイアウトはパワーＩＣの一方の面で複数のＶｓｓおよびＶｄｄの接続がなされ、反対面で複数のＶｘの接続がなされる場合に特に適している。複数の図６Ａ−６Ｄを複数のトランジスタ１２および１４に関連して記載したが、複数のトランジスタ２２および２４、および／またはその他の複数の種類のトランジスタを使用してもよい。
ここで図７を参照すると、第１の典型的な相互接続構造２３６の例がより詳細に示されている。相互接続構造２３６は１つの集積回路を他の集積回路に接続し、および／または複数の出力回路、複数のコンデンサ、複数のヒート・シンク、複数のインダクタのような複数の外部構成部品、および／またはその他の複数の外部構成部品および／または複数の構造に接続するために使用してもよい。例えば、パワーＩＣを図２のドライブＩＣに接続するために相互接続構造２３６を使用してもよい。
相互接続構造２３６は１つの第２金属層、および／またはその一方の面に配置された複数のトランジスタレース２４２を有する１つの誘電層２４４を含んでいる。１つの第１金属層、すなわち堆積金属層２５０が誘電層２４４の１つの反対面、すなわち外面上に積層される。複数のバイア２４６−１，２４６−２、…２４６−Ｎ（一括して２４６）が誘電層２４４を貫通している。第２金属層２４２の上方にはんだマスク２５２が配置されている。後述するように、第１および／または第２金属層２５０および／または２４２を他の複数の電子デバイスに接続するために、はんだ球２５４が選択的に使用される。
ここで図８Ａを参照すると、金属堆積層２５０の１つの実施例が示されている。金属堆積層２５０は１つの底部２６４から延在する複数のウイング２６２を含む第１の１つの平面状接触部２６０を含んでいる。複数のウイング２６４はパワーＩＣ５４の金属層１３０上に配置された複数のウイング２０２および／または２１２との位置合わせを可能にする１つの形状およびサイズを有している。金属堆積層２５０は１つの底部２７４から延在する複数のウイング２７２を含む第２の１つの平面状接触部２７０を含んでいる。複数のウイング２７４は、複数のウイング２０２と位置が合わせれらるような１つの形状およびサイズを有しており、および／または、これらはパワーＩＣ５４の金属層１３０上に配置される。
金属堆積層２５０は第１および第２の複数の平面状接触部２６０および２７０のそれぞれの複数のウイング２６２および２７２との間に位置する１つ以上の第３の平面状接触部（単数または複数）を含んでいる。複数の第３の平面状接触部２８０もパワーＩＣ５４の金属層１３０上に配置された複数の第３の平面状接触部２２０もとの位置合わせを可能にする１つの形状およびサイズを有している。
金属堆積層２５０はさらに、複数の制御信号接続を行う１つ以上の複数の追加の接触部２８４を含んでいる。１つ以上の複数の追加の接触部２８４は複数のゲート制御信号と関連していてもよい。１つの実装の例では、堆積層２５０は誘電層上の銅のように１つの導電性材料を電気めっきすることによって配置される。当業者には他の複数の材料および複数の方法を使用できることが理解されよう。他の複数の厚みを利用してもよいが、一実施形態では、堆積層２５０の最小厚みは約１５μｍであり、平均厚みは約１８μｍである。
ここで図８Ｂを参照すると、パワーＩＣの上部金属層１３０に対する相互接続構造２３６の上部平面状金属層２５０が示されている。理解されるように、２つの複数の構造は他灰に実質的に位置合わせされ、重なっている。しかし、抵抗を低減し、熱散逸を増大させるため、金属堆積層２５０はパワーＩＣの上部金属層１３０を越えて延びていてもよい。
ここで図９を参照すると、誘電層２５２がより詳細に示されている。誘電層２５２は第１の平面状接触部２６０のボデー２６４と位置合わせされた１組の複数のバイア３０４を含んでいる。誘電層２５２は第２の平面状接触部２７０の底部２６４と位置合わせされた１組の複数のバイア３０８を含んでいる。誘電層２５２はさらに、第３の平面状接触部２８０と位置合わせされた１組の複数のバイア３０６をも含んでいる。１実施例では、複数のバイアの組３０６が複数の行に配列され、第３の複数の平面状接触部２８０の各々は１行の複数のバイア３０６を含んでいる。複数の追加バイア３１０−１、３１０−２、３１２−３…が備えられ、紺族堆積層２５０上に配置された複数の追加部分２８４−１、２８４―２…２８４−８と位置合わせされている。１つの実装例では、コアの誘電層２５２内の複数のバイアは５７μｍの中実の銅の複数のバイアである。
ここで図１０を参照すると、金属層２４２の実装例がより詳細に示されている。金属層２４２は複数のバイア３０８の組と電気的に接触している第１の１つの平面状導通部３２０を含んでいる。金属層２５４は複数のバイア３０４の組と電気的に接触している第２の１つの平面状導通部３２４を含んでいる。金属層２５４は複数のバイア３０６の組と電気的に接触している第３の１つの平面状導通部３２６を含んでいる。金属層２５４は複数のバイア３１０−１、３１０−２、３１０−３、…３３０−８と電気的に接触する複数の追加の平面状導電部３３０−１、３３０−２，３３０−３、…３３０−８を含んでいる。他の形状を用いてもよいが、好適な一実施形態では、複数の追加の平面状導電部３３０−３はほぼ洋ナシ状の形状である。本明細書で用いられる「ほぼ」という用語はおおよそという意味であり、複数のコーナーの丸み、およびある形状からのその他の複数の変化をも含むものである。図１０の複数の平面状導電部は互いに電気的に絶縁されている。
ここで図１１を参照すると、１つの誘電層ははんだマスク２５２を形成し、相互接続構造２３６を他の複数の電子デバイスに装着するために使用される複数のはんだ球を受納する複数の開口３４０−１，３４０−２…３４０−１６を含んでいる。ボールの他の複数のピッチを採用してもよいが、１つの実装例では、複数の開口は１つのピッチが１．０ｍｍである。
ここで図１２を参照すると、図９の誘電層２４４、図１０の金属層２４２、および図１１のはんだマスク２５２に対する金属堆積層２５０の位置合わせが示されている。
ここで図１３を参照すると、構造上の支持を備え、および／または熱膨張および収縮による変形を防止するため、相互接続構造２３６を複数の追加の金属および誘電層を有するように設計することができる。図１３の相互接続構造は複数の図７−１２に示され、記載された複数の層を含んでいる。しかし、第２金属層２４２とはんだマスク２５２との間に複数の追加層が備えられている。
相互接続構造２３６は、金属層２４２から１つの金属層３７０への接続を行うめっきされた複数の貫通穴（ＰＴＨ）３５０を有する複数の層を含んでいる。金属層３７０は基板３４８の１つの反対面上に配置されている。誘電層３７４は金属層３７０に隣接して配置され、金属層３７０から１つの金属層３７６への接続を行う複数のバイア３７５を含んでいる。金属層３７６は誘電層３７４の１つの反対面上に配置されている。１つの実装では、金属層３７０は図１０に示された金属層２４２と類似した１つの構造を有している。はんだマスク層２５２は金属層３７６の１つの反対面上に配置されている。はんだマスク層２５２内の複数の開口３７８によって複数のはんだ球２５４が他の複数の電子デバイスへの複数の接続を行うことが可能になる。
複数の金属層２５０、２４２、３７０、および３７６は好適には銅、アルミニウム、またはその他の適宜の導電性材料を使用して形成される。複数の金属層３５４および／または３５０は基板３４８上にエッチングおよび／またはその他の方法で形成される複数のトレースであることができる。複数の金属層２５０および３７６は電気めっきによって形成された複数の堆積層であることができる。
ここで複数の図１４および１５を参照すると、１つの実装例では、基板３４８は図１０の第１の平面状導電部３２０に電気的に接続され、且つこれと位置合わせされた第１の１組のＰＴＨ３５０を含んでいる。第２の１組のＰＴＨ３５４は図１０の第２の平面状導電部３２４に電気的に接続され、かつこれと位置合わせされている。第３の１組のＰＴＨ３５６は図１０の第３の平面状導電部３２６に電気的に接続され、かつこれと位置合わせされている。基板３４８はさらに、複数の追加の平面状部分３３０−１、３３０−２、…３３０−８に電気的接続され、かつこれと位置合わせされている他の複数のＰＴＨ３６０−１、３６０−２、．および３６０−８を含んでいる。１つの好適な実施形態では、ＰＴＨは直径が２００μｍであり、最小の壁厚は１５μｍ、平均壁厚は１８μｍである。図１５には、金属層２４２（上部）に対する基板（底部）の位置合わせが示されている。
ここで図１６を参照すると、誘電層３７４（上部）トランジスタ金属層３７０（底部）との位置合わせと配向が示されている。位置合わせと配向は図１２に示されている誘電層２４４および金属層２４２と同様である。複数の誘電層２４４と３７４とは同様であるので、"'"を後に付して同じ複数の参照番号が用いられる。複数の金属層２４２と３７０には１つの同様のアプローチが用いられる。
ここで図１７を参照すると、底部金属層３７６がより詳細に示され、第１、第２、および第３の複数の平面状導電部４００，４０４、および４０６を含んでいる。他の複数の形状を用いてもよいが、１つの好適な実施形態では、複数の平面状導電部４００、４０４、および４０６はほぼ長方形の形状を有している。複数の追加の平面状導電部４１０−１、４１０−２、４１０−３、…４１０−８も備えられている。他の複数の形状を用いてもよいが、複数の追加の平面状導電部４１０−１、４１０−２、４１０−３、…４１０−８はほぼ洋ナシ状の１つの断面を有している。
ここで図１８を参照すると、金属層３７６（底部）の複数の平面状部分に対する誘電層３７４（上部）上の複数のバイア３０４'、３０６'、３０８'、および３１０−１'、３１０−２'、…および３１０−８'の位置合わせと相互接続とが示されている。好適には複数の導電部の最小厚みは１５μｍであり、平均厚みは１８μｍである。
複数のバイア３０８'は金属層３７０の第１の部分３２０'と、金属層３７６の平面状導電部分４０４とを接続する。複数のバイア３０４'は金属層３７０の第２の部分３２４'と、金属層３７６の平面状部分４０４とを接続する。複数のバイア３０６'は金属層３７０の第３の部分３２６'と、金属層３７６の平面状導電部分４０２とを接続する。複数の追加バイア３１０−１'、３１０−２'、…３１０−８'は金属堆積層３７０の複数の追加部分３３０−１'、３３０−２'…３３０−８'を金属層３７６の複数の追加部分４１０に接続する。
ここで図１９を参照すると、金属層３７６と誘電層３７４との上にはんだマスク層２５２が示されている。金属層３７６の複数の平面状部分に対する複数の開口３４０−１'、３４０−２'、…３４０−１６'の位置合わせが示されている。
ここで複数の図２０および２１を参照すると、上部金属堆積層２５０の複数の追加のレイアウトが示されている。複数の図２０および２１から分かるように、パワーＩＣの上部金属層は上部金属堆積層トランジスタと位置合わせされている。パワーＩＣの上部金属層は上部金属堆積層の鏡像であってもよい。あるいは、パワーＩＣの上部金属層の一部が複数の図２０および２１に点線で示されるように、上部金属堆積層と位置合わせされてもよい。抵抗を低減し、熱散逸を増大するために、上部金属堆積層はパワーＩＣの位置合わせされた上部金属層を越えて延びていてもよい。
図２０では、Ｖｄｄはほぼ"Ｃ"形の構造を有する１つの第１外部接触部４１２に連結されている。Ｖｓｓはこれもほぼ"Ｃ"形の構造を有する１つの第２外部接触部４１４に連結されている。中央の接触部４１８は第１および第２の複数の外部接触部４１２、４１４のそれぞれの間に位置している。複数のゲート制御信号のような複数の制御信号に適応するために、堆積層２５０の１つ以上の複数の面部または端部に沿って、および／または複数の接触部４１２と４１４との間に１つ以上の複数の追加の接触部４１９を配置してもよい。
ここで図２１を参照すると、上部金属堆積層２５０の別のレイアウトが示されている。Ｖｄｄはほぼ長方形の形状を有する１つの第１外部４２２に連結されている。Ｖｓｓはほぼ長方形の形状を有する１つの第２外部４２４に連結されている。１つの中央部４２８が第１および第２の複数の外部４２２と４２４のそれぞれの間に位置している。複数のゲート制御信号のような複数の制御信号に適応するために、堆積層４２０の１つ以上の複数の面部または端部に沿って、１つ以上の複数の追加の接触部４３０を配置してもよい。
ここで図２２を参照すると、相互接続構造２３６の金属堆積層２５０上に実装された１つのＩＣ４４４に加えて、１つの減結合コンデンサ４４０をＶｄｄとＶｓｓとの間の相互接続構造２３６に取り付けることができる。減結合コンデンサ４４０は１つの絶縁材料４５６によって分離された複数の第１および第２導電プレート４５０および４５２を含んでいる。複数のプレート４５０および４５２は複数の導電性アーム４６０および４６２によってそれぞれによって相互接続構造２３６に接続されている。１つの実装では、導電性アーム４６０および４６２はＶｄｄとＶｓｓとに接続されている。複数のアーム４６０および４６２の複数の端部は相互接続構造２３６の堆積層２５０に接続されている。堆積層２５０は比較的薄いので、これは比較的高い１つのインピーダンスを有している。一実施形態では、複数のアーム４６０および４６２はほぼ"Ｌ"形の構造を有している。
ここで図２３を参照すると、１つのＩＣ４７２が複数のはんだ球４７４によって相互接続構造２３６の堆積層２５０に接続されている。堆積層の強度を高め、インピーダンスを低減するために、堆積層２５０上に複数の追加金属層４８０−１および４８０−２、または複数のバーが形成される。好適な一実施形態では、複数の金属層４８０は銅から形成される。複数の短い寄生抵抗４８２−１および４８２−２が１つのコンデンサ４８４を相互接続構造２３６に接続する。
ここで複数の２４Ａ、２４Ｂおよび２４Ｃを参照すると、熱を散逸させるために相互接続構造２３６の金属堆積層２５０上に１つ以上の複数のヒート・シンクを配置することも可能である。上記のパワーＩＣのような１つの集積回路（ＩＣ）５０１が接着剤、複数のはんだ球格子アレイなどのいずれかの適宜の態様で相互接続構造２３６に接続されている。図２４Ａでは、複数のヒート・シンク５００−１、および５００−２は外面に突起した複数のフィン５０４を有する１つの底部５０２を含んでいる。底部５０２は金属堆積層２５０に接続されている。複数のフィン５０４は熱を周囲の空気と交換して熱を散逸させるための１つの面積拡大面を供給する。１つの代替実施形態では、ヒート・シンク５０２は複数のフィン５０４を含んでいない。
図２４Ｂでは、ＩＣ５０１の１つの表面は相互接続構造２３６に接続され、１つの反対面は１つのはんだ球格子アレイ５０９によって１つのヒート・シンク・ストラップ５１０の一端に接続されている。ヒート・シンク・ストラップ５０９の他端も、例えば複数のはんだ球を用いて相互接続構造２３６の金属堆積層２５０上に接続されることができる。強度を高めるため、金属堆積層の複数の接触部の１つに１つの補強バー５１４を接続してもよい。
図２４Ｃでは、１つのヒート・シンク・ストラップ５２０の一端ははんだ、接着剤、またはいずれかの従来の方法を用いて相互接続構造に接続されている。１つの補強バー５１４はヒート・シンク・ストラップ５２０の反対端を接続するための１つの接続補強ポイントを与える。
ここで複数の図２５Ａおよび２５Ｂを参照すると、１つの代替相互接続構造６００はパターン形成された１つのアルミニウム（Ａｌ）コアを含んでいる。アルミニウム・コアは一連の複数のマスキング工程、および片面または両面からの通気性、および／または気密性の陽極酸化処理に曝すことによってパターン形成される。パターン形成が両面から行われる場合は、アルミニウム・コアは、両面パターン形成が行われる場合にアルミニウム・コアを完全に貫いて陽極参加処理を実施可能であるような１つの厚みを有していることが好適である。
図２５Ａのアルミニウム・コアはＶｓｓ、Ｖｘ、Ｖｄｄと、複数のゲート領域６０４、６０６、６０６、６０８および６１０をそれぞれ画成するようにパターン形成される。しかし、アルミニウム・コアが相互接続構造６００として使用される場合は、相互接続構造は脆くなることがある。領域６０４、６０６、６０６、６０８および６１０上には１つ以上の複数の反転されたバイアおよび／または複数の堆積層６１４が形成される。好適な一実施形態では、複数のバイアおよび／または複数の堆積層６１４はアルミニウム・コア上に電気めっきされた銅から形成される。
補足の構造支持体を備えるために、１つの補強材料６１６が複数の反転バイア６１４の間に付与される。補強材料６１６は非導電性であることが好適である。一実施形態では、補強材料はエポキシである。補強材料は複数の反転バイアおよび／または複数の堆積層６１４の下方の、複数の反転バイアおよび／または複数の堆積層６１４の面に等しい平面、および／または複数のバイアおよび／または複数の堆積層６１４の上方で終端してもよい。複数のはんだ球６２０は複数の反転バイアおよび／または複数の堆積層６１４をパワーＩＣおよび／またはドライブ回路のような１つの集積回路に接続するために使用される。相互接続構造の１つの反対面では１つの同様の構造を用いてもよい。
ここで図２６を参照すると、１つの代替相互接続構造は領域６０４、６０６、６０６、６０８および６１０上に形成された複数のパッド６３４を含んでいる。絶縁を施し、かつ強度を高めるため、エポキシのような補強材料６１６が複数のパッド６３４およびアルミニウム・コアの１つの外表面を格納している。
ここで複数の図２７Ａおよび２７Ｂを参照すると、１つのアルミニウム・コアを有する相互接続構造６５０の１つの追加のレイアウトが示されている。図２７Ａを簡略にするため、複数のゲート接続線と複数のはんだ球とは省略されている。相互接続構造６５０はパターン形成された複数のＶｓｓ、Ｖｘ、およびＶｄｄ領域６５２、６５４、および６５６を有する１つのアルミニウム・コアを含んでいる。これまでの複数の図面に示すように、強度を高めるために１つの補強材料６６０が複数の領域６５２、６５４、および６５６に付与されている。アルミニウム・コア上には複数の反転されたバイアおよび／または複数の堆積層６６４が形成されている。他の複数の方法および材料も使用できるが、好適には複数のバイアおよび／または複数の堆積層は電気めっきされた銅を使用して形成される。複数のはんだ球６２０は複数のバイアおよび／または複数の堆積層６６４からパワーＩＣおよび／またはドライブ回路のような１つの集積回路への１つの接続を行う。
ここで複数の図２８Ａおよび２８Ｂを参照すると、１つのアルミニウム・コアを有する相互接続構造７００の１つの追加のレイアウトが示されている。相互接続構造７００はパターン形成された複数のＶｓｓ、Ｖｘ、およびＶｄｄ領域７０２、７０４、７０６、および７０８を有する１つのアルミニウム・コアを含んでいる。これまでの複数の図面に示すように、強度を高めるために１つの補強材料７１０が複数の領域７０２、７０４、および７０６に付与されている。アルミニウム・コア上には複数の反転されたバイアおよび／または複数の堆積層７１４が形成されている。他の複数の方法および複数の材料も使用できるが、好適には複数のバイアおよび／または複数の堆積層７１４は電気めっきされた銅を使用して形成される。複数のはんだ球６２０は複数のバイアおよび／または複数の堆積層７１４からパワーＩＣおよび／またはドライブ回路のような１つの集積回路への１つの接続を行う。
ここで複数の図２９Ａおよび２９Ｂを参照すると、１つのパワーＩＣのような１つのＩＣ８００が示され、これは一対の複数のトランジスタＱ１およびＱ２を含んでいる。複数のトランジスタＱ１およびＱ２は１つの制御端子と、複数の第１および第２端子とを含んでいる。図２９Ｂでは、１つのリードフレーム８１０が寄生インピーダンスを最小限にする複数の送電線または送電面８１２−１、８１２−２、および８１２−３（一括して送電線８１２）を画成する。図２９Ｂでは、複数の陰影付きの領域は複数の送電線または送電面８１２と、ＩＣの上部金属層との間の複数の接続部分に対応している。一実施形態では、リードフレーム８１０は複数の送電線８１２とＩＣ８００とを封入する１つの成形部品を含んでいる。ＩＣ８００は好適には複数の図１Ｂおよび４Ｂに示されているものと同様の１つのレイアウトを有している。複数のゲート、複数のソースＳ、および複数のドレンＤを有する複数のＰＭＯＳおよびＮＭＯＳトランジスタが示されているが、その他の複数の種類の複数のトランジスタを使用してもよい。
ここで複数の図３０Ａおよび３０Ｂを参照すると、１つのパワーＩＣのような１つのＩＣ８１８は複数のトランジスタＱ１、Ｑ２、Ｑ３およびＱ４を含んでいる。トランジスタＱ１、Ｑ２、Ｑ３およびＱ４は１つの制御端子と、第１および第２の複数の端子とを含んでいる。１つのリードフレーム８２０はＩＣ８１８に接続されている複数の送電線または送電面８２２−１、８２８２２−３，８２２−４、および８２２−５（一括して送電線８２２）を含んでいる。複数の送電線８２２の幾つかはＩＣ８１８に並列に接続されてもよい。例えば、１つの実装では、送電線８２２−３は第１の一対のトランジスタＱ１およびＱ２と、第２の一対のトランジスタＱ３およびＱ４の双方にＶｄｄを供給する。複数の送電線８２２−１および８２２−２は第１の一対のトランジスタＱ１およびＱ２と、第２の一対のトランジスタＱ３およびＱ４の複数の出力を受ける。図３０Ｂでは、複数の陰影付きの領域は複数の送電線または送電面８２２と、ＩＣ８１８の上部金属層との間の複数の接続部分に対応している。ＩＣ８１８は図４Ｂに示されているものと同様の１つのレイアウトを有していてもよい。複数のゲート、複数のソースＳ、および複数のドレンＤを有する複数のＰＭＯＳおよびＮＭＯＳトランジスタが示されているが、その他の複数の種類の複数のトランジスタを使用してもよい。
ここで図３１を参照すると、追加の複数対の複数のトランジスタを有する１つのパワーＩＣのような１つのＩＣ用の１つのリードフレーム８４０が示されている。（例えば複数の出力ＶｓｓおよびＶｄｄに対応する）複数の入力送電線または送電面８４４−１はリードフレーム８４０の一方の面に沿って配置されている。（例えば複数の出力Ｖｘ１…Ｖｘ４に対応する）複数の出力線または送電面８４４−０はリードフレーム８４０の反対面に沿って配置されている。複数の送電線または複数の送電面およびＩＣは１つの成形部品８５０内に封入されてもよい。複数の陰影付き領域は複数の送電線または複数の送電面８１２と、ＩＣの上部金属層との間の接続部分に対応している。
複数の図２９−３１では、複数の送電線または複数の送電面は基本的に１つの単一面に配置された。ここで複数の図３２Ａおよび３２Ｂを参照すると、１つのパワーＩＣのような１つのＩＣが全体として９００で示されている。ＩＣ９００は、各々が１つの制御端子と、第１および第２の複数の端子とを含む複数のトランジスタ対Ｑ１ａ、Ｑ２ａ、Ｑ１ｂ、Ｑ２ｂ、Ｑ１ｃ、Ｑ２ｃ、およびＱ１ｄ、Ｑ２ｄを含んでいる。複数のゲート、複数のソースＳ、および複数のドレンＤを有する複数のＰＭＯＳおよびＮＭＯＳトランジスタが示されているが、その他の複数の種類の複数のトランジスタを使用してもよい。複数の出力Ｖｘａ、Ｖｘｂ、ＶｘｃおよびＶｘｄは接続された複数対の複数の端子の間で取り入れられる。複数対の複数のトランジスタの残りの複数の端子はＶｄｄとＶｓｓとの間に接続されている。
ここで図３２Ｂを参照すると、ＩＣ９００の上部金属層は好適には図８Ｂに示したものと同様の１つのレイアウトを有している。複数対のトランジスタは互いに隣接して配置されている。相互接続構造９０８は、１つの第１の層内に配置され、またＶｓｓ、Ｖｄｄ、およびＶｓｓをそれぞれ複数対のトランジスタに供給する複数の送電線９１０−１、９１０−２、および９１０−３を含んでいる。相互接続構造９０８はさらに、１つの第２の層内に配置され、また複数の出力信号Ｖｘａ、Ｖｘｂ、およびＶｘｃをそれぞれ複数対のトランジスタから受ける複数の送電線９１２−１、９１２−２、９１２−３および９１２−４を含んでいる。
ここで図３３を参照すると、１つの相互接続構造９５０は第１および第２の複数の層内に配置された複数の送電線または送電面を含んでいる。第２の層は１つのＩＣ９５１に複数の電力および／またはアース接続部分を供給する。図３３の実装では、第２の層は複数の送電線または送電面９５４−１および９５４−２を含んでいる。第１層は１つの送電線または送電面９５４−３を含んでいる。１つのコンデンサ９６０が複数の送電線９５４−１と９５４−２との間に接続されている。電力および／またはアース用に第２層を使用することによって、コンデンサ９６０を低インダクタンスでＩＣ９５０に接続できる。接続構造９５０は１つのＰＣＢを使用して、またはＰＣＢ様材料を使用した１つの積層基板を用いて実装することができる。１つの実装では、第１層はＩＣ９５１と第２層との間に配置されている。接続構造を実現するために他の複数の方法があることが当業者には理解されよう。
寄生キャパシタンスを低減し、シールド効果を高めるために、複数の図２９−３３の複数の送電線または複数の送電面の間の間隔は最小限にすることが好適である。例えば、約１２ミル未満の間隔が用いられる。好適には、８ミル未満の間隔が用いられる。複数の図２９−３１に示された複数のリードフレームの幾つかを複数のカッド・フラット・ノーリード（ＱＦＮ）パッケージとして実装してもよい。
これまでの記述から、本発明の複数の広義の教示内容を多様な複数の形式で実現可能であることが当業者には理解されよう。したがって、これまで本発明をその複数の特定の実施例に関連して記載してきたが、複数の図面、明細書、および複数の請求項を研究すれば当業者にはその他の複数の修正が明らかになるので、本発明の真の範囲は上記の実施例に限定されるものではない。
相互接続された第１および第２の複数のトランジスタを有するパワーＩＣの第１実施例の電気該略図である。 相互接続された第１および第２の複数のトランジスタを有するパワーＩＣの第２実施例の電気該略図である。 １つのドライブＩＣに接続された図１のパワーＩＣの電気概略図および機能ブロック図である。 パワーＩＣの１つの上部金属層のための１つの第１レイアウトの１つの平面図である。 図１ＡのパワーＩＣ用の図３のＡ−Ａ線に沿った、本発明によるパワーＩＣのレイアウトの１つの断面図である。 図１ＢのパワーＩＣ用の図３のＡ−Ａ線に沿った、本発明によるパワーＩＣのレイアウトの１つの断面図である。 図１ＡのパワーＩＣ用の図３のＡ−Ａ線に沿った、本発明による１つの代替パワーＩＣのレイアウトの１つの断面図である。 図１ＡのパワーＩＣを示した電気概略図である。 図１ＢのパワーＩＣを示した電気概略図である。 図４および５複数のパワーＩＣの１つの上部金属層用の複数の代替レイアウトの複数の平面図である。 図４および５複数のパワーＩＣの１つの上部金属層用の複数の代替レイアウトの複数の平面図である。 図４および５複数のパワーＩＣの１つの上部金属層用の複数の代替レイアウトの複数の平面図である。 図４および５複数のパワーＩＣの１つの上部金属層用の複数の代替レイアウトの複数の平面図である。 相互接続構造の１つの第１実施例の複数の層を示した１つの断面図である。 図７の相互接続構造の１つの上部金属層を示した１つの平面図である。 相互接続構造の上部金属層と、ＩＣの上部接続層との位置合わせを示した１つの平面図である。 図７の相互接続構造の１つの誘電層の１つの平面図である。 図７の相互接続構造の１つの金属層の１つの平面図である。 図７の相互接続構造の１つのはんだマスク層の１つの平面図である。 図７−１１に示した複数の層の位置合わせと配向とを示した図面である。 相互接続構造の第２の１つの実施例の複数の層を示した図面である。 めっきした貫通穴（ＰＴＨ）を有する１つのコア誘電層の１つの平面図である。 コア誘電層（底部に示す）と、図１０に示した層と同様の１つの追加金属層（上部に示す）のめっきした貫通穴との位置合わせを示す図である。 図１５の金属層（底部に示す）と、（図１０に示した層と同様の）（上部に示す）１つの追加誘電層の複数のバイアとの位置合わせを示す図面である。 １つの金属層を示す１つの平面図である。 （底部に示す）図１６に示した誘電層の複数のバイアと、（上部に示した）図１７の金属層との位置合わせを示す図面である。 図１８の複数の層と、図１１のはんだマスク層との位置合わせを示した図面である。 相互接続構造の複数の上部金属堆積層の複数の代替実施形態を示した図面である。 相互接続構造の複数の上部金属堆積層の複数の代替実施形態を示した図面である。 図８Ｂの相互接続構造上に取り付けられた複数の減結合コンデンサを有する（図８ＢのＢ−Ｂ線に沿った）相互接続構造の部分断面図である。 図８Ｂの相互接続構造上に取り付けられた複数の減結合コンデンサを有する（図８ＢのＢ−Ｂ線に沿った）相互接続構造の部分断面図である。 相互接続構造上に配置可能な様々な複数のヒート・シンクの実施例を示した図面である。 相互接続構造上に配置可能な様々な複数のヒート・シンクの実施例を示した図面である。 相互接続構造上に配置可能な様々な複数のヒート・シンクの実施例を示した図面である。 １つのアルミニウム・コアを含む１つの相互接続構造を示した図面である。 １つのアルミニウム・コアを含む１つの相互接続構造を示した図面である。 １つのアルミニウム・コアを有する１つの代替相互接続構造を示した図面である。 １つのアルミニウム・コアを有する相互接続構造用の１つの第２代替実施例のレイアウトの１つの平面図および（図２７ＡのＣ−Ｃ線に沿った）１つの断面図である。 １つのアルミニウム・コアを有する相互接続構造用の１つの第２代替実施例のレイアウトの１つの平面図および（図２７ＡのＣ−Ｃ線に沿った）１つの断面図である。 １つのアルミニウム・コアを有する相互接続構造用の１つの第３代替実施例のレイアウトの１つの平面図および（図２７ＡのＤ−Ｄ線に沿った）１つの断面図である。 １つのアルミニウム・コアを有する相互接続構造用の１つの第３代替実施例のレイアウトの１つの平面図および（図２７ＡのＤ−Ｄ線に沿った）１つの断面図である。 別のパワーＩＣの実施例の１つの電気概略図である。 図２９ＡのパワーＩＣに接続された複数の送電線を含む複数のリードフレームの複数の平面図である。 図２９ＡのパワーＩＣに接続された複数の送電線を含む複数のリードフレームの複数の平面図である。 別のパワーＩＣの実施例の１つの電気概略図である。 図３０ＡのパワーＩＣに接続された複数の送電線を含む１つのリードフレームの１つの平面図である。 別のパワーＩＣの実施例用の入力面の複数の送電線と、出力面の複数の送電線とを含む別のリードフレームの１つの平面図である。 別のパワーＩＣの実施例の１つの電気概略図である。 図３２ＡのパワーＩＣに接続された複数の送電線を有する１つの基板の１つの平面図である。 複数の送電線と、複数の送電線のうち少なくとも２つの送電線の間に接続された結合コンデンサとを有する１つの基板の１つの平面図である。

Claims (7)

  1. 第１の集積回路を第２の集積回路に接続するための相互接続構造であって、
    第１誘電層と、
    前記第１誘電層の一方の面に配置された第１金属堆積層と、
    前記第１誘電層の１つの反対面に配置された第２金属堆積層と、
    前記第１金属堆積層を前記第２金属堆積層に接続する複数のバイアと、
    前記第２金属堆積層上に配置され、前記第２金属堆積層への複数の開口を画成するはんだマスクと、
    前記複数の開口内に配置され、前記第２金属堆積層を前記第２の集積回路に接続可能な複数のはんだ球と、
    前記第１金属堆積層に接続された補強バーと、
    前記第１金属堆積層に接続された第１端部と、前記第１の集積回路の一方の面に接続された中央部と、前記補強バーに接続された第２端部とを有するヒート・シンクと、
    を備え、
    前記第１金属堆積層は互いに電気的に絶縁された第１、第２および第３の接触部を画成し、
    当該第１、第２および第３の接触部は、前記第１の集積回路に接続された、
    相互接続構造。
  2. 前記第１および第３の接触部は１つの底部と、前記底部から延在する複数のウイングとを含み、かつ前記第２の接触部は前記第１および第３の接触部の前記複数のウイングの間に配置される、請求項１に記載の相互接続構造。
  3. 前記複数のバイアは複数のレーザー穿孔バイアであり、また前記第１金属堆積層は前記第１誘電層に電気めっきされた銅を含む請求項１または２に記載の相互接続構造。
  4. 第３金属層と、
    前記第２金属堆積層と前記第３金属層との間に配置され、前記第２金属堆積層を前記第３金属層に接続するめっきされた貫通穴を含む基板と、
    前記第３金属層の近傍に配置された第２誘電層と、
    前記誘電層と前記はんだマスクとの間に配置された第４金属層と、をさらに備え、
    前記第２誘電層は前記第３金属層を前記第４金属層に接続する複数のレーザー穿孔バイアを含む、請求項１から３のいずれか１項に記載の相互接続構造。
  5. 前記第１金属堆積層の前記第１および第３の接触部に接続されたコンデンサをさらに含む請求項１から４のいずれか１項に記載の相互接続構造。
  6. 前記ヒート・シンクは、前記第１金属堆積層の前記第１、第２および第３の接触部の少なくとも１つに接続される請求項１から５のいずれか１項に記載の相互接続構造。
  7. 前記第１の集積回路はパワーＩＣであり、前記第２の集積回路はドライブＩＣである請求項１から６のいずれか１項に記載の相互接続構造。
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7851872B2 (en) 2003-10-22 2010-12-14 Marvell World Trade Ltd. Efficient transistor structure
US7960833B2 (en) 2003-10-22 2011-06-14 Marvell World Trade Ltd. Integrated circuits and interconnect structure for integrated circuits
US7414275B2 (en) * 2005-06-24 2008-08-19 International Business Machines Corporation Multi-level interconnections for an integrated circuit chip
JP4424331B2 (ja) * 2005-08-01 2010-03-03 セイコーエプソン株式会社 静電アクチュエータ、液滴吐出ヘッド、液滴吐出ヘッドの駆動方法及び静電アクチュエータの製造方法
WO2007050990A2 (en) * 2005-10-27 2007-05-03 Rosetta Inpharmatics Llc Nucleic acid amplification using non-random primers
US8786072B2 (en) * 2007-02-27 2014-07-22 International Rectifier Corporation Semiconductor package
US9147644B2 (en) 2008-02-26 2015-09-29 International Rectifier Corporation Semiconductor device and passive component integration in a semiconductor package
CN101652858A (zh) * 2007-03-15 2010-02-17 马维尔国际贸易有限公司 集成电路和集成电路的互连结构
KR100851065B1 (ko) * 2007-04-30 2008-08-12 삼성전기주식회사 전자기 밴드갭 구조물 및 인쇄회로기판
JP2009111110A (ja) * 2007-10-30 2009-05-21 Nec Electronics Corp 半導体装置
JP4945619B2 (ja) * 2009-09-24 2012-06-06 株式会社東芝 半導体記憶装置
US8018027B2 (en) * 2009-10-30 2011-09-13 Murata Manufacturing Co., Ltd. Flip-bonded dual-substrate inductor, flip-bonded dual-substrate inductor, and integrated passive device including a flip-bonded dual-substrate inductor
US9583478B1 (en) * 2010-04-16 2017-02-28 Silego Technology, Inc. Lateral power MOSFET
JP2012019063A (ja) * 2010-07-08 2012-01-26 Renesas Electronics Corp 半導体装置
US8614488B2 (en) * 2010-12-08 2013-12-24 Ying-Nan Wen Chip package and method for forming the same
CN102543190B (zh) * 2010-12-28 2015-05-27 炬芯（珠海）科技有限公司 半导体装置、芯片及修改比特数据的方法
TWI469311B (zh) * 2011-04-29 2015-01-11 萬國半導體股份有限公司 聯合封裝的功率半導體元件
TWI469292B (zh) * 2011-07-26 2015-01-11 萬國半導體股份有限公司 應用雙層引線框架的堆疊式功率半導體裝置及其製備方法
US8853860B2 (en) * 2012-03-23 2014-10-07 Teledyne Scientific & Imaging, Llc Method and apparatus for reduced parasitics and improved multi-finger transistor thermal impedance
US8759956B2 (en) * 2012-07-05 2014-06-24 Infineon Technologies Ag Chip package and method of manufacturing the same
KR101420536B1 (ko) * 2012-12-14 2014-07-17 삼성전기주식회사 전력 모듈 패키지
US8884420B1 (en) * 2013-07-12 2014-11-11 Infineon Technologies Austria Ag Multichip device
DE102016203906A1 (de) * 2016-03-10 2017-09-28 Robert Bosch Gmbh Halbleiterbauelement, insbesondere Leistungstransistor
US9960231B2 (en) * 2016-06-17 2018-05-01 Qualcomm Incorporated Standard cell architecture for parasitic resistance reduction
JP6658441B2 (ja) * 2016-10-06 2020-03-04 三菱電機株式会社 半導体装置
US10283526B2 (en) * 2016-12-21 2019-05-07 Qualcomm Incorporated Standard cell circuits employing voltage rails electrically coupled to metal shunts for reducing or avoiding increases in voltage drop
US10236886B2 (en) 2016-12-28 2019-03-19 Qualcomm Incorporated Multiple via structure for high performance standard cells
US10249711B2 (en) * 2017-06-29 2019-04-02 Teledyne Scientific & Imaging, Llc FET with micro-scale device array
US11276624B2 (en) * 2019-12-17 2022-03-15 Infineon Technologies Austria Ag Semiconductor device power metallization layer with stress-relieving heat sink structure
US11508659B2 (en) * 2020-09-10 2022-11-22 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure in semiconductor device and method of forming the same

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03248528A (ja) * 1990-02-27 1991-11-06 Nec Kansai Ltd 半導体装置の製造方法
US5323036A (en) * 1992-01-21 1994-06-21 Harris Corporation Power FET with gate segments covering drain regions disposed in a hexagonal pattern
JP3378334B2 (ja) * 1994-01-26 2003-02-17 株式会社東芝 半導体装置実装構造体
FR2748601B1 (fr) 1996-05-07 1998-07-24 Sgs Thomson Microelectronics Procede de formation d'interconnexions dans un circuit integre
IL120514A (en) 1997-03-25 2000-08-31 P C B Ltd Electronic interconnect structure and method for manufacturing it
IL120866A0 (en) * 1997-05-20 1997-09-30 Micro Components Systems Ltd Process for producing an aluminum substrate
US6057171A (en) * 1997-09-25 2000-05-02 Frequency Technology, Inc. Methods for determining on-chip interconnect process parameters
JPH11111860A (ja) * 1997-10-06 1999-04-23 Mitsubishi Electric Corp 半導体装置
JP4015746B2 (ja) * 1997-10-30 2007-11-28 松下電器産業株式会社 半導体装置
US6178082B1 (en) 1998-02-26 2001-01-23 International Business Machines Corporation High temperature, conductive thin film diffusion barrier for ceramic/metal systems
JP3671999B2 (ja) * 1998-02-27 2005-07-13 富士ゼロックス株式会社 半導体装置およびその製造方法ならびに半導体実装装置
JP3407020B2 (ja) 1998-05-25 2003-05-19 Ｎｅｃエレクトロニクス株式会社 半導体装置
IL127256A (en) 1998-11-25 2002-09-12 Micro Components Ltd A device for packaging electronic components, a process for its manufacture and a pin device used in the process
JP4479015B2 (ja) * 1999-06-10 2010-06-09 パナソニック株式会社 コンデンサ内蔵キャリア基板およびその製造方法
JP4034477B2 (ja) * 1999-07-01 2008-01-16 株式会社日立製作所 インターポーザ及びその製造方法とそれを用いた回路モジュール
DE19958906A1 (de) 1999-12-07 2001-07-05 Infineon Technologies Ag Herstellung von integrierten Schaltungen
US6278264B1 (en) * 2000-02-04 2001-08-21 Volterra Semiconductor Corporation Flip-chip switching regulator
JP4854845B2 (ja) * 2000-02-25 2012-01-18 イビデン株式会社 多層プリント配線板
US6486557B1 (en) 2000-02-29 2002-11-26 International Business Machines Corporation Hybrid dielectric structure for improving the stiffness of back end of the line structures
JP4120133B2 (ja) * 2000-04-28 2008-07-16 沖電気工業株式会社 半導体装置及びその製造方法
JP2001339047A (ja) 2000-05-29 2001-12-07 Matsushita Electric Ind Co Ltd 半導体装置
US20020071293A1 (en) * 2000-07-13 2002-06-13 Eden Richard C. Power semiconductor switching devices, power converters, integrated circuit assemblies, integrated circuitry, power current switching methods, methods of forming a power semiconductor switching device, power conversion methods, power semiconductor switching device packaging methods, and methods a of forming power transistor
JP2002289817A (ja) 2001-03-27 2002-10-04 Toshiba Corp 半導体集積回路装置及びその製造方法
US6426558B1 (en) * 2001-05-14 2002-07-30 International Business Machines Corporation Metallurgy for semiconductor devices
JP4124981B2 (ja) 2001-06-04 2008-07-23 株式会社ルネサステクノロジ 電力用半導体装置および電源回路
TWI312166B (en) * 2001-09-28 2009-07-11 Toppan Printing Co Ltd Multi-layer circuit board, integrated circuit package, and manufacturing method for multi-layer circuit board
US6477034B1 (en) 2001-10-03 2002-11-05 Intel Corporation Interposer substrate with low inductance capacitive paths
JP2003142623A (ja) * 2001-10-31 2003-05-16 Hitachi Ltd 配線基板とその製造方法，半導体装置並びに配線基板形成用のベース基板
JP3760857B2 (ja) * 2001-12-17 2006-03-29 松下電器産業株式会社 プリント配線板の製造方法
JP2003347727A (ja) * 2002-05-30 2003-12-05 Hitachi Ltd 配線基板および両面実装半導体製品
JP3708082B2 (ja) 2003-02-27 2005-10-19 株式会社ルネサステクノロジ 電力半導体装置
JP2006222298A (ja) * 2005-02-10 2006-08-24 Renesas Technology Corp 半導体装置およびその製造方法

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