JP3441070B2 - 高性能ｒｉｓｃマイクロプロセッサ及びデータ処理装置 - Google Patents
高性能ｒｉｓｃマイクロプロセッサ及びデータ処理装置Info
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- 238000012545 processing Methods 0.000 title claims abstract description 36
- 239000000872 buffer Substances 0.000 claims abstract description 130
- 230000003139 buffering effect Effects 0.000 claims abstract description 10
- 230000006870 function Effects 0.000 claims description 44
- 238000000034 method Methods 0.000 description 50
- 238000012546 transfer Methods 0.000 description 41
- 239000013598 vector Substances 0.000 description 33
- 238000010586 diagram Methods 0.000 description 20
- 230000008859 change Effects 0.000 description 14
- 230000001360 synchronised effect Effects 0.000 description 13
- 230000008901 benefit Effects 0.000 description 11
- 238000013519 translation Methods 0.000 description 11
- 238000003860 storage Methods 0.000 description 7
- 230000001960 triggered effect Effects 0.000 description 7
- 238000004364 calculation method Methods 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 230000002457 bidirectional effect Effects 0.000 description 5
- 238000006073 displacement reaction Methods 0.000 description 5
- 230000007246 mechanism Effects 0.000 description 5
- 230000004044 response Effects 0.000 description 5
- 238000013461 design Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 4
- 230000006872 improvement Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 238000012790 confirmation Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 230000011664 signaling Effects 0.000 description 2
- 101100236764 Caenorhabditis elegans mcu-1 gene Proteins 0.000 description 1
- 101100204059 Caenorhabditis elegans trap-2 gene Proteins 0.000 description 1
- 241001138418 Sequoia sempervirens Species 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000005111 flow chemistry technique Methods 0.000 description 1
- 230000008571 general function Effects 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 239000003550 marker Substances 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000008520 organization Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000003079 width control Methods 0.000 description 1
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F9/00—Arrangements for program control, e.g. control units
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
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- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
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- G06F9/00—Arrangements for program control, e.g. control units
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
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- G06F9/30003—Arrangements for executing specific machine instructions
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- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
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- G06F9/3863—Recovery, e.g. branch miss-prediction, exception handling using multiple copies of the architectural state, e.g. shadow registers
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Description
【発明の詳細な説明】
発明の背景
1.発明の分野
一般的には、本発明はRISC型マイクロプロセッサ・ア
ーキテクチャの設計に関し、具体的には、複数の命令を
同時並行に実行することのできるRISCマイクロプロセッ
サ・アーキテクチャに関する。
ーキテクチャの設計に関し、具体的には、複数の命令を
同時並行に実行することのできるRISCマイクロプロセッ
サ・アーキテクチャに関する。
以下に列挙した米国特許出願は本件特許出願と同時に
米国特許出願され、係属中のものであるが、これらの米
国特許出願に開示されており、かつそれぞれ対応して出
願された日本での特許出願に開示されている事項は、そ
の出願番号を本明細書で引用することにより本明細書の
一部を構成するものとする。
米国特許出願され、係属中のものであるが、これらの米
国特許出願に開示されており、かつそれぞれ対応して出
願された日本での特許出願に開示されている事項は、そ
の出願番号を本明細書で引用することにより本明細書の
一部を構成するものとする。
1.発明の名称「拡張可能RISCマイクロプロセッサ・アー
キテクチャ（Extensible RISC Microprocessor Archite
cture）SMOS 7985 MCF/GBR,米国特許出願第07/727,058
号、1991年７月８日出願、発明者Le T.Nguyen他、およ
びこれに対応する特願平５−502153号（特表平６−5011
24号公報）。
キテクチャ（Extensible RISC Microprocessor Archite
cture）SMOS 7985 MCF/GBR,米国特許出願第07/727,058
号、1991年７月８日出願、発明者Le T.Nguyen他、およ
びこれに対応する特願平５−502153号（特表平６−5011
24号公報）。
2.「アーキテクチャ上の依存関係を隔離したRISCマイク
ロプロセッサ・アーキテクチャ（RISC Microprocessor
Architecture with Isolated architectural Dependenc
ies）SMOS 7987 MCF/GBR,米国特許出願第07/726,744
号、1991年７月８日出願、発明者Le T.Nguyen他、およ
びこれに対応する特願平５−502152号（特表平６−5020
34号公報）。
ロプロセッサ・アーキテクチャ（RISC Microprocessor
Architecture with Isolated architectural Dependenc
ies）SMOS 7987 MCF/GBR,米国特許出願第07/726,744
号、1991年７月８日出願、発明者Le T.Nguyen他、およ
びこれに対応する特願平５−502152号（特表平６−5020
34号公報）。
3.発明の名称「複数型レジスタ・セットを採用したRISC
マイクロプロセッサ・アーキテクチャ）（RISC Micropr
ocessor Architecture Implementing Multiple Typed R
egister Sets）SMOS 7988 MCF/GBR/RCC,米国特許出願第
07/726,773号、1991年７月８日出願、発明者Sanjiv Gar
g他、およびこれに対応する特願平５−502403号（特表
平６−501805号公報）。
マイクロプロセッサ・アーキテクチャ）（RISC Micropr
ocessor Architecture Implementing Multiple Typed R
egister Sets）SMOS 7988 MCF/GBR/RCC,米国特許出願第
07/726,773号、1991年７月８日出願、発明者Sanjiv Gar
g他、およびこれに対応する特願平５−502403号（特表
平６−501805号公報）。
4.発明の名称「高速トラップと例外状態をインプリメン
トしたRISCマイクロプロセッサ・アーキテクチャ）（RI
SC Microprocessor Architecture Implementing Fast T
rap and Exception State）SMOS 7989 MCF/GBR/WSW,米
国特許出願第07/726,942号、1991年７月８日出願、発明
者Le T.Nguyen他、およびこれに対応する特願平５−502
154号（特表平６−502035号公報）。
トしたRISCマイクロプロセッサ・アーキテクチャ）（RI
SC Microprocessor Architecture Implementing Fast T
rap and Exception State）SMOS 7989 MCF/GBR/WSW,米
国特許出願第07/726,942号、1991年７月８日出願、発明
者Le T.Nguyen他、およびこれに対応する特願平５−502
154号（特表平６−502035号公報）。
5.発明の名称「シングル・チップ・ページ・プリンタ・
コントローラ」（Single Chip Page Printer Controlle
r）SMOS 7991 MCF/GBR,米国特許出願第07/726,929号、1
991年７月８日出願、発明者Derek J.Lentz他、およびこ
れに対応する特願平５−502149号（特表平６−501586号
公報）。
コントローラ」（Single Chip Page Printer Controlle
r）SMOS 7991 MCF/GBR,米国特許出願第07/726,929号、1
991年７月８日出願、発明者Derek J.Lentz他、およびこ
れに対応する特願平５−502149号（特表平６−501586号
公報）。
6.発明の名称「複数の異種プロセッサをサポートするこ
とのできるマイクロプロセッサ・アーキテクチャ」（Mi
croprocessor Architecture Capable of Supporting Mu
ltiple Heterogeneous Processors）SMOS 7992 MCF/WM
B,米国特許出願第07/726,893号、1991年７月８日出願、
発明者Derek J.Lentz他、およびこれに対応する特願平
５−502151号（特表平６−501123号公報）。
とのできるマイクロプロセッサ・アーキテクチャ」（Mi
croprocessor Architecture Capable of Supporting Mu
ltiple Heterogeneous Processors）SMOS 7992 MCF/WM
B,米国特許出願第07/726,893号、1991年７月８日出願、
発明者Derek J.Lentz他、およびこれに対応する特願平
５−502151号（特表平６−501123号公報）。
なお、本明細書の記述は本件出願の優先権の基礎たる
米国特許出願07/727,006号の明細書の記載に基づくもの
であって、当該米国特許出願の番号を参照することによ
って当該米国特許出願の明細書の記載内容が本明細書の
一部分を構成するものとする。
米国特許出願07/727,006号の明細書の記載に基づくもの
であって、当該米国特許出願の番号を参照することによ
って当該米国特許出願の明細書の記載内容が本明細書の
一部分を構成するものとする。
2.関連技術の説明
近年、マイクロプロセッサ・アーキテクチャの設計は
複合命令セット・コンピュータ（CISC−Complex Instru
ction Set Computer）アーキテクチャを採用したものか
ら、より単純化された縮小命令セット・コンピュータ
（RISC−Reduced Instruction Set Computer）アーキテ
クチャを採用したものまでに発達している。CISCアーキ
テクチャは、大部分がハードウェアで命令実行パイプラ
インを実現し、サポートしていることを特徴としてい
る。従来のパイプライン構造の代表的なものは、命令フ
ェッチ、命令デコード、データ・ロード、命令実行、デ
ータ・ストアのステージからなり、これらの順序は固定
している。命令セットの異なる部分をパイプラインのそ
れぞれのステージを通して同時並行に実行すると、パフ
ォーマンス上の利点が得られる。パイプラインを長くす
ると、利用できる実行ステージの数が増加し、同時並行
に実行できる命令数が増加する。
複合命令セット・コンピュータ（CISC−Complex Instru
ction Set Computer）アーキテクチャを採用したものか
ら、より単純化された縮小命令セット・コンピュータ
（RISC−Reduced Instruction Set Computer）アーキテ
クチャを採用したものまでに発達している。CISCアーキ
テクチャは、大部分がハードウェアで命令実行パイプラ
インを実現し、サポートしていることを特徴としてい
る。従来のパイプライン構造の代表的なものは、命令フ
ェッチ、命令デコード、データ・ロード、命令実行、デ
ータ・ストアのステージからなり、これらの順序は固定
している。命令セットの異なる部分をパイプラインのそ
れぞれのステージを通して同時並行に実行すると、パフ
ォーマンス上の利点が得られる。パイプラインを長くす
ると、利用できる実行ステージの数が増加し、同時並行
に実行できる命令数が増加する。
CISCパイプライン・アーキテクチャの効率を制約する
一般的問題として、２つある。最初の問題は、先に実行
される条件コード設定命令がパイプラインを通して実質
的に実行を完了するまで、条件付きブランチ命令が正し
く評価できないことである。
一般的問題として、２つある。最初の問題は、先に実行
される条件コード設定命令がパイプラインを通して実質
的に実行を完了するまで、条件付きブランチ命令が正し
く評価できないことである。
従って、そのあとに続く条件付き命令の実行が遅延ま
たは停止（stall）されるので、いくつかのパイプライ
ン・ステージが数プロセッサ・サイクルの間インアクテ
ィブ（inactive）、すなわち不動作のままになってい
る。代表例として、条件コードは、実行ステージを通し
てある命令の処理が完了したときだけ、プロセッサ状況
レジスタ（PSR）とも呼ばれる条件コード・レジスタに
書かれている。そのために、ブランチ条件コードが判断
されるまでの数プロセッサ・サイクルの間、条件付きブ
ランチ命令をデコード・ステージに置いたままパイプラ
インを停止させなければならない。パイプラインが停止
すると、スループットの損失が大になる。さらに、コン
ピュータの平均スループットはプログラム命令ストリー
ムの中で条件付きブランチ命令が条件コード設定命令の
あとに近接して現れる頻度によって左右される。
たは停止（stall）されるので、いくつかのパイプライ
ン・ステージが数プロセッサ・サイクルの間インアクテ
ィブ（inactive）、すなわち不動作のままになってい
る。代表例として、条件コードは、実行ステージを通し
てある命令の処理が完了したときだけ、プロセッサ状況
レジスタ（PSR）とも呼ばれる条件コード・レジスタに
書かれている。そのために、ブランチ条件コードが判断
されるまでの数プロセッサ・サイクルの間、条件付きブ
ランチ命令をデコード・ステージに置いたままパイプラ
インを停止させなければならない。パイプラインが停止
すると、スループットの損失が大になる。さらに、コン
ピュータの平均スループットはプログラム命令ストリー
ムの中で条件付きブランチ命令が条件コード設定命令の
あとに近接して現れる頻度によって左右される。
第２の問題は、プログラム命令ストリームの中で近接
して置かれている命令がプロセッサ・レジスタ・ファイ
ルの同じレジスタを参照する傾向があることから起こる
問題である。データ・レジスタは、連続する命令のスト
ア・ステージとロード・ステージにおいてデータの宛先
またはソースとして頻繁に使用されている。一般的に、
データをレジスタ・ファイルにストアする命令が少なく
とも１つの実行ステージを通して処理を完了してからで
なければ、後続命令のロード・ステージ処理でレジスタ
・ファイルをアクセスすることができないようになって
いる。多数の命令を実行するには、ストア・データを得
るために、１実行ステージで複数のプロセッサ・サイク
ルを必要とするので、実行ステージのオペレーションが
続いている間、パイプライン全体が停止しているのが代
表例である。その結果、コンピュータの実行スループッ
トは、命令ストリームが実行される順序に左右されるこ
とになる。
して置かれている命令がプロセッサ・レジスタ・ファイ
ルの同じレジスタを参照する傾向があることから起こる
問題である。データ・レジスタは、連続する命令のスト
ア・ステージとロード・ステージにおいてデータの宛先
またはソースとして頻繁に使用されている。一般的に、
データをレジスタ・ファイルにストアする命令が少なく
とも１つの実行ステージを通して処理を完了してからで
なければ、後続命令のロード・ステージ処理でレジスタ
・ファイルをアクセスすることができないようになって
いる。多数の命令を実行するには、ストア・データを得
るために、１実行ステージで複数のプロセッサ・サイク
ルを必要とするので、実行ステージのオペレーションが
続いている間、パイプライン全体が停止しているのが代
表例である。その結果、コンピュータの実行スループッ
トは、命令ストリームが実行される順序に左右されるこ
とになる。
第３の問題は、命令自体の実行から起こる問題ではな
く、マイクロプロセッサ自体のハードウェア・サポート
による命令実行環境の維持、すなわち、マシンの状態
（state−of−machine）から起こる問題である。現在の
CISCマイクロプロセッサのハードウェア・サブシステム
は、命令の実行中にトラップ条件が現れると、それを検
出できるようになっている。各トラップを処理するに
は、対応するトラップ処理ルーチンをプロセッサに実行
させる必要がある。トラップが検出されたとき、実行パ
イプラインをクリアして、トラップ処理ルーチンが即時
に実行できるようにする必要がある。同時に、トラップ
が現れた正確な個所で、そのときのマシンの状態を設定
しなければならない。この正確な個所は、そのとき実行
中の最初の命令が割込みとトラップのために完了したと
きと、例外のために実行されなかった命令の直前に現れ
る。そのあと、マシンの状態と、この場合も、トラップ
の内容に応じて、実行中の命令自体を処理ルーチンの完
了時に復元しなければならない。その結果、各トラップ
または関連事象（イベント）が起こると、処理ルーチン
の開始時と終了時にパイプラインをクリアし、正確なマ
シンの状態をセーブし、復元するために待ち時間が生
じ、プロセッサのスループットがその分だけ減少するこ
とになる。
く、マイクロプロセッサ自体のハードウェア・サポート
による命令実行環境の維持、すなわち、マシンの状態
（state−of−machine）から起こる問題である。現在の
CISCマイクロプロセッサのハードウェア・サブシステム
は、命令の実行中にトラップ条件が現れると、それを検
出できるようになっている。各トラップを処理するに
は、対応するトラップ処理ルーチンをプロセッサに実行
させる必要がある。トラップが検出されたとき、実行パ
イプラインをクリアして、トラップ処理ルーチンが即時
に実行できるようにする必要がある。同時に、トラップ
が現れた正確な個所で、そのときのマシンの状態を設定
しなければならない。この正確な個所は、そのとき実行
中の最初の命令が割込みとトラップのために完了したと
きと、例外のために実行されなかった命令の直前に現れ
る。そのあと、マシンの状態と、この場合も、トラップ
の内容に応じて、実行中の命令自体を処理ルーチンの完
了時に復元しなければならない。その結果、各トラップ
または関連事象（イベント）が起こると、処理ルーチン
の開始時と終了時にパイプラインをクリアし、正確なマ
シンの状態をセーブし、復元するために待ち時間が生
じ、プロセッサのスループットがその分だけ減少するこ
とになる。
CISCアーキテクチャが潜在的にもつスループットを向
上するために、これらの問題に対する解決方法がいろい
ろと試みられている。条件付きブランチ命令が正しく実
行されると想定すれば、ブランチ条件コードの最終的判
断に先立って、パイプライン実行を試行的に進めること
が可能である。また、レジスタが修正されると想定すれ
ば、後続の命令を試行的に実行することが可能である。
処理ルーチンの実行を必要とするような例外の発生を最
小にすることによって、プログラム命令ストリームの処
理に割込みをかける例外の発生頻度を少なくすること
を、別のハードウェアで行うことが可能である。
上するために、これらの問題に対する解決方法がいろい
ろと試みられている。条件付きブランチ命令が正しく実
行されると想定すれば、ブランチ条件コードの最終的判
断に先立って、パイプライン実行を試行的に進めること
が可能である。また、レジスタが修正されると想定すれ
ば、後続の命令を試行的に実行することが可能である。
処理ルーチンの実行を必要とするような例外の発生を最
小にすることによって、プログラム命令ストリームの処
理に割込みをかける例外の発生頻度を少なくすること
を、別のハードウェアで行うことが可能である。
これらの解決方法は、明らかに、追加ハードウェアを
複雑化するものではあるが、その方法自身にも別の問題
がある。つまり、ブランチ条件コードの最終的判断また
はレジスタ・ファイルのストア・アクセスに先立って命
令の実行を続けるためには、条件付きブランチのロケー
ションを含むプログラム命令ストリーム内の複数の個所
のいずれかに、レジスタ・ファイルの各々の修正内容
に、および例外が発生した場合には、最後の複数の命令
の実行が完了した以前の個所にマシンの状態が復元可能
であることが必要である。その結果、さらに別のサポー
ト・ハードウェアが必要になり、しかも、いずれかのパ
イプライン・ステージのサイクル・タイムが大幅に増加
しないように、ハードウェアを設計しなければならな
い。
複雑化するものではあるが、その方法自身にも別の問題
がある。つまり、ブランチ条件コードの最終的判断また
はレジスタ・ファイルのストア・アクセスに先立って命
令の実行を続けるためには、条件付きブランチのロケー
ションを含むプログラム命令ストリーム内の複数の個所
のいずれかに、レジスタ・ファイルの各々の修正内容
に、および例外が発生した場合には、最後の複数の命令
の実行が完了した以前の個所にマシンの状態が復元可能
であることが必要である。その結果、さらに別のサポー
ト・ハードウェアが必要になり、しかも、いずれかのパ
イプライン・ステージのサイクル・タイムが大幅に増加
しないように、ハードウェアを設計しなければならな
い。
RISCアーキテクチャでは、マイクロプロセッサ・アー
キテクチャのハードウェアによる実現を大幅に単純化す
ることによって、上記問題の多くを解決することを試み
ている。極端な場合には、各RISC命令はロード・サイク
ル、実行サイクル、およびストア・サイクルからなる３
つのパイプライン化プログラム・サイクルだけで実行さ
れる。ロードおよびストア・データをバイパスすること
によって、従来のRISCアーキテクチャは、３ステージ・
パイプラインにおいてサイクル当たり１命令の実行を可
能にすることを基本にしている。
キテクチャのハードウェアによる実現を大幅に単純化す
ることによって、上記問題の多くを解決することを試み
ている。極端な場合には、各RISC命令はロード・サイク
ル、実行サイクル、およびストア・サイクルからなる３
つのパイプライン化プログラム・サイクルだけで実行さ
れる。ロードおよびストア・データをバイパスすること
によって、従来のRISCアーキテクチャは、３ステージ・
パイプラインにおいてサイクル当たり１命令の実行を可
能にすることを基本にしている。
可能な限り、RISCアーキテクチャにおけるハードウェ
ア・サポートは最小化され、必要とする機能はソフトウ
ェア・ルーチンで実行するようにしている。その結果、
RISCアーキテクチャは、最適に適合したパイプラインで
実行される単純なロード／ストア命令セットの使用によ
り大幅な柔軟性と高速化が期待できる。また、実際に
は、RISCアーキテクチャは、短い高性能パイプライン
と、増加した命令数を実行する必要性との調和を図る
と、必要とするすべての機能を実現できることが判明し
ている。
ア・サポートは最小化され、必要とする機能はソフトウ
ェア・ルーチンで実行するようにしている。その結果、
RISCアーキテクチャは、最適に適合したパイプラインで
実行される単純なロード／ストア命令セットの使用によ
り大幅な柔軟性と高速化が期待できる。また、実際に
は、RISCアーキテクチャは、短い高性能パイプライン
と、増加した命令数を実行する必要性との調和を図る
と、必要とするすべての機能を実現できることが判明し
ている。
RISCアーキテクチャの設計は、一般的に、ブランチ、
レジスタ参照および例外に関してCISCアーキテクチャに
起こっている問題を回避し、あるいは最小化するように
なっている。RISCアーキテクチャにおけるパイプライン
は短く、スピードが最適化されている。パイプラインを
短くすると、パイプライン停止（stall）またはクリア
によって生じる結果を最小化すると共に、マシンの状態
を以前の実行個所に復元する際に起こる問題を最小化す
ることができる。
レジスタ参照および例外に関してCISCアーキテクチャに
起こっている問題を回避し、あるいは最小化するように
なっている。RISCアーキテクチャにおけるパイプライン
は短く、スピードが最適化されている。パイプラインを
短くすると、パイプライン停止（stall）またはクリア
によって生じる結果を最小化すると共に、マシンの状態
を以前の実行個所に復元する際に起こる問題を最小化す
ることができる。
しかし、一般に認識されている現水準を大幅に超えた
スループット・パフォーマンス向上は、従来のRISCアー
キテクチャによっては容易に達成することができない。
その結果、これに代わるスーパースカラー（super−sca
ler）と呼ばれるアーキテクチャが種々提案されてい
る。これらのアーキテクチャは、一般的には、複数の命
令を同時並行に実行することによって、プロセッサのス
ループットを比例的に向上させることを試みている。残
念ながら、この種のアーキテクチャの場合も、CISCアー
キテクチャの問題と同じでないとしても、条件付きブラ
ンチ、レジスタ参照、および例外処理に同じような問題
が起こっている。
スループット・パフォーマンス向上は、従来のRISCアー
キテクチャによっては容易に達成することができない。
その結果、これに代わるスーパースカラー（super−sca
ler）と呼ばれるアーキテクチャが種々提案されてい
る。これらのアーキテクチャは、一般的には、複数の命
令を同時並行に実行することによって、プロセッサのス
ループットを比例的に向上させることを試みている。残
念ながら、この種のアーキテクチャの場合も、CISCアー
キテクチャの問題と同じでないとしても、条件付きブラ
ンチ、レジスタ参照、および例外処理に同じような問題
が起こっている。
発明の要約
従って、本発明の一般的目的は、従来のCISCアーキテ
クチャとRISCアーキテクチャに対して大幅なパフォーマ
ンス向上が得られ、さらに、マイクロプロセッサで実現
するのに適した高性能の、RISCベースのスーパースカラ
ー型プロセッサ・アーキテクチャを提供することであ
る。
クチャとRISCアーキテクチャに対して大幅なパフォーマ
ンス向上が得られ、さらに、マイクロプロセッサで実現
するのに適した高性能の、RISCベースのスーパースカラ
ー型プロセッサ・アーキテクチャを提供することであ
る。
この目的を達成するために、本発明によるマイクロプ
ロセッサ・アーキテクチャは、命令ストアからフェッチ
した命令を同時並行に実行することを可能にしている。
このマイクロプロセッサ・アーキテクチャは命令ストア
から命令セットをフェッチするための命令プリフェッチ
・ユニットを備えている。各命令セットは複数の固定長
命令から構成されている。命令FIFOは、第１バッファと
第２バッファを含む複数の命令セット・バッファに命令
セットを置いておくバッファリングのために用意された
ものである。命令実行ユニットは、レジスタ・ファイル
と複数の機能ユニット（functional unit）から構成さ
れ、第１バッファと第２バッファに置かれている命令セ
ットを調べて、使用可能な機能ユニットに実行させるた
めにこれらの命令の１つを出す機能をもつ命令制御ユニ
ットを備えている。機能ユニットとレジスタ・ファイル
間は複数のデータ経路（data path）で結ばれているの
で、それぞれの命令を並行実行するために必要とされる
レジスタ・ファイルへの複数の独立アクセスが可能にな
っている。
ロセッサ・アーキテクチャは、命令ストアからフェッチ
した命令を同時並行に実行することを可能にしている。
このマイクロプロセッサ・アーキテクチャは命令ストア
から命令セットをフェッチするための命令プリフェッチ
・ユニットを備えている。各命令セットは複数の固定長
命令から構成されている。命令FIFOは、第１バッファと
第２バッファを含む複数の命令セット・バッファに命令
セットを置いておくバッファリングのために用意された
ものである。命令実行ユニットは、レジスタ・ファイル
と複数の機能ユニット（functional unit）から構成さ
れ、第１バッファと第２バッファに置かれている命令セ
ットを調べて、使用可能な機能ユニットに実行させるた
めにこれらの命令の１つを出す機能をもつ命令制御ユニ
ットを備えている。機能ユニットとレジスタ・ファイル
間は複数のデータ経路（data path）で結ばれているの
で、それぞれの命令を並行実行するために必要とされる
レジスタ・ファイルへの複数の独立アクセスが可能にな
っている。
レジスタ・ファイルは、レジスタ・データを一時的に
ストアしておくために使用される別セットのデータ・レ
ジスタを含んでいる。これらの一時データ・レジスタ
は、命令が順序外（out−of−order）で実行される際に
機能ユニットによって処理されたデータを受け入れるた
めに命令実行ユニットによって利用される。一時データ
・レジスタにストアされたデータは選択的に保持され、
そのあと、先行するすべての順序内（in−order）命令
の実行が完了して退避された、命令ストリーム内の命令
のロケーションまで正確なマシン状態が進んだときクリ
アされるか、レジスタ・ファイルに退避される。
ストアしておくために使用される別セットのデータ・レ
ジスタを含んでいる。これらの一時データ・レジスタ
は、命令が順序外（out−of−order）で実行される際に
機能ユニットによって処理されたデータを受け入れるた
めに命令実行ユニットによって利用される。一時データ
・レジスタにストアされたデータは選択的に保持され、
そのあと、先行するすべての順序内（in−order）命令
の実行が完了して退避された、命令ストリーム内の命令
のロケーションまで正確なマシン状態が進んだときクリ
アされるか、レジスタ・ファイルに退避される。
最後に、命令ストアからの命令セットのプリフェッチ
は、メイン・プログラム命令ストリーム、ターゲット条
件付きブランチ命令ストリームおよびプロシージャ命令
ストリームのプリフェッチを可能にする複数のプリフェ
ッチ経路によって容易化されている。ターゲット条件付
きブランチ・プリフェッチ経路を利用すると、条件付き
ブランチ命令となり得る両方の命令ストリーム、つま
り、メインとターゲットを同時にプリフェッチすること
が可能である。プロシージャ命令プリフェッチ経路を利
用すると、メインまたはターゲット命令ストリームにあ
る１つの命令を実行する拡張プロシージャの実行を可能
にする上で効果的な補足的命令ストリームを可能にす
る。また、プロシージャ・プリフェッチ経路によると、
少なくともメイン・プリフェッチ・バッファをクリアす
ることなく、これらの拡張プロシージャをフェッチして
実行することができる。
は、メイン・プログラム命令ストリーム、ターゲット条
件付きブランチ命令ストリームおよびプロシージャ命令
ストリームのプリフェッチを可能にする複数のプリフェ
ッチ経路によって容易化されている。ターゲット条件付
きブランチ・プリフェッチ経路を利用すると、条件付き
ブランチ命令となり得る両方の命令ストリーム、つま
り、メインとターゲットを同時にプリフェッチすること
が可能である。プロシージャ命令プリフェッチ経路を利
用すると、メインまたはターゲット命令ストリームにあ
る１つの命令を実行する拡張プロシージャの実行を可能
にする上で効果的な補足的命令ストリームを可能にす
る。また、プロシージャ・プリフェッチ経路によると、
少なくともメイン・プリフェッチ・バッファをクリアす
ることなく、これらの拡張プロシージャをフェッチして
実行することができる。
以上のとおり、本発明の利点は、基本的にRISC型のコ
ア・アーキテクチャを利用して非常に高性能なスループ
ットを実現するアーキテクチャを提供することにある。
ア・アーキテクチャを利用して非常に高性能なスループ
ットを実現するアーキテクチャを提供することにある。
本発明の別の利点は、サイクルごとに複数の命令の実
行を可能にしたことにある。
行を可能にしたことにある。
さらに、本発明の利点は、複数の命令を同時並行に実
行することを最適化するために必要な機能ユニットを動
的に（ダイナミックに）選択して、利用することを可能
にしたことである。
行することを最適化するために必要な機能ユニットを動
的に（ダイナミックに）選択して、利用することを可能
にしたことである。
さらに、本発明の別の利点は、正確なマシン状態復帰
機能をサポートするメカニズムと一体化したレジスタ・
ファイル・ユニットを設けたことにある。
機能をサポートするメカニズムと一体化したレジスタ・
ファイル・ユニットを設けたことにある。
さらに、本発明の別の利点は、レジスタ・ファイル・
ユニット内に複数のレジスタ・ファイルを内蔵し、これ
らのレジスタ・ファイルは汎用化され、タイプ化され、
複数の独立並列整数レジスタ・ファイルとしてのオペレ
ーション、浮動小数点ファイルと整数ファイルとしての
レジスタ・ファイルのオペレーションおよび専用ブール
・レジスタ・ファイルのオペレーションを含む、複数の
レジスタ・ファイル機能を備えていることにある。
ユニット内に複数のレジスタ・ファイルを内蔵し、これ
らのレジスタ・ファイルは汎用化され、タイプ化され、
複数の独立並列整数レジスタ・ファイルとしてのオペレ
ーション、浮動小数点ファイルと整数ファイルとしての
レジスタ・ファイルのオペレーションおよび専用ブール
・レジスタ・ファイルのオペレーションを含む、複数の
レジスタ・ファイル機能を備えていることにある。
さらに、本発明の別の利点とは、ロードとストア・オ
ペレーションおよび例外と割込みの処理を、効率的な命
令キャンセル・メカニズムやロード／ストア順序シンク
ロナイザを含む、正確なマシン状態復帰機能の使用によ
り正確に実行できるようにしたことである。
ペレーションおよび例外と割込みの処理を、効率的な命
令キャンセル・メカニズムやロード／ストア順序シンク
ロナイザを含む、正確なマシン状態復帰機能の使用によ
り正確に実行できるようにしたことである。
さらに、本発明の別の利点は、専用レジスタ・ファイ
ル・ユニットによってトラップ状態をサポートして待ち
時間を最小化し、処理スループットを向上したことにあ
る。
ル・ユニットによってトラップ状態をサポートして待ち
時間を最小化し、処理スループットを向上したことにあ
る。
さらに、本発明の別の利点は、メインおよびターゲッ
ト・ブランチ・プリフェッチ待ち行列を設け、それによ
って、正確でないターゲット・ブランチ・ストリームが
先に実行されても、本発明によって得られる全体的な処
理スループットに与える影響を最小化したことにある。
さらに、プロシージャ命令プリフェッチ待ち行列が設け
られているので、メインまたはターゲット・ブランチ命
令ストリームの実行に効率的に割り込んで、プロシージ
ャ・ルーチンの実行を通して新規命令を実現することを
可能にし、特に、プロシージャ・ルーチンを外部から修
正することによって、組込みプロシージャ命令を実現す
ることを可能にしたことである。
ト・ブランチ・プリフェッチ待ち行列を設け、それによ
って、正確でないターゲット・ブランチ・ストリームが
先に実行されても、本発明によって得られる全体的な処
理スループットに与える影響を最小化したことにある。
さらに、プロシージャ命令プリフェッチ待ち行列が設け
られているので、メインまたはターゲット・ブランチ命
令ストリームの実行に効率的に割り込んで、プロシージ
ャ・ルーチンの実行を通して新規命令を実現することを
可能にし、特に、プロシージャ・ルーチンを外部から修
正することによって、組込みプロシージャ命令を実現す
ることを可能にしたことである。
図面の簡単な説明
本発明の上記およびその他の利点と特徴を一層理解し
やすくするために、以下では、添付図面を参照して本発
明を詳しく説明する。なお、添付図面において、同一部
品には同一参照符号を付して示してある。
やすくするために、以下では、添付図面を参照して本発
明を詳しく説明する。なお、添付図面において、同一部
品には同一参照符号を付して示してある。
第１図は本発明を実現する好適実施例のマイクロプロ
セッサ・アーキテクチャを示す簡略ブロック図である。
セッサ・アーキテクチャを示す簡略ブロック図である。
第２図は、本発明に従って構成された命令フェッチ・
ユニットを示す詳細ブロック図である。
ユニットを示す詳細ブロック図である。
第３図は、本発明に従って構成されたプログラム・カ
ウンタ・ロジック・ユニットを示すブロック図である。
ウンタ・ロジック・ユニットを示すブロック図である。
第４図は、プログラム・カウンタ・データと制御経路
ロジックを示す別の詳細ブロック図である。
ロジックを示す別の詳細ブロック図である。
第５図は、本発明の命令実行ユニットを示す簡略ブロ
ック図である。
ック図である。
第6a図は、本発明の好適実施例において使用されてい
るレジスタ・ファイル・アーキテクチャを示す簡略ブロ
ック図である。
るレジスタ・ファイル・アーキテクチャを示す簡略ブロ
ック図である。
第6b図は、本発明の好適実施例において使用されてい
る一時バッファ・レジスタ・ファイルの記憶レジスタ形
式を図形で示す図である。
る一時バッファ・レジスタ・ファイルの記憶レジスタ形
式を図形で示す図である。
第6c図は、本発明の命令FIFOユニットの最後の２ステ
ージに存在しているときの１次および２次命令セットを
図形で示す図である。
ージに存在しているときの１次および２次命令セットを
図形で示す図である。
第7a図ないし第7c図は、本発明の好適実施例に従って
設けられた１次整数レジスタの再構成ステージを図形で
示す図である。
設けられた１次整数レジスタの再構成ステージを図形で
示す図である。
第８図は、本発明の好適実施例に従って設けられた再
構成可能浮動小数点および２次整数レジスタ・セットを
図形で示す図である。
構成可能浮動小数点および２次整数レジスタ・セットを
図形で示す図である。
第９図は本発明の好適実施例において設けられた３次
ブール・レジスタ・セットを図形で示す図である。
ブール・レジスタ・セットを図形で示す図である。
第10図は、本発明の好適実施例に従って構成された命
令実行ユニットの１次整列処理データ経路部分を示す詳
細ブロック図である。
令実行ユニットの１次整列処理データ経路部分を示す詳
細ブロック図である。
第11図は、本発明の好適実施例に従って構成された命
令実行ユニットの１次浮動小数点データ経路部分を示す
詳細ブロック図である。
令実行ユニットの１次浮動小数点データ経路部分を示す
詳細ブロック図である。
第12図は、本発明の好適実施例に従って構成された命
令実行ユニットのブール演算データ経路部分を示す詳細
ブロック図である。
令実行ユニットのブール演算データ経路部分を示す詳細
ブロック図である。
第13図は、本発明の好適実施例に従って構成されたロ
ード／ストア・ユニットを示す詳細ブロック図である。
ード／ストア・ユニットを示す詳細ブロック図である。
第14図は、本発明に従って複数の命令を実行する際に
本発明の好適実施例の好ましいオペレーション順序を示
すタイミング図である。
本発明の好適実施例の好ましいオペレーション順序を示
すタイミング図である。
第15図は、本発明の好適実施例に従って構成された仮
想メモリ制御ユニットを示す簡略ブロック図である。
想メモリ制御ユニットを示す簡略ブロック図である。
第16図は、本発明の好適実施例で使用される仮想メモ
リ制御アルゴリズムを示すブロック図である。
リ制御アルゴリズムを示すブロック図である。
第17図は、本発明の好適実施例で使用されるキャッシ
ュ制御ユニットを示す簡略ブロック図である。
ュ制御ユニットを示す簡略ブロック図である。
発明の詳細な説明
I.マイクロプロセッサ・アーキテクチャの概要 ……17
II.命令フェッチ・ユニット ……22
Ａ） IFUデータ経路 ……23
Ｂ） IFU制御経路 ……29
Ｃ） IFU/IEU制御インタフェース ……43
Ｄ） PCロジック・ユニットの詳細 ……46
１）PFおよびExPC制御／データ・ユニットの詳細
……51
２）PC制御アルゴリズムの詳細 ……61
Ｅ） 割込みおよび例外の処理 ……77
１） 概要 ……77
２） 非同期割込み ……79
３） 同期例外 ……81
４） ハンドラ・ディスパッチとリターン ……86
５） ネスト ……91
６） トラップ一覧表 ……93
III.命令実行ユニット ……95
Ａ） IEUデータ経路の詳細 ……103
１） レジスタ・ファイルの詳細 ……103
２） 整数データ経路の詳細 ……115
３） 浮動小数点データ経路の詳細 ……121
４） ブール・レジスタ・データ経路の詳細
……124
Ｂ） ロード／ストア制御ユニット ……131
Ｃ） IEU制御経路の詳細 ……135
１） Ｅデコード・ユニットの詳細 ……136
２） キャリー・チェッカ・ユニットの詳細
……140
３） データ依存関係チェッカ・ユニットの詳細
……142
４） レジスタ改名ユニットの詳細 ……143
５） 命令発行ユニットの詳細 ……145
６） 完了制御ユニットの詳細 ……149
７） 退避制御ユニットの詳細 ……150
８） 制御フロー制御ユニットの詳細 ……150
９） バイパス制御ユニットの詳細 ……152
IV.仮想メモリ制御ユニット ……153
V.キャッシュ制御ユニット ……156
VI.要約および結論 ……159
I.マイクロプロセッサ・アーキテクチャの概要
第１図は、本発明のアーキテクチャ100の概要を示す
ものである。命令フェッチ・ユニット（IFU）102と命令
実行ユニット（IEU）104は、アーキテクチャ100の中心
となる機能要素である。仮想メモリ・ユニット（VMU）1
08、キャッシュ制御ユニット（CUU）106、およびメモリ
制御ユニット（MCU）110は、IFU 102とIEU 104の機能を
直接にサポートするためのものである。また、メモリ・
アレイ・ユニット（MAU）112は基本的要素として、アー
キテクチャ100を動作させるためのものである。もっと
も、MAU 112はアーキテクチャ100の１つの一体的なコン
ポーネントとして直接的に存在しない。つまり、本発明
の好適実施例では、IFU 102、IEU 104、VMU 108、CCU 1
06、およびMCU 110は従来の0.8ミクロン設計ルールの低
電力CMOSプロセスを利用してシングル・シリコン・チッ
プ上に実装され、約1,200,000個のトランジスタから構
成されている。アーキテクチャ100の標準プロセッサま
たはシステムのクロック速度は40MHzである。しかし、
本発明の好適実施例によれば、プロセッサの内部クロッ
ク速度は160MHzである。
ものである。命令フェッチ・ユニット（IFU）102と命令
実行ユニット（IEU）104は、アーキテクチャ100の中心
となる機能要素である。仮想メモリ・ユニット（VMU）1
08、キャッシュ制御ユニット（CUU）106、およびメモリ
制御ユニット（MCU）110は、IFU 102とIEU 104の機能を
直接にサポートするためのものである。また、メモリ・
アレイ・ユニット（MAU）112は基本的要素として、アー
キテクチャ100を動作させるためのものである。もっと
も、MAU 112はアーキテクチャ100の１つの一体的なコン
ポーネントとして直接的に存在しない。つまり、本発明
の好適実施例では、IFU 102、IEU 104、VMU 108、CCU 1
06、およびMCU 110は従来の0.8ミクロン設計ルールの低
電力CMOSプロセスを利用してシングル・シリコン・チッ
プ上に実装され、約1,200,000個のトランジスタから構
成されている。アーキテクチャ100の標準プロセッサま
たはシステムのクロック速度は40MHzである。しかし、
本発明の好適実施例によれば、プロセッサの内部クロッ
ク速度は160MHzである。
IFU 102の基本的役割は命令をフェッチし、IEU104に
よる実行が保留されている間命令をバッファに置いてお
き、一般的には、次の命令をフェッチするとき使用され
る次の仮想アドレスを計算することである。
よる実行が保留されている間命令をバッファに置いてお
き、一般的には、次の命令をフェッチするとき使用され
る次の仮想アドレスを計算することである。
本発明の好適実施例では、各命令は長さが32ビットに
固定されている。命令セット、つまり、４個の命令から
なる「バケット」（bucket）は、CCU 106内の命令用キ
ャッシュ132から128ビット幅の命令バス114を経由してI
FU 102によって同時にフェッチされる。命令セットの転
送は、制御ライン116経由で送られてきた制御信号によ
って調整されて、IFU 102とCCU 106間で行われる。フェ
ッチされる命令セットの仮想アドレスは、IFU仲裁、制
御およびアドレスを兼ねたバス118経由でIFU 102から出
力され、さらにIEU 104とVMU 108間を結合する仲裁、制
御およびアドレス共用バス120上に送出される。VMU 108
へのアクセスの仲裁（arbitration）は、IFU 102とIEU
104の両方がVMU 108を共通の共用資源として利用するこ
とから行われる。本発明の好適実施例では、仮想アドレ
スの物理ページ内のアドレスを定義する下位ビットは、
IFU 102から制御ライン116を経由して直接にキャッシュ
制御ユニット106へ転送される。IFU 102から与えられる
仮想アドレスの仮想上位ビットはバス118、120のアドレ
ス部分によってVMU 108へ送られ、そこで対応する物理
ページ・アドレスに変換される。IFU 102では、この物
理ページ・アドレスは、変換要求がVMU 108に出された
あと内部プロセッサ・クロック・サイクルの1/2の間
に、VMU 108からアドレス制御ライン122経由で直接にキ
ャッシュ制御ユニット106へ転送される。
固定されている。命令セット、つまり、４個の命令から
なる「バケット」（bucket）は、CCU 106内の命令用キ
ャッシュ132から128ビット幅の命令バス114を経由してI
FU 102によって同時にフェッチされる。命令セットの転
送は、制御ライン116経由で送られてきた制御信号によ
って調整されて、IFU 102とCCU 106間で行われる。フェ
ッチされる命令セットの仮想アドレスは、IFU仲裁、制
御およびアドレスを兼ねたバス118経由でIFU 102から出
力され、さらにIEU 104とVMU 108間を結合する仲裁、制
御およびアドレス共用バス120上に送出される。VMU 108
へのアクセスの仲裁（arbitration）は、IFU 102とIEU
104の両方がVMU 108を共通の共用資源として利用するこ
とから行われる。本発明の好適実施例では、仮想アドレ
スの物理ページ内のアドレスを定義する下位ビットは、
IFU 102から制御ライン116を経由して直接にキャッシュ
制御ユニット106へ転送される。IFU 102から与えられる
仮想アドレスの仮想上位ビットはバス118、120のアドレ
ス部分によってVMU 108へ送られ、そこで対応する物理
ページ・アドレスに変換される。IFU 102では、この物
理ページ・アドレスは、変換要求がVMU 108に出された
あと内部プロセッサ・クロック・サイクルの1/2の間
に、VMU 108からアドレス制御ライン122経由で直接にキ
ャッシュ制御ユニット106へ転送される。
IFU 102によってフェッチされた命令ストリームの方
は命令ストリーム・バス124経由でIEU 104に渡される。
制御信号は、制御ライン126を介してIFU 102とIEU 104
間でやりとりされる。さらに、ある種の命令フェッチ・
アドレス、例えば、IEU 104内に存在するレジスタ・フ
ァイルへのアクセスを必要とするアドレスは、制御ライ
ン126内のターゲット・アドレス・リターン・バスを経
由してIFU102へ送り返される。
は命令ストリーム・バス124経由でIEU 104に渡される。
制御信号は、制御ライン126を介してIFU 102とIEU 104
間でやりとりされる。さらに、ある種の命令フェッチ・
アドレス、例えば、IEU 104内に存在するレジスタ・フ
ァイルへのアクセスを必要とするアドレスは、制御ライ
ン126内のターゲット・アドレス・リターン・バスを経
由してIFU102へ送り返される。
IEU 104は、CCU 106内に設けられたデータ用キャッシ
ュ134との間で80ビット幅双方向データ・バス130を通し
てデータをストアし、データを取り出す。IEU104がデー
タ・アクセスするときの物理アドレス全体は制御バス12
8のアドレス部分によってCCU 106へ渡される。また、制
御バス128を通して、データ転送を管理するための制御
信号をIEU 104とCCU 106との間でやりとりすることもで
きる。IEU 104は、仮想データ・アドレスをCCU 106へ渡
すのに適した物理データ・アドレスに変更するための資
源としてVMU 108を使用する。データ・アドレスの仮想
化部分は、仲裁、制御およびアドレス・バス120を経由
してVMU 108へ渡される。IFU 102に対するオペレーショ
ンと異なり、VMU 108は対応する物理アドレスをバス120
経由でIEU 104へ返却する。アーキテクチャ100の好適実
施例では、IEU 104は物理アドレスを使用して、ロード
／ストア・オペレーションが正しいプログラム・ストリ
ーム順序で行れていることを確かめている。
ュ134との間で80ビット幅双方向データ・バス130を通し
てデータをストアし、データを取り出す。IEU104がデー
タ・アクセスするときの物理アドレス全体は制御バス12
8のアドレス部分によってCCU 106へ渡される。また、制
御バス128を通して、データ転送を管理するための制御
信号をIEU 104とCCU 106との間でやりとりすることもで
きる。IEU 104は、仮想データ・アドレスをCCU 106へ渡
すのに適した物理データ・アドレスに変更するための資
源としてVMU 108を使用する。データ・アドレスの仮想
化部分は、仲裁、制御およびアドレス・バス120を経由
してVMU 108へ渡される。IFU 102に対するオペレーショ
ンと異なり、VMU 108は対応する物理アドレスをバス120
経由でIEU 104へ返却する。アーキテクチャ100の好適実
施例では、IEU 104は物理アドレスを使用して、ロード
／ストア・オペレーションが正しいプログラム・ストリ
ーム順序で行れていることを確かめている。
CCU 106は、物理アドレスで定義したデータ要求を命
令用キャッシュ132とデータ用キャッシュ134のどちらか
該当する方から満足できるかどうかを判断する従来のハ
イレベル機能を備えている。アクセス要求が命令用キャ
ッシュ132またはデータ用キャッシュ134へアクセスする
ことで正しく満足できる場合は、CCU 106はデータ・バ
ス114、128を経由するデータ転送を調整して、その転送
を行う。
令用キャッシュ132とデータ用キャッシュ134のどちらか
該当する方から満足できるかどうかを判断する従来のハ
イレベル機能を備えている。アクセス要求が命令用キャ
ッシュ132またはデータ用キャッシュ134へアクセスする
ことで正しく満足できる場合は、CCU 106はデータ・バ
ス114、128を経由するデータ転送を調整して、その転送
を行う。
データ・アクセス要求が命令用キャッシュ132または
データ用キャッシュ134から満足できない場合は、CCU 1
06は対応する物理アドレスをMCU 110へ渡し、MAU 112が
要求しているのは読取りアクセスであるか書込みアクセ
スであるかを判別し、各要求ごとにCCU 106のソースま
たは宛先キャッシュ132、134を識別するのに十分な制御
情報および要求オペレーションをIFU 102またはIEU 104
から出された最終的データ要求と関係づけるための追加
識別情報も、一緒にMCU110に渡される。
データ用キャッシュ134から満足できない場合は、CCU 1
06は対応する物理アドレスをMCU 110へ渡し、MAU 112が
要求しているのは読取りアクセスであるか書込みアクセ
スであるかを判別し、各要求ごとにCCU 106のソースま
たは宛先キャッシュ132、134を識別するのに十分な制御
情報および要求オペレーションをIFU 102またはIEU 104
から出された最終的データ要求と関係づけるための追加
識別情報も、一緒にMCU110に渡される。
MCU 110は、好ましくは、ポート・スイッチ・ユニッ
ト142を備えており、このユニットは単方向データ・バ
ス136によってCCU 106の命令用キャッシュ132に接続さ
れ、双方向データ・バス138によってデータ用キャッシ
ュ134に接続されている。ポート・スイッチ142は基本的
には、大きなマルチプレクサであり、制御バス140から
得た物理アドレスを複数のポートP0Pn 1400-nのいずれ
かへ送ることを可能にし、また、ポートからデータ・バ
ス136、138へのデータの双方向転送を可能にする。MCU
110によって処理される各メモリ・アクセス要求は、MAU
112をアクセスするとき要求されるメイン・システム・
メモリ・バス162へのアクセスを仲裁する目的でポート1
460-nの１つと関連づけられる。データ転送の接続が確
立されると、MCUは制御情報を制御バス140経由でCCU 10
6に渡して、ポート141およびポート1460-nのうち対応す
る１つを経由して命令用キャッシュ132またはデータ用
キャッシュ134とMAU 112との間でデータを転送すること
を開始する。アーキテクチャ100の好適実施例では、MCU
110は、実際には、CCU 106とMAU 112間を転送する途中
にあるデータをストアまたはラッチしない。このように
したのは、転送の待ち時間を最小にし、MCU 110に１つ
だけ存在するデータを追跡または管理しないですむよう
にするためである。
ト142を備えており、このユニットは単方向データ・バ
ス136によってCCU 106の命令用キャッシュ132に接続さ
れ、双方向データ・バス138によってデータ用キャッシ
ュ134に接続されている。ポート・スイッチ142は基本的
には、大きなマルチプレクサであり、制御バス140から
得た物理アドレスを複数のポートP0Pn 1400-nのいずれ
かへ送ることを可能にし、また、ポートからデータ・バ
ス136、138へのデータの双方向転送を可能にする。MCU
110によって処理される各メモリ・アクセス要求は、MAU
112をアクセスするとき要求されるメイン・システム・
メモリ・バス162へのアクセスを仲裁する目的でポート1
460-nの１つと関連づけられる。データ転送の接続が確
立されると、MCUは制御情報を制御バス140経由でCCU 10
6に渡して、ポート141およびポート1460-nのうち対応す
る１つを経由して命令用キャッシュ132またはデータ用
キャッシュ134とMAU 112との間でデータを転送すること
を開始する。アーキテクチャ100の好適実施例では、MCU
110は、実際には、CCU 106とMAU 112間を転送する途中
にあるデータをストアまたはラッチしない。このように
したのは、転送の待ち時間を最小にし、MCU 110に１つ
だけ存在するデータを追跡または管理しないですむよう
にするためである。
II.命令フェッチ・ユニット
命令フェッチ・ユニット102の主要エレメントを第２
図に示す。これらのエレメントのオペレーションおよび
相互関係を理解しやすくするために、以下では、これら
のエレメントがIFUデータ経路と制御経路に関与する場
合を考慮して説明する。
図に示す。これらのエレメントのオペレーションおよび
相互関係を理解しやすくするために、以下では、これら
のエレメントがIFUデータ経路と制御経路に関与する場
合を考慮して説明する。
Ａ） IFUデータ経路
IFUデータ経路は、命令セットを受け取ってプリフェ
ッチ・バッファ260に一時的にストアしておく命令バス1
14から始まる。プリフェッチ・バッファ260からの命令
セットはＩデコード・ユニット262を通ってIFIFOユニッ
ト264へ渡される。命令FIFO 264の最後の２ステージに
ストアされた命令セットは、データ・バス278、280を通
してIEU 104に連続的に取り出して利用することができ
る。
ッチ・バッファ260に一時的にストアしておく命令バス1
14から始まる。プリフェッチ・バッファ260からの命令
セットはＩデコード・ユニット262を通ってIFIFOユニッ
ト264へ渡される。命令FIFO 264の最後の２ステージに
ストアされた命令セットは、データ・バス278、280を通
してIEU 104に連続的に取り出して利用することができ
る。
プリフェッチ・バッファ・ユニット260は、一度に１
つの命令セットを命令バス114から受け取る。完全な128
ビット幅命令セットは、一般に、プリフェッチ・バッフ
ァ260のメイン・バッファ（MBUF）188部分の４つの128
ビット幅プリフェッチ・バッファ・ロケーションの１つ
に並列に書き込まれる。追加の命令セットは最高４つま
で同じように、２つの128ビット幅ターゲット・バッフ
ァ（TBUF）190のプリフェッチ・バッファ・ロケーショ
ンにまたは２つの128ビット幅プロシージャ・バッファ
（EBUF）192のプリフェッチ・バッファ・ロケーション
に書き込むことが可能である。好適アーキテクチャ100
では、MBUF 188、TBUF 190またはEBUF192内のプリフェ
ッチ・バッファ・ロケーションのいずれかに置かれてい
る命令セットは、プリフェッチ・バッファ出力バス196
へ転送することが可能である。さらに、直接フォールス
ルー（fall throught）命令セット・バス194は、命令バ
ス114をプリフェッチ・バッファ出力バス196と直接に接
続することによって、MBUF 188、TBUF 190およびEBUF 1
92をバイパスするためのものである。
つの命令セットを命令バス114から受け取る。完全な128
ビット幅命令セットは、一般に、プリフェッチ・バッフ
ァ260のメイン・バッファ（MBUF）188部分の４つの128
ビット幅プリフェッチ・バッファ・ロケーションの１つ
に並列に書き込まれる。追加の命令セットは最高４つま
で同じように、２つの128ビット幅ターゲット・バッフ
ァ（TBUF）190のプリフェッチ・バッファ・ロケーショ
ンにまたは２つの128ビット幅プロシージャ・バッファ
（EBUF）192のプリフェッチ・バッファ・ロケーション
に書き込むことが可能である。好適アーキテクチャ100
では、MBUF 188、TBUF 190またはEBUF192内のプリフェ
ッチ・バッファ・ロケーションのいずれかに置かれてい
る命令セットは、プリフェッチ・バッファ出力バス196
へ転送することが可能である。さらに、直接フォールス
ルー（fall throught）命令セット・バス194は、命令バ
ス114をプリフェッチ・バッファ出力バス196と直接に接
続することによって、MBUF 188、TBUF 190およびEBUF 1
92をバイパスするためのものである。
好適アーキテクチャ100では、MBUF 188は名目的また
はメイン命令ストリーム中の命令セットをバッファする
ために利用される。TBUF 190は、試行的なターゲット・
ブランチ命令ストリームからプリフェッチした命令セッ
トをバッファするために利用される。その結果、プリフ
ェッチ・バッファ・ユニット260を通して、条件付きブ
ランチ命令のあとに置かれている可能性のある両方の命
令ストリームをプリフェッチすることができる。この機
能により、MAU 112の待ち時間は長くなるとしても、少
なくともCCU 112への以後のアクセス待ち時間がなくな
るので、条件付きブランチ命令の解決時にどの命令スト
リームが最終的に選択されるかに関係なく、条件付きブ
ランチ命令のあとに置かれた正しい次の命令セットを得
て、実行することができる。本発明の好適アーキテクチ
ャ100では、MBUF 188とTBUF 190があるために、命令フ
ェッチ・ユニット102は、現れる可能性のある両方の命
令ストリームをプリフェッチすることができ、命令実行
ユニット104に関連して以下に説明するように、正しい
と想定された命令ストリームを引き続き実行することが
できる。条件付きブランチ命令が解決されたとき、正し
い命令ストリームがプリフェッチされて、MBUF 188に入
れられた場合は、TBUF 190に残っている命令セットは無
効にされるだけである。他方、正しい命令ストリームの
命令セットがTBUF 190に存在する場合は、命令プリフェ
ッチ・バッファ・ユニット260を通して、これらの命令
セットがTBUF 190から直接に、並行にMBUF 188内にそれ
ぞれのバッファ・ロケーションへ転送される。それ以前
にMBUF 188にストアされた命令セットは、TBUF190から
転送された命令セットを重ね書きすることによって、事
実上無効にされる。MBUFロケーションへ転送するTBUF命
令セットがなければ、そのロケーションには無効の印が
付けられるだけである。
はメイン命令ストリーム中の命令セットをバッファする
ために利用される。TBUF 190は、試行的なターゲット・
ブランチ命令ストリームからプリフェッチした命令セッ
トをバッファするために利用される。その結果、プリフ
ェッチ・バッファ・ユニット260を通して、条件付きブ
ランチ命令のあとに置かれている可能性のある両方の命
令ストリームをプリフェッチすることができる。この機
能により、MAU 112の待ち時間は長くなるとしても、少
なくともCCU 112への以後のアクセス待ち時間がなくな
るので、条件付きブランチ命令の解決時にどの命令スト
リームが最終的に選択されるかに関係なく、条件付きブ
ランチ命令のあとに置かれた正しい次の命令セットを得
て、実行することができる。本発明の好適アーキテクチ
ャ100では、MBUF 188とTBUF 190があるために、命令フ
ェッチ・ユニット102は、現れる可能性のある両方の命
令ストリームをプリフェッチすることができ、命令実行
ユニット104に関連して以下に説明するように、正しい
と想定された命令ストリームを引き続き実行することが
できる。条件付きブランチ命令が解決されたとき、正し
い命令ストリームがプリフェッチされて、MBUF 188に入
れられた場合は、TBUF 190に残っている命令セットは無
効にされるだけである。他方、正しい命令ストリームの
命令セットがTBUF 190に存在する場合は、命令プリフェ
ッチ・バッファ・ユニット260を通して、これらの命令
セットがTBUF 190から直接に、並行にMBUF 188内にそれ
ぞれのバッファ・ロケーションへ転送される。それ以前
にMBUF 188にストアされた命令セットは、TBUF190から
転送された命令セットを重ね書きすることによって、事
実上無効にされる。MBUFロケーションへ転送するTBUF命
令セットがなければ、そのロケーションには無効の印が
付けられるだけである。
同様に、EBUF 192は、プリフェッチ・バッファ260を
経由する別の代替プリフェッチ経路となるものである。
EBUF 192は、好ましくは、MBUF 188命令ストリームに現
れた単一の命令、つまり、「プロシージャ」命令で指定
されたオペレーションを実現するために使用される代替
命令ストリームをプリフェッチする際に利用される。こ
のようにすると、複雑な命令や拡張された命令はソフト
ウェア・ルーチンまたはプロシージャを通して実現する
ことができ、すでにプリフェッチされてMBUF 188に入れ
られた命令ストリームを乱すことなくプリフェッチ・バ
ッファ・ユニット260を通して処理することができる。
一般的には、本発明によれば、最初にTBUF190に現れた
プロシージャ命令を処理することができるが、プロシー
ジャ命令ストリームのプリフェッチは保留され、以前に
現れた保留中の条件付きブランチ命令ストリームがすべ
て解決される。これにより、プロシージャ命令ストリー
ムに現れた条件付きブランチ命令は、TBUF 190の使用を
通して矛盾なく処理されることになる。従って、プロシ
ージャ・ストリームでブランチが行われる場合は、ター
ゲット命令セットはすでにプリフェッチされてTBUF 190
に入れられているので、EBUF 192へ並列に転送すること
ができる。
経由する別の代替プリフェッチ経路となるものである。
EBUF 192は、好ましくは、MBUF 188命令ストリームに現
れた単一の命令、つまり、「プロシージャ」命令で指定
されたオペレーションを実現するために使用される代替
命令ストリームをプリフェッチする際に利用される。こ
のようにすると、複雑な命令や拡張された命令はソフト
ウェア・ルーチンまたはプロシージャを通して実現する
ことができ、すでにプリフェッチされてMBUF 188に入れ
られた命令ストリームを乱すことなくプリフェッチ・バ
ッファ・ユニット260を通して処理することができる。
一般的には、本発明によれば、最初にTBUF190に現れた
プロシージャ命令を処理することができるが、プロシー
ジャ命令ストリームのプリフェッチは保留され、以前に
現れた保留中の条件付きブランチ命令ストリームがすべ
て解決される。これにより、プロシージャ命令ストリー
ムに現れた条件付きブランチ命令は、TBUF 190の使用を
通して矛盾なく処理されることになる。従って、プロシ
ージャ・ストリームでブランチが行われる場合は、ター
ゲット命令セットはすでにプリフェッチされてTBUF 190
に入れられているので、EBUF 192へ並列に転送すること
ができる。
最後に、MBUF 188、TBUF 190およびEBUF 192の各々は
プリフェッチ・バッファ出力バス196に接続され、プリ
フェッチ・ユニットによってストアされた命令セットを
出力バス196上に送出するようになっている。さらに、
バス194を通過するフローは、命令セットを命令バス114
から直接に出力バス196へ転送するためのものである。
プリフェッチ・バッファ出力バス196に接続され、プリ
フェッチ・ユニットによってストアされた命令セットを
出力バス196上に送出するようになっている。さらに、
バス194を通過するフローは、命令セットを命令バス114
から直接に出力バス196へ転送するためのものである。
好適アーキテクチャ100では、MBUF 188、TBUF 190、E
BUF 192内のプリフェッチ・バッファは直接的にはFIFO
構造を構成していない。その代わりに、どのバッファ・
ロケーションも出力バス196に接続されているので、命
令用キャッシュ132から取り出された命令セットのプリ
フェッチ順序に大幅な自由度をもたせることができる。
つまり、命令フェッチ・ユニット102は命令ストリーム
に一定順序で並んだ命令順に命令セットを判断して、要
求するのが一般的になっている。しかし、命令セットが
IFU 102へ返されるときの順序は、要求したある命令セ
ットが使用可能で、CCU 106だけからアクセス可能であ
り、他の命令セットはMAU 102のアクセスを必要とする
ような場合に合わせて、順序外に現れることも可能であ
る。
BUF 192内のプリフェッチ・バッファは直接的にはFIFO
構造を構成していない。その代わりに、どのバッファ・
ロケーションも出力バス196に接続されているので、命
令用キャッシュ132から取り出された命令セットのプリ
フェッチ順序に大幅な自由度をもたせることができる。
つまり、命令フェッチ・ユニット102は命令ストリーム
に一定順序で並んだ命令順に命令セットを判断して、要
求するのが一般的になっている。しかし、命令セットが
IFU 102へ返されるときの順序は、要求したある命令セ
ットが使用可能で、CCU 106だけからアクセス可能であ
り、他の命令セットはMAU 102のアクセスを必要とする
ような場合に合わせて、順序外に現れることも可能であ
る。
命令セットは一定順序でプリフェッチ・バッファ・ユ
ニット260へ返されない場合があっても、出力バス196上
に出力される命令セットの列は、一般的に、IFU 102か
ら出された命令セット要求の順序に従っていなければな
らない。順序内（in−order）の命令ストリーム列は、
例えば、ターゲット・ブランチ・ストリームの試行的実
行に影響されるためである。
ニット260へ返されない場合があっても、出力バス196上
に出力される命令セットの列は、一般的に、IFU 102か
ら出された命令セット要求の順序に従っていなければな
らない。順序内（in−order）の命令ストリーム列は、
例えば、ターゲット・ブランチ・ストリームの試行的実
行に影響されるためである。
Ｉデコード・ユニット262は、IFIFOユニット264のス
ペースが許すかぎり、プリフェッチ・バッファ出力バス
196から命令セットを、普通は１サイクルに１つの割合
で受け取る。１つの命令セットを構成する４個の命令か
らなる各セットはＩデコード・ユニット262によって並
列にデコードされる。関係の制御フロー情報がIFU 102
の制御経路部分のためにライン318から抜き出されてい
る間は、命令セットの内容はＩデコード・ユニット262
によって変更されない。
ペースが許すかぎり、プリフェッチ・バッファ出力バス
196から命令セットを、普通は１サイクルに１つの割合
で受け取る。１つの命令セットを構成する４個の命令か
らなる各セットはＩデコード・ユニット262によって並
列にデコードされる。関係の制御フロー情報がIFU 102
の制御経路部分のためにライン318から抜き出されてい
る間は、命令セットの内容はＩデコード・ユニット262
によって変更されない。
Ｉデコード・ユニット262からの命令セットはIFIFOユ
ニット264の128ビット幅入力バス198上に送出される。
内部的には、IFIFOユニット264はマスタ／スレーブ・レ
ジスタ200、204、208、212、216、220、224の列から構
成されている。各レジスタはその後続レジスタに接続さ
れ、マスタ・レジスタ200、208、216の内容がFIFOオペ
レーションの内部プロセッサ・サイクルの前半時にスレ
ーブ・レジスタ204、212、220へ転送され、そのあとオ
ペレーションの後半サイクル時に次の後続マスタ・レジ
スタ208、216、224へ転送されるようになっている。入
力バス198はマスタ・レジスタ200、208、216、224の各
々の入力に接続され、FIFOオペレーションの後半サイク
ル時に命令セットがＩデコード・ユニット262からマス
タ・レジスタに直接にロードされるようになっている。
しかし、マスタ・レジスタを入力バス198からロードす
ることは、IFIFOユニット264内でデータをFIFOシフトす
ることと同時に行う必要はない。その結果、命令FIFOユ
ニット264内にストアされた命令セットの現在の深さに
関係なく、さらに、IFIFOユニット264内でデータをFIFO
シフトすることから独立して、入力バス198から連続的
にIFIFOユニット264に入れていくことができる。
ニット264の128ビット幅入力バス198上に送出される。
内部的には、IFIFOユニット264はマスタ／スレーブ・レ
ジスタ200、204、208、212、216、220、224の列から構
成されている。各レジスタはその後続レジスタに接続さ
れ、マスタ・レジスタ200、208、216の内容がFIFOオペ
レーションの内部プロセッサ・サイクルの前半時にスレ
ーブ・レジスタ204、212、220へ転送され、そのあとオ
ペレーションの後半サイクル時に次の後続マスタ・レジ
スタ208、216、224へ転送されるようになっている。入
力バス198はマスタ・レジスタ200、208、216、224の各
々の入力に接続され、FIFOオペレーションの後半サイク
ル時に命令セットがＩデコード・ユニット262からマス
タ・レジスタに直接にロードされるようになっている。
しかし、マスタ・レジスタを入力バス198からロードす
ることは、IFIFOユニット264内でデータをFIFOシフトす
ることと同時に行う必要はない。その結果、命令FIFOユ
ニット264内にストアされた命令セットの現在の深さに
関係なく、さらに、IFIFOユニット264内でデータをFIFO
シフトすることから独立して、入力バス198から連続的
にIFIFOユニット264に入れていくことができる。
マスタ／スレーブ・レジスタ200、204、208、212、21
6、220、224の各々は、128ビット幅命令セットの全ビッ
トを並列にストアできるほかに、制御情報のいくつかの
ビットをそれぞれの制御レジスタ202、206、210、214、
218、222、226にストアすることもできる。好ましく
は、制御ビットのセットは、例外不一致（exception mi
ss）と例外修正（exception modify）（VMU）、メモリ
なし（MCU）、ブランチ・バイアス、ストリーム、およ
びオフセット（IFU）からなっている。この制御情報
は、IFIFOマスタ・レジスタに入力バス198から新しい命
令セットをロードするのと同時に、IFU 102の制御経路
部分から発生する。そのあと、制御レジスタ情報は命令
セットと並行してIFIFOユニット264内で並列にシフトさ
れる。
6、220、224の各々は、128ビット幅命令セットの全ビッ
トを並列にストアできるほかに、制御情報のいくつかの
ビットをそれぞれの制御レジスタ202、206、210、214、
218、222、226にストアすることもできる。好ましく
は、制御ビットのセットは、例外不一致（exception mi
ss）と例外修正（exception modify）（VMU）、メモリ
なし（MCU）、ブランチ・バイアス、ストリーム、およ
びオフセット（IFU）からなっている。この制御情報
は、IFIFOマスタ・レジスタに入力バス198から新しい命
令セットをロードするのと同時に、IFU 102の制御経路
部分から発生する。そのあと、制御レジスタ情報は命令
セットと並行してIFIFOユニット264内で並列にシフトさ
れる。
最後に、好適アーキテクチャ100では、IFIFOユニット
264からの命令セットの出力は最後の２マスタ・レジス
タ216、224から同時に得られて、I_Bucket_0とI_Bucket
_1命令セット出力バス278、280上に送出される。さら
に、対応する制御レジスタ情報がIBASV0とIBASV1制御フ
ィールド・バス282、284上に送出される。これらの出力
バス278、282、280、284はすべてIEU 104へ通じる命令
ストリーム・バス124となるものである。
264からの命令セットの出力は最後の２マスタ・レジス
タ216、224から同時に得られて、I_Bucket_0とI_Bucket
_1命令セット出力バス278、280上に送出される。さら
に、対応する制御レジスタ情報がIBASV0とIBASV1制御フ
ィールド・バス282、284上に送出される。これらの出力
バス278、282、280、284はすべてIEU 104へ通じる命令
ストリーム・バス124となるものである。
Ｂ） IFU制御経路
IFU 102制御経路は、プリフェッチ・バッファ・ユニ
ット260、Ｉデコード・ユニット262およびIFIFOユニッ
ト264のオペレーションを直接にサポートする。プリフ
ェッチ制御ロジック・ユニット266は主にプリフェッチ
・バッファ・ユニット260のオペレーションを管理す
る。プリフェッチ制御ロジック・ユニット266とIFU 102
は一般的には、クロック・ライン290からシステム・ク
ロック信号を受信して、IFUのオペレーションとIEU 10
4、CCU 106およびVMU 108のオペレーションとの同期を
とるようにしている。命令セットを選択して、MBUF 18
8、TBUF 190およびEBUF 192に書き込むための制御信号
は制御ライン304上に送出される。
ット260、Ｉデコード・ユニット262およびIFIFOユニッ
ト264のオペレーションを直接にサポートする。プリフ
ェッチ制御ロジック・ユニット266は主にプリフェッチ
・バッファ・ユニット260のオペレーションを管理す
る。プリフェッチ制御ロジック・ユニット266とIFU 102
は一般的には、クロック・ライン290からシステム・ク
ロック信号を受信して、IFUのオペレーションとIEU 10
4、CCU 106およびVMU 108のオペレーションとの同期を
とるようにしている。命令セットを選択して、MBUF 18
8、TBUF 190およびEBUF 192に書き込むための制御信号
は制御ライン304上に送出される。
多数の制御信号は、制御ライン316上に送出されて、
プリフェッチ制御ロジック・ユニット266へ送られる。
具体的には、フェッチ要求制御信号はプリフェッチ・オ
ペレーションを開始するために送出される。制御ライン
316上に送出される他の制御信号は要求したプリフェッ
チ・オペレーションが目標とする宛先がMBUF 188である
か、TBUF 190であるか、EBUF 192であるかを指定してい
る。プリフェッチ要求を受けて、プリフェッチ制御ロジ
ック・ユニット266はID値を生成し、プリフェッチ要求
をCCU 106に通知できるかどうかを判断する。ID値の生
成は、循環４ビット・カウンタを使用して行われる。
プリフェッチ制御ロジック・ユニット266へ送られる。
具体的には、フェッチ要求制御信号はプリフェッチ・オ
ペレーションを開始するために送出される。制御ライン
316上に送出される他の制御信号は要求したプリフェッ
チ・オペレーションが目標とする宛先がMBUF 188である
か、TBUF 190であるか、EBUF 192であるかを指定してい
る。プリフェッチ要求を受けて、プリフェッチ制御ロジ
ック・ユニット266はID値を生成し、プリフェッチ要求
をCCU 106に通知できるかどうかを判断する。ID値の生
成は、循環４ビット・カウンタを使用して行われる。
４ビット・カウンタの使用は、次の３つの点で重要で
ある。第１は、最大９個までの命令セットをプリフェッ
チ・バッファ・ユニット260で一度にアクティブにでき
ることである。すなわち、MBUF 188での４命令セット、
TBUF 190での２命令セット、EBUF 192での命令セット、
およびフロー・スルー・バス194経由で直接にＩデコー
ド・ユニット262に渡される１命令セットである。第２
は、命令セットが各々４バイトの４個の命令からなるこ
とである。その結果、フェッチする命令を選択するどの
アドレスも、その最下位４ビットは余分になっている。
最後は、プリフェッチ要求アドレスの最下位４ビットと
して挿入することで、プリフェッチ要求IDをプリフェッ
チ要求と容易に関連づけることができることである。こ
れにより、CCU 106とのインタフェースとなるために必
要な総アドレス数が減少することになる。
ある。第１は、最大９個までの命令セットをプリフェッ
チ・バッファ・ユニット260で一度にアクティブにでき
ることである。すなわち、MBUF 188での４命令セット、
TBUF 190での２命令セット、EBUF 192での命令セット、
およびフロー・スルー・バス194経由で直接にＩデコー
ド・ユニット262に渡される１命令セットである。第２
は、命令セットが各々４バイトの４個の命令からなるこ
とである。その結果、フェッチする命令を選択するどの
アドレスも、その最下位４ビットは余分になっている。
最後は、プリフェッチ要求アドレスの最下位４ビットと
して挿入することで、プリフェッチ要求IDをプリフェッ
チ要求と容易に関連づけることができることである。こ
れにより、CCU 106とのインタフェースとなるために必
要な総アドレス数が減少することになる。
IFU 102から出されたプリフェッチ要求の順序に対し
て順序外で命令セットがCCU 106から返却されるように
するために、アーキテクチャ100では、CCU 106からの命
令セットの返却と一緒にID要求値が返されるようになっ
ている。しかし、順序外の命令セット返却機能による
と、16個の固有IDが使いつくされるおそれがある。条件
付き命令の組合せが順序外で実行されると、要求された
が、まだ返却されていない追加のプリフェッチと命令セ
ットがあるので、ID値を再使用することが可能になる。
従って、４ビット・カウンタは保持しておくのが好まし
く、それ以降の命令セットのプリフェッチ要求が出され
ないことになり、その場合には、次のID値は、未処理の
まま残っているフェッチ要求やそのときプリフェッチ・
バッファ260に保留されている別の命令セットに関連づ
けられたものとなる。
て順序外で命令セットがCCU 106から返却されるように
するために、アーキテクチャ100では、CCU 106からの命
令セットの返却と一緒にID要求値が返されるようになっ
ている。しかし、順序外の命令セット返却機能による
と、16個の固有IDが使いつくされるおそれがある。条件
付き命令の組合せが順序外で実行されると、要求された
が、まだ返却されていない追加のプリフェッチと命令セ
ットがあるので、ID値を再使用することが可能になる。
従って、４ビット・カウンタは保持しておくのが好まし
く、それ以降の命令セットのプリフェッチ要求が出され
ないことになり、その場合には、次のID値は、未処理の
まま残っているフェッチ要求やそのときプリフェッチ・
バッファ260に保留されている別の命令セットに関連づ
けられたものとなる。
プリフェッチ制御ロジック・ユニット266はプリフェ
ッチ状況配列（アレイ）268を直接に管理し、この配列
はMBUF188、TBUF 190およびEBUF 192内の各命令セット
・プリフェッチ・バッファ・ロケーションに論理的に対
応する状況記憶ロケーションからなっている。プリフェ
ッチ制御ロジック・ユニット266は、選択およびデータ
・ライン306を通して、データをスキャンし、読み取っ
て、状況レジスタ配列268に書き込むことができる。配
列268内では、メイン・バッファ・レジスタ308は、４個
の４ビットID値（MB ID）、４個の１ビット予約フラグ
（MB RES）および４個の１ビット有効フラグ（MB VAL）
をストアしておくためのものであり、これらの各々は論
理ビット位置別にMBUF 180内のそれぞれの命令セット記
憶ロケーションに対応づけられている。同様に、ターゲ
ット・バッファ・レジスタ310と拡張バッファ・レジス
タ312は、それぞれ２個の４ビットID値（TB ID、EB I
D）、２個の１ビット予約フラグ（TB RES、EB RES）お
よび２個の１ビット有効フラグ（TB VAL、EB VAL）をス
トアしておくためのものである。最後に、フロー・スル
ー状況レジスタ314は１個の４ビットID値（FT ID）、１
個の予約フラグ・ビット（FT RES）および１個の有効フ
ラグ・ビット（FT VAL）をストアしておくためのもので
ある。
ッチ状況配列（アレイ）268を直接に管理し、この配列
はMBUF188、TBUF 190およびEBUF 192内の各命令セット
・プリフェッチ・バッファ・ロケーションに論理的に対
応する状況記憶ロケーションからなっている。プリフェ
ッチ制御ロジック・ユニット266は、選択およびデータ
・ライン306を通して、データをスキャンし、読み取っ
て、状況レジスタ配列268に書き込むことができる。配
列268内では、メイン・バッファ・レジスタ308は、４個
の４ビットID値（MB ID）、４個の１ビット予約フラグ
（MB RES）および４個の１ビット有効フラグ（MB VAL）
をストアしておくためのものであり、これらの各々は論
理ビット位置別にMBUF 180内のそれぞれの命令セット記
憶ロケーションに対応づけられている。同様に、ターゲ
ット・バッファ・レジスタ310と拡張バッファ・レジス
タ312は、それぞれ２個の４ビットID値（TB ID、EB I
D）、２個の１ビット予約フラグ（TB RES、EB RES）お
よび２個の１ビット有効フラグ（TB VAL、EB VAL）をス
トアしておくためのものである。最後に、フロー・スル
ー状況レジスタ314は１個の４ビットID値（FT ID）、１
個の予約フラグ・ビット（FT RES）および１個の有効フ
ラグ・ビット（FT VAL）をストアしておくためのもので
ある。
状況レジスタ配列268が最初にスキャンされ、該当す
るときは、プリフェッチ要求がCCU 106に出されるたび
にプリフェッチ制御ロジック・ユニット266によって更
新され、そのあとは、命令セットが返されるたびにスキ
ャンされ、更新される。具体的に説明すると、制御ライ
ン316からプリフェッチ要求信号を受け取ると、プリフ
ェッチ制御ロジック・ユニット266は現在の循環カウン
タ生成ID値をインクリメントし、状況レジスタ配列268
をスキャンして、使用可能なID値があるかどうか、プリ
フェッチ要求信号で指定されたタイプのプリフェッチ・
バッファ・ロケーションが使用可能であるかどうかを判
断し、CCU IBUSY制御ライン300の状態を調べてCCU 106
がプリフェッチ要求を受け付けることができるかどうか
を判断し、受付け可能ならば、制御ライン298上のCCU I
READ制御信号を肯定し、インクリメントされたID値をCC
U 106と結ばれたCCU ID出力バス294上に送出する。プリ
フェッチ記憶ロケーションは、対応する予約状況フラグ
と有効状況フラグが共に偽である場合に使用が可能であ
る。プリフェッチIDは、要求がCCU 106に出されるのと
並行して、MBUF 188、TBUF 190、またはEBUF 192内の目
標とする記憶ロケーションに対応する、状況レジスタ配
列268内のID記憶ロケーションに書き込まれる。さら
に、対応する予約状況フラグが真にセットされる。
るときは、プリフェッチ要求がCCU 106に出されるたび
にプリフェッチ制御ロジック・ユニット266によって更
新され、そのあとは、命令セットが返されるたびにスキ
ャンされ、更新される。具体的に説明すると、制御ライ
ン316からプリフェッチ要求信号を受け取ると、プリフ
ェッチ制御ロジック・ユニット266は現在の循環カウン
タ生成ID値をインクリメントし、状況レジスタ配列268
をスキャンして、使用可能なID値があるかどうか、プリ
フェッチ要求信号で指定されたタイプのプリフェッチ・
バッファ・ロケーションが使用可能であるかどうかを判
断し、CCU IBUSY制御ライン300の状態を調べてCCU 106
がプリフェッチ要求を受け付けることができるかどうか
を判断し、受付け可能ならば、制御ライン298上のCCU I
READ制御信号を肯定し、インクリメントされたID値をCC
U 106と結ばれたCCU ID出力バス294上に送出する。プリ
フェッチ記憶ロケーションは、対応する予約状況フラグ
と有効状況フラグが共に偽である場合に使用が可能であ
る。プリフェッチIDは、要求がCCU 106に出されるのと
並行して、MBUF 188、TBUF 190、またはEBUF 192内の目
標とする記憶ロケーションに対応する、状況レジスタ配
列268内のID記憶ロケーションに書き込まれる。さら
に、対応する予約状況フラグが真にセットされる。
CCU 106が以前に要求された命令セットをIFU 102へ返
却できるときは、CCU IREADY信号が制御ライン302上で
肯定され、対応する命令セットIDがCCU ID制御ライン29
6上に送出される。プリフェッチ制御ロジック・ユニッ
ト266は状況レジスタ配列268内のID値と予約フラグをス
キャンして、プリフェッチ・バッファ・ユニット260内
の命令セットの目標とする宛先を判別する。一致するも
のは１つだけが可能である。判別されると、命令セット
はバス114を経由してプリフェッチ・バッファ・ユニッ
ト260内の該当ロケーションに書き込まれ、フロー・ス
ルー要求と判別されたときは、直接にＩデコード・ユニ
ット262に渡される。どちらの場合も、対応する状況レ
ジスタ配列に入っている有効状況フラグは真にセットさ
れる。
却できるときは、CCU IREADY信号が制御ライン302上で
肯定され、対応する命令セットIDがCCU ID制御ライン29
6上に送出される。プリフェッチ制御ロジック・ユニッ
ト266は状況レジスタ配列268内のID値と予約フラグをス
キャンして、プリフェッチ・バッファ・ユニット260内
の命令セットの目標とする宛先を判別する。一致するも
のは１つだけが可能である。判別されると、命令セット
はバス114を経由してプリフェッチ・バッファ・ユニッ
ト260内の該当ロケーションに書き込まれ、フロー・ス
ルー要求と判別されたときは、直接にＩデコード・ユニ
ット262に渡される。どちらの場合も、対応する状況レ
ジスタ配列に入っている有効状況フラグは真にセットさ
れる。
PCロジック・ユニット270は、以下で詳しく説明する
ように、IFU 102全体を調べて、MBUF 188、TBUF 190お
よびEBUF 192命令ストリームの仮想アドレスを探し出
す。この機能を実行する際、PCロジック・ブロック270
はＩデコード・ユニット262を制御すると同時に、そこ
から動作する。具体的には、Ｉデコード・ユニット262
によってデコードされ、プログラムの命令ストリームの
フローの変化と係わりがある可能性のある命令部分はバ
ス318を経由して制御フロー検出ユニット274へ送られる
と共に、直接にPCロジック・ブロック270へ送られる。
制御フロー検出ユニット274は、条件付きブランチ命令
と無条件ブランチ命令、コール型命令、ソフトウェア・
トラップ・プローシージャ命令および種々のリターン命
令を含む制御フロー命令を構成する各命令を、デコード
された命令セットの中から判別する。制御フロー検出ユ
ニット274は制御信号をライン322を経由してPCロジック
・ユニット270へ送る。この制御信号は、Ｉデコード・
ユニット262に存在する命令セット内の制御フロー命令
のロケーションと種類を示している。これを受けて、PC
ロジック・ユニット270は、一般的には、命令に入れら
れて、ライン318経由でPCロジック・ユニットへ転送さ
れたデータから制御フロー命令のターゲット・アドレス
を判断する。例えば、条件付きブランチ命令に対して先
に実行するためにブランチ・ロジック・バッファが選択
された場合は、PCロジック・ユニット270は条件付きブ
ランチ命令ターゲット・アドレスから命令セットをプリ
フェッチすることを指示し、別々に追跡することを開始
する。従って、制御ライン316上のプリフェッチ要求を
次に肯定すると、PCロジック・ユニット270はさらにラ
イン316を経由する制御信号を肯定し、先行するプリフ
ェッチ命令セットがMBUF188またはEBUF 192へ送られた
ものと想定すると、プリフェッチの宛先をTBUF 190とし
て選択する。プリフェッチ要求をCCU 106へ渡すことが
できるとプリフェッチ制御ロジック・ユニット266が判
断すると、プリフェッチ制御ロジック・ユニット266
は、この場合もライン316を経由してイネーブル（許
可）信号をPCロジック・ユニット270へ送って、ターゲ
ット・アドレスのページ・オフセット部分（CCU PADDR
［13:4］）をアドレス・ライン324を経由して直接にCCU
106へ渡すことを可能にする。これと同時に、PCロジッ
ク・ユニット270は、新しい仮想ページから物理ページ
への変換が必要な場合には、さらに、VMU要求信号を制
御ライン328を経由して、ターゲット・アドレスの仮想
化部分（VMU VADDR［13:14］）をアドレス・ライン326
を経由してVMU 108へ渡して、物理アドレスに変換す
る。ページ変換が必要でない場合は、VMU 108によるオ
ペレーションは必要でない。その代わりに、以前の変換
結果がバス122に接続された出力ラッチに保存されてい
るので、CCU 106によって即時に使用される。
ように、IFU 102全体を調べて、MBUF 188、TBUF 190お
よびEBUF 192命令ストリームの仮想アドレスを探し出
す。この機能を実行する際、PCロジック・ブロック270
はＩデコード・ユニット262を制御すると同時に、そこ
から動作する。具体的には、Ｉデコード・ユニット262
によってデコードされ、プログラムの命令ストリームの
フローの変化と係わりがある可能性のある命令部分はバ
ス318を経由して制御フロー検出ユニット274へ送られる
と共に、直接にPCロジック・ブロック270へ送られる。
制御フロー検出ユニット274は、条件付きブランチ命令
と無条件ブランチ命令、コール型命令、ソフトウェア・
トラップ・プローシージャ命令および種々のリターン命
令を含む制御フロー命令を構成する各命令を、デコード
された命令セットの中から判別する。制御フロー検出ユ
ニット274は制御信号をライン322を経由してPCロジック
・ユニット270へ送る。この制御信号は、Ｉデコード・
ユニット262に存在する命令セット内の制御フロー命令
のロケーションと種類を示している。これを受けて、PC
ロジック・ユニット270は、一般的には、命令に入れら
れて、ライン318経由でPCロジック・ユニットへ転送さ
れたデータから制御フロー命令のターゲット・アドレス
を判断する。例えば、条件付きブランチ命令に対して先
に実行するためにブランチ・ロジック・バッファが選択
された場合は、PCロジック・ユニット270は条件付きブ
ランチ命令ターゲット・アドレスから命令セットをプリ
フェッチすることを指示し、別々に追跡することを開始
する。従って、制御ライン316上のプリフェッチ要求を
次に肯定すると、PCロジック・ユニット270はさらにラ
イン316を経由する制御信号を肯定し、先行するプリフ
ェッチ命令セットがMBUF188またはEBUF 192へ送られた
ものと想定すると、プリフェッチの宛先をTBUF 190とし
て選択する。プリフェッチ要求をCCU 106へ渡すことが
できるとプリフェッチ制御ロジック・ユニット266が判
断すると、プリフェッチ制御ロジック・ユニット266
は、この場合もライン316を経由してイネーブル（許
可）信号をPCロジック・ユニット270へ送って、ターゲ
ット・アドレスのページ・オフセット部分（CCU PADDR
［13:4］）をアドレス・ライン324を経由して直接にCCU
106へ渡すことを可能にする。これと同時に、PCロジッ
ク・ユニット270は、新しい仮想ページから物理ページ
への変換が必要な場合には、さらに、VMU要求信号を制
御ライン328を経由して、ターゲット・アドレスの仮想
化部分（VMU VADDR［13:14］）をアドレス・ライン326
を経由してVMU 108へ渡して、物理アドレスに変換す
る。ページ変換が必要でない場合は、VMU 108によるオ
ペレーションは必要でない。その代わりに、以前の変換
結果がバス122に接続された出力ラッチに保存されてい
るので、CCU 106によって即時に使用される。
PCロジック・ユニット270が要求した仮想から物理へ
の変換時にVMU 108にオペレーション・エラーが起こる
と、VMU例外およびVMU不一致制御（miss control）ライ
ン332、334を通して報告される。VMU不一致制御ライン3
34は変換索引緩衝機構（translation lookaside buffe
r:TLB）の不一致を報告する。VMU例外ライン332上のVMU
例外制御信号は、他の例外が起こると発生する。いずれ
の場合も、PCロジック・ユニットは、命令ストリーム中
の現在の実行個所をストアしておき、そのあと無条件ブ
ランチが行われたのと同じように、それを受けて、エラ
ー条件を診断し処理するための専用例外処理ルーチン命
令ストリームをプリフェッチすることによって、エラー
条件を処理する。VMU例外および不一致制御信号は、発
生した例外の種類を示しているので、PCロジック・ユニ
ット270は対応する例外処理ルーチンのプリフェッチ・
アドレスを判別することができる。
の変換時にVMU 108にオペレーション・エラーが起こる
と、VMU例外およびVMU不一致制御（miss control）ライ
ン332、334を通して報告される。VMU不一致制御ライン3
34は変換索引緩衝機構（translation lookaside buffe
r:TLB）の不一致を報告する。VMU例外ライン332上のVMU
例外制御信号は、他の例外が起こると発生する。いずれ
の場合も、PCロジック・ユニットは、命令ストリーム中
の現在の実行個所をストアしておき、そのあと無条件ブ
ランチが行われたのと同じように、それを受けて、エラ
ー条件を診断し処理するための専用例外処理ルーチン命
令ストリームをプリフェッチすることによって、エラー
条件を処理する。VMU例外および不一致制御信号は、発
生した例外の種類を示しているので、PCロジック・ユニ
ット270は対応する例外処理ルーチンのプリフェッチ・
アドレスを判別することができる。
IFIFO制御ロジック・ユニット272はIFIFOユニット264
を直接にサポートするためのものである。具体的には、
PCロジック・ユニット270は制御ライン336を経由して制
御信号を出力し、命令セットがＩデコード・ユニット26
2から入力バス198経由で使用可能であることをIFIFO制
御ロジック・ユニット272に通知する。IFIFO制御ユニッ
ト272は命令セットを受け取るために、最も奥の使用可
能なマスタ・レジスタ200、208、216、224を選択する役
割をもっている。マスタ・レジスタ202、210、218、226
の各々の出力は制御バス338を経由してIFIFO制御ユニッ
ト272へ渡される。各マスタ制御レジスタによってスト
アされる制御ビットは２ビット・バッファ・アドレス
（IF_Bx_ADR）、単一ストリーム・インジケータ・ビッ
ト（IF_Bx_STRM）、および単一有効ビット（IF_Bx_VL
D）からなっている。２ビット・バッファ・アドレスは
対応する命令セット内の最初の有効命令を指定してい
る。つまり、CCU 106から返された命令セットは、例え
ば、ブランチ・オペレーションのターゲット命令が命令
セット内の最初の命令ロケーションに置かれるように境
界合わせされていないことがある。従って、バッファ・
アドレス値は、実行の対象として考慮される、命令セッ
ト内の最初の命令を一意的に示すために与えられる。
を直接にサポートするためのものである。具体的には、
PCロジック・ユニット270は制御ライン336を経由して制
御信号を出力し、命令セットがＩデコード・ユニット26
2から入力バス198経由で使用可能であることをIFIFO制
御ロジック・ユニット272に通知する。IFIFO制御ユニッ
ト272は命令セットを受け取るために、最も奥の使用可
能なマスタ・レジスタ200、208、216、224を選択する役
割をもっている。マスタ・レジスタ202、210、218、226
の各々の出力は制御バス338を経由してIFIFO制御ユニッ
ト272へ渡される。各マスタ制御レジスタによってスト
アされる制御ビットは２ビット・バッファ・アドレス
（IF_Bx_ADR）、単一ストリーム・インジケータ・ビッ
ト（IF_Bx_STRM）、および単一有効ビット（IF_Bx_VL
D）からなっている。２ビット・バッファ・アドレスは
対応する命令セット内の最初の有効命令を指定してい
る。つまり、CCU 106から返された命令セットは、例え
ば、ブランチ・オペレーションのターゲット命令が命令
セット内の最初の命令ロケーションに置かれるように境
界合わせされていないことがある。従って、バッファ・
アドレス値は、実行の対象として考慮される、命令セッ
ト内の最初の命令を一意的に示すために与えられる。
ストリーム・ビットは、条件付き制御フロー命令を含
んでいる命令セットのロケーションを示し、IFIFOユニ
ット264を通る命令のストリームに潜在的制御フローの
変更を引き起こすマーカとして使用されることを基本と
している。メイン命令ストリームは一般にストリーム・
ビット値が０のときMBUF 188を通して処理される。例え
ば、相対条件付きブランチ命令が現れると、対応する命
令セットはマークがつけられ、ストリーム・ビット値が
１となる。条件付命令セットはＩデコード・ユニット26
2によって検出される。条件付制御フロー命令は最高４
つまで命令セットに存在することができる。そのあと、
命令セットはIFIFOユニット264の最も奥の使用可能なマ
スタ・レジスタにストアされる。
んでいる命令セットのロケーションを示し、IFIFOユニ
ット264を通る命令のストリームに潜在的制御フローの
変更を引き起こすマーカとして使用されることを基本と
している。メイン命令ストリームは一般にストリーム・
ビット値が０のときMBUF 188を通して処理される。例え
ば、相対条件付きブランチ命令が現れると、対応する命
令セットはマークがつけられ、ストリーム・ビット値が
１となる。条件付命令セットはＩデコード・ユニット26
2によって検出される。条件付制御フロー命令は最高４
つまで命令セットに存在することができる。そのあと、
命令セットはIFIFOユニット264の最も奥の使用可能なマ
スタ・レジスタにストアされる。
条件付ブランチ命令のターゲット・アドレスを判断す
るために、現在のIEU 104の実行点アドレス（DPC）、ス
トリーム・ビットで指定された条件付命令が入っている
命令セットの相対ロケーション、制御フロー検出ユニッ
ト274から得られた命令セット内の条件付命令ロケーシ
ョン・オフセットは、制御ライン318を通して対応する
ブランチ命令フィールドから得た相対ブランチ・オフセ
ット値と結合される。その結果はブランチ・ターゲット
の仮想アドレスとなり、PCロジック・ユニット270によ
ってストアされる。ターゲット命令ストリームの最初の
命令セットは、このアドレスを使用してプリフェッチし
てTBUF 190に入れることができる。PCロジック・ユニッ
ト270のために事前に選択されたブランチ・バイアスに
応じて、IFIFOユニット264はMBUF 188またはTBUF 190か
らロードが続けられる。１つまたは２つ以上の条件付フ
ロー命令を含んでいる２番目の命令セットが現れると、
その命令セットはストリーム・ビット値に０のマークが
付けられる。２番目のターゲット・ストリームはフェッ
チできないので、ターゲット・アドレスはPCロジック・
ユニット270によって計算されてストアされるが、プリ
フェッチは行われない。さらに、それ以降の命令セット
はＩデコード・ユニット262を通して処理することがで
きない。少なくとも、条件付きフロー制御命令を含んで
いることが分かった命令セットは１つも処理されない。
るために、現在のIEU 104の実行点アドレス（DPC）、ス
トリーム・ビットで指定された条件付命令が入っている
命令セットの相対ロケーション、制御フロー検出ユニッ
ト274から得られた命令セット内の条件付命令ロケーシ
ョン・オフセットは、制御ライン318を通して対応する
ブランチ命令フィールドから得た相対ブランチ・オフセ
ット値と結合される。その結果はブランチ・ターゲット
の仮想アドレスとなり、PCロジック・ユニット270によ
ってストアされる。ターゲット命令ストリームの最初の
命令セットは、このアドレスを使用してプリフェッチし
てTBUF 190に入れることができる。PCロジック・ユニッ
ト270のために事前に選択されたブランチ・バイアスに
応じて、IFIFOユニット264はMBUF 188またはTBUF 190か
らロードが続けられる。１つまたは２つ以上の条件付フ
ロー命令を含んでいる２番目の命令セットが現れると、
その命令セットはストリーム・ビット値に０のマークが
付けられる。２番目のターゲット・ストリームはフェッ
チできないので、ターゲット・アドレスはPCロジック・
ユニット270によって計算されてストアされるが、プリ
フェッチは行われない。さらに、それ以降の命令セット
はＩデコード・ユニット262を通して処理することがで
きない。少なくとも、条件付きフロー制御命令を含んで
いることが分かった命令セットは１つも処理されない。
本発明の好適実施例では、PCロジック・ユニット270
は、最高２個までの命令セットに現れた条件付きフロー
命令を最高８個まで管理することができる。ストリーム
・ビットの変化でマークが付けられた２命令セットの各
々のターゲット・アドレスは４つのアドレス・レジスタ
の配列にストアされ、ターゲット・アドレスは命令セッ
ト内の対応する条件付きフロー命令のロケーションに対
して論理的位置に置かれる。
は、最高２個までの命令セットに現れた条件付きフロー
命令を最高８個まで管理することができる。ストリーム
・ビットの変化でマークが付けられた２命令セットの各
々のターゲット・アドレスは４つのアドレス・レジスタ
の配列にストアされ、ターゲット・アドレスは命令セッ
ト内の対応する条件付きフロー命令のロケーションに対
して論理的位置に置かれる。
最初の順序内条件付きフロー命令のブランチ結果が解
決されると、PCロジック・ユニット270はブランチが行
われる場合は、TBUF 190の内容をMBUF 188に転送し、TB
UF 190の内容に無効のマークを付けるように、ライン31
6上の制御信号によってプリフェッチ制御ユニット260に
指示する。正しくない命令ストリーム、つまり、ブラン
チが行われない場合はターゲット・ストリームからの、
ブランチが行われる場合はメイン・ストリームからの命
令セットがIFIFOユニット264にあると、IFIFOユニット2
64からクリアされる。２番目またはそれ以降の条件付き
フロー制御命令が第１ストリーム・ビットのマークが付
けられた命令セットに存在すると、その命令は統一され
た方法で処理される。すなわち、ターゲット・ストリー
ムからの命令セットはプリフェッチされ、MBUF 188また
はTBUF 190からの命令セットはブランチ・バイアスに応
じてＩデコード・ユニット262を通して処理され、条件
付きフロー命令が最終的に解決されると、正しくないス
トリーム命令セットがIFIFOユニット264からクリアされ
る。
決されると、PCロジック・ユニット270はブランチが行
われる場合は、TBUF 190の内容をMBUF 188に転送し、TB
UF 190の内容に無効のマークを付けるように、ライン31
6上の制御信号によってプリフェッチ制御ユニット260に
指示する。正しくない命令ストリーム、つまり、ブラン
チが行われない場合はターゲット・ストリームからの、
ブランチが行われる場合はメイン・ストリームからの命
令セットがIFIFOユニット264にあると、IFIFOユニット2
64からクリアされる。２番目またはそれ以降の条件付き
フロー制御命令が第１ストリーム・ビットのマークが付
けられた命令セットに存在すると、その命令は統一され
た方法で処理される。すなわち、ターゲット・ストリー
ムからの命令セットはプリフェッチされ、MBUF 188また
はTBUF 190からの命令セットはブランチ・バイアスに応
じてＩデコード・ユニット262を通して処理され、条件
付きフロー命令が最終的に解決されると、正しくないス
トリーム命令セットがIFIFOユニット264からクリアされ
る。
IFIFOユニット264から正しくないストリーム命令がク
リアされたとき、２番目の条件付きフロー命令がIFIFO
ユニット264に残っていて、最初の条件付きフロー命令
セットにそれ以降の条件付きフロー命令が含まれていな
いと、第２ストリーム・ビットのマークが付いた命令セ
ットのターゲット・アドレスはアドレス・レジスタの最
初の配列にプロモートされる。いずれの場合も、条件付
きフロー命令を含んでいる次の命令セットはＩデコード
・ユニット262を通して評価することが可能になる。従
って、ストリーム・ビットをトグルとして使用すると、
ブランチ・ターゲット・アドレスを計算する目的のため
に、また、ブランチ・バイアスが特定の条件付きフロー
制御命令では正しくなかったとあとで判断された場合
に、それより上をクリアすべき命令セット・ロケーショ
ンにマークを付ける目的のために、潜在的制御フローの
変化にマークを付けておき、IFIFOユニット264を通して
追跡することができる。
リアされたとき、２番目の条件付きフロー命令がIFIFO
ユニット264に残っていて、最初の条件付きフロー命令
セットにそれ以降の条件付きフロー命令が含まれていな
いと、第２ストリーム・ビットのマークが付いた命令セ
ットのターゲット・アドレスはアドレス・レジスタの最
初の配列にプロモートされる。いずれの場合も、条件付
きフロー命令を含んでいる次の命令セットはＩデコード
・ユニット262を通して評価することが可能になる。従
って、ストリーム・ビットをトグルとして使用すると、
ブランチ・ターゲット・アドレスを計算する目的のため
に、また、ブランチ・バイアスが特定の条件付きフロー
制御命令では正しくなかったとあとで判断された場合
に、それより上をクリアすべき命令セット・ロケーショ
ンにマークを付ける目的のために、潜在的制御フローの
変化にマークを付けておき、IFIFOユニット264を通して
追跡することができる。
命令セットをマスタ・レジスタから実際にクリアする
のではなく、IFIFO制御ロジック・ユニット272はIFIFO
ユニット264の対応するマスタ・レジスタの制御レジス
タに入っている有効ビット・フラグをリセットするだけ
である。このクリア・オペレーションはライン336に送
出される制御信号でPCロジック・ユニット270によって
開始される。マスタ制御レジスタ202、210、218、226の
各々の入力は状況バス230を通してIFIFO制御ロジック・
ユニット272が直接にアクセスすることができる。好適
実施例のアーキテクチャ100では、これらのマスタ制御
レジスタ202、210、218、226内のビットは、IFIFOユニ
ット264によるデータ・シフト・オペレーションと並行
してまたは独立してIFIFO制御ユニット272によってセッ
トすることが可能である。この機能により、IEU 104の
オペレーションと非同期に、命令セットをマスタ・レジ
スタ200、208、216、224のいずれかに書き込み、対応す
る状況情報をマスタ制御レジスタ202、210、218、226に
書き込むことができる。
のではなく、IFIFO制御ロジック・ユニット272はIFIFO
ユニット264の対応するマスタ・レジスタの制御レジス
タに入っている有効ビット・フラグをリセットするだけ
である。このクリア・オペレーションはライン336に送
出される制御信号でPCロジック・ユニット270によって
開始される。マスタ制御レジスタ202、210、218、226の
各々の入力は状況バス230を通してIFIFO制御ロジック・
ユニット272が直接にアクセスすることができる。好適
実施例のアーキテクチャ100では、これらのマスタ制御
レジスタ202、210、218、226内のビットは、IFIFOユニ
ット264によるデータ・シフト・オペレーションと並行
してまたは独立してIFIFO制御ユニット272によってセッ
トすることが可能である。この機能により、IEU 104の
オペレーションと非同期に、命令セットをマスタ・レジ
スタ200、208、216、224のいずれかに書き込み、対応す
る状況情報をマスタ制御レジスタ202、210、218、226に
書き込むことができる。
最後に、制御および状況バス230上の追加の制御ライ
ンはIFIFOユニット264のIFIFOオペレーションを可能に
し、指示する。IFIFOシフトは、制御ライン336を通して
PCロジック・ユニット270から出力されたシフト要求制
御信号を受けてIFIFOユニット264によって行われる。IF
IFO制御ユニット272は、命令セットを受け入れるマスタ
・レジスタ200、208、216、224が使用可能であると、制
御信号をライン316を経由してプリフェッチ制御ユニッ
ト266に送って、プリフェッチ・バッファ260から次の該
当命令セットを転送することを要求する。命令セットが
転送されると、配列268内の対応する有効ビットがリセ
ットされる。
ンはIFIFOユニット264のIFIFOオペレーションを可能に
し、指示する。IFIFOシフトは、制御ライン336を通して
PCロジック・ユニット270から出力されたシフト要求制
御信号を受けてIFIFOユニット264によって行われる。IF
IFO制御ユニット272は、命令セットを受け入れるマスタ
・レジスタ200、208、216、224が使用可能であると、制
御信号をライン316を経由してプリフェッチ制御ユニッ
ト266に送って、プリフェッチ・バッファ260から次の該
当命令セットを転送することを要求する。命令セットが
転送されると、配列268内の対応する有効ビットがリセ
ットされる。
Ｃ） IFU/IEU制御インタフェース
IFU 102とIEU 104とを結ぶ制御インタフェースは制御
バス126によって提供される。この制御バス126はPCロジ
ック・ユニット270に接続され、複数の制御、アドレス
および特殊データ・ラインから構成されている。割込み
要求と受信確認制御信号を制御ライン340を経由して渡
すことにより、IFU 102は割込みオペレーションを通知
し、IEU 104との同期をとることができる。外部で発生
した割込み信号はライン292経由でロジック・ユニット2
70へ送られる。これを受けて、割込み要求制御信号がラ
イン340上に送出されると、IEU 104は試行的に実行され
た命令をキャンセルする。割込みの内容に関する情報
は、割込み情報ライン341を通してやりとりされる。IEU
104がPCロジック・ユニット270によって判断された割
込みサービス・ルーチンのアドレスからプリフェッチさ
れた命令の受信を開始する準備状態になると、IEU 104
はライン340上の割込み受信確認制御信号を肯定する。I
FU 102によってプリフェッチされた割込みサービス・ル
ーチンがそのあと開始される。
バス126によって提供される。この制御バス126はPCロジ
ック・ユニット270に接続され、複数の制御、アドレス
および特殊データ・ラインから構成されている。割込み
要求と受信確認制御信号を制御ライン340を経由して渡
すことにより、IFU 102は割込みオペレーションを通知
し、IEU 104との同期をとることができる。外部で発生
した割込み信号はライン292経由でロジック・ユニット2
70へ送られる。これを受けて、割込み要求制御信号がラ
イン340上に送出されると、IEU 104は試行的に実行され
た命令をキャンセルする。割込みの内容に関する情報
は、割込み情報ライン341を通してやりとりされる。IEU
104がPCロジック・ユニット270によって判断された割
込みサービス・ルーチンのアドレスからプリフェッチさ
れた命令の受信を開始する準備状態になると、IEU 104
はライン340上の割込み受信確認制御信号を肯定する。I
FU 102によってプリフェッチされた割込みサービス・ル
ーチンがそのあと開始される。
IFIFO読取り（IFIFO RD）制御信号はIEU 104から出力
され、最も奥のマスタ・レジスタ224に存在する命令セ
ットが実行を完了したことおよび次の命令セットが必要
であることを通知する。この制御信号を受けると、PCロ
ジック・ユニット270はIFIFOユニット264でIFIFOシフト
・オペレーションを実行するようにIFIFO制御ロジック
・ユニット272に指示する。
され、最も奥のマスタ・レジスタ224に存在する命令セ
ットが実行を完了したことおよび次の命令セットが必要
であることを通知する。この制御信号を受けると、PCロ
ジック・ユニット270はIFIFOユニット264でIFIFOシフト
・オペレーションを実行するようにIFIFO制御ロジック
・ユニット272に指示する。
PCインクリメント要求とサイズ値（PC INC/SIZE）は
制御ライン344上に送出されて、現在のプログラム・カ
ウンタ値を命令の対応するサイズ数だけ更新するように
PCロジック・ユニット270に指示する。これにより、PC
ロジック・ユニット270は、現在のプログラム命令スト
リーム中の最初の順序内実行命令のロケーションを正確
に指した個所に実行プログラム・カウンタ（DPC）を維
持することができる。
制御ライン344上に送出されて、現在のプログラム・カ
ウンタ値を命令の対応するサイズ数だけ更新するように
PCロジック・ユニット270に指示する。これにより、PC
ロジック・ユニット270は、現在のプログラム命令スト
リーム中の最初の順序内実行命令のロケーションを正確
に指した個所に実行プログラム・カウンタ（DPC）を維
持することができる。
ターゲット・アドレス（TARGET ADDR）はアドレス・
ライン346を経由してPCロジック・ユニット270に返され
る。このターゲット・アドレスは、IEU 104のレジスタ
・ファイルにストアされているデータによって決まるブ
ランチ命令の仮想ターゲット・アドレスである。従っ
て、ターゲット・アドレスを計算するためにIEU 104の
オペレーションが必要である。
ライン346を経由してPCロジック・ユニット270に返され
る。このターゲット・アドレスは、IEU 104のレジスタ
・ファイルにストアされているデータによって決まるブ
ランチ命令の仮想ターゲット・アドレスである。従っ
て、ターゲット・アドレスを計算するためにIEU 104の
オペレーションが必要である。
制御フロー結果（CF RESULT）制御信号は制御ライン3
48を経由してPCロジック・ユニット270へ送られて、現
在保留されている条件付きブランチ命令が解決されたか
どうか、その結果がブランチによるものなのか、ブラン
チによらないものなのかを示している。これらの制御信
号に基づいて、PCロジック・ユニット270は、条件付き
フロー命令の実行の結果として、プリフェッチ・バッフ
ァ260とIFIFOユニット264に置かれている命令セットの
どれをキャンセルする必要があるかを判断することがで
きる。
48を経由してPCロジック・ユニット270へ送られて、現
在保留されている条件付きブランチ命令が解決されたか
どうか、その結果がブランチによるものなのか、ブラン
チによらないものなのかを示している。これらの制御信
号に基づいて、PCロジック・ユニット270は、条件付き
フロー命令の実行の結果として、プリフェッチ・バッフ
ァ260とIFIFOユニット264に置かれている命令セットの
どれをキャンセルする必要があるかを判断することがで
きる。
いくつかのIEU命令リターン型制御信号（IEU リター
ン）が制御ライン350上を送出されて、IEU 104によって
ある命令が実行されたことをIFU 102に通知する。これ
らの命令には、プロシージャ命令からのリターン、トラ
ップからのリターンおよびサブルーチン・コールからの
リターンがある。トラップからのリターン命令はハード
ウェア割込み処理ルーチンとソフトウェア・トラップ処
理ルーチンで同じように使用される。サブルーチン・コ
ールからのリターンもジャンプとリンク型コールと併用
される。どの場合も、リターン制御信号は、以前に割込
みがかけられた命令ストリームに対して命令フェッチ・
オペレーションを再開するようにIFU 102に通知するた
めに送られる。これらの信号をIEU 104から出すことに
より、システム100の正確なオペレーションを維持する
ことができる、「割込みがかけられた」命令ストリーム
の再開はリターン命令の実行個所から行われる。
ン）が制御ライン350上を送出されて、IEU 104によって
ある命令が実行されたことをIFU 102に通知する。これ
らの命令には、プロシージャ命令からのリターン、トラ
ップからのリターンおよびサブルーチン・コールからの
リターンがある。トラップからのリターン命令はハード
ウェア割込み処理ルーチンとソフトウェア・トラップ処
理ルーチンで同じように使用される。サブルーチン・コ
ールからのリターンもジャンプとリンク型コールと併用
される。どの場合も、リターン制御信号は、以前に割込
みがかけられた命令ストリームに対して命令フェッチ・
オペレーションを再開するようにIFU 102に通知するた
めに送られる。これらの信号をIEU 104から出すことに
より、システム100の正確なオペレーションを維持する
ことができる、「割込みがかけられた」命令ストリーム
の再開はリターン命令の実行個所から行われる。
現命令実行PCアドレス（現IF_PC）はアドレス・バス3
52を経由してIEU 104へ送られる。このアドレス値（DP
C）はIEU 104によって実行される正確な命令を指定して
いる。つまり、IEU 104が現在のIF_PCアドレスを通過し
た命令を先に試行的に実行している間は、このアドレス
は、割込み、例外、その他に正確なマシンの状態が分か
っていることが必要な事象の発生に対してアーキテクチ
ャ100を正確に制御するために保持されていなければな
らない。現在実行中の命令ストリームの中の正確なマシ
ンの状態を進めることが可能であるとIEU 104が判断す
ると、PC Inc/Size信号がIFU 102に送られ、即時に現在
のIF_PCアドレス値に反映される。
52を経由してIEU 104へ送られる。このアドレス値（DP
C）はIEU 104によって実行される正確な命令を指定して
いる。つまり、IEU 104が現在のIF_PCアドレスを通過し
た命令を先に試行的に実行している間は、このアドレス
は、割込み、例外、その他に正確なマシンの状態が分か
っていることが必要な事象の発生に対してアーキテクチ
ャ100を正確に制御するために保持されていなければな
らない。現在実行中の命令ストリームの中の正確なマシ
ンの状態を進めることが可能であるとIEU 104が判断す
ると、PC Inc/Size信号がIFU 102に送られ、即時に現在
のIF_PCアドレス値に反映される。
最後に、アドレスおよび双方向データ・バス354は特
殊レジスタのデータを転送するためのものである。この
データはIEU 104によってIFU 102内の特殊レジスタに入
れられ、あるいはそこから読み取られるようにプログラ
ムすることが可能である。特殊レジスタのデータは一般
にIFU 102が使用できるように、IEU 104によってロード
され、あるいは計算される。
殊レジスタのデータを転送するためのものである。この
データはIEU 104によってIFU 102内の特殊レジスタに入
れられ、あるいはそこから読み取られるようにプログラ
ムすることが可能である。特殊レジスタのデータは一般
にIFU 102が使用できるように、IEU 104によってロード
され、あるいは計算される。
Ｄ） PCロジック・ユニットの詳細
PC制御ユニット362、割込み制御ユニット363、プリフ
ェッチPC制御ユニット364および実行PC制御ユニット366
を含むPCロジック・ユニット270の詳細図は第３図に示
されている。PC制御ユニット362はインタフェース・バ
ス126を通してプリフェッチ制御ユニット266、IFIFO制
御ロジック・ユニット272、およびIEU 104から制御信号
を受けて、プリフェッチおよび実行PC制御ユニット36
4、366に対してタイミング制御を行う。割込み制御ユニ
ット363は、プリフェッチ・トラップ・アドレス・オフ
セットを判断してそれぞれのトラップ・タイプを処理す
る該当処理ルーチンを選択することを含めて、割込みと
例外の正確な管理を担当する。プリフェッチPC制御ユニ
ット364は、特に、トラップ処理とプロシージャ・ルー
チン命令のフローのためのリターン・アドレスをストア
することを含めて、プリフェッチ・バッファ188、190、
192をサポートするために必要なプログラム・カウンタ
の管理を担当する。このオペレーションをサポートする
ために、プリフェッチPC制御ユニット364は、物理アド
レス・バス・ライン324上のCCU PADDERアドレスとアド
レス・ライン326上のVMU VMADDRアドレスを含むプリフ
ェッチ仮想アドレスを生成することを担当する。その結
果、プリフェッチPC制御ユニット364は、現在のプリフ
ェッチPC仮想アドレス値を保持することを担当する。
ェッチPC制御ユニット364および実行PC制御ユニット366
を含むPCロジック・ユニット270の詳細図は第３図に示
されている。PC制御ユニット362はインタフェース・バ
ス126を通してプリフェッチ制御ユニット266、IFIFO制
御ロジック・ユニット272、およびIEU 104から制御信号
を受けて、プリフェッチおよび実行PC制御ユニット36
4、366に対してタイミング制御を行う。割込み制御ユニ
ット363は、プリフェッチ・トラップ・アドレス・オフ
セットを判断してそれぞれのトラップ・タイプを処理す
る該当処理ルーチンを選択することを含めて、割込みと
例外の正確な管理を担当する。プリフェッチPC制御ユニ
ット364は、特に、トラップ処理とプロシージャ・ルー
チン命令のフローのためのリターン・アドレスをストア
することを含めて、プリフェッチ・バッファ188、190、
192をサポートするために必要なプログラム・カウンタ
の管理を担当する。このオペレーションをサポートする
ために、プリフェッチPC制御ユニット364は、物理アド
レス・バス・ライン324上のCCU PADDERアドレスとアド
レス・ライン326上のVMU VMADDRアドレスを含むプリフ
ェッチ仮想アドレスを生成することを担当する。その結
果、プリフェッチPC制御ユニット364は、現在のプリフ
ェッチPC仮想アドレス値を保持することを担当する。
プリフェッチ・オペレーションは一般に制御ライン31
6上を送出された制御信号を通してIFIFO制御ロジック・
ユニット272によって開始される。これを受けて、PC制
御ユニット362はいくつかの制御信号を生成して制御ラ
イン372上に出力し、プリフェッチPC制御ユニットを動
作させて、アドレス・ライン324、326上にPADDRアドレ
スと、必要に応じてVMADDRアドレスを生成する。値が０
から４までのインクリメント信号も制御ライン374上に
送出される場合もあるが、これは、PC制御ユニット362
が現在のプリフェッチ・アドレスから命令セットのフェ
ッチを再実行しているか、一連のプリフェッチ要求の中
の２番目の要求に対して位置合わせを行っているか、プ
リフェッチのために次の全順次命令セットを選択してい
るか、によって決まる。最後に、現在のプリフェッチ・
アドレスPF_PCがバス370上に送出され、実行PC制御ユニ
ット366へ渡される。
6上を送出された制御信号を通してIFIFO制御ロジック・
ユニット272によって開始される。これを受けて、PC制
御ユニット362はいくつかの制御信号を生成して制御ラ
イン372上に出力し、プリフェッチPC制御ユニットを動
作させて、アドレス・ライン324、326上にPADDRアドレ
スと、必要に応じてVMADDRアドレスを生成する。値が０
から４までのインクリメント信号も制御ライン374上に
送出される場合もあるが、これは、PC制御ユニット362
が現在のプリフェッチ・アドレスから命令セットのフェ
ッチを再実行しているか、一連のプリフェッチ要求の中
の２番目の要求に対して位置合わせを行っているか、プ
リフェッチのために次の全順次命令セットを選択してい
るか、によって決まる。最後に、現在のプリフェッチ・
アドレスPF_PCがバス370上に送出され、実行PC制御ユニ
ット366へ渡される。
新しいプリフェッチ・アドレスは、いつくかのソース
から発生する。アドレスの主要なソースは、バス352経
由で実行PC制御ユニット366から送出された現在のIF_PC
アドレスである。原理的には、IF_PCアドレスからはリ
ターン・アドレスが得られ、これは、初期コール、トラ
ップまたはプロシージャ命令が現れたとき、プリフェッ
チPC制御ユニットによってあとで使用されるものであ
る。IF_PCアドレスは、これらの命令が現れるたびに、
プリフェッチPC制御ユニット364内のレジスタにストア
される。このようにして、PC制御ユニット362は制御ラ
イン350を通してIEUリターン信号を受けたとき、プリフ
ェッチPC制御ユニット364内のリターン・アドレス・レ
ジスタを選択して新しいプリフェッチ仮想アドレスを取
り出すだけでよく、これによって元のプログラム命令ス
トリームを再開する。
から発生する。アドレスの主要なソースは、バス352経
由で実行PC制御ユニット366から送出された現在のIF_PC
アドレスである。原理的には、IF_PCアドレスからはリ
ターン・アドレスが得られ、これは、初期コール、トラ
ップまたはプロシージャ命令が現れたとき、プリフェッ
チPC制御ユニットによってあとで使用されるものであ
る。IF_PCアドレスは、これらの命令が現れるたびに、
プリフェッチPC制御ユニット364内のレジスタにストア
される。このようにして、PC制御ユニット362は制御ラ
イン350を通してIEUリターン信号を受けたとき、プリフ
ェッチPC制御ユニット364内のリターン・アドレス・レ
ジスタを選択して新しいプリフェッチ仮想アドレスを取
り出すだけでよく、これによって元のプログラム命令ス
トリームを再開する。
プリフェッチ・アドレスのもう１つのソースは、実行
PC制御ユニット366から相対ターゲット・アドレス・バ
ス382を経由して、あるいはIEU 104から絶対ターゲット
・アドレス・バス346を経由して送出されたターゲット
・アドレス値である。相対ターゲット・アドレスとは、
実行PC制御ユニット366によって直接に計算できるアド
レスである。絶対ターゲット・アドレスは、これらのタ
ーゲット・アドレスがIEUレジスタ・ファイルに入って
いるデータに依存するので、IEU 104に生成させる必要
がある。ターゲット・アドレスはターゲット・アドレス
・バス384を通ってプリフェッチPC制御ユニット364へ送
られ、プリフェッチ仮想アドレスとして使用される。相
対ターゲット・アドレスを計算する際、対応するブラン
チ命令のオペランド部分もＩデコード・ユニット262か
らバス318のオペランド変位部分を経由して送られる。
PC制御ユニット366から相対ターゲット・アドレス・バ
ス382を経由して、あるいはIEU 104から絶対ターゲット
・アドレス・バス346を経由して送出されたターゲット
・アドレス値である。相対ターゲット・アドレスとは、
実行PC制御ユニット366によって直接に計算できるアド
レスである。絶対ターゲット・アドレスは、これらのタ
ーゲット・アドレスがIEUレジスタ・ファイルに入って
いるデータに依存するので、IEU 104に生成させる必要
がある。ターゲット・アドレスはターゲット・アドレス
・バス384を通ってプリフェッチPC制御ユニット364へ送
られ、プリフェッチ仮想アドレスとして使用される。相
対ターゲット・アドレスを計算する際、対応するブラン
チ命令のオペランド部分もＩデコード・ユニット262か
らバス318のオペランド変位部分を経由して送られる。
プリフェッチ仮想アドレスのもう１つのソースは、実
行PC制御ユニット366である。リターン・アドレス・バ
ス352'は、現在のIF_PC値（DPC）をプリフェッチPC制御
ユニット364へ転送するためのものである。このアドレ
スは、割込み、トラップ、その他コールなどの制御フロ
ー命令が命令ストリーム内に現れた個所でリターン・ア
ドレスとして使用される。プリフェッチPC制御ユニット
364は、新しい命令ストリームをプリフェッチするため
に解放される。PC制御ユニット362は、対応する割込み
またはトラップ処理ルーチンまたはサブルーチンが実行
されると、IEU 104からライン350を経由してIEUリター
ン信号を受け取る。他方、PC制御ユニット362はライン3
72上のPFPC信号の１つを通して、およびライン350経由
で送られてきて実行されたリターン命令のIDに基づい
て、現在のリターン仮想アドレスを収めているレジスタ
を選択する。そのあと、このアドレスが使用されて、PC
ロジック・ユニット270によるプリフェッチ・オペレー
ションを続行する。
行PC制御ユニット366である。リターン・アドレス・バ
ス352'は、現在のIF_PC値（DPC）をプリフェッチPC制御
ユニット364へ転送するためのものである。このアドレ
スは、割込み、トラップ、その他コールなどの制御フロ
ー命令が命令ストリーム内に現れた個所でリターン・ア
ドレスとして使用される。プリフェッチPC制御ユニット
364は、新しい命令ストリームをプリフェッチするため
に解放される。PC制御ユニット362は、対応する割込み
またはトラップ処理ルーチンまたはサブルーチンが実行
されると、IEU 104からライン350を経由してIEUリター
ン信号を受け取る。他方、PC制御ユニット362はライン3
72上のPFPC信号の１つを通して、およびライン350経由
で送られてきて実行されたリターン命令のIDに基づい
て、現在のリターン仮想アドレスを収めているレジスタ
を選択する。そのあと、このアドレスが使用されて、PC
ロジック・ユニット270によるプリフェッチ・オペレー
ションを続行する。
最後に、プリフェッチ仮想アドレスが取り出されるも
う１つのソースは、特殊レジスタ・アドレスおよびデー
タ・バス354である。IEU 104によって計算またはロード
されたアドレス値、または少なくともベース・アドレス
値は、データとしてバス354を経由してプリフェッチPC
制御ユニット364へ転送される。ベース・アドレスは、
トラップ・アドレス・テーブル、高速トラップ・テーブ
ル、およびベース・プロシージャ命令ディスパッチ・テ
ーブルのアドレスを含んでいる。バス354を通して、プ
リフェッチおよびPC制御ユニット364、366内のレジスタ
の多くを読み取ることもできるので、マシンの状態の対
応する側面をIEU 104を通して処理することが可能であ
る。
う１つのソースは、特殊レジスタ・アドレスおよびデー
タ・バス354である。IEU 104によって計算またはロード
されたアドレス値、または少なくともベース・アドレス
値は、データとしてバス354を経由してプリフェッチPC
制御ユニット364へ転送される。ベース・アドレスは、
トラップ・アドレス・テーブル、高速トラップ・テーブ
ル、およびベース・プロシージャ命令ディスパッチ・テ
ーブルのアドレスを含んでいる。バス354を通して、プ
リフェッチおよびPC制御ユニット364、366内のレジスタ
の多くを読み取ることもできるので、マシンの状態の対
応する側面をIEU 104を通して処理することが可能であ
る。
実行PC制御ユニット366は、PC制御ユニット362の制御
を受けて、現在のIF_PCアドレス値を計算することを主
な役割としている。この役割において、実行PC制御ユニ
ット366はPC制御ユニット362からExPC制御ライン378を
経由して送られてきた制御信号と、制御ライン380を経
由して送られてきたインクリメント／サイズ制御信号を
受けて、IF_PCアドレスを調整する。これらの制御信号
は、主に、ライン342経由で送られてきたIFIFO読取り制
御信号とIEU 104から制御ライン344経由で送られてきた
PCインクリメント／サイズ値を受けると生成される。
を受けて、現在のIF_PCアドレス値を計算することを主
な役割としている。この役割において、実行PC制御ユニ
ット366はPC制御ユニット362からExPC制御ライン378を
経由して送られてきた制御信号と、制御ライン380を経
由して送られてきたインクリメント／サイズ制御信号を
受けて、IF_PCアドレスを調整する。これらの制御信号
は、主に、ライン342経由で送られてきたIFIFO読取り制
御信号とIEU 104から制御ライン344経由で送られてきた
PCインクリメント／サイズ値を受けると生成される。
１）PFおよびExPC制御／データ・ユニットの詳細
第４図は、プリフェッチおよび実行PC制御ユニット36
4、366の詳細ブロック図である。これらのユニットは主
に、レジスタ、インクリメンタ（増分器）その他の類似
部品、セレクタおよび加算器ブロックから構成されてい
る。これらのブロック間のデータ転送を管理する制御
は、PFPC制御ライン372、ExPC制御ライン378およびイン
クリメント制御ライン374、380を通してPC制御ユニット
362によって行われる。説明を分かりやすくするため
に、第４図のブロック図には、これらの個々の制御ライ
ンは示されていない。しかし、これらの制御信号が以下
に説明するように、これらのブロックへ送られることは
勿論である。
4、366の詳細ブロック図である。これらのユニットは主
に、レジスタ、インクリメンタ（増分器）その他の類似
部品、セレクタおよび加算器ブロックから構成されてい
る。これらのブロック間のデータ転送を管理する制御
は、PFPC制御ライン372、ExPC制御ライン378およびイン
クリメント制御ライン374、380を通してPC制御ユニット
362によって行われる。説明を分かりやすくするため
に、第４図のブロック図には、これらの個々の制御ライ
ンは示されていない。しかし、これらの制御信号が以下
に説明するように、これらのブロックへ送られることは
勿論である。
プリフェッチPC制御ユニット364の中心となるものは
プリフェッチ・セレクタ（PF_PC SEL）であり、これは
現プリフェッチ仮想アドレスの中央セレクタとして動作
する。この現プリフェッチ・アドレスはプリフェッチ・
セレクタから出力バス392を通ってインクリメンタ・ユ
ニット394へ送られて、次のプリフェッチ・アドレスを
生成する。この次のプリフェッチ・アドレスはインクリ
メンタ出力バス396を通ってレジスタMBUF PFnPC 398、T
BUF PFnPC 400、およびEBUF PFnPC402の並列配列へ送ら
れる。これらのレジスタ398、400、402は実効的には次
の命令プリフェッチ・アドレスをストアしているが、本
発明の好適実施例によれば、別々のプリフェッチ・アド
レスがMBUF 188、TBUF190、およびEBUF 192に保持され
ている。MBUF、TBUFおよびEBUF PFnPCレジスタ398、40
0、402にストアされたプリフェッチ・アドレスは、アド
レス・バス404、408、410からプリフェッチ・セレクタ3
90へ渡される。従って、PC制御ユニット362はプリフェ
ッチ・レジスタ398、400、402の別の１つをプリフェッ
チ・セレクタが選択することを指示することだけでプリ
フェッチ命令ストリームの即時切替えを指示することが
できる。ストリームの中の次の命令セットをプリフェッ
チするために、そのアドレス値がインクリメンタ394に
よってインクリメントされると、その値がプリフェッチ
・アドレス398、400、402のうち該当するレジスタへ返
却される。もう１つの並列レジスタ配列は簡略化のため
単一の特殊レジスタ・ブロック412として示されている
が、この配列はいくつかの特殊アドレスをストアするた
めのものである。レジスタ・ブロック412はトラップ・
リターン・アドレス・レジスタ、プロシージャ命令リタ
ーン・アドレス・レジスタ、プロシージャ命令ディスパ
ッチ・テーブル・ベース・アドレス・レジスタ、トラッ
プ・ルーチン・ディスパッチ・テーブル・ベース・アド
レス・レジスタ、および高速トラップ・ルーチン・ベー
ス・アドレス・レジスタから構成されている。PC制御ユ
ニット362の制御を受けて、これらのリターン・アドレ
ス・レジスタはバス352'を通して現IF_PC実行アドレス
を受け入れることができる。レジスタ・ブロック412内
のリターンおよびベース・アドレス・レジスタにストア
されたアドレス値はIEU 104から独立して読み書きする
ことができる。レジスタが選択され、値が特殊レジスタ
・アドレスおよびデータ・バス354を経由して転送され
る。
プリフェッチ・セレクタ（PF_PC SEL）であり、これは
現プリフェッチ仮想アドレスの中央セレクタとして動作
する。この現プリフェッチ・アドレスはプリフェッチ・
セレクタから出力バス392を通ってインクリメンタ・ユ
ニット394へ送られて、次のプリフェッチ・アドレスを
生成する。この次のプリフェッチ・アドレスはインクリ
メンタ出力バス396を通ってレジスタMBUF PFnPC 398、T
BUF PFnPC 400、およびEBUF PFnPC402の並列配列へ送ら
れる。これらのレジスタ398、400、402は実効的には次
の命令プリフェッチ・アドレスをストアしているが、本
発明の好適実施例によれば、別々のプリフェッチ・アド
レスがMBUF 188、TBUF190、およびEBUF 192に保持され
ている。MBUF、TBUFおよびEBUF PFnPCレジスタ398、40
0、402にストアされたプリフェッチ・アドレスは、アド
レス・バス404、408、410からプリフェッチ・セレクタ3
90へ渡される。従って、PC制御ユニット362はプリフェ
ッチ・レジスタ398、400、402の別の１つをプリフェッ
チ・セレクタが選択することを指示することだけでプリ
フェッチ命令ストリームの即時切替えを指示することが
できる。ストリームの中の次の命令セットをプリフェッ
チするために、そのアドレス値がインクリメンタ394に
よってインクリメントされると、その値がプリフェッチ
・アドレス398、400、402のうち該当するレジスタへ返
却される。もう１つの並列レジスタ配列は簡略化のため
単一の特殊レジスタ・ブロック412として示されている
が、この配列はいくつかの特殊アドレスをストアするた
めのものである。レジスタ・ブロック412はトラップ・
リターン・アドレス・レジスタ、プロシージャ命令リタ
ーン・アドレス・レジスタ、プロシージャ命令ディスパ
ッチ・テーブル・ベース・アドレス・レジスタ、トラッ
プ・ルーチン・ディスパッチ・テーブル・ベース・アド
レス・レジスタ、および高速トラップ・ルーチン・ベー
ス・アドレス・レジスタから構成されている。PC制御ユ
ニット362の制御を受けて、これらのリターン・アドレ
ス・レジスタはバス352'を通して現IF_PC実行アドレス
を受け入れることができる。レジスタ・ブロック412内
のリターンおよびベース・アドレス・レジスタにストア
されたアドレス値はIEU 104から独立して読み書きする
ことができる。レジスタが選択され、値が特殊レジスタ
・アドレスおよびデータ・バス354を経由して転送され
る。
特殊レジスタ・ブロック412内のセレクタはPC制御ユ
ニット362によって制御され、レジスタ・ブロック412の
レジスタにストアされたアドレスを特殊レジスタ出力バ
ス416上に送出して、プリフェッチ・セレクタ390へ渡す
ことができる。リターン・アドレスは直接にプリフェッ
チ・セレクタ390へ渡される。ベース・アドレス値は割
込み制御ユニット363から割込みオフセット・バス373経
由で送られてきたオフセット値と結合される。ソースか
らバス373'経由でプリフェッチ・セレクタ390へ渡され
た特殊アドレスは、新しいプリフェッチ命令ストリーム
の初期アドレスとして使用され、そのあとインクリメン
タ394とプリフェッチ・レジスタ398、400、402の１つを
通るアドレスのインクリメント・ループを続行すること
ができる。
ニット362によって制御され、レジスタ・ブロック412の
レジスタにストアされたアドレスを特殊レジスタ出力バ
ス416上に送出して、プリフェッチ・セレクタ390へ渡す
ことができる。リターン・アドレスは直接にプリフェッ
チ・セレクタ390へ渡される。ベース・アドレス値は割
込み制御ユニット363から割込みオフセット・バス373経
由で送られてきたオフセット値と結合される。ソースか
らバス373'経由でプリフェッチ・セレクタ390へ渡され
た特殊アドレスは、新しいプリフェッチ命令ストリーム
の初期アドレスとして使用され、そのあとインクリメン
タ394とプリフェッチ・レジスタ398、400、402の１つを
通るアドレスのインクリメント・ループを続行すること
ができる。
プリフェッチ・セレクタ390へ送られるアドレスのも
う１つのソースは、ターゲット・アドレス・レジスタ・
ブロック414内のレジスタ配列である。ブロック414内の
ダーゲット・レジスタには、好適実施例によれば、８つ
の潜在的ブランチ・ターゲット・アドレスがストアされ
る。これらの８つの記憶ロケーションはIFIFOユニット2
64の最下位の２マスタ・レジスタ216、224に保持されて
いる８つの潜在的に実行可能な命令に論理的に対応して
いる。これらの命令のどれでもが、および潜在的にはす
べてが条件付きブランチ命令となり得るので、ターゲッ
ト・レジスタ・ブロック414は、あらかじめ計算された
ターゲット・アドレスをストアしておくので、TBUF 190
を通してターゲット命令ストリームをプリフェッチする
ために使用するのを待たせることができる。特に、PC制
御ユニット362がターゲット命令ストリームのプリフェ
ッチを即時に開始するように条件付きブランチ・バイア
スがセットされると、ターゲット・アドレスはターゲッ
ト・レジスタ・ブロック414からアドレス・バス418を経
由してプリフェッチ・セレクタ390へ送られる。インク
リメンタ394によってインクリメントされたあと、アド
レスはTBUF PFnPC 400へ戻されてストアされ、ターゲッ
ト命令ストリームをあとでプリフェッチするオペレーシ
ョンで使用される。別のブランチ命令がターゲット命令
ストリームに現れると、その２番目のブランチのターゲ
ット・アドレスが計算され、最初の条件付きブランチ命
令が解決されて使用されるまでの間、ターゲット・レジ
スタ配列414にストアされている。
う１つのソースは、ターゲット・アドレス・レジスタ・
ブロック414内のレジスタ配列である。ブロック414内の
ダーゲット・レジスタには、好適実施例によれば、８つ
の潜在的ブランチ・ターゲット・アドレスがストアされ
る。これらの８つの記憶ロケーションはIFIFOユニット2
64の最下位の２マスタ・レジスタ216、224に保持されて
いる８つの潜在的に実行可能な命令に論理的に対応して
いる。これらの命令のどれでもが、および潜在的にはす
べてが条件付きブランチ命令となり得るので、ターゲッ
ト・レジスタ・ブロック414は、あらかじめ計算された
ターゲット・アドレスをストアしておくので、TBUF 190
を通してターゲット命令ストリームをプリフェッチする
ために使用するのを待たせることができる。特に、PC制
御ユニット362がターゲット命令ストリームのプリフェ
ッチを即時に開始するように条件付きブランチ・バイア
スがセットされると、ターゲット・アドレスはターゲッ
ト・レジスタ・ブロック414からアドレス・バス418を経
由してプリフェッチ・セレクタ390へ送られる。インク
リメンタ394によってインクリメントされたあと、アド
レスはTBUF PFnPC 400へ戻されてストアされ、ターゲッ
ト命令ストリームをあとでプリフェッチするオペレーシ
ョンで使用される。別のブランチ命令がターゲット命令
ストリームに現れると、その２番目のブランチのターゲ
ット・アドレスが計算され、最初の条件付きブランチ命
令が解決されて使用されるまでの間、ターゲット・レジ
スタ配列414にストアされている。
ターゲット・レジスタ・ブロック414にストアされ
た、計算で求めたターゲット・アドレスは、実行PC制御
ユニット366内のターゲット・アドレス計算ユニットか
らアドレス・ライン382を経由して、あるいはIEU 104か
ら絶対ターゲット・アドレス・バス346を経由して転送
される。
た、計算で求めたターゲット・アドレスは、実行PC制御
ユニット366内のターゲット・アドレス計算ユニットか
らアドレス・ライン382を経由して、あるいはIEU 104か
ら絶対ターゲット・アドレス・バス346を経由して転送
される。
プリフェッチPF_PCセレクタ390を通って転送されるア
ドレス値は、完全な32ビット仮想アドレス値である。ペ
ージ・サイズは本発明の好適実施例では、16Kバイトに
固定されており、最大ページ・オフセット・アドレス値
［13:0］に対応している。従って、現プリフェッチ仮想
ページ・アドレス［27:14］に変化がなければ、VMUペー
ジの変換は不要である。プリフェッチ・セレクタ390内
のコンパレータはそのことを検出する。VMU変換要求信
号（VMXLAT）は、インクリメントがページ境界をこえて
行われたか、制御のフローが別のページ・アドレスへブ
ランチしたために、仮想ページ・アドレスが変化したと
き、ライン372'を経由してPC制御ユニット362へ送られ
る。他方、PC制御ユニット362はライン324上のCCU PADD
Rのほかに、VM VADDRアドレスをバッファ・ユニット420
からライン326上に送出し、該当の制御信号をVMU制御ラ
イン326、328、330上に送出して、VMU仮想ページから物
理ページへの変換を得るように指示する。ページ変換が
必要でない場合は、現物理ページ・アドレス［31:14］
はバス122上のVMUユニット108の出力側のラッチによっ
て保持される。
ドレス値は、完全な32ビット仮想アドレス値である。ペ
ージ・サイズは本発明の好適実施例では、16Kバイトに
固定されており、最大ページ・オフセット・アドレス値
［13:0］に対応している。従って、現プリフェッチ仮想
ページ・アドレス［27:14］に変化がなければ、VMUペー
ジの変換は不要である。プリフェッチ・セレクタ390内
のコンパレータはそのことを検出する。VMU変換要求信
号（VMXLAT）は、インクリメントがページ境界をこえて
行われたか、制御のフローが別のページ・アドレスへブ
ランチしたために、仮想ページ・アドレスが変化したと
き、ライン372'を経由してPC制御ユニット362へ送られ
る。他方、PC制御ユニット362はライン324上のCCU PADD
Rのほかに、VM VADDRアドレスをバッファ・ユニット420
からライン326上に送出し、該当の制御信号をVMU制御ラ
イン326、328、330上に送出して、VMU仮想ページから物
理ページへの変換を得るように指示する。ページ変換が
必要でない場合は、現物理ページ・アドレス［31:14］
はバス122上のVMUユニット108の出力側のラッチによっ
て保持される。
バス370上に送出された仮想アドレスはインクリメン
ト制御ライン374から送られてきた信号を受けて、イン
クリメンタ394によってインクリメントされる。インク
リメンタ394は、次の命令セットを選択するために、命
令セットを表す値（４命令または16バイト）だけインク
リメントする。CCUユニット106へ渡されるプリフェッチ
・アドレスの下位４ビットはゼロになっている。従っ
て、最初のブランチ・ターゲット命令セット内の実際の
ターゲット・アドレス命令は最初の命令ロケーションに
置かれていない場合がある。しかし、アドレスの下位４
ビットはPC制御ユニット362へ送られるので、最初のブ
ランチ命令のロケーションをIFU 102が判別することが
できる。ターゲット・アドレスの下位ビット［3:2］を
２ビット・バッファ・アドレスとして返して、位置合わ
せされていないターゲット命令セットから実行すべき正
しい最初の命令を選択するための検出と処理は、新しい
命令ストリーム、つまり、命令ストリームの中の最初の
非順次命令セット・アドレスの最初のプリフェッチのと
きだけ行われる。命令セットの最初の命令のアドレスと
命令セットをプリフェッチする際に使用されるプリフェ
ッチ・アドレスとの間の非位置合わせの関係は、現順次
命令ストリームが存続している間無視することができ、
そのあとも無視される。
ト制御ライン374から送られてきた信号を受けて、イン
クリメンタ394によってインクリメントされる。インク
リメンタ394は、次の命令セットを選択するために、命
令セットを表す値（４命令または16バイト）だけインク
リメントする。CCUユニット106へ渡されるプリフェッチ
・アドレスの下位４ビットはゼロになっている。従っ
て、最初のブランチ・ターゲット命令セット内の実際の
ターゲット・アドレス命令は最初の命令ロケーションに
置かれていない場合がある。しかし、アドレスの下位４
ビットはPC制御ユニット362へ送られるので、最初のブ
ランチ命令のロケーションをIFU 102が判別することが
できる。ターゲット・アドレスの下位ビット［3:2］を
２ビット・バッファ・アドレスとして返して、位置合わ
せされていないターゲット命令セットから実行すべき正
しい最初の命令を選択するための検出と処理は、新しい
命令ストリーム、つまり、命令ストリームの中の最初の
非順次命令セット・アドレスの最初のプリフェッチのと
きだけ行われる。命令セットの最初の命令のアドレスと
命令セットをプリフェッチする際に使用されるプリフェ
ッチ・アドレスとの間の非位置合わせの関係は、現順次
命令ストリームが存続している間無視することができ、
そのあとも無視される。
第４図に示した機能ブロックの残り部分は実行PC制御
ユニット366を構成している。本発明の好適実施例によ
れば、実行PC制御ユニット366は独立に機能するプログ
ラム・カウンタ・インクリメンタを独自に備えている。
この機能の中心となるのは実行セレクタ（DPC SEL）430
である。実行セレクタ430からアドレス・バス352'上に
出力されるアドレスはアーキテクチャ100の現在の実行
アドレス（DPC）である。この実行アドレスは加算ユニ
ット434へ送られる。ライン380上に送出されたインクリ
メント／サイズ制御信号は１から４までの命令インクリ
メント値を指定しており、この値は加算ユニット434に
よってセレクタ430から得たアドレスに加えられる。加
算器432が出力ラッチ機能を実行するたびに、インクリ
メントされた次の実行アドレスがアドレス・ライン436
を経て直接に実行セレクタ430に返され、次の命令イン
クリメント・サイクルで使用される。
ユニット366を構成している。本発明の好適実施例によ
れば、実行PC制御ユニット366は独立に機能するプログ
ラム・カウンタ・インクリメンタを独自に備えている。
この機能の中心となるのは実行セレクタ（DPC SEL）430
である。実行セレクタ430からアドレス・バス352'上に
出力されるアドレスはアーキテクチャ100の現在の実行
アドレス（DPC）である。この実行アドレスは加算ユニ
ット434へ送られる。ライン380上に送出されたインクリ
メント／サイズ制御信号は１から４までの命令インクリ
メント値を指定しており、この値は加算ユニット434に
よってセレクタ430から得たアドレスに加えられる。加
算器432が出力ラッチ機能を実行するたびに、インクリ
メントされた次の実行アドレスがアドレス・ライン436
を経て直接に実行セレクタ430に返され、次の命令イン
クリメント・サイクルで使用される。
初期実行アドレスとその後のすべての新しいストリー
ム・アドレスは、アドレス・ライン440を経由して新ス
トリーム・レジスタ・ユニット438から得られる。新ス
トリーム・レジスタ・ユニット438は、プリフェッチ・
セレクタ390からPFPCアドレス・バス370を経由して送ら
れきた新しい現プリフェッチ・アドレスを直接にアドレ
ス・バス440に渡すことも、あとで使用するためにスト
アしておくこともできる。つまり、プリフェッチPC制御
ユニット364が新しい仮想アドレスからプリフェッチを
開始することを判断した場合は、新しいストリーム・ア
ドレスは新ストリーム・レジスタ・ユニット438によっ
て一時的にストアされる。PC制御ユニット362は、プリ
フェッチと実行インクリメントの両サイクルに関与する
ことによって、実行アドレスが新命令ストリームを開始
した制御フロー命令に対応するプログラム実行個所まで
に達するまで新ストリーム・アドレスを新ストリーム・
レジスタ438に置いておく。新ストリーム・アドレスは
そのあと新ストリーム・レジスタ・ユニット438から出
力されて実行セレクタ430へ送られ、新命令ストリーム
内の実行アドレスを独立して生成することを開始する。
ム・アドレスは、アドレス・ライン440を経由して新ス
トリーム・レジスタ・ユニット438から得られる。新ス
トリーム・レジスタ・ユニット438は、プリフェッチ・
セレクタ390からPFPCアドレス・バス370を経由して送ら
れきた新しい現プリフェッチ・アドレスを直接にアドレ
ス・バス440に渡すことも、あとで使用するためにスト
アしておくこともできる。つまり、プリフェッチPC制御
ユニット364が新しい仮想アドレスからプリフェッチを
開始することを判断した場合は、新しいストリーム・ア
ドレスは新ストリーム・レジスタ・ユニット438によっ
て一時的にストアされる。PC制御ユニット362は、プリ
フェッチと実行インクリメントの両サイクルに関与する
ことによって、実行アドレスが新命令ストリームを開始
した制御フロー命令に対応するプログラム実行個所まで
に達するまで新ストリーム・アドレスを新ストリーム・
レジスタ438に置いておく。新ストリーム・アドレスは
そのあと新ストリーム・レジスタ・ユニット438から出
力されて実行セレクタ430へ送られ、新命令ストリーム
内の実行アドレスを独立して生成することを開始する。
本発明の好適実施例によれば、新ストリーム・レジス
タ・ユニット438は２つの制御フロー命令ターゲット・
アドレスをバッファリングする機能を備えている。新ス
トリーム・アドレスを即時に取り出すことにより、殆ど
待ち時間がなく実行PC制御ユニット366を現実行アドレ
ス列の生成から新実行アドレス・ストリーム列の生成に
切り替えることができる。
タ・ユニット438は２つの制御フロー命令ターゲット・
アドレスをバッファリングする機能を備えている。新ス
トリーム・アドレスを即時に取り出すことにより、殆ど
待ち時間がなく実行PC制御ユニット366を現実行アドレ
ス列の生成から新実行アドレス・ストリーム列の生成に
切り替えることができる。
最後に、IF_PCセレクタ（IF_PC SEL）442は最終的に
現IF_PCアドレスをアドレス・バス352上に送出してIEU
104へ送るためのものである。IF_PCセレクタ442への入
力は実行セレクタ430または新ストリーム・レジスタ・
ユニット438から得た出力アドレスである。殆どの場
合、IF_PCセレクタ442はPC制御ユニット362の指示を受
けて、実行セレクタ430から出力された実行アドレスを
選択する。しかし、新命令ストリームの実行開始のため
に使用される新仮想アドレスへ切り替える際の待ち時間
をさらに短縮するために、新ストリーム・レジスタ・ユ
ニット438からの選択したアドレスをバイパスして、バ
ス440経由で直接にIF_PCセレクタ442へ送り、現IF_PC実
行アドレスとして得ることができる。
現IF_PCアドレスをアドレス・バス352上に送出してIEU
104へ送るためのものである。IF_PCセレクタ442への入
力は実行セレクタ430または新ストリーム・レジスタ・
ユニット438から得た出力アドレスである。殆どの場
合、IF_PCセレクタ442はPC制御ユニット362の指示を受
けて、実行セレクタ430から出力された実行アドレスを
選択する。しかし、新命令ストリームの実行開始のため
に使用される新仮想アドレスへ切り替える際の待ち時間
をさらに短縮するために、新ストリーム・レジスタ・ユ
ニット438からの選択したアドレスをバイパスして、バ
ス440経由で直接にIF_PCセレクタ442へ送り、現IF_PC実
行アドレスとして得ることができる。
実行PC制御ユニット366は、すべての相対ブランチ・
ターゲット・アドレスを計算する機能を備えている。現
実行点アドレスと新ストリーム・レジスタ・ユニット43
8から得たアドレスは、アドレス・バス352'、440を経由
して制御フロー・セレクタ（CF_PC）446に渡される。そ
の結果、PC制御ユニット362は大幅な柔軟性をもって、
ターゲット・アドレス計算の基となる正確な初期アドレ
スを選択することができる。この初期アドレス、つま
り、ベース・アドレスはアドレス・バス454を経由して
ターゲット・アドレスALU 450へ送られる。ターゲットA
LU 450への入力となるもう１つの値は、制御フロー変位
計算ユニット452からバス458経由で送られてくる。相対
ブランチ命令は、アーキテクチャ100の好適実施例によ
れば、新相対ターゲット・アドレスを指定した即値モー
ド定数の形態をした変位値を含んでいる。制御フロー変
位計算ユニット452はＩデコード・ユニットのオペラン
ド出力バス318から初めて得たオペランド変位値を受け
取る。最後に、オフセット・レジスタ値はライン456を
経由してターゲット・アドレスALU 450へ送られる。オ
フセット・レジスタ448はPC制御ユニット362から制御ラ
イン378'を経由してオフセット値を受け取る。オフセッ
ト値の大きさはアドレス・ライン454上を送られるベー
ス・アドレスから相対ターゲット・アドレスを計算する
ときの現ブランチ命令のアドレスまでのアドレス・オフ
セットに基づいてPC制御ユニット362によって判断され
る。つまり、PC制御ユニット362は、IFIFO制御ロジック
・ユニット272を制御することによって、現実行点アド
レスの命令（CP_PCによって要求された）とＩデコード
・ユニット262によって現在処理中の、従ってPCロジッ
ク・ユニット270によって処理中の命令を分離している
命令の個数を追跡して、その命令のターゲット・アドレ
スを判断する。
ターゲット・アドレスを計算する機能を備えている。現
実行点アドレスと新ストリーム・レジスタ・ユニット43
8から得たアドレスは、アドレス・バス352'、440を経由
して制御フロー・セレクタ（CF_PC）446に渡される。そ
の結果、PC制御ユニット362は大幅な柔軟性をもって、
ターゲット・アドレス計算の基となる正確な初期アドレ
スを選択することができる。この初期アドレス、つま
り、ベース・アドレスはアドレス・バス454を経由して
ターゲット・アドレスALU 450へ送られる。ターゲットA
LU 450への入力となるもう１つの値は、制御フロー変位
計算ユニット452からバス458経由で送られてくる。相対
ブランチ命令は、アーキテクチャ100の好適実施例によ
れば、新相対ターゲット・アドレスを指定した即値モー
ド定数の形態をした変位値を含んでいる。制御フロー変
位計算ユニット452はＩデコード・ユニットのオペラン
ド出力バス318から初めて得たオペランド変位値を受け
取る。最後に、オフセット・レジスタ値はライン456を
経由してターゲット・アドレスALU 450へ送られる。オ
フセット・レジスタ448はPC制御ユニット362から制御ラ
イン378'を経由してオフセット値を受け取る。オフセッ
ト値の大きさはアドレス・ライン454上を送られるベー
ス・アドレスから相対ターゲット・アドレスを計算する
ときの現ブランチ命令のアドレスまでのアドレス・オフ
セットに基づいてPC制御ユニット362によって判断され
る。つまり、PC制御ユニット362は、IFIFO制御ロジック
・ユニット272を制御することによって、現実行点アド
レスの命令（CP_PCによって要求された）とＩデコード
・ユニット262によって現在処理中の、従ってPCロジッ
ク・ユニット270によって処理中の命令を分離している
命令の個数を追跡して、その命令のターゲット・アドレ
スを判断する。
相対ターゲット・アドレスがターゲット・アドレスAL
U 450によって計算されると、そのターゲット・アドレ
スはアドレス・バス382を通して対応するターゲット・
レジスタ414に置き込まれる。
U 450によって計算されると、そのターゲット・アドレ
スはアドレス・バス382を通して対応するターゲット・
レジスタ414に置き込まれる。
２） PC制御アルゴリズムの詳細
1.メイン命令ストリームの処理:MBUF PFnPC
1.1 次のメイン・フロー・プリフェッチ命令のアド
レスはMBUF PFnPCにストアされる。
レスはMBUF PFnPCにストアされる。
1.2 制御フロー命令がないときは、32ビット・イン
クリメンタはMBUF PFnPCに入っているアドレス値を、各
プリフェッチ・サイクルごとに16バイト（x16）だけ調
整する。
クリメンタはMBUF PFnPCに入っているアドレス値を、各
プリフェッチ・サイクルごとに16バイト（x16）だけ調
整する。
1.3 無条件制御フロー命令がＩデコードされると、
命令セットに続いてフェッチされたすべてのプリフェッ
チ・データはフラッシュされ、MBUF PFnPCには、ターゲ
ット・レジスタ・ユニット、PF_PCセレクタおよびイン
クリメンタを通して、新しいメイン命令ストリーム・ア
ドレスがロードされる。新しいアドレスは新ストリーム
・レジスタにもストアされる。
命令セットに続いてフェッチされたすべてのプリフェッ
チ・データはフラッシュされ、MBUF PFnPCには、ターゲ
ット・レジスタ・ユニット、PF_PCセレクタおよびイン
クリメンタを通して、新しいメイン命令ストリーム・ア
ドレスがロードされる。新しいアドレスは新ストリーム
・レジスタにもストアされる。
1.3.1 相対無条件制御フローのターゲット・アド
レスはIFUが保持しているレジスタ・データからと制御
フロー命令の後に置かれたオペランド・データからIFU
によって計算される。
レスはIFUが保持しているレジスタ・データからと制御
フロー命令の後に置かれたオペランド・データからIFU
によって計算される。
1.3.2 絶対無条件制御フローのターゲット・アド
レスはレジスタ基準値、ベース・レジスタ値、およびイ
ンデックス・レジスタ値からIEUによって最終的に計算
される。
レスはレジスタ基準値、ベース・レジスタ値、およびイ
ンデックス・レジスタ値からIEUによって最終的に計算
される。
1.3.2.1 命令プリフェッチ・サイクルは絶対ア
ドレス制御フロー命令に対してターゲット・アドレスが
IEUから返されるまで停止する。命令実行サイクルは続
行される。
ドレス制御フロー命令に対してターゲット・アドレスが
IEUから返されるまで停止する。命令実行サイクルは続
行される。
1.4 無条件制御フロー命令から得た次のメイン・フ
ロー・プリフェッチ命令のアドレスはバイパスされて、
ターゲット・アドレス・レジスタ・ユニット、PF_PCセ
レクタおよびインクリメンタを経由して送られ、最終的
にMBUF PFnPCにストアされ、プリフェッチは1.2から続
けられる。
ロー・プリフェッチ命令のアドレスはバイパスされて、
ターゲット・アドレス・レジスタ・ユニット、PF_PCセ
レクタおよびインクリメンタを経由して送られ、最終的
にMBUF PFnPCにストアされ、プリフェッチは1.2から続
けられる。
2.プロシージャ命令ストリームの処理:EBUF PFnPC
2.1 プロシージャ命令はメインまたはブランチ・タ
ーゲット命令ストリームの中でプリフェッチされる。タ
ーゲット・ストリームの中でフェッチされた場合は、条
件付き制御フロー命令が解決され、プロシージャ命令が
MBUFへ転送されるまでプロシージャ・ストリームのプリ
フェッチを停止する。これにより、プロシージャ命令ス
トリームに現れた条件付き制御フローを処理する際にTB
UFを使用できる。
ーゲット命令ストリームの中でプリフェッチされる。タ
ーゲット・ストリームの中でフェッチされた場合は、条
件付き制御フロー命令が解決され、プロシージャ命令が
MBUFへ転送されるまでプロシージャ・ストリームのプリ
フェッチを停止する。これにより、プロシージャ命令ス
トリームに現れた条件付き制御フローを処理する際にTB
UFを使用できる。
2.1.1 プロシージャ命令はプロシージャ命令スト
リームの中に置いてはならない。つまり、プロシージャ
命令はネストしてはならない。プロシージャ命令からリ
ターンすると、実行は主命令ストリームに戻る。ネスト
を可能にするためには、ネストしたプロシージャ命令か
ら別の専用リターンが必要である。アーキテクチャはこ
の種の命令を容易にサポートできるが、プロシージャ命
令をネストする機能があっても、アーキテクチャの性能
が向上する見込みはない。
リームの中に置いてはならない。つまり、プロシージャ
命令はネストしてはならない。プロシージャ命令からリ
ターンすると、実行は主命令ストリームに戻る。ネスト
を可能にするためには、ネストしたプロシージャ命令か
ら別の専用リターンが必要である。アーキテクチャはこ
の種の命令を容易にサポートできるが、プロシージャ命
令をネストする機能があっても、アーキテクチャの性能
が向上する見込みはない。
2.1.2 メイン命令ストリームにおいては、第１お
よび第２条件付き制御フロー命令を含む命令セットを含
んでいるプロシージャ命令ストリームは、第１命令セッ
トの中の条件付き制御フロー命令が解決し、第２条件付
き制御フロー命令セットがMBUFへ転送されるまで第２条
件付き制御フロー命令セットに対してプリフェッチを停
止する。
よび第２条件付き制御フロー命令を含む命令セットを含
んでいるプロシージャ命令ストリームは、第１命令セッ
トの中の条件付き制御フロー命令が解決し、第２条件付
き制御フロー命令セットがMBUFへ転送されるまで第２条
件付き制御フロー命令セットに対してプリフェッチを停
止する。
2.2 プロシージャ命令は、命令の即値モード・オペ
ランド・フィールドとして含まれている相対オフセット
によって、プロシージャ・ルーチンの開始アドレスを示
している。
ランド・フィールドとして含まれている相対オフセット
によって、プロシージャ・ルーチンの開始アドレスを示
している。
2.2.1 プロシージャ命令から得られたオフセット
値はIFUに維持されているプロシージャ・ベース・アド
レス（PBR）レジスタに入っている値と結合される。こ
のPBRレジスタは、特殊レジスタの移動命令が実行され
ると、特殊アドレスおよびデータ・バスを通して読み書
き可能である。
値はIFUに維持されているプロシージャ・ベース・アド
レス（PBR）レジスタに入っている値と結合される。こ
のPBRレジスタは、特殊レジスタの移動命令が実行され
ると、特殊アドレスおよびデータ・バスを通して読み書
き可能である。
2.3 プロシージャ命令が現れると、次のメイン命令
ストリームIF_PCアドレスはDPCリターン・アドレス・レ
ジスタにストアされ、プロセッサ・ステータス・レジス
タ（PSR）内のプロシージャ進行中ビット（procedure−
in−progress bit）がセットされる。
ストリームIF_PCアドレスはDPCリターン・アドレス・レ
ジスタにストアされ、プロセッサ・ステータス・レジス
タ（PSR）内のプロシージャ進行中ビット（procedure−
in−progress bit）がセットされる。
2.4 プロシージャ・ストリームの開始アドレスはPBR
レジスタ（プロシージャ命令オペランド・オフセット値
を加えて）からPF_PCセレクタへ送られる。
レジスタ（プロシージャ命令オペランド・オフセット値
を加えて）からPF_PCセレクタへ送られる。
2.5 プロシージャ・ストリームの開始アドレスは新
ストリーム・レジスタ・ユニットとインクリメンタへ同
時に送られ、（x16）だけインクリメントする。インク
リメントされたアドレスはそのあとEBUF PFnPCにストア
される。
ストリーム・レジスタ・ユニットとインクリメンタへ同
時に送られ、（x16）だけインクリメントする。インク
リメントされたアドレスはそのあとEBUF PFnPCにストア
される。
2.6 制御フロー命令がないと、32ビット・インクリ
メンタは各プロシージャ命令プリフェッチ・サイクルご
とにEBUF PFnPCに入っているアドレス値を（x16）だけ
調整する。
メンタは各プロシージャ命令プリフェッチ・サイクルご
とにEBUF PFnPCに入っているアドレス値を（x16）だけ
調整する。
2.7 無条件制御フロー命令がＩデコードされると、
ブランチ命令のあとにフェッチされたすべてのプリフェ
ッチ・データはフラッシュされ、EBUF PFnPCには新しい
プロシージャ命令ストリーム・アドレスがロードされ
る。
ブランチ命令のあとにフェッチされたすべてのプリフェ
ッチ・データはフラッシュされ、EBUF PFnPCには新しい
プロシージャ命令ストリーム・アドレスがロードされ
る。
2.7.1 相対無条件制御フロー命令のターゲット・
アドレスはIFUに保持されているレジスタ・データから
と制御フロー命令の即値モード・オペランド・フィール
ド内に入っているオペランド・データからIFUによって
計算される。
アドレスはIFUに保持されているレジスタ・データから
と制御フロー命令の即値モード・オペランド・フィール
ド内に入っているオペランド・データからIFUによって
計算される。
2.7.2 絶対無条件ブランチのターゲット・アドレ
スはレジスタ基準値、ベース・レジスタ値およびインデ
ックス・レジスタ値からIEUによって計算される。
スはレジスタ基準値、ベース・レジスタ値およびインデ
ックス・レジスタ値からIEUによって計算される。
2.7.2.1 命令プリフェッチ・サイクルは絶対ア
ドレス・ブランチに対してターゲット・アドレスがIEU
から返されるまで停止する。実行サイクルは続行され
る。
ドレス・ブランチに対してターゲット・アドレスがIEU
から返されるまで停止する。実行サイクルは続行され
る。
2.8 次のプロシージャ・プリフェッチ命令セットの
アドレスはEBUF PFnPCにストアされ、プリフェッチは1.
2から続けられる。
アドレスはEBUF PFnPCにストアされ、プリフェッチは1.
2から続けられる。
2.9 プロシージャ命令からのリターンがＩデコード
されると、プリフェッチがuPCレジスタにストアされて
いるアドレスから続けられ、そのあと（x16）だけイン
クリメントされ、あとでプリフェッチするためにMBUF P
FnPCレジスタに返される。
されると、プリフェッチがuPCレジスタにストアされて
いるアドレスから続けられ、そのあと（x16）だけイン
クリメントされ、あとでプリフェッチするためにMBUF P
FnPCレジスタに返される。
３ ブランチ命令ストリームの処理:TBUF PFnPC
3.1 MBUF命令ストリームの中の最初の命令セットに
現れた条件付き制御フロー命令がＩデコードされると、
ターゲット・アドレスはそのターゲット・アドレスが現
アドレスに対する相対アドレスならばIFUによって、絶
対アドレスならばIEUによって判断される。
現れた条件付き制御フロー命令がＩデコードされると、
ターゲット・アドレスはそのターゲット・アドレスが現
アドレスに対する相対アドレスならばIFUによって、絶
対アドレスならばIEUによって判断される。
3.2 「ブランチを行うバイアス」の場合：
3.2.1 ブランチが絶対アドレスに行われる場合
は、ターゲット・アドレスがIEUから返されるまで命令
プリフェッチ・サイクルを停止する。実行サイクルは続
行される。
は、ターゲット・アドレスがIEUから返されるまで命令
プリフェッチ・サイクルを停止する。実行サイクルは続
行される。
3.2.2 PF_PCセレクタとインクリメンタを経由して
転送することによってブランチ・ターゲット・アドレス
をTBUF PFnPCにロードする。
転送することによってブランチ・ターゲット・アドレス
をTBUF PFnPCにロードする。
3.2.3 ターゲット命令ストリームがプリフェッチ
されてTBUFに入れられたあとあとで実行するためにIFIF
Oに送られる。IFIFOとTBUFが一杯になると、プリフェッ
チを停止する。
されてTBUFに入れられたあとあとで実行するためにIFIF
Oに送られる。IFIFOとTBUFが一杯になると、プリフェッ
チを停止する。
3.2.4 32ビット・インクリメンタは各プリフェッ
チ・サイクルごとにTBUF PFnPCに入っているアドレス値
を（x16）だけ調整する。
チ・サイクルごとにTBUF PFnPCに入っているアドレス値
を（x16）だけ調整する。
3.2.5 ターゲット命令ストリーム内の２番目の命
令セットに現れた条件付き制御フロー命令がＩデコード
されるとプリフェッチ・オペレーションを、第１の
（主）セット内のすべての条件付きブランチ命令が解決
されるまで停止する（しかし、先に進んで、相対ターゲ
ット・アドレスを計算しターゲット・レジスタにストア
する）。
令セットに現れた条件付き制御フロー命令がＩデコード
されるとプリフェッチ・オペレーションを、第１の
（主）セット内のすべての条件付きブランチ命令が解決
されるまで停止する（しかし、先に進んで、相対ターゲ
ット・アドレスを計算しターゲット・レジスタにストア
する）。
3.2.6 最初の命令セット内の条件付きブランチを
「行う」と解釈された場合： 3.2.6.1 ブランチのソースがプロシージャ進行
中ビットから判断されたEBUF命令セットであったときは
MBUFまたはEBUFに入っている最初の条件付きフロー命令
セットのあとに置かれた命令セットをフラッシュする。
「行う」と解釈された場合： 3.2.6.1 ブランチのソースがプロシージャ進行
中ビットから判断されたEBUF命令セットであったときは
MBUFまたはEBUFに入っている最初の条件付きフロー命令
セットのあとに置かれた命令セットをフラッシュする。
3.2.6.2 プロシージャ進行中ビットの状態に基
づいて、TBUF PFnPC値をMBUF PFnPCまたはEBUFへ転送す
る。
づいて、TBUF PFnPC値をMBUF PFnPCまたはEBUFへ転送す
る。
3.2.6.3 プロシージャ進行中ビットの状態に基
づいて、プリフェッチしたTBUF命令をMBUFまたはEBUFへ
転送する。
づいて、プリフェッチしたTBUF命令をMBUFまたはEBUFへ
転送する。
3.2.6.4 ２番目の条件付きブランチ命令セット
がＩデコードされていなければ、プロシージャ進行中ビ
ットの状態に基づいて、MBUFまたはEBUFプリフェッチ・
オペレーションを続行する。
がＩデコードされていなければ、プロシージャ進行中ビ
ットの状態に基づいて、MBUFまたはEBUFプリフェッチ・
オペレーションを続行する。
3.2.6.5 ２番目の条件付きブランチ命令がＩデ
コードされていれば、その命令の処理を開始する（ステ
ップ3.3.1へ進む）。
コードされていれば、その命令の処理を開始する（ステ
ップ3.3.1へ進む）。
3.2.7 最初の条件付き命令セットの中の命令に対
する条件付き制御を「行わない」と解釈された場合： 3.2.7.1 ターゲット命令ストリームからの命令
セットと命令のIFIFOとIEUをフラッシュする。
する条件付き制御を「行わない」と解釈された場合： 3.2.7.1 ターゲット命令ストリームからの命令
セットと命令のIFIFOとIEUをフラッシュする。
3.2.7.2 MBUFまたはEBUFプリフェッチ・オペレ
ーションを続行する。
ーションを続行する。
3.3 「ブランチが行われないバイアス」の場合：
3.3.1 命令をプリフェッチしてMBUFに入れること
を停止する。実行サイクルを続ける。
を停止する。実行サイクルを続ける。
3.3.1.1 最初の条件付き命令セットの中の条件
付き制御フロー命令が相対ならば、ターゲット・アドレ
スを計算し、ターゲット・レジスタにストアする。
付き制御フロー命令が相対ならば、ターゲット・アドレ
スを計算し、ターゲット・レジスタにストアする。
3.3.1.2 最初の条件付き命令セットの中の条件
付き制御フロー命令が絶対ならば、IEUがターゲット・
アドレスを計算して、そのアドレスをターゲット・レジ
スタに返すまで待つ。
付き制御フロー命令が絶対ならば、IEUがターゲット・
アドレスを計算して、そのアドレスをターゲット・レジ
スタに返すまで待つ。
3.3.1.3 ２番目の命令セットの中の条件付き制
御フロー命令のＩデコードが行われると、最初の条件付
き命令セットの中の条件付き制御フロー命令が解決され
るまでプリフェッチ・オペレーションを停止する。
御フロー命令のＩデコードが行われると、最初の条件付
き命令セットの中の条件付き制御フロー命令が解決され
るまでプリフェッチ・オペレーションを停止する。
3.3.2 最初の条件付きブランチのターゲット・ア
ドレスが計算されると、TBUF PFnPCにロードし、メイン
命令ストリームの実行と並行して命令をプリフェッチし
てTBUFに入れることを開始する。ターゲット命令セット
はロードされない（従って、ブランチ・ターゲット命令
は最初の命令セットの中の各条件付き制御フロー命令が
解決されたとき用意されている）。
ドレスが計算されると、TBUF PFnPCにロードし、メイン
命令ストリームの実行と並行して命令をプリフェッチし
てTBUFに入れることを開始する。ターゲット命令セット
はロードされない（従って、ブランチ・ターゲット命令
は最初の命令セットの中の各条件付き制御フロー命令が
解決されたとき用意されている）。
3.3.3 最初のセットの中の条件付き制御フロー命
令が「行われる」と解釈された場合： 3.3.3.1 ブランチのソースがEBUF命令ストリー
ムであるとプロシージャ進行中ビットの状態から判断さ
れると、MBUFまたはEBUFをフラッシュし、最初の条件付
きブランチ命令セットのあとに置かれたメイン・ストリ
ームからの命令のIFIFOとIEUをフラッシュする。
令が「行われる」と解釈された場合： 3.3.3.1 ブランチのソースがEBUF命令ストリー
ムであるとプロシージャ進行中ビットの状態から判断さ
れると、MBUFまたはEBUFをフラッシュし、最初の条件付
きブランチ命令セットのあとに置かれたメイン・ストリ
ームからの命令のIFIFOとIEUをフラッシュする。
3.3.3.2 プロシージャ進行中ビットの状態から
判断した通りに、TBUF PFnPC値をMBUF PFnPCまたはEBUF
へ転送する。
判断した通りに、TBUF PFnPC値をMBUF PFnPCまたはEBUF
へ転送する。
3.3.3.3 プロシージャ進行中ビットの状態から
判断した通りに、プリフェッチしたTBUF命令をMBUFまた
はEBUFへ転送する。
判断した通りに、プリフェッチしたTBUF命令をMBUFまた
はEBUFへ転送する。
3.3.3.4 プロシージャ進行中ビットの状態から
判断した通りに、MBUFまたはEBUFプリフェッチ・オペレ
ーションを続行する。
判断した通りに、MBUFまたはEBUFプリフェッチ・オペレ
ーションを続行する。
3.3.4 最初のセット内の条件付き制御フロー命令
が「行われない」と解析された場合： 3.3.4.1 ターゲット命令ストリームからの命令
セットのTBUFをフラッシュする。
が「行われない」と解析された場合： 3.3.4.1 ターゲット命令ストリームからの命令
セットのTBUFをフラッシュする。
3.3.4.2 ２番目の条件付きブランチ命令がＩデ
コードされなかった場合は、プロシージャ進行中ビット
の状態から判断した通りに、MBUFまたはEBUFプリフェッ
チ・オペレーションを続ける。
コードされなかった場合は、プロシージャ進行中ビット
の状態から判断した通りに、MBUFまたはEBUFプリフェッ
チ・オペレーションを続ける。
3.3.4.3 ２番目の条件付きブランチ命令がＩデ
コードされた場合は、その命令の処理を開始する（ステ
ップ3.4.1へ進む）。
コードされた場合は、その命令の処理を開始する（ステ
ップ3.4.1へ進む）。
4.割込み、例外およびトラップ命令
4.1 トラップは広義には次のものからなる。
4.1.1 ハードウェア割込み
4.1.1.1 非同期（外部）発生事象、内部または
外部。
外部。
4.1.1.2 いつでも発生し、持続する。
4.1.1.3 アトミック（通常）命令間で優先順に
サービスを受け、プロシージャ命令を一時中止する。
サービスを受け、プロシージャ命令を一時中止する。
4.1.1.4 割込みハンドラの開始アドレスはトラ
ップ・ハンドラ入口点の事前定義テーブルまでのベクト
ル番号オフセットとして判断される。
ップ・ハンドラ入口点の事前定義テーブルまでのベクト
ル番号オフセットとして判断される。
4.1.2 ソフトウェア・トラップ命令
4.1.2.1 非同期（外部）発生命令。
4.1.2.2 例外として実行されるソフトウェア命
令。
令。
4.1.2.3 トラップ・ハンドラの開始アドレス
は、TBRまたはFTBレジスタにストアされたベース・アド
レス値と結合されたトラップ番号オフセットから判断さ
れる。
は、TBRまたはFTBレジスタにストアされたベース・アド
レス値と結合されたトラップ番号オフセットから判断さ
れる。
4.1.3 例外
4.1.3.1 命令と同期して発生する事象。
4.1.3.2 命令の実行時に処理される。
4.1.3.3 例外の結果により、期待された命令と
すべての後続実行命令はキャンセルされる。
すべての後続実行命令はキャンセルされる。
4.1.3.4 例外ハンドラの開始アドレスは、トラ
ップ・ハンドラ入口点の事前定義テーブルまでのトラッ
プ番号オフセットから判断される。
ップ・ハンドラ入口点の事前定義テーブルまでのトラッ
プ番号オフセットから判断される。
4.2 トラップ命令ストリーム・オペレーションはそ
のとき実行中の命令ストリームとインラインで実行され
る。
のとき実行中の命令ストリームとインラインで実行され
る。
4.3 トラップ処理ルーチンが次の割込み可能トラッ
プの前にxPCアドレスをセーブすることを条件に、トラ
ップはネストが可能である。そうしないと、現トラップ
・オペレーションの完了前にトラップが現れると、マシ
ンの状態が壊れることになる。
プの前にxPCアドレスをセーブすることを条件に、トラ
ップはネストが可能である。そうしないと、現トラップ
・オペレーションの完了前にトラップが現れると、マシ
ンの状態が壊れることになる。
5.トラップ命令ストリームの処理:xPC
5.1 トラップが現れたとき：
5.1.1 非同期割込みが起こると、そのとき実行中
の命令の実行は一時中止される。
の命令の実行は一時中止される。
5.1.2 同期例外が起こると、例外を起こした命令
が実行されるとトラップが処理される。
が実行されるとトラップが処理される。
5.2 トラップが処理されたとき：
5.2.1 割込みは禁止される。
5.2.2 現在のIF_PCアドレスはxPCトラップ状態リ
ターン・アドレス・レジスタにストアされる。
ターン・アドレス・レジスタにストアされる。
5.2.3 IF_PCアドレスとそのあとのアドレスにある
IFIFOとMBUFプリフェッチ・バッファはフラッシュされ
る。
IFIFOとMBUFプリフェッチ・バッファはフラッシュされ
る。
5.2.4 アドレスIF_PCとそのあとのアドレスの実行
された命令とその命令の結果はIEUからフラッシュされ
る。
された命令とその命令の結果はIEUからフラッシュされ
る。
5.2.5 MBUF PFnPCに、トラップ・ハンドラ・ルー
チンのアドレスがロードされる。
チンのアドレスがロードされる。
5.2.5.1 トラップのソースは、特殊レジスタ群
に入っているトラップ番号によって判断されたトラップ
・タイプに応じて、TBRまたはFTBレジスタをアドレス指
定している。
に入っているトラップ番号によって判断されたトラップ
・タイプに応じて、TBRまたはFTBレジスタをアドレス指
定している。
5.2.6 命令がプリフェッチされ、通常通りに実行
するためにIFIFOに入れられる。
するためにIFIFOに入れられる。
5.2.7 トラップ・ルーチンの命令がそのあと実行
される。
される。
5.2.7.1 トラップ処理ルーチンはxPCアドレスを
所定のロケーションにセーブする機能を備え、割込みを
再び可能にする。xPCレジスタは特殊レジスタ移動命令
で、および特殊レジスタ・アドレスとデータ・バスを通
して読み書きされる。
所定のロケーションにセーブする機能を備え、割込みを
再び可能にする。xPCレジスタは特殊レジスタ移動命令
で、および特殊レジスタ・アドレスとデータ・バスを通
して読み書きされる。
5.2.8 トラップ命令からのリターンを実行するこ
とによってトラップ状態から抜け出る必要がある。
とによってトラップ状態から抜け出る必要がある。
5.2.8.1 以前にセーブしていたときは、xPCアド
レスをその事前定義ロケーションから復元してから、ト
ラップ命令からのリターンを実行する必要がある。
レスをその事前定義ロケーションから復元してから、ト
ラップ命令からのリターンを実行する必要がある。
5.3 トラップ命令からのリターンが実行されたと
き： 5.3.1 割込みが可能にされる。
き： 5.3.1 割込みが可能にされる。
5.3.2 プロシージャ進行中ビットの状態から判断
したとおりに、xPCアドレスが現在の命令ストリーム・
レジスタMBUFまたはEBUF PFnPCに戻され、プリフェッチ
がそのアドレスから続行される。
したとおりに、xPCアドレスが現在の命令ストリーム・
レジスタMBUFまたはEBUF PFnPCに戻され、プリフェッチ
がそのアドレスから続行される。
5.3.3 xPCアドレスが新ストリーム・レジスタを通
してIF_PCレジスタに復元される。
してIF_PCレジスタに復元される。
Ｅ） 割込みおよび例外の処理
１） 概要
割込みと例外は、それらが可能にされている限り、プ
ロセッサがメイン命令ストリームから実行されている
か、プロシージャ命令ストリームから実行されているか
に関係なく処理される。割込みと例外は優先順にサービ
スが受けられ、クリアされるまで持続している。トラッ
プ・ハンドラの開始アドレスは、下述するように、トラ
ップ・ハンドラの事前定義テーブルまでのベクトル番号
オフセットとして判断される。
ロセッサがメイン命令ストリームから実行されている
か、プロシージャ命令ストリームから実行されているか
に関係なく処理される。割込みと例外は優先順にサービ
スが受けられ、クリアされるまで持続している。トラッ
プ・ハンドラの開始アドレスは、下述するように、トラ
ップ・ハンドラの事前定義テーブルまでのベクトル番号
オフセットとして判断される。
割込みと例外は、本実施例では、基本的に２つのタイ
プがある。すなわち、命令ストリームの中の特定の命令
と同期して引き起こされるものと、命令ストリームの中
の特定の命令と非同期に引き起こされるものである。割
込み、例外、トラップおよびフォールト（fault）の用
語は、本明細書では相互に使い分けて用いられている。
非同期割込みは、命令ストリームと同期して動作してい
ない、オン・チップまたはオフ・チップのハードウェア
によって引き起こされる。例えば、オン・チップ・タイ
マ／カウンタによって引き起こされる割込みは、オフ・
チップから引き起こされるハードウェア割込みやマスク
不能割込み（non−maskable interrupt）（NMI）と同じ
ように、非同期である。非同期割込みが引き起こされる
と、プロセッサ・コンテキストが凍結され（frozen）、
すべてのトラップが割込み禁止され、ある種のプロセッ
サ状況情報がストアされ、プロセッサは受け取った特定
の割込みに対応する割込みハンドラにベクトルを向け
る。割込みハンドラがその処理を完了すると、プログラ
ム実行は割込み発生時に実行中であったストリームの中
の最後に完了した命令のあとに置かれた命令から続けら
れる。
プがある。すなわち、命令ストリームの中の特定の命令
と同期して引き起こされるものと、命令ストリームの中
の特定の命令と非同期に引き起こされるものである。割
込み、例外、トラップおよびフォールト（fault）の用
語は、本明細書では相互に使い分けて用いられている。
非同期割込みは、命令ストリームと同期して動作してい
ない、オン・チップまたはオフ・チップのハードウェア
によって引き起こされる。例えば、オン・チップ・タイ
マ／カウンタによって引き起こされる割込みは、オフ・
チップから引き起こされるハードウェア割込みやマスク
不能割込み（non−maskable interrupt）（NMI）と同じ
ように、非同期である。非同期割込みが引き起こされる
と、プロセッサ・コンテキストが凍結され（frozen）、
すべてのトラップが割込み禁止され、ある種のプロセッ
サ状況情報がストアされ、プロセッサは受け取った特定
の割込みに対応する割込みハンドラにベクトルを向け
る。割込みハンドラがその処理を完了すると、プログラ
ム実行は割込み発生時に実行中であったストリームの中
の最後に完了した命令のあとに置かれた命令から続けら
れる。
同期例外とは、命令ストリームの中の命令と同期して
引き起こされる例外である。これらの例外は特定の命令
に関連して引き起こされ、問題の命令が実行されるまで
保留される。好適実施例では、同期以外はプリフェッチ
時、命令デコード時、または命令実行時に引き起こされ
る。プリフェッチ例外には、例えば、TLB不一致、その
他のVMU例外がある。デコード例外は、例えば、デコー
ド中の命令が違法命令であるか、プロセッサの現特権レ
ベル（privilege level）に一致していないと、引き起
こされる。実行例外は、例えば、ゼロによる除算といっ
た算術演算エラーが原因で引き起こされる。これらの例
外が起こると、好適実施例では、例外を引き起こした特
定命令と例外とを対応づけ、その命令が退避（retire）
されるときまでその状態が維持される。その時点で、以
前に完了した命令がすべて退避され、例外を引き起こし
た命令からの試行的結果があれば、試行的に実行された
後続の命令の試行的結果と同じように、フラッシュされ
る。そのあと、その命令で引き起こされた最高優先度例
外に対応する例外ハンドラに制御が渡される。
引き起こされる例外である。これらの例外は特定の命令
に関連して引き起こされ、問題の命令が実行されるまで
保留される。好適実施例では、同期以外はプリフェッチ
時、命令デコード時、または命令実行時に引き起こされ
る。プリフェッチ例外には、例えば、TLB不一致、その
他のVMU例外がある。デコード例外は、例えば、デコー
ド中の命令が違法命令であるか、プロセッサの現特権レ
ベル（privilege level）に一致していないと、引き起
こされる。実行例外は、例えば、ゼロによる除算といっ
た算術演算エラーが原因で引き起こされる。これらの例
外が起こると、好適実施例では、例外を引き起こした特
定命令と例外とを対応づけ、その命令が退避（retire）
されるときまでその状態が維持される。その時点で、以
前に完了した命令がすべて退避され、例外を引き起こし
た命令からの試行的結果があれば、試行的に実行された
後続の命令の試行的結果と同じように、フラッシュされ
る。そのあと、その命令で引き起こされた最高優先度例
外に対応する例外ハンドラに制御が渡される。
ソフトウェア・トラップ命令はCF_DET 274（第２図）
によってＩデコード・ステージで検出され、無条件コー
ル命令その他の同期トラップと同じように処理される。
つまり、ターゲット・アドレスが計算され、プリフェッ
チはそのときのプリフェッチ待ち行列（EBUFまたはMBU
F）まで続けられる。これと同時に、その例外は命令と
対応づけられて記録され、命令が退避されるとき処理さ
れる。他のタイプの同期例外はすべて、例外を引き起こ
した特定命令と対応づけられて記録され、累積されるだ
けで、実行時に処理される。
によってＩデコード・ステージで検出され、無条件コー
ル命令その他の同期トラップと同じように処理される。
つまり、ターゲット・アドレスが計算され、プリフェッ
チはそのときのプリフェッチ待ち行列（EBUFまたはMBU
F）まで続けられる。これと同時に、その例外は命令と
対応づけられて記録され、命令が退避されるとき処理さ
れる。他のタイプの同期例外はすべて、例外を引き起こ
した特定命令と対応づけられて記録され、累積されるだ
けで、実行時に処理される。
２） 非同期割込み：
非同期割込みは、割込みライン292を通してPCロジッ
ク・ユニット270に通知される。第３図に示すように、
これらのラインはPCロジック・ユニット270内の割込み
ロジック・ユニット363に通知するためのもので、NMIラ
イン、IRQラインおよび１組の割込みレベル・ライン（L
VL）からなっている。NMIラインはマスク不能割込みを
通知し、外部ソースを起点としている。これは、ハード
ウェア・リセットを除き最高優先度割込みである。IRQ
ラインも外部ソースを起点としており、外部デバイスが
ハードウェア割込みをいつ要求したかを通知する。好適
実施例では、外部から起こされるハードウェア割込みは
最高32個までユーザが定義することができ、割込みを要
求した特定外部デバイスは割込みレベル・ライン（LV
L）上に割込み番号（０−31）を送出する。メモリ・エ
ラー・ラインはMCU 110によってアクティベート（活性
化）され、様々な種類のメモリ・エラーを通知する。そ
の他の非同期割込みライン（図示せず）も割込みロジッ
ク・ユニット363に通知するために設けられている。こ
れらには、タイマ／カウンタ割込み、メモリ入出力（I/
O）エラー割込み、マシン・チェック割込み、およびパ
フォーマンス・モニタ割込みを要求するためのラインが
ある。非同期割込みの各々は、下述する同期例外と同様
に、対応する事前定義トラップ番号が関連づけられてい
る。これらのトラップ番号は32個が32個のハードウェア
割込みレベルと関連づけられている。これらのトラップ
番号のテーブルは割込みロジック・ユニット363に維持
されている。一般に、トラップ番号が大きくなると、ト
ラップの優先度が高くなる。
ク・ユニット270に通知される。第３図に示すように、
これらのラインはPCロジック・ユニット270内の割込み
ロジック・ユニット363に通知するためのもので、NMIラ
イン、IRQラインおよび１組の割込みレベル・ライン（L
VL）からなっている。NMIラインはマスク不能割込みを
通知し、外部ソースを起点としている。これは、ハード
ウェア・リセットを除き最高優先度割込みである。IRQ
ラインも外部ソースを起点としており、外部デバイスが
ハードウェア割込みをいつ要求したかを通知する。好適
実施例では、外部から起こされるハードウェア割込みは
最高32個までユーザが定義することができ、割込みを要
求した特定外部デバイスは割込みレベル・ライン（LV
L）上に割込み番号（０−31）を送出する。メモリ・エ
ラー・ラインはMCU 110によってアクティベート（活性
化）され、様々な種類のメモリ・エラーを通知する。そ
の他の非同期割込みライン（図示せず）も割込みロジッ
ク・ユニット363に通知するために設けられている。こ
れらには、タイマ／カウンタ割込み、メモリ入出力（I/
O）エラー割込み、マシン・チェック割込み、およびパ
フォーマンス・モニタ割込みを要求するためのラインが
ある。非同期割込みの各々は、下述する同期例外と同様
に、対応する事前定義トラップ番号が関連づけられてい
る。これらのトラップ番号は32個が32個のハードウェア
割込みレベルと関連づけられている。これらのトラップ
番号のテーブルは割込みロジック・ユニット363に維持
されている。一般に、トラップ番号が大きくなると、ト
ラップの優先度が高くなる。
非同期割込みの１つが割込みロジック・ユニット363
に通知されると、割込み制御ユニット363は割込み要求
をINT REQ/ACKライン340を経由してIEU 104へ送出す
る。また、割込み制御ユニット363はプリフェッチ一時
中止信号をライン343を経由してPC制御ユニット362へ送
信し、PC制御ユニット362に命令をプリフェッチするこ
とを中止させる。IEU 104はそのとき実行中の命令をす
べてキャンセルし、すべての試行的結果を中止するか、
一部またはすべての命令を完了させる。好適実施例で
は、そのとき実行中の命令をすべてキャンセルすること
によって、非同期割込みに対する応答を高速化してい
る。いずれの場合も、実行PC制御ユニット366内のDPC
は、IEU 104が割込みの受信を確認する前に、最後に完
了し、退避された命令に対応するように更新される。プ
リフェッチされてMBUF、EBUF、TBUFおよびIFIFO 264に
置かれている他の命令もすべてキャンセルされる。
に通知されると、割込み制御ユニット363は割込み要求
をINT REQ/ACKライン340を経由してIEU 104へ送出す
る。また、割込み制御ユニット363はプリフェッチ一時
中止信号をライン343を経由してPC制御ユニット362へ送
信し、PC制御ユニット362に命令をプリフェッチするこ
とを中止させる。IEU 104はそのとき実行中の命令をす
べてキャンセルし、すべての試行的結果を中止するか、
一部またはすべての命令を完了させる。好適実施例で
は、そのとき実行中の命令をすべてキャンセルすること
によって、非同期割込みに対する応答を高速化してい
る。いずれの場合も、実行PC制御ユニット366内のDPC
は、IEU 104が割込みの受信を確認する前に、最後に完
了し、退避された命令に対応するように更新される。プ
リフェッチされてMBUF、EBUF、TBUFおよびIFIFO 264に
置かれている他の命令もすべてキャンセルされる。
IEU 104は、割込みハンドラから割込みを受け取る準
備状態にあるときだけ、割込み受信確認信号をINT REQ/
ACKライン340を経由して割込み制御ユニット363へ送り
返す。この信号を受け取ると、割込み制御ユニット363
は、以下で説明するように、該当するトラップ・ハンド
ラにディスパッチする。
備状態にあるときだけ、割込み受信確認信号をINT REQ/
ACKライン340を経由して割込み制御ユニット363へ送り
返す。この信号を受け取ると、割込み制御ユニット363
は、以下で説明するように、該当するトラップ・ハンド
ラにディスパッチする。
３） 同期例外
同期例外の場合は、割込み制御ユニット363は各命令
セットごとに４個が１組の内部例外ビット（図示せず）
をもっており、各ビットはセット内の各命令に対応づけ
られている。割込み制御ユニット363は各命令で見つか
ったとき、通知するトラップ番号も維持している。
セットごとに４個が１組の内部例外ビット（図示せず）
をもっており、各ビットはセット内の各命令に対応づけ
られている。割込み制御ユニット363は各命令で見つか
ったとき、通知するトラップ番号も維持している。
特定の命令セットがプリフェッチされている途中で、
VMUがTLB不一致または別のVMU例外を通知すると、この
情報はPCロジック・ユニット270へ、特に割込み制御ユ
ニット363へVMU制御ライン332、334を経由して送られ
る。割込み制御ユニット363は、この信号を受信する
と、以後のプリフェッチを一時中止するようにライン34
3を経由してPC制御ユニット362に通知する。これと同時
に、割込み制御ユニット363は、命令セットが送られる
先のプリフェッチ・バッファに関連するVM_MissまたはV
M_Excpビットのどちらか該当する方をセットする。その
あと、割込み制御ユニット363は、命令セットの中の命
令のどれも有効でないので、その命令セットに対応する
４個の内部例外標識ビット全部をセットし、問題を起こ
した命令セットの中の４命令の各々に対応して受信した
特定例外のトラップ番号をストアする。問題のある命令
より前の命令のシフトと実行は、問題の命令セットがIF
IFO 264内で最低レベルに達するまで通常通りに続行さ
れる。
VMUがTLB不一致または別のVMU例外を通知すると、この
情報はPCロジック・ユニット270へ、特に割込み制御ユ
ニット363へVMU制御ライン332、334を経由して送られ
る。割込み制御ユニット363は、この信号を受信する
と、以後のプリフェッチを一時中止するようにライン34
3を経由してPC制御ユニット362に通知する。これと同時
に、割込み制御ユニット363は、命令セットが送られる
先のプリフェッチ・バッファに関連するVM_MissまたはV
M_Excpビットのどちらか該当する方をセットする。その
あと、割込み制御ユニット363は、命令セットの中の命
令のどれも有効でないので、その命令セットに対応する
４個の内部例外標識ビット全部をセットし、問題を起こ
した命令セットの中の４命令の各々に対応して受信した
特定例外のトラップ番号をストアする。問題のある命令
より前の命令のシフトと実行は、問題の命令セットがIF
IFO 264内で最低レベルに達するまで通常通りに続行さ
れる。
同様に、プリフェッチ・バッファ260、Ｉデコード・
ユニット262またはIFIFO 264を通して命令をシフトして
いる途中で他の同期例外が検出されると、この情報も割
込み制御ユニット363へ送られ、ユニット363は、例外を
引き起こした命令に対応する内部例外標識ビットをセッ
トし、その例外に対応するトラップ番号をストアする。
プリフェッチ同期例外の場合と同じように、問題を起こ
した命令より前の命令のシフトと実行は、問題の命令セ
ットがIFIFO 264内で最低レベルに達するまで、通常通
りに続行される。
ユニット262またはIFIFO 264を通して命令をシフトして
いる途中で他の同期例外が検出されると、この情報も割
込み制御ユニット363へ送られ、ユニット363は、例外を
引き起こした命令に対応する内部例外標識ビットをセッ
トし、その例外に対応するトラップ番号をストアする。
プリフェッチ同期例外の場合と同じように、問題を起こ
した命令より前の命令のシフトと実行は、問題の命令セ
ットがIFIFO 264内で最低レベルに達するまで、通常通
りに続行される。
好適実施例では、プリフェッチ・バッファ260、Ｉデ
コード・ユニット262またはIFIFO 264を通して命令をシ
フトしている途中で検出される例外は、ソフトウェア・
トラップ命令の１タイプだけである。ソフトウェア・ト
ラップ命令は、CF_DETユニット274によってＩデコード
・ステージで検出される。一部の実施例では、他の形態
の同期例外がＩデコード・ステージで検出されるが、他
の同期例外の検出は、命令が実行ユニット104に到着す
るまで待つようにするのが好ましい。このようにすれ
ば、特権命令を処理すると起こるようなある種の例外
が、命令が実効的に順序内で実行される前に変化するお
それのあるプロセッサ状態に基づいて通知されるのが防
止される。違法命令のように、プロセッサ状態に左右さ
れない例外はＩデコード・ステージで検出可能である
が、すべての実行前同期例外（VMU例外は別として）を
同じロジックで検出するようにすれば、最低限のハード
ウェアですむことになる。また、そのような例外の処理
は時間を重視することがめったにないので、命令が実行
ユニット104に届くまでの待ちによる時間浪費もない。
コード・ユニット262またはIFIFO 264を通して命令をシ
フトしている途中で検出される例外は、ソフトウェア・
トラップ命令の１タイプだけである。ソフトウェア・ト
ラップ命令は、CF_DETユニット274によってＩデコード
・ステージで検出される。一部の実施例では、他の形態
の同期例外がＩデコード・ステージで検出されるが、他
の同期例外の検出は、命令が実行ユニット104に到着す
るまで待つようにするのが好ましい。このようにすれ
ば、特権命令を処理すると起こるようなある種の例外
が、命令が実効的に順序内で実行される前に変化するお
それのあるプロセッサ状態に基づいて通知されるのが防
止される。違法命令のように、プロセッサ状態に左右さ
れない例外はＩデコード・ステージで検出可能である
が、すべての実行前同期例外（VMU例外は別として）を
同じロジックで検出するようにすれば、最低限のハード
ウェアですむことになる。また、そのような例外の処理
は時間を重視することがめったにないので、命令が実行
ユニット104に届くまでの待ちによる時間浪費もない。
上述したように、ソフトウェア・トラップ命令はCF_D
ETユニット274によってＩデコード・ステージで検出さ
れる。割込みロジック・ユニット363内のその命令に対
応する内部例外標識ビットはセットされ、０から127ま
での番号で、ソフトウェア・トラップ命令の即値モード
・フィールドに指定できるソフトウェア・トラップ番号
はトラップ命令に対応づけられてストアされる。しか
し、プリフェッチ同期例外と異なり、ソフトウェア・ト
ラップは制御フロー命令だけでなく、同期例外としても
扱われるので、割込み制御ユニット363は、ソフトウェ
ア・トラップ命令が検出されたときプリフェッチを一時
中止するようにPC制御ユニット362に通知しない。その
代わりに、命令がIFIFO 264を通してシフトされるのと
同時に、IFU 102はトラップ・ハンドラをプリフェッチ
してMBUF命令ストリーム・バッファに入れる。
ETユニット274によってＩデコード・ステージで検出さ
れる。割込みロジック・ユニット363内のその命令に対
応する内部例外標識ビットはセットされ、０から127ま
での番号で、ソフトウェア・トラップ命令の即値モード
・フィールドに指定できるソフトウェア・トラップ番号
はトラップ命令に対応づけられてストアされる。しか
し、プリフェッチ同期例外と異なり、ソフトウェア・ト
ラップは制御フロー命令だけでなく、同期例外としても
扱われるので、割込み制御ユニット363は、ソフトウェ
ア・トラップ命令が検出されたときプリフェッチを一時
中止するようにPC制御ユニット362に通知しない。その
代わりに、命令がIFIFO 264を通してシフトされるのと
同時に、IFU 102はトラップ・ハンドラをプリフェッチ
してMBUF命令ストリーム・バッファに入れる。
命令セットがIFIFO 264の最低レベルまで達すると、
割込みロジック・ユニット363はその命令セットの例外
標識ビットを４ビット・ベクトルとしてSYNCH_INT_INFO
ライン341経由でIEU 104へ送り、命令セットの中で同期
例外の発生源とすでに判断されていた命令があれば、ど
の命令であるかを通知する。IEU 104は即時に応答しな
いで、命令セットの中のすべての命令が通常の方法でス
ケジュールされるようにする。整数算術演算例外といっ
た別の例外は、実行時に引き起こされる場合がある。特
権命令が実行されたために起こる例外のように、マシン
の現在状態に左右される例外もこの時点で検出され、マ
シンの状態が命令ストリーム内の以前のすべての命令に
対して最新となるようにするために、PSRに影響を与え
る可能性のあるすべての命令（特殊な移動やトラップ命
令からのリターンなど）は強制的に順序内で実行され
る。なんらかの同期命令の発生源となった命令が退避さ
れる直前にあるときだけ、例外が起こったことが割込み
ロジック・ユニット363に通知される。
割込みロジック・ユニット363はその命令セットの例外
標識ビットを４ビット・ベクトルとしてSYNCH_INT_INFO
ライン341経由でIEU 104へ送り、命令セットの中で同期
例外の発生源とすでに判断されていた命令があれば、ど
の命令であるかを通知する。IEU 104は即時に応答しな
いで、命令セットの中のすべての命令が通常の方法でス
ケジュールされるようにする。整数算術演算例外といっ
た別の例外は、実行時に引き起こされる場合がある。特
権命令が実行されたために起こる例外のように、マシン
の現在状態に左右される例外もこの時点で検出され、マ
シンの状態が命令ストリーム内の以前のすべての命令に
対して最新となるようにするために、PSRに影響を与え
る可能性のあるすべての命令（特殊な移動やトラップ命
令からのリターンなど）は強制的に順序内で実行され
る。なんらかの同期命令の発生源となった命令が退避さ
れる直前にあるときだけ、例外が起こったことが割込み
ロジック・ユニット363に通知される。
IEU 104は試行的に実行され、同期例外を引き起こし
た最初の命令に先行する命令ストリームに現れたすべて
の命令を退避し、試行的に実行され、命令ストリームに
そのあとに現れた命令からの試行的結果をフラッシュす
る。例外を引き起こした特定の命令は、トラップから戻
ると再実行されるのが普通であるので、この命令もフラ
ッシュされる。そのあと、実行PC制御ユニット366内のI
F_PCは実際に退避された最後の命令に対応するように更
新され、例外が割込み制御ユニット363に通知される。
た最初の命令に先行する命令ストリームに現れたすべて
の命令を退避し、試行的に実行され、命令ストリームに
そのあとに現れた命令からの試行的結果をフラッシュす
る。例外を引き起こした特定の命令は、トラップから戻
ると再実行されるのが普通であるので、この命令もフラ
ッシュされる。そのあと、実行PC制御ユニット366内のI
F_PCは実際に退避された最後の命令に対応するように更
新され、例外が割込み制御ユニット363に通知される。
例外の発生源である命令が退避されると、IEU 104
は、退避される命令セット（レジスタ224）の中に同期
例外を起こした命令があれば、どの命令であるかを示し
た新しい４ビット・ベクトルを、命令セット内の最初の
例外の発生源を示した情報と一緒に、SYNCH_INT_INFOラ
イン341を経由して割込みロジック・ユニット363に返却
する。IEU 104から返却される４ビット例外ベクトルに
入っている情報は、割込みロジック・ユニット363からI
EU 104に渡された４ビット例外ベクトルとIEU 104で引
き起こされた例外を累積したものである。プリフェッチ
またはＩデコード時に検出された例外が原因で割込み制
御ユニット363にすでにストアされている情報があれ
ば、その情報と一緒にIEU 104から割込み制御ユニット3
63に返却される情報の残余部分は、割込み制御ユニット
363が最高優先度同期例外の内容とそのトラップ番号を
判断するのに十分である。
は、退避される命令セット（レジスタ224）の中に同期
例外を起こした命令があれば、どの命令であるかを示し
た新しい４ビット・ベクトルを、命令セット内の最初の
例外の発生源を示した情報と一緒に、SYNCH_INT_INFOラ
イン341を経由して割込みロジック・ユニット363に返却
する。IEU 104から返却される４ビット例外ベクトルに
入っている情報は、割込みロジック・ユニット363からI
EU 104に渡された４ビット例外ベクトルとIEU 104で引
き起こされた例外を累積したものである。プリフェッチ
またはＩデコード時に検出された例外が原因で割込み制
御ユニット363にすでにストアされている情報があれ
ば、その情報と一緒にIEU 104から割込み制御ユニット3
63に返却される情報の残余部分は、割込み制御ユニット
363が最高優先度同期例外の内容とそのトラップ番号を
判断するのに十分である。
４） ハンドラ・ディスパッチとリターン：
割込み受信確認信号がライン340経由でIEUから受信さ
れるか、あるいはゼロ以外の例外ベクトルがライン341
経由で受信された後、現DPCがリターン・アドレスとし
て特殊レジスタ412（第４図）の１つであるxPCレジスタ
に一時的にストアされる。現プロセッサ状態レジスタ
（PSR）は先のPSR（PPSR）レジスタにもストアされ、そ
して現状態比較レジスタ（CSR）が特殊レジスタ412の中
の旧状態比較レジスタ（PCSR）にセーブされる。
れるか、あるいはゼロ以外の例外ベクトルがライン341
経由で受信された後、現DPCがリターン・アドレスとし
て特殊レジスタ412（第４図）の１つであるxPCレジスタ
に一時的にストアされる。現プロセッサ状態レジスタ
（PSR）は先のPSR（PPSR）レジスタにもストアされ、そ
して現状態比較レジスタ（CSR）が特殊レジスタ412の中
の旧状態比較レジスタ（PCSR）にセーブされる。
トラップ・ハンドラのアドレスはトラップ・ベース・
レジスタ・アドレスにオフセットを加えたものとして計
算される。PCロジック・ユニット270はトラップ用に２
つのベース・レジスタをもち、これらは共に特殊レジス
タ412（第４図）の一部であり、以前に実行された特殊
移動命令によって初期化される。大部分のトラップで
は、ハンドラのアドレスを計算するために使用されるベ
ース・レジスタはトラップ・ベース・レジスタTBRであ
る。
レジスタ・アドレスにオフセットを加えたものとして計
算される。PCロジック・ユニット270はトラップ用に２
つのベース・レジスタをもち、これらは共に特殊レジス
タ412（第４図）の一部であり、以前に実行された特殊
移動命令によって初期化される。大部分のトラップで
は、ハンドラのアドレスを計算するために使用されるベ
ース・レジスタはトラップ・ベース・レジスタTBRであ
る。
割込み制御ユニット363は現在保留中の最高優先度割
込みまたは例外を判断し、索引（look−up）テーブルを
通して、それに関連づけられたトラップ番号を判断す
る。これは、選択したベース・レジスタまでのオフセッ
トとして、１組のINT_OFFSETライン373を経由してプリ
フェッチPC制御ユニット364へ渡される。ベクトル・ア
ドレスは、オフセット・ビットを下位ビットとしてTBR
レジスタから得た上位ビットに連結するだけで求められ
るという利点がある。このため、加算器の遅延が防止さ
れる。（本明細書では、2'ビットとはi'番目のビットの
ことである。）例えば、トラップの番号が０から255ま
でで、これを８ビット値で表すと、ハンドラ・アドレス
は８ビット・トラップ番号を22ビットのTBRストア値の
最後に連結すると求められる。トラップ番号に２桁の下
位ビットを付加すると、トラップ・ハンドラ・アドレス
は常にワード境界上に置かれることになる。このように
して作られた連結ハンドラ・アドレスは入力373の１つ
としてプリフェッチ・セレクタPF_PC Sel 390（第４
図）へ送られ、次のアドレスとして選択されて、そこか
ら命令がプリフェッチされる。TBRレジスタを使用した
トラップのベクトル・ハンドラ・アドレスはすべて１ワ
ードだけ離れている。従って、トラップ・ハンドラ・ア
ドレスにある命令は、長くなったトラップ処理ルーチン
への予備的ブランチ命令でなければならない。しかし、
トラップには、システム・パフォーマンスの低下を防止
するために、その扱いに注意が必要なものがいくつかあ
る。例えば、TLBトラップは高速に実行させる必要があ
る。そのような理由から、好適実施例では、予備的ブラ
ンチの費用を払わないで、小型のトラップ・ハンドラを
呼び出せるようにした高速トラップ・メカニズムが組み
込まれている。さらに、高速トラップ・ハンドラはメモ
リにも、例えば、オン・チップROMにも独立に配置させ
ることができるので、RAMの位置（ロケーション）に関
連するメモリ・システム問題がなくなる。
込みまたは例外を判断し、索引（look−up）テーブルを
通して、それに関連づけられたトラップ番号を判断す
る。これは、選択したベース・レジスタまでのオフセッ
トとして、１組のINT_OFFSETライン373を経由してプリ
フェッチPC制御ユニット364へ渡される。ベクトル・ア
ドレスは、オフセット・ビットを下位ビットとしてTBR
レジスタから得た上位ビットに連結するだけで求められ
るという利点がある。このため、加算器の遅延が防止さ
れる。（本明細書では、2'ビットとはi'番目のビットの
ことである。）例えば、トラップの番号が０から255ま
でで、これを８ビット値で表すと、ハンドラ・アドレス
は８ビット・トラップ番号を22ビットのTBRストア値の
最後に連結すると求められる。トラップ番号に２桁の下
位ビットを付加すると、トラップ・ハンドラ・アドレス
は常にワード境界上に置かれることになる。このように
して作られた連結ハンドラ・アドレスは入力373の１つ
としてプリフェッチ・セレクタPF_PC Sel 390（第４
図）へ送られ、次のアドレスとして選択されて、そこか
ら命令がプリフェッチされる。TBRレジスタを使用した
トラップのベクトル・ハンドラ・アドレスはすべて１ワ
ードだけ離れている。従って、トラップ・ハンドラ・ア
ドレスにある命令は、長くなったトラップ処理ルーチン
への予備的ブランチ命令でなければならない。しかし、
トラップには、システム・パフォーマンスの低下を防止
するために、その扱いに注意が必要なものがいくつかあ
る。例えば、TLBトラップは高速に実行させる必要があ
る。そのような理由から、好適実施例では、予備的ブラ
ンチの費用を払わないで、小型のトラップ・ハンドラを
呼び出せるようにした高速トラップ・メカニズムが組み
込まれている。さらに、高速トラップ・ハンドラはメモ
リにも、例えば、オン・チップROMにも独立に配置させ
ることができるので、RAMの位置（ロケーション）に関
連するメモリ・システム問題がなくなる。
好適実施例では、高速トラップとなるトラップは上述
したVMU例外だけである。高速トラップの番号は他のト
ラップと区別され、０〜７の範囲になっている。しか
し、優先度はMMU例外と同じである。割込み制御ユニッ
ト363は、高速トラップがそのとき保留中の最高優先度
であると認めると、特殊レジスタ（FTB）から高速トラ
ップ・ベース・レジスタ（FTB）を選択し、トラップ・
オフセットと結合するためにライン416上に送出する。
ライン373'経由でプリフェッチ・セレクタPF_PC Sel 39
0へ送られた結果のベクトル・アドレスは、FTBレジスタ
からの上位22ビットを連結したもので、そのあとに高速
トラップ番号を表した３ビットが続き、そのあとに７個
のゼロ・ビットが続いている。従って、各高速トラップ
・アドレスは128バイト、つまり、32ワードだけ離れて
いる。呼び出されると、プロセッサは開始ワードへブラ
ンチし、ブロックまたはそこから出たブランチ内でプロ
グラムを実行させる。32個またはそれ以下の命令で実現
できる標準的なTLB処理ルーチンのような、小さなプロ
グラムの実行は、実際の実行処理ルーチンへの予備的ブ
ランチが回避されるので、通常のトラップよりも高速化
される。
したVMU例外だけである。高速トラップの番号は他のト
ラップと区別され、０〜７の範囲になっている。しか
し、優先度はMMU例外と同じである。割込み制御ユニッ
ト363は、高速トラップがそのとき保留中の最高優先度
であると認めると、特殊レジスタ（FTB）から高速トラ
ップ・ベース・レジスタ（FTB）を選択し、トラップ・
オフセットと結合するためにライン416上に送出する。
ライン373'経由でプリフェッチ・セレクタPF_PC Sel 39
0へ送られた結果のベクトル・アドレスは、FTBレジスタ
からの上位22ビットを連結したもので、そのあとに高速
トラップ番号を表した３ビットが続き、そのあとに７個
のゼロ・ビットが続いている。従って、各高速トラップ
・アドレスは128バイト、つまり、32ワードだけ離れて
いる。呼び出されると、プロセッサは開始ワードへブラ
ンチし、ブロックまたはそこから出たブランチ内でプロ
グラムを実行させる。32個またはそれ以下の命令で実現
できる標準的なTLB処理ルーチンのような、小さなプロ
グラムの実行は、実際の実行処理ルーチンへの予備的ブ
ランチが回避されるので、通常のトラップよりも高速化
される。
好適実施例では、すべての命令は同じ４バイト長にな
っているが（つまり、４つのアドレス・ロケーションを
占有する）、注目すべきことは、命令が可変長になった
マイクロプロセッサでも高速トラップ・メカニズムが利
用できることである。この場合、高速トラップ・ベクト
ル・アドレス間には、マイクロプロセッサで使用できる
最短長の命令を少なくとも２つ、好ましくは32個の平均
サイズ命令を受け入れるだけの十分なスペースが設けら
れることは勿論である。勿論、マイクロプロセッサがト
ラップからのリターン命令を備えている場合には、ベク
トル・アドレス間には、ハンドラ内の少なくとも１つの
他の命令をその命令に置けるだけの十分なスペースを設
けておく必要がある。
っているが（つまり、４つのアドレス・ロケーションを
占有する）、注目すべきことは、命令が可変長になった
マイクロプロセッサでも高速トラップ・メカニズムが利
用できることである。この場合、高速トラップ・ベクト
ル・アドレス間には、マイクロプロセッサで使用できる
最短長の命令を少なくとも２つ、好ましくは32個の平均
サイズ命令を受け入れるだけの十分なスペースが設けら
れることは勿論である。勿論、マイクロプロセッサがト
ラップからのリターン命令を備えている場合には、ベク
トル・アドレス間には、ハンドラ内の少なくとも１つの
他の命令をその命令に置けるだけの十分なスペースを設
けておく必要がある。
また、トラップ・ハンドラへディスパッチすると、プ
ロセッサはカーネル・モードと割込み状態に入る。これ
と並行して、状態比較レジスタ（CSR）のコピーが以前
のキャリー状態レジスタ（PCSR）に置かれ、PSRのコピ
ーが以前のPSR（PPSR）にストアされる。カーネルと割
込み状態モードはプロセッサ状況レジスタ（PSR）内の
ビットで表される。現PSRの割込み状態ビットがセット
されると、シャドウ・レジスタまたはトラップ・レジス
タRT［24］〜RT［31］が上述および第7b図に示すよう
に、見えるようになる。割込みハンドラは新しいモード
をPSRに書き込むだけでカーネル・モードから出ること
ができるが、割込み状態から出るためには、トラップか
らのリターン（RTT）命令を実行する方法だけが唯一の
方法である。
ロセッサはカーネル・モードと割込み状態に入る。これ
と並行して、状態比較レジスタ（CSR）のコピーが以前
のキャリー状態レジスタ（PCSR）に置かれ、PSRのコピ
ーが以前のPSR（PPSR）にストアされる。カーネルと割
込み状態モードはプロセッサ状況レジスタ（PSR）内の
ビットで表される。現PSRの割込み状態ビットがセット
されると、シャドウ・レジスタまたはトラップ・レジス
タRT［24］〜RT［31］が上述および第7b図に示すよう
に、見えるようになる。割込みハンドラは新しいモード
をPSRに書き込むだけでカーネル・モードから出ること
ができるが、割込み状態から出るためには、トラップか
らのリターン（RTT）命令を実行する方法だけが唯一の
方法である。
IEU 104がRTT命令を実行すると、PCSRはCSRレジスタ
に復元され、PPSRレジスタはPSRレジスタに復元される
ので、PSR内の割込み状態ビットは自動的にクリアされ
る。PF_PC SELセレクタ390は特殊レジスタ・セット412
の中の特殊レジスタxPCを次にそこからプリフェッチす
るアドレスとして選択する。xPCはインクリメンタ394と
バス396を通して、MBUF PFnPCまたはEBUF PFnPCのどち
らか該当する方に復元される。xPCをEBUF PFnPCに復元
すべきか、またはMBUF PFnPCに復元すべきかの判断は、
復元されたあとのPSRの「プロシージャ進行中」ビット
に従って行われる。
に復元され、PPSRレジスタはPSRレジスタに復元される
ので、PSR内の割込み状態ビットは自動的にクリアされ
る。PF_PC SELセレクタ390は特殊レジスタ・セット412
の中の特殊レジスタxPCを次にそこからプリフェッチす
るアドレスとして選択する。xPCはインクリメンタ394と
バス396を通して、MBUF PFnPCまたはEBUF PFnPCのどち
らか該当する方に復元される。xPCをEBUF PFnPCに復元
すべきか、またはMBUF PFnPCに復元すべきかの判断は、
復元されたあとのPSRの「プロシージャ進行中」ビット
に従って行われる。
注目すべきことは、プロセッサはトラップとプロシー
ジャ命令の両方のリターン・アドレスをストアするのに
同じ特殊レジスタxPCを使用しないことである。トラッ
プのリターン・アドレスは上述したように特殊レジスタ
xPCにストアされるが、プロシージャ命令のあとリター
ンする先のアドレスは別の特殊レジスタuPCにストアさ
れる。従って、割込み状態は、プロセッサがプロシージ
ャ命令で呼び出されたエミュレーション・ストリームを
実行している間でも、使用可能のままになっている。他
方、例外処理ルーチンは、エミュレーション・ストリー
ムが完了したあと例外ハンドラへ戻るためのアドレスを
ストアする特殊レジスタがないので、いずれのプロシー
ジャ命令をも含んでいてはならない。
ジャ命令の両方のリターン・アドレスをストアするのに
同じ特殊レジスタxPCを使用しないことである。トラッ
プのリターン・アドレスは上述したように特殊レジスタ
xPCにストアされるが、プロシージャ命令のあとリター
ンする先のアドレスは別の特殊レジスタuPCにストアさ
れる。従って、割込み状態は、プロセッサがプロシージ
ャ命令で呼び出されたエミュレーション・ストリームを
実行している間でも、使用可能のままになっている。他
方、例外処理ルーチンは、エミュレーション・ストリー
ムが完了したあと例外ハンドラへ戻るためのアドレスを
ストアする特殊レジスタがないので、いずれのプロシー
ジャ命令をも含んでいてはならない。
５） ネスト：
ある種のプロセッサ状況情報は、トラップ・ハンド
ラ、特に、CSR、PSR、リターンPC、およびある意味では
“A"レジスタ・セットra［24］〜ra［31］へディスパッ
チするとき自動的にバックアップがとられるが、他のコ
ンテキスト情報は保護されていない。例えば、浮動小数
点状況レジスタ（FSR）の内容は自動的にバックアップ
がとられない。トラップ・ハンドラがこれらのレジスタ
を変更するためには、独自のバックアップを実行しなけ
ればならない。
ラ、特に、CSR、PSR、リターンPC、およびある意味では
“A"レジスタ・セットra［24］〜ra［31］へディスパッ
チするとき自動的にバックアップがとられるが、他のコ
ンテキスト情報は保護されていない。例えば、浮動小数
点状況レジスタ（FSR）の内容は自動的にバックアップ
がとられない。トラップ・ハンドラがこれらのレジスタ
を変更するためには、独自のバックアップを実行しなけ
ればならない。
トラップ・ハンドラへディスパッチするとき自動的に
行われるバックアップが制限されているために、トラッ
プのネストは自動的に行われない。トラップ・ハンドラ
は必要とするレジスタのバックアップをとり、割込み条
件をクリアし、トラップ処理のために必要な情報をシス
テム・レジスタから読み取り、その情報を適当に処理す
る必要がある。割込みは、トラップ・ハンドラへディス
パッチすると自動的に禁止される。処理を終えると、ハ
ンドラはバックアップをとったレジスタを復元し、再び
割込みを可能にし、RTT命令を実行して割込みから戻る
ことができる。
行われるバックアップが制限されているために、トラッ
プのネストは自動的に行われない。トラップ・ハンドラ
は必要とするレジスタのバックアップをとり、割込み条
件をクリアし、トラップ処理のために必要な情報をシス
テム・レジスタから読み取り、その情報を適当に処理す
る必要がある。割込みは、トラップ・ハンドラへディス
パッチすると自動的に禁止される。処理を終えると、ハ
ンドラはバックアップをとったレジスタを復元し、再び
割込みを可能にし、RTT命令を実行して割込みから戻る
ことができる。
ネストされたトラップを可能にするには、トラップ・
ハンドラを第１部分と第２部分に分割する必要がある。
第１部分では、割込みが禁止されている間に、特殊レジ
スタ移動命令を使用してxPCをコピーし、トラップ・ハ
ンドラが維持しているスタック上にプッシュしておく必
要がある。次に、特殊レジスタ移動命令を使用して、ト
ラップ・ハンドラの第２部分の先頭のアドレスをxPCに
移し、トラップからのリターン命令（RTT）を実行する
必要がある。RTTは割込み状態を取り除き（PPSRをPSRに
復元することによって）、制御をxPC内のアドレスを移
す。xPCには、ハンドラの第２部分のアドレスが入って
いる。第２部分はこの時点で割込みを可能にして、割込
み可能モードで例外の処理を続けることができる。注目
すべきことは、シャドウ・レジスタRT［24］〜RT［31］
はこのハンドラの第１部分でのみ見ることができ、第２
部分では見えないことである。従って、第２部分では、
ハンドラは、“A"レジスタ値がハンドラによって変更さ
れる可能性がある場合には、その値を予約しておく必要
がある。トラップ処理ルーチンは終わったときは、バッ
クアップにとったレジスタをすべて復元し、元のxPCを
トラップ・ハンドラ・スタップからポップし、それを特
殊レジスタ移動命令を使用してxPC特殊レジスタに戻し
て、別のRTTを実行する必要がある。これにより、制御
はメインまたはエミュレーション命令ストリームの中の
該当命令に返される。
ハンドラを第１部分と第２部分に分割する必要がある。
第１部分では、割込みが禁止されている間に、特殊レジ
スタ移動命令を使用してxPCをコピーし、トラップ・ハ
ンドラが維持しているスタック上にプッシュしておく必
要がある。次に、特殊レジスタ移動命令を使用して、ト
ラップ・ハンドラの第２部分の先頭のアドレスをxPCに
移し、トラップからのリターン命令（RTT）を実行する
必要がある。RTTは割込み状態を取り除き（PPSRをPSRに
復元することによって）、制御をxPC内のアドレスを移
す。xPCには、ハンドラの第２部分のアドレスが入って
いる。第２部分はこの時点で割込みを可能にして、割込
み可能モードで例外の処理を続けることができる。注目
すべきことは、シャドウ・レジスタRT［24］〜RT［31］
はこのハンドラの第１部分でのみ見ることができ、第２
部分では見えないことである。従って、第２部分では、
ハンドラは、“A"レジスタ値がハンドラによって変更さ
れる可能性がある場合には、その値を予約しておく必要
がある。トラップ処理ルーチンは終わったときは、バッ
クアップにとったレジスタをすべて復元し、元のxPCを
トラップ・ハンドラ・スタップからポップし、それを特
殊レジスタ移動命令を使用してxPC特殊レジスタに戻し
て、別のRTTを実行する必要がある。これにより、制御
はメインまたはエミュレーション命令ストリームの中の
該当命令に返される。
６） トラップ一覧表：
次の表Ｉは、好適実施例で認識されるトラップのトラ
ップ番号、優先度および処理モードを示すものである。
ップ番号、優先度および処理モードを示すものである。
III.命令実行ユニット
第５図は、IEU 104の制御経路部分とデータ経路部分
を示したものである。主要データ経路は、IFU 102から
の命令／オペランド・データ・バスを始端としている。
データ・バスとして、即値オペランドはオペランド位置
合わせユニット470へ送られ、レジスタ・ファイル（REG
ARRAY）472に渡される。レジスタ・データはレジスタ
・ファイル472からバイパス・ユニット474を通って、レ
ジスタ・ファイル出力バス476を経由し、分配バス480を
経由して機能計算エレメント（FU0-n）の並列配列へ送
られる。機能ユニット4780-nによって生成されたデータ
は、出力バス482を経由してバイパス・ユニット474また
はレジスタ配列472または両方へ送り返される。
を示したものである。主要データ経路は、IFU 102から
の命令／オペランド・データ・バスを始端としている。
データ・バスとして、即値オペランドはオペランド位置
合わせユニット470へ送られ、レジスタ・ファイル（REG
ARRAY）472に渡される。レジスタ・データはレジスタ
・ファイル472からバイパス・ユニット474を通って、レ
ジスタ・ファイル出力バス476を経由し、分配バス480を
経由して機能計算エレメント（FU0-n）の並列配列へ送
られる。機能ユニット4780-nによって生成されたデータ
は、出力バス482を経由してバイパス・ユニット474また
はレジスタ配列472または両方へ送り返される。
ロード／ストア・ユニット484によってIEU 104のデー
タ経路部分が完成される。ロード／ストア・ユニット48
4はIEU 104とCCU 106間のデータ転送の管理を担当す
る。具体的には、CCU 106のデータ用キャッシュ134から
取り出したロード・データはロード／ストア・ユニット
484によってロード・データ・バス486を経由してレジス
タ配列472へ転送される。CCU 106のデータ用キャッシュ
にストアされるデータは機能ユニットの分配バス480か
ら受信される。
タ経路部分が完成される。ロード／ストア・ユニット48
4はIEU 104とCCU 106間のデータ転送の管理を担当す
る。具体的には、CCU 106のデータ用キャッシュ134から
取り出したロード・データはロード／ストア・ユニット
484によってロード・データ・バス486を経由してレジス
タ配列472へ転送される。CCU 106のデータ用キャッシュ
にストアされるデータは機能ユニットの分配バス480か
ら受信される。
IEU 104の制御経路部分はIEUデータ経路を通る情報の
送出、管理、およびその処理を行うことを担当する。本
発明の好適実施例では、IEU制御経路は複数の命令の並
行実行を管理する機能を備え、IEUデータ経路は、IEU 1
04のほぼすべてのデータ経路エレメント間の複数のデー
タ転送を独立して行う機能を備えている。IEU制御経路
は命令／オペランド・バス124を経由して命令を受信す
ると、それを応じて動作する。具体的には、命令セット
はＥデコード・ユニット490によって受信される。本発
明の好適実施例では、Ｅデコード・ユニット490はIFIFO
マスタ・レジスタ216、224に保持されている両方の命令
セットを受信して、デコードする。８命令すべてのデコ
ードの結果は、キャリー・チェッカ（CRY CHKR）ユニッ
ト492、依存性チェッカ（DEP CHKR）ユニット494、レジ
スタ改名ユニット（REG RENAME）496、命令発行（ISSUE
R）ユニット498および退避制御ユニット（RETIRE CLT）
500へ送られる。
送出、管理、およびその処理を行うことを担当する。本
発明の好適実施例では、IEU制御経路は複数の命令の並
行実行を管理する機能を備え、IEUデータ経路は、IEU 1
04のほぼすべてのデータ経路エレメント間の複数のデー
タ転送を独立して行う機能を備えている。IEU制御経路
は命令／オペランド・バス124を経由して命令を受信す
ると、それを応じて動作する。具体的には、命令セット
はＥデコード・ユニット490によって受信される。本発
明の好適実施例では、Ｅデコード・ユニット490はIFIFO
マスタ・レジスタ216、224に保持されている両方の命令
セットを受信して、デコードする。８命令すべてのデコ
ードの結果は、キャリー・チェッカ（CRY CHKR）ユニッ
ト492、依存性チェッカ（DEP CHKR）ユニット494、レジ
スタ改名ユニット（REG RENAME）496、命令発行（ISSUE
R）ユニット498および退避制御ユニット（RETIRE CLT）
500へ送られる。
キャリー・チェッカ・ユニット492はＥデコード・ユ
ニット490から制御ライン502を経由して、係属中の保留
されている８命令に関するデコード化情報を受信する。
キャリー・ユニット492の機能は、保留されている命令
のうち、プロセッサ状況ワードのキャリー・ビットに影
響を与える、あるいはキャリー・ビットの状態に左右さ
れる命令を識別することである。この制御情報は制御ラ
イン504を経由して命令発行ユニット498へ送られる。
ニット490から制御ライン502を経由して、係属中の保留
されている８命令に関するデコード化情報を受信する。
キャリー・ユニット492の機能は、保留されている命令
のうち、プロセッサ状況ワードのキャリー・ビットに影
響を与える、あるいはキャリー・ビットの状態に左右さ
れる命令を識別することである。この制御情報は制御ラ
イン504を経由して命令発行ユニット498へ送られる。
保留状態の８命令によって使用されているレジスタ・
ファイル472のレジスタを示しているデコード化情報
は、制御ライン506を経由して直接にレジスタ改名ユニ
ット496へ送られる。この情報は、依存関係チェッカ・
ユニット494へも送られる。依存関係チェッカ・ユニッ
ト494の機能は、保留状態の命令のどれがレジスタをデ
ータの宛先として参照しているか、もしあれば、どの命
令がこれらの宛先レジスタのいずれかに依存しているか
を判断することである。レジスタに依存する命令は、制
御ライン508を経由してレジスタ改名ユニット496へ送ら
れる制御信号によって識別される。
ファイル472のレジスタを示しているデコード化情報
は、制御ライン506を経由して直接にレジスタ改名ユニ
ット496へ送られる。この情報は、依存関係チェッカ・
ユニット494へも送られる。依存関係チェッカ・ユニッ
ト494の機能は、保留状態の命令のどれがレジスタをデ
ータの宛先として参照しているか、もしあれば、どの命
令がこれらの宛先レジスタのいずれかに依存しているか
を判断することである。レジスタに依存する命令は、制
御ライン508を経由してレジスタ改名ユニット496へ送ら
れる制御信号によって識別される。
最後に、Ｅデコード・ユニット490は保留状態の８命
令の各々の特定の内容と機能を識別した制御情報を制御
ライン510を経由して命令発行ユニット498へ送る。命令
発行ユニット498はデータ経路資源、特に、保留状態の
命令の実行のためにどの機能ユニットが使用できるかを
判断することを担当する。アーキテクチャ100の好適実
施例によれば、命令発行ユニット498はデータ経路資源
が使用可能であること、キャリーとレジスタ依存関係の
制約を条件として、８個の保留状態命令のいずれかを順
序外で実行できるようにする。レジスタ改名ユニット49
6は、実行できるように適当に制約が解除された命令の
ビット・マップを制御ライン512を経由して命令発行ユ
ニット498へ送る。すでに実行された（完了した）命令
およびレジスタまたはキャリーに依存する命令は論理的
にビット・マップから除かれる。
令の各々の特定の内容と機能を識別した制御情報を制御
ライン510を経由して命令発行ユニット498へ送る。命令
発行ユニット498はデータ経路資源、特に、保留状態の
命令の実行のためにどの機能ユニットが使用できるかを
判断することを担当する。アーキテクチャ100の好適実
施例によれば、命令発行ユニット498はデータ経路資源
が使用可能であること、キャリーとレジスタ依存関係の
制約を条件として、８個の保留状態命令のいずれかを順
序外で実行できるようにする。レジスタ改名ユニット49
6は、実行できるように適当に制約が解除された命令の
ビット・マップを制御ライン512を経由して命令発行ユ
ニット498へ送る。すでに実行された（完了した）命令
およびレジスタまたはキャリーに依存する命令は論理的
にビット・マップから除かれる。
必要とする機能ユニット4780-nが使用可能であるかど
うかに応じて、命令発行ユニット498は各システム・ク
ロック・サイクルに複数の命令の実行を開始することが
できる。機能ユニット4780-nの状況は状況バス514を経
由して命令発行ユニット498へ送られる。命令の実行を
開始し、開始後の実行管理を行うための制御信号は命令
発行ユニット498から制御ライン516を経由してレジスタ
改名ユニット496へ送られ、また選択的に機能ユニット4
780-nへ送られる。制御信号を受けると、レジスタ改名
ユニット496はレジスタ選択信号をレジスタ・ファイル
・アクセス制御バス518上に送出する。バス518上に送出
された制御信号でどのレジスタが割込み可能にされたか
は、実行中の命令を選択することによって、およびレジ
スタ改名ユニット496がその特定命令によって参照され
たレジスタを判断することによって判断される。
うかに応じて、命令発行ユニット498は各システム・ク
ロック・サイクルに複数の命令の実行を開始することが
できる。機能ユニット4780-nの状況は状況バス514を経
由して命令発行ユニット498へ送られる。命令の実行を
開始し、開始後の実行管理を行うための制御信号は命令
発行ユニット498から制御ライン516を経由してレジスタ
改名ユニット496へ送られ、また選択的に機能ユニット4
780-nへ送られる。制御信号を受けると、レジスタ改名
ユニット496はレジスタ選択信号をレジスタ・ファイル
・アクセス制御バス518上に送出する。バス518上に送出
された制御信号でどのレジスタが割込み可能にされたか
は、実行中の命令を選択することによって、およびレジ
スタ改名ユニット496がその特定命令によって参照され
たレジスタを判断することによって判断される。
バイパス制御ユニット（BYPASS CTL）520は、一般的
には、制御ライン524上の制御信号を通してバイパス・
データ・ルーチング・ユニット474の動作を制御する。
バイパス制御ユニット520は機能ユニット4780-nの各々
の状況をモニタし、制御ライン522を経由してレジスタ
改名ユニット496から送られてきたレジスタ参照に関連
して、データをレジスタ・ファイル472から機能ユニッ
ト4780-nへ送るべきかどうか、あるいは機能ユニット47
80-nから出力されるデータをバイパス・ユニット474経
由で機能ユニット宛先バス480へ即時に送って、命令発
行ユニット498によって選択された新発行の命令の実行
のために使用できるかどうかを判断する。どちらの場合
も、命令発行ユニット498は機能ユニット4780-nの各々
への特定レジスタ・データを選択的に使用可能にするこ
とによって、宛先バス480から機能ユニット4780-nへデ
ータを送ることを直接に制御する。
には、制御ライン524上の制御信号を通してバイパス・
データ・ルーチング・ユニット474の動作を制御する。
バイパス制御ユニット520は機能ユニット4780-nの各々
の状況をモニタし、制御ライン522を経由してレジスタ
改名ユニット496から送られてきたレジスタ参照に関連
して、データをレジスタ・ファイル472から機能ユニッ
ト4780-nへ送るべきかどうか、あるいは機能ユニット47
80-nから出力されるデータをバイパス・ユニット474経
由で機能ユニット宛先バス480へ即時に送って、命令発
行ユニット498によって選択された新発行の命令の実行
のために使用できるかどうかを判断する。どちらの場合
も、命令発行ユニット498は機能ユニット4780-nの各々
への特定レジスタ・データを選択的に使用可能にするこ
とによって、宛先バス480から機能ユニット4780-nへデ
ータを送ることを直接に制御する。
IEU制御経路の残りのユニットには、退避制御ユニッ
ト500、制御フロー制御（CF CTL）ユニット528、および
完了制御（DONE CTL）ユニット536がある。退避制御ユ
ニット500は順序外で実行された命令の実行を無効また
は確認するように動作する。ある命令が順序外で実行さ
れると、先行命令もすべて退避されたならば、その命令
は、確認または退避されることができる。現セット中の
保留状態の８命令のどれが実行されたかの識別情報が制
御ライン532上に送出されると、その識別情報に基づい
て、退避制御ユニット500はバス518に接続された制御ラ
イン534上に制御信号を送出して、レジスタ配列472にス
トアされた結果データを順序外で実行された命令の先行
実行の結果として実効的に確認する。
ト500、制御フロー制御（CF CTL）ユニット528、および
完了制御（DONE CTL）ユニット536がある。退避制御ユ
ニット500は順序外で実行された命令の実行を無効また
は確認するように動作する。ある命令が順序外で実行さ
れると、先行命令もすべて退避されたならば、その命令
は、確認または退避されることができる。現セット中の
保留状態の８命令のどれが実行されたかの識別情報が制
御ライン532上に送出されると、その識別情報に基づい
て、退避制御ユニット500はバス518に接続された制御ラ
イン534上に制御信号を送出して、レジスタ配列472にス
トアされた結果データを順序外で実行された命令の先行
実行の結果として実効的に確認する。
退避制御ユニット500は、各命令を退避するとき、PC
インクリメント／サイズ制御信号を制御ライン344を経
由してIFU 102へ送る。複数の命令を順序外で実行で
き、従って、同時に退避する準備状態に置くことができ
るので、退避制御ユニット500は同時に退避された命令
数に基づいてサイズ値を判断する。最後に、IFIFOマス
タ・レジスタ224のすべての命令が実行され、退避され
た場合は、退避制御ユニット500はIFIFO読取り制御信号
を制御ライン342を経由してIFU 102へ送って、IFIFOユ
ニット264のシフト・オペレーションを開始することに
より、Ｅデコード・ユニット490に追加の４命令を実行
保留命令として与える。
インクリメント／サイズ制御信号を制御ライン344を経
由してIFU 102へ送る。複数の命令を順序外で実行で
き、従って、同時に退避する準備状態に置くことができ
るので、退避制御ユニット500は同時に退避された命令
数に基づいてサイズ値を判断する。最後に、IFIFOマス
タ・レジスタ224のすべての命令が実行され、退避され
た場合は、退避制御ユニット500はIFIFO読取り制御信号
を制御ライン342を経由してIFU 102へ送って、IFIFOユ
ニット264のシフト・オペレーションを開始することに
より、Ｅデコード・ユニット490に追加の４命令を実行
保留命令として与える。
制御フロー制御ユニット528は各条件付きブランチ命
令の論理的ブランチ結果を検出するという、特定化され
た機能を備えている。制御フロー制御ユニット528は現
在保留中の条件付きブランチ命令の８ビット・ベクトル
IDをＥデコード・ユニット490から制御ライン510を経由
して受信する。８ビット・ベクトル命令完了制御信号
は、同じように完了制御ユニット540から制御ライン532
を経由して受信される。この完了制御信号によって、制
御フロー制御ユニット528は、条件付きブランチ命令
が、条件付き制御フロー状況を判断するのに十分な個所
まで完了すると、それを判別することができる。保留中
の条件付きブランチ命令の制御フロー状況結果は、その
実行時に制御フロー制御ユニット528によってストアさ
れる。条件付き制御フロー命令の結果を判断するために
必要なデータは、レジスタ配列472内の一時状況レジス
タから制御ライン530を経由して得られる。各条件付き
制御フロー命令が実行されると、制御フロー制御ユニッ
トは新しい制御フロー結果信号を制御ライン348を経由
してIFU 102へ送る。好適実施例では、この制御フロー
結果信号は２個の８ビット・ベクトルを含んでおり、こ
のベクトルは、保留されている可能性のある８個の制御
フロー命令のそれぞれのビット位置別の状況結果が判っ
ているかどうか、また、ビット位置の対応づけによって
得られる対応する状況結果状態を定義している。
令の論理的ブランチ結果を検出するという、特定化され
た機能を備えている。制御フロー制御ユニット528は現
在保留中の条件付きブランチ命令の８ビット・ベクトル
IDをＥデコード・ユニット490から制御ライン510を経由
して受信する。８ビット・ベクトル命令完了制御信号
は、同じように完了制御ユニット540から制御ライン532
を経由して受信される。この完了制御信号によって、制
御フロー制御ユニット528は、条件付きブランチ命令
が、条件付き制御フロー状況を判断するのに十分な個所
まで完了すると、それを判別することができる。保留中
の条件付きブランチ命令の制御フロー状況結果は、その
実行時に制御フロー制御ユニット528によってストアさ
れる。条件付き制御フロー命令の結果を判断するために
必要なデータは、レジスタ配列472内の一時状況レジス
タから制御ライン530を経由して得られる。各条件付き
制御フロー命令が実行されると、制御フロー制御ユニッ
トは新しい制御フロー結果信号を制御ライン348を経由
してIFU 102へ送る。好適実施例では、この制御フロー
結果信号は２個の８ビット・ベクトルを含んでおり、こ
のベクトルは、保留されている可能性のある８個の制御
フロー命令のそれぞれのビット位置別の状況結果が判っ
ているかどうか、また、ビット位置の対応づけによって
得られる対応する状況結果状態を定義している。
最後に、完了制御ユニット540は機能ユニット4780-n
の各々のオペレーションに関する実行状況をモニタする
ためのものである。機能ユニット4780-nのいずれかが命
令実行オペレーションの完了を通知すると、完了制御ユ
ニット540は対応する完了制御信号を制御ライン542上に
送出して、レジスタ改名ユニット496、命令発行ユニッ
ト498、退避制御ユニット500及びバイパス制御ユニット
520にアラート（警告）する。
の各々のオペレーションに関する実行状況をモニタする
ためのものである。機能ユニット4780-nのいずれかが命
令実行オペレーションの完了を通知すると、完了制御ユ
ニット540は対応する完了制御信号を制御ライン542上に
送出して、レジスタ改名ユニット496、命令発行ユニッ
ト498、退避制御ユニット500及びバイパス制御ユニット
520にアラート（警告）する。
機能ユニット4780-nを並列配列構成にすることによ
り、IEU 104の制御の一貫性を向上している。命令を正
しく認識して、実行のためのスケジュールするために
は、個々の機能ユニット4780-nの特性を命令発行ユニッ
ト498に知らせる必要がある。機能ユニット4780-nは、
必要とする機能を実行するために必要な特定制御フロー
・オペレーションを判別し、実行することを担当する。
従って、命令発行ユニット498以外は、IEU制御ユニット
には、命令の制御フロー処理を独立して知らせる必要は
ない。命令発行ユニット498と機能ユニット4780-nは共
同して、残りの制御フロー管理ユニット496、500、52
0、528、540に実行させる機能を必要な制御信号のプロ
ンプトで知らせる。従って、機能ユニット4780-nの特定
の制御フロー・オペレーションの変更は、IEU 104の制
御オペレーションに影響しない。さらに、既存の機能ユ
ニット4780-nの機能を強化する場合や、拡張精度浮動小
数点乗算ユニットや拡張精度浮動小数点ALU、高速フー
リェ計算機能ユニット、三角関数計算ユニットなどの、
別の機能ユニット4780-nを１つまたは２つ以上を追加す
る場合でも、命令発行ユニット498を若干変更するだけ
ですむ。必要なる変更を行うには、Ｅデコード・ユニッ
ト490によって隔離された対応する命令フィールドに基
づいて、特定の命令を認識し、その命令と必要とする機
能ユニット4780-nとを関係づける必要がある。レジスタ
・データの選択の制御、データのルーチング、命令完了
と退避は、機能ユニット4780-nの他の機能ユニットすべ
てに対して実行される他のすべての命令の処理と矛盾が
ないようになっている。
り、IEU 104の制御の一貫性を向上している。命令を正
しく認識して、実行のためのスケジュールするために
は、個々の機能ユニット4780-nの特性を命令発行ユニッ
ト498に知らせる必要がある。機能ユニット4780-nは、
必要とする機能を実行するために必要な特定制御フロー
・オペレーションを判別し、実行することを担当する。
従って、命令発行ユニット498以外は、IEU制御ユニット
には、命令の制御フロー処理を独立して知らせる必要は
ない。命令発行ユニット498と機能ユニット4780-nは共
同して、残りの制御フロー管理ユニット496、500、52
0、528、540に実行させる機能を必要な制御信号のプロ
ンプトで知らせる。従って、機能ユニット4780-nの特定
の制御フロー・オペレーションの変更は、IEU 104の制
御オペレーションに影響しない。さらに、既存の機能ユ
ニット4780-nの機能を強化する場合や、拡張精度浮動小
数点乗算ユニットや拡張精度浮動小数点ALU、高速フー
リェ計算機能ユニット、三角関数計算ユニットなどの、
別の機能ユニット4780-nを１つまたは２つ以上を追加す
る場合でも、命令発行ユニット498を若干変更するだけ
ですむ。必要なる変更を行うには、Ｅデコード・ユニッ
ト490によって隔離された対応する命令フィールドに基
づいて、特定の命令を認識し、その命令と必要とする機
能ユニット4780-nとを関係づける必要がある。レジスタ
・データの選択の制御、データのルーチング、命令完了
と退避は、機能ユニット4780-nの他の機能ユニットすべ
てに対して実行される他のすべての命令の処理と矛盾が
ないようになっている。
Ａ） IEUデータ経路の詳細
IEUデータ経路の中心となるエレメントはレジスタ・
ファイル472である。しかし、本発明によれば、IEUデー
タ経路内には、個々の機能用に最適化された並列データ
経路がいくつか用意されている。主要データ経路は整数
と浮動小数点の２つである。各並列データ経路内では、
レジスタ・ファイル472の一部がそのデータ経路内で行
われるデータ操作をサポートするようになっている。
ファイル472である。しかし、本発明によれば、IEUデー
タ経路内には、個々の機能用に最適化された並列データ
経路がいくつか用意されている。主要データ経路は整数
と浮動小数点の２つである。各並列データ経路内では、
レジスタ・ファイル472の一部がそのデータ経路内で行
われるデータ操作をサポートするようになっている。
１） レジスタ・ファイルの詳細
第6a図は、データ経路レジスタ・ファイル550の好適
アーキテクチャの概要図である。データ経路レジスタ・
ファイル550は一時バッファ552、レジスタ・ファイル配
列554、入力セレクタ559、および出力セレクタ556を含
んでいる。最終的にレジスタ配列554へ送られるデータ
は、結合データ入力バス558'を経由して一時バッファ55
2によって最初に受信されるのが代表例である。つま
り、データ経路レジスタ・ファイル550へ送られるデー
タはすべて入力セレクタ559によって多重化されて、複
数の入力バス558（好ましくは２つの）から入力バス55
8'上に送出される。制御バス518上に送出されたレジス
タ選択およびイネーブル制御信号は一時バッファ552内
の受信データのレジスタ・ロケーションを選択する。一
時バッファにストアされるデータを生成した命令が退避
されると、再び制御バス518上に送出された制御信号は
一時バッファ552からレジスタ・ファイル配列554内の論
理的に対応づけられたレジスタへデータ・バス560を経
由してデータを転送することを許可する。しかし、命令
が退避される前は、一時バッファ552にストアされたデ
ータは一時バッファにストアされたデータをデータ・バ
ス560のバイパス部分を経由して出力データ・セレクタ5
56へ送ることにより、後続の命令の実行時に使用するこ
とが可能である。制御バス518経由で送られる制御信号
によって制御されるセレクタ556は、一時バッファ552の
レジスタからのデータとレジスタ・ファイル配列554の
レジスタからのデータのどちらかを選択する。結果のデ
ータはレジスタ・ファイル出力バス564上に送出され
る。また、実行中の命令が完了と同時に退避される場合
は、つまり、その命令が順序内で実行された場合は、結
果データをバイパス延長部分558"を経由して直接にレジ
スタ配列554へ送るように指示することができる。
アーキテクチャの概要図である。データ経路レジスタ・
ファイル550は一時バッファ552、レジスタ・ファイル配
列554、入力セレクタ559、および出力セレクタ556を含
んでいる。最終的にレジスタ配列554へ送られるデータ
は、結合データ入力バス558'を経由して一時バッファ55
2によって最初に受信されるのが代表例である。つま
り、データ経路レジスタ・ファイル550へ送られるデー
タはすべて入力セレクタ559によって多重化されて、複
数の入力バス558（好ましくは２つの）から入力バス55
8'上に送出される。制御バス518上に送出されたレジス
タ選択およびイネーブル制御信号は一時バッファ552内
の受信データのレジスタ・ロケーションを選択する。一
時バッファにストアされるデータを生成した命令が退避
されると、再び制御バス518上に送出された制御信号は
一時バッファ552からレジスタ・ファイル配列554内の論
理的に対応づけられたレジスタへデータ・バス560を経
由してデータを転送することを許可する。しかし、命令
が退避される前は、一時バッファ552にストアされたデ
ータは一時バッファにストアされたデータをデータ・バ
ス560のバイパス部分を経由して出力データ・セレクタ5
56へ送ることにより、後続の命令の実行時に使用するこ
とが可能である。制御バス518経由で送られる制御信号
によって制御されるセレクタ556は、一時バッファ552の
レジスタからのデータとレジスタ・ファイル配列554の
レジスタからのデータのどちらかを選択する。結果のデ
ータはレジスタ・ファイル出力バス564上に送出され
る。また、実行中の命令が完了と同時に退避される場合
は、つまり、その命令が順序内で実行された場合は、結
果データをバイパス延長部分558"を経由して直接にレジ
スタ配列554へ送るように指示することができる。
本発明の好適実施例によれば、各データ経路レジスタ
・ファイル550は２つのレジスタ操作を同時に行えるよ
うになっている。従って、入力バス558を通して２つの
全レジスタ幅データ値を一時バッファ552に書き込むこ
とができる。内部的には、一時バッファ552はマルチプ
レクサ配列になっているので、入力データを一時バッフ
ァ552内の任意の２レジスタへ同時に送ることができ
る。同様に、内部マルチプレクサにより一時バッファ55
2の任意の５レジスタを選択して、データをバス560上に
出力することができる。レジスタ・ファイル配列554は
同じように入出力マルチプレクサを備えているので、２
つのレジスタを選択して、それぞれのデータを同時にバ
ス560から受信することも、５つのレジスタを選択して
バス562経由で送ることもできる。最後に、レジスタ・
ファイル出力セレクタ556は、バス560、562から受信し
た10レジスタ・データ値のうち任意の５つがレジスタ・
ファイル出力バス564上に同時に出力されるように実現
するのが好ましい。
・ファイル550は２つのレジスタ操作を同時に行えるよ
うになっている。従って、入力バス558を通して２つの
全レジスタ幅データ値を一時バッファ552に書き込むこ
とができる。内部的には、一時バッファ552はマルチプ
レクサ配列になっているので、入力データを一時バッフ
ァ552内の任意の２レジスタへ同時に送ることができ
る。同様に、内部マルチプレクサにより一時バッファ55
2の任意の５レジスタを選択して、データをバス560上に
出力することができる。レジスタ・ファイル配列554は
同じように入出力マルチプレクサを備えているので、２
つのレジスタを選択して、それぞれのデータを同時にバ
ス560から受信することも、５つのレジスタを選択して
バス562経由で送ることもできる。最後に、レジスタ・
ファイル出力セレクタ556は、バス560、562から受信し
た10レジスタ・データ値のうち任意の５つがレジスタ・
ファイル出力バス564上に同時に出力されるように実現
するのが好ましい。
一時バッファ内のレジスタ・セットは第6b図にその概
要が示されている。レジスタ・セット552'は８個のシン
グル・ワード（32ビット）レジスタI0RD、I1RD...I7RD
から構成されている。レジスタ・セット552'は４個のダ
ブル・ワード・レジスタI0RD、I0RD＋１（I4RD）、I1R
D、I1RD＋１（I5RD）...I3RD、I3RD＋１（I7RD）のセッ
トとして使用することも可能である。
要が示されている。レジスタ・セット552'は８個のシン
グル・ワード（32ビット）レジスタI0RD、I1RD...I7RD
から構成されている。レジスタ・セット552'は４個のダ
ブル・ワード・レジスタI0RD、I0RD＋１（I4RD）、I1R
D、I1RD＋１（I5RD）...I3RD、I3RD＋１（I7RD）のセッ
トとして使用することも可能である。
本発明の好適実施例によれば、レジスタ・ファイル配
列554内の各レジスタを重複して設ける代わりに、一時
バッファ・レジスタ・セット552内のレジスタは２個のI
FIFOマスタ・レジスタ216、224内のそれぞれの命令の相
対ロケーションに基づいて、レジスタ改名ユニット496
によって参照される。本アーキテクチャ100で実現され
る各命令は、最高２つまでのレジスタまたは１つのダブ
ル・ワード・レジスタを出力として参照して、命令の実
行によって生成されたデータの宛先とすることができ
る。代表例として、命令は１つの出力レジスタだけを参
照する。従って、その位置を第6c図に示しているよう
に、８個の保留中命令のうち１つの出力レジスタを参照
する命令２（I2）の場合は、データ宛先レジスタI2RDが
選択されて、命令の実行によって生成されたデータを受
け入れる。命令I2によって生成されたデータが後続の場
合、例えば、I5によって使用される場合は、I2RDレジス
タにストアされたデータはバス560を経由して転送さ
れ、結果のデータは一時バッファ552に送り返されて、I
5RDで示したレジスタにストアされる。特に、命令I5は
命令I2によって決まるので、命令I5は、I2からの結果デ
ータが得られるまでは実行することができない。しか
し、理解されるように、命令I5は必要とする入力データ
を一時バッファ552'の命令I2のデータ・ロケーションか
ら得れば、命令I2の退避前に実行することが可能であ
る。
列554内の各レジスタを重複して設ける代わりに、一時
バッファ・レジスタ・セット552内のレジスタは２個のI
FIFOマスタ・レジスタ216、224内のそれぞれの命令の相
対ロケーションに基づいて、レジスタ改名ユニット496
によって参照される。本アーキテクチャ100で実現され
る各命令は、最高２つまでのレジスタまたは１つのダブ
ル・ワード・レジスタを出力として参照して、命令の実
行によって生成されたデータの宛先とすることができ
る。代表例として、命令は１つの出力レジスタだけを参
照する。従って、その位置を第6c図に示しているよう
に、８個の保留中命令のうち１つの出力レジスタを参照
する命令２（I2）の場合は、データ宛先レジスタI2RDが
選択されて、命令の実行によって生成されたデータを受
け入れる。命令I2によって生成されたデータが後続の場
合、例えば、I5によって使用される場合は、I2RDレジス
タにストアされたデータはバス560を経由して転送さ
れ、結果のデータは一時バッファ552に送り返されて、I
5RDで示したレジスタにストアされる。特に、命令I5は
命令I2によって決まるので、命令I5は、I2からの結果デ
ータが得られるまでは実行することができない。しか
し、理解されるように、命令I5は必要とする入力データ
を一時バッファ552'の命令I2のデータ・ロケーションか
ら得れば、命令I2の退避前に実行することが可能であ
る。
最後に、命令I2が退避されると、レジスタI2RDからの
データは、退避個所の命令の論理位置から判断されて、
レジスタ・ファイル配列554ないのレジスタ・ロケーシ
ョンに書かれる。すなわち、退避制御ユニット500は、
制御ライン510経由でＥデコード・ユニット490から与え
れたレジスタ参照フィールド・データからレジスタ・フ
ァイル配列内の宛先レジスタのアドレスを判断する。命
令I0-3が退避されると、I4RD−I7RDに入っている値は、
IFIFOユニット264のシフトと同時にシフトされて、I0RD
−I3RDに移される。
データは、退避個所の命令の論理位置から判断されて、
レジスタ・ファイル配列554ないのレジスタ・ロケーシ
ョンに書かれる。すなわち、退避制御ユニット500は、
制御ライン510経由でＥデコード・ユニット490から与え
れたレジスタ参照フィールド・データからレジスタ・フ
ァイル配列内の宛先レジスタのアドレスを判断する。命
令I0-3が退避されると、I4RD−I7RDに入っている値は、
IFIFOユニット264のシフトと同時にシフトされて、I0RD
−I3RDに移される。
命令I2からダブル・ワード結果値が得られる場合は、
さらに複雑になる。本発明の好適実施例によれば、ロケ
ーションI2RDとI6RDの組合わせが、命令I2が退避される
か、さもなければキャンセルまで、その命令から得た結
果データをストアしておくために使用される。好適実施
例では、命令I4-7の実行は、命令0-3のいずれかによる
ダブル・ワード出力の参照がレジスタ改名ユニット496
によって検出された場合には、保留される。これによ
り、一時バッファ552'全体をダブル・ワード・レジスタ
のシングル・ランクとして使用することが可能になる。
命令I0-3が退避されると、一時バッファ552'はシングル
・ワード・レジスタの２ランクとして再び使用すること
ができる。さらに、いずれかの命令I4-7の実行は、ダブ
ル・ワード出力レジスタが必要な場合には、命令が対応
するI0-3にシフトされるまで保留される。
さらに複雑になる。本発明の好適実施例によれば、ロケ
ーションI2RDとI6RDの組合わせが、命令I2が退避される
か、さもなければキャンセルまで、その命令から得た結
果データをストアしておくために使用される。好適実施
例では、命令I4-7の実行は、命令0-3のいずれかによる
ダブル・ワード出力の参照がレジスタ改名ユニット496
によって検出された場合には、保留される。これによ
り、一時バッファ552'全体をダブル・ワード・レジスタ
のシングル・ランクとして使用することが可能になる。
命令I0-3が退避されると、一時バッファ552'はシングル
・ワード・レジスタの２ランクとして再び使用すること
ができる。さらに、いずれかの命令I4-7の実行は、ダブ
ル・ワード出力レジスタが必要な場合には、命令が対応
するI0-3にシフトされるまで保留される。
レジスタ・ファイル配列554の論理的編成は第7a図〜
第7b図に示されている。本発明の好適実施例によれば、
整数データ経路用のレジスタ・ファイル配列554は40個
の32ビット幅レジスタから構成されている。このレジス
タ・セットはレジスタ・セット“A"を構成し、ベース・
レジスタ・セットra［0..23］565、汎用レジスタra［2
4..31］566からなるトップ・セット、および８個の汎用
トラップ・レジスタra［24..31］からなるシャドウ・レ
ジスタ・セットとして編成されている。通常のオペレー
ションでは、汎用レジスタra［0..31］565、566は整数
データ経路用のレジスタ・ファイル配列のアクティブ
“A"レジスタ・セットを構成している。
第7b図に示されている。本発明の好適実施例によれば、
整数データ経路用のレジスタ・ファイル配列554は40個
の32ビット幅レジスタから構成されている。このレジス
タ・セットはレジスタ・セット“A"を構成し、ベース・
レジスタ・セットra［0..23］565、汎用レジスタra［2
4..31］566からなるトップ・セット、および８個の汎用
トラップ・レジスタra［24..31］からなるシャドウ・レ
ジスタ・セットとして編成されている。通常のオペレー
ションでは、汎用レジスタra［0..31］565、566は整数
データ経路用のレジスタ・ファイル配列のアクティブ
“A"レジスタ・セットを構成している。
第7b図に示すように、トラップ・レジスタra［24..3
1］567をスワップしてアクティブ・レジスタ・セット
“A"に移しておけば、レジスタra［0..23］565のアクテ
ィブ・ベース・セットと一緒にアクセスすることが可能
である。“A"レジスタ・セットのこの構成は、割込みの
受信が確認されるか、例外トラップ処理ルーチンが実行
されると、選択される。レジスタ・セット“A"のこの状
態は、割込み許可命令の実行またはトラップからのリタ
ーン命令の実行によって第7a図に示す状態に明示によっ
て戻るまで維持される。
1］567をスワップしてアクティブ・レジスタ・セット
“A"に移しておけば、レジスタra［0..23］565のアクテ
ィブ・ベース・セットと一緒にアクセスすることが可能
である。“A"レジスタ・セットのこの構成は、割込みの
受信が確認されるか、例外トラップ処理ルーチンが実行
されると、選択される。レジスタ・セット“A"のこの状
態は、割込み許可命令の実行またはトラップからのリタ
ーン命令の実行によって第7a図に示す状態に明示によっ
て戻るまで維持される。
アーキテクチャ100によって実現された本発明の好適
実施例では、浮動小数点データ経路は第８図にその概要
を示すように拡張精度レジスタ・ファイル配列572を使
用する。レジスタ・ファイル配列572は、各々が64ビッ
ト幅の32個のレジスタrf［0..31］から構成されてい
る。浮動小数点レジスタ・ファイル572は整数レジスタr
b［0..31］の“B"セットとして論理的に参照することも
可能である。アーキテクチャ100では、この“B"セット
のレジスタは浮動小数点レジスタrf［0..31］の各々の
下位32ビットに相当している。
実施例では、浮動小数点データ経路は第８図にその概要
を示すように拡張精度レジスタ・ファイル配列572を使
用する。レジスタ・ファイル配列572は、各々が64ビッ
ト幅の32個のレジスタrf［0..31］から構成されてい
る。浮動小数点レジスタ・ファイル572は整数レジスタr
b［0..31］の“B"セットとして論理的に参照することも
可能である。アーキテクチャ100では、この“B"セット
のレジスタは浮動小数点レジスタrf［0..31］の各々の
下位32ビットに相当している。
第３のデータ経路を表すものとして、ブール演算子レ
ジスタ・セット574が第９図に示すように設けれてい
る。これは、ブール演算の論理結果をストアする。この
“C"レジスタ・セット574は32個の１ビット・レジスタr
c［0..31］から構成されている。ブール・レジスタ・セ
ット574のオペレーションは、ブール演算の結果をブー
ル・レジスタ・セット574の任意の命令選択レジスタへ
送ることができる点でユニークである。これは、等し
い、等しくない、より大、その他単純なブール状況値な
どの条件を表す１ビット・フラグをストアするシングル
・プロセッサ状況ワード・レジスタを使用するのと対照
的である。
ジスタ・セット574が第９図に示すように設けれてい
る。これは、ブール演算の論理結果をストアする。この
“C"レジスタ・セット574は32個の１ビット・レジスタr
c［0..31］から構成されている。ブール・レジスタ・セ
ット574のオペレーションは、ブール演算の結果をブー
ル・レジスタ・セット574の任意の命令選択レジスタへ
送ることができる点でユニークである。これは、等し
い、等しくない、より大、その他単純なブール状況値な
どの条件を表す１ビット・フラグをストアするシングル
・プロセッサ状況ワード・レジスタを使用するのと対照
的である。
浮動小数点レジスタ・セット572とブール・レジスタ
・セット574は、双方共、第6b図に示す整数一時バッフ
ァ552と同じアーキテクチャの一時バッファによって補
数がとられる。基本的違いは、一時バッファ・レジスタ
の幅が補数をとるレジスタ・ファイル配列572、574の幅
と同じなるように定義されていることである。好適実施
例では、幅はそれぞれ64ビットと１ビットになってい
る。
・セット574は、双方共、第6b図に示す整数一時バッフ
ァ552と同じアーキテクチャの一時バッファによって補
数がとられる。基本的違いは、一時バッファ・レジスタ
の幅が補数をとるレジスタ・ファイル配列572、574の幅
と同じなるように定義されていることである。好適実施
例では、幅はそれぞれ64ビットと１ビットになってい
る。
多数の追加の特殊レジスタが、レジスタ配列472に少
なくとも論理的に存在している。第7c図に示すように、
レジスタ配列472に物理的に存在するレジスタはカーネ
ル・スタック・ポインタ（kernel stack pointer）56
8、プロセッサ状態レジスタ（PSR）569、旧プロセッサ
状態レジスタ（PPSR）570および８個の一時プロセッサ
状態レジスタの配列（tPSR［0..7］571）からなってい
る。残りの特殊レジスタはアーキテクチャ100の各所に
分散している。特殊アドレスおよびデータ・バス354は
データを選択して、特殊レジスタおよび“A"と“B"レジ
スタ・セット間で転送するためのものである。特殊レジ
スタ移動命令は“A"または“B"レジスタ・セットからレ
ジスタを選択し、転送の方向を選択し、特殊レジスタの
アドレスIDを指定するためのものである。
なくとも論理的に存在している。第7c図に示すように、
レジスタ配列472に物理的に存在するレジスタはカーネ
ル・スタック・ポインタ（kernel stack pointer）56
8、プロセッサ状態レジスタ（PSR）569、旧プロセッサ
状態レジスタ（PPSR）570および８個の一時プロセッサ
状態レジスタの配列（tPSR［0..7］571）からなってい
る。残りの特殊レジスタはアーキテクチャ100の各所に
分散している。特殊アドレスおよびデータ・バス354は
データを選択して、特殊レジスタおよび“A"と“B"レジ
スタ・セット間で転送するためのものである。特殊レジ
スタ移動命令は“A"または“B"レジスタ・セットからレ
ジスタを選択し、転送の方向を選択し、特殊レジスタの
アドレスIDを指定するためのものである。
カーネル・スタック・ポインタ・レジスタとプロセッ
サ状態レジスタは、他の特殊レジスタとは異なってい
る。カーネル・スタック・ポインタは、カーネル状態に
あるとき、標準のレジスタ間移動命令を実行することに
よってアクセス可能である。一時プロセッサ状態レジス
タは直接にアクセスすることはできない。その代わり
に、このレジスタ配列はプロセッサ状態レジスタの値を
伝播して、順序外で実行される命令で使用できるように
する継承メカニズム（inheritance mechanism）を実現
するために使用される。初期伝播値はプロセッサ状態レ
ジスタの値である。つまり、最後に退避された命令から
得た値である。この初期値は一時プロセッサ状態レジス
タから前方向に伝播され、順序外で実行される命令が対
応する位置にある一時プロセッサ状態レジスタ内の値を
アクセスできるようにする。命令が依存し、変更できる
条件コード・ビットは、その命令がもつ特性によって定
義される。命令が依存関係、レジスタまたは条件コード
によって制約されないことが、レジスタ依存関係チェッ
カ・ユニット494とキャリー依存関係チェッカ492によっ
て判断された場合は、命令は順序外で実行することがで
きる。プロセッサ状態レジスタの条件コード・ビットの
変更は論理的に対応する一時プロセッサ状態レジスタに
指示される。具体的には、変更の可能性があるビットだ
けが一時プロセッサ状態レジスタに入っている値に適用
され、上位のすべての一時プロセッサ状態レジスタに伝
播される。その結果、順序外で実行されるすべての命令
は介在するPSR変更命令によって適切に変更されたプロ
セッサ状態レジスタ値から実行される。命令が退避され
たときは、対応する一時プロセッサ状態レジスタ値だけ
がPSRレジスタ569に転送される。
サ状態レジスタは、他の特殊レジスタとは異なってい
る。カーネル・スタック・ポインタは、カーネル状態に
あるとき、標準のレジスタ間移動命令を実行することに
よってアクセス可能である。一時プロセッサ状態レジス
タは直接にアクセスすることはできない。その代わり
に、このレジスタ配列はプロセッサ状態レジスタの値を
伝播して、順序外で実行される命令で使用できるように
する継承メカニズム（inheritance mechanism）を実現
するために使用される。初期伝播値はプロセッサ状態レ
ジスタの値である。つまり、最後に退避された命令から
得た値である。この初期値は一時プロセッサ状態レジス
タから前方向に伝播され、順序外で実行される命令が対
応する位置にある一時プロセッサ状態レジスタ内の値を
アクセスできるようにする。命令が依存し、変更できる
条件コード・ビットは、その命令がもつ特性によって定
義される。命令が依存関係、レジスタまたは条件コード
によって制約されないことが、レジスタ依存関係チェッ
カ・ユニット494とキャリー依存関係チェッカ492によっ
て判断された場合は、命令は順序外で実行することがで
きる。プロセッサ状態レジスタの条件コード・ビットの
変更は論理的に対応する一時プロセッサ状態レジスタに
指示される。具体的には、変更の可能性があるビットだ
けが一時プロセッサ状態レジスタに入っている値に適用
され、上位のすべての一時プロセッサ状態レジスタに伝
播される。その結果、順序外で実行されるすべての命令
は介在するPSR変更命令によって適切に変更されたプロ
セッサ状態レジスタ値から実行される。命令が退避され
たときは、対応する一時プロセッサ状態レジスタ値だけ
がPSRレジスタ569に転送される。
その他の特殊レジスタは表IIに説明されている。
２） 整数データ経路の詳細
本発明の好適実施例に従って構築されるIEU 104の整
数データ経路は第10図に示されている。説明の便宜上、
整数データ経路580と結ばれる多数の制御経路は図には
示していない。これらの接続関係は第５図を参照して説
明したとおりである。
数データ経路は第10図に示されている。説明の便宜上、
整数データ経路580と結ばれる多数の制御経路は図には
示していない。これらの接続関係は第５図を参照して説
明したとおりである。
データ経路580の入力データは位置合わせユニット58
2、584および整数ロード／ストア・ユニット586から得
られる。整数即値（integer immediate）データ値は、
最初は命令埋込み（embedded）データ・フィールドとし
て与えられ、バス588経由でオペランド・ユニット470か
ら得られる。位置合わせユニット582は整数データ値を
隔離し、その結果値を出力バス590を経由してマルチプ
レクサ592へ送られる。マルチプレクサ592への別の入力
は特殊レジスタ・アドレスとデータ・バス354である。
2、584および整数ロード／ストア・ユニット586から得
られる。整数即値（integer immediate）データ値は、
最初は命令埋込み（embedded）データ・フィールドとし
て与えられ、バス588経由でオペランド・ユニット470か
ら得られる。位置合わせユニット582は整数データ値を
隔離し、その結果値を出力バス590を経由してマルチプ
レクサ592へ送られる。マルチプレクサ592への別の入力
は特殊レジスタ・アドレスとデータ・バス354である。
命令ストリームから得られる即値（immediate）オペ
ランドも、データ・バス594経由でオペランド・ユニッ
ト470から得られる。これらの値は、出力バス596上に送
出される前に、位置合わせユニット584によって再度右
寄せされる。
ランドも、データ・バス594経由でオペランド・ユニッ
ト470から得られる。これらの値は、出力バス596上に送
出される前に、位置合わせユニット584によって再度右
寄せされる。
整数ロード／ストア・ユニット586は外部データ・バ
ス598を通してCCU 106と双方向でやりとりする。IEU 10
4へのインバウンド・データは整数ロード／ストア・ユ
ニット586から入力データ・バス600を経由して入力ラッ
チ602へ転送される。マルチプレクサ592とラッチ602か
らの出力データは、マルチプレクサ608のマルチプレク
サ入力バス604、606上に送出される。機能ユニット出力
バス482'からのデータもマルチプレクサ608に送られ
る。このマルチプレクサ608はアーキテクチャ100の好適
実施例では、データを同時に出力マルチプレクサ・バス
610へ送る２つの通路を備えている。さらに、マルチプ
レクサ608を通るデータ転送は、システム・クロックの
各半サイクル以内に完了することができる。本アーキテ
クチャ100で実現される大部分の命令は、１つの宛先レ
ジスタを利用するので、最大４つまでの命令によって各
システム・クロック・サイクルの間データを一時バッフ
ァ612へ送ることができる。
ス598を通してCCU 106と双方向でやりとりする。IEU 10
4へのインバウンド・データは整数ロード／ストア・ユ
ニット586から入力データ・バス600を経由して入力ラッ
チ602へ転送される。マルチプレクサ592とラッチ602か
らの出力データは、マルチプレクサ608のマルチプレク
サ入力バス604、606上に送出される。機能ユニット出力
バス482'からのデータもマルチプレクサ608に送られ
る。このマルチプレクサ608はアーキテクチャ100の好適
実施例では、データを同時に出力マルチプレクサ・バス
610へ送る２つの通路を備えている。さらに、マルチプ
レクサ608を通るデータ転送は、システム・クロックの
各半サイクル以内に完了することができる。本アーキテ
クチャ100で実現される大部分の命令は、１つの宛先レ
ジスタを利用するので、最大４つまでの命令によって各
システム・クロック・サイクルの間データを一時バッフ
ァ612へ送ることができる。
一時バッファ612からのデータは一時レジスタ出力バ
ス616を経由して整数レジスタ・ファイル配列614へ、あ
るいは代替一時バッファ・レジスタ・バス618を経由し
て出力マルチプレクサ620へ転送することができる。整
数レジスタ配列出力バス622は整数レジスタ・データを
マルチプレクサ620へ転送することができる。一時バッ
ファ612と整数レジスタ・ファイル配列614に接続された
出力バスは、それぞれ５個のレジスタ値を同時に出力す
ることを可能にする。つまり、合計５個までのソース・
レジスタを参照する２つの命令を同時に出すことができ
る。一時バッファ612、レジスタ・ファイル配列614およ
びマルチプレクサ620は、アウトバウンド・レジスタ・
データの転送を半システム・クロック・サイクルごとに
行うことを可能にする。従って、最高４個までの整数お
よび浮動小数点命令を各クロック・サイクルの間に出す
ことができる。
ス616を経由して整数レジスタ・ファイル配列614へ、あ
るいは代替一時バッファ・レジスタ・バス618を経由し
て出力マルチプレクサ620へ転送することができる。整
数レジスタ配列出力バス622は整数レジスタ・データを
マルチプレクサ620へ転送することができる。一時バッ
ファ612と整数レジスタ・ファイル配列614に接続された
出力バスは、それぞれ５個のレジスタ値を同時に出力す
ることを可能にする。つまり、合計５個までのソース・
レジスタを参照する２つの命令を同時に出すことができ
る。一時バッファ612、レジスタ・ファイル配列614およ
びマルチプレクサ620は、アウトバウンド・レジスタ・
データの転送を半システム・クロック・サイクルごとに
行うことを可能にする。従って、最高４個までの整数お
よび浮動小数点命令を各クロック・サイクルの間に出す
ことができる。
マルチプレクサ620はアウトバウンド・レジスタデー
タ値をレジスタ・ファイル配列614から、あるいは一時
バッファ612から直接に選択する働きをする。これによ
り、以前に順序外で実行された命令に依存する順序外実
行命令をIEU 104によって実行させることができる。こ
れにより、保留状態の命令を順序外で実行することによ
ってIEU整数データ経路の実行スループット能力を最大
化すると共に、順序外のデータ結果を、実行され退避さ
れた命令から得たデータ結果から正確に分離するという
２目標を容易に達成することができる。マシンの正確な
状態を復元する必要のあるような割込みや他の例外条件
が起こると、本発明によれば、一時バッファ612に存在
するデータ値を簡単にクリアすることができる。従っ
て、レジスタ・ファイル配列614は、割込みまたは他の
例外条件が発生する以前に完了し、退避された命令の実
行によってのみ得られたデータ値を正確に収めたままに
なっている。
タ値をレジスタ・ファイル配列614から、あるいは一時
バッファ612から直接に選択する働きをする。これによ
り、以前に順序外で実行された命令に依存する順序外実
行命令をIEU 104によって実行させることができる。こ
れにより、保留状態の命令を順序外で実行することによ
ってIEU整数データ経路の実行スループット能力を最大
化すると共に、順序外のデータ結果を、実行され退避さ
れた命令から得たデータ結果から正確に分離するという
２目標を容易に達成することができる。マシンの正確な
状態を復元する必要のあるような割込みや他の例外条件
が起こると、本発明によれば、一時バッファ612に存在
するデータ値を簡単にクリアすることができる。従っ
て、レジスタ・ファイル配列614は、割込みまたは他の
例外条件が発生する以前に完了し、退避された命令の実
行によってのみ得られたデータ値を正確に収めたままに
なっている。
マルチプレクサ620の各半システム・サイクル・オペ
レーション時に選択されたレジスタ・データ値は最高５
つまでがマルチプレクサ出力バス624を経由して整数バ
イパス・ユニット626へ送られる。このバイパス・ユニ
ット626は、基本的に、マルチプレクサが並列の配列か
らなり、その入力のいずれかに現れたデータをその出力
のいずれかへ送ることができる。バイパス・ユニット62
6の入力は、マルチプレクサ592から出力バス604を経由
する特殊レジスタ・アドレス指定データ値または即値の
整数値、バス624上に送出される最高５つまでのレジス
タ・データ値、整数ロード／ストア・ユニット586から
ダブル整数バス600を経由するロード・オペランド・デ
ータ、その出力バス596を経由して位置合わせユニット5
84から得た即値オペランド値、最後に、機能ユニット出
力バス482からのバイパス・データ経路からなってい
る。このバイパス経路とデータ・バス482はシステム・
クロック・サイクルごとに４個のレジスタ値を同時に転
送することができる。
レーション時に選択されたレジスタ・データ値は最高５
つまでがマルチプレクサ出力バス624を経由して整数バ
イパス・ユニット626へ送られる。このバイパス・ユニ
ット626は、基本的に、マルチプレクサが並列の配列か
らなり、その入力のいずれかに現れたデータをその出力
のいずれかへ送ることができる。バイパス・ユニット62
6の入力は、マルチプレクサ592から出力バス604を経由
する特殊レジスタ・アドレス指定データ値または即値の
整数値、バス624上に送出される最高５つまでのレジス
タ・データ値、整数ロード／ストア・ユニット586から
ダブル整数バス600を経由するロード・オペランド・デ
ータ、その出力バス596を経由して位置合わせユニット5
84から得た即値オペランド値、最後に、機能ユニット出
力バス482からのバイパス・データ経路からなってい
る。このバイパス経路とデータ・バス482はシステム・
クロック・サイクルごとに４個のレジスタ値を同時に転
送することができる。
データはバイパス・ユニット626から浮動小数点デー
タ・バスに接続された整数バイパス・バス628上に出力
されて、最高５つまでのレジスタ・データ値を同時に転
送する機能をもつ２つのオペランド・データ・バスと、
整数ロード／ストア・ユニット586へデータを送るため
に使用されるストア・データ・バス632へ送られる。
タ・バスに接続された整数バイパス・バス628上に出力
されて、最高５つまでのレジスタ・データ値を同時に転
送する機能をもつ２つのオペランド・データ・バスと、
整数ロード／ストア・ユニット586へデータを送るため
に使用されるストア・データ・バス632へ送られる。
機能ユニット分配バス480はルータ・ユニット634のオ
ペレーションを通して実現されている。また、ルータ・
ユニット634はその入力から受信された５個のレジスタ
値を整数データ通路に設けられた機能ユニットへ送るこ
とを可能にする並列のマルチプレクサ配列によって実現
される。具体的には、ルータ・ユニット634はバイパス
・ユニット626からバス630を経由して送られてきた５個
のレジスタ・データ値、アドレス・バス352を経由して
送られてきた現IF_PCアドレス値、PC制御ユニット362に
よって判断され、ライン378'上に送出された制御フロー
・オフセット値を受信する。ルータ・ユニット634は、
浮動小数点データ経路内に設けられたバイパス・ユニッ
トから取り出されたオペランド・データ値をデータ・バ
ス636を経由して受信することもできる（オプショ
ン）。
ペレーションを通して実現されている。また、ルータ・
ユニット634はその入力から受信された５個のレジスタ
値を整数データ通路に設けられた機能ユニットへ送るこ
とを可能にする並列のマルチプレクサ配列によって実現
される。具体的には、ルータ・ユニット634はバイパス
・ユニット626からバス630を経由して送られてきた５個
のレジスタ・データ値、アドレス・バス352を経由して
送られてきた現IF_PCアドレス値、PC制御ユニット362に
よって判断され、ライン378'上に送出された制御フロー
・オフセット値を受信する。ルータ・ユニット634は、
浮動小数点データ経路内に設けられたバイパス・ユニッ
トから取り出されたオペランド・データ値をデータ・バ
ス636を経由して受信することもできる（オプショ
ン）。
ルータ・ユニット634によって受信されたレジスタ・
データ値は、特殊レジスタ・アドレスおよびデータ・バ
ス354上を転送されて、機能ユニット640、642、644へ送
られる。具体的には、ルータ・ユニット634は最高３つ
までのレジスタ・オペランド値をルータ出力バス646、6
48、650を経由して機能ユニット640、642、644の各々へ
送る機能を備えている。本アーキテクチャ100の一般的
アーキテクチャによれば、最高２つまでの命令を同時に
機能ユニット640、642、644に対して出すことが可能で
ある。本発明の好適実施例によれば、３つの専用整数機
能ユニットに、それぞれプログラマブル・シフト機能と
２つの算術演算ロジック・ユニット機能をもたせること
ができる。
データ値は、特殊レジスタ・アドレスおよびデータ・バ
ス354上を転送されて、機能ユニット640、642、644へ送
られる。具体的には、ルータ・ユニット634は最高３つ
までのレジスタ・オペランド値をルータ出力バス646、6
48、650を経由して機能ユニット640、642、644の各々へ
送る機能を備えている。本アーキテクチャ100の一般的
アーキテクチャによれば、最高２つまでの命令を同時に
機能ユニット640、642、644に対して出すことが可能で
ある。本発明の好適実施例によれば、３つの専用整数機
能ユニットに、それぞれプログラマブル・シフト機能と
２つの算術演算ロジック・ユニット機能をもたせること
ができる。
ALU0機能ユニット644、ALU1機能ユニット642およびシ
フタ機能ユニット640はそれぞれの出力レジスタ・デー
タを機能ユニット・バス482'上に送出する。ALU0とシフ
タ機能ユニット644、640から得た出力データも浮動小数
点データ経路に接続された共用整数機能ユニット・バス
650上に送出される。類似の浮動小数点機能ユニット出
力値データ・バス652が浮動小数点データ経路から機能
ユニット出力バス482'へ設けられている。
フタ機能ユニット640はそれぞれの出力レジスタ・デー
タを機能ユニット・バス482'上に送出する。ALU0とシフ
タ機能ユニット644、640から得た出力データも浮動小数
点データ経路に接続された共用整数機能ユニット・バス
650上に送出される。類似の浮動小数点機能ユニット出
力値データ・バス652が浮動小数点データ経路から機能
ユニット出力バス482'へ設けられている。
ALU0機能ユニット644はIFU 102のプリフェッチ操作と
整数ロード／ストア・ユニット586のデータ操作の両方
をサポートするために仮想アドレス値を生成する場合に
も使用される。ALU0機能ユニット644によって計算され
た仮想アドレス値はIFU 102のターゲット・アドレス・
バス346とCCU 106の両方に接続された出力バス654上に
送出され、実行ユニットの物理アドレス（EX PADDR）が
得られる。ラッチ656は、ALU0機能ユニット644によって
生成されたアドレスの仮想化部分をストアするためのも
のである。アドレスのこの仮想化部分は出力バス658上
に送出されて、VMU 108へ送られる。
整数ロード／ストア・ユニット586のデータ操作の両方
をサポートするために仮想アドレス値を生成する場合に
も使用される。ALU0機能ユニット644によって計算され
た仮想アドレス値はIFU 102のターゲット・アドレス・
バス346とCCU 106の両方に接続された出力バス654上に
送出され、実行ユニットの物理アドレス（EX PADDR）が
得られる。ラッチ656は、ALU0機能ユニット644によって
生成されたアドレスの仮想化部分をストアするためのも
のである。アドレスのこの仮想化部分は出力バス658上
に送出されて、VMU 108へ送られる。
３） 浮動小数点データ経路の詳細
次に、第11図は浮動小数点データ経路を示したもので
ある。初期データは、この場合も、即値整数オペランド
・バス588、即値オペランド・バス594および特殊レジス
タ・アドレス・データ・バス354を含む、複数のソース
から受信される。外部データの最終的ソースは外部デー
タ・バス598を通してCCU 106に接続された浮動小数点ロ
ード／ストア・ユニット622である。
ある。初期データは、この場合も、即値整数オペランド
・バス588、即値オペランド・バス594および特殊レジス
タ・アドレス・データ・バス354を含む、複数のソース
から受信される。外部データの最終的ソースは外部デー
タ・バス598を通してCCU 106に接続された浮動小数点ロ
ード／ストア・ユニット622である。
即値整数オペランドは、位置合わせ出力データ・バス
668を経由してマルチプレクサ666に渡す前に整数データ
・フィールドを右寄せする働きをする位置合わせユニッ
ト664によって受信される。マルチプレクサ666は特殊レ
ジスタ・アドレス・データ・バス354も受信する。即値
オペランドは第２の位置合わせユニット670へ送られ、
右寄せされてから出力バス672上に送出される。浮動小
数点ロード／ストア・ユニット662からのインバウンド
・データ（inbound data）は、ロード・データ・バス67
6からラッチ674によって受信される。マルチプレクサ66
6、ラッチ674および機能ユニット・データ・リターン・
バス482"からのデータはマルチプレクサ678の入力から
受信される。マルチプレクサ678は選択可能なデータ経
路を備え、２つのレジスタ・データ値がシステム・クロ
ックの半サイクルごとに、マルチプレクサ出力バス682
を経由して一時バッファ680に書き込まれることを可能
にする。一時バッファ680は第6b図に示す一時バッファ5
52'と論理的に同じレジスタ・セットを備えている。一
時バッファ680はさらに、最高５個までのレジスタ・デ
ータ値を一時バッファ680から読み取って、データ・バ
ス686を経由して浮動小数点レジスタ・ファイル配列684
と、出力データ・バス690を経由して出力マルチプレク
サ688へ送ることができる。マルチプレクサ688は、デー
タ・バス692を経由して、浮動小数点ファイル配列684か
ら最高５個までのレジスタ・データ値も同時に受信す
る。マルチプレクサ688は最高５個までのレジスタ・デ
ータ値を選択して、データ・バス696を経由してバイパ
ス・ユニット694へ同時に転送する働きをする。バイパ
ス・ユニット694は、データ・バス672、マルチプレクサ
666からの出力データ・バス698、ロード・データ・バス
676および機能ユニット・データ・リターン・バス482"
のバイパス延長部分を経由して、位置合わせユニット67
0から与えられた即値オペランド値も受信する。バイパ
ス・ユニット694は最高５個までのレジスタ・オペラン
ド・データ値を同時に選択して、バイパス・ユニット出
力バス700、浮動小数点ロード／ストア・ユニット662に
接続されたストア・データ・バス702、および整数デー
タ経路580のルータ・ユニット634に接続された浮動小数
点バイパス・バス636上に出力するように働く。
668を経由してマルチプレクサ666に渡す前に整数データ
・フィールドを右寄せする働きをする位置合わせユニッ
ト664によって受信される。マルチプレクサ666は特殊レ
ジスタ・アドレス・データ・バス354も受信する。即値
オペランドは第２の位置合わせユニット670へ送られ、
右寄せされてから出力バス672上に送出される。浮動小
数点ロード／ストア・ユニット662からのインバウンド
・データ（inbound data）は、ロード・データ・バス67
6からラッチ674によって受信される。マルチプレクサ66
6、ラッチ674および機能ユニット・データ・リターン・
バス482"からのデータはマルチプレクサ678の入力から
受信される。マルチプレクサ678は選択可能なデータ経
路を備え、２つのレジスタ・データ値がシステム・クロ
ックの半サイクルごとに、マルチプレクサ出力バス682
を経由して一時バッファ680に書き込まれることを可能
にする。一時バッファ680は第6b図に示す一時バッファ5
52'と論理的に同じレジスタ・セットを備えている。一
時バッファ680はさらに、最高５個までのレジスタ・デ
ータ値を一時バッファ680から読み取って、データ・バ
ス686を経由して浮動小数点レジスタ・ファイル配列684
と、出力データ・バス690を経由して出力マルチプレク
サ688へ送ることができる。マルチプレクサ688は、デー
タ・バス692を経由して、浮動小数点ファイル配列684か
ら最高５個までのレジスタ・データ値も同時に受信す
る。マルチプレクサ688は最高５個までのレジスタ・デ
ータ値を選択して、データ・バス696を経由してバイパ
ス・ユニット694へ同時に転送する働きをする。バイパ
ス・ユニット694は、データ・バス672、マルチプレクサ
666からの出力データ・バス698、ロード・データ・バス
676および機能ユニット・データ・リターン・バス482"
のバイパス延長部分を経由して、位置合わせユニット67
0から与えられた即値オペランド値も受信する。バイパ
ス・ユニット694は最高５個までのレジスタ・オペラン
ド・データ値を同時に選択して、バイパス・ユニット出
力バス700、浮動小数点ロード／ストア・ユニット662に
接続されたストア・データ・バス702、および整数デー
タ経路580のルータ・ユニット634に接続された浮動小数
点バイパス・バス636上に出力するように働く。
浮動小数点ルータ・ユニット704は、バイパス・ユニ
ット出力バス700と整数データ経路バイパス・バス628と
それぞれの機能ユニット712、714、716に接続された機
能ユニット入力バス706、708、710との間で同時にデー
タ経路を選択できる機能を備えている。アーキテクチャ
100の好適実施例による入力バス706、708、710の各々
は、最高３個までのレジスタ・オペランド・データ値を
機能ユニット712、714、716の各々へ同時に転送するこ
とが可能である。これらの機能ユニット712、714、716
の出力バスは機能ユニット・データ・リターン・バス48
2"に結合され、データをレジスタ・ファイル入力マルチ
プレクサ678へ戻すようになっている。整数データ経路
機能ユニット出力バス650を、機能ユニット・データ・
リターン・バス482"に接続するために設けることも可能
である。本発明のアーキテクチャ100によれば、マルチ
プレクサ機能ユニット712と浮動小数点ALU 714の機能ユ
ニット出力バスを浮動小数点データ経路機能ユニット・
バス652を経由して整数データ経路500の機能ユニット・
データ・リターン・バス482'に接続することが可能であ
る。
ット出力バス700と整数データ経路バイパス・バス628と
それぞれの機能ユニット712、714、716に接続された機
能ユニット入力バス706、708、710との間で同時にデー
タ経路を選択できる機能を備えている。アーキテクチャ
100の好適実施例による入力バス706、708、710の各々
は、最高３個までのレジスタ・オペランド・データ値を
機能ユニット712、714、716の各々へ同時に転送するこ
とが可能である。これらの機能ユニット712、714、716
の出力バスは機能ユニット・データ・リターン・バス48
2"に結合され、データをレジスタ・ファイル入力マルチ
プレクサ678へ戻すようになっている。整数データ経路
機能ユニット出力バス650を、機能ユニット・データ・
リターン・バス482"に接続するために設けることも可能
である。本発明のアーキテクチャ100によれば、マルチ
プレクサ機能ユニット712と浮動小数点ALU 714の機能ユ
ニット出力バスを浮動小数点データ経路機能ユニット・
バス652を経由して整数データ経路500の機能ユニット・
データ・リターン・バス482'に接続することが可能であ
る。
４） ブール・レジスタ・データ経路の詳細
ブール演算データ経路720は第12図に示されている。
このデータ経路720は基本的に２種類の命令の実行をサ
ポートするために利用される。最初のタイプは、オペラ
ンド比較命令であり、この命令では、整数レジスタ・セ
ットと浮動小数点レジスタ・セットから選択された、あ
るいは即値オペランドとして与えられた２つのオペラン
ドが、ALU機能ユニットの１つで整数と浮動小数点デー
タ経路を減算することによって比較される。この比較
は、ALU機能ユニット642、644、714、716のいずれかに
よる減算によって行われ、その結果の符号とゼロ状況ビ
ットは入力セレクタと比較演算子結合ユニット722へ送
られる。このユニット722は、制御信号を指定した命令
をＥデコード・ユニット490から受け取ると、ALU機能ユ
ニット642、644、714、716の出力を選択し、符号および
ゼロ・ビットを結合し、ブール比較結果値を抽出する。
出力バス723を通して比較演算の結果を入力マルチプレ
クサ726とバイパス・ユニット742へ同時に転送すること
ができる。整数および浮動小数点データ経路と同じよう
に、バイパス・ユニット742は並列のマルチプレクサ配
列として実現され、バイパス・ユニット742の入力間で
複数のデータ経路を選択して、複数の出力と結ぶことが
できる。バイパス・ユニット742の他の入力はブール演
算結果リターン・データ・バス724とデータ・バス744上
の２つのブール・オペランドからなっている。バイパス
・ユニット742は、最高２つまでの同時に実行中のブー
ル命令を表したブール・オペランドを、オペランド・バ
ス748を経由してブール演算機能ユニット746へ転送する
ことができる。また、バイパス・ユニット746は最高２
個までのシングル・ビット・ブール・オペランド・ビッ
ト（CF0、CF1）を制御フロー結果制御ライン750、752を
経由して同時に転送することができる。
このデータ経路720は基本的に２種類の命令の実行をサ
ポートするために利用される。最初のタイプは、オペラ
ンド比較命令であり、この命令では、整数レジスタ・セ
ットと浮動小数点レジスタ・セットから選択された、あ
るいは即値オペランドとして与えられた２つのオペラン
ドが、ALU機能ユニットの１つで整数と浮動小数点デー
タ経路を減算することによって比較される。この比較
は、ALU機能ユニット642、644、714、716のいずれかに
よる減算によって行われ、その結果の符号とゼロ状況ビ
ットは入力セレクタと比較演算子結合ユニット722へ送
られる。このユニット722は、制御信号を指定した命令
をＥデコード・ユニット490から受け取ると、ALU機能ユ
ニット642、644、714、716の出力を選択し、符号および
ゼロ・ビットを結合し、ブール比較結果値を抽出する。
出力バス723を通して比較演算の結果を入力マルチプレ
クサ726とバイパス・ユニット742へ同時に転送すること
ができる。整数および浮動小数点データ経路と同じよう
に、バイパス・ユニット742は並列のマルチプレクサ配
列として実現され、バイパス・ユニット742の入力間で
複数のデータ経路を選択して、複数の出力と結ぶことが
できる。バイパス・ユニット742の他の入力はブール演
算結果リターン・データ・バス724とデータ・バス744上
の２つのブール・オペランドからなっている。バイパス
・ユニット742は、最高２つまでの同時に実行中のブー
ル命令を表したブール・オペランドを、オペランド・バ
ス748を経由してブール演算機能ユニット746へ転送する
ことができる。また、バイパス・ユニット746は最高２
個までのシングル・ビット・ブール・オペランド・ビッ
ト（CF0、CF1）を制御フロー結果制御ライン750、752を
経由して同時に転送することができる。
ブール演算データ経路の残り部分は、比較結果バス72
3とブール結果バス724上に送出された比較およびブール
演算結果値を、その入力として受信する入力マルチプレ
クサ726を含んでいる。このバス724は最高２個までのブ
ール結果ビットを同時にマルチプレクサ726へ転送する
ことができる。さらに、最高２個までの比較結果ビット
をバス723を経由してマルチプレクサ726へ転送すること
ができる。マルチプレクサ726はマルチプレクサの入力
端に現れた任意の２個の信号ビットをマルチプレクサの
出力端を経由して、システム・クロックの各半サイクル
時にブール演算一時バッファ728へ転送することができ
る。一時バッファ728は、２つの重要な点が異なること
を除けば、第6b図に示した一時バッファ752'と論理的に
同じである。第１の相違点は、一時バッファ728内の各
レジスタ・エントリがシングル・ビットからなることで
ある。第２の相違点は、８個の保留中命令スロットの各
々に１つのレジスタだけが設けられていることである。
これは、ブール演算の結果全部が定義によって１つの結
果ビットによって定義されるためである。
3とブール結果バス724上に送出された比較およびブール
演算結果値を、その入力として受信する入力マルチプレ
クサ726を含んでいる。このバス724は最高２個までのブ
ール結果ビットを同時にマルチプレクサ726へ転送する
ことができる。さらに、最高２個までの比較結果ビット
をバス723を経由してマルチプレクサ726へ転送すること
ができる。マルチプレクサ726はマルチプレクサの入力
端に現れた任意の２個の信号ビットをマルチプレクサの
出力端を経由して、システム・クロックの各半サイクル
時にブール演算一時バッファ728へ転送することができ
る。一時バッファ728は、２つの重要な点が異なること
を除けば、第6b図に示した一時バッファ752'と論理的に
同じである。第１の相違点は、一時バッファ728内の各
レジスタ・エントリがシングル・ビットからなることで
ある。第２の相違点は、８個の保留中命令スロットの各
々に１つのレジスタだけが設けられていることである。
これは、ブール演算の結果全部が定義によって１つの結
果ビットによって定義されるためである。
一時バッファ728は最高４個までの出力オペランド値
を同時に出力する。これにより、各々２つのソース・レ
ジスタへのアクセスを必要とする２個のブール命令を同
時に実行させることができる。４個のブール・レジスタ
値はシステム・クロックの各半サイクルごとにオペラン
ド・バス736上に送出し、マルチプレクサ738へあるいは
ブール・オペランド・データ・バス734を経由してブー
ル・レジスタ・ファイル配列732へ転送することができ
る。ブール・レジスタ・ファイル配列732は、第９図に
論理的に示すように、１個の32ビット幅データ・レジス
タであり、任意に組み合わせた最高４個までのシングル
・ビット・ロケーションを、一時バッファ728からのデ
ータで修正し、システム・クロックの各半サイクルごと
にブール・レジスタ・ファイル配列732から読み取って
出力バス740上に送出することができる。マルチプレク
サ738はバス736、740経由でその出力端から受信したブ
ール・オペランドの任意のペアを、オペランド出力バス
744上に送出してバイパス・ユニット742へ転送する。
を同時に出力する。これにより、各々２つのソース・レ
ジスタへのアクセスを必要とする２個のブール命令を同
時に実行させることができる。４個のブール・レジスタ
値はシステム・クロックの各半サイクルごとにオペラン
ド・バス736上に送出し、マルチプレクサ738へあるいは
ブール・オペランド・データ・バス734を経由してブー
ル・レジスタ・ファイル配列732へ転送することができ
る。ブール・レジスタ・ファイル配列732は、第９図に
論理的に示すように、１個の32ビット幅データ・レジス
タであり、任意に組み合わせた最高４個までのシングル
・ビット・ロケーションを、一時バッファ728からのデ
ータで修正し、システム・クロックの各半サイクルごと
にブール・レジスタ・ファイル配列732から読み取って
出力バス740上に送出することができる。マルチプレク
サ738はバス736、740経由でその出力端から受信したブ
ール・オペランドの任意のペアを、オペランド出力バス
744上に送出してバイパス・ユニット742へ転送する。
ブール演算機能ユニット746は２個のソース値につい
てブール演算を幅広く実行する機能を備えている。比較
命令の場合には、ソース値は整数および浮動小数点レジ
スタ・セットのいずれかから得たペアのオペランドとIE
U 104へ送られる任意の即値オペランドであり、ブール
命令の場合は、ブール・レジスタ・オペランドの任意の
２つである。表IIIと表IVは、本発明のアーキテクチャ1
00の好適実施例における論理比較演算を示すものであ
る。表Ｖは本発明のアーキテクチャ100の好適実施例に
おける直接ブール演算を示すものである。表III−Ｖに
示されている命令条件コードと機能コードは対応する命
令のセグメントを表している。また、命令はペアのソー
ス・オペランド・レジスタと、対応するブール演算結果
をストアするための宛先ブール・レジスタを指定する。
てブール演算を幅広く実行する機能を備えている。比較
命令の場合には、ソース値は整数および浮動小数点レジ
スタ・セットのいずれかから得たペアのオペランドとIE
U 104へ送られる任意の即値オペランドであり、ブール
命令の場合は、ブール・レジスタ・オペランドの任意の
２つである。表IIIと表IVは、本発明のアーキテクチャ1
00の好適実施例における論理比較演算を示すものであ
る。表Ｖは本発明のアーキテクチャ100の好適実施例に
おける直接ブール演算を示すものである。表III−Ｖに
示されている命令条件コードと機能コードは対応する命
令のセグメントを表している。また、命令はペアのソー
ス・オペランド・レジスタと、対応するブール演算結果
をストアするための宛先ブール・レジスタを指定する。
Ｂ） ロード／ストア制御ユニット
第13図はロード／ストア・ユニット760の例を示した
ものである。データ経路580、660に別々に示されている
が、ロード／ストア・ユニット586、662は１つの共用ロ
ード／ストア・ユニット760として実現するのが好まし
い。それぞれのデータ経路580、660からのインタフェー
スはアドレス・バス762およびロードとストア・データ
・バス764（600、676）、766（632、702）を経由してい
る。
ものである。データ経路580、660に別々に示されている
が、ロード／ストア・ユニット586、662は１つの共用ロ
ード／ストア・ユニット760として実現するのが好まし
い。それぞれのデータ経路580、660からのインタフェー
スはアドレス・バス762およびロードとストア・データ
・バス764（600、676）、766（632、702）を経由してい
る。
ロード／ストア・ユニット760によって使用されるア
ドレスは、IFU 102およびIEU 104の残り部分で使用され
る仮想アドレスとは対称的に、物理アドレスである。IF
U 102は仮想アドレスで動作し、CCU 106とVMU 108間の
調整に依存して物理アドレスを生成するのに対し、IEU
104ではロード／ストア・ユニット760を物理アドレス・
モードで直接に動作させる必要がある。この要件が必要
になるのは、順序外で実行されるために、物理アドレス
・データとストア・オペレーションがオーバラップする
ような命令が存在する場合、およびCCU 106からロード
／ストア・ユニット760への順序外のデータ・リターン
が存在する場合に、データ保全性を保つためである。デ
ータ保全性を保つために、ロード／ストア・ユニット76
0はストア命令がIEU 104によって退避されるまで、スト
ア命令から得たデータをバッファに置いておく。その結
果、ロード／ストア・ユニット760によってバッファに
置かれたストア・データはロード／ストア・ユニット76
0に１つだけ存在することができる。実行されたが退避
されていないストア命令と同じ物理アドレスを参照する
ロード命令は、ストア命令が実際に退避されるまで実行
が遅延される。その時点で、ストア・データをロード／
ストア・ユニット760からCCU 106へ転送し、CCUデータ
・ロード・オペレーションの実行によって即時にロード
・バックすることができる。
ドレスは、IFU 102およびIEU 104の残り部分で使用され
る仮想アドレスとは対称的に、物理アドレスである。IF
U 102は仮想アドレスで動作し、CCU 106とVMU 108間の
調整に依存して物理アドレスを生成するのに対し、IEU
104ではロード／ストア・ユニット760を物理アドレス・
モードで直接に動作させる必要がある。この要件が必要
になるのは、順序外で実行されるために、物理アドレス
・データとストア・オペレーションがオーバラップする
ような命令が存在する場合、およびCCU 106からロード
／ストア・ユニット760への順序外のデータ・リターン
が存在する場合に、データ保全性を保つためである。デ
ータ保全性を保つために、ロード／ストア・ユニット76
0はストア命令がIEU 104によって退避されるまで、スト
ア命令から得たデータをバッファに置いておく。その結
果、ロード／ストア・ユニット760によってバッファに
置かれたストア・データはロード／ストア・ユニット76
0に１つだけ存在することができる。実行されたが退避
されていないストア命令と同じ物理アドレスを参照する
ロード命令は、ストア命令が実際に退避されるまで実行
が遅延される。その時点で、ストア・データをロード／
ストア・ユニット760からCCU 106へ転送し、CCUデータ
・ロード・オペレーションの実行によって即時にロード
・バックすることができる。
具体的には、物理アドレス全体がVMU 108からロード
／ストア・アドレス・バス762上に送出される。ロード
・アドレスは、一般的には、ロード・アドレス・レジス
タ7680-3にストアされる。ストア・アドレスはストア・
アドレス・レジスタ7703-0にラッチされる。ロード／ス
トア制御ユニット774は命令発行ユニット498から受信し
た制御信号を受けて動作し、ロード・アドレスとストア
・アドレスをレジスタ7683-0、7703-0にラッチすること
を調整する。ロード／ストア制御ユニット774はロード
・アドレスをラッチするための制御信号を制御ライン77
8上に送出し、ストア・アドレスをラッチするための制
御信号を制御ライン780上に送出する。ストア・データ
はストア・データ・レジスタ・セット7823-0の論理的に
対応するスロットにストア・アドレスをラッチするのと
同時にラッチされる。4x4x32ビット幅アドレス比較ユニ
ット772には、ロードおよびストア・アドレス・レジス
タ7683-0、7703-0に入っているアドレスの各々が同時に
入力される。システム・クロックの各半サイクル時の完
全マトリックス・アドレス比較の実行は、制御ライン77
6を介してロード／ストア制御ユニット774によって制御
される。ストア・アドレスに一致するロード・アドレス
の存在と論理ロケーションは、制御ライン776を経由し
てロード／ストア制御ユニット774へ送られる。
／ストア・アドレス・バス762上に送出される。ロード
・アドレスは、一般的には、ロード・アドレス・レジス
タ7680-3にストアされる。ストア・アドレスはストア・
アドレス・レジスタ7703-0にラッチされる。ロード／ス
トア制御ユニット774は命令発行ユニット498から受信し
た制御信号を受けて動作し、ロード・アドレスとストア
・アドレスをレジスタ7683-0、7703-0にラッチすること
を調整する。ロード／ストア制御ユニット774はロード
・アドレスをラッチするための制御信号を制御ライン77
8上に送出し、ストア・アドレスをラッチするための制
御信号を制御ライン780上に送出する。ストア・データ
はストア・データ・レジスタ・セット7823-0の論理的に
対応するスロットにストア・アドレスをラッチするのと
同時にラッチされる。4x4x32ビット幅アドレス比較ユニ
ット772には、ロードおよびストア・アドレス・レジス
タ7683-0、7703-0に入っているアドレスの各々が同時に
入力される。システム・クロックの各半サイクル時の完
全マトリックス・アドレス比較の実行は、制御ライン77
6を介してロード／ストア制御ユニット774によって制御
される。ストア・アドレスに一致するロード・アドレス
の存在と論理ロケーションは、制御ライン776を経由し
てロード／ストア制御ユニット774へ送られる。
ロード・アドレスがVMU 108から与えられ、保留中の
ストアがない場合は、ロード・アドレスは、CCUロード
・オペレーションの開始と同時に、バス762から直接に
アドレス・セレクタ786へバイパスされる。しかし、ス
トア・データが保留されている場合は、ロード・アドレ
スは使用可能なロード・アドレス・ラッチ7680-3にラッ
チされる。対応するストア・データ命令が退避されると
の制御信号を退避制御ユニット500から受信すると、ロ
ード／ストア制御ユニット774はCCUデータ転送操作を開
始し、制御ライン784を通してCCU 106へのアクセスの仲
裁を行う。CCU 106がレディ（ready）を通知すると、ロ
ード／ストア制御ユニット774はCCU物理アドレスをCCU
PADDRアドレス・バス788上に送出するようにセレクタ78
6に指示する。このアドレスはアドレス・バス790を経由
して対応するストア・レジスタ7703-0から得られる。対
応するストア・データ・レジスタ7823-0からのデータは
CCUデータ・バス792上に送出される。
ストアがない場合は、ロード・アドレスは、CCUロード
・オペレーションの開始と同時に、バス762から直接に
アドレス・セレクタ786へバイパスされる。しかし、ス
トア・データが保留されている場合は、ロード・アドレ
スは使用可能なロード・アドレス・ラッチ7680-3にラッ
チされる。対応するストア・データ命令が退避されると
の制御信号を退避制御ユニット500から受信すると、ロ
ード／ストア制御ユニット774はCCUデータ転送操作を開
始し、制御ライン784を通してCCU 106へのアクセスの仲
裁を行う。CCU 106がレディ（ready）を通知すると、ロ
ード／ストア制御ユニット774はCCU物理アドレスをCCU
PADDRアドレス・バス788上に送出するようにセレクタ78
6に指示する。このアドレスはアドレス・バス790を経由
して対応するストア・レジスタ7703-0から得られる。対
応するストア・データ・レジスタ7823-0からのデータは
CCUデータ・バス792上に送出される。
ロード命令が命令発行ユニット498から出されると、
ロード／ストア制御ユニット774はロード・アドレス・
ラッチ7683-0の１つが要求されたロード・アドレスをラ
ッチすることを許可する。選択された特定のラッチ768
0-3は関係命令セット内のロード命令の位置に論理的に
対応している。命令発行ユニット498は保留中の可能性
のある２命令セットのどちらかの中のロード命令を示し
ている５ビット・ベクトルをロード／ストア制御ユニッ
ト774へ渡す。コンパレータ772が一致するストア・アド
レスを示していない場合は、ロード・アドレスはアドレ
ス・バス794を経由してセレクタ786へ送られ、CCU PADD
Rアドレス・バス788上に出力される。アドレスの提供
は、ロード／ストア制御ユニット774とCCU 106間でやり
とりされるCCU要求とレディ制御信号に従って行われ
る。実行ID値（ExID値）もロード／ストア制御ユニット
774によって準備されてCCU 106に対して出され、CCU 10
6がExID値を含む要求データをそのあとで返却するとき
ロード要求を識別する。このID値は４ビット・ベクトル
からなり、現ロード要求を出したそれぞれのロード・ア
ドレス・ラッチ7680-3を固有ビットで指定している。５
番目のビットはロード命令を収めている命令セットを識
別するために使用される。このID値は、従って、命令発
行ユニット498からロード要求と一緒に送られるビット
・ベクトルと同じである。
ロード／ストア制御ユニット774はロード・アドレス・
ラッチ7683-0の１つが要求されたロード・アドレスをラ
ッチすることを許可する。選択された特定のラッチ768
0-3は関係命令セット内のロード命令の位置に論理的に
対応している。命令発行ユニット498は保留中の可能性
のある２命令セットのどちらかの中のロード命令を示し
ている５ビット・ベクトルをロード／ストア制御ユニッ
ト774へ渡す。コンパレータ772が一致するストア・アド
レスを示していない場合は、ロード・アドレスはアドレ
ス・バス794を経由してセレクタ786へ送られ、CCU PADD
Rアドレス・バス788上に出力される。アドレスの提供
は、ロード／ストア制御ユニット774とCCU 106間でやり
とりされるCCU要求とレディ制御信号に従って行われ
る。実行ID値（ExID値）もロード／ストア制御ユニット
774によって準備されてCCU 106に対して出され、CCU 10
6がExID値を含む要求データをそのあとで返却するとき
ロード要求を識別する。このID値は４ビット・ベクトル
からなり、現ロード要求を出したそれぞれのロード・ア
ドレス・ラッチ7680-3を固有ビットで指定している。５
番目のビットはロード命令を収めている命令セットを識
別するために使用される。このID値は、従って、命令発
行ユニット498からロード要求と一緒に送られるビット
・ベクトルと同じである。
先行する要求ロード・データが使用可能であることが
CCU 106からロード／ストア制御ユニット774へ通知され
ると、ロード／ストア制御ユニット774は、位置合わせ
ユニットがデータを受信し、それをロード・データ・バ
ス764上に送出することを許可する。位置合わせユニッ
ト798はロード・データを右寄せする働きをする。
CCU 106からロード／ストア制御ユニット774へ通知され
ると、ロード／ストア制御ユニット774は、位置合わせ
ユニットがデータを受信し、それをロード・データ・バ
ス764上に送出することを許可する。位置合わせユニッ
ト798はロード・データを右寄せする働きをする。
CCU 106からデータが返却されると同時に、ロード／
ストア制御ユニット774はCCU 106からExID値を受信す
る。他方、ロード／ストア制御ユニット774はロード・
データがロード・データ・バス764上に送出されること
を知らせる制御信号を命令発行ユニット498へ送り、さ
らに、どのロード命令に対してロード・データが返却さ
れるのかを示したビット・ベクトルを返却する。
ストア制御ユニット774はCCU 106からExID値を受信す
る。他方、ロード／ストア制御ユニット774はロード・
データがロード・データ・バス764上に送出されること
を知らせる制御信号を命令発行ユニット498へ送り、さ
らに、どのロード命令に対してロード・データが返却さ
れるのかを示したビット・ベクトルを返却する。
Ｃ） IEU制御経路の詳細
再び第５図を参照して、IEU制御回路のオペレーショ
ンを、第14図に示したタイミング図と関連づけて説明す
る。第14図に示した命令の実行タイミングは本発明のオ
ペレーションを例示したもので、種々態様に変更可能で
あることは勿論である。
ンを、第14図に示したタイミング図と関連づけて説明す
る。第14図に示した命令の実行タイミングは本発明のオ
ペレーションを例示したもので、種々態様に変更可能で
あることは勿論である。
第14図のタイミング図はプロセッサ・システム・クロ
ック・サイクルP0-6のシーケンスを示している。各プロ
セッサ・サイクルは内部ＴサイクルT0から始まる。本発
明の好適実施例によるアーキテクチャ100では、各プロ
セッサ・サイクルは２つのＴサイクルからなっている。
ック・サイクルP0-6のシーケンスを示している。各プロ
セッサ・サイクルは内部ＴサイクルT0から始まる。本発
明の好適実施例によるアーキテクチャ100では、各プロ
セッサ・サイクルは２つのＴサイクルからなっている。
プロセッサ・サイクル０のときは、IFU 102とVMU 108
は物理アドレスを生成するように動作する。この物理ア
ドレスはCCU 106へ送られ、命令用キャッシュ・アクセ
ス・オペレーションが開始される。要求された命令セッ
トが命令用キャッシュ132にあると、命令セットはプロ
セッサ・サイクル１のほぼ中間でIFU 102へ戻される。
そのあと、IFU 102はプリフェッチ・ユニット260とIFIF
O 264を経由する命令セットの転送を管理し、転送され
た命令セットはまずIEU 104へ実行のために渡される。
は物理アドレスを生成するように動作する。この物理ア
ドレスはCCU 106へ送られ、命令用キャッシュ・アクセ
ス・オペレーションが開始される。要求された命令セッ
トが命令用キャッシュ132にあると、命令セットはプロ
セッサ・サイクル１のほぼ中間でIFU 102へ戻される。
そのあと、IFU 102はプリフェッチ・ユニット260とIFIF
O 264を経由する命令セットの転送を管理し、転送され
た命令セットはまずIEU 104へ実行のために渡される。
１） Ｅデコード・ユニットの詳細
Ｅデコード・ユニット490は全命令セットを並列に受
け取って、プロセッサ・サイクル１が完了する前にデコ
ードする。Ｅデコード・ユニット490は、好適アーキテ
クチャ100では、バス124を経由して受け取ったすべての
有効命令を並列に直接デコードする機能を備えた順列組
合せ理論に基づくロジック・ブロックとして実現されて
いる。アーキテクチャ100によって認識される命令は、
各タイプ別に、命令、レジスタ要件および必要な資源の
仕様と共に表VIに示されてる。
け取って、プロセッサ・サイクル１が完了する前にデコ
ードする。Ｅデコード・ユニット490は、好適アーキテ
クチャ100では、バス124を経由して受け取ったすべての
有効命令を並列に直接デコードする機能を備えた順列組
合せ理論に基づくロジック・ブロックとして実現されて
いる。アーキテクチャ100によって認識される命令は、
各タイプ別に、命令、レジスタ要件および必要な資源の
仕様と共に表VIに示されてる。
Ｅデコード・ユニット490は命令セットの各命令を並
列にデコードする。その結果の命令の識別、命令機能、
レジスタ参照および機能要件はＥデコード・ユニット49
0の出力から得られる。この情報は再生成され、命令セ
ット内のすべての命令が退避されるまで、プロセッサ・
サイクルの各半サイクル期間、Ｅデコード・ユニット49
0によってラッチされる。従って、保留状態の８命令す
べてに関する情報が、Ｅデコード・ユニット490の出力
から絶えず得られるようになっている。この情報は、８
エレメント・ビット・ベクトルの形式で表示され、各ベ
クトルのビットまたはサブフィールドは２つの保留中命
令セット内の対応する命令の物理ロケーションに論理的
に対応している。従って、８個のベクトルが制御ライン
502を経由してキャリー・チェッカ492へ送られる。この
場合、各ベクトルは、対応する命令がプロセッサ状況ワ
ードのキャリー・ビットに作用を及ぼしているか、ある
いはそれに依存しているかを指定している。８個のベク
トルが各命令の特定の内容と機能ユニット要件を示すた
めに制御ライン510を経由して送られる。８個のベクト
ルが制御ライン506を経由して送られ、８個の保留中命
令の各々によって使用されたレジスタ参照を指定してい
る。これらのベクトルはプロセッサ・サイクル１が終了
する前に送られる。
列にデコードする。その結果の命令の識別、命令機能、
レジスタ参照および機能要件はＥデコード・ユニット49
0の出力から得られる。この情報は再生成され、命令セ
ット内のすべての命令が退避されるまで、プロセッサ・
サイクルの各半サイクル期間、Ｅデコード・ユニット49
0によってラッチされる。従って、保留状態の８命令す
べてに関する情報が、Ｅデコード・ユニット490の出力
から絶えず得られるようになっている。この情報は、８
エレメント・ビット・ベクトルの形式で表示され、各ベ
クトルのビットまたはサブフィールドは２つの保留中命
令セット内の対応する命令の物理ロケーションに論理的
に対応している。従って、８個のベクトルが制御ライン
502を経由してキャリー・チェッカ492へ送られる。この
場合、各ベクトルは、対応する命令がプロセッサ状況ワ
ードのキャリー・ビットに作用を及ぼしているか、ある
いはそれに依存しているかを指定している。８個のベク
トルが各命令の特定の内容と機能ユニット要件を示すた
めに制御ライン510を経由して送られる。８個のベクト
ルが制御ライン506を経由して送られ、８個の保留中命
令の各々によって使用されたレジスタ参照を指定してい
る。これらのベクトルはプロセッサ・サイクル１が終了
する前に送られる。
２） キャリー・チェッカ・ユニットの詳細
キャリー・チェッカ・ユニット492は第14図に示すオ
ペレーションのデータ依存関係フェーズ期間の間に依存
関係検査ユニット494と並列に動作する。キャリー・チ
ェッカ・ユニット492は好適アーキテクチャ100では順列
組合せ理論に基づくロジックとして実現されている。従
って、キャリー・チェッカ・ユニット492によるオペレ
ーションの各繰返し時に、命令がプロセッサ状態レジス
タのキャリー・フラグを変更したかどうかについて８個
の命令すべてが考慮される。これが必要とされるのは、
その前の命令によって設定されたキャリー・ビットの状
況に依存する命令を順序外で実行することを可能にする
ためである。制御ライン504上に送出された制御信号に
より、キャリー・チェッカ・ユニット492は、キャリー
・フラグに対する先行命令の実行に依存する特定の命令
を識別することができる。
ペレーションのデータ依存関係フェーズ期間の間に依存
関係検査ユニット494と並列に動作する。キャリー・チ
ェッカ・ユニット492は好適アーキテクチャ100では順列
組合せ理論に基づくロジックとして実現されている。従
って、キャリー・チェッカ・ユニット492によるオペレ
ーションの各繰返し時に、命令がプロセッサ状態レジス
タのキャリー・フラグを変更したかどうかについて８個
の命令すべてが考慮される。これが必要とされるのは、
その前の命令によって設定されたキャリー・ビットの状
況に依存する命令を順序外で実行することを可能にする
ためである。制御ライン504上に送出された制御信号に
より、キャリー・チェッカ・ユニット492は、キャリー
・フラグに対する先行命令の実行に依存する特定の命令
を識別することができる。
さらに、キャリー・チェッカ・ユニット492は８個の
保留中命令の各々についてキャリー・ビットの一時的コ
ピーをもっている。キャリー・ビットを変更していない
命令については、キャリー・チェッカ・ユニット492は
プログラム命令ストリームの順序でキャリー・ビットを
次の命令に伝える。従って、順序外で実行され、キャリ
ー・ビットを変更する命令を実行させることが可能であ
り、さらに、その順序外で実行される命令に依存する後
続の命令も、キャリー・ビットを変更する命令のあとに
置かれていても、実行することが可能である。さらに、
キャリー・ビットがキャリー・チェッカ・ユニット492
によって維持されているので、これらの命令の退避以前
に例外が起こったとき、キャリー・チェッカ・ユニット
は内部一時キャリー・ビット・レジスタをクリアするだ
けでよいことから、順序外で実行することが容易にな
る。その結果、プロセッサ状況レジスタは、順序外で実
行される命令の実行による影響を受けない。キャリー・
チェッカ・ユニット492が維持している一時キャリー・
ビット・レジスタは、順序外で実行される各命令が完了
すると更新される。順序外で実行される命令が退避され
ると、プログラム命令ストリームの中で最後に退避され
た命令に対応するキャリー・ビットはプロセッサ状況レ
ジスタのキャリー・ビット・ロケーションへ転送され
る。
保留中命令の各々についてキャリー・ビットの一時的コ
ピーをもっている。キャリー・ビットを変更していない
命令については、キャリー・チェッカ・ユニット492は
プログラム命令ストリームの順序でキャリー・ビットを
次の命令に伝える。従って、順序外で実行され、キャリ
ー・ビットを変更する命令を実行させることが可能であ
り、さらに、その順序外で実行される命令に依存する後
続の命令も、キャリー・ビットを変更する命令のあとに
置かれていても、実行することが可能である。さらに、
キャリー・ビットがキャリー・チェッカ・ユニット492
によって維持されているので、これらの命令の退避以前
に例外が起こったとき、キャリー・チェッカ・ユニット
は内部一時キャリー・ビット・レジスタをクリアするだ
けでよいことから、順序外で実行することが容易にな
る。その結果、プロセッサ状況レジスタは、順序外で実
行される命令の実行による影響を受けない。キャリー・
チェッカ・ユニット492が維持している一時キャリー・
ビット・レジスタは、順序外で実行される各命令が完了
すると更新される。順序外で実行される命令が退避され
ると、プログラム命令ストリームの中で最後に退避され
た命令に対応するキャリー・ビットはプロセッサ状況レ
ジスタのキャリー・ビット・ロケーションへ転送され
る。
３） データ依存関係チェッカ・ユニットの詳細
データ依存関係チェッカ・ユニット494はＥデコード
・ユニット490から制御ライン506を経由して８個のレジ
スタ参照識別ベクトルを受け取る。各レジスタの参照は
32個のレジスタを一度に１つを認識するのに適した５ビ
ット値と、“A"、“B"またはブール・レジスタ・セット
内に置かれているレジスタ・バンクを識別する２ビット
値によって示されている。浮動小数点レジスタ・セット
は“B"レジスタ・セットとも呼ばれる。各命令は最高３
つまでのレジスタ参照フィールドをもつことができる。
２つのソース・レジスタ・フィールドと１つの宛先レジ
スタ・フィールドである。ある種の命令、特にレジスタ
間移動命令は、宛先レジスタを指定している場合があっ
ても、Ｅデコード・ユニット490によって認識される命
令ビット・フィールドは、実際に作成される出力データ
がないことを意味している場合がある。むしろ、命令の
実行は、プロセッサ状況レジスタの値の変更を判断する
ことだけを目的としている。
・ユニット490から制御ライン506を経由して８個のレジ
スタ参照識別ベクトルを受け取る。各レジスタの参照は
32個のレジスタを一度に１つを認識するのに適した５ビ
ット値と、“A"、“B"またはブール・レジスタ・セット
内に置かれているレジスタ・バンクを識別する２ビット
値によって示されている。浮動小数点レジスタ・セット
は“B"レジスタ・セットとも呼ばれる。各命令は最高３
つまでのレジスタ参照フィールドをもつことができる。
２つのソース・レジスタ・フィールドと１つの宛先レジ
スタ・フィールドである。ある種の命令、特にレジスタ
間移動命令は、宛先レジスタを指定している場合があっ
ても、Ｅデコード・ユニット490によって認識される命
令ビット・フィールドは、実際に作成される出力データ
がないことを意味している場合がある。むしろ、命令の
実行は、プロセッサ状況レジスタの値の変更を判断する
ことだけを目的としている。
データ依存関係チェッカ494も好適アーキテクチャ100
において純然たる組合せロジック（pure combinatorial
logic）で実現されているが、これはプログラム命令ス
トリーム内に後に現れる命令のソース・レジスタ参照と
相対的に前に置かれた命令の宛先レジスタ参照との間の
依存関係を同時に判断するように動作する。ビット配列
は、どの命令が他の命令に依存するかを識別するだけで
なく、各依存関係がどのレジスタに基づいて生じたかを
識別するデータ依存関係チェッカ494によって作られ
る。
において純然たる組合せロジック（pure combinatorial
logic）で実現されているが、これはプログラム命令ス
トリーム内に後に現れる命令のソース・レジスタ参照と
相対的に前に置かれた命令の宛先レジスタ参照との間の
依存関係を同時に判断するように動作する。ビット配列
は、どの命令が他の命令に依存するかを識別するだけで
なく、各依存関係がどのレジスタに基づいて生じたかを
識別するデータ依存関係チェッカ494によって作られ
る。
キャリーとレジスタ・データの依存関係は、第２プロ
セッサ・サイクルの開始直後に判別される。
セッサ・サイクルの開始直後に判別される。
４） レジスタ改名ユニットの詳細
レジスタ改名ユニット496は８個の保留中の命令すべ
てのレジスタ参照のIDを制御ライン506を経由して、レ
ジスタ依存関係を制御ライン508を経由して受け取る。
８個のエレメントからのマトリックスも制御ライン542
を経由して受け取る。これらのエレメントは、保留中命
令の現セットの中でどの命令が実行されたか（完了した
か）を示している。この情報から、レジスタ改名ユニッ
ト496は制御信号の８エレメント配列を制御ライン512を
経由して命令発行ユニット498へ送る。このようにして
送られた制御情報は、現セットのデータ依存関係が判別
された場合に、まだ実行されていない現在保留中の命令
のうちどの命令の実行が可能になったかについてレジス
タ改名ユニット496が行った判断を反映している。レジ
スタ改名ユニット496は実行のために同時に出される最
高６個までの命令を識別した選択制御信号をライン516
を経由して受信する。つまり、２個の整数命令、２個の
浮動小数点命令および２個のブール命令である。
てのレジスタ参照のIDを制御ライン506を経由して、レ
ジスタ依存関係を制御ライン508を経由して受け取る。
８個のエレメントからのマトリックスも制御ライン542
を経由して受け取る。これらのエレメントは、保留中命
令の現セットの中でどの命令が実行されたか（完了した
か）を示している。この情報から、レジスタ改名ユニッ
ト496は制御信号の８エレメント配列を制御ライン512を
経由して命令発行ユニット498へ送る。このようにして
送られた制御情報は、現セットのデータ依存関係が判別
された場合に、まだ実行されていない現在保留中の命令
のうちどの命令の実行が可能になったかについてレジス
タ改名ユニット496が行った判断を反映している。レジ
スタ改名ユニット496は実行のために同時に出される最
高６個までの命令を識別した選択制御信号をライン516
を経由して受信する。つまり、２個の整数命令、２個の
浮動小数点命令および２個のブール命令である。
レジスタ改名ユニット496はバス518を経由してレジス
タ・ファイル配列472へ送られた制御信号を通して、識
別された命令を実行する際にアクセスするソース・レジ
スタを選択するという、もう１つの機能を備えている。
順序外で実行される命令の宛先レジスタは対応するデー
タ経路の一時バッファ612、680、728に置かれているも
のとして選択される。順序内で実行される命令は完了す
ると退避され、その結果データはレジスタ・ファイル61
4、684、732にストアされていく。ソース・レジスタの
選択は、レジスタが以前に宛先として選択され、対応す
る以前の命令がまだ退避されていないかどうかによって
決まる。そのような場合には、ソース・レジスタは対応
する一時バッファ612、680、728から選択される。以前
の命令が退避されていた場合は、対応するレジスタ・フ
ァイル614、682、732のレジスタが選択される。その結
果、レジスタ改名ユニット496は、順序外で実行される
命令の場合には、レジスタ・ファイル・レジスタの参照
を一時バッファ・レジスタの参照に実効的に置き換える
ように動作する。
タ・ファイル配列472へ送られた制御信号を通して、識
別された命令を実行する際にアクセスするソース・レジ
スタを選択するという、もう１つの機能を備えている。
順序外で実行される命令の宛先レジスタは対応するデー
タ経路の一時バッファ612、680、728に置かれているも
のとして選択される。順序内で実行される命令は完了す
ると退避され、その結果データはレジスタ・ファイル61
4、684、732にストアされていく。ソース・レジスタの
選択は、レジスタが以前に宛先として選択され、対応す
る以前の命令がまだ退避されていないかどうかによって
決まる。そのような場合には、ソース・レジスタは対応
する一時バッファ612、680、728から選択される。以前
の命令が退避されていた場合は、対応するレジスタ・フ
ァイル614、682、732のレジスタが選択される。その結
果、レジスタ改名ユニット496は、順序外で実行される
命令の場合には、レジスタ・ファイル・レジスタの参照
を一時バッファ・レジスタの参照に実効的に置き換える
ように動作する。
アーキテクチャ100によれば、一時バッファ612、68
0、728は対応するレジスタ・ファイル配列のレジスタ構
造と重複していない。むしろ、８個の保留命令の各々に
対して１つの宛先レジスタ・スロットが用意されてい
る。その結果、一時バッファ宛先レジスタ参照の置換
は、保留レジスタ・セット内の対応する命令のロケーシ
ョンによって判断される。そのあとのソース・レジスタ
参照はソース依存関係が発生した命令に対してデータ依
存関係チェッカ494によって識別される。従って、一時
バッファ・レジスタ内の宛先スロットはレジスタ改名ユ
ニット496によって容易に判断することが可能である。
0、728は対応するレジスタ・ファイル配列のレジスタ構
造と重複していない。むしろ、８個の保留命令の各々に
対して１つの宛先レジスタ・スロットが用意されてい
る。その結果、一時バッファ宛先レジスタ参照の置換
は、保留レジスタ・セット内の対応する命令のロケーシ
ョンによって判断される。そのあとのソース・レジスタ
参照はソース依存関係が発生した命令に対してデータ依
存関係チェッカ494によって識別される。従って、一時
バッファ・レジスタ内の宛先スロットはレジスタ改名ユ
ニット496によって容易に判断することが可能である。
５） 命令発行ユニットの詳細
命令発行ユニット498は発行できる命令のセットをレ
ジスタ改名ユニット496の出力とＥデコード・ユニット4
90によって識別された命令の機能要件に基づいて判断す
る。命令発行ユニット498は制御ライン514を経由して報
告された機能ユニット4780-nの各々の状況に基づいてこ
の判断を行う。従って、命令発行ユニット498は発行す
べき使用可能な命令セットをレジスタ改名ユニット496
から受信すると、オペレーションを開始する。各命令を
実行するためにレジスタ・ファイルへのアクセスが必要
であるとすると、命令発行ユニット498は現在命令を実
行中の機能ユニット4980-nが使用可能であることを予想
する。レジスタ改名ユニット496へ発行すべき命令を判
別する際の遅延を最小にするために、命令発行ユニット
498は専用の組合せロジックで実現されている。
ジスタ改名ユニット496の出力とＥデコード・ユニット4
90によって識別された命令の機能要件に基づいて判断す
る。命令発行ユニット498は制御ライン514を経由して報
告された機能ユニット4780-nの各々の状況に基づいてこ
の判断を行う。従って、命令発行ユニット498は発行す
べき使用可能な命令セットをレジスタ改名ユニット496
から受信すると、オペレーションを開始する。各命令を
実行するためにレジスタ・ファイルへのアクセスが必要
であるとすると、命令発行ユニット498は現在命令を実
行中の機能ユニット4980-nが使用可能であることを予想
する。レジスタ改名ユニット496へ発行すべき命令を判
別する際の遅延を最小にするために、命令発行ユニット
498は専用の組合せロジックで実現されている。
発行すべき命令を判別すると、レジスタ改名ユニット
496はレジスタ・ファイルへのアクセスを開始し、この
アクセスは第３プロセッサ・サイクルP2が終了するまで
続けられる。プロセッサ・サイクルP3が開始すると、命
令発行ユニット498は、「Execute 0」で示すように１つ
または２つ以上の機能ユニット4780-nによるオペレーシ
ョンを開始し、レジスタ・ファイル配列472から送られ
てきたソース・データを受信して処理する。
496はレジスタ・ファイルへのアクセスを開始し、この
アクセスは第３プロセッサ・サイクルP2が終了するまで
続けられる。プロセッサ・サイクルP3が開始すると、命
令発行ユニット498は、「Execute 0」で示すように１つ
または２つ以上の機能ユニット4780-nによるオペレーシ
ョンを開始し、レジスタ・ファイル配列472から送られ
てきたソース・データを受信して処理する。
代表例として、アーキテクチャ100で処理される大部
分の命令は１プロセッサ・サイクルで機能ユニットを通
して実行される。しかし、一部の命令は、「Execute
1」で示すように、同時に出された命令を完了するのに
複数のプロセッサ・サイクルを必要とする。Execute 0
命令とExecute 1命令は、例えば、それぞれALUと浮動小
数点乗算機能ユニットに実行させることができる。ALU
機能ユニットは、第14図に示すように、１プロセッサ・
サイクル内で出力データを発生し、この出力データはラ
ッチしておくだけで、第５プロセッサ・サイクルP4時に
別の命令を実行する際に使用することができる。浮動小
数点乗算機能ユニットは内部パイプライン化機能ユニッ
トにすることが好ましい。従って、次のプロセッサ・サ
イクルで別の浮動小数点命令を出すことができる。しか
し、最初の命令の結果はデータに依存するプロセッサ・
サイクル数の間使用することができない。第14図に示す
命令は、機能ユニットでの処理を完了するためには、３
プロセッサ・サイクルを必要とする。
分の命令は１プロセッサ・サイクルで機能ユニットを通
して実行される。しかし、一部の命令は、「Execute
1」で示すように、同時に出された命令を完了するのに
複数のプロセッサ・サイクルを必要とする。Execute 0
命令とExecute 1命令は、例えば、それぞれALUと浮動小
数点乗算機能ユニットに実行させることができる。ALU
機能ユニットは、第14図に示すように、１プロセッサ・
サイクル内で出力データを発生し、この出力データはラ
ッチしておくだけで、第５プロセッサ・サイクルP4時に
別の命令を実行する際に使用することができる。浮動小
数点乗算機能ユニットは内部パイプライン化機能ユニッ
トにすることが好ましい。従って、次のプロセッサ・サ
イクルで別の浮動小数点命令を出すことができる。しか
し、最初の命令の結果はデータに依存するプロセッサ・
サイクル数の間使用することができない。第14図に示す
命令は、機能ユニットでの処理を完了するためには、３
プロセッサ・サイクルを必要とする。
各プロセッサ・サイクルの間に、命令発行ユニット49
8の機能は繰り返される。その結果、現在の保留中の命
令セットの状況と機能ユニット4780-nの全セットの使用
可能状況は各プロセッサ・サイクルの間に再評価され
る。従って、最適条件のとき、好適アーキテクチャ100
はプロセッサ・サイクルごとに最高６個までの命令を実
行することができる。しかし、代表的な命令ミックスか
ら得られる総平均実行命令数は、１プロセッサ・サイク
ル当たり1.5個ないし2.0個である。
8の機能は繰り返される。その結果、現在の保留中の命
令セットの状況と機能ユニット4780-nの全セットの使用
可能状況は各プロセッサ・サイクルの間に再評価され
る。従って、最適条件のとき、好適アーキテクチャ100
はプロセッサ・サイクルごとに最高６個までの命令を実
行することができる。しかし、代表的な命令ミックスか
ら得られる総平均実行命令数は、１プロセッサ・サイク
ル当たり1.5個ないし2.0個である。
命令発行ユニット498の機能で最後に考慮すべきこと
は、このユニットがトラップ条件の処理と特定命令の実
行に関与することである。トラップ条件を発生するため
には、まだ退避されていないすべての命令をIEU 104か
らクリアする必要がある。このような事態は、算術演算
エラーに応答して機能ユニット4780-nのいずれからか、
あるいは例えば、違法命令をデコードしたときにＥデコ
ード・ユニット490から、外部割込みを受信し、それが
割込み要求／受信確認制御ライン340を経由してIEU 104
へ中継されたのに応答して、起こることがある。トラッ
プ条件が発生したとき、命令発行ユニット498は現在IEU
104で保留されているすべての非退避命令を中止または
無効にすることを受け持つ。同時に退避できない命令は
すべて無効にされる。この結果は、プログラム命令スト
リームを順序内で実行する従来の方式に対して割込みを
正確に発生させるために不可欠である。IEU 104がトラ
ップ処理プログラム・ルーチンの実行を開始する準備状
態になると、命令発行ユニット498は制御ライン340を経
由するリターン制御信号によって割込みの受信を確認す
る。また、従来の純然たる順序内ルーチンにおいてある
命令が実行される前に変更されたプロセッサ状態ビット
に基づいて、その命令に対する例外条件が認識される可
能性を防止するために、命令発行ユニット498はPSRを変
更する可能性のあるすべての命令（特殊移動やトラップ
からのリターンなど）が厳格に順序内で実行されるよう
にすることを受け持つ。
は、このユニットがトラップ条件の処理と特定命令の実
行に関与することである。トラップ条件を発生するため
には、まだ退避されていないすべての命令をIEU 104か
らクリアする必要がある。このような事態は、算術演算
エラーに応答して機能ユニット4780-nのいずれからか、
あるいは例えば、違法命令をデコードしたときにＥデコ
ード・ユニット490から、外部割込みを受信し、それが
割込み要求／受信確認制御ライン340を経由してIEU 104
へ中継されたのに応答して、起こることがある。トラッ
プ条件が発生したとき、命令発行ユニット498は現在IEU
104で保留されているすべての非退避命令を中止または
無効にすることを受け持つ。同時に退避できない命令は
すべて無効にされる。この結果は、プログラム命令スト
リームを順序内で実行する従来の方式に対して割込みを
正確に発生させるために不可欠である。IEU 104がトラ
ップ処理プログラム・ルーチンの実行を開始する準備状
態になると、命令発行ユニット498は制御ライン340を経
由するリターン制御信号によって割込みの受信を確認す
る。また、従来の純然たる順序内ルーチンにおいてある
命令が実行される前に変更されたプロセッサ状態ビット
に基づいて、その命令に対する例外条件が認識される可
能性を防止するために、命令発行ユニット498はPSRを変
更する可能性のあるすべての命令（特殊移動やトラップ
からのリターンなど）が厳格に順序内で実行されるよう
にすることを受け持つ。
プログラム制御の流れを変更するある種の命令は、Ｉ
デコード・ユニット262によって判別されない。この種
の命令には、サブルーチン・リターン、プロシージャ命
令からのリターン、トラップからのリターンがある。命
令発行ユニット498は判別制御信号をIEUリターン制御ラ
イン350を経由してIFU 102へ送る。特殊レジスタ412の
うち対応するものが選択されて、コール命令の実行時、
トラップの発生時またはプロシージャ命令の出現時に存
在していたIF_PC実行アドレスを出力する。
デコード・ユニット262によって判別されない。この種
の命令には、サブルーチン・リターン、プロシージャ命
令からのリターン、トラップからのリターンがある。命
令発行ユニット498は判別制御信号をIEUリターン制御ラ
イン350を経由してIFU 102へ送る。特殊レジスタ412の
うち対応するものが選択されて、コール命令の実行時、
トラップの発生時またはプロシージャ命令の出現時に存
在していたIF_PC実行アドレスを出力する。
６） 完了制御ユニットの詳細
完了制御ユニット540は機能ユニット4780-nをモニタ
して、現在のオペレーションの完了状況を調べる。好適
アーキテクチャ100では、完了制御ユニット540は各機能
ユニットによるオペレーションの完了を予想して、現在
保留中の命令セットの中の各命令の実行状況を示した完
了ベクトルを、機能ユニット4780-nによる命令の実行完
了よりも約半プロセッサ・サイクル前にレジスタ改名ユ
ニット496、バイパス制御ユニット520および退避制御ユ
ニット500へ送る。これにより、命令発行ユニット498は
レジスタ改名ユニット496を通して、実行を完了する機
能ユニットを次の命令発行サイクルに対して使用可能な
資源として考慮することができる。バイパス制御ユニッ
ト520は、機能ユニットから出力されたデータをバイパ
ス・ユニット474を通るようにバイパスする準備を行う
ことができる。最後に、退避制御ユニット500は、機能
ユニット4780-nからレジスタ・ファイル配列472へデー
タを転送するのと同時に対応する命令を退避するように
動作する。
して、現在のオペレーションの完了状況を調べる。好適
アーキテクチャ100では、完了制御ユニット540は各機能
ユニットによるオペレーションの完了を予想して、現在
保留中の命令セットの中の各命令の実行状況を示した完
了ベクトルを、機能ユニット4780-nによる命令の実行完
了よりも約半プロセッサ・サイクル前にレジスタ改名ユ
ニット496、バイパス制御ユニット520および退避制御ユ
ニット500へ送る。これにより、命令発行ユニット498は
レジスタ改名ユニット496を通して、実行を完了する機
能ユニットを次の命令発行サイクルに対して使用可能な
資源として考慮することができる。バイパス制御ユニッ
ト520は、機能ユニットから出力されたデータをバイパ
ス・ユニット474を通るようにバイパスする準備を行う
ことができる。最後に、退避制御ユニット500は、機能
ユニット4780-nからレジスタ・ファイル配列472へデー
タを転送するのと同時に対応する命令を退避するように
動作する。
７） 退避制御ユニットの詳細
完了制御ユニット540から送られた命令完了ベクトル
のほかに、退避制御ユニット500はＥデコード・ユニッ
ト490から出力された最も古い命令セットをモニタす
る。命令ストリーム順序の中の各命令に完了制御ユニッ
ト540によって完了の印（マーク）がつけられると、退
避制御ユニット500は、制御ライン534上に送出された制
御信号を通して、一時バッファ・スロットからレジスタ
・ファイル配列472内の対応する命令が指定したファイ
ル・レジスタ・ロケーションへデータを転送することを
指示する。１つまたは複数の命令が同時に退避される
と、PC Inc/Size制御信号が制御ライン344上に送出され
る。各プロセッサ・サイクルごとに最高４個までの命令
を退避することが可能である。命令セット全体が退避さ
れると、IFIFO読取り制御信号が制御ライン342上に送出
されてIFIFO 264を前進させる。
のほかに、退避制御ユニット500はＥデコード・ユニッ
ト490から出力された最も古い命令セットをモニタす
る。命令ストリーム順序の中の各命令に完了制御ユニッ
ト540によって完了の印（マーク）がつけられると、退
避制御ユニット500は、制御ライン534上に送出された制
御信号を通して、一時バッファ・スロットからレジスタ
・ファイル配列472内の対応する命令が指定したファイ
ル・レジスタ・ロケーションへデータを転送することを
指示する。１つまたは複数の命令が同時に退避される
と、PC Inc/Size制御信号が制御ライン344上に送出され
る。各プロセッサ・サイクルごとに最高４個までの命令
を退避することが可能である。命令セット全体が退避さ
れると、IFIFO読取り制御信号が制御ライン342上に送出
されてIFIFO 264を前進させる。
８） 制御フロー制御ユニットの詳細
制御フロー制御ユニット528は、現在の保留中命令セ
ット内の制御フロー命令が解決されたかどうか、さら
に、その結果ブランチが行われたかどうかを指定した情
報をIFU 102に絶えず与えるように動作する。制御フロ
ー制御ユニット528は、Ｅデコード・ユニット490による
制御フロー・ブランチ命令の識別情報を制御ライン510
を経由して取得する。現在のレジスタ依存関係のセット
は、制御ライン536を経由してデータ依存関係チェッカ
・ユニット494から制御フロー制御ユニット528へ送られ
るので、制御フロー制御ユニット528はブランチ命令の
結果が依存関係に拘束されているかどうか、あるいは判
明しているかどうかを判断することができる。レジスタ
改名ユニット496からバス518を経由して送られたレジス
タの参照は制御フロー制御ユニット528によってモニタ
され、ブランチ決定を定義するブール・レジスタが判別
される。従って、ブランチ決定は、制御フロー命令の順
序外の実行以前でも判断することが可能である。
ット内の制御フロー命令が解決されたかどうか、さら
に、その結果ブランチが行われたかどうかを指定した情
報をIFU 102に絶えず与えるように動作する。制御フロ
ー制御ユニット528は、Ｅデコード・ユニット490による
制御フロー・ブランチ命令の識別情報を制御ライン510
を経由して取得する。現在のレジスタ依存関係のセット
は、制御ライン536を経由してデータ依存関係チェッカ
・ユニット494から制御フロー制御ユニット528へ送られ
るので、制御フロー制御ユニット528はブランチ命令の
結果が依存関係に拘束されているかどうか、あるいは判
明しているかどうかを判断することができる。レジスタ
改名ユニット496からバス518を経由して送られたレジス
タの参照は制御フロー制御ユニット528によってモニタ
され、ブランチ決定を定義するブール・レジスタが判別
される。従って、ブランチ決定は、制御フロー命令の順
序外の実行以前でも判断することが可能である。
制御フロー命令の実行と同時に、バイパス・ユニット
474は、制御フロー１と制御フロー２の制御ライン750、
752からなる制御ライン530を経由して制御フローの結果
を制御フロー制御ユニット528へ送るように指示され
る。最後に、制御フロー制御ユニット528は各々が８ビ
ットの２個のベクトルを制御ライン348を経由してIFU 1
02へ連続して送る。これらのベクトルは、ベクトル内の
ビットに対応する論理ロケーションに置かれた命令が解
決されたか否か、およびその結果ブランチが行われたか
否かを定義している。
474は、制御フロー１と制御フロー２の制御ライン750、
752からなる制御ライン530を経由して制御フローの結果
を制御フロー制御ユニット528へ送るように指示され
る。最後に、制御フロー制御ユニット528は各々が８ビ
ットの２個のベクトルを制御ライン348を経由してIFU 1
02へ連続して送る。これらのベクトルは、ベクトル内の
ビットに対応する論理ロケーションに置かれた命令が解
決されたか否か、およびその結果ブランチが行われたか
否かを定義している。
好適アーキテクチャ100では、制御フロー制御ユニッ
ト528は制御ユニット528への入力制御信号を受けて連続
的に動作する組合せロジックとして実現されている。
ト528は制御ユニット528への入力制御信号を受けて連続
的に動作する組合せロジックとして実現されている。
９） バイパス制御ユニットの詳細
命令発行ユニット498はバイパス制御ユニット520と緊
密に協働して、レジスタ・ファイル配列472と機能ユニ
ット4780-n間のデータのルーチング（経路指定）を制御
する。バイパス制御ユニット520は、第14図に示すオペ
レーションのレジスタ・ファイル・アクセス、出力およ
びストア・フェーズと関連して動作する。レジスタ・フ
ァイル・アクセスの間には、バイパス制御ユニット520
は命令の実行の出力フェーズの間に書き込まれている途
中にあるレジスタ・ファイル配列472内の宛先レジスタ
のアクセスを、制御ライン522を通して認識することが
できる。この場合、バイパス制御ユニット520は、バイ
パスして機能ユニット配布バス480に返すように、機能
ユニット出力バス482上に送出されたデータを選択する
ことを指示する。バイパス・ユニット520に対する制御
は、制御ライン542を通して命令発行ユニット498によっ
て行われる。
密に協働して、レジスタ・ファイル配列472と機能ユニ
ット4780-n間のデータのルーチング（経路指定）を制御
する。バイパス制御ユニット520は、第14図に示すオペ
レーションのレジスタ・ファイル・アクセス、出力およ
びストア・フェーズと関連して動作する。レジスタ・フ
ァイル・アクセスの間には、バイパス制御ユニット520
は命令の実行の出力フェーズの間に書き込まれている途
中にあるレジスタ・ファイル配列472内の宛先レジスタ
のアクセスを、制御ライン522を通して認識することが
できる。この場合、バイパス制御ユニット520は、バイ
パスして機能ユニット配布バス480に返すように、機能
ユニット出力バス482上に送出されたデータを選択する
ことを指示する。バイパス・ユニット520に対する制御
は、制御ライン542を通して命令発行ユニット498によっ
て行われる。
IV.仮想メモリ制御ユニット
VMU 108のインタフェース定義は第15図に示されてい
る。VMU 108は主にVMU制御ロジック・ユニット800と内
容アドレス（content addressable）メモリ（CAM）802
から構成されている。VMU 108の一般的機能は第16図に
ブロック図で示してある。同図において、仮想アドレス
の表現は、スペースID（sID［31:28］）、仮想ページ番
号（VADDR［27:14］）、ページ・オフセット（PADDR［1
3:4］）、および要求ID（rID［3:0］）に分割されてい
る。物理アドレスを生成するためのアルゴリズムでは、
スペースIDを使用して、スペース・テーブル842内の16
個のレジスタから１つを選択するようになっている。選
択したスペース・レジスタの内容と仮想ページ番号とを
組み合わせて、テーブル索引バッファ（TLB）844をアク
セスするときのアドレスとして使用される。34ビット・
アドレスは内容アドレス・タグの働きをし、バッファ84
4ないの対応するバッファ・レジスタを指定するために
使用される。タグに一致するものが見つかると、18ビッ
ト幅レジスタ値が物理アドレス846の上位18ビットとし
て得られる。ページ・オフセットと要求IDは物理アドレ
ス846の下位14ビットとして得られる。
る。VMU 108は主にVMU制御ロジック・ユニット800と内
容アドレス（content addressable）メモリ（CAM）802
から構成されている。VMU 108の一般的機能は第16図に
ブロック図で示してある。同図において、仮想アドレス
の表現は、スペースID（sID［31:28］）、仮想ページ番
号（VADDR［27:14］）、ページ・オフセット（PADDR［1
3:4］）、および要求ID（rID［3:0］）に分割されてい
る。物理アドレスを生成するためのアルゴリズムでは、
スペースIDを使用して、スペース・テーブル842内の16
個のレジスタから１つを選択するようになっている。選
択したスペース・レジスタの内容と仮想ページ番号とを
組み合わせて、テーブル索引バッファ（TLB）844をアク
セスするときのアドレスとして使用される。34ビット・
アドレスは内容アドレス・タグの働きをし、バッファ84
4ないの対応するバッファ・レジスタを指定するために
使用される。タグに一致するものが見つかると、18ビッ
ト幅レジスタ値が物理アドレス846の上位18ビットとし
て得られる。ページ・オフセットと要求IDは物理アドレ
ス846の下位14ビットとして得られる。
タグに一致するものがテーブル索引バッファ844に見
つからないと、VMU不一致が通知される。この場合は、M
AU 112に維持されている完全ページ・テーブル・データ
構造をアクセスする従来のハッシュ・アルゴリズム848
を採用したVMU高速トラップ処理ルーチンを実行させる
必要がある。このページ・テーブル850はアーキテクチ
ャ100によって現在使用中のすべてのメモリ・ページの
エントリを含んでいる。ハッシュ・アルゴリズム848
は、現在の仮想ページ変換操作を満たすために必要なペ
ージ・テーブル・エントリを判別する。これらのページ
・テーブル・エントリはMAU 112からレジスタ・セット
“A"のトラップ・レジスタへロードされ、そのあと特殊
レジスタ移動命令によってテーブル索引バッファ844へ
転送される。例外処理ルーチンから戻ると、VMU不一致
例外を引き起こした命令はIEU 104によって再実行され
る。仮想アドレスから物理アドレスへの変換操作は例外
を引き起こさないで完了するはずである。
つからないと、VMU不一致が通知される。この場合は、M
AU 112に維持されている完全ページ・テーブル・データ
構造をアクセスする従来のハッシュ・アルゴリズム848
を採用したVMU高速トラップ処理ルーチンを実行させる
必要がある。このページ・テーブル850はアーキテクチ
ャ100によって現在使用中のすべてのメモリ・ページの
エントリを含んでいる。ハッシュ・アルゴリズム848
は、現在の仮想ページ変換操作を満たすために必要なペ
ージ・テーブル・エントリを判別する。これらのページ
・テーブル・エントリはMAU 112からレジスタ・セット
“A"のトラップ・レジスタへロードされ、そのあと特殊
レジスタ移動命令によってテーブル索引バッファ844へ
転送される。例外処理ルーチンから戻ると、VMU不一致
例外を引き起こした命令はIEU 104によって再実行され
る。仮想アドレスから物理アドレスへの変換操作は例外
を引き起こさないで完了するはずである。
VMU制御ロジック800はIFU 102およびIEU 104とのデュ
アル・インタフェースとなる。準備信号は制御ライン82
2を経由してIEU 104へ送られ、VMU 108がアドレス変換
のために使用可能であることを通知する。好適実施例で
は、VMU 108は常にIFU 102の変換要求を受け付ける準備
状態にある。IFU 102およびIEU 104は共に、制御ライン
329および804を経由して要求を提示することができる。
好適アーキテクチャ100では、IFUは優先してVMU 108を
アクセスすることができる。その結果、ビジー（使用
中）制御ライン820は１つだけがIEU 104に出力される。
アル・インタフェースとなる。準備信号は制御ライン82
2を経由してIEU 104へ送られ、VMU 108がアドレス変換
のために使用可能であることを通知する。好適実施例で
は、VMU 108は常にIFU 102の変換要求を受け付ける準備
状態にある。IFU 102およびIEU 104は共に、制御ライン
329および804を経由して要求を提示することができる。
好適アーキテクチャ100では、IFUは優先してVMU 108を
アクセスすることができる。その結果、ビジー（使用
中）制御ライン820は１つだけがIEU 104に出力される。
IFU 102およびIEU 104は共に、スペースIDと仮想ペー
ジ番号フィールドを、それぞれ、制御ライン326および8
08を経由してVMU制御ロジック800へ送る。さらに、IEU
104は読み書き制御信号を制御信号806で出力する。この
制御信号は、参照された仮想メモリのメモリ・アクセス
保護属性を変更するために、そのアドレスをロード・オ
ペレーションに使用すべきか、ストア・オペレーション
に使用すべきを必要に応じて定義している。仮想アドレ
スのスペースIDと仮想ページ・フィールドはCAMユニッ
ト802に渡されて、実際の変換操作が行われる。ページ
・オフセットとExIDフィールドは最終的にIEU 104から
直接にCCU 106へ送られる。物理ページと要求IDフィー
ルドはアドレス・ライン836を経由してCAMユニット802
へ送られる。テーブル索引バッファに一致するものが見
つかると、ヒット・ラインと制御出力ライン830を経由
してVMU制御ロジック・ユニット800に通知される。その
結果の18ビット長の物理アドレスはアドレス出力ライン
824上に出力される。
ジ番号フィールドを、それぞれ、制御ライン326および8
08を経由してVMU制御ロジック800へ送る。さらに、IEU
104は読み書き制御信号を制御信号806で出力する。この
制御信号は、参照された仮想メモリのメモリ・アクセス
保護属性を変更するために、そのアドレスをロード・オ
ペレーションに使用すべきか、ストア・オペレーション
に使用すべきを必要に応じて定義している。仮想アドレ
スのスペースIDと仮想ページ・フィールドはCAMユニッ
ト802に渡されて、実際の変換操作が行われる。ページ
・オフセットとExIDフィールドは最終的にIEU 104から
直接にCCU 106へ送られる。物理ページと要求IDフィー
ルドはアドレス・ライン836を経由してCAMユニット802
へ送られる。テーブル索引バッファに一致するものが見
つかると、ヒット・ラインと制御出力ライン830を経由
してVMU制御ロジック・ユニット800に通知される。その
結果の18ビット長の物理アドレスはアドレス出力ライン
824上に出力される。
VMU制御ロジック・ユニット800は、ライン830からヒ
ットおよび制御出力制御信号を受けると、仮想メモリ不
一致と仮想メモリ例外制御信号をライン334、332上に出
力する。仮想メモリ変換不一致とは、テーブル索引バッ
ファ844内のページ・テーブルIDと一致しなかったこと
を意味する。その他の変換エラーはすべて仮想メモリ例
外として報告される。
ットおよび制御出力制御信号を受けると、仮想メモリ不
一致と仮想メモリ例外制御信号をライン334、332上に出
力する。仮想メモリ変換不一致とは、テーブル索引バッ
ファ844内のページ・テーブルIDと一致しなかったこと
を意味する。その他の変換エラーはすべて仮想メモリ例
外として報告される。
最後に、CAMユニット802内のデータ・テーブルは特殊
レジスタ間移動命令をIEU 104が実行することによって
変更することができる。読み書き、レジスタ選択、リセ
ット、ロードおよびクリア制御信号はIEU 104から制御
ライン810、812、814、816、818を経由して出力され
る。CAMユニット・レジスタに書くべきデータは特殊ア
ドレス・データ・バス354に接続されたアドレス・バス8
08を経由してIEU 104からVMU制御ロジック・ユニット80
0によって受信される。このデータは初期設定、レジス
タ選択、および読み書き制御信号を制御する制御信号と
同時にバス836を経由してCAMユニット802へ転送され
る。その結果、CAMユニット802内のデータ・レジスタ
は、より高レベルのオペレーティング・システムで定義
されているコンテキスト・スイッチを処理するとき必要
になるストアのための読出しを含めて、アーキテクチャ
100の動的オペレーションの間に必要に応じて即座に書
き出すことができる。
レジスタ間移動命令をIEU 104が実行することによって
変更することができる。読み書き、レジスタ選択、リセ
ット、ロードおよびクリア制御信号はIEU 104から制御
ライン810、812、814、816、818を経由して出力され
る。CAMユニット・レジスタに書くべきデータは特殊ア
ドレス・データ・バス354に接続されたアドレス・バス8
08を経由してIEU 104からVMU制御ロジック・ユニット80
0によって受信される。このデータは初期設定、レジス
タ選択、および読み書き制御信号を制御する制御信号と
同時にバス836を経由してCAMユニット802へ転送され
る。その結果、CAMユニット802内のデータ・レジスタ
は、より高レベルのオペレーティング・システムで定義
されているコンテキスト・スイッチを処理するとき必要
になるストアのための読出しを含めて、アーキテクチャ
100の動的オペレーションの間に必要に応じて即座に書
き出すことができる。
V.キャッシュ制御ユニット
CCU 106のデータ・インタフェースに対する制御は第1
7図に示されている。この場合も、IFU 102とIEU 104用
に別々のインタフェースが設けられている。さらに、論
理的に別個のインタフェースがCCU 106に用意され、命
令とデータ転送のためにMCU 110と結ばれている。
7図に示されている。この場合も、IFU 102とIEU 104用
に別々のインタフェースが設けられている。さらに、論
理的に別個のインタフェースがCCU 106に用意され、命
令とデータ転送のためにMCU 110と結ばれている。
IFUインタフェースはアドレス・ライン324上に送出さ
れる物理ページ・アドレス、アドレス・ライン824上に
送出されるVMU変換ページ・アドレス、および制御ライ
ン294、296上を別々に転送される要求IDからなってい
る。単方向データ転送バス114は命令セット全体をIFU 1
02と並列に転送するためのものである。最後に、読取り
／使用中および準備制御信号は制御ライン298、300、30
2を経由してCCU 106へ送られる。
れる物理ページ・アドレス、アドレス・ライン824上に
送出されるVMU変換ページ・アドレス、および制御ライ
ン294、296上を別々に転送される要求IDからなってい
る。単方向データ転送バス114は命令セット全体をIFU 1
02と並列に転送するためのものである。最後に、読取り
／使用中および準備制御信号は制御ライン298、300、30
2を経由してCCU 106へ送られる。
同様に、物理アドレス全体は物理アドレス・バス788
を経由してIEU 104へ送られる。要求ExIDは制御ライン7
96を経由してIEU 104のロード／ストア・ユニットとの
間で別々に受渡される。80ビット幅単方向データ・バス
はCCU 106からIEU 104に出力される。しかし、アーキテ
クチャ100の好適実施例では、下位の64ビットだけがIEU
104によって使用される。全80ビット・データ転送バス
をCCU 106内で使用できるようにし、かつサポートして
いるのは、本アーキテクチャ100の引き続いての実行を
サポートするためであり、浮動小数点データ経路660を
変更することによって、IEEE標準754に準拠する浮動小
数点のオペレーションをサポートする。
を経由してIEU 104へ送られる。要求ExIDは制御ライン7
96を経由してIEU 104のロード／ストア・ユニットとの
間で別々に受渡される。80ビット幅単方向データ・バス
はCCU 106からIEU 104に出力される。しかし、アーキテ
クチャ100の好適実施例では、下位の64ビットだけがIEU
104によって使用される。全80ビット・データ転送バス
をCCU 106内で使用できるようにし、かつサポートして
いるのは、本アーキテクチャ100の引き続いての実行を
サポートするためであり、浮動小数点データ経路660を
変更することによって、IEEE標準754に準拠する浮動小
数点のオペレーションをサポートする。
IEU制御インタフェースは要求、使用中、準備、読み
書きを通して、および制御信号784を通して確立され、
実質的には、IFU 102によって使用される対応する制御
信号と同じである。例外は、ロード・オペレーションと
ストア・オペレーションを区別するための読み書き制御
信号が設けられていることである。幅制御信号はIEU 10
4による各CCU 106へのアクセス時に転送されるバイト数
を指定している。これに対して、命令用キャッシュ132
のすべてのアクセスは固定した128ビット幅データ・フ
ェッチ・オペレーションになっている。
書きを通して、および制御信号784を通して確立され、
実質的には、IFU 102によって使用される対応する制御
信号と同じである。例外は、ロード・オペレーションと
ストア・オペレーションを区別するための読み書き制御
信号が設けられていることである。幅制御信号はIEU 10
4による各CCU 106へのアクセス時に転送されるバイト数
を指定している。これに対して、命令用キャッシュ132
のすべてのアクセスは固定した128ビット幅データ・フ
ェッチ・オペレーションになっている。
CCU 106は命令用キャッシュ132とデータ用キャッシュ
134に対して従来とほぼ同じキャッシュ制御機能を備え
ている。好適アーキテクチャ100では、命令用キャッシ
ュ132は256個の128ビット幅命令セットをストアする機
能を備えた高速メモリになっている。データ用キャッシ
ュ134は1024個の32ビット幅ワードのデータをストアす
る機能を備えている。命令用キャッシュ132とデータ用
キャッシュ134の内容から即時に満足できない命令要求
とデータ要求はMCU 110に渡される。命令用キャッシュ
がミスした場合は、28ビット幅物理アドレスがアドレス
・バス860を経由してMCU 110に渡される。要求IDおよび
CCU 106とMCU 110のオペレーションを調整するための追
加制御信号は制御ライン862上に送出される。MCU 110が
MAU 112の必要な読取りアクセスを調整すると、２つの
連続する64ビット幅データ転送が直接にMAU 112から命
令用キャッシュ132へ行われる。２つの転送が必要にな
るのは、データ・バス136が好適アーキテクチャ100で
は、64ビット幅バスになっているためである。要求した
データがMCU 110を通して返却されると、要求オペレー
ションの保留中に維持されていた要求IDも制御ライン86
2を経由してCCU 106へ返却される。
134に対して従来とほぼ同じキャッシュ制御機能を備え
ている。好適アーキテクチャ100では、命令用キャッシ
ュ132は256個の128ビット幅命令セットをストアする機
能を備えた高速メモリになっている。データ用キャッシ
ュ134は1024個の32ビット幅ワードのデータをストアす
る機能を備えている。命令用キャッシュ132とデータ用
キャッシュ134の内容から即時に満足できない命令要求
とデータ要求はMCU 110に渡される。命令用キャッシュ
がミスした場合は、28ビット幅物理アドレスがアドレス
・バス860を経由してMCU 110に渡される。要求IDおよび
CCU 106とMCU 110のオペレーションを調整するための追
加制御信号は制御ライン862上に送出される。MCU 110が
MAU 112の必要な読取りアクセスを調整すると、２つの
連続する64ビット幅データ転送が直接にMAU 112から命
令用キャッシュ132へ行われる。２つの転送が必要にな
るのは、データ・バス136が好適アーキテクチャ100で
は、64ビット幅バスになっているためである。要求した
データがMCU 110を通して返却されると、要求オペレー
ションの保留中に維持されていた要求IDも制御ライン86
2を経由してCCU 106へ返却される。
データ用キャッシュ134とMCU 110との間のデータ転送
オペレーションは、命令用キャッシュの転送オペレーシ
ョンとほぼ同じである。データ・ロードとストア・オペ
レーションは単一バイトを参照できるので、全32ビット
幅の物理アドレスがアドレス・バス864を経由してMCU 1
10へ送られる。インタフェース制御信号と要求ExIDは制
御ライン866を経由して転送される。双方向の64ビット
幅データ転送はデータ用キャッシュ・バス138を経由し
て行われる。
オペレーションは、命令用キャッシュの転送オペレーシ
ョンとほぼ同じである。データ・ロードとストア・オペ
レーションは単一バイトを参照できるので、全32ビット
幅の物理アドレスがアドレス・バス864を経由してMCU 1
10へ送られる。インタフェース制御信号と要求ExIDは制
御ライン866を経由して転送される。双方向の64ビット
幅データ転送はデータ用キャッシュ・バス138を経由し
て行われる。
VI.要約および結論
高性能RISCをベースとしたマイクロプロセッサ・アー
キテクチャは以上に説明したとおりである。本発明のア
ーキテクチャによれば、命令を順序外に実行することが
でき、メインとターゲット命令ストリームのプリフェッ
チ命令転送経路を別々に設け、およびプロシージャ命令
認識と専用プリフェッチ経路を設けることができる。命
令実行ユニットは最適化されているので、最適化された
複数のデータ処理経路で整数、浮動小数点およびブール
演算をサポートすることができ、またそれぞれの一時レ
ジスタ・ファイルが設けられているので、容易に設定さ
れるマシン状態の状況を正確に維持しながら、順序外の
実行と命令取消しを容易に行うことができる。
キテクチャは以上に説明したとおりである。本発明のア
ーキテクチャによれば、命令を順序外に実行することが
でき、メインとターゲット命令ストリームのプリフェッ
チ命令転送経路を別々に設け、およびプロシージャ命令
認識と専用プリフェッチ経路を設けることができる。命
令実行ユニットは最適化されているので、最適化された
複数のデータ処理経路で整数、浮動小数点およびブール
演算をサポートすることができ、またそれぞれの一時レ
ジスタ・ファイルが設けられているので、容易に設定さ
れるマシン状態の状況を正確に維持しながら、順序外の
実行と命令取消しを容易に行うことができる。
従って、上述した説明では、本発明の好適実施例を開
示しているが、当業者にとって本発明の範囲内で種々変
更および改良することが可能であることは勿論である。
示しているが、当業者にとって本発明の範囲内で種々変
更および改良することが可能であることは勿論である。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ミヤヤマ，ヨシユキ
アメリカ合衆国 95050 カリフォルニ
ア州 サンタ クララ ランチョ マコ
ーミック ブールバード 2171
(72)発明者 ガルグ，サンジブ
アメリカ合衆国 94539 カリフォルニ
ア州 フリーモント センティネル ド
ライブ 46820
(72)発明者 ハギワラ，ヤスアキ
アメリカ合衆国 95050 カリフォルニ
ア州 サンタ クララ モンロー スト
リート 2250 アパート 274
(72)発明者 ワン，ジョハネス
アメリカ合衆国 94062 カリフォルニ
ア州 レッドウッド シティ キング
ストリート 25
(72)発明者 ラウ，テーリ
アメリカ合衆国 94306 カリフォルニ
ア州 パロ アルト カレッジ アヴェ
ニュー 411 アパート イー
(72)発明者 トラン，クワン エイチ.
アメリカ合衆国 95130 カリフォルニ
ア州 サン ノゼ メイフィールド ア
ヴェニュー 2045
(56)参考文献 特開 平４−148236（ＪＰ，Ａ)
特開 平４−124730（ＪＰ，Ａ)
特開 平３−257527（ＪＰ，Ａ)
特開 昭61−95447（ＪＰ，Ａ)
特開 平３−137729（ＪＰ，Ａ)
特開 平３−147134（ＪＰ，Ａ)
特開 平２−278337（ＪＰ，Ａ)
特開 平１−313328（ＪＰ，Ａ)
久我守弘ほか４名，ＳＩＭＰ（単一命
令流／多重パイプライン）方式に基づく
「新風」プロセッサの低レベル並列アル
ゴリズム，情報処理学会論文誌，社団法
人情報処理学会，1989年12月15日，第30
巻第12号，ｐ．1603−1611
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 9/30 - 9/42
Claims (27)
- 【請求項１】命令ストアから取得した命令を実行するマ
イクロプロセッサにおいて、 命令ストアから命令をフェッチする手段と、 前記フェッチする手段の後段に設けられ、複数命令をバ
ッファリングする手段と、 前記バッファの後段に設けられ、複数命令を同時にデコ
ードするデコード手段と、 前記デコード手段の後段に設けられ、順序外で命令を実
行することが可能な実行手段と、 を備え、 前記実行手段が 複数のレジスタにデータをストアするレジスタファイル
手段と、 予め定めた態様でデータを処理する複数の機能ユニット
手段と、 を備えたことを特徴とする高性能RISCマイクロプロセッ
サ。 - 【請求項２】命令ストアから取得した命令を実行するス
ーパースカラーマイクロプロセッサにおいて、 プログラム順序にある複数の命令を命令ストアからフェ
ッチするフェッチ回路と、； 前記フェッチ回路の後段に設けられ、前記複数の命令を
バッファリングするFIFO機能を有するバッファと、； 前記複数の命令を同時にデコードしディスパッチするデ
ィスパッチ回路と、； 実行ユニットと、； を備え、 前記実行ユニットが、 前記ディスパッチ回路によってプログラム順序外でディ
スパッチされた前記命令をそれぞれ実行する複数の機能
ユニットと、 前記複数の機能ユニットの実行結果をストアするレジス
タファイルと、 を備えたことを特徴とする高性能RISCマイクロプロセッ
サ。 - 【請求項３】さらに、複数の前記順序外で実行された命
令をプログラム順序にそろえるための退避回路を備えた
請求項１または２記載の高性能RISCマイクロプロセッ
サ。 - 【請求項４】前記退避回路が、プロセッササイクルで所
定命令まで退避させることが可能である請求項３記載の
高性能RISCマイクロプロセッサ。 - 【請求項５】前記FIFO機能を有するバッファが、プロセ
ッササイクルで４以上の命令を前記ディスパッチ回路へ
供給することができる請求項１または２記載の高性能RI
SCマイクロプロセッサ。 - 【請求項６】前記ディスパッチ回路が、プロセッササイ
クルで所定命令まで前記実行ユニットへディスパッチす
ることができる請求項１または２記載の高性能RISCマイ
クロプロセッサ。 - 【請求項７】前記ディスパッチ回路は、さらに、前記複
数の機能ユニットの利用可能性を条件に、プログラム順
序外の命令を実行ユニットに発行する手段を備えている
請求項１または２記載の高性能RISCマイクロプロセッ
サ。 - 【請求項８】前記命令ストアは外部キャッシュに結合さ
れている請求項１または２記載の高性能RISCマイクロプ
ロセッサ。 - 【請求項９】前記ディスパッチ回路は、複数の前記バッ
ファリングされた命令をプロセッササイクルで前記実行
ユニットへ供給することにより、前記命令をディスパッ
チする請求項１または２記載の高性能RISCマイクロプロ
セッサ。 - 【請求項１０】命令ストアから取得した命令を実行する
スーパースカラーマイクロプロセッサにおいて、 命令ストアからプログラム順序にある複数の命令をフェ
ッチするフェッチ回路と、； 前記複数の命令をバッファリングする第１命令バッファ
と、； 前記第１命令バッファの後段に設けられた分岐デコーダ
と； 前記分岐デコーダの後段に設けられ、前記複数の命令を
バッファリングするFIFO機能を有する第２バッファと； 前記FIFO機能を有する第２バッファでバッファリングさ
れた前記複数の命令を同時にデコードしディスパッチす
るディスパッチ回路と； 実行ユニットと、； を備え、 前記実行ユニットが、 前記ディスパッチ回路によってプログラム順序外でディ
スパッチされた前記複数の命令をそれぞれ実行する複数
の機能ユニットと、 前記機能ユニットの実行結果をストアするレジスタファ
イルと、 を備えたことを特徴とする高性能RISCマイクロプロセッ
サ。 - 【請求項１１】さらに、複数の前記順序外で実行された
命令をプログラム順序にそろえるための回避回路を備え
た請求項10記載の高性能RISCマイクロプロセッサ。 - 【請求項１２】前記退避回路が、プロセッササイクルで
所定命令まで退避させることが可能である請求項11記載
の高性能RISCマイクロプロセッサ。 - 【請求項１３】前記FIFO機能を有するバッファが、プロ
セッササイクルで４以上の命令を前記ディスパッチ回路
へ供給することができる請求項10記載の高性能RISCマイ
クロプロセッサ。 - 【請求項１４】前記ディスパッチ回路が、プロセッササ
イクルで所定命令で前記実行ユニットへディスパッチす
ることができる請求項10記載の高性能RISCマイクロプロ
セッサ。 - 【請求項１５】前記ディスパッチ回路が、さらに、前記
複数の機能ユニットの利用可能性を条件に、プログラム
順序外の命令を実行ユニットに発行する手段を備えてい
る請求項10記載の高性能RISCマイクロプロセッサ。 - 【請求項１６】前記命令ストアはマイクロプロセッサに
より実行される命令をストアする外部キャッシュに結合
されている請求項10記載の高性能RISCマイクロプロセッ
サ。 - 【請求項１７】前記ディスパッチ回路は、複数の前記バ
ッファリングされた命令をプロセッササイクルで前記実
行ユニットへ供給する請求項10記載の高性能RISCマイク
ロプロセッサ。 - 【請求項１８】命令ストアから取得した命令を実行する
スーパースカラーマイクロプロセッサにおいて、 プログラム順序にある複数の命令を命令ストアからフェ
ッチするフェッチ回路と、； 前記複数の命令をバッファリングする第１命令バッファ
と、； 前記第１命令バッファの後段に設けられた分岐デコーダ
と； 前記複数の命令をバッファリングするFIFO機能を有する
第２バッファと； 前記FIFO機能を有する第２バッファでバッファリングさ
れた前記複数の命令を同時にデコードしディスパッチす
るディスパッチ回路と； 実行ユニットと、； を備え、 前記実行ユニットが、 前記ディスパッチ回路によってプログラム順序外でディ
スパッチされた前記命令をそれぞれ実行する複数の機能
ユニットと、 前記複数の機能ユニットの実行結果をストアするレジス
タファイルと、 を備えたことを特徴とする高性能RISCマイクロプロセッ
サ。 - 【請求項１９】さらに、複数の前記順序外で実行された
命令をプログラム順序にそろえるための退避回路を備え
た請求項18記載の高性能RISCマイクロプロセッサ。 - 【請求項２０】前記退避回路が、プロセッササイクルで
所定命令まで退避させることが可能である請求項19記載
の高性能RISCマイクロプロセッサ。 - 【請求項２１】前記FIFO機能を有するバッファが、プロ
セッササイクルで４以上の命令を前記ディスパッチ回路
へ供給することができる請求項18記載の高性能RISCマイ
クロプロセッサ。 - 【請求項２２】前記ディスパッチ回路が、プロセッササ
イクルで４命令まで前記実行ユニットへディスパッチす
ることができる請求項18記載の高性能RISCマイクロプロ
セッサ。 - 【請求項２３】前記ディスパッチ回路が、さらに、前記
複数の機能ユニットの利用可能性を条件に、プログラム
順序外の命令を実行ユニットに発行する手段を備えてい
る請求項18記載の高性能RISCマイクロプロセッサ。 - 【請求項２４】前記命令ストアはマイクロプロセッサに
より実行される命令をストアする外部キャッシュに結合
されている請求項18記載の高性能RISCマイクロプロセッ
サ。 - 【請求項２５】前記ディスパッチ回路は、複数の前記バ
ッファリングされた命令をプロセッササイクルで前記実
行ユニットへ供給する請求項18記載の高性能RISCマイク
ロプロセッサ。 - 【請求項２６】前記FIFO機能を有する第２バッファが、
前記第１命令バッファから前記複数の命令をバッファリ
ングする請求項18記載の高性能RISCマイクロプロセッ
サ。 - 【請求項２７】請求項１乃至26のいずれかのマイクロプ
ロセッサと外部メモリとを備えたデータ処理装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US72700691A | 1991-07-08 | 1991-07-08 | |
| US727,006 | 1991-07-08 | ||
| PCT/JP1992/000868 WO1993001545A1 (en) | 1991-07-08 | 1992-07-07 | High-performance risc microprocessor architecture |
Related Child Applications (8)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000145125A Division JP3654138B2 (ja) | 1991-07-08 | 2000-05-17 | スーパースカラー型マイクロプロセッサ及びデータ処理装置 |
| JP2000145123A Division JP3654137B2 (ja) | 1991-07-08 | 2000-05-17 | スーパースカラー型マイクロプロセッサ及びデータ処理装置 |
| JP2000145126A Division JP2000357091A (ja) | 1991-07-08 | 2000-05-17 | コンピュータシステム |
| JP2000145124A Division JP2000339159A (ja) | 1991-07-08 | 2000-05-17 | スーパースカラー型マイクロプロセッサ |
| JP2000146443A Division JP2000339163A (ja) | 1991-07-08 | 2000-05-18 | スーパースカラーマイクロプロセッサ、該プロセッサシステム、該プロセッサシステムにおけるデータ処理方法、及び該プロセッサを備えたコンピュータシステム |
| JP2000146442A Division JP2000339162A (ja) | 1991-07-08 | 2000-05-18 | スーパースカラーマイクロプロセッサ |
| JP2000146441A Division JP3654139B2 (ja) | 1991-07-08 | 2000-05-18 | スーパースカラーマイクロプロセッサ及びデータ処理装置 |
| JP2002267998A Division JP3702873B2 (ja) | 1991-07-08 | 2002-09-13 | マイクロプロセッサを用いた命令実行方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06501122A JPH06501122A (ja) | 1994-01-27 |
| JP3441070B2 true JP3441070B2 (ja) | 2003-08-25 |
Family
ID=24920949
Family Applications (23)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50215093A Expired - Lifetime JP3441070B2 (ja) | 1991-07-08 | 1992-07-07 | 高性能ｒｉｓｃマイクロプロセッサ及びデータ処理装置 |
| JP2000145125A Expired - Lifetime JP3654138B2 (ja) | 1991-07-08 | 2000-05-17 | スーパースカラー型マイクロプロセッサ及びデータ処理装置 |
| JP2000145126A Withdrawn JP2000357091A (ja) | 1991-07-08 | 2000-05-17 | コンピュータシステム |
| JP2000145123A Expired - Lifetime JP3654137B2 (ja) | 1991-07-08 | 2000-05-17 | スーパースカラー型マイクロプロセッサ及びデータ処理装置 |
| JP2000145124A Withdrawn JP2000339159A (ja) | 1991-07-08 | 2000-05-17 | スーパースカラー型マイクロプロセッサ |
| JP2000146441A Expired - Lifetime JP3654139B2 (ja) | 1991-07-08 | 2000-05-18 | スーパースカラーマイクロプロセッサ及びデータ処理装置 |
| JP2000146442A Withdrawn JP2000339162A (ja) | 1991-07-08 | 2000-05-18 | スーパースカラーマイクロプロセッサ |
| JP2000146443A Withdrawn JP2000339163A (ja) | 1991-07-08 | 2000-05-18 | スーパースカラーマイクロプロセッサ、該プロセッサシステム、該プロセッサシステムにおけるデータ処理方法、及び該プロセッサを備えたコンピュータシステム |
| JP2002267998A Expired - Lifetime JP3702873B2 (ja) | 1991-07-08 | 2002-09-13 | マイクロプロセッサを用いた命令実行方法 |
| JP2004266867A Expired - Lifetime JP3729202B2 (ja) | 1991-07-08 | 2004-09-14 | スーパースカラーマイクロプロセッサ |
| JP2004299657A Expired - Lifetime JP3838252B2 (ja) | 1991-07-08 | 2004-10-14 | スーパースカラーマイクロプロセッサおよびデータ処理装置 |
| JP2004329902A Expired - Lifetime JP3760947B2 (ja) | 1991-07-08 | 2004-11-15 | スーパースカラーマイクロプロセッサおよびデータ処理装置 |
| JP2004367718A Expired - Lifetime JP3760948B2 (ja) | 1991-07-08 | 2004-12-20 | スーパースカラーマイクロプロセッサ |
| JP2005011006A Expired - Lifetime JP3731604B2 (ja) | 1991-07-08 | 2005-01-19 | スーパースカラーマイクロプロセッサおよびデータ処理装置 |
| JP2005041740A Expired - Lifetime JP3731605B2 (ja) | 1991-07-08 | 2005-02-18 | スーパースカラーマイクロプロセッサおよびデータ処理装置 |
| JP2005119940A Expired - Lifetime JP3791542B2 (ja) | 1991-07-08 | 2005-04-18 | スーパースカラーマイクロプロセッサおよびデータ処理装置 |
| JP2005145542A Expired - Lifetime JP3791544B2 (ja) | 1991-07-08 | 2005-05-18 | スーパースカラーマイクロプロセッサおよびデータ処理装置 |
| JP2005178170A Expired - Lifetime JP3791545B2 (ja) | 1991-07-08 | 2005-06-17 | スーパースカラーマイクロプロセッサおよびデータ処理装置 |
| JP2005208079A Expired - Lifetime JP3791547B2 (ja) | 1991-07-08 | 2005-07-19 | スーパースカラーマイクロプロセッサおよびデータ処理装置 |
| JP2005237341A Expired - Lifetime JP3791548B2 (ja) | 1991-07-08 | 2005-08-18 | スーパースカラーマイクロプロセッサおよびデータ処理装置 |
| JP2005271886A Expired - Lifetime JP3791550B2 (ja) | 1991-07-08 | 2005-09-20 | スーパースカラーマイクロプロセッサおよびデータ処理装置 |
| JP2006162315A Expired - Lifetime JP3915842B2 (ja) | 1991-07-08 | 2006-06-12 | スーパースカラーマイクロプロセッサおよびデータ処理装置 |
| JP2006191594A Withdrawn JP2006313564A (ja) | 1991-07-08 | 2006-07-12 | スーパースカラーマイクロプロセッサおよびデータ処理装置 |
Family Applications After (22)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000145125A Expired - Lifetime JP3654138B2 (ja) | 1991-07-08 | 2000-05-17 | スーパースカラー型マイクロプロセッサ及びデータ処理装置 |
| JP2000145126A Withdrawn JP2000357091A (ja) | 1991-07-08 | 2000-05-17 | コンピュータシステム |
| JP2000145123A Expired - Lifetime JP3654137B2 (ja) | 1991-07-08 | 2000-05-17 | スーパースカラー型マイクロプロセッサ及びデータ処理装置 |
| JP2000145124A Withdrawn JP2000339159A (ja) | 1991-07-08 | 2000-05-17 | スーパースカラー型マイクロプロセッサ |
| JP2000146441A Expired - Lifetime JP3654139B2 (ja) | 1991-07-08 | 2000-05-18 | スーパースカラーマイクロプロセッサ及びデータ処理装置 |
| JP2000146442A Withdrawn JP2000339162A (ja) | 1991-07-08 | 2000-05-18 | スーパースカラーマイクロプロセッサ |
| JP2000146443A Withdrawn JP2000339163A (ja) | 1991-07-08 | 2000-05-18 | スーパースカラーマイクロプロセッサ、該プロセッサシステム、該プロセッサシステムにおけるデータ処理方法、及び該プロセッサを備えたコンピュータシステム |
| JP2002267998A Expired - Lifetime JP3702873B2 (ja) | 1991-07-08 | 2002-09-13 | マイクロプロセッサを用いた命令実行方法 |
| JP2004266867A Expired - Lifetime JP3729202B2 (ja) | 1991-07-08 | 2004-09-14 | スーパースカラーマイクロプロセッサ |
| JP2004299657A Expired - Lifetime JP3838252B2 (ja) | 1991-07-08 | 2004-10-14 | スーパースカラーマイクロプロセッサおよびデータ処理装置 |
| JP2004329902A Expired - Lifetime JP3760947B2 (ja) | 1991-07-08 | 2004-11-15 | スーパースカラーマイクロプロセッサおよびデータ処理装置 |
| JP2004367718A Expired - Lifetime JP3760948B2 (ja) | 1991-07-08 | 2004-12-20 | スーパースカラーマイクロプロセッサ |
| JP2005011006A Expired - Lifetime JP3731604B2 (ja) | 1991-07-08 | 2005-01-19 | スーパースカラーマイクロプロセッサおよびデータ処理装置 |
| JP2005041740A Expired - Lifetime JP3731605B2 (ja) | 1991-07-08 | 2005-02-18 | スーパースカラーマイクロプロセッサおよびデータ処理装置 |
| JP2005119940A Expired - Lifetime JP3791542B2 (ja) | 1991-07-08 | 2005-04-18 | スーパースカラーマイクロプロセッサおよびデータ処理装置 |
| JP2005145542A Expired - Lifetime JP3791544B2 (ja) | 1991-07-08 | 2005-05-18 | スーパースカラーマイクロプロセッサおよびデータ処理装置 |
| JP2005178170A Expired - Lifetime JP3791545B2 (ja) | 1991-07-08 | 2005-06-17 | スーパースカラーマイクロプロセッサおよびデータ処理装置 |
| JP2005208079A Expired - Lifetime JP3791547B2 (ja) | 1991-07-08 | 2005-07-19 | スーパースカラーマイクロプロセッサおよびデータ処理装置 |
| JP2005237341A Expired - Lifetime JP3791548B2 (ja) | 1991-07-08 | 2005-08-18 | スーパースカラーマイクロプロセッサおよびデータ処理装置 |
| JP2005271886A Expired - Lifetime JP3791550B2 (ja) | 1991-07-08 | 2005-09-20 | スーパースカラーマイクロプロセッサおよびデータ処理装置 |
| JP2006162315A Expired - Lifetime JP3915842B2 (ja) | 1991-07-08 | 2006-06-12 | スーパースカラーマイクロプロセッサおよびデータ処理装置 |
| JP2006191594A Withdrawn JP2006313564A (ja) | 1991-07-08 | 2006-07-12 | スーパースカラーマイクロプロセッサおよびデータ処理装置 |
Country Status (8)
| Country | Link |
|---|---|
| US (19) | US5539911A (ja) |
| EP (3) | EP0547241B1 (ja) |
| JP (23) | JP3441070B2 (ja) |
| KR (42) | KR100559475B1 (ja) |
| AT (3) | ATE206829T1 (ja) |
| DE (4) | DE03024585T1 (ja) |
| HK (2) | HK1014782A1 (ja) |
| WO (1) | WO1993001545A1 (ja) |
Families Citing this family (231)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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- 1992-07-07 KR KR1020037001233A patent/KR100559475B1/ko not_active IP Right Cessation
- 1992-07-07 AT AT92914387T patent/ATE206829T1/de not_active IP Right Cessation
- 1992-07-07 KR KR1020067001063A patent/KR100764898B1/ko not_active IP Right Cessation
- 1992-07-07 AT AT03024585T patent/ATE450826T1/de not_active IP Right Cessation
- 1992-07-07 KR KR1020087028736A patent/KR20080109099A/ko not_active Application Discontinuation
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- 1992-07-07 KR KR1020077008099A patent/KR100875259B1/ko not_active IP Right Cessation
- 1992-07-07 WO PCT/JP1992/000868 patent/WO1993001545A1/en active Application Filing
- 1992-07-07 KR KR1020077008095A patent/KR100764894B1/ko not_active IP Right Cessation
- 1992-07-07 KR KR1020037001234A patent/KR100559482B1/ko not_active IP Right Cessation
- 1992-07-07 KR KR1020077008100A patent/KR100875262B1/ko not_active IP Right Cessation
- 1992-07-07 KR KR1020077008101A patent/KR100875266B1/ko not_active IP Right Cessation
- 1992-07-07 KR KR1020077008096A patent/KR100875252B1/ko not_active IP Right Cessation
- 1992-07-07 KR KR1020077008097A patent/KR100875257B1/ko not_active IP Right Cessation
- 1992-07-07 KR KR1020037001229A patent/KR100559455B1/ko not_active IP Right Cessation
- 1992-07-07 EP EP03024585A patent/EP1385085B1/en not_active Expired - Lifetime
- 1992-07-07 KR KR1019930700687A patent/KR100294475B1/ko not_active IP Right Cessation
- 1992-07-07 KR KR1020067001062A patent/KR100633578B1/ko not_active IP Right Cessation
- 1992-07-07 KR KR1020077008104A patent/KR100764895B1/ko not_active IP Right Cessation
- 1992-07-07 KR KR1020037001230A patent/KR100559463B1/ko not_active IP Right Cessation
- 1992-07-07 KR KR1020037001231A patent/KR100559465B1/ko not_active IP Right Cessation
- 1992-07-07 DE DE69233313T patent/DE69233313T2/de not_active Expired - Lifetime
- 1992-07-07 DE DE69232113T patent/DE69232113T2/de not_active Expired - Lifetime
- 1992-07-07 DE DE69233777T patent/DE69233777D1/de not_active Expired - Lifetime
- 1992-07-07 KR KR1020077008098A patent/KR100886000B1/ko not_active IP Right Cessation
- 1992-07-07 KR KR1020037001232A patent/KR100559468B1/ko not_active IP Right Cessation
- 1992-07-07 EP EP00109747A patent/EP1024426B1/en not_active Expired - Lifetime
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- 1999-06-23 US US09/338,563 patent/US6038654A/en not_active Expired - Fee Related
- 1999-11-09 US US09/436,986 patent/US6256720B1/en not_active Expired - Fee Related
- 1999-11-10 US US09/437,601 patent/US6272619B1/en not_active Expired - Fee Related
-
2000
- 2000-05-17 JP JP2000145125A patent/JP3654138B2/ja not_active Expired - Lifetime
- 2000-05-17 JP JP2000145126A patent/JP2000357091A/ja not_active Withdrawn
- 2000-05-17 JP JP2000145123A patent/JP3654137B2/ja not_active Expired - Lifetime
- 2000-05-17 JP JP2000145124A patent/JP2000339159A/ja not_active Withdrawn
- 2000-05-18 JP JP2000146441A patent/JP3654139B2/ja not_active Expired - Lifetime
- 2000-05-18 JP JP2000146442A patent/JP2000339162A/ja not_active Withdrawn
- 2000-05-18 JP JP2000146443A patent/JP2000339163A/ja not_active Withdrawn
- 2000-12-27 KR KR1020007014867A patent/KR100325175B1/ko not_active IP Right Cessation
- 2000-12-27 KR KR1020007014868A patent/KR100325176B1/ko not_active IP Right Cessation
- 2000-12-27 KR KR1020007014869A patent/KR100325177B1/ko not_active IP Right Cessation
-
2001
- 2001-05-10 US US09/852,293 patent/US6647485B2/en not_active Expired - Fee Related
- 2001-11-23 KR KR10-2001-7015021A patent/KR100403164B1/ko not_active IP Right Cessation
- 2001-11-23 KR KR10-2001-7015019A patent/KR100403166B1/ko not_active IP Right Cessation
- 2001-11-23 KR KR10-2001-7015020A patent/KR100403167B1/ko not_active IP Right Cessation
-
2002
- 2002-09-13 JP JP2002267998A patent/JP3702873B2/ja not_active Expired - Lifetime
- 2002-10-29 US US10/282,207 patent/US6948052B2/en not_active Expired - Fee Related
- 2002-10-29 US US10/282,045 patent/US6959375B2/en not_active Expired - Fee Related
- 2002-10-30 US US10/283,177 patent/US6986024B2/en not_active Expired - Fee Related
- 2002-10-30 US US10/283,106 patent/US6915412B2/en not_active Expired - Fee Related
-
2003
- 2003-01-27 KR KR10-2003-7001227A patent/KR100393494B1/ko not_active IP Right Cessation
- 2003-01-27 KR KR10-2003-7001236A patent/KR100393496B1/ko not_active IP Right Cessation
- 2003-01-27 KR KR10-2003-7001228A patent/KR100393495B1/ko not_active IP Right Cessation
- 2003-01-27 KR KR10-2003-7001237A patent/KR100393497B1/ko not_active IP Right Cessation
- 2003-07-21 KR KR10-2003-7009657A patent/KR100449236B1/ko not_active IP Right Cessation
- 2003-07-21 KR KR10-2003-7009658A patent/KR100403165B1/ko not_active IP Right Cessation
- 2003-07-21 KR KR10-2003-7009655A patent/KR100469968B1/ko not_active IP Right Cessation
- 2003-07-21 KR KR10-2003-7009656A patent/KR100449238B1/ko not_active IP Right Cessation
- 2003-07-21 KR KR10-2003-7009652A patent/KR100469952B1/ko not_active IP Right Cessation
- 2003-07-21 KR KR10-2003-7009653A patent/KR100469964B1/ko not_active IP Right Cessation
- 2003-07-21 KR KR10-2003-7009650A patent/KR100469971B1/ko not_active IP Right Cessation
- 2003-07-21 KR KR10-2003-7009651A patent/KR100469954B1/ko not_active IP Right Cessation
- 2003-07-21 KR KR10-2003-7009654A patent/KR100469959B1/ko not_active IP Right Cessation
- 2003-07-21 KR KR10-2003-7009660A patent/KR100449242B1/ko not_active IP Right Cessation
- 2003-07-21 KR KR10-2003-7009659A patent/KR100449244B1/ko not_active IP Right Cessation
- 2003-09-12 US US10/660,671 patent/US7162610B2/en not_active Expired - Fee Related
- 2003-09-18 KR KR10-2003-7012158A patent/KR100464272B1/ko not_active IP Right Cessation
- 2003-09-18 KR KR10-2003-7012159A patent/KR20040000411A/ko not_active Application Discontinuation
- 2003-10-31 US US10/697,257 patent/US6934829B2/en not_active Expired - Fee Related
- 2003-11-05 US US10/700,485 patent/US7487333B2/en not_active Expired - Fee Related
- 2003-11-05 US US10/700,520 patent/US6941447B2/en not_active Expired - Fee Related
-
2004
- 2004-05-11 HK HK04103298.9A patent/HK1060417A1/xx not_active IP Right Cessation
- 2004-09-14 JP JP2004266867A patent/JP3729202B2/ja not_active Expired - Lifetime
- 2004-10-14 JP JP2004299657A patent/JP3838252B2/ja not_active Expired - Lifetime
- 2004-11-15 JP JP2004329902A patent/JP3760947B2/ja not_active Expired - Lifetime
- 2004-12-20 JP JP2004367718A patent/JP3760948B2/ja not_active Expired - Lifetime
-
2005
- 2005-01-19 JP JP2005011006A patent/JP3731604B2/ja not_active Expired - Lifetime
- 2005-02-18 JP JP2005041740A patent/JP3731605B2/ja not_active Expired - Lifetime
- 2005-04-18 JP JP2005119940A patent/JP3791542B2/ja not_active Expired - Lifetime
- 2005-05-18 JP JP2005145542A patent/JP3791544B2/ja not_active Expired - Lifetime
- 2005-06-17 JP JP2005178170A patent/JP3791545B2/ja not_active Expired - Lifetime
- 2005-07-19 JP JP2005208079A patent/JP3791547B2/ja not_active Expired - Lifetime
- 2005-08-18 JP JP2005237341A patent/JP3791548B2/ja not_active Expired - Lifetime
- 2005-09-20 JP JP2005271886A patent/JP3791550B2/ja not_active Expired - Lifetime
-
2006
- 2006-06-12 JP JP2006162315A patent/JP3915842B2/ja not_active Expired - Lifetime
- 2006-07-12 JP JP2006191594A patent/JP2006313564A/ja not_active Withdrawn
- 2006-12-21 US US11/642,599 patent/US7739482B2/en not_active Expired - Fee Related
-
2008
- 2008-09-22 US US12/235,215 patent/US7721070B2/en not_active Expired - Fee Related
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| 久我守弘ほか４名，ＳＩＭＰ（単一命令流／多重パイプライン）方式に基づく「新風」プロセッサの低レベル並列アルゴリズム，情報処理学会論文誌，社団法人情報処理学会，１９８９年１２月１５日，第３０巻第１２号，ｐ．１６０３−１６１１ |
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