JP2000122866A

JP2000122866A - デ―タ処理装置

Info

Publication number: JP2000122866A
Application number: JP11336928A
Authority: JP
Inventors: Re Toron Guen; トロングエン，レ; Delek J Lenz; デレクジェイ．レンツ，; Yoshiyuki Miyayama; ヨシユキミヤヤマ，; Sanjibu Garuku; サンジブガルク，; Yasuaki Hagiwara; ヤスアキハギワラ，; Johanes Wan; ジョハネスワン，; Kwan H Tran; クワンエイチ．トラン，
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1999-11-29
Filing date: 1999-11-29
Publication date: 2000-04-28

Abstract

(57)【要約】【課題】入口点アドレスをテーブルからフェッチした
り、予備的ブランチ命令をフェッチして実行するために
必要な時間的遅れを除去する。【解決手段】与えられた命令を実行するための実行手
段と、メイン・バッファと、ターゲット・バッファと、
プロシージャ・バッファのグループを有する複数のプリ
フェッチ・バッファの任意の１つへ命令のソースから命
令をプリフェッチするためのプリフェッチ手段と、バッ
ファの１つからプリフェッチした命令を、プリフェッチ
・バッファ出力バスへ転送して、プリフェッチ命令を特
定の順序で実行手段に与える手段とを有し、プリフェッ
チ手段は、命令に対応して、所定の命令に関して同期プ
リフェッチ例外が発生したかどうかを指示するための指
示手段を有し、実行手段は、命令に関して同期例外が発
生したときは、指示手段に対応して例外ハンドラを呼出
すための呼出し手段を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サ・アーキテクチャに関し、さらに具体的には、マイク
ロプロセッサにおける割り込みと例外の処理に関する。

【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たる米国特許出願０７／７２６，９４２号の明細
書の記載に基づくものであって、当該米国特許出願の番
号を参照することによって当該米国特許出願の明細書の
記載内容が本明細書の一部分を構成するものとする。

【０００３】

【従来の技術】関連特許出願相互参照以下に列挙した米
国特許出願は本件特許出願と同時に米国特許出願され、
係属中のものであるが、これらの米国特許出願に開示さ
れており、かつそれぞれに対応して出願された日本での
特許出願に開示されている事項は、その出願番号を本明
細書で引用することにより本明細書の一部を構成するも
のとする。１．発明の名称「高性能ＲＩＳＣマイクロプロセッサ・
アーキテクチャ」（Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ
ＲＩＳＣＭｉｃｒｏｐｒｏｃｅｓｓｏｒＡｒｃｈ
ｉｔｅｃｔｕｒｅ）ＳＭＯＳ７９８４ＭＣＦ／ＧＢ
Ｒ，米国特許出願第０７／７２７，００６号、１９９１
年７月８日出願、発明者ＬｅＴ．Ｎｇｕｙｅｎ他、お
よびこれに対応する特願平５−５０２１５０（特表平６
−５０１１２２号公報）。２．発明の名称「拡張可能ＲＩＳＣマイクロプロセッサ
・アーキテクチヤ」（ＥｘｔｅｎｓｉｂｌｅＲＩＳＣ
ＭｉｃｒｏｐｒｏｃｅｓｓｏｒＡｒｃｈｉｔｅｃｔ
ｕｒｅ）ＳＭＯＳ７９８５ＭＣＦ／ＧＢＲ，米国特
許出願第０７／７２７，０５８号、１９９１年７月８日
出願、発明者ＬｅＴ．Ｎｇｕｙｅｎ他、およびこれに
対応する特願平５−５０２１５３（特表平６−５０１１
２４号公報）。３．「アーキテクチャ上の依存関係を隔離したＲＩＳＣ
マイクロプロセッサ・アーキテクチャ」（ＲＩＳＣＭ
ｉｃｒｏｐｒｏｃｅｓｓｏｒＡｒｃｈｉｔｅｃｔｕｒ
ｅｗｉｔｈｉｓｏｌａｔｅｄＡｒｃｈｉｔｅｃｔ
ｕｒａｌＤｅｐｅｎｄｅｎｃｉｅｓ）ＳＭＯＳ７９
８７ＭＣＦ／ＧＢＲ，米国特許出願第０７／７２６，
７４４号、１９９１年７月８日出願、発明者ＬｅＴ．
Ｎｇｕｙｅｎ他、およびこれに対応する特願平５−５０
２１５２（特表平６−５０２０３４号公報）。４．発明の名称「複数型レジスタ・セットを採用したＲ
ＩＳＣマイクロプロセッサ・アーキテクチャ」（ＲＩＳ
ＣＭｉｃｒｏｐｒｏｃｅｓｓｏｒＡｒｃｈｉｔｅｃ
ｔｕｒｅＩｍｐｌｅｍｅｎｔｉｎｇＭｕｌｔｉｐｌ
ｅＴｙｐｅｄＲｅｇｉｓｔｅｒＳｅｔｓ）ＳＭＯＳ
７９８８ＭＣＦ／ＧＢＲ／ＲＣＣ，米国特許出願第
０７／７２６，７７３号、１９９１年７月８日出願、発
明者ＳａｎｊｉｖＧａｒｇ他、およびこれに対応する
特願平５−５０２４０３（特表平６−５０１８０５号公
報）。５．発明の名称「シングル・チップ・ページ・プリンタ
・コントローラ」（ＳｉｎｇｌｅＣｈｉｐＰａｇｅ
ＰｒｉｎｔｅｒＣｏｎｔｒｏｌｌｅｒ）ＳＭＯＳ
７９９１ＭＣＦ／ＧＢＲ，米国特許出願第０７／７２
６，９２９号、１９９１年７月８日出願、発明者Ｄｅｒ
ｅｋＪ．Ｌｅｎｔｚｅ他、およびこれに対応する特願
平５−５０２１４９（特表平６−５０１５８６号公
報）。６．発明の名称「複数の異種プロセッサをサポートする
ことのできるマイクロプロセッサ・アーキテクチャ」
（ＭｉｃｒｏｐｒｏｃｅｓｓｏｒＡｒｃｈｉｔｅｃｔ
ｕｒｅＣａｐａｂｌｅｏｆＳｕｐｐｏｒｔｉｎｇ
ＭｕｌｔｉｐｌｅＨｅｔｅｒｏｇｅｎｅｏｕｓＰｒ
ｏｃｅｓｓｏｒｓ）ＳＭＯＳ７９９２ＭＣＦ／ＷＭ
Ｂ，米国特許出願第０７／７２６，８９３号、１９９１
年７月８日出願、発明者ＤｅｒｅｋＪ．Ｌｅｎｔｚｅ
他、およびこれに対応する特願平５−５０２１５１（特
表平６−５０１１２３号公報）。

【０００４】関連技術の説明代表的なマイクロプロセッ
サでは、制御の流れ（フロー）を変える命令が現れる
か、例外が発生するのでなければ、命令は順序通りに実
行されるのが普通である。例外に関しては、特定の事象
が発生したとき、その事象が命令ストリームの中の特定
の命令に関連して起こったか否かに関係なく、制御の流
れを変更する機構が組み込まれている。例えば、マイク
ロプロセッサは割込み要求（ＩＲＱ）リード（１ｅａ
ｄ）を含んでいる場合があり、このリードが外部デバイ
スによってアクティベート（活動化）されると、マイク
ロプロセッサは次に実行すべき命令のアドレスの表示を
含めて、マシンの現在状態（ステート）に関するある種
の情報をセーブしておき、そのあと、直ちに割込みハン
ドラ（１ｎｔｅｒｒｕｐｔｈａｎｄｌｅｒ）に制御権
（コントロール）を渡すと、割込みハンドラはある所定
のアドレスから開始するようになっている。別の例で
は、ある特定の命令の実行中に、ゼロによる除算（ｄｉ
ｖｉｄｅ−ｂｙ−ｚｅｒｏ）などの例外エラーが発生す
ると、マイクロプロセッサはマシンの現在状態に関する
情報をセーブしてから、制御権を例外ハンドラに渡すよ
うになっている。また、別の例では、ある種のマイクロ
プロセッサは、それぞれの命令セットに「ソフトウェア
・トラップ」命令を用意している。この場合も、マイク
ロプロセッサはマシンの現在状態に関する情報をセーブ
してから、制御権を例外ハンドラに渡すようになってい
る。本明細書で用いられている割込み、トラップ、障害
および例外の用語は交換可能に使用されている。

【０００５】一部のマイクロプロセッサでは、割込みが
外部で発生すると、マイクロプロセッサは制御権を同じ
割込みハンドラの入口点（ｅｎｔｒｙｐｏｉｎｔ）に
渡すようになっている。複数の外部デバイスが存在し、
それらのデバイスが割込み要求リードをアクティベート
できる場合は、割込みハンドラはどのデバイスが割込み
を引き起こしたかをまず判断してから、その特定デバイ
スを処理するコード部分に制御権を渡さなければならな
い。例えば、インテル８０４８マイクロプロセッサはＩ
ＮＴ入力を含んでおり、これがアクティベートされる
と、マイクロコントローラは制御権を絶対メモリ・ロケ
ーション３へ渡すようになっている。また、８０４８は
ＲＥＳＥＴ入力も含んでおり、これがアクティベートさ
れると、マイクロコントローラは制御権を絶対メモリ・
ロケーション０へ渡すようになっている。また、内部タ
イマ／カウンタも含んでおり、これが割込みを引き起こ
すと制御権が絶対メモリ・ロケーション７へ渡されるよ
うになっている。

【０００６】他のマイクロプロセッサは割込み要求リー
ドの他に「割込みレベル」リードを含んでいる。これら
のマイクロプロセッサでは、外部デバイスが割込み要求
リードをアクティベートするとき、その特定のデバイス
に固有のトラップ番号も割込みレベル・ライン上に送出
する。これを受けて、マイクロプロセッサの内部ハード
ウェアは制御権、つまり、「ベクトル」を各々が異なる
トラップ番号に対応している複数の割込みハンドラの１
つに渡す。同様に、いくつかのマイクロプロセッサで
は、内部で発生した例外を処理するように書かれたすべ
てのルーチンに対して１つだけの入口点があらかじめ定
められており、他のマイクロプロセッサでは、発生する
可能性のある内部例外の各特定のタイプに対して定義さ
れたトラップ番号に依存するルーチンヘ自動的にベクト
ルを渡す機構が備わっている。

【０００７】従来は、割込みハンドラおよび例外ハンド
ラにベクトルが渡される場合、該当のハンドラの入口点
を判断するために、いくつかの手法が用いられていた。
ある手法では、特定のテーブル・ベース・アドレスを始
点として、アドレス・テーブルが作成されており、その
ベース・アドレスは固定しているか、ユーザが定義でき
るようになっている。テーブルの各エントリ（項目）は
アドレスの長さと同じ長さに、例えば、２バイトまたは
４バイト長になっており、対応するトラップ番号に対す
る入口点を収容していた。割込みまたは例外が発生する
と、マイクロプロセッサはまずテーブルのベース・アド
レスを判断してから、トラップ番号をｍ倍したものを加
え（ただし、ｍは各エントリ内のバイト数である）、そ
のあと、求めたアドレスにストアされている情報をプロ
グラム・カウンタ（ＰＣ）にロードし、テーブル・エン
トリに指定されているアドレスから始まるルーチンヘ制
御権を渡していた。

【０００８】他のマイクロプロセッサでは、ハンドラの
アドレスだけをストアするのではなく、ブランチ命令全
体をテーブル内の各エントリにストアしていた。各エン
トリ内のバイト数はブランチ命令のバイト数と等しくな
っていた。割込みまたは例外を受け取ると、マイクロプ
ロセッサはまずテーブル・ベース・アドレスを判断し、
トラップ番号をｍ倍したものを加え、その結果をプログ
ラム・カウンタにロードするだけであった。そのあと最
初に実行される命令はテーブル内のブランチ命令であ
り、最終的に制御権が該当の例外ハンドラに渡されてい
た。

【０００９】

【発明が解決しようとする課題】ハンドラにベクトルを
渡す上述の手法のどちらも、予備的オペレーションを実
行してからでなければ、ハンドラのオペレーション部分
は実行を開始できないために遅延（待ち時間）が起こっ
ている。最初に挙げた手法では、入口点アドレスを最初
にテーブルから取り出してからでなければ、入口点アド
レスをプログラム・カウンタにロードできなかった。２
番目に挙げた手法では、予備的ブランチ命令を取り出し
て、実行させてからでなければ、ハンドラの重要部分は
実行を開始できなかった。トラップ番号をｍ倍したもの
をテーブル・ベース・アドレスに加える計算時に起こる
加算の遅延は、ベース・アドレスからの上位ビットを下
位ビットとしてトラップ番号を連結し、そのあとにｌｏ
ｇ₂ｍ個のゼロ・ビットを続けるだけで回避できるが、
上述した予備的オペレーションが原因で起こる遅延はそ
のまま残っていた。このような遅延は、ある種の割込み
を処理するためのレスポンス・タイム（応答時間）を重
要とするシステムでは、支障となるおそれがある。

【００１０】従来のマイクロプロセッサにおける例外処
理に関係するもう１つの問題は、トラップ・ハンドラが
メイン命令フローに戻ったとき、「マシンの状態」（ｓ
ｔａｔｅｏｆｍａｃｈｉｎｅ）を復元できるように
ストアしておく必要がある情報量に関係するものであ
る。できるだけ多くの情報をストアする必要性と、トラ
ップ・ハンドラヘディスパッチするときの遅延を最小に
する必要性とはトレードオフの関係にある。特に、オン
・チップ・データ・レジスタについては、オン・チップ
・データ・レジスタはどれもストアしておかないで、デ
ータを各レジスタに一時的にストアすることをハンドラ
に任せておき、そのあとでハンドラが独自の目的に使用
できるようにする手法が用いられていた。この場合、ハ
ンドラは戻る前にレジスタに入っているデータを置き換
える必要があった。この場合には、これらのレジスタを
ストアし、復元する必要があるので、ハンドラのオペレ
ーションが大幅に遅くなる可能性がある。別の手法で
は、ハードウェアがレジスタの内容をスタック上に自動
的にストアしてから、制御権をハンドラに渡すようにし
ている。この手法も、ハードウェアを複雑化すると共
に、ハンドラヘの制御権移動が大幅に遅延化する可能性
があるので、不適切である。従って、上述したベクトル
手法による場合は、トラップ・ハンドラの呼出し時にレ
ジスタの内容を保護するために既存の手法で起こる遅延
は、高性能マイクロプロセッサでは許容し得ないもので
ある。

【００１１】

【課題を解決するための手段】本発明によれば、公知シ
ステムにおける上述した問題の多くを解消するマイクロ
プロセッサ・アーキテクチャが採用されている。特に、
「高速トラップ」例外ディスパッチ手法が採用されてい
る。この手法によれば、ハンドラ全体を単一のベクトル
・アドレス・テーブル・エントリにストアしておくこと
ができる。各テーブル・エントリには、少なくとも２
個、好ましくはそれ以上の命令を収めておくだけのスペ
ースがあるので、高速トラップが起こったとき、マイク
ロプロセッサはトラップ番号をｍ倍したものをベース・
アドレスに連結することで求めたアドレスヘブランチす
るだけでよいようになっている。入口点アドレスをテー
ブルからフェッチしたり、予備的ブランチ命令をフェッ
チして実行するために必要な時間的遅れは、除去され
る。マイクロプロセッサには、重要度の低いタイプのト
ラップの場合には、時間効率の劣る他のベクトル手法を
取り入れることも可能である。

【００１２】本発明の別の形態では、トラップが現れる
と、プロセッサは割込み状態に入り、いくつかのシャド
ウ・レジスタを自動的にフォアグランド（前景）にシフ
トし対応する前景レジスタ・セットをバックグランド
（背景）にシフトする。レジスタ内容は転送されず、そ
の代わりに、シャドウ・レジスタが通常のレジスタの代
わりに使用可能にされるだけである。従って、ハンドラ
は、メイン命令ストリームのために必要なデータを壊す
かどうかを気にすることなく即時に使用可能なレジスタ
・セットをもつことになる。

【００１３】上掲の米国特許出願第０７／７２７，００
６号（ＰＣＴ／ＪＰ９２／００８６８）、発明の名称
「高性能ＲＩＳＣマイクロプロセッサ・アーキテクチ
ャ」（Ｈｉｇｈ−ＰｅｒｆｏｒｍａｎｃｅＲＩＳＣ
ＭｉｃｒｏｐｒｏｃｅｓｓｏｒＡｒｃｈｉｔｅｃｔｕｒ
ｅ）（特表平６−５０１１２２号公報）には、その実行
時前に命令をプリフェッチする高度マイクロプロセッサ
が命令プリフェッチ要求の順序外の返却を処理できるこ
と、同一の実行時の間に２つ以上の命令を実行できるこ
と、および命令ストリームにおける命令の列に対して順
序外で命令を実行することもできることが説明されてい
る。本発明の別の形態では、命令の実行の前と実行時の
間に命令に対して発生した同期例外の正確さを保つため
のメカニズムが組み込まれている。

【００１４】上記特許出願に記載されているマイクロプ
ロセッサ・アーキテクチャには、さらに、メイン命令フ
ローの中のプロシージャ命令またはエミュレーション命
令から呼び出された別のプロシーレジャ命令フローを処
理するための機構が組み込まれている。プロシージャ命
令フローヘの制御権の移動は、メイン命令フローの中で
すでにプリフェッチされたどの命令もフラッシュするこ
となく、別に設けたエミュレーション・プリフェッチ待
ち行列によって行われる。本発明の別の形態によれば、
割込み状態は、プロセッサがメイン命令ストリームから
実行されているか、またはプロシージャ命令ストリーム
から実行されているかに関係なく、使用可能のままにな
っており、プロセッサは、トラップから戻るときどちら
の命令ストリームヘ戻るべきかを示した標識をもってい
る。さらに、メイン命令ストリーム用とエミュレーショ
ン命令ストリーム用に別個のプリフェッチ・プログラム
・カウンタが維持されており、プロセッサはトラップ・
ハンドラが呼び出されたとき現命令ストリームからプリ
フェッチＰＣだけをストアし、ハンドラが戻るときプリ
フェッチＰＣを正しいプリフェッチ・プログラム・カウ
ンタに復元する。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しつつ説明する。Ｉ．マイクロプロセッサ・アーキテクチャの概要 II．命令フェッチ・ユニットＡ）ＩＦＵデータ経路Ｂ）ＩＦＵ制御経路Ｃ）ＩＦＵ／ＩＥＵ制御インタフェースＤ）ＰＣロジック・ユニットの詳細１）ＰＦおよびＥｘＰＣ制御／データ・ユニットの詳細２）ＰＣ制御アルゴリズムの詳細Ｅ）割込みおよび例外処理１）概要２）非同期割込み３）同期例外４）ハンドラ・ディスパッチとリターン５）ネスト６）トラップー覧表 III. 命令実行ユニットＡ）ＩＥＵデータ経路の詳細１）レジスタ・ファイルの詳細２）整数データ経路の詳細３）浮動小数点データ経路の詳細４）ブール・レジスタ・データ経路の詳細Ｂ）ロード／ストア制御ユニットＣ）ＩＥＵ制御経路の詳細１）Ｅデコード・ユニットの詳細２）キャリー・チェッカ・ユニットの詳細３）データ依存関係チェッカ・ユニットの詳細４）レジスタ改名ユニットの詳細５）命令発行ユニットの詳細６）完了制御ユニットの詳細７）退避制御ユニットの詳細８）制御フロー制御ユニットの詳細９）バイパス制御ユニットの詳細 IV．仮想メモリ制御ユニットＶ．キャッシュ制御ユニット VI．要約および結論Ｉ．マイクロプロセッサ・アーキテクチャの概要図１は、本発明のアーキテクチャ１００の概要を示すも
のである。命令フェッチ・ユニット（ＩＦＵ）１０２と
命令実行ユニット（ＩＥＵ）１０４は、アーキテクチャ
１００の中心となる機能要素である。仮想メモリ・ユニ
ット（ＶＭＵ）１０８、キャッシュ制御ユニット（ＣＵ
Ｕ）１０６、およびメモリ制御ユニット（ＭＣＵ）１１
０は、ＩＦＵ１０２とＩＥＵ１０４の機能を直接にサポ
ートするためのものである。また、メモリ・アレイ・ユ
ニット（ＭＡＵ）１１２は基本的要素として、アーキテ
クチャ１００を動作させるためのものである。もっと
も、ＭＡＵ１１２はアーキテクチャ１００の１つの一体
的なコンポーネントとして直接的に存在しない。つま
り、本発明の好適実施例では、ＩＦＵ１０２、ＩＥＵ１
０４、ＶＭＵ１０８、ＣＣＵ１０６、およびＭＣＵ１１
０は従来の０．８ミクロン設計ルールの低電力ＣＭＯＳ
プロセスを利用してシングル・シリコン・チップ上に実
装され、約１，２００，０００個のトランジスタから構
成されている。アーキテクチャ１００の標準プロセッサ
またはシステムのクロック速度は４０ＭＨｚである。し
かし、本発明の好適実施例によれば、プロセッサの内部
クロック速度は１６０ＭＨｚである。

【００１６】ＩＦＵ１０２の基本的役割は命令をフェッ
チし、ＩＥＵ１０４による実行が保留されている間命令
をバッファに置いておき、一般的には、次の命令をフェ
ッチするとき使用される次の仮想アドレスを計算するこ
とである。

【００１７】本発明の好適実施例では、各命令は長さが
３２ビットに固定されている。命令セッ卜、つまり、４
個の命令からなる「バケット」（ｂｕｃｋｅｔ）は、Ｃ
ＣＵ１０６内の命令用キャッシュ１３２から１２８ビッ
ト幅の命令バス１１４を経由してＩＦＵ１０２によって
同時にフェッチされる。命令セットの転送は、制御ライ
ン１１６経由で送られてきた制御信号によって調整され
て、ＩＦＵ１０２とＣＣＵ１０６間で行われる。フェッ
チされる命令セットの仮想アドレスは、ＩＦＵ仲裁、制
御およびアドレスを兼ねたバス１１８経由でＩＦＵ１０
２から出力され、さらにＩＥＵ１０４とＶＭＵ１０８間
を結合する仲裁、制御およびアドレス共用バス１２０上
に送出される。ＶＭＵ１０８へのアクセスの仲裁（ａｒ
ｂｉｔｒａｔｉｏｎ）は、ＩＦＵ１０２とＩＥＵ１０４
の両方がＶＭＵ１０８を共通の共用資源として利用する
ことから行われる。本発明の好適実施例では、仮想アド
レスの物理ページ内のアドレスを定義する下位ビット
は、ＩＦＵ１０２から制御ライン１１６を経由して直接
にキャッシュ制御ユニット１０６へ転送される。ＩＦＵ
１０２から与えられる仮想アドレスの仮想上位ビットは
バス１１８、１２０のアドレス部分によってＶＭＵ１０
８へ送られ、そこで対応する物理ページ・アドレスに変
換される。ＩＦＵ１０２では、この物理ページ・アドレ
スは、変換要求がＶＭＵ１０８に出されたあと内部プロ
セッサ・クロック・サイクルの１／２の間に、ＶＭＵ１
０８からアドレス制御ライン１２２経由で直接にキャッ
シュ制御ユニット１０６へ転送される。

【００１８】ＩＦＵ１０２によってフェッチされた命令
ストリームの方は命令ストリーム・バス１２４経由でＩ
ＥＵ１０４に渡される。制御信号は、制御ライン１２６
を介してＩＦＵ１０２とＩＥＵ１０４間でやりとりされ
る。さらに、ある種の命令フェッチ・アドレス、例え
ば、ＩＥＵ１０４内に存在するレジスタ・ファイルヘの
アクセスを必要とするアドレスは、制御ライン１２６内
のターゲット・アドレス・リターン・バスを経由してＩ
ＦＵ１０２へ送り返される。

【００１９】ＩＥＵ１０４は、ＣＣＵ１０６内に設けら
れたデータ用キャッシュ１３４との間で８０ビット幅双
方向データ・バス１３０を通してデータをストアし、デ
ータを取り出す。ＩＥＵがデータ・アクセスするときの
物理アドレス全体は制御バス１２８のアドレス部分によ
ってＣＣＵ１０６へ渡される。また、制御バス１２８を
通して、データ転送を管理するための制御信号をＩＥＵ
１０４とＣＣＵ１０６との間でやりとりすることもでき
る。ＩＥＵ１０４は、仮想データ・アドレスをＣＣＵ１
０６へ渡すのに適した物理データ・アドレスに変更する
ための資源としてＶＭＵ１０８を使用する。データ・ア
ドレスの仮想化部分は、仲裁、制御およびアドレス・バ
ス１２０を経由してＶＭＵ１０８へ渡される。ＩＦＵ１
０２に対するオペレーションと異なり、ＶＭＵ１０８は
対応する物理アドレスをバス１２０経由でＩＥＵ１０４
へ返却する。アーキテクチャ１００の好適実施例では、
ＩＥＵ１０４は物理アドレスを使用して、ロード／スト
ア・オペレーションが正しいプログラム・ストリーム順
序で行われていることを確かめている。

【００２０】ＣＣＵ１０６は、物理アドレスで定義した
データ要求を命令用キャッシユ１３２とデータ用キャッ
シュ１３４のどちらか該当する方から満足できるかどう
かを判断する従来のハイレベル機能を備えている。アク
セス要求が命令用キャッシュ１３２またはデータ用キャ
ッシュ１３４ヘアクセスすることで正しく満足できる場
合は、ＣＣＵ１０６はデータ・バス１１４、１３０を経
由するデータ転送を調整して、その転送を行う。

【００２１】データ・アクセス要求が命令用キャッシュ
１３２またはデータ用キャッシュ１３４から満足できな
い場合は、ＣＣＵ１０６は対応する物理アドレスをＭＣ
Ｕ１１０へ渡し、ＭＡＵ１１２が要求しているのは読取
りアクセスであるか書込みアクセスであるかを判別し、
各要求ごとにＣＣＵ１０６のソースまたは宛先キャッシ
ュ１３２、１３４を識別するのに十分な制御情報および
要求オペレーションをＩＦＵ１０２またはＩＥＵ１０４
から出された最終的データ要求と関係づけるための追加
識別情報も一緒に渡される。

【００２２】ＭＣＵ１１０は、好ましくは、ポート・ス
イッチ・ユニット１４２を備えており、このユニットは
単方向データ・バス１３６によってＣＣＵ１０６の命令
用キャッシュ１３２に接続され、双方向データ・バス１
３８によってデータ用キャッシュ１３４に接続されてい
る。ポート・スイッチ１４２は基本的には大きなマルチ
プレクサであり、制御バス１４０から得た物理アドレス
を複数のポート（Ｐ₀−Ｐ_n）１４６_0-nのいずれかへ
送ることを可能にし、また、ポートからデー夕・バス１
３６、１３８へのデータの双方向転送を可能にする。Ｍ
ＣＵ１１０によって処理される各メモリ・アクセス要求
は、ＭＡＵ１１２をアクセスするとき要求されるメイン
・システム・メモリ・バス１６２へのアクセスを仲裁す
る目的でポート１４６_0-nの１つと関連づけられる。デ
ータ転送の接続が確立されると、ＭＣＵ１１０は制御情
報を制御バス１４０経由でＣＣＵ１０６に渡して、ポー
ト１４６_0-nのうち対応する１つを経由して命令用キャ
ッシュ１３２またはデータ用キャッシュ１３４とＭＡＵ
１１２との間でデータを転送することを開始する。アー
キテクチャ１００の好適実施例では、ＭＣＵ１１０は、
実際には、ＣＣＵ１０６とＭＡＵ１１２間を転送する途
中にあるデータをストアまたはラッチしない。このよう
にしたのは、転送の待ち時間を最小にし、ＭＣＵ１１０
に１つだけ存在するデータを追跡または管理しないです
むようにするためである。

【００２３】II．命令フェッチ・ユニット命令フェッチ・ユニット１０２の主要エレメントを図２
に示す。これらのエレメントのオペレーションおよび相
互関係を理解しやすくするために、以下では、これらの
エレメントがＩＦＵデータ経路と制御経路に関与する場
合を考慮して説明する。

【００２４】Ａ）ＩＦＵデータ経路ＩＦＵデータ経路は、命令セットを受け取ってプリフェ
ッチ・バッファ２６０に一時的にストアしておく命令バ
ス１１４から始まる。プリフェッチ・バッファ２６０か
らの命令セットはＩデコード・ユニット２６２を通って
ＩＦＩＦＯユニット２６４へ渡される。命令ＦＩＦＯ２
６４の最後の２ステージにストアされた命令セットは、
データ・バス２７８、２８０を通してＩＥＵ１０４に連
続的に取り出して利用することができる。

【００２５】プリフェッチ・バッファ・ユニット２６０
は、一度に１つの命令セットを命令バス１１４から受け
取る。完全な１２８ビット幅命令セットは、一般に、プ
リフェッチ・バッファ２６０のメイン・バッファ（ＭＢ
ＵＦ）１８８部分の４つの１２８ビット幅プリフェッチ
・バッファ・ロケーションの１つに並列に書き込まれ
る。追加の命令セットは最高４つまで同じように、２つ
の１２８ビット幅ターゲット・バッファ（ＴＢＵＦ）１
９０のプリフェッチ・バッファ・ロケーションにまたは
２つの１２８ビット幅プロシージャ・バッファ（ＥＢＵ
Ｆ）１９２のプリフェッチ・バッファ・ロケーションに
書き込むことが可能である。好適アーキテクチャ１００
では、ＭＢＵＦ１８８、ＴＢＵＦ１９０またはＥＢＵＦ
１９２内のプリフェッチ・バッファ・ロケーションのい
ずれかに置かれている命令セットは、プリフェッチ・バ
ッファ出力バス１９６へ転送することが可能である。さ
らに、直接フォールスルー（ｆａｌｌｔｈｒｏｕｇ
ｈ）命令セット・バス１９４は、命令バス１１４をプリ
フェッチ・バッファ出力バス１９６と直接に接続するこ
とによって、ＭＢＵＦ１８８、ＴＢＵＦ１９０およびＥ
ＢＵＦ１９２をバイパスするためのものである。

【００２６】好適アーキテクチャ１００では、ＭＢＵＦ
１８８は名目的またはメイン命令ストリーム中の命令セ
ットをバッファするために利用される。ＴＢＵＦ１９０
は、試行的なターゲット・ブランチ命令ストリームから
プリフェッチした命令セットをバッファするために利用
される。その結果、プリフェッチ・バッファ・ユニット
２６０を通して、条件付きブランチ命令のあとに置かれ
ている可能性のある両方の命令ストリームをプリフェッ
チすることができる。この機能により、ＭＡＵ１１２の
待ち時間は長くなるとしても、少なくともＣＣＵ１１２
への以後のアクセス待ち時間がなくなるので、条件付き
ブランチ命令の解決時にどの命令ストリームが最終的に
選択されるかに関係なく、条件付きブランチ命令のあと
に置かれた正しい次の命令セットを得て、実行すること
ができる。本発明の好適アーキテクチャ１００では、Ｍ
ＢＵＦ１８８とＴＢＵＦ１９０があるために、命令フェ
ッチ・ユニット１０２は、現れる可能性のある両方の命
令ストリームをプリフェッチすることができ、命令実行
ユニット１０４に関連して以下に説明するように、正し
いと想定された命令ストリレムを引き続き実行すること
ができる。条件付きブランチ命令が解決されたとき、正
しい命令ストリームがプリフェッチされて、ＭＢＵＦ１
８８に入れられた場合は、ＴＢＵＦ１９０に残っている
命令セットは無効にされるだけである。他方、正しい命
令ストリームの命令セットがＴＢＵＦ１９０に存在する
場合は、命令プリフェッチ・バッファ・ユニット２６０
を通して、これらの命令セットがＴＢＵＦ１９０から直
接に、並行にＭＢＵＦ１８８内のそれぞれのバッファ・
ロケーションヘ転送される。それ以前にＭＢＵＦ１８８
にストアされた命令セットは、ＴＢＵＦ１９０から転送
された命令セットを重ね書きすることによって、事実上
無効にされる。ＭＢＵＦロケーションヘ転送するＴＢＵ
Ｆ命令セットがなければ、そのロケーションには無効の
印が付けられるだけである。

【００２７】同様に、ＥＢＵＦ１９２は、プリフェッチ
・バッファ２６０を経由する別の代替プリフェッチ経路
となるものである。ＥＢＵＦ１９２は、好ましくは、Ｍ
ＢＵＦ１８８命令ストリームに現れた単一の命令、つま
り、「プロシージャ」命令で指定されたオペレーション
を実現するために使用される代替命令ストリームをプリ
フェッチする際に利用される。このようにすると、複雑
な命令や拡張された命令はソフトウェア・ルーチンまた
はプロシージャを通して実現することができ、すでにプ
リフェッチされてＭＢＵＦ１８８に入れられた命令スト
リームを乱すことなくプリフェッチ・バッファ・ユニッ
ト２６０を通して処理することができる。一般的には、
本発明によれば、最初にＴＢＵＦ１９０に現れたプロシ
ージャ命令を処理することができるが、プロシージャ命
令ストリームのプリフェッチは保留され、以前に現れた
保留中の条件付きブランチ命令ストリームがすべて解決
される。これにより、プロシレジャ命令ストリームに現
れた条件付きブランチ命令は、ＴＢＵＦ１９０の使用を
通して矛盾なく処理されることになる。従って、プロシ
ージャ・ストリームでブランチが行われる場合は、ター
ゲット命令セットはすでにプリフェッチされてＴＢＵＦ
１９０に入れられているので、ＥＢＵＦ１９２へ並列に
転送することができる。

【００２８】最後に、ＭＢＵＦ１８８、ＴＢＵＦ１９０
およびＥＢＵＦ１９２の各々はプリフェッチ・バッファ
出力バス１９６に接続され、プリフェッチ・ユニットに
よってストアされた命令セットを出力バス１９６上に送
出するようになっている。さらに、バス１９４を通過す
るフローは、命令セットを命令バス１１４から直接に出
力バス１９６へ転送するためのものである。

【００２９】好適アーキテクチャ１００では、ＭＢＵＦ
１８８、ＴＢＵＦ１９０、ＥＢＵＦ１９２内のプリフェ
ッチ・バッファは直接的にはＦＩＦＯ構造を構成してい
ない。その代わりに、どのバッファ・ロケーションも出
力バス１９６に接続されているので、命令用キャッシュ
１３２から取り出された命令セットのプリフェッチ順序
に大幅な自由度をもたせることができる。つまり、命令
フェッチ・ユニツト１０２は命令ストリームに一定順序
で並んだ命令順に命令セットを判断して、要求するのが
一般的になっている。しかし、命令セットがＩＦＵ１０
２へ返されるときの順序は、要求したある命令セットが
使用可能で、ＣＣＵ１０６だけからアクセス可能であ
り、他の命令セットはＭＡＵ１０２のアクセスを必要と
するような場合に合わせて、順序外に現れることも可能
である。

【００３０】命令セットは一定順序でプリフェッチ・バ
ッファ・ユニット２６０へ返されない場合があっても、
出力バス１９６上に出力される命令セットの列は、一般
的に、ＩＦＵ１０２から出された命令セット要求の順序
に従っていなければならない。順序内（ｉｎ−ｏｒｄｅ
ｒ）の命令ストリーム列は、例えば、ターゲット・ブラ
ンチ・ストリームの試行的実行に影響されるためであ
る。

【００３１】Ｉデコード・ユニット２６２は、ＩＦＩＦ
Ｏユニット２６４のスペースが許すかぎり、プリフェッ
チ・バッファ出力バス１９６から命令セットを、普通は
１サイクルに１つの割合で受け取る。１つの命令セット
を構成する４個の命令からなる各セットはＩデコード・
ユニット２６２によって並列にデコードされる。関係の
制御フロー情報がＩＦＵ１０２の制御経路部分のために
ライン３１８から抜き出されている間は、命令セットの
内容はＩデコード・ユニット２６２によって変更されな
い。

【００３２】Ｉデコード・ユニット１６２からの命令セ
ットはＩＦＩＦＯユニット２６４の１２８ビット幅入力
バス１９８上に送出される。内部的には、ＩＦＩＦＯユ
ニット２６４はマスタ／スレーブ・レジスタ２００、２
０４、２０８、２１２、２１６、２２０、２２４の列か
ら構成されている。各レジスタはその後続レジスタに接
続され、マスタ・レジスタ２００、２０８、２１６の内
容がＦＩＦＯオペレーションの内部プロセッサ・サイク
ルの前半時にスレーブ・レジスタ２０４、２１２、２２
０へ転送され、そのあとオペレーションの後半サイクル
時に次の後続マスタ・レジスタ２０８、２１６、２２４
へ転送されるようになっている。入力バス１９８はマス
タ・レジスタ２００、２０８、２１６、２２４の各々の
入力に接続され、ＦＩＦＯオペレーションの後半サイク
ル時に命令セットがＩデコード・ユニット２６２からマ
スタ・レジスタに直接にロードされるようになってい
る。しかし、マスタ・レジスタを入力バス１９８からロ
ードすることは、ＩＦＩＦＯユニット２６４内でデータ
をＦＩＦＯシフトすることと同時に行う必要はない。そ
の結果、命令ＦＩＦＯユニット２６４内にストアされた
命令セットの現在の深さに関係なく、さらに、ＩＦＩＦ
Ｏユニット２６４内でデー夕をＦＩＦＯシフトすること
から独立して、入力バス１９８から連続的にＩＦＩＦＯ
ユニット２６４に入れていくことができる。

【００３３】マスタ／スレーブ・レジスタ２００、２０
４、２０８、２１２、２１６、２２０、２２４の各々
は、１２８ビット幅命令セットの全ビットを並列にスト
アできるほかに、制御情報のいくつかのビットをそれぞ
れの制御レジスタ２０２、２０６、２１０、２１４、２
１８、２２２、２２６にストアすることもできる。好ま
しくは、制御ビットのセットは、例外不一致（ｅｘｃｅ
ｐｔｉｏｎｍｉｓｓ）と例外修正（ｅｘｃｅｐｔｉｏ
ｎｍｏｄｉｆｙ）（ＶＭＵ）、メモリなし（ＭＣ
Ｕ）、ブランチ・バイアス、ストリーム、およびオフセ
ット（ＩＦＵ）からなっている。この制御情報は、ＩＦ
ＩＦＯマスタ・レジスタに入力バス１９８から新しい命
令セットをロードするのと同時に、ＩＦＵ１０２の制御
経路部分から発生する。そのあと、制御レジスタ情報は
命令セットと並行してＩＦＩＦＯユニット２６３内で並
列にシフトされる。

【００３４】最後に、好適アーキテクチャ１００では、
ＩＦＩＦＯユニット２６４からの命令セットの出力は最
後の２マスタ・レジスタ２１６、２２４から同時に得ら
れて、Ｉ＿Ｂｕｃｋｅｔ０とＩＢｕｃｋｅｔ１命
令セット出力バス２７８、２８０上に送出される。さら
に、対応する制御レジスタ情報がＩＢＡＳＶ０とＩＢＡ
ＳＶ１制御フィールド・バス２８２、２８４上に送出さ
れる。これらの出力バス２７８、２８２、２８０、２８
４はすべてＩＥＵ１０４へ通じる命令ストリーム・バス
１２４となるものである。

【００３５】Ｂ）ＩＦＵ制御経路ＩＦＵ１０２制御経路は、プリフェッチ・バッファ・ユ
ニット２６０、Ｉデコード・ユニット２６２およびＩＦ
ＩＦＯユニット２６４のオペレーションを直接にサポー
トする。プリフェッチ制御ロジック・ユニット２６６は
主にプリフェッチ・バッファ・ユニット２６０のオペレ
ーションを管理する。プリフェッチ制御ロジック・ユニ
ット２６６とＩＦＵ１０２は一般的には、クロック・ラ
イン２９０からシステム・クロック信号を受信して、Ｉ
ＦＵのオペレーションとＩＥＵ１０４、ＣＣＵ１０６お
よびＶＭＵ１０８のオペレーションとの同期をとるよう
にしている。命令セットを選択して、ＭＢＵＦ１８８、
ＴＢＵＦ１９０およびＥＢＵＦ１９２に書き込むための
制御信号は制御ライン３０４上に送出される。

【００３６】多数の制御信号は、制御ライン３１６上に
送出されて、プリフェッチ制御ロジック・ユニット２６
６へ送られる。具体的には、フェッチ要求制御信号はプ
リフェッチ・オペレーションを開始するために送出され
る。制御ライン３１６上に送出される他の制御信号は要
求したプリフェッチ・オペレーションが目標とする宛先
がＭＢＵＦ１８８であるか、ＴＢＵＦ１９０であるか、
ＥＢＵＦ１９２であるかを指定している。プリフェッチ
要求を受けて、プリフェッチ制御ロジック・ユニット２
６６はＩＤ値を生成し、プリフェッチ要求をＣＣＵ１０
６に通知できるかどうかを判断する。ＩＤ値の生成は、
循環４ビット・カウンタを使用して行われる。

【００３７】４ビット・カウンタの使用は、次の３つの
点で重要である。第１は、最大９個までの命令セットを
プリフェッチ・バッファ・ユニット２６０で一度にアク
テイブにできることである。すなわち、ＭＢＵＦ１８８
での４命令セット、ＴＢＵＦ１９０での２命令セット、
ＥＢＵＦ１９２での命令セット、およびフロー・スルー
・バス１９４経由で直接にＩデコード・ユニット２６２
に渡される１命令セットである。第２は、命令セットが
各々４バイトの４個の命令からなることである。その結
果、フェッチする命令を選択するどのアドレスも、その
最下位４ビットは余分になっている。最後は、プリフェ
ッチ要求アドレスの最下位４ビットとして挿入すること
で、プリフェッチ要求ＩＤをプリフェッチ要求と容易に
関連づけることができることである。これにより、ＣＣ
Ｕ１０６とのインタフェースとなるために必要な総アド
レス数が減少することになる。

【００３８】ＩＦＵ１０２から出されたプリフェッチ要
求の順序に対して順序外で命令セットがＣＣＵ１０６か
ら返却されるようにするために、アーキテクチャ１００
では、ＣＣＵ１０６からの命令セットの返却と一緒にＩ
Ｄ要求値が返されるようになっている。しかし、順序外
の命令セット返却機能によると、１６個の固有ＩＤが使
いつくされるおそれがある。条件付き命令の組合せが順
序外で実行されると、要求されたが、まだ返却されてい
ない追加のプリフェッチと命令セットがあるので、ＩＤ
値を再使用することが可能になる。従って、４ビット・
カウンタは保持しておくのが好ましく、それ以降の命令
セットのプリフェッチ要求が出されないことになり、そ
の場合には、次のＩＤ値は、未処理のまま残っているフ
ェッチ要求やそのときプリフェッチ・バッファ２６０に
保留されている別の命令セットに関連づけられたものと
なる。

【００３９】プリフェッチ制御ロジック・ユニット２６
６は状況レジスタ配列（アレイ）２６８を直接に管理
し、この配列はＭＢＵＦ１８８、ＴＢＵＦ１９０および
ＥＢＵＦ１９２内の各命令セット・プリフェッチ・バッ
ファ・ロケーションに論理的に対応する状況記憶ロケー
ションからなっている。プリフェッチ制御ロジック・ユ
ニット２６６は、選択およびデータ・ライン３０６を通
して、データをスキャンし、読み取って、状況レジスタ
配列２６８に書き込むことができる。配列２６８内で
は、メイン・バッファ・レジスタ３０８は、４個の４ビ
ットＩＤ値（ＭＢＩＤ）、４個の１ビット予約フラグ
（ＭＢＲＥＳ）および４個の１ビット有効フラグ（Ｍ
ＢＶＡＬ）をストアしておくためのものであり、これ
らの各々は論理ビット位置別にＭＢＵＦ１８０内のそれ
ぞれの命令セット記憶ロケーションに対応づけられてい
る。同様に、ターゲット・バッファ・レジスタ３１０と
拡張バッファ・レジスタ３１２は、それぞれ２個の４ビ
ットＩＤ値（ＴＢＩＤ、ＥＢＩＤ）、２個の１ビット
予約フラグ（ＴＢＲＥＳ、ＥＢＲＥＳ）および２個
の１ビット有効フラグ（ＴＢＶＡＬ、ＥＢＶＡＬ）
をストアしておくためのものである。最後に、フロー・
スルー状況レジスタ３１４は１個の４ビットＩＤ値（Ｆ
ＴＴＤ）、１個の予約フラグ・ビット（ＦＴＲＥ
Ｓ）および１個の有効フラグ・ビット（ＦＴＶＡＬ）
をストアしておくためのものである。

【００４０】状況レジスタ配列２６８が最初にスキャン
され、該当するときは、プリフェッチ要求がＣＣＵ２６
６に出されるたびにプリフェッチ制御ロジック・ユニッ
ト２６６によって更新され、そのあとは、命令セットが
返されるたびにスキャンされ、更新される。具体的に説
明すると、制御ライン３１６からプリフェッチ要求信号
を受け取ると、プリフェッチ制御ロジック・ユニット２
６６は現在の循環カウンタ生成ＩＤ値をインクリメント
し、状況レジスタ配列２６８をスキャンして、使用可能
なＩＤ値があるかどうか、プリフェッチ要求信号で指定
されたタイプのプリフェッチ・バッファ・ロケーション
が使用可能であるかどうかを判断し、ＣＣＵＩＢＵＳＹ
制御ライン３００の状態を調べてＣＣＵ１０６がプリフ
ェッチ要求を受け付けることができるかどうかを判断
し、受付け可能ならば、制御ライン２９８上のＣＣＵ
ＩＲＥＡＤ制御信号を肯定し、インクリメントされたＩ
Ｄ値をＣＣＵ１０６と結ばれたＣＣＵＩＤ出力バス２
９４上に送出する。プリフェッチ記憶ロケーションは、
対応する予約状況フラグと有効状況フラグが共に偽であ
る場合に使用が可能である。プリフェッチＩＤは、要求
がＣＣＵ１０６に出されるのと並行して、ＭＢＵＦ１８
８、ＴＢＵＦ１９０、またはＥＢＵＦ１９２内の目標と
する記憶ロケーションに対応する、状況レジスタ配列２
６８内のＩＤ記憶ロケーションに書き込まれる。さら
に、対応する予約状況フラグが真にセットされる。

【００４１】ＣＣＵ１０６が以前に要求された命令セッ
トをＩＦＵ１０２へ返却できるときは、ＣＣＵＩＲＥ
ＡＤＹ信号が制御ライン３０２上で肯定され、対応する
命令セットＩＤがＣＣＵＩＤ制御ライン２９６上に送
出される。プリフェッチ制御ロジック・ユニット２６６
は状況レジスタ配列２６８内のＩＤ値と予約フラグをス
キャンして、プリフェッチ・バッファ・ユニット２６０
内の命令セットの目標とする宛先を判別する。一致する
ものは１つだけが可能である。判別されると、命令セッ
トはバス１１４を経由してプリフェッチ・バッファ・ユ
ニット２６０内の該当ロケーションに書き込まれ、フロ
ー・スルー要求と判別されたときは、直接にＩデコード
・ユニット２６２に渡される。どちらの場合も、対応す
る状況レジスタ配列２６８に入っている有効状況フラグ
は真にセットされる。

【００４２】ＰＣロジック・ユニット２７０は、以下で
詳しく説明するように、ＩＦＵ１０２全体を調べて、Ｍ
ＢＵＦ１８８、ＴＢＵＦ１９０およびＥＢＵＦ１９２命
令ストリームの仮想アドレスを探し出す。この機能を実
行する際、ＰＣロジック・ブロック２７０はＩデコード
・ユニット２６２を制御すると同時に、そこから動作す
る。具体的には、Ｉデコード・ユニット２６２によって
デコードされ、プログラムの命令ストリームのフローの
変化と係わりがある可能性のある命令部分はバス３１８
を経由して制御フロー検出ユニット２７４へ送られると
共に、直接にＰＣロジック・ブロック２７０へ送られ
る。制御フロー検出ユニット２７４は、条件付きブラン
チ命令と無条件ブランチ命令、コール型命令、ソフトウ
ェア・トラップ・プロシージャ命令および種々のリター
ン命令を含む制御フロー命令を構成する各命令を、デコ
ードされた命令セットの中から判別する。制御フロー検
出ユニット２７４は制御信号をライン３２２を経由して
ＰＣロジック・ユニット２７０へ送る。この制御信号
は、Ｉデコード・ユニット２６２に存在する命令セット
内の制御フロー命令のロケーションと種類を示してい
る。これを受けて、ＰＣロジック・ユニット２７０は、
一般的には、命令に入れられて、ライン３１８経由でＰ
Ｃロジック・ユニットヘ転送されたデータから制御フロ
ー命令のターゲット・アドレスを判断する。例えば、条
件付きブランチ命令に対して先に実行するためにブラン
チ・ロジック・バイアスが選択された場合は、ＰＣロジ
ック・ユニット２７０は条件付きブランチ命令ターゲッ
ト・アドレスから命令セットをプリフェッチすることを
指示し、別々に追跡することを開始する。従って、制御
ライン３１６上のプリフェッチ要求を次に肯定すると、
ＰＣロジック・ユニット２７０はさらにライン３１６を
経由する制御信号を肯定し、先行するプリフェッチ命令
セットがＭＢＵＦ１８８またはＥＢＵＦ１９２へ送られ
たものと想定すると、プリフェッチの宛先をＴＢＵＦ１
９０として選択する。プリフェッチ要求をＣＣＵ１０６
へ渡すことができるとプリフェッチ制御ロジック・ユニ
ット２６６が判断すると、プリフェッチ制御ロジック・
ユニット２６６は、この場合もライン３１６を経由して
イネーブル（許可）信号をＰＣロジック・ユニット２７
０へ送って、ターゲット・アドレスのページ・オフセッ
ト部分（ＣＣＵＰＡＤＤＲ〔１３：４〕）をアドレス
・ライン３２４を経由して直接にＣＣＵ１０６へ渡すこ
とを可能にする。これと同時に、ＰＣロジック・ユニッ
ト２７０は、新しい仮想ページから物理ページヘの変換
が必要な場合には、さらに、ＶＭＵ要求信号を制御ライ
ン３２８を経由して、ターゲット・アドレスの仮想化部
分（ＶＭＵＶＡＤＤＲ〔１３：１４〕）をアドレス・
ライン３２６を経由してＶＭＵ１０８へ渡して、物理ア
ドレスに変換する。ページ変換が必要でない場合は、Ｖ
ＭＵ１０８によるオペレーションは必要でない。その代
わりに、以前の変換結果がバス１２２に接続された出力
ラッチに保存されているので、ＣＣＵ１０６によって即
時に使用される。

【００４３】ＰＣロジック・ユニット２７０が要求した
仮想から物理への変換時にＶＭＵ１０８にオペレーショ
ン・エラーが起こると、ＶＭＵ例外およびＶＭＵ不一致
制御（ｍｉｓｓｃｏｎｔｒｏｌ）ライン３３２、３３
４を通して報告される。ＶＭＵ不一致制御ライン３３４
は変換索引緩衝機構（ｔｒａｎｓ１ａｔｉｏｎｌｏｏ
ｋａｓｉｄｅｂｕｆｆｅｒ：ＴＬＢ）の不一致を報告
する。ＶＭＵ例外ライン３３２上のＶＭＵ例外制御信号
は、他の例外が起こると発生する。いずれの場合も、Ｐ
Ｃロジック・ユニットは、命令ストリーム中の現在の実
行個所をストアしておき、そのあと無条件ブランチが行
われたのと同じように、それを受けて、エラー条件を診
断し処理するための専用例外処理ルーチン命令ストリー
ムをプリフェッチすることによって、エラー条件を処理
する。ＶＭＵ例外および不一致制御信号は、発生した例
外の種類を示しているので、ＰＣロジック・ユニット２
７０は対応する例外処理ルーチンのプリフェッチ・アド
レスを判別することができる。

【００４４】ＩＦＩＦＯ制御ロジック・ユニット２７２
はＩＦＩＦＯユニット２６４を直接にサポートするため
のものである。具体的には、ＰＣロジック・ユニット２
７０は制御ライン３３６を経由して制御信号を出力し、
命令セットがＩデコード・ユニット２６２から入力バス
１９８経由で使用可能であることをＩＦＩＦＯ制御ロジ
ック・ユニット２７２に通知する。ＩＦＩＦＯ制御ユニ
ット２７２は命令セットを受け取るために、最も奥の使
用可能なマスタ・レジスタ２００、２０８、２１６、２
２４を選択する役割をもっている。マスタ・レジスタ２
０２、２１０、２１８、２２６の各々の出力は制御バス
３３８を経由してＩＦＩＦＯ制御ユニット２７２へ渡さ
れる。各マスタ制御レジスタによってストアされる制御
ビットは２ビット・バッファ・アドレス（ＩＦ＿Ｂｘ＿
ＡＤＲ）、単一ストリーム・インジケータ・ビット（Ｉ
Ｆ＿Ｂｘ＿ＳＴＲＭ）、および単一有効ビット（ＩＦ＿
Ｂｘ＿ＶＬＤ）からなっている。２ビット・バッファ・
アドレスは対応する命令セット内の最初の有効命令を指
定している。つまり、ＣＣＵ１０６から返された命令セ
ットは、例えば、ブランチ・オペレーションのターゲッ
ト命令が命令セット内の最初の命令ロケーションに置か
れるように境界合わせされていないことがある。従っ
て、バッファ・アドレス値は、実行の対象として考慮さ
れる、命令セット内の最初の命令を一意的に示すために
与えられる。

【００４５】ストリーム・ビットは、条件付き制御フロ
ー命令を含んでいる命令セットのロケーションを示し、
ＩＦＩＦＯユニット２６４を通る命令のストリームに潜
在的制御フローの変更を引き起こすマーカとして使用さ
れることを基本としている。メイン命令ストリームは一
般にストリーム・ビット値が０のときＭＢＵＦ１８８を
通して処理される。例えば、相対条件付きブランチ命令
が現れると、対応する命令セットはマークがつけられ、
ストリーム・ビット値が１となる。条件付命令セットは
Ｉデコード・ユニット２６２によって検出される。条件
付制御フロー命令は最高４つまで命令セットに存在する
ことができる。そのあと、命令セット時ＩＦＩＦＯユニ
ット２６４の最も奥の使用可能なマスタ・レジスタにス
トアされる。

【００４６】条件付ブランチ命令のターゲット・アドレ
スを判断するために、現在のＩＥＵ１０４の実行点アド
レス（ＤＰＣ）、ストリーム・ビットで指定された条件
付命令が入っている命令セットの相対ロケーション、制
御フロー検出ユニット２７４から得られた命令セット内
の条件付命令ロケーション・オフセットは、制御ライン
３１８を通して対応するブランチ命令フィールドから得
た相対ブランチ・オフセット値と結合される。その結果
はブランチ・ターゲットの仮想アドレスとなり、ＰＣロ
ジック・ユニット２７０によってストアされる。ターゲ
ット命令ストリームの最初の命令セットは、このアドレ
スを使用してプリフェッチしてＴＢＵＦ１９０に入れる
ことができる。ＰＣロジック・ユニット２７０のために
事前に選択されたブランチ・バイアスに応じて、ＩＦＩ
ＦＯユニット２６４はＭＢＵＦ１８８またはＴＢＵＦ１
９０からロードが続けられる。１つまたは２つ以上の条
件付フロー命令を含んでいる２番目の命令セットが現れ
ると、その命令セットはストリーム・ビット値に０のマ
ークが付けられる。２番目のターゲット・ストリームは
フェッチできないので、ターゲット・アドレスはＰＣロ
ジック・ユニット２７０によって計算されてストアされ
るが、プリフェッチは行われない。さらに、それ以降の
命令セットはＩデコード・ユニッ卜２６２を通して処理
することができない。少なくとも、条件付きフロー制御
命令を含んでいることが分かった命令セットは１つも処
理されない。

【００４７】本発明の好適実施例では、ＰＣロジック・
ユニット２７０は、最高２個までの命令セットに現れた
条件付きフロー命令を最高８個まで管理することができ
る。ストリーム・ビットの変化でマークが付けられた２
命令セットの各々のターゲット・アドレスは４つのアド
レス・レジスタの配列にストアされ、ターゲット・アド
レスは命令セット内の対応する条件付きフロー命令のロ
ケーションに対して論理的位置に置かれる。

【００４８】最初の順序内条件付きフロー命令のブラン
チ結果が解決されると、ＰＣロジック・ユニット２７０
はブランチが行われる場合は、ＴＢＵＦ１９０の内容を
ＭＢＵＦ１８８に転送し、ＴＢＵＦ１９０の内容に無効
のマークを付けるように、ライン３１６上の制御信号に
よってプリフェッチ制御ユニット２６０に指示する。正
しくない命令ストリーム、つまり、ブランチが行われな
い場合はターゲット・ストリームからの、ブランチが行
われる場合はメイン命令ストリームからの命令セットが
ＩＦＩＦＯユニット２６４にあると、ＩＦＩＦＯユニッ
ト２６４からクリアされる。２番目またはそれ以降の条
件付きフロー制御命令が第１ストリーム・ビットのマー
クが付けられた命令セットに存在すると、その命令は統
一された方法で処理される。すなわち、ターゲット・ス
トリームからの命令セットはプリフェッチされ、ＭＢＵ
Ｆ１８８またはＴＢＵＦ１９０からの命令セットはブラ
ンチ・バイアスに応じてＩデコード・ユニット２６２を
通して処理され、条件付きフロー命令が最終的に解決さ
れると、正しくないストリーム命令セットがＩＦＩＦＯ
ユニット２６４からクリアされる。

【００４９】ＩＦＩＦＯユニット２６４から正しくない
ストリーム命令がクリアされたとき、２番目の条件付き
フロー命令がＩＦＩＦＯユニット２６４に残っていて、
最初の条件付きフロー命令セットにそれ以降の条件付き
フロー命令が含まれていないと、第２ストリーム・ビッ
トのマークが付いた命令セットのターゲット・アドレス
はアドレス・レジスタの最初の配列にプロモートされ
る。いずれの場合も、条件付きフロー命令を含んでいる
次の命令セットはＩデコード・ユニット２６２を通して
評価することが可能になる。従って、ストリーム・ビッ
トをトグルとして使用すると、ブランチ・ターゲット・
アドレスを計算する目的のために、また、ブランチ・バ
イアスが特定の条件付きフロー制御命令では正しくなか
ったとあとで判断された場合に、それより上をクリアす
べき命令セット・ロケーションにマークを付ける目的の
ために、潜在的制御フローの変化にマークを付けてお
き、ＩＦＩＦＯユニット２６４を通して追跡することが
できる。

【００５０】命令セットをマスタ・レジスタから実際に
クリアするのではなく、ＩＦＩＦＯ制御ロジック・ユニ
ット２７２はＩＦＩＦＯユニット２６４の対応するマス
タ・レジスタの制御レジスタに入っている有効ビット・
フラグをリセットするだけである。このクリア・オペレ
ーションはライン３３６に送出される制御信号でＰＣロ
ジック・ユニット２７０によって開始される。マスタ制
御レジスタ２０２、２１０、２１８、２２６の各々の入
力は状況バス２３０を通してＩＦＩＦＯ制御ロジック・
ユニット２７２が直接にアクセスすることができる。好
適実施例のアーキテクチャ１００では、これらのマスタ
制御レジスタ２０２、２１０、２１８、２２６内のビッ
トは、ＩＦＩＦＯユニット２６４によるデータ・シフト
・オペレーションと並行してまたは独立してＩＦＩＦＯ
制御ユニット２７２によってセットすることが可能であ
る。この機能により、ＩＥＵ１０４のオペレーションと
非同期に、命令セットをマスタ・レジスタ２００、２０
８、２１６、２２４のいずかに書き込み、対応する状況
情報をマスタ制御レジスタ２０２、２１０、２１８、２
２６に書き込むことができる。

【００５１】最後に、制御および状況バス２３０上の追
加の制御ラインはＩＦＩＦＯユニット２６４のＩＦＩＦ
Ｏオペレーションを可能にし、指示する。ＩＦＩＦＯシ
フトは、制御ライン３３６を通してＰＣロジック・ユニ
ット２７０から出力されたシフト要求制御信号を受けて
ＩＦＩＦＯユニット２６４によって行われる。ＩＦＩＦ
Ｏ制御ユニット２７２は、命令セットを受け入れるマス
タ・レジスタ２００、２０８、２１６、２２４が使用可
能であると、制御信号をライン３１６を経由してプリフ
ェッチ制御ユニット２６６に送って、プリフェッチ・バ
ッファ２６０から次の該当命令セットを転送することを
要求する。命令セットが転送されると、配列２６６内の
対応する有効ビットがリセットされる。

【００５２】Ｃ）ＩＦＵ／ＩＥＵ制御インタフェースＩＦＵ１０２とＩＥＵ１０４とを結ぶ制御インタフェー
スは制御バス１２６によって提供される。この制御バス
１２６はＰＣロジック・ユニット２７０に接続され、複
数の制御、アドレスおよび特殊データ・ラインから構成
されている。割込み要求と受信確認制御信号を制御ライ
ン３４０を経由して渡すことにより、ＩＦＵ１０２は割
込みオペレーションを通知し、ＩＥＵ１０４との同期を
とることができる。外部で発生した割込み信号はライン
２９２経由でロジック・ユニット２７０へ送られる。こ
れを受けて、割込み要求制御信号がライン３４０上に送
出されると、ＩＥＵ１０４は試行的に実行された命令を
キャンセルする。割込みの内容に関する情報は、割込み
情報ライン３４１を通してやりとりされる。ＩＥＵ１０
４がＰＣロジック・ユニット２７０によって判断された
割込みサービス・ルーチンのアドレスからプリフェッチ
された命令の受信を開始する準備状態になると、ＩＥＵ
１０４はライン３４０上の割込み受信確認制御信号を肯
定する。ＩＦＵ１０２によってプリフェッチされた割込
みサービス・ルーチンがそのあと開始される。

【００５３】ＩＦＩＦＯ読取り（ＩＦＩＦＯＲＤ）制
御信号はＩＥＵ１０４から制御ライン３４２上に出力さ
れ、最も奥のマスタ・レジスタ２２４に存在する命令セ
ットが実行を完了したことおよび次の命令セットが必要
であることを通知する。この制御信号を受けると、ＰＣ
ロジック・ユニット２７０はＩＦＩＦＯユニット２６４
でＩＦＩＦＯシフト・オペレーションを実行するように
ＩＦＩＦＯ制御ロジック・ユニット２７２に指示する。

【００５４】ＰＣインクリメント要求とサイズ値（ＰＣ
ＩＮＣ／ＳＩＺＥ）は制御ライン３４４上に送出され
て、現在のプログラム・カウンタ値を命令の対応するサ
イズ数だけ更新するようにＰＣロジック・ユニット２７
０に指示する。これにより、ＰＣロジック・ユニット２
７０は、現在のプログラム命令ストリーム中の最初の順
序内実行命令のロケーションを正確に指した個所に実行
プログラム・カウンタ（ＤＰＣ）を維持することができ
る。

【００５５】ターゲット・アドレス（ＴＡＲＧＥＴＡ
ＤＤＲ）はアドレス・ライン３４６を経由してＰＣロジ
ック・ユニット２７０に返される。このターゲット・ア
ドレスは、ＩＥＵ１０４のレジスタ・ファイルにストア
されているデータによって決まるブランチ命令の仮想タ
ーゲット・アドレスである。従って、ターゲット・アド
レスを計算するためにＩＥＵ１０４のオペレーションが
必要である。

【００５６】制御フロー結果（ＣＦＲＥＳＵＬＴ）制
御信号は制御ライン３４８を経由してＰＣロジック・ユ
ニット２７０へ送られて、現在保留されている条件付き
ブランチ命令が解決されたかどうか、その結果がブラン
チによるものなのか、ブランチによらないものなのかを
示している。これらの制御信号に基づいて、ＰＣロジッ
ク・ユニット２７０は、条件付きフロー命令の実行の結
果として、プリフェッチ・バッファ２６０とＩＦＩＦＯ
ユニット２６４に置かれている命令セットのどれをキャ
ンセルする必要があるかを判断することができる。

【００５７】いくつかのＩＥＵ命令リターン型制御信号
（ＩＥＵリターン）が制御ライン３５０上を送出され
て、ＩＥＵ１０４によってある命令が実行されたことを
ＩＥＵ１０２に通知する。これらの命令には、プロシー
ジャ命令からのリターン、トラップからのリターンおよ
びサブルーチン・コールからのリターンがある。トラッ
プからのリターン命令はハードウェア割込み処理ルーチ
ンとソフトウェア・トラップ処理ルーチンで同じように
使用される。サブルーチン・コールからのリターンもジ
ャンプとリンク型コールと併用される。どの場合も、リ
ターン制御信号は、以前に割込みがかけられた命令スト
リームに対して命令フェッチ・オペレーションを再開す
るようにＩＦＵ１０２に通知するために送られる。これ
らの信号をＩＥＵ１０４から出すことにより、システム
１００の正確なオペレーションを維持することができ
る。「割込みがかけられた」命令ストリームの再開はリ
ターン命令の実行個所から行われる。

【００５８】現命令実行ＰＣアドレス（現ＩＦ＿ＰＣ）
はアドレス・バス３５２を経由してＩＥＵ１０４へ送ら
れる。このアドレス値（ＤＰＣ）はＩＥＵ１０４によっ
て実行される正確な命令を指定している。つまり、ＩＥ
Ｕ１０４が現在のＩＦＰＣアドレスを通過した命令を
先に試行的に実行している間は、このアドレスは、割込
み、例外、その他に正確なマシンの状態が分かっている
ことが必要な事象の発生に対してアーキテクチャ１００
を正確に制御するために保持されていなければならな
い。現在実行中の命令ストリームの中の正確なマシンの
状態を進めることが可能であるとＩＥＵ１０４が判断す
ると、ＰＣＩｎｃ／Ｓｉｚｅ信号がＩＦＵ１０２に送
られ、即時に現在のＩＦ＿ＰＣアドレス値に反映され
る。

【００５９】最後に、アドレスおよび双方向データ・バ
ス３５４は特殊レジスタのデータを転送するためのもの
である。このデータはＩＥＵ１０４によってＩＦＵ１０
２内の特殊レジスタに入れられ、あるいはそこから読み
取られるようにプログラムすることが可能である。特殊
レジスタのデータは一般にＩＦＵ１０２が使用できるよ
うに、ＩＥＵ１０４によってロードされ、あるいは計算
される。

【００６０】Ｄ）ＰＣロジック・ユニットの詳細ＰＣ制御ユニット３６２、割込み制御ユニット３６３、
プリフェッチＰＣ制御ユニット３６４および実行ＰＣ制
御ユニット３６６を含むＰＣロジック・ユニット２７０
の詳細図は図３に示されている。ＰＣ制御ユニット３６
２はインタフェース・バス１２６を通してプリフェッチ
制御ユニット２６６、ＩＦＩＦＯ制御ロジック・ユニッ
ト２７２、およびＩＥＵ１０４から制御信号を受けて、
プリフェッチおよび実行ＰＣ制御ユニット３６４、３６
６に対してタイミング制御を行う。割込み制御ユニット
３６３は、プリフェッチ・トラップ・アドレス・オフセ
ットを判断してそれぞれのトラップ・タイプを処理する
該当処理ルーチンを選択することを含めて、割込みと例
外の正確な管理を担当する。プリフェッチ・ＰＣ制御ユ
ニット３６４は、特に、トラップ処理とプロシージャ・
ルーチン命令のフローのためのリターン・アドレスをス
トアすることを含めて、プリフェッチ・バッファ１８
８、１９０、１９２をサポートするために必要なプログ
ラム・カウンタの管理を担当する。このオペレーション
をサポートするために、プリフェッチＰＣ制御ユニット
３６４は、物理アドレス・バス・ライン３２４上のＣＣ
ＵＰＡＤＤＥＲアドレスとアドレス・ライン３２６上
のＶＭＵＶＭＡＤＤＲアドレスを含むプリフェッチ仮
想アドレスを生成することを担当する。その結果、プリ
フェッチＰＣ制御ユニット３６４は、現在のプリフェッ
チＰＣ仮想アドレス値を保持することを担当する。

【００６１】プリフェッチ・オペレーションは一般に制
御ライン３１６上を送出された制御信号を通してＩＦＩ
ＦＯ制御ロジック・ユニット２７２によって開始され
る。これを受けて、ＰＣ制御ユニット３６２はいくつか
の制御信号を生成して制御ライン３７２上に出力し、プ
リフェッチＰＣ制御ユニット３６４を動作させて、アド
レス・ライン３２４、３２６上にＰＡＤＤＲアドレス
と、必要に応じてＶＭＡＤＤＲアドレスを生成する。値
が０から４までのインクリメント信号も制御ライン３７
４上に送出される場合もあるが、これは、ＰＣ制御ユニ
ット３６２が現在のプリフェッチ・アドレスから命令セ
ットのフェッチを再実行しているか、一連のプリフェッ
チ要求の中の２番目の要求に対して位置合わせを行って
いるか、プリフェッチのために次の全順次命令セットを
選択しているか、によって決まる。最後に、現在のプリ
フェッチ・アドレスＰＦ＿ＰＣがバス３７０上に送出さ
れ、実行ＰＣ制御ユニット３６６へ渡される。

【００６２】新しいプリフェッチ・アドレスは、いくつ
かのソースから発生する。アドレスの主要なソースは、
バス３５２経由で実行ＰＣ制御ユニット３６６から送出
された現在のＩＦＰＣアドレスである。原理的には、
ＩＦ＿ＰＣアドレスからはリターン・アドレスが得ら
れ、これは、初期コール、トラップまたはプロシージャ
命令が現れたとき、プリフェッチＰＣ制御ユニット３６
４によってあとで使用されるものである。ＩＦ＿ＰＣア
ドレスは、これらの命令が現れるたびに、プリフェッチ
ＰＣ制御ユニット３６４内のレジスタにストアされる。
このようにして、ＰＣ制御ユニット３６２は制御ライン
３５０を通してＩＥＵリターン信号を受けたとき、プリ
フェッチＰＣ制御ユニット３６４内のリターン・アドレ
ス・レジスタを選択して新しいプリフェッチ仮想アドレ
スを取り出すだけでよく、これによって元のプログラム
命令ストリームを再開する。

【００６３】プリフェッチ・アドレスのもう１つのソー
スは、実行ＰＣ制御ユニット３６６から相対ターゲット
・アドレス・バス３８２を経由して、あるいはＩＥＵ１
０４から絶対ターゲット・アドレス・バス３４６を経由
して送出されたターゲット・アドレス値である。相対タ
ーゲット・アドレスとは、実行ＰＣ制御ユニット３６６
によって直接に計算できるアドレスである。絶対ターゲ
ット・アドレスは、これらのターゲット・アドレスがＩ
ＥＵレジスタ・ファイルに入っているデータに依存する
ので、ＩＥＵ１０４に生成させる必要がある。ターゲッ
ト・アドレスはターゲット・アドレス・バス３８４を通
ってプリフェッチＰＣ制御ユニット３６４へ送られ、プ
リフェッチ仮想アドレスとして使用される。相対ターゲ
ット・アドレスを計算する際、対応するブランチ命令の
オペランド部分もＩデコード・ユニット２６２からバス
３１８のオペランド変位部分を経由して送られる。

【００６４】プリフェッチ仮想アドレスのもう１つのソ
ースは、実行ＰＣ制御ユニット３６６である。リターン
・アドレス・バス３５２’は、現在のＩＦ＿ＰＣ値（Ｄ
ＰＣ）をプリフェッチＰＣ制御ユニット３６４へ転送す
るためのものである。このアドレスは、割込み、トラッ
プ、その他にコールなどの制御フロー命令が命令ストリ
ーム内に現れた個所でリターン・アドレスとして使用さ
れる。プリフェッチＰＣ制御ユニット３６４は、新しい
命令ストリームをプリフェッチするために解放される。
ＰＣ制御ユニット３６２は、対応する割込みまたはトラ
ップ処理ルーチンまたはサブルーチンが実行されると、
ＩＥＵ１０４からライン３５０を経由してＩＥＵリター
ン信号を受け取る。他方、ＰＣ制御ユニット３６２はラ
イン３７２上のＰＦＰＣ信号の１つを通して、およびラ
イン３５０経由で送られてきて実行されたリターン命令
のＩＤに基づいて、現在のリターン仮想アドレスを収め
ているレジスタを選択する。そのあと、このアドレスが
使用されて、ＰＣロジック・ユニット２７０によるプリ
フェッチ・オペレーションを続行する。

【００６５】最後に、プリフェッチ仮想アドレスが取り
出されるもう１つのソースは、特殊レジスタ・アドレス
およびデータ・バス３５４である。ＩＥＵ１０４によっ
て計算またはロードされたアドレス値、または少なくと
もベース・アドレス値は、データとしてバス３５４を経
由しでプリフェッチＰＣ制御ユニット３６４へ転送され
る。ベース・アドレスは、トラップ・アドレス・テーブ
ル、高速トラップ・テーブル、およびベース・プロシー
ジャ命令ディスパッチ・テーブルのアドレスを含んでい
る。バス３５４を通して、プリフェッチおよびＰＣ制御
ユニット３６４、３６６内のレジスタの多くを読み取る
こともできるので、マシンの状態の対応する側面をＩＥ
Ｕ１０４を通して処理することが可能である。

【００６６】実行ＰＣ制御ユニット３６６は、ＰＣ制御
ユニット３６２の制御を受けて、現在のＩＦＰＣアド
レス値を計算することを主な役割としている。この役割
において、実行ＰＣ制御ユニット３６６はＰＣ制御ユニ
ット３６２からＥｘＰＣ制御ライン３７８を経由して送
られてきた制御信号と、制御ライン３８０を経由して送
られてきたインクリメント／サイズ制御信号を受けて、
ＩＦ＿ＰＣアドレスを調整する。これらの制御信号は、
主に、ライン３４２経由で送られてきたＩＦＩＦＯ読取
り制御信号とＩＥＵ１０４から制御ライン３４４経由で
送られてきたＰＣインクリメント／サイズ値を受けると
生成される。

【００６７】１）ＰＦおよびＥｘＰＣ制御／データ・ユ
ニットの詳細図４は、プリフェッチおよび実行ＰＣ制御ユニット３６
４、３６６の詳細ブロック図である。これらのユニット
は主に、レジスタ、インクリメンタ（増分器）その他の
類似部品、セレタタおよび加算器ブロックから構成され
ている。これらのブロック間のデータ転送を管理する制
御は、ＰＦＰＣ制御ライン３７２、ＥｘＰＣ制御ライン
３７８およびインクリメント制御ライン３７４、３８０
を通してＰＣ制御ユニット３６２によって行われる。説
明を分かりやすくするために、図４のブロック図には、
これらの個々の制御ラインは示されていない。しかし、
これらの制御信号が以下に説明するように、これらのブ
ロックヘ送られることは勿論である。

【００６８】プリフェッチＰＣ制御ユニット３６４の中
心となるものはプリフェッチ・セレクタ（ＰＦ＿ＰＣ
ＳＥＬ）であり、これは現プリフェッチ仮想アドレスの
中央セレタタとして動作する。この現プリフェッチ・ア
ドレスはプリフェッチ・セレクタから出力バス３９２を
通ってインクリメンタ・ユニット３９４へ送られて、次
のプリフェッチ・アドレスを生成する。この次のプリフ
ェッチ・アドレスはインクリメンタ出力バス３９６を通
ってレジスタＭＢＵＦＰＦｎＰＣ３９８、ＴＢＵＦ
ＰＦｎＰＣ４００、およびＥＢＵＦＰＦｎＰＣ４０２
の並列配列へ送られる。これらのレジスタ３９８、４０
０、４０２は実効的には次の命令プリフェッチ・アドレ
スをストアしているが、本発明の好適実施例によれば、
別々のプリフェッチ・アドレスがＭＢＵＦ１８８、ＴＢ
ＵＦ１９０、およびＥＢＵＦ１９２に保持されている。
ＭＢＵＦ、ＴＢＵＦおよびＥＢＵＦＰＦｎＰＣレジス
タ３９８、４００、４０２にストアされたプリフェッチ
・アドレスは、アドレス・バス４０４、４０８、４１０
からプリフェッチ・セレタタ３９０へ渡される。従っ
て、ＰＣ制御ユニット３６２はプリフェッチ・レジスタ
３９８、４００、４０２の別の１つをプリフェッチ・セ
レクタが選択することを指示することだけでプリフェッ
チ命令ストリームの即時切替えを指示することができ
る。ストリームの中の次の命令セットをプリフェッチす
るために、そのアドレス値がインクリメンタ３９４によ
ってインクリメントされると、その値がプリフェッチ・
アドレス３９８、４００、４０２のうち該当するレジス
タヘ返却される。もう１つの並列レジスタ配列は簡略化
のため単一の特殊レジスタ・ブロック４１２として示さ
れているが、この配列はいくつかの特殊アドレスをスト
アするためのものである。レジスタ・ブロック４１２は
トラップ・リターン・アドレス・レジスタ、プロシージ
ャ命令リターン・アドレス・レジスタ、プロシージャ命
令ディスパッチ・テーブル・ベース・アドレス・レジス
タ、トラップ・ルーチン・ディスパッチ・テーブル・ベ
ース・アドレス・レジスタ、および高速トラップ・ルー
チン・ベース・アドレス・レジスタから構成されてい
る。ＰＣ制御ユニット３６２の制御を受けて、これらの
リターン・アドレス・レジスタはバス３５２を通して現
ＩＦ＿ＰＣ実行アドレスを受け入れることができる。レ
ジスタ・ブロック４１２内のリターンおよびベース・ア
ドレス・レジスタにストアされたアドレス値はＩＥＵ１
０４から独立して読み書きすることができる。レジスタ
が選択され、値が特殊レジスタ・アドレスおよびデータ
・バス３５４を経由して転送される。

【００６９】特殊レジスタ・ブロック４１２内のセレク
タはＰＣ制御ユニット３６２によって制御され、レジス
タ・ブロック４１２のレジスタにストアされたアドレス
を特殊レジスタ出力バス４１６上に送出して、プリフェ
ッチ・セレクタ３９０へ渡すことができる。リターン・
アドレスは直接にプリフェッチ・セレクタ３９０へ渡さ
れる。ベース・アドレス値は割込み制御ユニット３６３
から割込みオフセット・バス３７３経由で送られてきた
オフセット値と結合される。ソースからバス３７３経由
でプリフェッチ・セレクタ３９０へ渡された特殊アドレ
スは、新しいプリフェッチ命令ストリームの初期アドレ
スとして使用され、そのあとインクリメンタ３９４とプ
リフェッチ・レジスタ３９８、４００、４０２の１つを
通るアドレスのインクリメント・ループを続行すること
ができる。

【００７０】プリフェッチ・セレクタ３９０へ送られる
アドレスのもう１つのソースは、ターゲット・アドレス
・レジスタ・ブロック４１４内のレジスタ配列である。
ブロック４１４内のターゲット・レジスタには、好適実
施例によれば、８つの潜在的ブランチ・ターゲット・ア
ドレスがストアされる。これらの８つの記憶ロケーショ
ンはＩＦＩＦＯユニット２６４の最下位の２マスタ・レ
ジスタ２１６、２２４に保持されている８つの潜在的に
実行可能な命令に論理的に対応している。これらの命令
のどれでもが、および潜在的にはすべてが条件付きブラ
ンチ命令となり得るので、ターゲット・レジスタ・ブロ
ック４１４は、あらかじめ計算されたターゲット・アド
レスをストアしておくので、ＴＢＵＦ１９０を通してタ
ーゲット命令ストリームをプリフェッチするために使用
するのを待たせることができる。特に、ＰＣ制御ユニッ
ト３６２がターゲット命令ストリームのプリフェッチを
即時に開始するように条件付きブランチ・バイアスがセ
ットされると、ターゲット・アドレスはターゲット・レ
ジスタ・ブロック４１４からアドレス・バス４１８を経
由してプリフェッチ・セレクタ３９０へ送られる。イン
クリメンタ３９４によってインクリメントされたあと、
アドレスはＴＢＵＦＰＦｎＰＣ４００へ戻されてスト
アされ、ターゲット命令ストリームをあとでプリフェッ
チするオペレーションで使用される。別のブランチ命令
がターゲット命令ストリームに現れると、その２番目の
ブランチのターゲット・アドレスが計算され、最初の条
件付きブランチ命令が解決されて使用されるまでの間、
ターゲット・レジスタ配列４１４にストアされている。

【００７１】ターゲット・レジスタ・ブロック４１４に
ストアされた、計算で求めたターゲット・アドレスは、
実行ＰＣ制御ユニット３６６内のターゲット・アドレス
計算ユニットからアドレス・ライン３８２を経由して、
あるいはＩＥＵ１０４から絶対ターゲット・アドレス・
バス３４６を経由して転送される。

【００７２】プリフェッチＰＦ＿ＰＣセレタタ３９０を
通って転送されるアドレス値は、完全な３２ビット仮想
アドレス値である。ページ・サイズは本発明の好適実施
例では、１６Ｋバイトに固定されており、最大ページ・
オフセット・アドレス値〔１３：０〕に対応している。
従って、現プリフェッチ仮想ページ・アドレス〔２７：
１４〕に変化がなければ、ＶＭＵページの変換は不要で
ある。プリフェッチ・セレタタ３９０内のコンパレータ
はそのことを検出する。ＶＭＵ変換要求信号（ＶＭＸＬ
ＡＴ）は、インクリメントがページ境界をこえて行われ
たか、制御のフローが別のページ・アドレスヘブランチ
したために、仮想ページ・アドレスが変化したとき、ラ
イン３７２を経由してＰＣ制御ユニット３６２へ送られ
る。他方、ＰＣ制御ユニット３６２はライン３２４上の
ＣＣＵＰＡＤＤＲのほかに、ＶＭＶＡＤＤＲアドレ
スをバッファ・ユニット４２０からライン３２６上に送
出し、該当の制御信号をＶＭＵ制御ライン３２６、３２
８、３３０上に送出して、ＶＭＵ仮想ページから物理ペ
ージヘの変換を得るように指示する。ページ変換が必要
でない場合は、現物理ページ・アドレス〔３１：１４〕
はバス１２２上のＶＭＵユニット１０８の出力側のラッ
チによって保持される。

【００７３】バス３７０上に送出された仮想アドレスは
インクリメント制御ライン３７４から送られてきた信号
を受けて、インクリメンタ３９４によってインクリメン
トされる。インクリメンタ３９４は、次の命令セットを
選択するために、命令セットを表す値（４命令または１
６バイト）だけインクリメントする。ＣＣＵユニット１
０６へ渡されるプリフェッチ・アドレスの下位４ビット
はゼロになっている。従って、最初のブランチ・ターゲ
ット命令セット内の実際のターゲット・アドレス命令は
最初の命令ロケーションに置かれていない場合がある。
しかし、アドレスの下位４ビットはＰＣ制御ユニット３
６２へ送られるので、最初のブランチ命令のロケーショ
ンをＩＦＵ１０２が判別することができる。ターゲット
・アドレスの下位ビット〔３：２〕を２ビット・バッフ
ァ・アドレスとして返して、位置合わせされていないタ
ーゲット命令セットから実行すべき正しい最初の命令を
選択するための検出と処理は、新しい命令ストリーム、
つまり、命令ストリームの中の最初の非順次命令セット
・アドレスの最初のプリフェッチのときだけ行われる。
命令セットの最初の命令のアドレスと命令セットをプリ
フェッチする際に使用されるプリフェッチ・アドレスと
の間の非位置合わせの関係は、現順次命令ストリームが
存続している間無視することができ、そのあとも無視さ
れる。

【００７４】図４に示した機能ブロックの残り部分は実
行ＰＣ制御ユニット３６６を構成している。本発明の好
適実施例によれば、実行ＰＣ制御ユニット３６６は独立
に機能するプログラム・カウンタ・インクリメンタを独
自に備えている。この機能の中心となるのは実行セレク
タ（ＤＰＣＳＥＬ）４３０である。実行セレタタ４３
０からアドレス・バス３５２’上に出力されるアドレス
はアーキテクチャ１００の現在の実行アドレス（ＤＰ
Ｃ）である。この実行アドレスは加算ユニツト４３４へ
送られる。ライン３８０上に送出されたインクリメント
／サイズ制御信号は１から４までの命令インクリメント
値を指定しており、この値は加算ユニット４３４によっ
てセレタタ４３０から得たアドレスに加えられる。加算
ユニツト４３４が出力ラッチ機能を実行するたびに、イ
ンクリメントされた次の実行アドレスがアドレス・ライ
ン４３６を経て直接に実行セレクタ４３０に返され、次
の命令インクリメント・サイクルで使用される。

【００７５】初期実行アドレスとその後のすべての新し
いストリーム・アドレスは、アドレス・ライン４４０を
経由して新ストリーム・レジスタ・ユニット４３８から
得られる。新ストリーム・レジスタ・ユニット４３８
は、プリフェッチ・セレクタ３９０からＰＦＰＣアドレ
ス・バス３７０を経由して送られきた新しい現プリフェ
ッチ・アドレスを直接にアドレス・バス４４０に渡すこ
とも、あとで使用するためにストアしておくこともでき
る。つまり、プリフェッチＰＣ制御ユニット３６４が新
しい仮想アドレスからプリフェッチを開始することを判
断した場合は、新しいストリーム・アドレスは新ストリ
ーム・レジスタ・ユニット４３８によって一時的にスト
アされる。ＰＣ制御ユニット３６３は、プリフェッチと
実行インクリメントの両サイクルに関与することによっ
て、実行アドレスが新命令ストリームを開始した制御フ
ロー命令に対応するプログラム実行個所までに達するま
で新ストリーム・アドレスを新ストリーム・レジスタ４
３８に置いておく。新ストリーム・アドレスはそのあと
新ストリーム・レジスタ・ユニット４３８から出力され
て実行セレクタ４３０へ送られ、新命令ストリーム内の
実行アドレスを独立して生成することを開始する。

【００７６】本発明の好適実施例によれば、新ストリー
ム・レジスタ・ユニット４３８は２つの制御フロー命令
ターゲット・アドレスをバッファリングする機能を備え
ている。新ストリーム・アドレスを即時に取り出すこと
により、殆ど待ち時間がなく実行ＰＣ制御ユニット３６
６を現実行アドレス列の生成から新実行アドレス・スト
リーム列の生成に切り替えることができる。

【００７７】最後に、ＩＦ＿ＰＣセレタタ（ＩＦ＿ＰＣ
ＳＥＬ）は最終的に現ＩＦ＿ＰＣアドレスをアドレス
・バス３５２上に送出してＩＥＵ１０４へ送るためのも
のである。ＩＦ＿ＰＣセレタタ４４２への入力は実行セ
レクタ４３０または新ストリーム・レジスタ・ユニット
４３８から得た出力アドレスである。殆どの場合、ＩＦ
＿ＰＣセレタタ４４２はＰＣ制御ユニット２６２の指示
を受けて、実行セレタタ４３０から出力された実行アド
レスを選択する。しかし、新命令ストリームの実行開始
のために使用される新仮想アドレスヘ切り替える際の待
ち時間をさらに短縮するために、新ストリーム・レジス
タ・ユニット４３８からの選択したアドレスをバイパス
して、バス４４０経由で直接にＩＦ＿ＰＣセレクタ４４
２へ送り、現ＩＦ＿ＰＣ実行アドレスとして得ることが
できる。

【００７８】実行ＰＣ制御ユニット３６６は、すべての
相対ブランチ・ターゲット・アドレスを計算する機能を
備えている。現実行点アドレスと新ストリーム・レジス
タ・ユニット４３８から得たアドレスは、アドレス・バ
ス３５２’、４４０を経由して制御フロー・セレタタ
（ＣＦ＿ＰＣ）４４６に渡される。その結果、ＰＣ制御
ユニット３６２は大幅な柔軟性をもって、ターゲット・
アドレス計算の基となる正確な初期アドレスを選択する
ことができる。この初期アドレス、つまり、ベース・ア
ドレスはアドレス・バス４５４を経由してターゲット・
アドレスＡＬＵ４５０へ送られる。ターゲットＡＬＵ４
５０への入力となるもう１つの値は、制御フロー変位計
算ユニット４５２からバス４５８経由で送られてくる。
相対ブランチ命令は、アーキテクチャ１００の好適実施
例によれば、新相対ターゲット・アドレスを指定した即
値モード定数の形態をした変位値を含んでいる。制御フ
ロー変位計算ユニット４５２はＩデコード・ユニットの
オペランド出力バス３１８から初めて得たオペランド変
位値を受け取る。最後に、オフセット・レジスタ値はラ
イン４５６を経由してターゲット・アドレスＡＬＵ４５
０へ送られる。オフセット・レジスタ４４８はＰＣ制御
ユニット３６２から制御ライン３７８’を経由してオフ
セット値を受け取る。オフセット値の大きさはアドレス
・ライン４５４上を送られるベース・アドレスから相対
ターゲット・アドレスを計算するときの現ブランチ命令
のアドレスまでのアドレス・オフセットに基づいてＰＣ
制御ユニット３６２によって判断される。つまり、ＰＣ
制御ユニット３６２は、ＩＦＩＦＯ制御ロジック・ユニ
ット２７２を制御することによって、現実行点アドレス
の命令（ＣＰ＿ＰＣによって要求された）とＩデコード
・ユニット２６２によって現在処理中の、従ってＰＣロ
ジック・ユニット２７０によって処理中の命令を分離し
ている命令の個数を追跡して、その命令のターゲット・
アドレスを判断する。

【００７９】相対ターゲット・アドレスがターゲット・
アドレスＡＬＵ４５０によって計算されると、そのター
ゲット・アドレスはアドレス・バス３８２を通して対応
するターゲット・レジスタ４１４に書き込まれる。

【００８０】２）ＰＣ制御アルゴリズムの詳細１．メイン命令ストリームの処理：ＭＢＵＦＰＦｎＰ
Ｃｌ．１次のメイン・フロー・プリフェッチ命令のアド
レスはＭＢＵＦＰＦｎＰＣにストアされる。

【００８１】１．２制御フロー命令がないときは、３
２ビット・インクリメンタはＭＢＵＦＰＦｎＰＣに入
っているアドレス値を、各プリフェッチ・サイクルごと
に１６バイト（ｘ１６）だけ調整する。

【００８２】１．３無条件制御フロー命令がＩデコー
ドされると、命令セットに続いてフェッチされたすべて
のプリフェッチ・データはフラッシュされ、ＭＢＵＦ
ＰＦｎＰＣには、ターゲット・レジスタ・ユニット、Ｐ
ＦＰＣセレタタおよびインクリメンタを通して、新し
いメイン命令ストリーム・アドレスがロードされる。新
しいアドレスは新ストリーム・レジスタにもストアされ
る。

【００８３】１．３．１相対無条件制御フローのター
ゲット・アドレスはＩＦＵが保持しているレジスタ・デ
ータからと制御フロー命令の後に置かれたオペランド・
データからＩＦＵによって計算される。

【００８４】１．３．２絶対無条件制御フローのター
ゲット・アドレスはレジスタ基準値、ベース・レジスタ
値、およびインデックス・レジスタ値からＩＥＵによっ
て最終的に計算される。

【００８５】１．３．２．１命令プリフェッチ・サイ
クルは絶対アドレス制御フロー命令に対してターゲット
・アドレスがＩＥＵから返されるまで停止する。命令実
行サイクルは続行される。

【００８６】１．４無条件制御フロー命令から得た次
のメイン・フロー・プリフェッチ命令のアドレスはバイ
パスされて、ターゲット・アドレス・レジスタ・ユニッ
ト、ＰＦ＿ＰＣセレタタおよびインクリメンタを経由し
て送られ、最終的にＭＢＵＦＰＦｎＰＣにストアされ、
プリフェッチは１．２から続けられる。２．プロシージャ命令ストリームの処理：ＥＢＵＦＰ
ＦｎＰＣ２．１プロシージャ命令はメインまたはブランチ・タ
ーゲット命令ストリームの中でプリフェッチされる。タ
ーゲット・ストリームの中でフェッチされた場合は、条
件付き制御フロー命令が解決され、プロシージャ命令が
ＭＢＵＦへ転送されるまでプロシージャ・ストリームの
プリフェッチを停止する。これにより、プロシージャ命
令ストリームに現れた条件付き制御フローを処理する際
にＴＢＵＦを使用できる。

【００８７】２．１．１プロシージャ命令はプロシー
ジャ命令ストリームの中に置いてはならない。つまり、
プロシージャ命令はネストしてはならない。プロシージ
ャ命令からリターンすると、実行はメイン命令ストリー
ムに戻る。ネストを可能にするためには、ネストしたプ
ロシージャ命令から別の専用リターンが必要である。ア
ーキテクチャはこの種の命令を容易にサポートできる
が、プロシージャ命令をネストする機能があっても、ア
ーキテクチャの性能が向上する見込みはない。

【００８８】２．１．２メイン命令ストリームにおい
ては、第１および第２条件付き制御フロー命令を含む命
令セットを含んでいるプロシージャ命令ストリームは、
第１命令セットの中の条件付き制御フロー命令が解決
し、第２条件付き制御フロー命令セットがＭＢＵＦへ転
送されるまで第２条件付き制御フロー命令セットに対し
てプリフェッチを停止する。

【００８９】２．２プロシージャ命令は、命令の即値
モード・オペランド・フィールドとして含まれている相
対オフセットによって、プロシージャ・ルーチンの開始
アドレスを示している。

【００９０】２．２．１プロシージャ命令から得られ
たオフセット値はＩＦＵに維持されているプロシージャ
・ベース・アドレス（ＰＢＲ）レジスタに入っている値
と結合される。このＰＢＲレジスタは、特殊レジスタの
移動命令が実行されると、特殊アドレスおよびデータ・
バスを通して読み書き可能である。

【００９１】２．３プロシージャ命令が現れると、次
のメイン命令ストリームＩＦＰＣアドレスはＤＰＣリ
ターン・アドレス・レジスタにストアされ、プロセッサ
・ステータス・レジスタ（ＰＳＲ）内のプロシージャ進
行中ビット（ｐｒｏｃｅｄｕｒｅ−ｉｎ−ｐｒｏｇｒｅ
ｓｓｂｉｔ）がセットされる。

【００９２】２．４プロシージャ・ストリームの開始
アドレスはＰＢＲレジスタ（プロシージャ命令オペラン
ド・オフセット値を加えて）からＰＦ＿ＰＣセレタタヘ
送られる。

【００９３】２．５プロシージャ・ストリームの開始
アドレスは新ストリーム・レジスタ・ユニットとインク
リメントへ同時に送られ、（ｘ１６）だけインクリメン
トする。インクリメントされたアドレスはそのあとＥＢ
ＵＦＰＦｎＰＣにストアされる。

【００９４】２．６制御フロー命令がないと、３２ビ
ット・インクリメンタは各プロシージャ命令プリフェッ
チ・サイクルごとにＥＢＵＦＰＦｎＰＣに入っている
アドレス値を（ｘ１６）だけ調整する。

【００９５】２．７無条件制御フロー命令がＩデコー
ドされると、ブランチ命令のあとにフェツチされたすべ
てのプリフェッチ・データはフラッシュされ、ＥＢＵＦ
ＰＦｎＰＣには新しいプロシージャ命令ストリーム・
アドレスがロードされる。

【００９６】２．７．１相対無条件制御フロー命令の
ターゲット・アドレスはＩＦＵに保持されているレジス
タ・データからと制御フロー命令の即値モード・オペラ
ンド・フィールド内に入っているオペランド・データか
らＩＦＵによって計算される。

【００９７】２．７．２絶対無条件ブランチのターゲ
ット・アドレスはレジスタ基準値、ベース・レジスタ値
およびインデックス・レジスタ値からＩＥＵによって計
算される。

【００９８】２．７．２．１命令プリフェッチ・サイ
クルは絶対アドレス・ブランチに対してターゲット・ア
ドレスがＩＥＵから返されるまで停止する。実行サイク
ルは続行される。

【００９９】２．８次のプロシージャ・プリフェッチ
命令セットのアドレスはＥＢＵＦＰＦｎＰＣにストアさ
れ、プリフェッチは１．２から続けられる。

【０１００】２．９プロシージャ命令からのリターン
がＩデコードされると、プリフェッチがｕＰＣレジスタ
にストアされているアドレスから続けられ、そのあと
（ｘ１６）だけインクリメントされ、あとでプリフェッ
チするためにＭＢＵＦＰＦｎＰＣレジスタに返され
る。３．ブランチ命令ストリームの処理：ＴＢＵＦＰＦｎ
ＰＣ３．１ＭＢＵＦ命令ストリームの中の最初の命令セッ
トに現れた条件付き制御フロー命令がＩデコードされる
と、ターゲット・アドレスはそのターゲット・アドレス
が現アドレスに対する相対アドレスならばＩＦＵによっ
て、絶対アドレスならばＩＦＵによって判断される。

【０１０１】３．２「ブランチを行うバイアス」の場
合：３．２．１ブランチが絶対アドレスに行われる場合
は、ターゲット・アドレスがＩＥＵから返されるまで命
令プリフェッチ・サイクルを停止する。実行サイクルは
続行される。

【０１０２】３．２．２ＰＦＰＣセレクタとインク
リメンタを経由して転送することによってブランチ・タ
ーゲット・アドレスをＴＢＵＦＰＦｎＰＣにロードす
る。

【０１０３】３．２．３ターゲット命令ストリームが
プリフェッチされてＴＢＵＦに入れられたあとあとで実
行するためにＩＦＩＦＯに送られる。ＩＦＩＦＯとＴＢ
ＵＦが一杯になると、プリフェッチを停止する。

【０１０４】３．２．４３２ビット・インクリメンタ
各プリフェッチ・サイクルごとにＴＢＵＦＰＦｎＰＣ
に入っているアドレス値を（ｘ１６）だけ調整する。

【０１０５】３．２．５ターゲット命令ストリーム内
の２番目の命令セットに現れた条件付き制御フロー命令
がＩデコードされるとプリフェッチ・オペレーション
を、第１の（主）セット内のすべての条件付きブランチ
命令が解決されるまで停止する（しかし、先に進んで、
相対ターゲット・アドレスを計算しターゲット・レジス
タにストアする）。

【０１０６】３．２．６最初の命令セット内の条件付
きブランチを「行う」と解釈された場合：３．２．６．１ブランチのソースがプロシージャ進行
中ビットから判断されたＥＢＵＦ命令セットであったと
きはＭＢＵＦまたはＥＢＵＦに入っている最初の条件付
きフロー命令セットのあとに置かれた命令セットをフラ
ッシュする。

【０１０７】３．２．６．２プロシージャ進行中ビッ
トの状態に基づいて、ＴＢＵＦＰＦｎＰＣ値をＭＢＵＦ
ＰＦｎＰＣまたはＥＢＵＦへ転送する。

【０１０８】３．２．６．３プロシージャ進行中ビッ
トの状態に基づいて、プリフェッチしたＴＢＵＦ命令を
ＭＢＵＦまたはＥＢＵＦへ転送する。

【０１０９】３．２．６．４２番目の条件付きブラン
チ命令セットがＩデコードされていなければ、プロシー
ジャ進行中ビットの状態に基づいて、ＭＢＵＦまたはＥ
ＢＵＦプリフェッチ・オペレーションを続行する。

【０１１０】３．２．６．５２番目の条件付きブラン
チ命令がＩデコードされていれば、その命令の処理を開
始する（ステップ３．３．１へ進む）。

【０１１１】３．２．７最初の条件付き命令セットの
中の命令に対する条件付き制御を「行わない」と解釈さ
れた場合：３．２．７．１ターゲット命令ストリームからの命令
セットと命令のＩＦＩＦＯとＩＥＵをフラッシュする。

【０１１２】３．２．７．２ＭＢＵＦまたはＥＢＵＦ
プリフェッチ・オペレーションを続行する。

【０１１３】３．３「ブランチが行われないバイア
ス」の場合：３．３．１命令をプリフェッチしてＭＢＵＦに入れる
ことを停止する。実行サイクルを続ける。

【０１１４】３．３．１．１最初の条件付き命令セッ
トの中の条件付き制御フロー命令が相対ならば、ターゲ
ット・アドレスを計算し、ターゲット・レジスタにスト
アする。

【０１１５】３．３．１．２最初の条件付き命令セッ
トの中の条件付き制御フロー命令が絶対ならば、ＩＥＵ
がターゲット・アドレスを計算して、そのアドレスをタ
ーゲット・レジスタに返すまで待つ。

【０１１６】３．３．１．３２番目の命令セットの中
の条件付き制御フロー命令のＩデコードが行われると、
最初の条件付き命令セットの中の条件付き制御フロー命
令が解決されるまでプリフェッチ・オペレーションを停
止する。

【０１１７】３．３．２最初の条件付きブランチのタ
ーゲット・アドレスが計算されると、ＴＢＵＦＰＦｎ
ＰＣにロードし、メイン命令ストリームの実行と並行し
て命令をプリフェッチしてＴＢＵＦに入れることを開始
する。ターゲット命令セットはロードされない（従っ
て、ブランチ・ターゲット命令は最初の命令セットの中
の各条件付き制御フロー命令が解決されたとき用意され
ている）。

【０１１８】３．３．３最初のセットの中の条件付き
制御フロー命令が「行われる」と解釈された場合：３．３．３．１ブランチのソースがＥＢＵＦ命令スト
リームであるとプロシージャ進行中ビットの状態から判
断されると、ＭＢＵＦまたはＥＢＵＦをフラッシュし、
最初の条件付きブランチ命令セットのあとに置かれたメ
イン命令ストリームからの命令のＩＦＩＦＯとＩＥＵを
フラッシュする。

【０１１９】３．３．３．２プロシージャ進行中ビッ
トの状態から判断した通りに、ＴＢＵＦＰＦｎＰＣ値
をＭＢＵＦまたはＥＢＵＦへ転送する。

【０１２０】３．３．３．３プロシージャ進行中ビッ
トの状態から判断した通りに、プリフェッチしたＴＢＵ
Ｆ命令をＭＢＵＦまたはＥＢＵＦへ転送する。

【０１２１】３．３．３．４プロシージャ進行中ビッ
トの状態から判断した通りに、ＭＢＵＦまたはＥＢＵＦ
プリフェッチ・オペレーションを続行する。

【０１２２】３．３．４最初のセット内の条件付き制
御フロー命令が「行われない」と解析された場合：３．３．４．１ターゲット命令ストリームからの命令
セットのＴＢＵＦをフラッシュする。

【０１２３】３．３．４．２２番目の条件付きブラン
チ命令がＩデコードされなかった場合は、プロシージャ
進行中ビットの状態から判断した通りに、ＭＢＵＦまた
はＥＢＵＦプリフェッチ・オペレーションを続ける。

【０１２４】３．３．４．３２番目の条件付きブラン
チ命令がＩデコードされた場合は、その命令の処理を開
始する（ステップ３．４．１へ進む）。４．割込み、例外およびトラップ命令４．１トラップは広義には次のものからなる。

【０１２５】４．１．１ハードウェア割込み４．１．１．１非同期（外部）発生事象、内部または
外部。

【０１２６】４．１．１．２いつでも発生し、持続す
る。

【０１２７】４．１．１．３アトミック（通常）命令
間で優先順にサービスを受け、プロシージャ命令を一時
中止する。

【０１２８】４．１．１．４割込みハンドラの開始ア
ドレスはトラップ・ハンドラ入口点の事前定義テーブル
までのベクトル番号オフセットとして判断される。

【０１２９】４．１．２ソフトウェア・トラップ命令４．１．２．１非同期（外部）発生命令。

【０１３０】４．１．２．２例外として実行されるソ
フトウェア命令。

【０１３１】４．１．２．３トラップ・ハンドラの開
始アドレスは、ＴＢＲまたはＦＴＢレジスタにストアさ
れたベース・アドレス値と結合されたトラップ番号オフ
セットから判断される。

【０１３２】４．１．３例外４．１．３．１命令と同期して発生する事象。

【０１３３】４．１．３．２命令の実行時に処理され
る。

【０１３４】４．１．３．３例外の結果により期待さ
れた命令とすべての後続実行命令はキャンセルされる。

【０１３５】４．１．３．４例外ハンドラの開始アド
レスは、トラップ・ハンドラ入口点の事前定義テーブル
までのトラップ番号オフセットから判断される。

【０１３６】４．２トラップ命令ストリーム・オペレ
ーションはそのとき実行中の命令ストリームとインライ
ンで実行される。

【０１３７】４．３トラップ処理ルーチンが次の割込
み可能トラップの前にｘＰＣアドレスをセーブすること
を条件に、トラップはネストが可能である。そうしない
と、現トラップ・オペレーションの完了前にトラップが
現れると、マシンの状態が壊れることになる。５．トラップ命令ストリームの処理：ｘＰＣ５．１トラップが現れたとき：５．１．１非同期割込みが起こると、そのとき実行中
の命令の実行は一時中止される。

【０１３８】５．１．２同期例外が起こると、例外
を起こした命令が実行されるとトラップが処理される。

【０１３９】５．２トラップが処理されたとき：５．２．１割込みは禁止される。

【０１４０】５．２．２現在のＩＦＰＣアドレスは
ｘＰＣトラップ状態リターン・アドレス・レジスタにス
トアされる。

【０１４１】５．２．３ＩＦ＿ＰＣアドレスとそのあ
とのアドレスにあるＩＦＩＦＯとＭＢＵＦプリフェッチ
・バッファはフラッシュされる。

【０１４２】５．２．４アドレスＩＦ＿ＰＣとそのあ
とのアドレスの実行された命令とその命令の結果はＩＥ
Ｕからフラッシュされる。

【０１４３】５．２．５ＭＢＵＦＰＦｎＰＣに、ト
ラップ・ハンドラ・ルーチンのアドレスがロードされ
る。

【０１４４】５．２．５．１トラップのソースは、特
殊レジスタ群に入っているトラップ番号によって判断さ
れたトラップ・タイプに応じて、ＴＢＲまたはＦＴＢレ
ジスタをアドレス指定している。

【０１４５】５．２．６命令がプリフェッチされ、通
常通りに実行するためにＩＦＩＦＯに入れられる。

【０１４６】５．２．７トラップ・ルーチンの命令が
そのあと実行される。

【０１４７】５．２．７．１トラップ処理ルーチンは
ｘＰＣアドレスを所定のロケーションにセーブする機能
を備え、割込みを再び可能にする。ｘＰＣレジスタは特
殊レジスタ移動命令で、および特殊レジスタ・アドレス
とデータ・バスを通して読み書きされる。

【０１４８】５．２．８トラップ命令からのリターン
を実行することによってトラップ状態から抜け出る必要
がある。

【０１４９】５．２．８．１以前にセーブしていたと
きは、ｘＰＣアドレスをその事前定義ロケーションから
復元してから、トラップ命令からのリターンを実行する
必要がある。

【０１５０】５．３トラップ命令からのリターンが実
行されたとき：５．３．１割込みが可能にされる。

【０１５１】５．３．２プロシージャ進行中ビット
の状態から判断したとおりに、ｘＰＣアドレスが現在の
命令ストリーム・レジスタＭＢＵＦまたはＥＢＵＦＰ
ＦｎＰＣに戻され、プリフェッチがそのアドレスから続
行される。

【０１５２】５．３．３ｘＰＣアドレスが新ストリー
ム・レジスタを通してＩＦ＿ＰＣレジスタに復元され
る。

【０１５３】Ｅ）割り込みおよび例外の処理１）概要割込みと例外は、それらが可能にされている限り、プロ
セッサがメイン命令ストリームから実行されているか、
プロシージャ命令ストリームから実行されているかに関
係なく処理される。割込みと例外は優先順にサービスが
受けられ、クリアされるまで持続している。トラップ・
ハンドラの開始アドレスは、下述するように、トラップ
・ハンドラの事前定義テーブルまでのベクトル番号オフ
セットとして判断される。

【０１５４】割込みと例外は、本実施例では、基本的に
２つのタイプがある。すなわち、命令ストリームの中の
特定の命令と同期して引き起こされるものと、命令スト
リームの中の特定の命令と非同期に引き起こされるもの
である。割込み、例外、トラップおよびフォールト（ｆ
ａｕｌｔ）の用語は、本明細書では相互に使い分けて用
いられている。非同期割込みは、命令ストリームと同期
して動作していない、オン・チップまたはオフ・チップ
のハードウェアによって引き起こされる。例えば、オン
・チップ・タイマ／カウンタによって引き起こされる割
込みは、オフ・チップから引き起こされるハードウェア
割込みやマスク不能割込み（ｎｏｎ−ｍａｓｋａｂｌｅ
ｉｎｔｅｒｒｕｐｔ）（ＮＭＩ）と同じように、非同
期である。非同期割込みが引き起こされると、プロセッ
サ・コンテキストが凍結され（ｆｒｏｚｅｎ）、すべて
のトラップが割込み禁止され、ある種のプロセッサ状況
情報がストアされ、プロセッサは受け取った特定の割込
みに対応する割込みハンドラにベクトルを向ける。割込
みハンドラがその処理を完了すると、プログラム実行は
割込み発生時に実行中であったストリームの中の最後に
完了した命令のあとに置かれた命令から続けられる。

【０１５５】同期例外とは、命令ストリームの中の命令
と同期して引き起こされる例外である。これらの例外は
特定の命令に関連して引き起こされ、問題の命令が実行
されるまで保留される。好適実施例では、同期例外はプ
リフェッチ時、命令デコード時、または命令実行時に引
き起こされる。プリフェッチ例外には、例えば、ＴＬＢ
不一致、その他のＶＭＵ例外がある。デコード例外は、
例えば、デコード中の命令が違法命令であるか、プロセ
ッサの現特権レベル（ｐｒｉｖｉｌｅｇｅｌｅｖｅ
ｌ）に一致していないと、引き起こされる。実行例外
は、例えば、ゼロによる除算といった算術演算エラーが
原因で引き起こされる。これらの例外が起こると、好適
実施例では、例外を引き起こした特定命令と例外とを対
応づけ、その命令が退避（ｒｅｔｉｒｅ）されるときま
でその状態が維持される。その時点で、以前に完了した
命令がすべて退避され、例外を引き起こした命令からの
試行的結果があれば、試行的に実行された後続の命令の
試行的結果と同じように、フラッシュされる。そのあ
と、その命令で引き起こされた最高優先度例外に対応す
る例外ハンドラに制御が渡される。

【０１５６】ソフトウェア・トラップ命令はＣＦ＿ＤＥ
Ｔ２７４（図２）によってＩデコード・ステージで検出
され、無条件コール命令その他の同期トラップと同じよ
うに処理される。つまり、ターゲット・アドレスが計算
され、プリフェッチはそのときのプリフェッチ待ち行列
（ＥＢＵＦまたはＭＢＵＦ）まで続けられる。これと同
時に、その例外は命令と対応づけられて記録され、命令
が退避されるとき処理される。他のタイプの同期例外は
すべて、例外を引き起こした特定命令と対応づけられて
記録され、累積されるだけで、実行時に処理される。

【０１５７】２）非同期割り込み非同期割込みは、割込みライン２９２を通してＰＣロジ
ック・ユニット２７０に通知される。図３に示すよう
に、これらのラインはＰＣロジック・ユニット２７０内
の割込みロジック・ユニット３６３に通知するためのも
ので、ＮＭＩライン、ＩＲＱラインおよび１組の割込み
レベル・ライン（ＬＶＬ）からなっている。ＮＭＩライ
ンはマスク不能割込みを通知し、外部ソースを起点とし
ている。これは、ハードウェアリセットを除き最高優先
度割込みである。ＩＲＱラインも外部ソースを起点とし
ており、外部デバイスがハードウェア割込みをいつ要求
したかを通知する。好適実施例では、外部から起こされ
るハードウェア割込みは最高３２個までユーザが定義す
ることができ、割込みを要求した特定外部デバイスは割
込みレベル・ライン（ＬＶＬ）上に割込み番号（０−３
１）を送出する。メモリ・エラー・ラインはＭＣＵ１１
０によってアクティベート（活動化）され、様々な種類
のメモリ・エラーを通知する。その他の非同期割込みラ
イン（図示せず）も割込みロジック・ユニット３６３に
通知するために設けられている。これらには、タイマ／
カウンタ割込み、メモリ入出力（Ｉ／Ｏ）エラー割込
み、マシン・チェック割込み、およびパフォーマンス・
モニタ割込みを要求するためのラインがある。非同期割
込みの各々は、下述する同期例外と同様に、対応する事
前定義トラップ番号が関連づけられている。これらのト
ラップ番号は３２個が３２個のハードウェア割込みレベ
ルと関連づけられている。これらのトラップ番号のテー
ブルは割込みロジック・ユニット３６３に維持されてい
る。一般に、トラップ番号が大きくなると、トラップの
優先度が高くなる。

【０１５８】非同期割込みの１つが割込みロジック・ユ
ニット３６３に通知されると、割込み制御ユニット３６
３は割込み要求をＩＮＴＲＥＱ／ＡＣＫライン３４０
を経由してＩＥＵ１０４へ送出する。また、割込み制御
ユニット３６３はプリフェッチ一時中止信号をライン３
４３を経由してＰＣ制御ユニット２６２へ送信し、ＰＣ
制御ユニット２６２に命令をプリフェッチすることを中
止させる。ＩＥＵ１０４はそのとき実行中の命令をすべ
てキャンセルし、すべての試行的結果を中止するか、一
部またはすべての命令を完了させる。好適実施例では、
そのとき実行中の命令をすべてキャンセルすることによ
って、非同期割込みに対する応答を高速化している。い
ずれの場合も、実行ＰＣ制御ユニット３６６内のＤＰＣ
は、ＩＥＵ１０４が割込みの受信を確認する前に、最後
に完了し、退避された命令に対応するように更新され
る。プリフェッチされてＭＢＵＦ、ＥＢＵＦ、ＴＢＵＦ
およびＩＦＩＦＯ２６４に置かれている他の命令もすべ
てキャンセルされる。

【０１５９】ＩＥＵ１０４は、割込みハンドラから割込
みを受け取る準備状態にあるときだけ、割込み受信確認
信号をＩＮＴＲＥＱ／ＡＣＫライン３４０を経由して
割込み制御ユニット３６３へ送り返す。この信号を受け
取ると、割込み制御ユニット３６３は、以下で説明する
ように、該当するトラップ・ハンドラにディスパッチす
る。

【０１６０】３）同期例外同期例外の場合は、割込み制御ユニット３６３は各命令
セットごとに４個が１組の内部例外ビット（図示せず）
をもっており、各ビットはセット内の各命令に対応づけ
られている。割込み制御ユニット３６３は各命令で見つ
かったとき、通知するトラップ番号も維持している。

【０１６１】特定の命令セットがプリフェッチされてい
る途中で、ＶＭＵがＴＬＢ不一致または別のＶＭＵ例外
を通知すると、この情報はＰＣロジック・ユニット２７
０へ、特に割込み制御ユニット３３４へＶＭＵ制御ライ
ン３３２、３３４を経由して送られる。割込み制御ユニ
ット３６３は、この信号を受信すると、以後のプリフェ
ッチを一時中止するようにライン３４３を経由してＰＣ
制御ユニット３６２に通知する。これと同時に、割込み
制御ユニット３６３は、命令セットが送られる先のプリ
フェッチ・バッファに関連するＶＭＭｉｓｓまたはＶ
Ｍ＿Ｅｘｃｐビットのどちらか該当する方をセットす
る。そのあと、割込み制御ユニット３６３は、命令セッ
トの中の命令のどれも有効でないので、その命令セット
に対応する４個の内部例外標識ビット全部をセットし、
問題を起こした命令セットの中の４命令の各々に対応し
て受信した特定例外のトラップ番号をストアする。問題
のある命令より前の命令のシフトと実行は、問題の命令
セットがＩＦＩＦＯ２６４内で最低レベルに達するまで
通常通りに続行される。

【０１６２】同様に、プリフェッチ・バッファ２６０、
Ｉデコード・ユニット２６２またはＩＦＩＦＯ２６４を
通して命令をシフトしている途中で他の同期例外が検出
されると、この情報も割込み制御ユニット３６３へ送ら
れ、ユニット３６３は、例外を引き起こした命令に対応
する内部例外標識ビットをセットし、その例外に対応す
るトラップ番号をストアする。プリフェッチ同期例外の
場合と同じように、問題を起こした命令より前の命令の
シフトと実行は、問題の命令セットがＩＦＩＦＯ２６４
内で最低レベルに達するまで、通常通りに続行される。

【０１６３】好適実施例では、プリフェッチ・バッファ
２６０、Ｉデコード・ユニット２６２またはＩＦＩＦＯ
２６４を通して命令をシフトしている途中で検出される
例外は、ソフトウェア・トラップ命令の１タイプだけで
ある。ソフトウェア・トラップ命令は、ＣＦ＿ＤＥＴユ
ニット２７４によってＩデコード・ステージで検出され
る。一部の実施例では、他の形態の同期例外がＩデコー
ド・ステージで検出されるが、他の同期例外の検出は、
命令が実行ユニット１０４に到着するまで待つようにす
るのが好ましい。このようにすれば、特権命令を処理す
ると起こるようなある種の例外が、命令が実効的に順序
内で実行される前に変化するおそれのあるプロセッサ状
態に基づいて通知されるのが防止される。違法命令のよ
うに、プロセッサ状態に左右されない例外はＩデコード
・ステージで検出可能であるが、すべての実行前同期例
外（ＶＭＵ例外は別として）を同じロジックで検出する
ようにすれば、最低限のハードウェアですむことにな
る。また、そのような例外の処理は時間を重視すること
がめったにないので、命令が実行ユニット１０４に届く
までの待ちによる時間浪費もない。

【０１６４】上述したように、ソフトウェア・トラップ
命令はＣＦ＿ＤＥＴユニット２７４によってＩデコード
・ステージで検出される。割込みロジック・ユニット３
６３内のその命令に対応する内部例外標識ビットはセッ
トされ、０から１２７までの番号で、ソフトウェア・ト
ラップ命令の即値モード・フィールドに指定できるソフ
トウェア・トラップ番号はトラップ命令に対応づけられ
てストアされる。しかし、プリフェッチ同期例外と異な
り、ソフトウェア・トラップは制御フロー命令だけでな
く、同期例外としても扱われるので、割込み制御ユニッ
ト３６３は、ソフトウェア・トラップ命令が検出された
ときプリフェッチを一時中止するようにＰＣ制御ユニッ
ト３６２に通知しない。その代わりに、命令がＩＦＩＦ
Ｏ２６４を通してシフトされるのと同時に、ＩＦＵ１０
２はトラップ・ハンドラをプリフェッチしてＭＢＵＦ命
令ストリーム・バッファに入れる。

【０１６５】命令セットがＩＦＩＦＯ２６４の最低レベ
ルまで達すると、割込みロジック・ユニット３６３はそ
の命令セットの例外標識ビットを４ビット・ベクトルと
してＳＹＮＣＨＩＮＴＩＮＦＯライン３４１経由で
ＩＥＵ１０４へ送り、命令セットの中で同期例外の発生
源とすでに判断されていた命令があれば、どの命令であ
るかを通知する。ＩＥＵ１０４は即時に応答しないで、
命令セットの中のすべての命令が通常の方法でスケジュ
ールされるようにする。整数算術演算例外といった別の
例外は、実行時に引き起こされる場合がある。特権命令
が実行されたために起こる例外のように、マシンの現在
状態に左右される例外もこの時点で検出され、マシンの
状態が命令ストリーム内の以前のすべての命令に対して
最新となるようにするために、ＰＳＲに影響を与える可
能性のあるすべての命令（特殊な移動やトラップ命令か
らのリターンなど）は強制的に順序内で実行される。な
んらかの同期命令の発生源となった命令が退避される直
前にあるときだけ、例外が起こったことが割込みロジッ
ク・ユニット３６３に通知される。

【０１６６】ＩＥＵ１０４は試行的に実行され、同期例
外を引き起こした最初の命令に先行する命令ストリーム
に現れたすべての命令を退避し、試行的に実行され、命
令ストリームにそのあとに現れた命令からの試行的結果
をフラッシュする。例外を引き起こした特定の命令は、
トラップから戻ると再実行されるのが普通であるので、
この命令もフラッシュされる。そのあと、実行ＰＣ制御
ユニット３６６内のＩＦ＿ＰＣは実際に退避された最後
の命令に対応するように更新され、例外が割込み制御ユ
ニット３６３に通知される。

【０１６７】例外の発生源である命令が退避されると、
ＩＥＵ１０４は、退避される命令セット（レジスタ２２
４）の中に同期例外を起こした命令があれば、どの命令
であるかを示した新しい４ビット・ベクトルを、命令セ
ット内の最初の例外の発生源を示した情報と一緒に、Ｓ
ＹＮＣＨ＿ＩＮＴ＿ＩＮＦＯライン３４１を経由して割
込みロジック・ユニット３６３に返却する。ＩＥＵ１０
４から返却される４ビット例外ベクトルに入っている情
報は、割込みロジック・ユニット３６３からＩＥＵ１０
４に渡された４ビット例外ベクトルとＩＥＵ１０４で引
き起こされた例外を累積したものである。プリフェッチ
またはＩデコード時に検出された例外が原因で割込み制
御ユニット３６３にすでにストアされている情報があれ
ば、その情報と一緒にＩＥＵ１０４から割込み制御ユニ
ット３６３に返却される情報の残余部分は、割込み制御
ユニット３６３が最高優先度同期例外の内容とそのトラ
ップ番号を判断するのに十分である。

【０１６８】４）ハンドラ・ディスパッチとリターン割込み受信確認信号がライン３４０経由でＩＥＵ１０４
から受信されるか、あるいはゼロ以外の例外ベクトルが
ライン３４１経由で受信された後、現ＤＰＣがリターン
・アドレスとして、特殊レジスタ４１２（図４）の１つ
であるｘＰＣレジスタに一時的にストアされる。現プロ
セッサ状態レジスタ（ＰＳＲ）は先のＰＳＲ（ＰＰＳ
Ｒ）レジスタにもストアされ、そして現状態比較レジス
タ（ＣＳＲ）が特殊レジスタ４１２の中の旧状態比較レ
ジスタ（ＰＣＳＲ）にセーブされる。

【０１６９】トラップ・ハンドラのアドレスはトラップ
・ベース・レジスタ・アドレスにオフセットを加えたも
のとして計算される。ＰＣロジック・ユニット２７０は
トラップ用に２つのベース・レジスタをもち、これらは
共に特殊レジスタ４１２（図４）の一部であり、以前に
実行された特殊移動命令によって初期化される。大部分
のトラップでは、ハンドラのアドレスを計算するために
使用されるベース・レジスタはトラップ・ベース・レジ
スタＴＢＲである。

【０１７０】割込み制御ユニット３６３は現在保留中の
最高優先度割込みまたは例外を判断し、索引（ｌｏｏｋ
−ｕｐ）テーブルを通して、それに関連づけられたトラ
ップ番号を判断する。これは、選択したベース・レジス
タまでのオフセットとして、１組のＩＮＴ＿ＯＦＦＳＥ
Ｔライン３７３を経由してプリフェッチＰＣ制御ユニッ
ト３６４へ渡される。ベクトル・アドレスは、オフセッ
ト・ビットを下位ビットとしてＴＢＲレジスタから得た
上位ビットに連結するだけで求められるという利点があ
る。このため、加算器の遅延が防止される。（本明細書
では、２’ビットとはｉ’番目のビットのことであ
る。）例えば、トラップの番号が０から２５５までで、
これを８ビット値で表すと、ハンドラ・アドレスは８ビ
ット・トラップ番号を２２ビットのＴＢＲストア値の最
後に連結すると求められる。トラップ番号に２桁の下位
ビットを付加すると、トラップ・ハンドラ・アドレスは
常にワード境界上に置かれることになる。このようにし
て作られた連結ハンドラ・アドレスは入力３７３の１つ
としてプリフェッチ・セレタタＰＦＰＣＳｅｌ３９０
（図４）へ送られ、次のアドレスとして選択されて、そ
こから命令がプリフェッチされる。ＴＢＲレジスタを使
用したトラップのベクトル・ハンドラ・アドレスはすべ
て１ワードだけ離れている。従って、トラップ・ハンド
ラ・アドレスにある命令は、長くなったトラップ処理ル
ーチンヘの予備的ブランチ命令でなければならない。し
かし、トラップには、システム・パフォーマンスの低下
を防止するために、その扱いに注意が必要なものがいく
つかある。例えば、ＴＬＢトラップは高速に実行させる
必要がある。そのような理由から、好適実施例では、予
備的ブランチの費用を払わないで、小型のトラップ・ハ
ンドラを呼び出せるようにした高速トラップ・メカニズ
ムが組み込まれている。さらに、高速トラップ・ハンド
ラはメモリにも、例えば、オン・チップＲＯＭにも独立
に配置させることができるので、ＲＡＭの位置（ロケー
ション）に関連するメモリ・システム問題がなくなる。

【０１７１】好適実施例では、高速トラップとなるトラ
ップは上述したＶＭＵ例外だけである。高速トラップの
番号は他のトラップと区別され、０〜７の範囲になって
いる。しかし、優先度はＭＭＵ例外と同じである。割込
み制御ユニット３６３は、高速トラップがそのとき保留
中の最高優先度であると認めると、特殊レジスタ（ＦＴ
Ｂ）から高速トラップ・ベース・レジスタ（ＦＴＢ）を
選択し、トラップ・オフセットと結合するためにライン
４１６上に送出する。ライン３７３’経由でプリフェッ
チ・セレタタＰＦＰＣＳｅｌ３９０へ送られた結果
のベクトル・アドレスは、ＦＴＢレジスタからの上位２
２ビットを連結したもので、そのあとに高速トラップ番
号を表した３ビットが続き、そのあとに７個のゼロ・ビ
ットが続いている。従って、各高速トラップ・アドレス
は１２８バイト、つまり、３２ワードだけ離れている。
呼び出されると、プロセッサは開始ワードヘブランチ
し、ブロックまたはそこから出たブランチ内でプログラ
ムを実行させる。３２個またはそれ以下の命令で実現で
きる標準的なＴＬＢ処理ルーチンのような、小さなプロ
グラムの実行は、実際の実行処理ルーチンヘの予備的ブ
ランチが回避されるので、通常のトラップよりも高速化
される。

【０１７２】好適実施例では、すべての命令は同じ４バ
イト長になっているが（つまり、４つのアドレス・ロケ
ーションを占有する）、注目すべきことは、命令が可変
長になったマイクロプロセッサでも高速トラップ・メカ
ニズムが利用できることである。この場合、高速トラッ
プ・ベクトル・アドレス間には、マイクロプロセッサで
使用できる最短長の命令を少なくとも２つ、好ましくは
３２個の平均サイズ命令を受け入れるだけの十分なスペ
ースが設けられることは勿論である。勿論、マイクロプ
ロセッサがトラップからのリターン命令を備えている場
合には、ベクトル・アドレス間には、ハンドラ内の少な
くとも１つの他の令令をその命令に置けるだけの十分な
スペースを設けておく必要がある。

【０１７３】また、トラップ・ハンドラヘディスパッチ
すると、プロセッサはカーネル・モードと割込み状態に
入る。これと並行して、状態比較レジスタ（ＣＳＲ）の
コピーが以前のキャリー状態レジスタ（ＰＣＳＲ）に置
かれ、ＰＳＲのコピーが以前のＰＳＲ（ＰＰＳＲ）にス
トアされる。カーネルと割込み状態モードはプロセッサ
状況レジスタ（ＰＳＲ）内のビットで表される。現ＰＳ
Ｒの割込み状態ビットがセットされると、シャドウ・レ
ジスタまたはトラップ・レジスタＲＴ〔２４〕〜ＲＴ
〔３１〕が上述および図７（Ｂ）に示すように、見える
ようになる。割込みハンドラは新しいモードをＰＳＲに
書き込むだけでカーネル・モードから出ることができる
が、割込み状態から出るためには、トラップからのリタ
ーン（ＲＴＴ）命令を実行する方法だけが唯一の方法で
ある。

【０１７４】ＩＥＵ１０４がＲＴＴ命令を実行すると、
ＰＣＳＲはＣＳＲレジスタに復元され、ＰＰＳＲレジス
タはＰＳＲレジスタに復元されるので、ＰＳＲ内の割込
み状態ビットは自動的にクリアされる。ＰＦ＿ＰＣＳ
ＥＬセレクタ３９０は特殊レジスタ・セット４１２の中
の特殊レジスタｘＰＣを次にそこからプリフェッチする
アドレスとして選択する。ｘＰＣはインクリメンタ３９
４とバス３９６を通して、ＭＢＵＦＰＦｎＰＣまたは
ＥＢＵＦＰＦｎＰＣのどちらか該当する方に復元され
る。ｘＰＣをＥＢＵＦＰＦｎＰＣに復元すべきか、ま
たはＭＢＵＦＰＦｎＰＣに復元すべきかの判断は、復元
されたあとのＰＳＲの「プロシージャ進行中」ビットに
従って行われる。

【０１７５】注目すべきことは、プロセッサはトラップ
とプロシージャ命令の両方のリターン・アドレスをスト
アするのに同じ特殊レジスタｘＰＣを使用しないことで
ある。トラップのリターン・アドレスは上述したように
特殊レジスタｘＰＣにストアされるが、プロシージャ命
令のあとリータンする先のアドレスは別の特殊レジスタ
ｕＰＣにストアされる。従って、割込み状態は、プロセ
ッサがプロシージャ命令で呼び出されたエミュレーショ
ン・ストリームを実行している間でも、使用可能のまま
になっている。他方、例外処理ルーチンは、エミュレー
ション・ストリームが完了したあと例外ハンドラヘ戻る
ためのアドレスをストアする特殊レジスタがないので、
いずれのプロシージャ命令をも含んでいてはならない。

【０１７６】５）ネストある種のプロセッサ状況情報は、トラップ・ハンドラ、
特に、ＣＳＲ、ＰＳＲ、リタンＰＣ、およびある意味で
は“Ａ”レジスタ・セットｒａ〔６４〕〜ｒａ〔３１〕
ヘディスパッチするとき自動的にバックアップがとられ
るが、他のコンテキスト情報は保護されていない。例え
ば、浮動小数点状況レジスタ（ＦＳＲ）の内容は自動的
にバックアップがとられない。トラップ・ハンドラがこ
れらのレジスタを変更するためには、独自のバック・ア
ップを実行しなければならない。

【０１７７】トラップ・ハンドラヘディスパッチすると
き自動的に行われるバックアップが制限されているため
に、トラップのネストは自動的に行われない。トラップ
・ハンドラは必要とするレジスタのバックアップをと
り、割込み条件をクリアし、トラップ処理のために必要
な情報をシステム・レジスタから読み取り、その情報を
適当に処理する必要がある。割込みは、トラップ・ハン
ドラヘディスパッチすると自動的に禁止される。処理を
終えると、ハンドラはバックアップをとったレジスタを
復元し、再び割込みを可能にし、ＲＴＴ命令を実行して
割込みから戻ることができる。

【０１７８】ネストされたトラップを可能にするには、
トラップ・ハンドラを第１部分と第２部分に分割する必
要がある。第１部分では、割込みが禁止されている間
に、特殊レジスタ移動命令を使用してｘＰＣをコピー
し、トラップ・ハンドラが維持しているスタック上にプ
ッシュしておく必要がある。次に、特殊レジスタ移動命
令を使用して、トラップ・ハンドラの第２部分の先頭の
アドレスをｘＰＣに移し、トラップからのリターン命令
（ＲＴＴ）を実行する必要がある。ＲＴＴは割込み状態
を取り除き（ＰＰＳＲをＰＳＲに復元することによっ
て）、制御をｘＰＣ内のアドレスを移す。ｘＰＣには、
ハンドラの第２部分のアドレスが入っている。第２部分
はこの時点で割込みを可能にして、割り込み可能モード
で例外の処理を続けることができる。注目すべきこと
は、シャドウ・レジスタＲＴ〔２４〕〜ＲＴ〔３１〕は
このハンドラの第１部分でのみ見ることができ、第２部
分では見えないことである。従って、第２部分では、ハ
ンドラは、“Ａ”レジスタ値がハンドラによって変更さ
れる可能性がある場合には、その値を予約しておく必要
がある。トラップ処理ルーチンは終わったときは、バッ
クアップにとったレジスタをすべて復元し、元のｘＰＣ
をトラップ・ハンドラ・スタップからポップし、それを
特殊レジスタ移動命令を使用してｘＰＣ特殊レジスタに
戻して、別のＲＴＴを実行する必要がある。これによ
り、制御はメインまたはエミュレーション命令ストリー
ムの中の該当命令に返される。

【０１７９】６）トラップ一覧表次の〔表１〕は、好適実施例で認識されるトラップのト
ラップ番号、優先度および処理モードを示すものであ
る。

【０１８０】〔表１〕非同期／トラップ番号処理モード同期トラップ名０−１２７通常同期トラップ命令１２８通常同期ＦＰ例外１２９通常同期整数算術演算例外１３０通常同期ＭＭＵ（ＴＬＢ不一致または修正を除く）１３５通常同期不整列メモリアドレス１３６通常同期違法命令１３７通常同期特権命令１３８通常同期デバッグ例外１４４通常非同期性能モニタ１４５通常非同期タイマ／カウンタ１４６通常非同期メモリＩ／Ｏエラー１６０−１９１通常非同期ハードウェア割込み１９２−２５３予約２５４通常非同期マシン・チェック２５５通常非同期ＮＭＩ０高速トラップ同期高速ＭＭＵＴＬＢ不一致１高速トラップ同期高速ＭＭＵＴＬＢ修正２−３高速トラッア同期高速（予約）４−７高速トラップ同期高速（予約） III. 命令実行ユニット図５は、ＩＥＵ１０４の制御経路部分とデータ経路部分
を示したものである。主要データ経路は、ＩＦＵ１０２
からの命令／オペランド・データ・バスを始端としてい
る。データ・バスとして、即値オペランドはオペランド
位置合わせユニット４７０へ送られ、レジスタ・ファイ
ル（ＲＥＧＡＲＲＡＹ）４７２に渡される。レジスタ
・データはレジスタ・ファイル４７２からレジスタ・フ
ァイル出力バス４７６を経由し、バイパス・ユニット４
７４を通って、分配バス４８０を経由して機能計算エレ
メント（ＦＵ_0-n）の並列配列へ送られる。機能ユニッ
ト４７８_0-nによって生成されたデータは、出力バス４
８２を経由してバイパス・ユニット４７４またはレジス
タ配列４７２または両方へ送り返される。

【０１８１】ロード／ストア・ユニット４８４によって
ＩＥＵ１０４のデータ経路部分が完成される。ロード／
ストア・ユニット４８４はＩＥＵ１０４とＣＣＵ１０６
間のデータ転送の管理を担当する。具体的には、ＣＣＵ
１０６のデータ用キャッシュ１３４から取り出したロー
ド・データはロード／ストア・ユニット４８４によって
ロード・データ・バス４８６を経由してレジスタ配列４
７２へ転送される。ＣＣＵ１０６のデータ用キャッシュ
にストアされるデータは機能ユニットの配分バス４８０
から受信される。

【０１８２】ＩＥＵ１０４の制御経路部分はＩＥＵデー
タ経路を通る情報の送出、管理、およびその処理を行う
ことを担当する。本発明の好適実施例では、ＩＥＵ制御
経路は複数の命令の並行実行を管理する機能を備え、Ｉ
ＥＵデータ経路は、ＩＥＵ１０４のほぼすべてのデータ
経路エレメント間の複数のデータ転送を独立して行う機
能を備えている。ＩＥＵ制御経路は命令／オペランド・
バス１２４を経由して命令を受信すると、それに応じて
動作する。具体的には、命令セットはＥデコード・ユニ
ット４９０によって受信される。本発明の好適実施例で
は、Ｅデコード・ユニット４９０はＩＦＩＦＯマスタ・
レジスタ２１６、２２４に保持されている両方の命令セ
ットを受信して、デコードする。８命令すべてのデコー
ドの結果は、キャリー・チェッカ（ＣＲＹＣＨＫＲ）
ユニット４９２、依存性チェッカ（ＤＥＰＣＨＫＲ）
ユニット４９４、レジスタ改名ユニット（ＲＥＧＲＥ
ＮＡＭＥ）４９６、命令発行（ＩＳＳＵＥＲ）ユニット
４９８および退避制御ユニット（ＲＥＴＩＲＥＣＬ
Ｔ）５００へ送られる。

【０１８３】キャリー・チェッカ・ユニット４９２はＥ
デコード・ユニット４９０から制御ライン５０２を経由
して、係属中の保留されている８命令に関するデコード
化情報を受信する。キャリー・チェッカ４９２の機能
は、保留されている命令のうち、プロセッサ状況ワード
のキャリー・ビットに影響を与える、あるいはキャリー
・ビットの状態に左右される命令を識別することであ
る。この制御情報は制御ライン５０４を経由して命令発
行ユニット４９８へ送られる。

【０１８４】保留状態の８命令によって使用されている
レジスタ・ファイル４７２のレジスタを示しているデコ
ード化情報は、制御ライン５０６を経由して直接にレジ
スタ改名ユニット４９６へ送られる。この情報は、依存
関係チェッカ・ユニット４９４へも送られる。依存関係
チェッカ・ユニット４９４の機能は、保留状態の命令の
どれがレジスタをデータの宛先として参照しているか、
もしあれば、どの命令がこれらの宛先レジスタのいずれ
かに依存しているかを判断することである。レジスタに
依存する命令は、制御ライン５０８を経由してレジスタ
改名ユニット４９６へ送られる制御信号によって識別さ
れる。

【０１８５】最後に、Ｅデコード・ユニット４９０は保
留状態の８命令の各々の特定の内容と機能を識別した制
御情報を制御ライン５１０を経由して命令発行ユニット
４９８へ送る。命令発行ユニット４９８はデータ経路資
源、特に、保留状態の命令の実行のためにどの機能ユニ
ットが使用できるかを判断することを担当する。アーキ
テクチャ１００の好適実施例によれば、命令発行ユニッ
ト４９８はデータ経路資源が使用可能であること、キャ
リーとレジスタ依存関係の制約を条件として、８個の保
留状態命令のいずれかを順序外で実行できるようにす
る。レジスタ改名ユニット４９６は、実行できるように
適当に制約が解除された命令のビット・マップを制御ラ
イン５１２を経由して命令発行ユニット４９８へ送る。
すでに実行された（完了した）命令およびレジスタまた
はキャリーに依存する命令は論理的にビット・マップか
ら除かれる。

【０１８６】必要とする機能ユニット４７８_0-nが使用
可能であるかどうかに応じて、命令発行ユニット４９８
は各システム・クロック・サイクルに複数の命令の実行
を開始することができる。機能ユニット４７８_0-nの状
況は状況バス５１４を経由して命令発行ユニット４９８
へ送られる。命令の実行を開始し、開始後の実行管理を
行うための制御信号は命令発行ユニット４９８から制御
ライン５１６を経由してレジスタ改名ユニット４９６へ
送られ、また選択的に機能ユニット４７８_0-nへ送られ
る。制御信号を受けると、レジスタ改名ユニット４９６
はレジスタ選択信号をレジスタ・ファイル・アクセス制
御バス５１８上に送出する。バス５１８上に送出された
制御信号でどのレジスタが割込み可能にされたかは、実
行中の命令を選択することによって、およびレジスタ改
名ユニット４９６がその特定命令によって参照されたレ
ジスタを判断することによって判断される。

【０１８７】バイパス制御ユニット（ＢＹＰＡＳＳＣ
ＴＬ）５２０は、一般的には、制御ライン５２４上の制
御信号を通してバイパス・データ・ルーチング・ユニッ
トト４７４の動作を制御する。バイパス制御ユニット５
２０は機能ユニット４７８_0- _nの各々の状況をモニタ
し、制御ライン５２２を経由してレジスタ改名ユニット
４９６から送られてきたレジスタ参照に関連して、デー
タをレジスタ・ファイル４７２から機能ユニット４７８
_0-nへ送るべきかどうか、あるいは機能ユニット４７８
_0-nから出力されるデータをバイパス・ユニツト４７４
経由で機能ユニット宛先バス４８０へ即時に送って、命
令発行ユニット４９８によって選択された新発行の命令
の実行のために使用できるかどうかを判断する。どちら
の場合も、命令発行ユニット４９８は機能ユニット４７
８_0-nの各々への特定レジスタ・データを選択的に使用
可能にすることによって、宛先バス４８０から機能ユニ
ット４７８_0-nヘデータを送ることを直接に制御する。

【０１８８】ＩＥＵ制御経路の残りのユニットには、退
避制御ユニット５００、制御フロー制御（ＣＦＣＴ
Ｌ）ユニット５２８、および完了制御（ＤＯＮＥＣＴ
Ｌ）ユニット５３６がある。退避制御ユニット５００は
順序外で実行された命令の実行を無効または確認するよ
うに動作する。ある命令が順序外で実行されると、先行
命令もすべて退避されたならば、その命令は、確認また
は退避されることができる。現セット中の保留状態の８
命令のどれが実行されたかの識別情報が制御ライン５３
２上に送出されると、その識別情報に基づいて、退避制
御ユニット５００はバス５１８に接続された制御ライン
５３４上に制御御信号を送出して、レジスタ配列４７２
にストアされた結果データを順序外で実行された命令の
先行実行の結果として実効的に確認する。

【０１８９】退避制御ユニット５００は、各命令を退避
するとき、ＰＣインクリメント／サイズ制御信号を制御
ライン３４４を経由してＩＦＵ１０２へ送る。複数の命
令を順序外で実行でき、従って、同時に退避する準備状
態に置くことができるので、退避制御ユニット５００は
同時に退避された命令数に基づいてサイズ値を判断す
る。最後に、ＩＦＩＦＯマスタ・レジスタ２２４のすべ
ての命令が実行され、退避された場合は、退避制御ユニ
ット５００はＩＦＩＦＯ読取り制御信号を制御ライン３
４２を経由してＩＦＵ１０２へ送って、ＩＦＩＦＯユニ
ット２６４のシフト・オペレーションを開始することに
より、Ｅデコード・ユニット４９０に追加の４命令を実
行保留命令として与える。

【０１９０】制御フロー制御ユニット５２８は各条件付
きブランチ命令の論理的ブランチ結果を検出するとい
う、特定化された機能を備えている。制御フロー制御ユ
ニット５２８は現在保留中の条件付きブランチ命令の８
ビット・ベクトルＩＤをＥデコード・ユニット４９０か
ら制御ライン５１０を経由して受信する。８ビット・ベ
クトル命令完了制御信号は、同じように完了制御ユニッ
ト５４０から制御ライン５３８を経由して受信される。
この完了制御信号によって、制御フロー制御ユニット５
２８は、条件付きブランチ命令が、条件付き制御フロー
状況を判断するのに十分な個所まで完了すると、それを
判別することができる。保留中の条件付きブランチ命令
の制御フロー状況結果は、その実行時に制御フロー制御
ユニット５２８によってストアされる。条件付き制御フ
ロー命令の結果を判断するために必要なデータは、レジ
スタ配列４７２内の一時状況レジスタから制御ライン５
２０を経由して得られる。各条件付き制御フロー命令が
実行されると、制御フロー制御ユニット５２８は新しい
制御フロー結果信号を制御ライン３４８を経由してＩＦ
Ｕ１０２へ送る。好適実施例では、この制御フロー結果
信号は２個の８ビット・ベクトルを含んでおり、このベ
クトルは、保留されている可能性のある８個の制御フロ
ー命令のそれぞれのビット位置別の状況結果が分かって
いるかどうか、また、ビット位置の対応づけによって得
られる対応する状況結果状態を定義している。

【０１９１】最後に、完了制御ユニット５４０は機能ユ
ニット４７８_0-nの各々のオペレーションに関する実行
状況をモニタするためのものである。機能ユニット４７
８_0- _nのいずれかが命令実行オペレーションの完了を通
知すると、完了制御ユニット５４０は対応する完了制御
信号を制御ライン５４２上に送出して、レジスタ改名ユ
ニット４９６、命令発行ユニット４９８、退避制御ユニ
ット５００およびバイパス制御ユニット５２０にアラー
ト（警告）する。

【０１９２】機能ユニット４７８_o-nを並列配列構成に
することにより、ＩＥＵ１０４の制御の一貫性を向上し
ている。命令を正しく認識して、実行のためのスケジュ
ールするためには、個々の機能ユニット４７８_o-nの特
性を命令発行ユニット４９８に知らせる必要がある。機
能ユニット４７８_o-nは、必要とする機能を実行するた
めに必要な特定制御フロー・オペレーションを判別し、
実行することを担当する。従って、命令発行ユニット４
９８以外は、ＩＥＵ制御ユニットには、命令の制御フロ
ー処理を独立して知らせる必要はない。命令発行ユニッ
ト４９８と機能ユニット４７８_o-nは共同して、残りの
制御フロー管理ユニット４９６、５００、５２０、５２
８、５４０に実行させる機能を必要な制御信号のプロン
プトで知らせる。従って、機能ユニット４７８_o-nの特
定の制御フロー・オペレーションの変更は、ＩＥＵ１０
４の制御オペレーションに影響しない。さらに、既存の
機能ユニット４７８_o-nの機能を強化する場合や、拡張
精度浮動小数点乗算ユニットや拡張精度浮動小数点ＡＬ
Ｕ、高速フーリェ計算機能ユニット、三角関数計算ユニ
ットなどの、別の機能ユニット４７８_o-nを１つまたは
２つ以上を追加する場合でも、命令発行ユニット４９８
を若干変更するだけですむ。必要なる変更を行うには、
Ｅデコード・ユニット４９０によって隔離された対応す
る命令フィールドに基づいて、特定の命令を認識し、そ
の命令と必要とする機能ユニット４７８_o-nとを関係づ
ける必要がある。レジスタ・データの選択の制御、デー
タのルーチング、命令完了と退避は、機能ユニット４７
８_o-nの他の機能ユニットすべてに対して実行される他
のすべての命令の処理と矛盾がないようになっている。

【０１９３】Ａ）ＩＥＵデータ経路の詳細ＩＥＵデータ経路の中心となるエレメントはレジスタ・
ファイル４７２である。しかし、本発明によれば、ＩＥ
Ｕデータ経路内には、個々の機能用に最適化された並列
データ経路がいくつか用意されている。主要データ経路
は整数と浮動小数点の２つである。各並列データ経路内
では、レジスタ・ファイル４７２の一部がそのデータ経
路内で行われるデータ操作をサポートするようになって
いる。

【０１９４】１）レジスタ・ファイルの詳細図６（Ａ）は、データ経路レジスタ・ファイル５５０の
好適アーキテクチャの概要図である。データ経路レジス
タ・ファイル５５０は一時バッファ５５２、レジスタ・
ファイル配列５６４、入力セレタタ５５９、および出力
セレクタ５５６を含んでいる。最終的にレジスタ配列５
６４へ送られるデータは、結合データ入力バス５５８’
を経由して一時バッファ５５２によって最初に受信され
るのが代表例である。つまり、データ経路レジスタ・フ
ァイル５５０へ送られるデータはすべて入力セレタタ５
５９によって多重化されて、複数の入力バス５５８（好
ましくは２つの）から入力バス５５８’上に送出され
る。制御バス５１８上に送出されたレジスタ選択および
イネーブル制御信号は一時バッファ５５２内の受信デー
タのレジスタ・ロケーションを選択する。一時バッファ
にストアされるデータを生成した命令が退避されると、
再び制御バス５１８上に送出された制御信号は一時バッ
ファ５５２からレジスタ・ファイル配列５６４内の論理
的に対応づけられたレジスタヘデータ・バス５６０を経
由してデータを転送することを許可する。しかし、命令
が退避される前は、一時バッファ５５２にストアされた
データは一時バッファにストアされたデータをデータ・
バス５６０のバイパス部分を経由して出力データ・セレ
タタ５５６へ送ることにより、後続の命令の実行時に使
用することが可能である。制御バス５１８経由で送られ
る制御信号によって制御されるセレタタ５５６は、一時
バッファ５５２のレジスタからのデータとレジスタ・フ
ァイル配列５６４のレジスタからのデー夕のどちらかを
選択する。結果のデータはレジスタ・ファイル出力バス
５５４上に送出される。また、実行中の命令が完了と同
時に退避される場合は、つまり、その命令が順序内で実
行された場合は、結果データをバイパス延長部分５５
８”を経由して直接にレジスタ配列５６４へ送るように
指示することができる。

【０１９５】本発明の好適実施例によれば、各データ経
路レジスタ・ファイル５５０は２つのレジスタ操作を同
時に行えるようになっている。従って、入力バス５５８
を通して２つの全レジスタ幅データ値を一時バッファ５
５２に書き込むことができる。内部的には、一時バッフ
ァ５５２はマルチプレクサ配列になっているので、入力
データを一時バッファ５５２内の任意の２レジスタヘ同
時に送ることができる。同様に、内部マルチプレクサに
より一時バッファ５５２の任意の５レジスタを選択し
て、データをバス５６０上に出力することができる。レ
ジスタ・ファイル配列５６４は同じように人出力マルチ
プレクサを備えているので、２つのレジスタを選択し
て、それぞれのデータを同時にバス５６０から受信する
ことも、５つのレジスタ・を選択してバス５６２経由で
送ることもできる。最後に、レジスタ・ファイル出力セ
レクタ５５６は、バス５６０、５６２から受信した１０
レジスタ・データ値のうち任意の５つがレジスタ・ファ
イル出力バス５５４上に同時に出力されるように実現す
るのが好ましい。

【０１９６】一時バッファ内のレジスタ・セットは図６
（Ｂ）にその概要が示されている。レジスタ・セット５
５２’は８個のシングル・ワード（３２ビット）レジス
タＩ０ＲＤ、Ｉ１ＲＤ．．．Ｉ７ＲＤから構成されてい
る。レジスタ・セット５５２’は４個のダブル・ワード
・レジスタＩ０ＲＤ、Ｉ０ＲＤ＋１（Ｉ０ＲＤ４）、Ｉ
１ＲＤ、Ｉ１ＲＤ＋１（ＩＳＲＤ．．．Ｉ３ＲＤ、Ｉ３
ＲＤ＋１（Ｉ７ＲＤ）のセットとして使用することも可
能である。

【０１９７】本発明の好適実施例によれば、レジスタ・
ファイル配列５６４内の各レジスタを重複して設ける代
わりに、一時バッファ・レジスタ・セット５５２内のレ
ジスタは２個のＩＦＩＦＯマスタ・レジスタ２１６、２
２４内のそれぞれの命令の相対ロケーションに基づい
て、レジスタ改名ユニット４９６によって参照される。
本アーキテクチャ１００で実現される各命令は、最高２
つまでのレジスタまたは１つのダブル・ワード・レジス
タを出力として参照して、命令の実行によって生成され
たデータの宛先とすることができる。代表例として、命
令は１つの出力レジスタだけを参照する。従って、その
位置を図６（Ｃ）に示しているように、８個の保留中命
令のうち１つの出力レジスタを参照する命令２（Ｉ₂）
の場合は、データ宛先レジスタＩ２ＲＤが選択されて、
命令の実行によって生成されたデータを受け入れる。命
令Ｉ₂によって生成されたデータが後続の命令、例え
ば、Ｉ ₅によって使用される場合は、Ｉ２ＲＤレジスタ
にストアされたデータはバス５６０を経由して転送さ
れ、結果のデータは一時バッファ５５２に送り返され
て、Ｉ５ＲＤで示したレジスタにストアされる。特に、
命令Ｉ₅は命令Ｉ₂によって決まるので、命令Ｉ₅は、
Ｉ₂からの結果データが得られるまでは実行することが
できない。しかし、理解されるように、命令Ｉ₅は必要
とする入力データを一時バッファ５５２’の命令Ｉ₂の
データ・ロケーションから得れば、命令Ｉ₂の退避前に
実行することが可能である。

【０１９８】最後に、命令Ｉ₂が退避されると、レジス
タＩ２ＲＤからのデータは、退避個所の命令の論理位置
から判断されて、レジスタ・ファイル配列５６４内のレ
ジスタ・ロケーションに書かれる。すなわち、退避制御
ユニット５６０は、制御ライン５１０経由でＥデコード
・ユニット４９０から与えれたレジスタ参照フィールド
・データからレジスタ・ファイル配列内の宛先レジスタ
のアドレスを判断する。命令Ｉ_0-3が退避されると、Ｉ
４ＲＤ−Ｉ７ＲＤに入っている値は、ＩＦＩＦＯユニッ
ト２６４のシフトと同時にシフトされて、Ｉ０ＲＤ−Ｉ
３ＲＤに移される。

【０１９９】命令Ｉ₂からダブル・ワード結果値が得ら
れる場合は、さらに複雑になる。本発明の好適実施例に
よれば、ロケーションＩ２ＲＤとＩ６ＲＤの組合わせ
が、命令Ｉ₂が退避されるか、さもなければキャンセル
まで、その命令から得た結果データをストアしておくた
めに使用される。好適実施例では、命令Ｉ_4-7の実行
は、命令Ｉ_0-3のいずれかによるダブル・ワード出力の
参照がレジスタ改名ユニット４９６によって検出された
場合には、保留される。これにより、一時バッファ５５
２’全体をダブル・ワード・レジスタのシングル・ラン
クとして使用することが可能になる。命令Ｉ_0-3が退避
されると、一時バッファ５５２’はシングル・ワード・
レジスタの２ランクとして再び使用するこができる。さ
らに、いずれかの命令Ｉ_4-7の実行は、ダブル・ワード
出力レジスタが必要な場合には、命令が対応するＩ_0-3
にシフトされるまで保留される。

【０２００】レジスタ・ファイル配列５６４の論理的編
成は図７（Ａ）〜図７（Ｂ）に示されている。本発明の
好適実施例によれば、整数データ経路用のレジスタ・フ
ァイル配列５６４は４０個の３２ビット幅レジスタから
構成されている。このレジスタ・セットはレジスタ・セ
ット“Ａ”を構成し、ベース・レジスタ・セットｒａ
〔０．．２３〕５６５、汎用レジスタｒａ〔２４．．３
１〕５６６からなるトップ・セット、および８個の汎用
トラップ・レジスタｒａ〔２４．．３１〕からなるシャ
ドウ・レジスタ・セットとして編成されている。通常の
オペレーションでは、汎用レジスタｒａ〔０．．３１〕
５６５、５６６は整数データ経路用のレジスタ・ファイ
ル配列のアクティブ“Ａ”レジスタ・セットを構成して
いる。

【０２０１】図７（Ｂ）に示すように、トラップ・レジ
スタｒａ〔２４．．３１〕５６７をスワップしてアクテ
ィブ・レジスタ・セット“Ａ”に移しておけば、レジス
タｒａ〔０．．２３〕５６５のアクティブ・ベース・セ
ットと一緒にアクセスすることが可能である。“Ａ”レ
ジスタ・セットのこの構成は、割込みの受信が確認され
るか、例外トラップ処理ルーチンが実行されると、選択
される。レジスタ・セット“Ａ”のこの状態は、割込み
許可命令の実行またはトラップからのリターン命令の実
行によって図７（Ａ）に示す状態に明示によって戻るま
で維持される。

【０２０２】アーキテクチャ１００によって実現された
本究明の好適実施例では、浮動小数点データ経路は図８
にその概要を示すように拡張精度レジスタ・ファイル配
列５７２を使用する。レジスタ・ファイル配列５７２
は、各々が６４ビット幅の３２個のレジスタｒｆ
〔０．．３１〕から構成されている。浮動小数点レジス
タ・ファイル５７２は整数レジスタｒｂ〔０．．３１〕
の“Ｂ”セットとして論理的に参照することも可能であ
る。アーキテクチャ１００では、この“Ｂ”セットのレ
ジスタは浮動小数点レジスタｒｆ〔０．．３１〕の各々
の下位３２ビットに相当している。

【０２０３】第３のデータ経路を表すものとして、ブー
ル演算子レジスタ・セット５７４が図９に示すように設
けられている。これは、ブール演算の論理結果をストア
する。この“Ｃ”レジスタ・セット５７４は３２個の１
ビット・レジスタｒｃ〔０．．３１〕から構成されてい
る。ブール・レジスタ・セット５７４のオペレーション
は、ブール演算の結果をブール・レジスタ・セット５７
４の任意の命令選択レジスタヘ送ることができる点でユ
ニークである。これは、等しい、等しくない、より大、
その他単純なブール状況値などの条件を表す１ビット・
フラグをストアするシングル・プロセッサ状況ワード・
レジスタを使用するのと対照的である。

【０２０４】浮動小数点レジスタ・セット５７２とブー
ル・レジスタ・セット５７４は、双方共、図６（Ｂ）に
示す整数一時バッファ５５２と同じアーキテクチャの一
時バッファによって補数がとられる。基本的違いは、一
時バッファ・レジスタの幅が補数をとるレジスタ・ファ
イル配列５７２、５７４の幅と同じなるように定義され
ていることである。好適実施例では、幅はそれぞれ６４
ビットと１ビットになっている。

【０２０５】多数の追加の特殊レジスタが、レジスタ配
列４７２に少なくとも論理的に存在している。図７
（Ｃ）に示すように、レジスタ配列４７２に物理的に存
在するレジスタはカーネル・スタック・ポインタ（ｋｅ
ｒｎｅｌｓｔａｃｋｐｏｉｎｔｅｒ）５６８、プロセッ
サ状態レジスタ（ＰＳＲ）５６９、旧プロセッサ状態レ
ジスタ（ＰＰＳＲ）５７０および８個の一時プロセッサ
状態レジスタの配列（ｔＰＳＲ〔０．．７〕）５７１か
らなっている。残りの特殊レジスタはアーキテクチャ１
００の各所に分散している。特殊アドレスおよびデータ
・バス３５４はデータを選択して、特殊レジスタおよび
“Ａ”と“Ｂ”レジスタ・セット間で転送するためのも
のである。特殊レジスタ移動命令は“Ａ”または“Ｂ”
レジスタ・セットからレジスタを選択し、転送の方向を
選択し、特殊レジスタのアドレスＩＤを指定するための
ものである。

【０２０６】カーネル・スタック・ポインタ・レジスタ
とプロセッサ状態レジスタは、他の特殊レジスタとは異
なっている。カーネル・スタック・ポインタは、カーネ
ル状態にあるとき、標準のレジスタ間移動命令を実行す
ることによってアクセス可能である。一時プロセッサ状
態レジスタは直接にアクセスすることはできない。その
代わりに、このレジスタ配列はプロセッサ状態レジスタ
の値を伝播して、順序外で実行される命令で使用できる
ようにする縦承メカニズム（ｉｎｈｅｒｉｔａｎｃｅ
ｍｅｃｈａｎｉｓｍ）を実現するために使用される。初
期伝播値はプロセッサ状態レジスタの値である。つま
り、最後に退避された命令から得た値である。この初期
値は一時プロセッサ状態レジスタから前方向に伝播さ
れ、順序外で実行される命令が対応する位置にある一時
プロセッサ状態レジスタ内の値をアクセスできるように
する。命令が依存し、変更できる条件コード・ビット
は、その命令がもつ特性によって定義される。命令が依
存関係、レジスタまたは条件コードによって制約されな
いことが、レジスタ依存関係チェッカ・ユニット４９４
とキャリー依存関係チェッカ４９２によって判断された
場合は、命令は順序外で実行することができる。プロセ
ッサ状態レジスタの条件コード・ビットの変更は論理的
に対応する一時プロセッサ状態レジスタに指示される。
具体的には、変更の可能性があるビットだけが一時プロ
セッサ状態レジスタに入っている値に適用され、上位の
すべての一時プロセッサ状態レジスタに伝播される。そ
の結果、順序外で実行されるすべての命令は介在するＰ
ＳＲ変更命令によって適切に変更されたプロセッサ状態
レジスタ値から実行される。命令が退避されたときは、
対応する一時プロセッサ状態レジスタ値だけがＰＳＲレ
ジスタ５６９に転送される。

【０２０７】その他の特殊レジスタは〔表２〕に説明さ
れている。

【０２０８】〔表２〕特殊レジスタ特殊移動レジスタＲ／Ｗ説明ＰＣＲプログラム・カウンタ：一般的には、ＰＣは現在実行中のプログラム命令ストリームの次のアドレスを格納している。ＩＦ＿ＰＣＲ／ＷＩＦＵプログラム・カウンタ：ＩＦＰＣは正確な次の実行アドレスを格納している。ＰＦｎＰＣＲプリフェッチ・プログラム・カウンタ：ＭＢＵＦ、ＴＢＵＦおよびＥＢＵＦＰＦｎＰＣはそれぞれのプリフェッチ命令ストリームの次のプリフェッチ命令アドレスを格納している。ｕＰＣＲ／Ｗマイクロ・プログラム・カウンタ：プロシージャ命令のあとに続く命令のアドレスを格納している。これはプロシージャ命令がリターンしたとき最初に実行される命令のアドレスである。ｘＰＣＲ／Ｗ割込み／例外プログラム・カウンタ：割込みまたは例外（または両方）のリターン・アドレスを格納している。リターン・アドレスはトラップ発生時のＩＦ＿ＰＣのアドレスである。ＴＢＲＷトラップ・ベース・アドレス：トラップ処理ルーチンヘディスパッチするとき使用されるベクトル・テーブルのベース・アドレス。各エントリは１ワード長である。割込みロジック・ユニット３６３から与えられるトラップ番号は、このアドレスが指しているテーブルまでのインデックスとして使用される。ＦＴＢＷ高速トラップ・ベース・レジスタ：即時トラップ処理ルーチン・テーブルのベース・レジスタ。各テーブル・エントリは３２ワードであり、トラップ処理ルーチンを直接に実行するために使用される。割込みロジック・ユニット３６３から与えられるトラップ番号を３２倍したものは、このアドレスが指しているテーブルまでのオフセットとして使用される。ＰＢＲＷプロシージャ・ベース・レジスタ：プロシージャ・ルーチンヘディスパッチするとき使用されるベクトル・テーブルのベース・アドレス。各エントリは１ワード長であり、４ワード境界に位置合わせされている。プロシージャ命令フィールドとして与えられるプロシージャ番号はこのアドレスが指しているテーブルまでのインデックスとして使用される。ＰＳＲＲ／Ｗプロセッサ状態レジスタ：プロセッサ状況ワードを格納している。状況データ・ビットは、キヤリー、オーバフロー、ゼロ、負、プロセッサ・モード、現割込みレベル、実行中のプロシージャ・ルーチン、０による除算、オーバフロー例外、ハードウェア機能割込み可能、プロシージャ割込み可能、割込み可能などのビットがある。ＰＰＳＲＲ／Ｗ旧プロセッサ状態レジスタ：命令が正しく完了するか、割込みまたはトラップが引き起こされると、ＰＳＲからロードされる。ＣＳＲＲ／Ｗ状態比較（ブール）レジスタ：シングル・ワードとしてアクセス可能なブール・レジスタ・セット。ＰＣＳＲＲ／Ｗ旧状態比較レジスタ：命令が正しく完了するか、割込みまたはトラップが引き起こされると、ＣＳＲからロードされる。

【０２０９】２）整数データ経路の詳細本発明の好適実施例に従って構築されるＩＥＵ１０４の
整数データ経路は図１０に示されている。説明の便宜
上、整数データ経路５８０と結ばれる多数の制御経路は
図には示していない。これらの接続関係は図５を参照し
て説明したとおりである。

【０２１０】データ経路５８０の入力データは位置合わ
せユニット５８２、５８４および整数ロード／ストア・
ユニット５８６から得られる。整数即値（ｉｎｔｅｇｅ
ｒｉｍｍｅｄｉａｔｅ）データ値は、最初は命令埋込み
（ｅｍｂｅｄｄｅｄ）データ・フィールドとして与えら
れ、バス５８８経由でオペランド・ユニット４７０から
得られる。位置合わせユニット５８２は整数ータ値を隔
離し、その結果値を出力バス５９０を経由してマルチプ
レクサ５９２へ送られる。マルチプレクサ５９２への別
の入力は特殊レジスタ・アドレスとデータ・バス３５４
である。

【０２１１】命令ストリームから得られる即値（ｉｍｍ
ｅｄｉａｔｅ）オペランドも、データ・バス５９４経由
でオペランド・ユニット５７０から得られる。これらの
値は、出力バス５９６上に送出される前に、位置合わせ
ユニット５８４によって再度右寄せされる。

【０２１２】整数ロード／ストア・ユニット５８６は外
部データ・バス５９８を通してＣＣＵ１０６と双方向で
やりとりする。ＩＥＵ１０４へのインバウンド・データ
は整数ロード／ストア・ユニット５８６から入力データ
・バス６００を経由して入力ラッチ６０２へ転送され
る。マルチプレクサ５９２とラッチ６０２からの出力デ
ータは、マルチプレクサ６０８のマルチプレクサ入力バ
ス６０４、６０６上に送出される。機能ユニット出力バ
ス４８２’からのデータもマルチプレクサ６０８に送ら
れる。このマルチプレクサ６０８はアーキテクチャ１０
０の好適実施例では、データを同時に出力マルチプレク
サ・バス６１０へ送る２つの通路を備えている。さら
に、マルチプレクサ６０８を通るデータ転送は、システ
ム・クロックの各半サイクル以内に完了することができ
る。本アーキテクチャ１００で実現される大部分の命令
は、１つの宛先レジスタを利用するので、最大４つまで
の命令によって各システム・クロック・サイクルの間デ
ータを一時バッファ６１２へ送ることができる。

【０２１３】一時バッファ６１２からのデータは一時レ
ジスタ出力バス６１６を経由して整数レジスタ・ファイ
ル配列６１４へ、あるいは代替一時バッファ・レジスタ
・バス６１８を経由して出力マルチプレクサ６２０へ転
送することができる。整数レジスタ配列出力バス６２２
は整数レジスタ・データをマルチプレクサ６２０へ転送
することができる。一時バッファ６１２と整数レジスタ
・ファイル配列６１４に接続された出力バスは、それぞ
れ５個のレジスタ値を同時に出力することを可能にす
る。つまり、合計５個までのソース・レジスタを参照す
る２つの命令を同時に出すことができる。一時バッファ
６１２、レジスタ・ファイル配列６１４およびマルチプ
レクサ６２０は、アウトバウンド・レジスタ・データの
転送を半システム・クロック・サイクルごとに行うこと
を可能にする。従って、最高４個までの整数および浮動
小数点命令を各クロック・サイクルの間に出すことがで
きる。

【０２１４】マルチプレクサ６２０はアウトバウンド・
レジスタ・データ値をレジスタ・ファイル配列６１４か
ら、あるいは一時バッファ６１２から直接に選択する働
きをする。これにより、以前に順序外で実行された命令
に依存する順序外実行命令をＩＥＵ１０４によって実行
させることができる。これにより、保留状態の命令を順
序外で実行することによってＩＥＵ整数データ経路の実
行スループット能力を最大化すると共に、順序外のデー
タ結果を、実行され退避された命令から得たデータ結果
から正確に分離するという２目標を容易に達成すること
ができる。マシンの正確な状態を復元する必要のあるよ
うな割込みや他の例外条件が起こると、本発明によれ
ば、一時バッファ６１２に存在するデータ値を簡単にク
リアすることができる。従って、レジスタ・ファイル配
列６１４は、割込みまたは他の例外条件が発生する以前
に完了し、退避された命令の実行によってのみ得られた
データ値を正確に収めたままになっている。

【０２１５】マルチプレクサ６２０の各半システム・サ
イクル・オペレーション時に選択されたレジスタ・デー
タ値は最高５つまでがマルチプレクサ出力バス６２４を
経由して整数バイパス・ユニット６２６へ送られる。こ
のバイパス・ユニット６２６は、基本的に、マルチプレ
クサが並列の配列からなり、その入力のいずれかに現れ
たデータをその出力のいずれかへ送ることができる。バ
イパス・ユニット６２６の入力は、マルチプレクサ５９
２から出力バス６０４を経由する特殊レジスタ・アドレ
ス指定データ値または即値の整数値、バス６２４上に送
出される最高５つまでのレジスタ・データ値、整数ロー
ド／ストア・ユニット５８６からダブル整数バス６００
を経由するロード・オペランド・データ、その出力バス
５９６を経由して位置合わせユニット５８４から得た即
値オペランド値、最後に、機能ユニット出力バス４８２
からのバイパス・データ経路からなっている。このバイ
パス経路とデータ・バス４８２はシステム・クロック・
サイクルごとに４個のレジスタ値を同時に転送すること
ができる。

【０２１６】データはバイパス・ユニット６２６から浮
動小数点データ・バスに接続された整数バイパス・バス
６２８上に出力されて、最高５つまでのレジスタ・デー
タ値を同時に転送する機能をもつ２つのオペランド・デ
ータ・バスと、整数ロード／ストア・ユニット５８６ヘ
データを送るために使用されるストア・データ・バス６
３２へ送られる。

【０２１７】機能ユニット分配バス４８０はルータ・ユ
ニット６３４のオペレーションを通して実現されてい
る。また、ルータ・ユニット６３４はその入力から受信
された５個のレジスタ値を整数データ通路に設けられた
機能ユニットヘ送ることを可能にする並列のマルチプレ
クサ配列によって実現される。具体的には、ルータ・ユ
ニット６３４はバイパス・ユニット６２６からバス６３
０を経由して送られてきた５個のレジスタ・データ値、
アドレス・バス３５２を経由して送られてきた現ＩＦ
ＰＣアドレス値、ＰＣ制御ユニット３６２によって判断
され、ライン３７８’上に送出された制御フロー・オフ
セット値を受信する。ルータ・ユニット６３４は、浮動
小数点データ経路内に設けられたバイパス・ユニットか
ら取り出されたオペランド・データ値をデータ・バス６
３６を経由して受信することもできる（オプション）。

【０２１８】ルータ・ユニット６３４によって受信され
たレジスタ・データ値は、特殊レジスタ・アドレスおよ
びデータ・バス３５４上を転送されて、機能ユニット６
４０、６４２、６４４へ送られる。具体的には、ルータ
・ユニット６３４は最高３つまでのレジスタ・オペラン
ド値をルータ出力バス６４６、６４８、６５０を経由し
て機能ユニット６４０、６４２、６４４の各々へ送る機
能を備えている。本アーキテクチャ１００の一般的アー
キテクチャによれば、最高２つまでの命令を同時に機能
ユニット６４０、６４２、６４４に対して出すことが可
能である。本発明の好適実施例によれば、３つの専用整
数機能ユニットに、それぞれプログラマブル・シフト機
能と２つの算術演算ロジック・ユニット機能をもたせる
ことができる。

【０２１９】ＡＬＵ０機能ユニット６４４、ＡＬＵ１機
能ユニット６４２およびシフタ機能ユニット６４０はそ
れぞれの出力レジスタ・データを機能ユニット・バス４
８２Ｉ上に送出する。ＡＬＵ０とシフタ機能ユニット６
４４、６４０から得た出力データも浮動小数点データ経
路に接続された共用整数機能ユニット・バス６５０上に
送出される。類似の浮動小数点機能ユニット出力値デー
タ・バス６５２が浮動小数点データ経路から機能ユニッ
ト出力バス４８２’へ設けられている。

【０２２０】ＡＬＵ０機能ユニット６４４はＩＦＵ１０
２のプリフェッチ操作と整数ロード／ストア・ユニット
５８６のデータ操作の両方をサポートするために仮想ア
ドレス値を生成する場合にも使用される。ＡＬＵ０機能
ユニット６４４によって計算された仮想アドレス値はＩ
ＦＵ１０２のターゲット・アドレス・バス３４６とＣＣ
Ｕ１０６の両方に接続された出力バス６５４上に送出さ
れ、実行ユニットの物理アドレス（ＥＸＰＡＤＤＲ）
が得られる。ラッチ６５６は、ＡＬＵ０機能ユニット６
４４によって生成されたアドレスの仮想化部分をストア
するためのものである。アドレスのこの仮想化部分は出
力バス６５８上に送出されて、ＶＭＵ１０８へ送られ
る。

【０２２１】３）浮動小数点データ経路の詳細次に、図１１は浮動小数点データ経路を示したものであ
る。初期データは、この場合も、即値整数オペランド・
バス５８８、即値オペランド・バス５９４および特殊レ
ジスタ・アドレス・データ・バス３５４を含む、複数の
ソースから受信される。外部データの最終的ソースは外
部データ・バス５９８を通してＣＣＵ１０６に接続され
た浮動小数点ロード／ストア・ユニット６２２である。

【０２２２】即値整数オペランドは、位置合わせ出力デ
ータ・バス６６８を経由してマルチプレクサ６６６に渡
す前に整数データ・フィールドを右寄せする働きをする
位置合わせユニット６６４によって受信される。マルチ
プレクサ６６６は特殊レジスタ・アドレス・データ・バ
ス３５４も受信する。即値オペランドは第２の位置合わ
せユニット６７０へ送られ、右寄せされてから出力バス
６７２上に送出される。浮動小数点ロード／ストア・ユ
ニット６６２からのインバウンド・データ（ｉｎｂｏｕ
ｎｄｄａｔａ）は、ロード・データ・バス６７６から
ラッチ６７４によって受信される。マルチプレクサ６６
６、ラッチ６７４および機能ユニット・データ・リター
ン・バス４８２”からのデータはマルチプレクサ６７８
の入力から受信される。マルチプレクサ６７８は選択可
能なデータ経路を備え、２つのレジスタ・データ値がシ
ステム・クロックの半サイクルごとに、マルチプレクサ
出力バス６８２を経由して一時バッファ６８０に書き込
まれることを可能にする。一時バッファ６８０は図６
（Ｂ）に示す一時バッファ５５２’と論理的に同じレジ
スタ・セットを備えている。一時バッファ６８０はさら
に、最高５個までのレジスタ・データ値を一時バッファ
６８０から読み取って、データ・バス６８６を経由して
浮動小数点レジスタ・ファイル配列６８４と、出力デー
タ・バス６９０を経由して出力マルチプレクサ６８８へ
送ることができる。マルチプレクサ６８８は、データ・
バス６９２を経由して、浮動小数点ファイル配列６８４
から最高５個までのレジスタ・データ値も同時に受信す
る。マルチプレクサ６８８は最高５個までのレジスタ・
データ値を選択して、データ・バス６９６を経由してバ
イパス・ユニット６９４へ同時に転送する働きをする。
バイパス・ユニット６９４は、データ・バス６７２、マ
ルチプレクサ６６６からの出力データ・バス６９８、ロ
ード・データ・バス６７６および機能ユニット・データ
・リターン・バス４８２”のバイパス延長部分を経由し
て、位置合わせユニット６７０から与えられた即値オペ
ランド値も受信する。バイパス・ユニット６９４は最高
５個までのレジスタ・オペランド・データ値を同時に選
択して、バイパス・ユニット出力バス７００、浮動小数
点ロード／ストア・ユニット６６２に接続されたストア
・データ・バス７０２、および整数デー夕経路５８０の
ルータ・ユニット６３４に接続された浮動小数点バイパ
ス・バス６３６上に出力するように働く。

【０２２３】浮動小数点ルータ・ユニット７０４は、バ
イパス・ユニット出力バス７００と整数データ経路バイ
パス・バス６２８とそれぞれの機能ユニット７１２、７
１４、７１６に接続された機能ユニット入力バス７０
６、７０８、７１０との間で同時にデータ経路を選択で
きる機能を備えている。アーキテクチャ１００の好適実
施例による入力バス７０６、７０８、７１０の各々は、
最高３個までのレジスタ・オペランド・データ値を機能
ユニット７１２、７１４、７１６の各々へ同時に転送す
ることが可能である。これらの機能ユニット７１２、７
１４、７１６の出力バスは機能ユニット・データ・リタ
ーン・バス４８２”に結合され、データをレジスタ・フ
ァイル入力マルチプレクサ６７８へ戻すようになってい
る。整数データ経路機能ユニット出力バス６５０を、機
能ユニット・データ・リターン・バス４８２”に接続す
るために設けることも可能である。本発明のアーキテク
チャ１００によれば、マルチプレクサ機能ユニット７１
２と浮動小数点ＡＬＵ７１４の機能ユニット出力バスを
浮動小数点データ経路機能ユニット・バス６５２を経由
して整数データ経路５００の機能ユニット・データ・リ
ターン・バス４８２”に接続することが可能である。

【０２２４】４）ブール・レジスタ・データ経路の詳
細ブール演算データ経路７２０は図１２に示されている。
このデータ経路７２０は基本的に２種類の命令の実行を
サポートするために利用される。最初のタイプは、オペ
ランド比較命令であり、この命令では、整数レジスタ・
セットと浮動小数点レジスタ・セットから選択された、
あるいは即値オペランドとして与えられた２つのオペラ
ンドが、ＡＬＵ機能ユニットの１つで整数と浮動小数点
データ経路を減算することによって比較される。この比
較は、ＡＬＵ機能ユニット６４２、６４４、７１４、７
１６のいずかによる減算によって行われ、その結果の符
号とゼロ状況ビットは入力セレクタと比較演算子結合ユ
ニット７２２へ送られる。このユニット７２２は、制御
信号を指定した命令をＥデコード・ユニット４９０から
受け取ると、ＡＬＵ機能ユニット６４２、６４４、７１
４、７１６の出力を選択し、符号およびゼロ・ビットを
結合し、ブール比較結果値を抽出する。出力バス７２３
を通して比較演算の結果を入力マルチプレクサ７２６と
バイパス・ユニット７４２へ同時に転送することができ
る。整数および浮動小数点データ経路と同じように、バ
イパス・ユニット７４２は並列のマルチプレクサ配列と
して実現され、バイパス・ユニット７４２の入力間で複
数のデータ経路を遇択して、複数の出力と結ぶことがで
きる。バイパス・ユニット７４２の他の人力はブール演
算結果リターン・データ・バス７２４とデータ・バス７
４４上の２つのブール・オペランドからなっている。バ
イパス・ユニット７４２は、最高２つまでの同時に実行
中のブール命令を表したブール・オペランドを、オペラ
ンド・バス７４８を経由してブール演算機能ユニット７
４６へ転送することができる。また、バイパス・ユニッ
ト７４６は最高２個までのシングル・ビット・ブール・
オペランド・ビット（ＣＦ０、ＣＦ１）を制御フロー結
果制御ライン７５０、７５２を経由して同時に転送する
ことができる。

【０２２５】ブール演算データ経路の残り部分は、比較
結果バス７２３とブール結果バス７２４上に送出された
比較およびブール演算結果値を、その入力として受信す
る入力マルチプレクサ７２６を含んでいる。このバス７
２４は最高２個までのブール結果ビットを同時にマルチ
プレクサ７２６へ転送することができる。さらに、最高
２個までの比較結果ビットをバス７２３を経由してマル
チプレクサ７２６へ転送することができる。マルチプレ
クサ７２６はマルチプレクサの入力端に現れた任意の２
個の信号ビットをマルチプレクサの出力端を経由して、
システム・クロックの各半サイクル時にブール演算一時
バッファ７２８へ転送することができる。一時バッファ
７２８は、２つの重要な点が異なることを除けば、図６
（Ｂ）に示した一時バッファ７５２’と論理的に同じで
ある。第１の相違点は、一時バッファ７２８内の各レジ
スタ・エントリがシングル・ビットからなることであ
る。第２の相違点は、８個の保留中命令スロットの各々
に１つのレジスタだけが設けられていることである。こ
れは、ブール演算の結果全部が定義によって１つの結果
ビットによって定義されるためである。

【０２２６】一時バッファ７２８は最高４個までの出力
オペランド値を同時に出力する。これにより、各々２つ
のソース・レジスタヘのアクセスを必要とする２個のブ
ール命令を同時に実行させることができる。４個のブー
ル・レジスタ値はシステム・クロックの各半サイクルご
とにオペランド・バス７３６上に送出し、マルチプレク
サ７３８へあるいはブール・オペランド・データ・バス
７３４を経由してブール・レジスタ・ファイル配列７３
２へ転送することができる。ブール・レジスタ・ファイ
ル配列７３２は、図９に論理的に示すように、１個の３
２ビット幅データ・レジスタであり、任意に組み合わせ
た最高４個までのシングル・ビット・ロケーションを、
一時バッファ７２８からのデータで修正し、システム・
クロックの各半サイクルごとにブール・レジスタ・ファ
イル配列７３２から読み取って出力バス７４０上に送出
することができる。マルチプレクサ７３８はバス７３
６、７４０経由でその出力端から受信したブール・オペ
ランドの任意のペアを、オペランド出力バス７４４上に
送出してバイパス・ユニット７４２へ転送する。

【０２２７】ブール演算機能ユニット７４６は２個のソ
ース値についてブール演算を幅広く実行する機能を備え
ている。比較命令の場合には、ソース値は整数および浮
動小数点レジスタ・セットのいずれかから得たペアのオ
ペランドとＩＥＵ１０４へ送られる任意の即値オペラン
ドであり、ブール命令の場合は、ブール・レジスタ・オ
ペランドの任意の２つである。〔表３〕と〔表４〕は、
本発明のアーキテクチャ１００の好適実施例における論
理比較演算を示すものである。〔表５〕は本発明のアー
キテクチャ１００の好適実施例における直接ブール演算
を示すものである。〔表２〕ー〔表５〕に示されている
命令条件コードと機能コードは対応する命令のセグメン
トを表している。また、命令はペアのソース・オペラン
ド・レジスタと、対応するブール演算結果をストアする
ための宛先ブール・レジスタを指定する。

【０２２８】〔表３〕整数の比較命令条件＊記号条件コードｒｓ１はｒｓ２より大＞００００ｒｓ１はｒｓ２より大か ≧ ０００１等しいｒｓ１はｒｓ２より小＜００１０ｒｓ１はｒｓ２より小か ≦ ００１１等しいｒｓ１はｒｇ２と等しくない！＝０１００ｒｓ１はｒｓ２と等しい＝＝０１０１予備０１１０無条件１１１１＊ｒｓ＝レジスタ・ソース〔表４〕浮動小数点の比較命令条件記号条件コードｒｓ１はｒｓ２より大＞００００ｒｓ１はｒｓ２より大か等しい ≧ ０００１ｒｓ１はｒｓ２より小＜００１０ｒｓ１はｒｓ２より小か等しい ≦ ００１１ｒｓ１はｒｓ２と等しくない！＝０１００ｒｓ１はｒｓ２と等しい＝＝０１０１無順序？１０００無順序またはｒｓ１はｒｓ２より大？＞１００１無順序、ｒｓ１はｒｓ２より大か？≧ １０１０等しい無順序またはｒｓ１はｒｓ２より小？＜１０１１無順序、ｒｓ１はｒｓ２より小か？≦ １１００等しい無順序またはｒｓ１はｒｓ２と等しい？＝１１０１予備１１１０−１１１１〔表５〕ブール演算命令演算＊記号条件コード０Ｚｅｒｏ００００ｂｓ１＆ｂｓ２ＡＮＤ０００１ｂｓ１＆−ｂｓ２ＡＮＮ２００１０ｂｓ１ｂｓ１００１１ −ｂｓ１＆ｂｓ２ＡＮＮ１０１００ｂｓ２ｂｓ２０１０１ｂｓ１ｂｓ２ＸＯＲ０１１０ｂｓ１ｂｓ２ＯＲ０１１１ −ｂｓ１＆−ｂｓ２ＮＯＲ１０００ −ｂｓ１ｂｓ２ＸＮＯＲ１００１ −ｂｓ２ＮＯＴ２１０１０ｂｓ１ −ｂｓ２ＯＲＮ２１０１１ −ｂｓ１ＮＯＴ１１１００ −ｂｓ１ｂｓ２ＯＲＮ１１１０１ −ｂｓ１ −ｂｓ２ＮＡＮＤ１１１０１ＯＮＥ１１１１＊ｂｓ＝ブール・ソース・レジスタ。

【０２２９】Ｂ）ロード／ストア制御ユニット図１３はロード／ストア・ユニット７６０の例を示した
ものである。データ経路５８０、６６０に別々に示され
ているが、ロード／ストア・ユニット５８６、６６２は
１つの共用ロード／ストア・ユニット７６０として実現
するのが好ましい。それぞれのデータ経路５８０、６６
０からのインタフェースはアドレス・バス７６２および
ロードとストア・データ・バス７６４（６００、６７
６）、７６６（６３２、７０２）を経由している。

【０２３０】ロード／ストア・ユニット７６０によって
使用されるアドレスは、ＩＦＵ１０２およびＩＥＵ１０
４の残り部分で使用される仮想アドレスとは対照的に、
物理アドレスである。ＩＦＵ１０２は仮想アドレスで動
作し、ＣＣＵ１０６とＶＭＵ１０８間の調整に依存して
物理アドレスを生成するのに対し、ＩＥＵ１０４ではロ
ード／ストア・ユニット７６０を物理アドレス・モード
で直接に動作させる必要がある。この要件が必要になる
のは、順序外で実行されるために、物理アドレス・デー
タとストア・オペレーションがオーバラップするような
命令が存在する場合、およびＣＣＵ１０６からロード／
ストア・ユニット７６０への順序外のデータ・リターン
が存在する場合に、データ保全性を保つためである。デ
ータ保全性を保つために、ロード／ストア・ユニット７
６０はストア命令がＩＥＵ１０４によって退避されるま
で、ストア命令から得たデータをバッファに置いてお
く。その結果、ロード／ストア・ユニット７６０によっ
てバッファに置かれたストア・デー夕はロード／ストア
・ユニット７６０に１つだけ存在することができる。実
行されたが退避されていないストア命令と同じ物理アド
レスを参照するロード命令は、ストア命令が実際に退避
されるまで実行が遅延される。その時点で、ストア・デ
ータをロード／ストア・ユニット７６０からＣＣＵ１０
６へ転送し、ＣＣＵデータ・ロード・オペレーションの
実行によって即時にロード・バックすることができる。

【０２３１】具体的には、物理アドレス全体がＶＭＵ１
０８からロード／ストア・アドレス・バス７６２上に送
出される。ロード・アドレスは、一般的には、ロード・
アドレス・レジスタ７６８_0-3にストアされる。ストア
・アドレスはストア・アドレス・レジスタ７７０_3-0に
ラッチされる。ロード／ストア制御ユニット７７４は命
令発行ユニット４９８から受信した制御信号を受けて動
作し、ロード・アドレスとストア・アドレスをレジスタ
７６８_3-0、７７０_3-0にラッチすることを調整する。
ロード／ストア制御ユニット７７４はロード・アドレス
をラッチするための制御信号を制御ライン７７８上に送
出し、ストア・アドレスをラッチするための制御信号を
制御ライン７８０上に送出する。ストア・データはスト
ア・データ・レジスタ・セット７８２_3-0の論理的に対
応するスロットにストア・アドレスをラッチするのと同
時にラッチされる。４ｘ４ｘ３２ビット幅アドレス比較
ユニット７７２には、ロードおよびストア・アドレス・
レジスタ７６８３_3-0、７７０_3-0に入っているアドレ
スの各々が同時に入力される。システム・クロックの各
半サイクル時の完全マトリックス・アドレス比較の実行
は、制御ライン７７６を介してロード／ストア制御ユニ
ット７７４によって制御される。ストア・アドレスに一
致するロード・アドレスの存在と論理ロケーションは、
制御ライン７７６を経由してロード／ストア制御ユニッ
ト７７４へ送られる。

【０２３２】ロード・アドレスがＶＭＵ１０８から与え
られ、保留中のストアがない場合は、ロード・アドレス
は、ＣＣＵロード・オペレーションの開始と同時に、バ
ス７６２から直接にアドレス・セレクタ７８６ヘバイパ
スされる。しかし、ストア・データが保留されている場
合は、ロード・アドレスは使用可能なロード・アドレス
・ラッチ７６８_0-3にラッチされる。対応するストア・
データ命令が退避されるとの制御信号を退避制御ユニッ
ト５００から受信すると、ロード／ストア制御ユニット
７７４はＣＣＵデータ転送操作を開始し、制御ライン７
８４を通してＣＣＵ１０６へのアクセスの仲裁を行う。
ＣＣＵ１０６がレディ（ｒｅａｄｙ）を通知すると、ロ
ード／ストア制御ユニット７７４はＣＣＵ物理アドレス
をＣＣＵＰＡＤＤＲアドレス・バス７８８上に送出する
ようにセレクタ７８６に指示する。このアドレスはアド
レス・バス７９０を経由して対応するストア・レジスタ
７７０_3-0から得られる。対応するストア・データ・レ
ジスタ７８２_3-0からのデータはＣＣＵデータ・バス７
９２上に送出される。

【０２３３】ロード命令が命令発行ユニット４９８から
出されると、ロード／ストア制御ユニット７７４はロー
ド・アドレス・ラッチ７６８_3-0の１つが要求されたロ
ード・アドレスをラッチすることを許可する。選択され
た特定のラッチ７６８_0-3は関係命令セット内のロード
命令の位置に論理的に対応している。命令発行ユニット
４９８は保留中の可能性のある２命令セットのどちらか
の中のロード命令を示している５ビット・ベクトルをロ
ード／ストア制御ユニット７７４へ渡す。コンパレータ
７７２が一致するストア・アドレスを示していない場合
は、ロード・アドレスはアドレス・バス７９４を経由し
てセレクタ７８６へ送られ、ＣＣＵＰＡＤＤＲアドレ
ス・バス７８８上に出力される。アドレスの提供は、ロ
ード／ストア制御ユニット７７４とＣＣＵ１０６間でや
りとりされるＣＣＵ要求とレディ制御信号に従って行わ
れる。実行ＩＤ値（ＥｘＩＤ値）もロード／ストア制御
ユニット７７４によって準備されてＣＣＵ１０６に対し
て出され、ＣＣＵ１０６がＥｘＩＤ値を含む要求データ
をそのあとで返却するときロード要求を識別する。この
ＩＤ値は４ビット・ベクトルからなり、現ロード要求を
出したそれぞれのロード・アドレス・ラッチ７６８_0-3
を固有ビットで指定している。５番目のビットはロード
命令を収めている命令セットを識別するために使用され
る。このＩＤ値は、従って、命令発行ユニット４９８か
らロード要求と一緒に送られるビット・ベクトルと同じ
である。

【０２３４】先行する要求ロード・データが使用可能で
あることがＣＣＵ１０６からロード／ストア制御ユニッ
ト７７４へ通知されると、ロード／ストア制御ユニット
７７４は、位置合わせユニットがデータを受信し、それ
をロード・データ・バス７６４上に送出することを許可
する。位置合わせユニット７９８はロード・データを右
寄せする働きをする。

【０２３５】ＣＣＵ１０６からデータが返却されると同
時に、ロード／ストア制御ユニット７７４はＣＣＵ１０
６からＥｘＩＤ値を受信する。他方、ロード／ストア制
御ユニット７７４はロード・データがロード・データ・
バス７６４上に送出されることを知らせる制御信号を命
令発行ユニット４９８へ送り、さらに、どのロード命令
に対してロード・データが返却されるのかを示したビッ
ト・ベクトルを返却する。

【０２３６】Ｃ）ＩＥＵ制御経路の詳細再び図５を参照して、ＩＥＵ制御経路のオペレーション
を、図１４に示したタイミング図と関連づけて説明す
る。図１４に示した命令の実行タイミングは本発明のオ
ペレーションを例示したもので、種々態様に変更可能で
あることは勿論である。

【０２３７】図１４のタイミング図はプロセッサ・シス
テム・クロック・サイクルＰ_0-6のシーケンスを示して
いる。各プロセッサ・サイクルは内部ＴサイクルＴ。か
ら始まる。本発明の好適実施例によるアーキテクチャ１
００では、各プロセッサ・サイクルは２つのＴサイクル
からなっている。

【０２３８】プロセッサ・サイクル０のときは、ＩＦＵ
１０２とＶＭＵ１０８は物理アドレスを生成するように
動作する。この物理アドレスはＣＣＵ１０６へ送られ、
命令用キャッシュ・アクセス・オペレーションが開始さ
れる。要求された命令セットが命令用キャッシュ１３２
にあると、命令セットはプロセッサ・サイクル１のほぼ
中間でＩＦＵ１０２へ戻される。そのあと、ＩＦＵ１０
２はプリフェッチ・ユニット２６０とＩＦＩＦＯ２６４
を経由する命令セットの転送を管理し、転送された命令
セットはまずＩＥＵ１０４へ実行のために渡される。

【０２３９】１）Ｅデコード・ユニットの詳細Ｅデコード・ユニット４９０は全命令セットを並列に受
け取って、プロセッサ・サイクル１が完了する前にデコ
ードする。Ｅデコード・ユニット４９０は、好適アーキ
テクチャ１００では、バス１２４を経由して受け取った
すべての有効命令を並列に直接デコードする機能を備え
た順列組合せ理論に基づくロジック・ブロックとして実
現されている。アーキテテクチヤ１００によって認識さ
れる命令は、各タイプ別に、命令、レジスタ要件および
必要な資源の仕様と共に〔表６〕に示されてる。

【０２４０】〔表６〕命令／仕様命令制御とオペランド情報＊レジスタ間移動論理／算術演算機能コード：加算、減算、乗算、シフトその他の指定。

【０２４１】宛先レジスタＰＳＲのみセットソース・レジスタ１ソース・レジスタ２または即値定数値レジスタ・セットＡ／Ｂ選択即値からレジスタヘ宛先レジスタ移動即値整数または浮動小数点定数値レジスタ・セットＡ／Ｂ選択ロード／ストア・レジスタオペレーション機能コード：ロードまたはストアの指定、即値、ベースと即値、またはベースとオフセットの使用ソース／宛先レジスタベース・レジスタインデックス・レジスタまた即値定数値レジスタ・セットＡ／Ｂ選択即値コール符号付き即値変位制御フローオペレーション機能コード：ブランチ・タイプとトリガ条件の指定ベース・レジスタインデックス・レジスタ、即値定数変位値、またはトラップ番号レジスタ・セットＡ／Ｂ選択特殊レジスタ移動オペレーション機能コード：特殊／整数レジスタとの間の移動の指定特殊レジスタ・アドレス識別子ソース／宛先レジスタレジスタ・セットＡ／Ｂ選択整数変換移動オペレーション機能コード：浮動小数点から整数への変換タイプの指定ソース／宛先レジスタレジスタ・セットトＡ／Ｂ選択ブール関数ブール関数コード：ＡＮＤ、ＯＲなどの指定宛先ブール・レジスタソース・レジスタ１ソース・レジスタ２レジスタ・セットＡ／Ｂ選択拡張プロシージャブロシージャ指定子：プロシージャ・ベース値からのアドレス・オフセットの指定オペレーション：値をプロシージャ・ルーチンヘ渡すアトミック・プロシージャプロシージャ指定子：アドレス値の指定＊−命令は、デコードされて命令を識別するフィールドのほかにこれらのフィールドを含んでいる。

【０２４２】Ｅデコード・ユニット４９０は命令セット
の各命令を並列にデコードする。その結果の命令の識
別、命令機能、レジスタ参照および機能要件はＥデコー
ド・ユニット４９０の出力から得られる。この情報は再
生成され、命令セット内のすべての命令が退避されるま
で、プロセッサ・サイクルの各半サイクル期間、Ｅデコ
ード・ユニット４９０によってラッチされる。従って、
保留状態の８命令すべてに関する情報が、Ｅデコード・
ユニット４９０の出力から絶えず得られるようになって
いる。この情報は、８エレメント・ビット・ベクトルの
形式で表示され、各ベクトルのビットまたはサブフィー
ルドは２つの保留中命令セット内の対応する命令の物理
ロケーションに論理的に対応している。従って、８個の
ベクトルが制御ライン５０２を経由してキャリー・チェ
ッカ４９２へ送られる。この場合、各ベクトルは、対応
する命令がプロセッサ状況ワードのキャリー・ビットに
作用を及ぼしているか、あるいはそれに依存しているか
を指定している。８個のベクトルが各命令の特定の内容
と機能ユニット要件を示すために制御ライン５１０を経
由して送られる。８個のベクトルが制御ライン５０６を
経由して送られ、８個の保留中命令の各々によって使用
されたレジスタ参照を指定している。これらのベクトル
はプロセッサ・サイクル１が終了する前に送られる。

【０２４３】２）キャリー・チェッカ・ユニットの詳細キャリー・チェッカ・ユニット４９２は図１４に示すオ
ペレーションのデータ依存関係フェーズ期間の間に依存
関係検査ユニット４９４と並列に動作する。キャリー・
チェッカ・ユニット４９２は好適アーキテクチャ１００
では順列組合せ理論に基づくロジックとして実現されて
いる。従って、キャリー・チェッカ・ユニット４９２に
よるオペレーションの各繰返し時に、命令がプロセッサ
状態レジスタのキヤリー・フラグを変更したかどうかに
ついて８個の命令すべてが考慮される。これが必要とさ
れるのは、その前の命令によって設定されたキャリー・
ビットの状況に依存する命令を順序外で実行することを
可能にするためである。制御ライン５０４上に送出され
た制御信号により、キャリー・チェッカ・ユニット４９
２は、キャリー・フラグに対する先行命令の実行に依存
する特定の命令を識別することができる。

【０２４４】さらに、キャリー・チェッカ・ユニット４
９２は８個の保留中命令の各々についてキャリー・ビッ
トの一時的コピーをもっている。キャリー・ビットを変
更していない命令については、キャリー・チェッカ・ユ
ニット４９２はプログラム命令ストリームの順序でキャ
リー・ビットを次の命令に伝える。従って、順序外で実
行され、キャリー・ビットを変更する命令を実行させる
ことが可能であり、さらに、その順序外で実行される命
令に依存する後続の命令も、キャリー・ビットを変更す
る命令のあとに置かれていても、実行することが可能で
ある。さらに、キャリー・ビットがキャリー・チェッカ
・ユニット４９２によって維持されているので、これら
の命令の退避以前に例外が起こったとき、キャリー・チ
ェッカ・ユニットは内部一時キャリー・ビット・レジス
タをクリアするだけでよいことから、順序外で実行する
ことが容易になる。その結果、プロセッサ状況レジスタ
は、順序外で実行される命令の実行による影響を受けな
い。キャリー・チェッカ・ユニット４９２が維持してい
る一時キャリー・ビット・レジスタは、順序外で実行さ
れる各命令が完了すると更新される。順序外で実行され
る命令が退避されると、プログラム命令ストリームの中
で最後に退避された命令に対応するキャリー・ビットは
プロセッサ状況レジスタのキャリー・ビット・ロケーシ
ョンヘ転送される。

【０２４５】３）データ依存関係チェッカ・ユニットの
詳細データ依存関係チェッカ・ユニット４９４はＥデコード
・ユニット４９０から制御ライン５０６を経由して８個
のレジスタ参照識別ベクトルを受け取る。各レジスタの
参照は３２個のレジスタを一度に１つを識別するのに適
した５ビット値と、“Ａ”、“Ｂ”またはブール・レジ
スタ・セット内に置かれているレジスタ・バンクを識別
する２ビット値によって示されている。浮動小数点レジ
スタ・セットは“Ｂ”レジスタ・セットとも呼ばれる。
各命令は最高３つまでのレジスタ参照フィールドをもつ
ことができる。２つのソース・レジスタ・フィールドと
１つの宛先レジスタ・フィールドである。ある種の命
令、特にレジスタ間移動命令は、宛先レジスタを指定し
ている場合があっても、Ｅデコード・ユニット４９０に
よって認識される命令ビット・フィールドは、実際に作
成される出力データがないことを意味している場合があ
る。むしろ、命令の実行は、プロセツサ状況レジスタの
値の変更を判断することだけを目的としている。

【０２４６】データ依存関係チェッカ４９４も好適アー
キテクチャ１００において純然たる組合せロジック（ｐ
ｕｒｅｃｏｍｂｉｎａｔｏｒｉａｌｌｏｇｉｃ）で実
現されているが、これはプログラム命令ストリーム内に
後に現れる命令のソース・レジスタ参照と相対的に前に
置かれた命令の宛先レジスタ参照との間の依存関係を同
時に判断するように動作する。ビット配列は、どの命令
が他の命令に依存するかを識別するだけでなく、各依存
関係がどのレジスタに基づいて生じたかを識別するデー
タ依存関係チェッカ４９４によって作られる。

【０２４７】キャリーとレジスタ・データの依存関係
は、第２プロセッサ・サイクルの開始直後に判別され
る。

【０２４８】４）レジスタ改名ユニットの詳細レジスタ改名ユニット４９６は８個の保留中の命令すべ
てのレジスタ参照のＩＤを制御ライン５０６を経由し
て、レジスタ依存関係を制御ライン５０８を経由して受
け取る。８個のエレメントからのマトリックスも制御ラ
イン５４２を経由して受け取る。これらのエレメント
は、保留中命令の現セットの中でどの命令が実行された
か（完了したか）を示している。この情報から、レジス
タ改名ユニット４９６は制御信号の８エレメント配列を
制御ライン５１２を経由して命令発行ユニット４９８へ
送る。このようにして送られた制御情報は、現セットの
データ依存関係が判別された場合に、まだ実行されてい
ない現在保留中の命令のうちどの命令の実行が可能にな
ったかについてレジスタ改名ユニット４９６が行った判
断を反映している。レジスタ改名ユニット４９６は実行
のために同時に出される最高６個までの命令を識別した
選択制御信号をライン５１６を経由して受信する。つま
り、２個の整数命令、２個の浮動小数点命令および２個
のブール命令である。

【０２４９】レジスタ改名ユニット４９６はバス５１８
を経由してレジスタ・ファイル配列４７２へ送られた制
御信号を通して、識別された命令を実行する際にアクセ
スするソース・レジスタを選択するという、もう１つの
機能を備えている。順序外で実行される命令の宛先レジ
スタは対応するデータ経路の一時バッファ６１２、６８
０、７２８に置かれているものとして選択される。順序
内で実行される命令は完了すると退避され、その結果デ
ータはレジスタ・ファイル６１４、６８４、７３２にス
トアされていく。ソース・レジスタの選択は、レジスタ
が以前に宛先として選択され、対応する以前の命令がま
だ退避されていないかどうかによって決まる。そのよう
な場合には、ソース・レジスタは対応する一時バッファ
６１２、６８０、７２８から選択される。以前の命令が
退避されていた場合は、対応するレジスタ・ファイル６
１４、６８４、７３２のレジスタが選択される。その結
果、レジスタ改名ユニット４９６は、順序外で実行され
る命令の場合には、レジスタ・ファイル・レジスタの参
照を一時バッフア・レジスタの参照に実効的に置き換え
るように動作する。

【０２５０】アーキテクチャ１００によれば、一時バッ
ファ６１２、６８０、７２８は対応するレジスタ・ファ
イル配列のレジスタ構造と重複していない。むしろ、８
個の保留命令の各々に対して１つの宛先レジスタ・スロ
ットが用意されている。その結果、一時バッファ宛先レ
ジスタ参照の置換は、保留レジスタ・セット内の対応す
る命令のロケーションによって判断される。そのあとの
ソース・レジスタ参照はソース依存関係が発生した命令
に対してデータ依存関係チェッカ４９４によって識別さ
れる。従って、一時バッファ・レジスタ内の宛先スロッ
トはレジスタ改名ユニット４９６によって容易に判断す
ることが可能である。

【０２５１】５）命令発行ユニットの詳細命令発行ユニット４９８は発行できる命令のセットをレ
ジスタ改名ユニット４９６の出力とＥデコード・ユニッ
ト４９０によって識別された命令の機能要件に基づいて
判断する。命令発行ユニット４９８は制御ライン５１４
を経由して報告された機能ユニット４７８_0-nの各々の
状況に基づいてこの判断を行う。従って、命令発行ユニ
ット４９８は発行すべき使用可能な命令セットをレジス
タ改名ユニット４９６から受信すると、オペレーション
を開始する。各命令を実行するためにレジスタ・ファイ
ルヘのアクセスが必要であるとすると、命令発行ユニッ
ト４９８は現在命令を実行中の機能ユニット４９８_0-n
が使用可能であることを予想する。レジスタ改名ユニッ
ト４９６へ発行すべき命令を判別する際の遅延を最小に
するために、命令発行ユニット４９８は専用の組合せロ
ジックで実現されている。

【０２５２】発行すべき命令を判別すると、レジスタ改
名ユニット４９６はレジスタ・ファイルヘのアクセスを
開始し、このアクセスは第３プロセッサ・サイクルＰ₂
が終了するまで続けられる。プロセッサ・サイクルＰ₃
が開始すると、命令発行ユニット４９８は、「Ｅｘｅｃ
ｕｔｅ０」で示すように１つまたは２つ以上の機能ユ
ニット４７８_0-nによるオペレーションを開始し、レジ
スタ・ファイル配列４７２から送られてきたソース・デ
ータを受信して処理する。

【０２５３】代表例として、アーキテクチャ１００で処
理される大部分の命令は１プロセッサ・サイクルで機能
ユニットを通して実行される。しかし、一部の命令は、
「Ｅｘｅｃｕｔｅ１」で示すように、同時に出された
命令を完了するのに複数のプロセッサ・サイクルを必要
とする。Ｅｘｅｃｕｔｅ０命令とＥｘｅｃｕｔｅ１命
令は、例えば、それぞれＡＬＵと浮動小数点乗算機能ユ
ニットに実行させることができる。ＡＬＵ機能ユニット
は、図１４に示すように、１プロセッサ・サイクル内で
出力データを発生し、この出力データはラッチしておく
だけで、第５プロセッサ・サイクルＰ₄時に別の命令を
実行する際に使用することができる。浮動小数点乗算機
能ユニットは内部パイプライン化機能ユニットにするこ
とが好ましい。従って、次のプロセッサ・サイクルで別
の浮動小数点命令を出すことができる。しかし、最初の
命令の結果はデータに依存するプロセッサ・サイクル数
の間使用することができない。図１４に示す命令は、機
能ユニットでの処理を完了するためには、３プロセッサ
・サイクルを必要とする。

【０２５４】各プロセッサ・サイクルの間に、命令発行
ユニット４９８の機能は繰り返される。その結果、現在
の保留中の命令セットの状況と機能ユニット４７８_0-n
の全セットの使用可能状況は各プロセッサ・サイクルの
間に再評価される。従って、最適条件のとき、好適アー
キテクチャ１００はプロセッサ・サイクルごとに最高６
個までの命令を実行することができる。しかし、代表的
な命令ミックスから得られる総平均実行命令数は、１プ
ロセッサ・サイクル当たり１．５個ないし２．０個であ
る。

【０２５５】命令発行ユニット４９８の機能で最後に考
慮すべきことは、このユニットがトラップ条件の処理と
特定命令の実行に関与することである。トラップ条件を
発生するためには、まだ退避されていないすペての命令
をＩＥＵ１０４からクリアする必要がある。このような
事態は、算術演算エラーに応答して機能ユニット４７８
_0-nのいずれからか、あるいは例えば、違法命令をデコ
ードしたときにＥデコード・ユニット４９０から、外部
割込みを受信し、それが割込み要求／受信確認制御ライ
ン３４０を経由してＩＥＵ１０４へ中継されたのに応答
して、起こることがある。トラップ条件が発生したと
き、命令発行ユニット４９８は現在ＩＥＵ１０４で保留
されているすべての非退避命令を中止または無効にする
ことを受け持つ。同時に退避できない命令はすべて無効
にされる。この結果は、プログラム命令ストリームを順
序内で実行する従来の方式に対して割込みを正確に発生
させるために不可欠である。ＩＥＵ１０４がトラップ処
理プログラム・ルーチンの実行を開始する準備状態にな
ると、命令発行ユニット４９８は制御ライン３４０を経
由するリターン制御信号によって割込みの受信を確認す
る。また、従来の純然たる順序内ルーチンにおいてある
命令が実行される前に変更されたプロセッサ状態ビット
に基づいて、その命令に対する例外条件が認識される可
能性を防止するために、命令発行ユニット４９８はＰＳ
Ｒを変更する可能性のあるすべての命令（特殊移動やト
ラップからのリターンなど）が厳格に順序内で実行され
るようにすることを受け持つ。

【０２５６】プログラム制御の流れを変更するある種の
命令は、Ｉデコード・ユニット２６２によって判別され
ない。この種の命令には、サブルーチン・リターン、プ
ロシージャ命令からのリターン、トラップからのリター
ンがある。命令発行ユニット４９８は判別制御信号をＩ
ＥＵリターン制御ライン３５０を経由してＩＦＵ１０２
へ送る。特殊レジスタ４１２のうち対応するものが選択
されて、コール命令の実行時、トラップの発生時または
プロシージャ命令の出現時に存在していたＩＦ＿ＰＣ実
行アドレスを出力する。

【０２５７】６）完了制御ユニットの詳細完了制御ユニット５４０は機能ユニット４７８_0-nをモ
ニタして、現在のオペレーションの完了状況を調べる。
好適アーキテクチャ１００では、完了制御ユニット５４
０は各機能ユニットによるオペレーションの完了を予想
して、現在保留中の命令セットの中の各命令の実行状況
を示した完了ベクトルを、機能ユニット４７８_0-nによ
る命令の実行完了よりも約半プロセッサ・サイクル前に
レジスタ改名ユニット４９６、バイパス制御ユニット５
２０および退避制御ユニット５００へ送る。これによ
り、命令発行ユニット４９８はレジスタ改名ユニット４
９６を通して、実行を完了する機能ユニットを次の命令
発行サイクルに対して使用可能な資源として考慮するこ
とができる。バイパス制御ユニット５２０は、機能ユニ
ットから出力されたデータをバイパス・ユニット４７４
を通るようにバイパスする準備を行うことができる。最
後に、退避制御ユニット５００は、機能ユニツト４７８
_0-nからレジスタ・ファイル配列４７２ヘデータを転送
するのと同時に対応する命令を退避するように動作す
る。

【０２５８】７）退避制御ユニットの詳細完了制御ユニット５４０から送られた命令完了ベクトル
のほかに、退避制御ユニット５００はＥデコード・ユニ
ット４９０から出力された最も古い命令セットをモニタ
する。命令ストリーム順序の中の各命令に完了制御ユニ
ット５４０によって完了の印（マーク）がつけられる
と、退避制御ユニット５００は、制御ライン５３４上に
送出された制御信号を通して、一時バッファ・スロット
からレジスタ・ファイル配列４７２内の対応する命令が
指定したファイル・レジスタ・ロケーションヘデータを
転送することを指示する。１つまたは複数の命令が同時
に退避されると、ＰＣＩｎｃ／Ｓｉｚｅ制御信号が制
御ライン３４４上に送出される。各プロセッサ・サイク
ルごとに最高４個までの命令を退避することが可能であ
る。命令セット全体が退避されると、ＩＦＩＦＯ読取り
制御信号が制御ライン３４２上に送出されてＩＦＩＦＯ
２６４を前進させる。

【０２５９】８）制御フロー制御ユニットの詳細制御フロー制御ユニット５２８は、現在の保留中命令セ
ット内の制御フロー命令が解決されたかどうか、さら
に、その結果ブランチが行われたかどうかを指定した情
報をＩＦＵ１０２に絶えず与えるように動作する。制御
フロー制御ユニット５２８は、Ｅデコード・ユニット４
９０による制御フロー・ブランチ命令の識別情報を制御
ライン５１０を経由して取得する。現在のレジスタ依存
関係のセットは、制御ライン５３６を経由してデータ依
存関係チェッカ・ユニット４９４から制御フロー制御ユ
ニット５２８へ送られるので、制御フロー制御ユニット
５２８はブランチ命令の結果が依存関係に拘束されてい
るかどうか、あるいは判明しているかどうかを判断する
ことができる。レジスタ改名ユニット４９６からバス５
１８を経由して送られたレジスタの参照は制御フロー制
御ユニット５２８によってモニタされ、ブランチ決定を
定義するブール・レジスタが判別される。従って、ブラ
ンチ決定は、制御フロー命令の順序外の実行以前でも判
断することが可能である。

【０２６０】制御フロー命令の実行と同時に、バイパス
・ユニット４７２は、制御フロー１と制御フロー２の制
御ライン７５０、７５２からなる制御ライン５３０を経
由して制御フローの結果を制御フロー制御ユニット５２
８へ送るように指示される。最後に、制御フロー制御ユ
ニット５２８は各々が８ビットの２個のベクトルを制御
ライン３４８を経由してＩＦＵ１０２へ連続して送る。
これらのベクトルは、ベクトル内のビットに対応する論
理ロケーションに置かれた命令が解決されたか否か、お
よびその結果ブランチが行われたか否かを定義してい
る。

【０２６１】好適アーキテクチャ１００では、制御フロ
ー制御ユニット５２８は制御ユニット５２８への入力制
御信号を受けて連続的に動作する組合せロジックとして
実現されている。

【０２６２】９）バイパス制御ユニットの詳細命令発行ユニット４９８はバイパス制御ユニット５２０
と緊密に協働して、レジスタ・ファイル配列４７２と機
能ユニット４７８_0-n間のデータのルーチング（経路指
定）を制御する。バイパス制御ユニット５２０は、図１
４に示すオペレーションのレジスタ・ファイル・アクセ
ス、出力およびストア・フェーズと関連して動作する。
レジスタ・ファイル・アクセスの間には、バイパス制御
ユニット５２０は命令の実行の出力フェーズの間に書き
込まれている途中にあるレジスタ・ファイル配列４７２
内の宛先レジスタのアクセスを、制御ライン５２２を通
して認識することができる。この場合、バイパス制御ユ
ニット５２０は、バイパスして機能ユニット配布バス４
８０に返すように、機能ユニット出力バス４８２上に送
出されたデータを選択することを指示する。バイパス・
ユニット５２０に対する制御は、制御ライン５４２を通
して命令発行ユニット４９８によって行われる。

【０２６３】IV．仮想メモリ制御ユニットＶＭＵ１０８のインタフェース定義は図１５に示されて
いる。ＶＭＵ１０８は主にＶＭＵ制御ロジック・ユニッ
ト８００と内容アドレス（ｃｏｎｔｅｎｔａｄｄｒｅ
ｓｓａｂｌｅ）メモリ（ＣＡＭ）８０２から構成されて
いる。ＶＭＵ１０８の一般的機能は図１６にブロック図
で示してある。同図において、仮想アドレスの表現は、
スペースＩＤ（ｓＩＤ〔３１：２８〕）、仮想ページ番
号（ＶＡＤＤＲ〔２７：１４〕）、ページ・オフセット
（ＰＡＤＤＲ〔１３：４〕）、および要求ＩＤ（ｒＩＤ
〔３：０〕）に分割されている。物理アドレスを生成す
るためのアルゴリズムでは、スペースＩＤを使用して、
スペース・テーブル８４２内の１６個のレジスタから１
つを選択するようになっている。選択したスペース・レ
ジスタの内容と仮想ページ番号とを組み合わせて、テー
ブル索引バッファ（ＴＬＢ）８４４をアクセスするとき
のアドレスとして使用される。３４ビット・アドレスは
内容アドレス・タグの働きをし、バッファ８４４内の対
応するバッファ・レジスタを指定するために使用され
る。タグに一致するものが見つかると、１８ビット幅レ
ジスタ値が物理アドレス８４６の上位１８ビットとして
得られる。ページ・オフセットと要求ＩＤは物理アドレ
ス８４６の下位１４ビットとして得られる。

【０２６４】タグに一致するものがテーブル索引バッフ
ァ８４４に見つからないとＶＭＵ不一致が通知される。
この場合は、ＭＡＵ１１２に維持されている完全ページ
・テーブル・データ構造をアクセスする従来のハッシュ
・アルゴリズム８４８を採用したＶＭＵ高速トラップ処
理ルーチンを実行させる必要がある。このページ・テー
ブル８５０はアーキテクチャ１００によって現在使用中
のすべてのメモリ・ページのエントリを含んでいる。ハ
ッシュ・アルゴリズム８４８は、現在の仮想ページ変換
操作を満たすために必要なページ・テーブル・エントリ
を判別する。これらのページ・テーブル・エントリはＭ
ＡＵ１１２からレジスタ・セット“Ａ”のトラップ・レ
ジスタヘロードされ、そのあと特殊レジスタ移動命令に
よってテーブル索引バッファ８４４へ転送される。例外
処理ルーチンから戻ると、ＶＭＵ不一致例外を引き起こ
した命令はＩＥＵ１０４によって再実行される。仮想ア
ドレスから物理アドレスヘの変換操作は例外を引き起こ
さないで完了するはずである。

【０２６５】ＶＭＵ制御ロジック８００はＩＦＵ１０２
およびＩＥＵ１０４とのデュアル・インタフェースとな
る。準備信号は制御ライン８２２を経由してＩＥＵ１０
４へ送られ、ＶＭＵ１０８がアドレス変換のために使用
可能であることを通知する。好適実施例では、ＶＭＵ１
０８は常にＩＦＵ１０２の変換要求を受け付ける準備状
態にある。ＩＦＵ１０２およびＩＥＵ１０４は共に、制
御ライン３２８および８０４を経由して要求を提示する
ことができる。好適アーキテクチャ１００では、ＩＦＵ
は優先してＶＭＵ１０８をアクセスすることができる。
その結果、ビジー（使用中）制御ライン８２０は１つだ
けがＩＥＵ１０４に出力される。

【０２６６】ＩＦＵ１０２およびＩＥＵ１０４は共に、
スペースＩＤと仮想ページ番号フィールドを、それぞ
れ、制御ライン３２６および８０８を経由してＶＭＵ制
御ロジック８００へ送る。さらに、ＩＥＵ１０４は読み
書き制御信号を制御ライン８０６で出力する。この制御
信号は、参照された仮想メモリのメモリ・アクセス保護
属性を変更するために、そのアドレスをロード・オペレ
ーションに使用すべきか、ストア・オペレーションに使
用すべきを必要に応じて定義している。仮想アドレスの
スペースＩＤと仮想ページ・フィールドはＣＡＭユニッ
ト８０２に渡されて、実際の変換操作が行われる。ペー
ジ・オフセットとＥｘＩＤフィールドは最終的にＩＥＵ
１０４から直接にＣＣＵ１０６へ送られる。物理ページ
と要求ＩＤフィールドはアドレス・ライン８３６を経由
してＣＡＭユニット８０２へ送られる。テーブル索引バ
ッファに一致するものが見つかると、ヒット・ラインと
制御出力ライン８３０を経由してＶＭＵ制御ロジック・
ユニット８００に通知される。その結果の１８ビット長
の物理アドレスはアドレス出力ライン８２４上に出力さ
れる。

【０２６７】ＶＭＵ制御ロジック・ユニット８００は、
ライン８３０からヒットおよび制御出力制御信号を受け
ると、仮想メモリ不一致と仮想メモリ例外制御信号をラ
イン３３４、３３２上に出力する。仮想メモリ変換不一
致とは、テーブル索引バッファ８４４内のページ・テー
ブルＩＤと一致しなかったことを意味する。その他の変
換エラーはすべて仮想メモリ例外として報告される。

【０２６８】最後に、ＣＡＭユニット８０２内のデータ
・テーブルは特殊レジスタ間移動命令をＩＥＵ１０４が
実行することによって変更することができる。読み書
き、レジスタ選択、リセット、ロードおよびクリア制御
信号はＩＥＵ１０４から制御ライン８１０、８１２、８
１４、８１６、８１８を経由して出力される。ＣＡＭユ
ニット・レジスタに書くべきデータは特殊アドレス・デ
ータ・バス３５４に接続されたアドレス・バス８０８を
経由してＩＥＵ１０４からＶＭＵ制御ロジック・ユニッ
ト８００によって受信される。このデータは初期設定、
レジスタ選択、および読み書き制御信号を制御する制御
信号と同時にバス８３６を経由してＣＡＭユニット８０
２へ転送される。その結果、ＣＡＭユニット８０２内の
データ・レジスタは、より高レベルのオペレーティング
・システムで定義されているコンテキスト・スイッチを
処理するとき必要になるストアのための読出しを含め
て、アーキテクチャ１００の動的オペレーションの間に
必要に応じて即座に書き出すことができる。

【０２６９】Ｖ．キャッシュ制御ユニットＣＣＵ１０６のデータ・インタフェースに対する制御は
図１７に示されている。この場合も、ＩＦＵ１０２とＩ
ＥＵ１０４用に別々のインタフェースが設けられてい
る。さらに、論理的に別個のインタフェースがＣＣＵ１
０６に用意され、命令とデータ転送のためにＭＣＵ１１
０と結ばれている。

【０２７０】ＩＦＵインタフェースはアドレス・ライン
３２４上に送出される物理ページ・アドレス、アドレス
・ライン８２４上に送出されるＶＭＵ変換ページ・アド
レス、および制御ライン２９４、２９６上を別々に転送
される要求ＩＤからなっている。単方向データ転送バス
１１４は命令セット全体をＩＦＵ１０２と並列に転送す
るためのものである。最後に、読取り／使用中および準
備制御信号は制御ライン２９８、３００、３０２を経由
してＣＣＵ１０６へ送られる。

【０２７１】同様に、物理アドレス全体は物理アドレス
・バス７８８を経由してＩＥＵ１０２へ送られる。要求
ＥｘＩＤは制御ライン７９６を経由してＩＥＵ１０４の
ロード／ストア・ユニットとの間で別々に受渡される。
８０ビット幅単方向データ・バスはＣＣＵ１０６からＩ
ＥＵ１０４に出力される。しかし、アーキテクチャ１０
０の好適実施例では、下位の６４ビットだけがＩＥＵ１
０４によって使用される。全８０ビット・データ転送バ
スをＣＣＵ１０６内で使用できるようにし、かつサポー
トしているのは、本アーキテクチャ１００の引き続いて
の実行をサポートするためであり、浮動小数点データ経
路６６０を変更することによって、ＩＥＥＥ標準７５４
に準拠する浮動小数点のオペレーションをサポートす
る。

【０２７２】ＩＥＵ制御インタフェースは要求、使用
中、準備、読み書きを通して、および制御信号７８４を
通して確立され、実質的には、ＩＦＵ１０２によって使
用される対応する制御信号と同じである。例外は、ロー
ド・オペレーションとストア・オペレーションを区別す
るための読み書き制御信号が設けられていることであ
る。幅制御信号はＩＥＵ１０４による各ＣＣＵ１０６へ
のアクセス時に転送されるバイト数を指定している。こ
れに対して、命令用キャッシュ１３２のすべてのアクセ
スは固定した１２８ビット幅データ・フェッチ・オペレ
ーションになっている。

【０２７３】ＣＣＵ１０６は命令用キャッシュ１３２と
データ用キャッシュ１３４に対して従来とほぼ同じキャ
ッシュ制御機能を備えている。好適アーキテクチャ１０
０では、命令用キャッシュ１３２は２５６個の１２８ビ
ット幅命令セットをストアする機能を備えた高速メモリ
になっている。データ用キャッシュ１３４は１０２４個
の３２ビット幅ワードのデータをストアする機能を備え
ている。命令用キャッシュ１３２とデータ用キャッシュ
１３４の内容から即時に満足できない命令要求とデータ
要求はＭＣＵ１１０に渡される。命令用キャッシュがミ
スした場合は、２８ビット幅物理アドレスがアドレス・
バス８６０を経由してＭＣＵ１１０に渡される。要求Ｉ
ＤおよびＣＣＵ１０６とＭＣＵ１１０のオペレーション
を調整するための追加制御信号は制御ライン８６２上に
送出される。ＭＣＵ１１０がＭＡＵ１１２の必要な読取
りアクセスを調整すると、２つの連続する６４ビット幅
データ転送が直接にＭＡＵ１１２から命令用キャッシュ
１３２へ行われる。２つの転送が必要になるのは、デー
タ・バス１３６が好適アーチキチャ１００では、６４ビ
ット幅バスになっているためである。要求したデータが
ＭＣＵ１１０を通して返却されると、要求オペレーショ
ンの保留中に維持されていた要求ＩＤも制御ライン８６
２を経由してＣＣＵ１０６へ返却される。

【０２７４】データ用キャッシュ１３４とＭＣＵ１１０
との間のデータ転送オペレーションは、命令用キャッシ
ュの転送オペレーションとほぼ同じである。データ・ロ
ードとストア・オペレーションは単一バイトを参照でき
るので、全３２ビット幅の物理アドレスがアドレス・バ
ス８６４を経由してＭＣＵ１１０へ送られる。インタフ
ェース制御信号と要求ＥｘＩＤは制御ライン８６６を経
由して転送される。双方向の６４ビット幅データ転送は
データ用キャッシュ・バス１３８を経由して行われる。

【０２７５】VI．要約および結論高性能ＲＩＳＣをベースとしたマイクロプロセッサ・ア
ーキテクチャは以上に説明したとおりである。本発明の
アーキテクチャによれば、命令を順序外に実行すること
ができ、メインとターゲット命令ストリームのプリフェ
ッチ命令転送経路を別々に設け、およびプロシージャ命
令認識と専用プリフェッチ経路を設けることができる。
命令実行ユニットは最適化されているので、最適化され
た複数のデータ処理経路で整数、浮動小数点およびブー
ル演算をサポートすることができ、またそれぞれの一時
レジスタ・ファイルが設けられているので、容易に設定
されるマシン状態の状況を正確に維持しながら、順序外
の実行と命令取消しを容易に行うことができる。

【０２７６】従って、上述した説明では、本発明の好適
実施例を開示しているが、当業者にとって本発明の範囲
内で種々変更および改良することが可能であることは勿
論である。

【図面の簡単な説明】

【図１】本発明を実施する好適実施例のマイクロプロ
セッサ・アーキテクチャを示す簡略ブロック図である。

【図２】本発明に従って構築された命令フェッチ・ユ
ニットを示す詳細ブロック図である。

【図３】本発明に従って構築されたプログラム・カウ
ンタ・ロジック・ユニットを示すブロック図である。

【図４】プログラム・カウンタ・データと制御経路ロ
ジックを示す別の詳細ブロック図である。

【図５】本発明の命令実行ユニットを示す簡略ブロッ
ク図である。

【図６】（Ａ）は本発明の好適実施例において使用さ
れているレジスタ・ファイル・アーキテクチャを示す簡
略ブロック図、（Ｂ）は本発明の好適実施例において使
用されている一時バッファ・レジスタ・ファイルの記憶
レジスタ形式を図形で示す図、（Ｃ）は本発明の命令Ｆ
ＩＦＯユニットの最後の２ステージに存在しているとき
の１次および２次命令セットを図形で示す図である。

【図７】本発明の好適実施例に従って設けられた１次
整数レジスタ・セットの再構成可能ステート（状態）を
図形で示す図である。

【図８】本発明の好適実施例に従って設けられた再構
成可能浮動小数点および２次整数レジスタ・セットを図
形で示す図である。

【図９】本発明の好適実施例において設けられた３次
ブール・レジスタ・セットを図形で示す図である。

【図１０】本発明の好適実施例に従って構成された命
令実行ユニットの１次整数処理データ経路部分を示す詳
細ブロック図である。

【図１１】本発明の好適実施例に従って構成された命
令実行ユニットの１次浮動小数点データ経路部分を示す
詳細ブロック図である。

【図１２】本発明の好適実施例に従って構成された命
令実行ユニットのブール演算データ経鈷部分を示す詳細
ブロック図である。

【図１３】本発明の好適実施例に従って構成されたロ
ード／ストア・ユニットを示す詳細ブロック図である。

【図１４】本発明に従って複数の命令を実行する際
の、本発明の好適実施例の好ましいオペレーション・シ
ーケンスを示すタイミング図である。

【図１５】本究明の好適実施例に従って構成された仮
想メモリ制御ユニットを示す簡略ブロック図である。

【図１６】本発明の好適実施例で使用される仮想メモ
リ制御アルゴリズムを図形で示す図である。

【図１７】本発明の好適実施例で使用されるキャッシ
ュ制御ユニットを示す簡略ブロック図である。

【符号の説明】

１００…アーキテクチャ、１０２…命令フェッチ・ユニ
ット（ＩＦＵ）、１０４…命令実行ユニット（ＩＥ
Ｕ）、１０６…キャッシュ制御ユニット（ＣＵＵ）、１
０８…仮想メモリ・ユニット（ＶＭＵ）、１１２…メモ
リ・アレイ・ユニット（ＭＡＵ）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０６Ｆ 9/46 ３１０Ｇ０６Ｆ 9/46 ３１０Ｑ (72)発明者ミヤヤマ，ヨシユキアメリカ合衆国 95050 カリフォルニア州サンタクララランチョマコーミックブールバード 2171 (72)発明者ガルク，サンジブアメリカ合衆国 94539 カリフォルニア州フリーモントセンティネルドライブ 46820 (72)発明者ハギワラ，ヤスアキアメリカ合衆国 95050 カリフォルニア州サンタクララモンローストリート 2250 アパート 274 (72)発明者ワン，ジョハネスアメリカ合衆国 94062 カリフォルニア州レッドウッドシティキングストリート 25 (72)発明者トラン，クワンエイチ. アメリカ合衆国 95130 カリフォルニア州サンノゼメイフィールドアヴェニュー 2045

Claims

【特許請求の範囲】

【請求項１】命令のソースおよび例外ハンドラといっ
しょに用いるため、マイクロプロセッサ内で例外を取扱
うためのデータ処理装置であって、与えられた命令を実
行するための実行手段と、メイン・バッファと、ターゲ
ット・バッファと、プロシージャ・バッファのグループ
を有する複数のプリフェッチ・バッファの任意の１つへ
前記命令のソースから命令をプリフェッチするためのプ
リフェッチ手段と、前記バッファの１つからプリフェッ
チした命令を、プリフェッチ・バッファ出力バスへ転送
して、前記プリフェッチ命令を特定の順序で前記実行手
段に与える手段とを有し、前記プリフェッチ手段は、前
記実行手段に与えられた前記命令に対応して、前記所定
の命令に関して同期プリフェッチ例外が発生したかどう
かを指示するための指示手段を有し、前記実行手段は、
前記プリフェッチ手段によって前記実行手段に与えられ
た命令に関して同期例外が発生したときは、前記指示手
段に対応して例外ハンドラを呼出すための呼出し手段を
有することを特徴とするデータ処理装置。
【請求項２】前記実行手段はさらに、前記実行手段に
より実行中の命令に関して発生する同期実行例外を検出
するための検出手段を有し、前記呼出し手段はさらに、
前記検出手段に対応することを特徴とする請求項１記載
のデータ処理装置。
【請求項３】マイクロプロセッサにおいてトラップを
取扱うためのデータ処理装置であって、命令をプリフェ
ッチするための手段と、それがメイン命令ストリームか
ら来ているときは、前記プリフェッチ命令を記憶するた
めのメイン・バッファと、それがブランチ命令ストリー
ムから来ているときは、前記プリフェッチされた命令を
記憶するためのターゲット・バッファと、前記プリフェ
ッチ命令が例外の原因であるときは、前記プリフェッチ
命令が前記メイン・バッファまたは前記ターゲット・バ
ッファに記憶されていたかどうかに関係なくトラップハ
ンドラを記憶するためのエミュレーション・バッファ
と、前記プリフェッチされた命令が前記トラップハンド
ラの一部であるときは、前記プリフェッチされた命令を
前記メイン・バッファ、前記ターゲット・バッファ、ま
たは前記エミュレーション・バッファに入れるべきかど
うかを決定する手段とを有することを特徴とするデータ
処理装置。
【請求項４】さらに、前記命令に前記メイン・バッフ
ァ、前記ターゲット・バッファ、および前記エミュレー
ション・バッファをバイパスさせ、命令実行部へ送るた
めの流通経路を有することを特徴とする請求項３記載の
データ処理装置。
【請求項５】前記決定手段は、プリフェッチ状態アレ
イを有し、前記プリフェッチ状態アレイはさらに、前記
メイン・バッファ、前記ターゲット・バッファ、および
前記エミュレーション・バッファのそれぞれについて、
または前記流通経路へバイパスして、ＩＤ値、予備指示
部および有効指示部を含む状態レジスタを有することを
特徴とする請求項３記載のデータ処理装置。