JP2003131869A - マイクロプロセッサを用いた命令実行方法 - Google Patents

マイクロプロセッサを用いた命令実行方法

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Abstract

(57)【要約】 【課題】 マイクロプロセッサで実現するのに適した高
性能のＲＩＳＣベースのスーパースカラー型プロセッサ
・アーキテクチャを提供する。 【解決手段】 命令セットを命令ストアからフェッチし
て解釈し実行するためのマイクロプロセッサであって、
レジスタを参照する命令を含む、実行すべき予め定めた
命令セットを得る命令セット取得手段と、予め定めたレ
ジスタと一時レジスタとを含む複数のレジスタにデータ
をストアするデータストア手段と、命令セット取得手段
に結合され、予め定めた命令セットを順次に実行するた
めの手段であって、順序外で実行される命令によって処
理されたデータを、一時レジスタにストアすることを指
示し、順序外で実行される命令によって参照されるレジ
スタが前記予め定めたレジスタである実行手段とを備え
たものである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＲＩＳＣ型マイク
ロプロセッサ・アーキテクチャの設計に関し、具体的に
は、複数の命令を同時平行に実行することのできるＲＩ
ＳＣマイクロプロセッサ・アーキテクチャに関する。な
お、以下に列挙した米国特許出願は本件特許出願と同時
に米国特許出願され、係属中のものであるが、これらの
米国特許出願に開示されており、かつそれぞれ対応して
出願された日本での特許出願に開示されている事項は、
その出願番号を本明細書で引用することにより本明細書
の一部を構成するものとする。 （１）発明の名称「拡張可能ＲＩＳＣマイクロプロセッ
サ・アーキテクチャ」（Ｅｘｔｅｎｓｉｂｌｅ ＲＩＳ
Ｃ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ Ａｒｃｈｉｔｅｃ
ｔｕｒｅ）ＳＭＯＳ ７９８５ ＭＣＦ／ＧＢＲ，米国
特許出願第０７／７２７，０５８号）１９９１年７月８
日出願、発明者Ｌｅ Ｔ．Ｎｇｕｙｅｎ他、およびこれ
に対応する特願平５ー５０２１５３号（特表平６ー５０
１１２４号公報）。 （２）発明の名称「アーキテクチャ上の依存関係を隔離
したＲＩＳＣマイクロプロセッサ・アーキテクチャ」
（ＲＩＳＣ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ Ａｒｃｈ
ｉｔｅｃｔｕｒｅ ｗｉｔｈ ｉｓｏｌａｔｅｄ Ａｒ
ｃｈｉｔｅｃｔｕｒａｌ Ｄｅｐｅｎｄｅｎｃｉｅｓ）
ＳＭＯＳ ７９８７ ＭＣＦ／ＧＢＲ，米国特許出願第
０７／７２６，７４４号、１９９１年７月８日出願、発
明者Ｌｅ Ｔ．Ｎｇｕｙｅｎ他、及びこれに対応する特
願平５ー５０２１５２号（特表平６ー５０２０３４号公
報）。 （３）発明の名称「複数型レジスタ・セットを採用した
ＲＩＳＣマイクロプロセッサ・アーキテクチャ」（ＲＩ
ＳＣ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ Ａｒｃｈｉｔｅ
ｃｔｕｒｅ Ｉｍｐｌｅｍｅｎｔｉｎｇ Ｍｕｌｔｉｐ
ｌｅ ＴｙｐｅｄＲｅｇｉｓｔｅｒ Ｓｅｔｓ）ＳＭＯ
Ｓ ７９８８ ＭＣＦ／ＧＢＲ／ＲＣＣ，米国特許出願
第０７／７２６，７７３号、１９９１年７月８日出願、
発明者Ｓａｎｊｉｖ Ｇａｒｇ他、及びこれに対応する
特願平５ー５０２４０３号（特表平６ー５０１８０５号
公報。 （４）発明の名称「高速トラップと例外状態をインプリ
メントしたＲＩＳＣマイクロプロセッサ・アーキテクチ
ャ（ＲＩＳＣ ＭｉｃｒｏｐｒｏｃｅｓｓｏｒＡｒｃｈ
ｉｔｅｃｔｕｒｅ Ｉｍｐｌｅｍｅｎｔｉｎｇ Ｆａｓ
ｔ Ｔｒａｐａｎｄ Ｅｘｃｅｐｔｉｏｎ Ｓｔａｔ
ｅ）ＳＭＯＳ ７９８９ ＭＣＦ／ＧＢＲ／ＷＳＷ，米
国特許出願第０７／７２６，９４２号、１９９１年７月
８日出願、発明者Ｌｅ Ｔ．Ｎｇｕｙｅｎ他、及びこれ
に対応する特願平５ー５０２１５４号（特表平６ー５０
２０３５号公報）。 （５）発明の名称「シングル・チップ・ページ・プリン
タ・コントローラ」（Ｓｉｎｇｌｅ Ｃｈｉｐ Ｐａｇ
ｅ Ｐｒｉｎｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）ＳＭＯＳ
７９９１ ＭＣＦ／ＧＢＲ，米国特許出願第０７／７
２６，９２９号、１９９１年７月８日出願、発明者Ｄｅ
ｒｅｋ Ｊ．Ｌｅｎｔｚ他、及びこれに対応する特願平
５ー５０２１４９号（特表平６ー５０１５８６号公
報）。 （６）発明の名称「複数の異種プロセッサをサポートす
ることのできるマイクロプロセッサ・アーキテクチャ」
（Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ Ａｒｃｈｉｔｅｃｔ
ｕｒｅ Ｃａｐａｂｌｅ ｏｆ Ｓｕｐｐｏｒｔｉｎｇ
Ｍｕｌｔｉｐｌｅ Ｈｅｔｅｒｏｇｅｎｅｏｕｓ Ｐ
ｒｏｃｅｓｓｏｒｓ）ＳＭＯＳ ７９９２ＭＣＦ／ＷＭ
Ｂ，米国特許出願第０７／７２６，８９３号、１９９１
年７月８日出願、発明者Ｄｅｒｅｋ Ｊ．Ｌｅｎｔｚ
他、及びこれに対応する特願平５ー５０２１５１号（特
表平６ー５０１１２３号公報）。
【０００２】本明細書の記述は本件出願の優先権の基礎
たる米国特許出願０７／７２７，０６６号の明細書の記
載に基づくものであって、当該米国特許出願の番号を参
照することによって、当該米国特許出願の明細書の記載
内容が本明細書の一部分を構成するものとする。
【０００３】
【従来の技術】近年、マイクロプロセッサ・アーキテク
チャの設計は複合命令セット・コンピュータ（ＣＩＳＣ
−Ｃｏｍｐｌｅｘ Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ
Ｃｏｍｐｕｔｅｒ）アーキテクチャを採用したものか
ら、より単純化された縮小命令セット・コンピュータ
（ＲＩＳＣ−Ｒｅｄｕｃｅｄ Ｉｎｓｔｒｕｃｔｉｏｎ
Ｓｅｔ Ｃｏｍｐｕｔｅｒ）アーキテクチャを採用し
たものまでに発達している。ＣＩＳＣアーキテクチャは
大部分がハードウェアで命令実行パイプラインを実現
し、サポートしていることを特徴としている。従来のパ
イプライン構造の代表的なものは、命令フェッチ、命令
デコード、データ・ロード、命令実行、データ・ストア
のステージからなり、これらの順序は固定している。命
令セットの異なる部分をパイプラインのそれぞれのステ
ージを通して同時平行に実行すると、パフォーマンス上
の利点が得られる。パイプラインを長くすると、利用で
きる実行ステージの数が増加し、同時平行に実行できる
命令数が増加する。
【０００４】ＣＩＳＣパイプライン・アーキテクチャの
効率を制約する一般的問題として、２つある。最初の問
題は、先に実行される条件コード設定命令がパイプライ
ンを通して実質的に実行を完了するまで、条件付ブラン
チ命令が正しく評価できないことである。従って、その
あとに続く条件付命令の実行が遅延または停止（ｓｔａ
ｌｌ）されるので、いくつかのパイプライン・ステージ
が数プロセッサ・サイクルの間インアクティブ（ｉｎａ
ｃｔｉｖｅ）、すなわち不動作のままになっている。代
表例として条件コードは実行ステージを通してある命令
の処理が完了したときだけ、プロセッサ状況レジスタ
（ＰＳＲ）とも呼ばれる条件コード・レジスタに書かれ
ている。そのために、ブランチ条件コードが判断される
までの数プロセッサ・サイクルの間、条件付きブランチ
命令をデコード・ステージにおいたままパイプラインを
停止させなければならない。パイプラインが停止する
と、スループットの損失が大になる。さらにコンピュー
タの平均スループットはプログラム命令ストリームの中
で条件付きブランチ命令が条件コード設定命令のあとに
近接して現れる頻度によって左右される。
【０００５】第２の問題は、プログラム命令ストリーム
の中で近接して置かれている命令がプロセッサ・レジス
タ・ファイルの同じレジスタを参照する傾向があること
から起こる問題である。データ・レジスタは、連続する
命令のストア・ステージとロード・ステージにおいてデ
ータの宛先、またはソースとして頻繁に使用されてい
る。一般的にデータをレジスタ・ファイルにストアする
命令が少なくとも１つの実行ステージを通して処理を完
了してからでなければ、後続命令のロード・ステージ処
理でレジスタ・ファイルをアクセスすることができない
ようになっている。多数の命令を実行するには、ストア
・データを得るために１実行ステージで複数のプロセッ
サ・サイクルを必要とするので、実行ステージのオペレ
ーションが続いている間、パイプライン全体が停止して
いるのが代表的である。その結果、コンピュータの実行
スループットは、命令ストリームが実行される順序に左
右されることになる。
【０００６】第３の問題は、命令自体の実行から起こる
問題ではなく、マイクロプロセッサ自体のハードウェア
・サポートによる命令実行環境の維持、すなわち、マシ
ンの状態（ｓｔａｔｅ−ｏｆ−ｍａｃｈｉｎｅ）から起
こる問題である。現在のＣＩＳＣマイクロプロセッサの
ハードウエア・サブシステムは、命令の実行中にトラッ
プ条件が現れると、それを検出できるようになってい
る。各トラップを処理するには、対応するトラップ処理
ルーチンをプロセッサに実行させる必要がある。トラッ
プが検出されたとき、実行パイプラインをクリアして、
トラップ処理ルーチンが即時に実行できるようにする必
要がある。同時にトラップが現れた正確な個所で、その
ときのマシンの状態を設定しなければならない。この正
確な個所は、そのとき実行中の最初の命令が割り込みと
トラップのために完了したときと、例外のために実行さ
れなかった命令の直前に現れる。そのあと、マシンの状
態と、この場合も、トラップの内容に応じて実行中の命
令自体を処理ルーチンの完了時に復元しなければなら
い。その結果、各トラップまたは関連事象（イベント）
が起こると、処理ルーチンの開始時と終了時にパイプラ
インをクリアし、正確なマシンの状態をセーブし、復元
するために待ち時間が生じ、プロセッサのスループット
がその分だけ減少することになる。
【０００７】ＣＩＳＣアーキテクチャが潜在的にもつス
ループットを向上するために、これらの問題に対する解
決方法がいろいろと試みられている。条件付きブランチ
命令が正しく実行されると想定すれば、ブランチ条件コ
ードの最終的判断に先立って、パイプライン実行を試行
的に進めることが可能である。また、レジスタが修正さ
れると想定すれば、後続の命令を試行的に実行すること
が可能である。処理ルーチンの実行を必要とするような
例外の発生を最小にすることによって、プログラム命令
ストリームの処理に割り込みをかける例外の発生頻度を
少なくすることを、別のハードウエアで行うことが可能
である。
【０００８】これらの解決方法は、明らかに追加ハード
ウエアを複雑化するものではあるが、その方法自身にも
別の問題がある。つまり、ブランチ条件コードの最終的
判断またはレジスタ・ファイルのストア・アクセスに先
立って命令の実行を続けるためには、条件付きブランチ
のロケーションを含むプログラム命令ストリーム内の複
数の個所のいずれかにレジスタ・ファイルの各々の修正
内容に、及び例外が発生した場合には、最後の複数の命
令の実行が完了した以前の個所にマシンの状態が復元可
能であることが必要である。その結果、さらに別のサポ
ート・ハードウエアが必要になり、しかも、いずれかの
パイプライン・ステージのサイクル・タイムが大幅に増
加しないように、ハードウエアを設計しなければならな
い。
【０００９】ＲＩＳＣアーキテクチャでは、マイクロプ
ロセッサ・アーキテクチャのハードウエアによる実現を
大幅に単純化することによって、上記の問題の多くを解
決することを試みている。極端な場合には、各ＲＩＳＣ
命令はロード・サイクル、実行サイクル・及びストア・
サイクルからなる３つのパイプライン化プログラム・サ
イクルだけで実行される。ロード及びストア・データを
バイパスすることによって、従来のＲＩＳＣアーキテク
チャは３ステージ・パイプラインにおいてサイクルあた
り１命令の実行を可能にすることを基本にしている。
【００１０】可能な限り、ＲＩＳＣアーキテクチャにお
けるハードウエア・サポートは最小化され、必要とする
機能はソフトウェア・ルーチンで実行するようにしてい
る。その結果、ＲＩＳＣアーキテクチャは、最適に適合
したパイプラインで実行される単純なロード／ストア命
令セットの使用により大幅な柔軟性と高速化が期待でき
る。また、実際にはＲＩＳＣアーキテクチャは短い高性
能パイプラインと増加した命令数を実行する必要性との
調和を図ると、必要とするすべての機能を実現できるこ
とが判明している。
【００１１】ＲＩＳＣアーキテクチャの設計は一般的
に、ブランチ、レジスタ参照及び例外に関してＣＩＳＣ
アーキテクチャに起こっている問題を回避し、あるいは
最小化するようになっている。ＲＩＳＣアーキテクチャ
におけるパイプラインは短く、スピードが最適化されて
いる。パイプラインを短くすると、パイプライン停止
（ｓｔａｌｌ）またはクリアによって生じる結果を最小
化するとともに、マシンの状態を以前の実行個所に復元
する際に起こる問題を最小化することができる。
【００１２】しかし、一般に認識されている現水準を大
幅に超えたスループット・パフォーマンスの向上は、従
来のＲＩＳＣアーキテクチャによっては容易に達成する
ことができない。その結果、これに変わるスーパースカ
ラー（ｓｕｐｅｒ−ｓｃａｌｅｒ）と呼ばれるアーキテ
クチャが種々提案されている。これらのアーキテクチャ
は、一般的には、複数の命令を同時並行に実行すること
によって、プロセッサのスループットを比例的に向上さ
せることを試みている。残念ながら、この種のアーキテ
クチャの場合もＣＩＳＣアーキテクチャの問題と同じで
ないとしても、条件付きブランチ、レジスタ参照、及び
例外処理に同じような問題が起こっている。
【００１３】
【発明が解決しようとする課題】したがって、本発明の
一般的目的は従来のＣＩＳＣアーキテクチャとＲＩＳＣ
アーキテクチャに対して大幅なパフォーマンス向上が得
られ、さらにマイクロプロセッサで実現するのに適した
高性能の、ＲＩＳＣベースのスーパースカラー型プロセ
ッサ・アーキテクチャを提供することである。
【００１４】
【課題を解決するための手段】この目的を達成するため
に、本発明によるマイクロプロセッサ・アーキテクチャ
は命令ストアからフェッチした命令を同時並行に実行す
ることを可能にしている。このマイクロプロセッサ・ア
ーキテクチャは命令ストアから命令セットをフェッチす
るための命令プリフェッチ・ユニットを備えている。各
命令セットは複数の固定長命令から構成されている。命
令ＦＩＦＯは第１バッファと第２バッファを含む複数の
命令セット・バッファに命令セットを置いておくバッフ
ァリングのために用意されたものである。命令実行ユニ
ットは、レジスタ・ファイルと複数の機能ユニット（ｆ
ｕｎｃｔｉｏｎａｌ ｕｎｉｔ）から構成され、第１バ
ッファと第２バッファに置かれている命令セットを調
べ、使用可能な機能ユニットに実行させるためにこれら
の命令の１つを出す機能を持つ命令制御ユニットを備え
ている。機能ユニットとレジスタ・ファイル間は複数の
データ経路（ｄａｔａｐａｔｈ）で結ばれているので、
それぞれの命令を並行実行するために必要とされるレジ
スタ・ファイルへの複数の独立アクセスが可能になって
いる。
【００１５】レジスタ・ファイルはレジスタ・データを
一時的にストアしておくために使用される別セットのデ
ータ・レジスタを含んでいる。これらの一時データ・レ
ジスタは、命令が順序外（ｏｕｔ−ｏｆ−ｏｒｄｅｒ）
で実行される際に機能ユニットによって処理されたデー
タを受け入れるために命令実行ユニットによって利用さ
れる。一時データ・レジスタにストアされたデータは選
択的に保持され、そのあと先行するすべての順序内（ｉ
ｎ−ｏｒｄｅｒ）命令の実行が完了して退避された、命
令ストリーム内の命令ロケーションまで正確なマシン状
態が進んだときクリアされるか、レジスタ・ファイルに
退避される。
【００１６】最後に命令ストアからの命令セットのプリ
フェッチは、メイン・プログラム命令ストリーム、ター
ゲット条件付きブランチ命令ストリーム及びプロシージ
ャ命令ストリームのプリフェッチを可能にする複数のプ
リフェッチ経路によって容易化されている。ターゲット
条件付きブランチ・プリフェッチ経路を利用すると、条
件付きブランチ命令となり得る両方の命令ストリーム、
つまりメインとターゲットを同時にプリフェッチするこ
とが可能である。プロシージャ命令プリフェッチ経路を
利用すると、メインまたはターゲット命令ストリームに
ある一つの命令を実行する拡張プロシージャの実行を可
能にする上で効果的な補足的命令ストリームを可能にす
る。また、プロシージャ・プリフェッチ経路によると、
少なくともメイン・プリフェッチ・バッファをクリアす
ることなく、これらの拡張プロシージャをフェッチして
実行することができる。
【００１７】以上のとおり、本発明の利点は、基本的に
ＲＩＳＣ型のコア・アーキテクチャを利用して非常に高
性能なスループットを実現するアーキテクチャを提供す
ることにある。本発明の別の利点は、サイクルごとに複
数の命令の実行を可能にしたことにある。さらに、本発
明の利点は、複数の命令を同時並行に実行することを最
適化するために必要な機能ユニットを動的に（ダイナミ
ック）に選択して、利用することを可能にしたことであ
る。さらに本発明の別の利点は、正確なマシン状態復帰
機能をサポートするメカニズムと一体化したレジスタ・
ファイル・ユニットを設けたことにある。
【００１８】さらに、本発明の別の利点は、レジスタ・
ファイル・ユニット内に複数のレジスタ・ファイルを内
蔵し、これらのレジスタ・ファイルは汎用化され、タイ
プ化され、複数の独立並列整数レジスタ・ファイルとし
てのオペレーション、浮動少数点ファイルと整数ファイ
ルとしてのレジスタ・ファイルのオペレーションおよび
専用ブール・レジスタ・ファイルのオペレーションを含
む、複数のレジスタ・ファイル機能を備えていることに
ある。
【００１９】さらに、本発明の別の利点は、ロードとス
トア・オペレーション及び例外と割り込みの処理を効率
的な命令キャンセル・メカニズムやロード／ストア順序
シンクロナイザを含む、正確なマシン状態復帰機能の使
用により正確に実行できるようにしたことである。さら
に、本発明の別の利点は、専用レジスタ・ファイル・ユ
ニットによってトラップ状態をサポートして待ち時間を
最小化し、処理スループットを向上したことにある。
【００２０】さらに、本発明の別の利点は、メイン及び
ターゲット・ブランチ・プリフェッチ待ち行列を設け、
それによって正確でないターゲット・ブランチ・ストリ
ームが先に実行されても、本発明によって得られる全体
的な処理スループットに与える影響を最小化したことに
ある。さらに、プロシージャ命令プリフェッチ待ち行列
が設けられているので、メインまたはターゲット・ブラ
ンチ命令ストリームの実行に効率的に割り込んで、プロ
シージャ・ルーチンの実行を通して新規命令を実現する
ことを可能にし、特にプロシージャ・ルーチンを外部か
ら修正することによって、組み込みプロシージャ命令を
実現することを可能にしたことである。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。なお、以下の目次に従って順次説明する。
【００２２】目次 Ｉ． マイクロプロセッサ・アーキテクチャの概要 ＩＩ． 命令フェッチユニット Ａ）ＩＦＵデータ経路 Ｂ）ＩＦＵ制御経路 Ｃ）ＩＦＵ／ＩＥＵ制御インタフェース Ｄ）ＰＣロジック・ユニットの詳細 １）ＰＦおよびＥｘＰＣ制御／データ・ユニットの詳細 ２）ＰＣ制御アルゴリズムの詳細 Ｅ）割込みおよび例外の処理 １）概要 ２）非同期割込み ３）同期例外 ４）ハンドラ・ディスパッチとリターン ５）ネスト ６）トラップ一覧表 ＩＩＩ．命令実行ユニット Ａ）ＩＥＵデータ経路の詳細 １）レジスタ・ファイルの詳細 ２）整数データ経路の詳細 ３）浮動小数点データ経路の詳細 ４）ブール・レジスタ・データ経路の詳細 Ｂ）ロード／ストア制御ユニット Ｃ）ＩＥＵ制御経路の詳細 １）Ｅデコード・ユニットの詳細 ２）キャリー・チェッカ・ユニットの詳細 ３）データ依存関係チェッカ・ユニットの詳細 ４）レジスタ改名ユニットの詳細 ５）命令発行ユニットの詳細 ６）完了制御ユニットの詳細 ７）退避制御ユニットの詳細 ８）制御フロー制御ユニットの詳細 ９）バイパス制御ユニットの詳細 ＩＶ．仮想メモリ制御ユニット Ｖ． キャッシュ制御ユニット ＶＩ．要約及び結論 以下に目次に従って説明する。
【００２３】Ｉ．マイクロプロセッサ・アーキテクチャ
の概要 図１は本発明のアーキテクチャ１００の概要を示すもの
である。命令フェッチ・ユニット（ＩＦＵ）１０２と命
令実行ユニット（ＩＥＵ）１０４はアーキテクチャ１０
０の中心となる機能要素である。仮想メモリ・ユニット
（ＶＭＵ）１０８、キャッシュ制御ユニット（ＣＵＵ）
１０６、およびメモリ制御ユニット（ＭＣＵ）１１０
は、ＩＦＵ１０２とＩＥＵ１０４の機能を直接にサポー
トするためのものである。また、メモリ・アレイ・ユニ
ット（ＭＡＵ）１１２は基本的要素として、アーキテク
チャ１００を動作させるためのものである。もっともＭ
ＡＵ１１２はアーキテクチャ１００の一つの一体的なコ
ンポーネントとして直接的に存在しない。つまり、本発
明の好適実施例ではＩＦＵ１０２、ＩＥＵ１０４、ＶＭ
Ｕ１０８、ＣＣＵ１０６およびＭＣＵ１１０は従来の
０．８ミクロン設計ルールの低電力ＣＭＯＳプロセスを
利用してシングル・シリコン・チップ上に実装され、約
１，２００，０００個のトランジスタから構成されてい
る。アーキテクチャ１００の標準プロセッサまたはシス
テムのクロック速度は４０ＭＨｚである。しかし、本発
明の好適実施例によれば、プロセッサの内部クロック速
度は１６０ＭＨｚである。
【００２４】ＩＦＵ１０２の基本的役割は命令をフェッ
チし、ＩＥＵ１０４による実行が保留されている間命令
をバッファに置いておき、一般的には次の命令をフェッ
チするとき使用される次の仮想アドレスを計算すること
である。
【００２５】本発明の好適実施例では、各命令は長さが
３２ビットに固定されている。命令セット、つまり、４
個の命令からなる「バケット」（ｂｕｃｋｅｔ）はＣＣ
Ｕ１０６内の命令用キャッシュ１３２から１２８ビット
幅の命令バス１１４を経由してＩＦＵ１０２によって同
時にフェッチされる。命令セットの転送は、制御ライン
１１６経由で送られてきた制御信号によって調整され
て、ＩＦＵ１０２とＣＣＵ１０６間で行われる。フェッ
チされる命令セットの仮想アドレスはＩＦＵ仲裁、制御
およびアドレスを兼ねたバス１１８経由でＩＦＵ１０２
から出力され、さらにＩＥＵ１０４とＶＭＵ１０８間を
結合する仲裁、制御およびアドレス共用バス１２０上に
送出される。ＶＭＵ１０８へのアクセスの仲裁（ａｒｂ
ｉｔｒａｔｉｏｎ）はＩＦＵ１０２とＩＥＵ１０４の両
方がＶＭＵ１０８を共通の共用資源として利用すること
から行われる。本発明の好適実施例では、仮想アドレス
の物理ページ内のアドレスを定義する下位ビットは、Ｉ
ＦＵ１０２から制御ライン１１６を経由して直接にキャ
ッシュ制御ユニット１０６へ転送される。ＩＦＵ１０２
から与えられる仮想アドレスの仮想上位ビットは、バス
１１８、１２０のアドレス部分によってＶＭＵ１０８へ
送られ、そこで対応する物理ページ・アドレスに変換さ
れる。ＩＦＵ１０２では、この物理ページ・アドレスは
変換要求がＶＭＵ１０８に出されたあと内部プロセッサ
・クロック・サイクルの１／２の間に、ＶＭＵ１０８か
らアドレス制御ライン１２２経由で直接にキャッシュ制
御ユニット１０６へ転送される。
【００２６】ＩＦＵ１０２によってフェッチされた命令
ストリームの方は命令ストリーム・バス１２４経由でＩ
ＥＵ１０４に渡される。制御信号は、制御ライン１２６
を介してＩＦＵ１０２とＩＥＵ１０４間でやりとりされ
る。さらに、ある種の命令フェッチ・アドレス、例えば
ＩＥＵ１０４内に存在するレジスタ・ファイルへアクセ
スを必要とするアドレスは、制御ライン１２６内のター
ゲット・アドレス・リターン・バスを経由してＩＦＵ１
０２へ送り返される。
【００２７】ＩＥＵ１０４は、ＣＣＵ１０６内に設けら
れたデータ用キャッシュ１３４との間で８０ビット幅双
方向データ・バス１３０を通してデータをストアし、デ
ータを取り出す。ＩＥＵ１０４がデータ・アクセスする
ときの物理アドレス全体は制御バス１２８のアドレス部
分によってＣＣＵ１０６へ渡される。また、制御バス１
２８を通して、データ転送を管理するための制御信号を
ＩＥＵ１０４とＣＣＵ１０６との間でやりとりすること
もできる。ＩＥＵ１０４は、仮想データ・アドレスをＣ
ＣＵ１０６へ渡すのに適した物理データ・アドレスに変
更するための資源としてＶＭＵ１０８を使用する。デー
タ・アドレスの仮想化部分は、仲裁、制御およびアドレ
ス・バス１２０を経由してＶＭＵ１０８へ渡される。Ｉ
ＦＵ１０２に対するオペレーションと異なり、ＶＭＵ１
０８は対応する物理アドレスをバス１２０経由でＩＥＵ
１０４へ返却する。アーキテクチャ１００の好適実施例
では、ＩＥＵ１０４は物理アドレスを使用して、ロード
／ストア・オペレーションが正しいプログラム・ストリ
ーム順序で行われていることを確かめている。
【００２８】ＣＣＵ１０６は、物理アドレスで定義した
データ要求を命令用キャッシュ１３２とデータ用キャッ
シュ１３４のどちらか該当する方から満足できるかどう
かを判断する従来のハイレベル機能を備えている。アク
セス要求が命令用キャッシュ１３２またはデータ用キャ
ッシュ１３４へアクセスすることで正しく満足できる場
合は、ＣＣＵ１０６はデータ・バス１１４、１２８を経
由するデータ転送を調整して、その転送を行う。
【００２９】データ・アクセス要求が命令用キャッシュ
１３２またはデータ用キャッシュ１３４から満足できな
い場合は、ＣＣＵ１０６は対応する物理アドレスをＭＣ
Ｕ１１０へ渡し、ＭＡＵ１１２が、要求しているのは読
取りアクセスであるか書込みアクセスであるかを判別
し、各要求ごとにＣＣＵ１０６のソースまたは宛先キャ
ッシュ１３２、１３４を識別するのに十分な制御情報お
よび要求オペレーションをＩＦＵ１０２またはＩＥＵ１
０４から出された最終的データ要求と関係づけるための
追加識別情報も一緒にＭＣＵ１１０へ渡される。
【００３０】ＭＣＵ１１０は、好ましくはポート・スイ
ッチ・ユニット１４２を備えており、このユニットは単
方向データ・バス１３６によってＣＣＵ１０６との命令
用キャッシュ１３２に接続され、双方向データ・バス１
３８によってデータ用キャッシュ１３４に接続されてい
る。ポート・スイッチ１４２は基本的には大きなマルチ
プレクサであり、制御バス１４０から得た物理アドレス
を複数のポートＰO Ｐ n １４６O-n のいずれかへ送るこ
とを可能にし、また、ポートからデータ・バス１３６、
１３８へのデータの双方向転送を可能にする。ＭＣＵ１
１０によって処理される各メモリ・アクセス要求は、Ｍ
ＡＵ１１２をアクセスするとき要求されるメイン・シス
テム・メモリ・バス１６２へのアクセスを仲裁する目的
でポート１４６O-n の１つと関連づけられる。データ転
送の接続が確立されると、ＭＣＵは制御情報を制御バス
１４０経由でＣＣＵ１０６に渡して、ポート１４１およ
びポート１４６O-n のうち対応する１つを経由して命令
用キャッシュ１３２またはデータ用キャッシュ１３４と
ＭＡＵ１１２との間でデータを転送することを開始す
る。アーキテクチャ１００の好適実施例では、ＭＣＵ１
１０は、実際にはＣＣＵ１０６とＭＡＵ１１２間を転送
する途中にあるデータをストアまたはラッチしない。こ
のようにしたのは、転送の待ち時間を最小にし、ＭＣＵ
１１０に一つだけ存在するデータを追跡または管理しな
いですむようにするためである。
【００３１】ＩＩ．命令フェッチ・ユニット 命令フェッチ・ユニット１０２の主要エレメントを図２
に示す。これらのエレメントのオペレーションおよび相
互関係を理解しやすくするために、以下ではこれらのエ
レメントがＩＦＵデータ経路と制御経路に関与する場合
を考慮して説明する。
【００３２】Ａ）ＩＦＵデータ経路 ＩＦＵデータ経路は、命令セットを受け取ってプリフェ
ッチ・バッファ２６０に一時的にストアしておく命令バ
ス１１４から始まる。プリフェッチ・バッファ２６０か
らの命令セットはＩデコード・ユニット２６２を通って
ＩＦＩＦＯユニット２６４へ渡される。命令ＦＩＦＯ２
６４の最後の２ステージにストアされた命令セットは、
データ・バス２７８、２８０を通してＩＥＵ１０４に連
続的に取り出して利用することができる。
【００３３】プリフェッチ・バッファ・ユニット２６０
は一度に１つの命令セットを命令バス１１４から受け取
る。完全な１２８ビット幅命令セットは、一般にプリフ
ェッチ・バッファ２６０のメイン・バッファ（ＭＢＵ
Ｆ）１８８部分の４つの１２８ビット幅プリフェッチ・
バッファ・ロケーションの１つに並列に書き込まれる。
追加の命令セットは最高４つまで同じように、２つの１
２８ビット幅ターゲット・バッファ（ＴＢＵＦ）１９０
のプリフェッチ・バッファ・ロケーションに、または２
つの１２８ビット幅プロシージャ・バッファ（ＥＢＵ
Ｆ）１９２のプリフェッチ・バッファ・ロケーションに
書き込むことが可能である。好適アーキテクチャ１００
では、ＭＢＵＦ１８８、ＴＢＵＦ１９０またはＥＢＵＦ
１９２内のプリフェッチ・バッファ・ロケーションのい
ずれかに置かれている命令セットは、プリフェッチ・バ
ッファ出力バス１９６へ転送することが可能である。さ
らに、直接フォールスルー（ｆａｌｌ ｔｈｒｏｕｇ
ｈ）命令セット・バス１９４は、命令バス１１４をプリ
フェッチ・バッファ出力バス１９６と直接に接続するこ
とによってＭＢＵＦ１８８、ＴＢＵＦ１９０およびＥＢ
ＵＦ１９２をバイパスするためのものである。
【００３４】好適アーキテクチャ１００では、ＭＢＵＦ
１８８は名目的またはメイン命令ストリーム中の命令セ
ットをバッファするために利用される。ＴＢＵＦ１９０
は、試行的なターゲット・ブランチ命令ストリームから
プリフェッチした命令セットをバッファするために利用
される。その結果、プリフェッチ・バッファ・ユニット
２６０を通して、条件付きブランチ命令のあとに置かれ
ている可能性のある両方の命令ストリームをプリフェッ
チすることができる。この機能により、ＭＡＵ１１２の
待ち時間は長くなるとしても、少なくともＣＣＵ１１２
への以後のアクセス待ち時間がなくなるので、条件付き
ブランチ命令の解決時にどの命令ストリームが最終的に
選択されるかに関係なく、条件付きブランチ命令のあと
に置かれた正しい次の命令セットを得て、実行すること
ができる。本発明の好適アーキテクチャ１００では、Ｍ
ＢＵＦ１８８とＴＢＵＦ１９０があるために、命令フェ
ッチ・ユニット１０２は現れる可能性のある両方の命令
ストリームをプリフェッチすることができ、命令実行ユ
ニット１０４に関連して以下に説明するようにただしい
と想定された命令ストリームを引き続き実行することが
できる。条件付きブランチ命令が解決されたとき、正し
い命令ストリームがプリフェッチされて、ＭＢＵＦ１８
８に入れられた場合は、ＴＢＵＦ１９０に残っている命
令セットは無効にされるだけである。他方、正しい命令
ストリームの命令セットがＴＢＵＦ１９０に存在する場
合は、命令プリフェッチ・バッファ・ユニット２６０を
通して、これらの命令セットがＴＢＵＦ１９０から直接
に並行にＭＢＵＦ１８８内のそれぞれのバッファ・ロケ
ーションへ転送される。それ以前にＭＢＵＦ１８８にス
トアされた命令セットは、ＴＢＵＦ１９０から転送され
た命令セットを重ね書きすることによって事実上無効に
される。ＭＢＵＦロケーションへ転送するＴＢＵＦ命令
セットが無ければ、そのロケーションには無効の印が付
けられるだけである。
【００３５】同様に、ＥＢＵＦ１９２はプリフェッチ・
バッファ２６０を経由する別の代替プリフェッチ経路と
なるものである。ＥＢＵＦ１９２は好ましくはＭＢＵＦ
１８８命令ストリームに現れた単一の命令、つまり、
「プロシージャ」命令で指定されたオペレーションを実
現するために使用される代替命令ストリームをプリフェ
ッチする際に利用される。このようにすると、複雑な命
令や拡張された命令はソフトウェア・ルーチンまたはプ
ロシージャを通して実現することができ、すでにプリフ
ェッチされてＭＢＵＦ１８８に入れられた命令ストリー
ムを乱すことなくプリフェッチ・バッファ・ユニット２
６０を通して処理することができる。一般的には、本発
明によれば、最初にＴＢＵＦ１９０に現れたプロシージ
ャ命令を処理することができるが、プロシージャ命令ス
トリームのプリフェッチは保留され、以前に現れた保留
中の条件付きブランチ命令ストリームが全て解決され
る。これにより、プロシージャ命令ストリームに現れた
条件付きブランチ命令は、ＴＢＵＦ１９０の使用を通し
て矛盾なく処理されることになる。従って、プロシージ
ャ・ストリームでブランチが行われる場合は、ターゲッ
ト命令セットはすでにプリフェッチされてＴＢＵＦ１９
０に入れられているので、ＥＢＵＦ１９２へ並列に転送
することができる。
【００３６】最後にＭＢＵＦ１８８、ＴＢＵＦ１９０お
よびＥＢＵＦ１９２の各々はプリフェッチ・バッファ出
力バス１９６に接続され、プリフェッチ・ユニットによ
ってストアされた命令セットを出力バス１９６上に送出
するようになっている。さらに、バス１９４を通過する
フローは命令セットを命令バス１１４から直接に出力バ
ス１９６へ転送するためのものである。
【００３７】好適アーキテクチャ１００ではＭＢＵＦ１
８８、ＴＢＵＦ１９０、ＥＢＵＦ１９２内のプリフェッ
チ・バッファは直接的にはＦＩＦＯ構造を構成していな
い。その代わりにどのバッファ・ロケーションも出力バ
ス１９６に接続されているので、命令用キャッシュ１３
２から取り出された命令セットのプリフェッチ順序に大
幅な自由度をもたせることができる。つまり、命令フェ
ッチ・ユニット１０２は命令ストリームに一定順序で並
んだ命令順に命令セットを判断して要求するのが一般的
になっている。しかし、命令セットがＩＦＵ１０２へ返
されるときの順序は、要求したある命令セットが使用可
能で、ＣＣＵ１０６だけからアクセス可能であり、他の
命令セットはＭＡＵ１０２のアクセスを必要とするよう
な場合に合わせて順序外に現れることも可能である。
【００３８】命令セットは一定順序でプリフェッチ・バ
ッファ・ユニット２６０へ返されない場合があっても、
出力バス１９６上に出力される命令セットの列は、一般
的にＩＦＵ１０２から出された命令セット要求の順序に
従っていなければならない。順序内（ｉｎ−ｏｒｄｅ
ｒ）の命令ストリーム列は、例えばターゲット・ブラン
チ・ストリームの試行的実行に影響されるためである。
【００３９】Ｉデコード・ユニット２６２は、ＩＦＩＦ
Ｏユニット２６４のスペースが許す限り、プリフェッチ
・バッファ出力バス１９６から命令セットを、普通は１
サイクルに１つの割合で受け取る。一つの命令セットを
構成する４個の命令からなる各セットはＩデコード・ユ
ニット２６２によって並行にデコードされる。関係の制
御フロー情報がＩＦＵ１０２の制御経路部分のためにラ
イン３１８から抜き出されている間は、命令セットの内
容はＩデコード・ユニット２６２によって変更されな
い。
【００４０】Ｉデコード・ユニット２６２からの命令セ
ットはＩＦＩＦＯユニット２６４の１２８ビット幅入力
バス１９８上に送出される。内部的には、ＩＦＩＦＯユ
ニット２６４はマスタ／スレーブ・レジスタ２００、２
０４、２０８、２１２、２１６、２２０、２２４の列か
ら構成されている。各レジスタはその後続レジスタに接
続され、マスタ・レジスタ２００、２０８、２１６の内
容がＦＩＦＯオペレーションの内部プロセッサ・サイク
ルの前半時にスレーブ・レジスタ２０４、２１２、２２
０へ転送され、そのあとオペレーションの後半サイクル
時に次の後続マスタ・レジスタ２０８、２１６、２２４
へ転送されるようになっている。入力バス１９８はマス
タ・レジスタ２００、２０８、２１６、２２４の各々の
入力に接続され、ＦＩＦＯオペレーションの後半サイク
ル時に命令セットがＩデコード・ユニット２６２からマ
スタ・レジスタに直接にロードされるようになってい
る。しかし、マスタ・レジスタを入力バス１９８からロ
ードすることは、ＩＦＩＦＯユニット２６４内でデータ
をＦＩＦＯシフトすることと同時に行う必要はない。そ
の結果、命令ＦＩＦＯユニット２６４内にストアされた
命令セットの現在の深さに関係なく、さらに、ＩＦＩＦ
Ｏユニット２６４内でデータをＦＩＦＯシフトすること
から独立して入力バス１９８から連続的にＩＦＩＦＯユ
ニット２６４に入れていくことができる。
【００４１】マスタ／スレーブ・レジスタ２００、２０
４、２０８、２１２、２１６、２２０、２２４の各々
は、１２８ビット幅命令セットの全ビットを並列にスト
アできるほかに、制御情報のいくつかのビットをそれぞ
れの制御レジスタ２０２、２０６、２１０、２１４、２
１８、２２２、２２６にストアすることもできる。好ま
しくは、制御ビットのセットは、例外不一致（ｅｘｃｅ
ｐｔｉｏｎ ｍｉｓｓ）と例外修正（ｅｘｃｅｐｔｉｏ
ｎ ｍｏｄｉｆｙ）（ＶＭＵ）、メモリなし（ＭＣ
Ｕ）、ブランチ・バイアス、ストリーム、およびオフセ
ット（ＩＦＵ）からなっている。この制御情報はＩＦＩ
ＦＯマスタ・レジスタに入力バス１９８から新しい命令
セットをロードするのと同時に、ＩＦＵ１０２の制御経
路部分から発生する。そのあと、制御レジスタ情報は命
令セットと並行してＩＦＩＦＯユニット２６４内で並列
にシフトされる。
【００４２】最後に好適アーキテクチャ１００ではＩＦ
ＩＦＯユニット２６４からの命令セットの出力は最後の
２マスタ・レジスタ２１６、２２４から同時に得られ
て、Ｉ Ｂｕｃｋｅｔ ０とＩ Ｂｕｃｋｅｔ １命令
セット出力バス２７８、２８０上に送出される。さら
に、対応する制御レジスタ情報がＩＢＡＳＶ０とＩＢＡ
ＳＢ１制御フィールドバス２８２、２８４上に送出され
る。これらの出力バス２７８、２８２、２８０、２８４
は全てＩＥＵ１０４へ通じる命令ストリーム・バス１２
４となるものである。
【００４３】Ｂ）ＩＦＵ制御経路 ＩＦＵ１０２制御経路は、プリフェッチ・バッファ・ユ
ニット２６０、Ｉデコード・ユニット２６２およびＩＦ
ＩＦＯユニット２６４のオペレーションを直接にサポー
トする。プリフェッチ制御ロジック・ユニット２６６は
主にプリフェッチ・バッファ・ユニット２６０のオペレ
ーションを管理する。プリフェッチ制御ロジック・ユニ
ット２６６とＩＦＵ１０２は一般的にはクロック・ライ
ン２９０からシステム・クロック信号を受信して、ＩＦ
ＵのオペレーションとＩＥＵ１０４、ＣＣＵ１０６およ
びＶＭＵ１０８のオペレーションとの同期をとるように
している。命令セットを選択して、ＭＢＵＦ１８８、Ｔ
ＢＵＦ１９０およびＥＢＵＦ１９２に書き込むための制
御信号は制御ライン３０４上に送出される。
【００４４】多数の制御信号は、制御ライン３１６上に
送出されて、プリフェッチ制御ロジック・ユニット２６
６へ送られる。具体的には、フェッチ要求制御信号はプ
リフェッチ・オペレーションを開始するために送出され
る。制御ライン３１６上に送出される他の制御信号は要
求したプリフェッチ・オペレーションが目標とする宛先
かＭＢＵＦ１８８であるか、ＴＢＵＦ１９０であるか、
ＥＢＵＦ１９２であるかを指定している。プリフェッチ
要求を受けて、プリフェッチ制御ロジック・ユニット２
６６はＩＤ値を生成し、プリフェッチ要求をＣＣＵ１０
６に通知できるかどうかを判断する。ＩＤ値の生成は、
循環４ビット・カウンタを使用して行われる。
【００４５】４ビット・カウンタの使用は次の３つの点
で重要である。第１は最大９個までの命令セットをプリ
フェッチ・バッファ・ユニット２６０で一度にアクティ
ブにできることである。すなわち、ＭＢＵＦ１８８での
４命令セット、ＴＢＵＦ１９０での２命令セット、ＥＢ
ＵＦ１９２での命令セット、およびフロー・スルー・バ
ス１９４経由で直接にＩデコード・ユニット２６２に渡
される１命令セットである。第２は、命令セットが各々
４バイトの４個の命令からなることである。その結果、
フェッチする命令を選択するどのアドレスも、その最下
位４ビットは余分になっている。最後は、プリフェッチ
要求アドレスの最下位４ビットとして挿入することで、
プリフェッチ要求ＩＤをプリフェッチ要求と容易に関連
づけることができることである。これにより、ＣＣＵ１
０６とのインターフェースとなるために必要な総アドレ
ス数が減少することになる。
【００４６】ＩＦＵ１０２から出されたプリフェッチ要
求の順序に対して順序外で命令セットがＣＣＵ１０６か
ら返却されるようにするために、アーキテクチャ１００
ではＣＣＵ１０６からの命令セットの返却と一緒にＩＤ
要求値が返されるようになっている。しかし、順序外の
命令セット返却機能によると、１６個の固有ＩＤが使い
つくされるおそれがある。条件付き命令の組合せが順序
外で実行されると、要求されたがまだ返却されていない
追加のプリフェッチと命令セットがあるので、ＩＤ値を
再使用することが可能になる。したがって、４ビット・
カウンタは保持しておくのが好ましく、それ以降の命令
セットのプリフェッチ要求が出されないことになり、そ
の場合には次のＩＤ値は、未処理のまま残っているフェ
ッチ要求やそのときプリフェッチ・バッファ２６０に保
留されている別の命令セットに関連づけられたものとな
る。
【００４７】プリフェッチ制御ロジック・ユニット２６
６はプリフェッチ状況配列（アレイ）２６８を直接に管
理し、この配列はＭＢＵＦ１８８、ＴＢＵＦ１９０およ
びＥＢＵＦ１９２内の各命令セット・プリフェッチ・バ
ッファ・ロケーションに論理的に対応する状況記憶ロケ
ーションからなっている。プリフェッチ制御ロジック・
ユニット２６６は選択およびデータ・ライン３０６を通
して、データをスキャンし、読み取って、状況レジスタ
配列２６８に書き込むことができる。配列２６８内で
は、メイン・バッファ・レジスタ３０８は４個の４ビッ
トＩＤ値（ＭＢＩＤ）、４個の１ビット予約フラグ（Ｍ
Ｂ ＲＥＳ）および４個の１ビット有効フラグ（ＭＢ
ＶＡＬ）をストアしておくためのものであり、これらの
各々は論理ビット位置別にＭＢＵＦ１８０内のそれぞれ
の命令セット記憶ロケーションに対応づけられている。
同様に、ターゲット・バッファ・レジスタ３１０と拡張
バッファ・レジスタ３１２は、それぞれ２個の４ビット
ＩＤ値（ＴＢ ＩＤ、ＥＢＩＤ）、２個の１ビット予約
フラグ（ＴＢ ＲＥＳ、ＥＢ ＲＥＳ）および２個の１
ビット有効フラグ（ＴＢ ＶＡＬ、ＥＢ ＶＡＬ）をス
トアしておくためのものである。最後にフロー・スルー
状況レジスタ３１４は１個の４ビットＩＤ値（ＦＴ Ｉ
Ｄ）、１個の予約フラグ・ビット（ＦＴ ＲＥＳ）およ
び１個の有効フラグ・ビット（ＦＴ ＶＡＬ）をストア
しておくためのものである。
【００４８】状況レジスタ配列２６８が最初にスキャン
され、該当するときは、プリフェッチ要求がＣＣＵ１０
６に出されるたびにプリフェッチ制御ロジック・ユニッ
ト２６６によって更新され、そのあとは命令セットが返
されるたびにスキャンされ、更新される。具体的に説明
すると、制御ライン３１６からプリフェッチ要求信号を
受け取ると、プリフェッチ制御ロジック・ユニット２６
６は現在の循環カウンタ生成ＩＤ値をインクリメント
し、状況レジスタ配列２６８をスキャンして、使用可能
なＩＤ値があるかどうか、プリフェッチ要求信号で指定
されたタイプのプリフェッチ・バッファ・ロケーション
が使用可能であるかどうかを判断し、ＣＣＵ ＩＢＵＳ
Ｙ制御ライン３００の状態を調べてＣＣＵ１０６がプリ
フェッチ要求を受け付けることができるかどうかを判断
し、受付可能ならば、制御ライン２９８上のＣＣＵ Ｉ
ＲＥＡＤ制御信号を肯定し、インクリメントされたＩＤ
値をＣＣＵ１０６と結ばれたＣＣＵ ＩＤ出力バス２９
４上に送出する。プリフェッチ記憶ロケーションは、対
応する予約状況フラグと有効状況フラグが共に偽である
場合に使用が可能である。
【００４９】プリフェッチＩＤは要求がＣＣＵ１０６に
出されるのと並行して、ＭＢＵＦ１８８、ＴＢＵＦ１９
０、またはＥＢＵＦ１９２内の目標とする記憶ロケーシ
ョンに対応する状況レジスタ配列２６８内のＩＤ記憶ロ
ケーションに書き込まれる。さらに、対応する予約状況
フラグが真にセットされる。
【００５０】ＣＣＵ１０６が以前に要求された命令セッ
トをＩＦＵ１０２へ返却できるときは、ＣＣＵ ＩＲＥ
ＡＤＹ信号が制御ライン３０２上で肯定され、対応する
命令セットＩＤがＣＣＵ ＩＤ制御ライン２９６上に送
出される。プリフェッチ制御ロジック・ユニット２６６
は状況レジスタ配列２６８内のＩＤ値と予約フラグをス
キャンして、プリフェッチ・バッファ・ユニット２６０
内の命令セットの目標とする宛先を判別する。一致する
ものは一つだけが可能である。判別されると、命令セッ
トはバス１１４を経由してプリフェッチ・バッファ・ユ
ニット２６０内の該当ロケーションに書き込まれ、フロ
ー・スルー要求と判別されたときは、直接にＩデコード
・ユニット２６２に渡される。どちらの場合も、対応す
る状況レジスタ配列に入っている有効状況フラグは真に
セットされる。
【００５１】ＰＣロジック・ユニット２７０は、以下で
詳しく説明するように、ＩＦＵ１０２全体を調べてＭＢ
ＵＦ１８８、ＴＢＵＦ１９０およびＥＢＵＦ１９２命令
ストリームの仮想アドレスを探し出す。この機能を実行
する際、ＰＣロジック・ブロック２７０はＩデコード・
ユニット２６２を制御すると同時に、そこから動作す
る。具体的には、Ｉデコード・ユニット２６２によって
デコードされ、プログラムの命令ストリームのフローの
変化と関わりがある可能性のある命令部分はバス３１８
を経由して制御フロー検出ユニット２７４へ送られると
共に、直接にＰＣロジック・ブロック２７０へ送られ
る。制御フロー検出ユニット２７４は条件付きブランチ
命令と無条件ブランチ命令、コール型命令、ソフトウェ
ア・トラップ・プロシージャ命令および種々のリターン
命令を含む制御フロー命令を構成する各命令をデコード
された命令セットの中から判別する。制御フロー検出ユ
ニット２７４は制御信号をライン３２２を経由して、Ｐ
Ｃロジック・ユニット２７０へ送る。この制御信号は、
Ｉデコード・ユニット２６２に存在する命令セット内の
制御フロー命令のロケーションと種類を示している。こ
れを受けて、ＰＣロジック・ユニット２７０は、一般的
には命令に入れられて、ライン３１８経由でＰＣロジッ
ク・ユニットへ転送されたデータから制御フロー命令の
ターゲット・アドレスを判断する。例えば、条件付きブ
ランチ命令に対して先に実行するためにブランチ・ロジ
ック・バイアスが選択された場合には、ＰＣロジック・
ユニット２７０は条件付きブランチ命令ターゲット・ア
ドレスから命令セットをプリフェッチすることを指示
し、別々に追跡することを開始する。したがって、制御
ライン３１６上のプリフェッチ要求を次に肯定すると、
ＰＣロジック・ユニット２７０はさらにライン３１６を
経由する制御信号を肯定し、先行するプリフェッチ命令
セットがＭＢＵＦ１８８またはＥＢＵＦ１９２へ送られ
たものと想定すると、プリフェッチの宛先をＴＢＵＦ１
９０として選択する。プリフェッチ要求をＣＣＵ１０６
へ渡すことができるとプリフェッチ制御ロジック・ユニ
ット２６６が判断すると、プリフェッチ制御ロジック・
ユニット２６６は、この場合もライン３１６を経由して
イネーブル（許可）信号をＰＣロジック・ユニット２７
０へ送って、ターゲット・アドレスのページ・オフセッ
ト部分（ＣＣＵ ＰＡＤＤＲ〔１３：４〕）をアドレス
・ライン３２４を経由して直接にＣＣＵ１０６へ渡すこ
とを可能にする。これと同時に、ＰＣロジック・ユニッ
ト２７０は新しい仮想ページから物理ページへの変換が
必要な場合には、さらに、ＶＭＵ要求信号を制御ライン
３２８を経由して、ターゲット・アドレスの仮想化部分
（ＶＭＵ ＶＡＤＤＲ〔１３：１４〕）をアドレス・ラ
イン３２６を経由してＶＭＵ１０８へ渡して、物理アド
レスに変換する。ページ変換が必要でない場合は、ＶＭ
Ｕ１０８によるオペレーションは必要でない。その代わ
りに、以前の変換結果がバス１２２に接続された出力ラ
ッチに保存されているので、ＣＣＵ１０６によって即時
に使用される。
【００５２】ＰＣロジック・ユニット２７０が要求した
仮想から物理への変換時にＶＭＵ１０８にオペレーショ
ン・エラーが起こると、ＶＭＵ例外およびＶＭＵ不一致
制御（ｍｉｓｓ ｃｏｎｔｒｏｌ）ライン３３２、３３
４を通して報告される。ＶＭＵ不一致制御ライン３３４
は変換索引緩衝機構（Ｔｒａｎｓｌａｔｉｏｎ ｌｏｏ
ｋａｓｉｄｅ ｂｕｆｆｅｒ：ＴＬＢ）の不一致を報告
する。ＶＭＵ例外ライン３３２上のＶＭＵ例外制御信号
は他の例外が起こると発生する。いずれの場合も、ＰＣ
ロジック・ユニットは命令ストリーム中の現在の実行個
所をストアしておき、そのあと無条件ブランチが行われ
たのと同じように、それを受けてエラー条件を診断し処
理するための専用例外処理ルーチン命令ストリームをプ
リフェッチすることによって、エラー条件を処理する。
ＶＭＵ例外および不一致制御信号は、発生した例外の種
類を示しているので、ＰＣロジック・ユニット２７０は
対応する例外処理ルーチンのプリフェッチ・アドレスを
判別することができる。
【００５３】ＩＦＩＦＯ制御ロジック・ユニット２７２
はＩＦＩＦＯユニット２６４を直接にサポートするため
のものである。具体的には、ＰＣロジック・ユニット２
７０は制御ライン３３６を経由して制御信号を出力し、
命令セットがＩデコード・ユニット２６２から入力バス
１９８経由で使用可能であることをＩＦＩＦＯ制御ロジ
ック・ユニット２７２に通知する。ＩＦＩＦＯ制御ユニ
ット２７２は命令セットを受け取るために、最も奥の使
用可能なマスタ・レジスタ２００、２０８、２１６、２
２４を選択する役割をもっている。マスタ・レジスタ２
０２、２１０、２１８、２２６の各々の出力は制御バス
３３８を経由してＩＦＩＦＯ制御ユニット２７２へ渡さ
れる。各マスタ制御レジスタによってストアされる制御
ビットは２ビット・バッファ・アドレス（ＩＦ Ｂｘ
ＡＤＲ）、単一ストリーム・インジケータ・ビット（Ｉ
Ｆ Ｂｘ ＳＴＲＭ）、および単一有効ビット（ＩＦ
Ｂｘ ＶＬＤ）からなっている。２ビット・バッファ・
アドレスは対応する命令セット内の最初の有効命令を指
定している。つまり、ＣＣＵ１０６から返された命令セ
ットは、例えば、ブランチ・オペレーションのターゲッ
ト命令が命令セット内の最初の命令ロケーションに置か
れるように境界合わせされていないことがある。したが
って、バッファ・アドレス値は、実行の対象として考慮
される、命令セット内の最初の命令を一意的に示すため
に与えられる。
【００５４】ストリーム・ビットは、条件付き制御フロ
ー命令を含んでいる命令セットのロケーションを示し、
ＩＦＩＦＯユニット２６４を通る命令のストリームに潜
在的制御フローの変更を引き起こすマーカとして使用さ
れることを基本としている。メイン命令ストリームは一
般にストリーム・ビット値が０のときＭＢＵＦ１８８を
通して処理される。例えば、相対条件付きブランチ命令
が現れるとすると、対応する命令セットはマークが付け
られ、ストリーム・ビット値が１となる。条件付き命令
セットはＩデコード・ユニット２６２によって検出され
る。条件付き制御フロー命令は最高４つまで命令セット
に存在することができる。そのあと、命令セットはＩＦ
ＩＦＯユニット２６４の最も奥の使用可能なマスタ・レ
ジスタにストアされる。
【００５５】条件付きブランチ命令のターゲット・アド
レスを判断するために、現在のＩＥＵ１０４の実行点ア
ドレス（ＤＰＣ）、ストリーム・ビットで指定された条
件付き命令が入っている命令セットの相対ロケーショ
ン、制御フロー検出ユニット２７４から得られた命令セ
ット内の条件付き命令ロケーション・オフセットは、制
御ライン３１８を通して対応するブランチ命令フィール
ドから得られた相対ブランチ・オフセット値と結合され
る。その結果はブランチ・ターゲットの仮想アドレスと
なり、ＰＣロジック・ユニット２７０によってストアさ
れる。ターゲット命令ストリームの最初の命令セット
は、このアドレスを使用してプリフェッチしてＴＢＵＦ
１９０に入れることができる。ＰＣロジック・ユニット
２７０のために事前に選択されたブランチ・バイアスに
応じてＩＦＩＦＯユニット２６４はＭＢＵＦ１８８また
はＴＢＵＦ１９０からロードが続けられる。１つまたは
２つ以上の条件付フロー命令を含んでいる２番目の命令
セットが現れると、その命令セットはストリーム・ビッ
ト値に０のマークが付けられる。２番目のターゲット・
ストリームはフェッチできないので、ターゲット・アド
レスはＰＣロジック・ユニット２７０によって計算され
てストアされるが、プリフェッチは行われない。さら
に、それ以降の命令セットはＩデコード・ユニット２６
２を通して処理することができない。少なくとも、条件
付きフロー制御命令を含んでいることが分かった命令セ
ットは１つも処理されない。
【００５６】本発明の好適実施例では、ＰＣロジック・
ユニット２７０は最高２個までの命令セットに現れた条
件付きフロー命令を最高８個まで管理することができ
る。ストリーム・ビットの変化でマークが付けられた２
命令セットの各々のターゲット・アドレスは４つのアド
レス・レジスタの配列にストアされ、ターゲット・アド
レスは命令セット内の対応する条件付きフロー命令のロ
ケーションに対して論理的位置に置かれる。
【００５７】最初の順序内条件付きフロー命令のブラン
チ結果が解決されると、ＰＣロジック・ユニット２７０
は、ブランチが行われる場合にはＴＢＵＦ１９０の内容
をＭＶＵＦ１８８に転送し、ＴＢＵＦ１９０の内容に無
効のマークを付けるように、ライン３１６上の制御信号
によってプリフェッチ制御ユニット２６６に指示する。
正しくない命令ストリーム、つまりブランチが行われな
い場合はターゲット・ストリームからの、ブランチが行
われる場合はメイン・ストリームからの命令セットが、
ＩＦＩＦＯユニット２６４にあるとＩＦＩＦＯユニット
２６４からクリアされる。２番目またはそれ以降の条件
付きフロー制御命令が第１ストリーム・ビットのマーク
が付けられた命令セットに存在すると、その命令は統一
された方法で処理される。すなわち、ターゲット・スト
リームからの命令セットはプリフェッチされ、ＭＢＵＦ
１８８またはＴＢＵＦ１９０からの命令セットはブラン
チ・バイアスに応じてＩデコード・ユニット２６２を通
して処理され、条件付きフロー命令が最終的に解決され
ると、正しくないストリーム命令セットがＩＦＩＦＯユ
ニット２６４からクリアされる。
【００５８】ＩＦＩＦＯユニット２６４から正しくない
ストリーム命令がクリアされたとき、２番目の条件付き
フロー命令がＩＦＩＦＯユニット２６４に残っていて、
最初の条件付きフロー命令セットにそれ以降の条件付き
フロー命令が含まれていないと、第２ストリーム・ビッ
トのマークが付いた命令セットのターゲット・アドレス
はアドレス・レジスタの最初の配列にプロモートされ
る。いずれの場合も、条件付きフロー命令を含んでいる
次の命令セットはＩデコード・ユニット２６２を通して
評価することが可能になる。したがって、ストリーム・
ビットをトグルとして使用すると、ブランチ・ターゲッ
ト・アドレスを計算する目的のために、また、ブランチ
・バイアスが特定の条件付きフロー制御命令では正しく
なかったと、後で判断された場合に、それより上をクリ
アすべき命令セット・ロケーションにマークをつける目
的のために、潜在的制御フローの変化にマークをつけて
おき、ＩＦＩＦＯユニット２６４を通して追跡すること
ができる。
【００５９】命令セットをマスタ・レジスタから実際に
クリアするのではなく、ＩＦＩＦＯ制御ロジック・ユニ
ット２７２はＩＦＩＦＯユニット２６４の対応するマス
タ・レジスタの制御レジスタに入っている有効ビット・
フラグをリセットするだけである。このクリア・オペレ
ーションはライン３３６に送出される制御信号でＰＣロ
ジック・ユニット２７０によって開始される。マスタ制
御レジスタ２０２、２１０、２１８、２２６の各々の入
力は状況バス２３０を通してＩＦＩＦＯ制御ロジック・
ユニット２７２が直接にアクセスすることができる。好
適実施例のアーキテクチャ１００ではこれらのマスタ制
御レジスタ２０２、２１０、２１８、２２６内のビット
はＩＦＩＦＯユニット２６４によるデータ・シフト・オ
ペレーションと並行して、または独立してＩＦＩＦＯ制
御ユニット２７２によってセットすることが可能であ
る。この機能により、ＩＥＵ１０４のオペレーションと
非同期に、命令セットをマスタ・レジスタ２００、２０
８、２１６、２２４のいずれかに書込み、対応する状況
情報をマスタ制御レジスタ２０２、２１０、２１８、２
２６に書き込むことができる。
【００６０】最後に、制御および状況バス２３０上の追
加の制御ラインはＩＦＩＦＯユニット２６４のＩＦＩＦ
Ｏオペレーションを可能にし、指示する。ＩＦＩＦＯシ
フトは制御ライン３３６を通してＰＣロジック・ユニッ
ト２７０から出力されたシフト要求制御信号を受けてＩ
ＦＩＦＯユニット２６４によって行われる。ＩＦＩＦＯ
制御ユニット２７２は、命令セットを受け入れるマスタ
・レジスタ２００、２０８、２１６、２２４が使用可能
であると、制御信号をライン３１６を経由してプリフェ
ッチ制御ユニット２６６に送ってプリフェッチ・バッフ
ァ２６０から次の該当命令セットを転送することを要求
する。命令セットが転送されると、配列２６８内の対応
する有効ビットがリセットされる。
【００６１】Ｃ）ＩＦＵ／ＩＥＵ制御インタフェース ＩＦＵ１０２とＩＥＵ１０４とを結ぶ制御インタフェー
スは制御バス１２６によって提供される。この制御バス
１２６はＰＣロジック・ユニット２７０に接続され、複
数の制御、アドレスおよび特殊データ・ラインから構成
されている。割り込み要求と受信確認制御信号を制御ラ
イン３４０を経由して渡すことにより、ＩＦＵ１０２は
割り込みオペレーションを通知し、ＩＥＵ１０４との同
期をとることができる。外部で発生した割り込み信号は
ライン２９２経由でロジック・ユニット２７０へ送られ
る。これを受けて、割り込み要求制御信号がライン３４
０上に送出されると、ＩＥＵ１０４は試行的に実行され
た命令をキャンセルする。割り込みの内容に関する情報
は、割り込み情報ライン３４１を通してやりとりされ
る。ＩＥＵ１０４がＰＣロジック・ユニット２７０によ
って判断された割り込みサービス・ルーチンのアドレス
からプリフェッチされた命令の受信を開始する準備状態
になると、ＩＥＵ１０４はライン３４０上の割り込み受
信確認制御信号を肯定する。ＩＦＵ１０２によってプリ
フェッチされた割り込みサービス・ルーチンがそのあと
開始される。
【００６２】ＩＦＩＦＯ読取り（ＩＦＩＦＯ ＲＤ）制
御信号はＩＥＵ１０４から出力され、最も奥のマスタ・
レジスタ２２４に存在する命令セットが実行を完了した
ことおよび次の命令セットが必要であることを通知す
る。この制御信号を受けると、ＰＣロジック・ユニット
２７０はＩＦＩＦＯユニット２６４でＩＦＩＦＯシフト
・オペレーションを実行するようにＩＦＩＦＯ制御ロジ
ック・ユニット２７２に指示する。
【００６３】ＰＣインクリメント要求とサイズ値（ＰＣ
ＩＮＣ／ＳＩＺＥ）は制御ライン３４４上に送出され
て、現在のプログラム・カウンタ値を命令の対応するサ
イズ数だけ更新するようにＰＣロジック・ユニット２７
０に指示する。これによりＰＣロジック・ユニット２７
０は、現在のプログラム命令ストリーム中の最初の順序
内実行命令のロケーションを正確に指した個所に実行プ
ログラム・カウンタ（ＤＰＣ）を維持することができ
る。
【００６４】ターゲット・アドレス（ＴＡＲＧＥＴ Ａ
ＤＤＲ）はアドレス・ライン３４６を経由してＰＣロジ
ック・ユニット２７０に返される。このターゲット・ア
ドレスはＩＥＵ１０４のレジスタ・ファイルにストアさ
れているデータによって決まるブランチ命令の仮想ター
ゲット・アドレスである。したがって、ターゲット・ア
ドレスを計算するためにＩＥＵ１０４のオペレーション
が必要である。
【００６５】制御フロー結果（ＣＦ ＲＥＳＵＬＴ）制
御信号は制御ライン３４８を経由して、ＰＣロジック・
ユニット２７０へ送られて、現在保留されている条件付
きブランチ命令が解決されたかどうか、その結果がブラ
ンチによるものなのか、ブランチによらないものなのか
を示している。これらの制御信号に基づいて、ＰＣロジ
ック・ユニット２７０は、条件付きフロー命令の実行の
結果として、プリフェッチ・バッファ２６０とＩＦＩＦ
Ｏユニット２６４に置かれている命令セットのどれをキ
ャンセルする必要があるかを判断することができる。
【００６６】いくつかのＩＥＵ命令リターン型制御信号
（ＩＥＵリターン）が制御ライン３５０上を送出され
て、ＩＥＵ１０４によってある命令が実行されたことを
ＩＦＵ１０２に通知する。これらの命令には、プロシー
ジャ命令からのリターン、トラップからのリターンおよ
びサブルーチン・コールからのリターンがある。トラッ
プからのリターン命令はハードウェア割り込み処理ルー
チンとソフトウェア・トラップ処理ルーチンで同じよう
に使用される。サブルーチン・コールからのリターンも
ジャンプとリンク型コールと併用される。どの場合も、
リターン制御信号は以前に割り込みがかけられた命令ス
トリームに対して命令フェッチ・オペレーションを再開
するようにＩＦＵ１０２に通知するために送られる。こ
れらの信号をＩＥＵ１０４から出すことにより、システ
ム１００の正確なオペレーションを維持することができ
る。「割り込みがかけられた」命令ストリームの再開は
リターン命令の実行個所から行われる。
【００６７】現命令実行ＰＣアドレス（現ＩＦ ＰＣ）
はアドレス・バス３５２を経由してＩＥＵ１０４へ送ら
れる。このアドレス値（ＤＰＣ）はＩＥＵ１０４によっ
て実行される正確な命令を指定している。つまり、ＩＥ
Ｕ１０４が現在のＩＦ ＰＣアドレスを通過した命令を
先に試行的に実行している間は、このアドレスは割り込
み、例外その他に正確なマシンの状態が分かっているこ
とが必要な事象の発生に対してアーキテクチャ１００を
正確に制御するために保持されていなければならない。
現在実行中の命令ストリームの中の正確なマシンの状態
を進めることが可能であるとＩＥＵ１０４が判断する
と、ＰＣ Ｉｎｃ／Ｓｉｚｅ信号がＩＦＵ１０２に送ら
れ、即時に現在のＩＦ ＰＣアドレス値に反映される。
【００６８】最後に、アドレスおよび双方向データ・バ
ス３５４は特殊レジスタのデータを転送するためのもの
である。このデータはＩＥＵ１０４によってＩＦＵ１０
２内の特殊レジスタに入れられ、あるいはそこから読み
取られるようにプログラムすることが可能である。特殊
レジスタのデータは一般にＩＦＵ１０２が使用できるよ
うにＩＥＵ１０４によってロードされ、あるいは計算さ
れる。
【００６９】Ｄ）ＰＣロジック・ユニットの詳細 ＰＣ制御ユニット３６２、割り込み制御ユニット３６
３、プリフェッチＰＣ制御ユニット３６４および実行Ｐ
Ｃ制御ユニット３６６を含むＰＣロジック・ユニット２
７０の詳細図は図３に示されている。
【００７０】ＰＣ制御ユニット３６２はインタフェース
・バス１２６を通してプリフェッチ制御ユニット２６
６、ＩＦＩＦＯ制御ロジック・ユニット２７２、および
ＩＥＵ１０４から制御信号を受けて、プリフェッチおよ
び実行ＰＣ制御ユニット３６４、３６６に対してタイミ
ング制御を行う。割り込み制御ユニット３６３はプリフ
ェッチ・トラップ・アドレス・オフセットを判断してそ
れぞれのトラップ・タイプを処理する該当処理ルーチン
を選択することを含めて、割り込みと例外の正確な管理
を担当する。プリフェッチＰＣ制御ユニット３６４は、
特にトラップ処理とプロシージャ・ルーチン命令のフロ
ーのためのリターン・アドレスをストアすることを含め
て、プリフェッチ・バッファ１８８、１９０、１９２を
サポートするために必要なプログラム・カウンタの管理
を担当する。このオペレーションをサポートするため
に、プリフェッチＰＣ制御ユニット３６４は物理アドレ
ス・バス・ライン３２４上のＣＣＵ ＰＡＤＤＥＲアド
レスとアドレスライン３２６上のＶＭＵ ＶＭＡＤＤＲ
アドレスを含むプリフェッチ仮想アドレスを生成するこ
とを担当する。その結果、プリフェッチＰＣ制御ユニッ
ト３６４は現在のプリフェッチＰＣ仮想アドレス値を保
持することを担当する。
【００７１】プリフェッチ・オペレーションは一般に制
御ライン３１６上を送出された制御信号を通してＩＦＩ
ＦＯ制御ロジック・ユニット２７２によって開始され
る。これを受けて、ＰＣ制御ユニット３６２はいくつか
の制御信号を生成して制御ライン３７２上に出力し、プ
リフェッチＰＣ制御ユニットを動作させてアドレス・ラ
イン３２４、３２６上にＰＡＤＤＲアドレスと、必要に
応じてＶＭＡＤＤＲアドレスを生成する。値が０から４
までのインクリメント信号も制御ライン３７４上に送出
される場合もあるが、これはＰＣ制御ユニット３６２が
現在のプリフェッチ・アドレスから命令セットのフェッ
チを再実行しているか、一連のプリフェッチ要求の中の
２番目の要求に対して位置合わせを行っているか、プリ
フェッチのために次の全順次命令セットを選択している
か、によって決まる。最後に現在のプリフェッチ・アド
レスＰＦ＿ＰＣがバス３７０上に送出され、実行ＰＣ制
御ユニット３６６へ渡される。
【００７２】新しいプリフェッチ・アドレスはいくつか
のソースから発生する。アドレスの主要なソースはバス
３５２経由で実行ＰＣ制御ユニット３６６から送出され
た現在のＩＦ ＰＣアドレスである。原理的には、ＩＦ
ＰＣアドレスからはリターン・アドレスが得られ、こ
れは、初期コール、トラップまたはプロシージャ命令が
現れたとき、プリフェッチＰＣ制御ユニットによってあ
とで使用されるものである。ＩＦ ＰＣアドレスは、こ
れらの命令が現れるたびに、プリフェッチＰＣ制御ユニ
ット３６４内のレジスタにストアされる。このようにし
て、ＰＣ制御ユニット３６２は制御ライン３５０を通し
てＩＥＵリターン信号を受けたとき、プリフェッチＰＣ
制御ユニット３６４内のリターン・アドレス・レジスタ
を選択して新しいプリフェッチ仮想アドレスを取り出す
だけでよく、これによって元のプログラム命令ストリー
ムを再開する。
【００７３】プリフェッチ・アドレスのもう一つのソー
スは実行ＰＣ制御ユニット３６６から相対ターゲット・
アドレス・バス３８２を経由して、あるいはＩＥＵ１０
４から絶対ターゲット・アドレス・バス３４６を経由し
て送出されたターゲット・アドレス値である。相対ター
ゲット・アドレスとは、実行ＰＣ制御ユニット３６６に
よっで直接に計算できるアドレスである。絶対ターゲッ
ト・アドレスは、これらのターゲット・アドレスがＩＥ
Ｕレジスタ・ファイルに入っているデータに依存するの
で、ＩＥＵ１０４に生成させる必要がある。ターゲット
・アドレスはターゲット・アドレス・バス３８４を通っ
てプリフェッチＰＣ制御ユニット３６４へ送られ、プリ
フェッチ仮想アドレスとして使用される。相対ターゲッ
ト・アドレスを計算する際、対応するブランチ命令のオ
ペランド部分もＩデコード・ユニット２６２からバス３
１８のオペランド変位部分を経由して送られる。
【００７４】プリフェッチ仮想アドレスのもう１つのソ
ースは、実行ＰＣ制御ユニット３６６である。リターン
・アドレス・バス３５２′は、現在のＩＦ ＰＣ値（Ｄ
ＰＣ）をプリフェッチＰＣ制御ユニット３６４へ転送す
るためのものである。
【００７５】このアドレスは、割り込み、トラップその
他コールなどの制御フロー命令が命令ストリーム内に現
れた個所でリターン・アドレスとして使用される。プリ
フェッチＰＣ制御ユニット３６４は、新しい命令ストリ
ームをプリフェッチするために解放される。ＰＣ制御ユ
ニット３６２は、対応する割り込みまたはトラップ処理
ルーチンまたはサブルーチンが実行されると、ＩＥＵ１
０４からライン３５０を経由してＩＥＵリターン信号を
受け取る。他方、ＰＣ制御ユニット３６２はライン３７
２上のＰＦＰＣ信号の一つを通して、およびライン３５
０経由で送られてきて実行されたリターン命令のＩＤに
基づいて、現在のリターン仮想アドレスを収めているレ
ジスタを選択する。そのあと、このアドレスが使用され
てＰＣロジック・ユニット２７０によるプリフェッチ・
オペレーションを続行する。
【００７６】最後に、プリフェッチ仮想アドレスが取り
出されるもう一つのソースは、特殊レジスタ・アドレス
およびデータ・バス３５４である。ＩＥＵ１０４によっ
て計算またはロードされたアドレス値、または少なくと
もベース・アドレス値はデータとしてバス３５４を経由
してプリフェッチＰＣ制御ユニット３６４へ転送され
る。ベース・アドレスはトラップ・アドレス・テーブ
ル、高速トラップ・テーブル、およびベース・プロシー
ジャ命令ディスパッチ・テーブルのアドレスを含んでい
る。バス３５４を通して、プリフェッチおよびＰＣ制御
ユニット３６４、３６６内のレジスタの多くを読み取る
こともできるので、マシンの状態の対応する側面をＩＥ
Ｕ１０４を通して処理することが可能である。
【００７７】実行ＰＣ制御ユニット３６６は、ＰＣ制御
ユニット３６２の制御を受けて、現在のＩＦ ＰＣアド
レス値を計算することを主な役割としている。この役割
において、実行ＰＣ制御ユニット３６６は、ＰＣ制御ユ
ニット３６２からＥｘＰＣ制御ライン３７８を経由して
送られてきた制御信号と、制御ライン３８０を経由して
送られてきたインクリメント／サイズ制御信号を受け
て、ＩＦ ＰＣアドレスを調整する。これらの制御信号
は主に、ライン３４２経由で送られてきたＩＦＩＦＯ読
取り制御信号とＩＥＵ１０４から制御ライン３４４経由
で送られてきたＰＣインクリメント／サイズ値を受け取
ると生成される。 １）ＰＦおよびＥｘＰＣ制御／データ・ユニットの詳細 図４はプリフェッチおよび実行ＰＣ制御ユニット３６
４、３６６の詳細ブロック図である。これらのユニット
は主にレジスタ、インクリメンタ（増分器）その他の類
似部品、セレクタおよび加算器ブロックから構成されて
いる。これらのブロック間のデータ転送を管理する制御
は、ＰＦＰＣ制御ライン３７２、ＥｘＰＣ制御ライン３
７８およびインクリメント制御ライン３７４、３８０を
通してＰＣ制御ユニット３６２によって行われる。説明
を分かりやすくするために、図４のブロック図には、こ
れらの個々の制御ラインは示されていない。しかし、こ
れらの制御信号が以下に説明するように、これらのブロ
ックへ送られることは勿論である。
【００７８】プリフェッチＰＣ制御ユニット３６４の中
心となるものはプリフェッチ・セレクタ（ＰＦ ＰＣ
ＳＥＬ）３９０であり、これは現プリフェッチ仮想アド
レスの中央セレクタとして動作する。この現プリフェッ
チ・アドレスはプリフェッチ・セレクタ３９０から出力
バス３９２を通ってインクリメンタ・ユニット３９４へ
送られて、次のプリフェッチ・アドレスを生成する。こ
の次のプリフェッチ・アドレスはインクリメンタ出力バ
ス３９６を通ってレジスタＭＢＵＦ ＰＦｎＰＣ３９
８、ＴＢＵＦ ＰＦｎＰＣ４００、およびＥＢＵＦ Ｐ
ＦｎＰＣ４０２の並列配列へ送られる。これらのレジス
タ３９８、４００、４０２は実効的には次の命令プリフ
ェッチ・アドレスをストアしているが、本発明の好適実
施例によれば別々のプリフェッチ・アドレスがＭＢＵＦ
１８８、ＴＢＵＦ１９０およびＥＢＵＦ１９２に保持さ
れている。ＭＢＵＦ、ＴＢＵＦおよびＥＢＵＦ ＰＦｎ
ＰＣレジスタ３９８、４００、４０２にストアされたプ
リフェッチ・アドレスはアドレス・バス４０４、４０
８、４１０からプリフェッチ・セレクタ３９０へ渡され
る。したがって、ＰＣ制御ユニット３６２はプリフェッ
チ・レジスタ３９８、４００、４０２の別の１つをプリ
フェッチ・セレクタが選択することを指示することだけ
でプリフェッチ命令ストリームの即時切り換えを指示す
ることができる。ストリームの中の次の命令セットをプ
リフェッチするために、そのアドレス値がインクリメン
タ３９４によってインクリメントされると、その値がプ
リフェッチ・アドレス３９８、４００、４０２のうち該
当するレジスタへ返却される。もう１つの並列レジスタ
配列は簡略化のため単一の特殊レジスタ・ブロック４１
２と示されているが、この配列はいくつかの特殊アドレ
スをストアするためのものである。レジスタ・ブロック
４１２はトラップ・リターン・アドレス・レジスタ、プ
ロシージャ命令リターン・アドレス・レジスタ、プロシ
ージャ命令ディスパッチ・テーブル・ベース・アドレス
・レジスタ、トラップ・ルーチン・ディスパッチ・テー
ブル・ベース・アドレス・レジスタ、および高速トラッ
プ・ルーチン・ベース・アドレス・レジスタから構成さ
れている。ＰＣ制御ユニット３６２の制御を受けて、こ
れらのリターン・アドレス・レジスタはバス３５２′を
通して現ＩＦ ＰＣ実行アドレスを受け入れることがで
きる。レジスタ・ブロック４１２内のリターンおよびベ
ース・アドレス・レジスタにストアされたアドレス値は
ＩＥＵ１０４から独立して読み書きすることができる。
レジスタが選択され、値が特殊レジスタ・アドレスおよ
びデータ・バス３５４を経由して転送される。
【００７９】特殊レジスタ・ブロック４１２内のセレク
タはＰＣ制御ユニット３６２によって制御され、レジス
タ・ブロック４１２のレジスタにストアされたアドレス
を特殊レジスタ出力バス４１６上に送出してプリフェッ
チ・セレクタ３９０へ渡すことができる。リターン・ア
ドレスは直接にプリフェッチ・セレクタ３９０へ渡され
る。ベース・アドレス値は割り込み制御ユニット３６３
から割り込みオフセット・バス３７３経由で送られてき
たオフセット値と結合される。ソースからバス３７３′
経由でプリフェッチ・セレクタ３９０へ渡された特殊ア
ドレスは、新しいプリフェッチ命令ストリームの初期ア
ドレスとして使用され、そのあとインクリメンタ３９４
とプリフェッチ・レジスタ３９８、４００、４０２の１
つを通るアドレスのインクリメント・ループを続行する
ことができる。
【００８０】プリフェッチ・セレクタ３９０へ送られる
アドレスのもう１つのソースは、ターゲット・アドレス
・レジスタ・ブロック４１４内のレジスタ配列である。
ブロック４１４内のターゲット・レジスタには好適実施
例によれば８つの潜在的ブランチ・ターゲット・アドレ
スがストアされる。これらの８つの記憶ロケーションは
ＩＦＩＦＯユニット２６４の最下位の２マスタ・レジス
タ２１６、２２４に保持されている８つの潜在的に実行
可能な命令に論理的に対応している。これらの命令のど
れでもが、および潜在的にはすべてが条件付きブランチ
命令となり得るので、ターゲット・レジスタ・ブロック
４１４は予め計算されたターゲット・アドレスをストア
しておくので、ＴＢＵＦ１９０を通してターゲット命令
ストリームをプリフェッチするために使用するのを待た
せることかできる。特に、ＰＣ制御ユニット３６２がタ
ーゲット命令ストリームのプリフェッチを即時に開始す
るように条件付きブランチ・バイアスがセットされる
と、ターゲット・アドレスはターゲット・レジスタ・ブ
ロック４１４からアドレス・バス４１８を経由してプリ
フェッチ・セレクタ３９０へ送られる。インクリメンタ
３９４によってインクリメントされたあと、アドレスは
ＴＢＵＦ ＰＦｎＰＣ４００へ戻されてストアされ、タ
ーゲット命令ストリームをあとでプリフェッチするオペ
レーションで使用される。別のブランチ命令がターゲッ
ト命令ストリームに現れると、その２番目のブランチの
ターゲット・アドレスが計算され、最初の条件付きブラ
ンチ命令が解決されて使用されるまでの間、ターゲット
・レジスタ配列４１４にストアされている。
【００８１】ターゲット・レジスタ・ブロック４１４に
ストアされた計算で求めたターゲット・アドレスは実行
ＰＣ制御ユニット３６６内のターゲット・アドレス計算
ユニットからアドレス・ライン３８２を経由して、ある
いはＩＥＵ１０４から絶対ターゲット・アドレス・バス
３４６を経由して転送される。
【００８２】プリフェッチＰＦ ＰＣセレクタ３９０を
通って転送されるアドレス値は、完全な３２ビット仮想
アドレス値である。ページ・サイズは本発明の好適実施
例では１６Ｋバイトに固定されており、最大ページ・オ
フセット・アドレス値〔１３：０〕に対応している。し
たがって、現プリフェッチ仮想ページ・アドレス〔２
７：１４〕に変化がなければＶＭＵページの変換は不要
である。プリフェッチ・セレクタ３９０内のコンパレー
タはそのことを検出する。ＶＭＵ変換要求信号（ＶＭＸ
ＬＡＴ）は、インクリメントがページ境界をこえて行わ
れたか、制御のフローが別のページ・アドレスへブラン
チしたために、仮想ページ・アドレスが変化したとき、
ライン３７２′を経由してＰＣ制御ユニット３６２へ送
られる。他方、ＰＣ制御ユニット３６２はライン３２４
上のＣＣＵ ＰＡＤＤＲのほかに、ＶＭ ＶＡＤＤＲア
ドレスをバッファ・ユニット４２０からライン３２６上
に送出し、該当の制御信号をＶＭＵ制御ライン３２６、
３２８、３３０上に送出して、ＶＭＵ仮想ページから物
理ページへの変換を得るように指示する。ページ変換が
必要でない場合は、現物理ページ・アドレス〔３１：１
４〕はバス１２２上のＶＭＵユニット１０８の出力側の
ラッチによって保持される。
【００８３】バス３７０上に送出された仮想アドレスは
インクリメント制御ライン３７４から送られてきた信号
を受けて、インクリメンタ３９４によってインクリメン
トされる。インクリメンタ３９４は、次の命令セットを
選択するために、命令セットを表す値（４命令または１
６バイト）だけインクリメントする。ＣＣＵユニット１
０６へ渡されるプリフェッチ・アドレスの下位４ビット
はゼロになっている。したがって、最初のブランチ・タ
ーゲット命令セット内の実際のターゲット・アドレス命
令は最初の命令ロケーションに置かれていない場合があ
る。しかしアドレスの下位４ビットはＰＣ制御ユニット
３６２へ送られるので、最初のブランチ命令のロケーシ
ョンをＩＦＵ１０２が判別することができる。ターゲッ
ト・アドレスの下位ビット〔３：２〕を２ビット・バッ
ファ・アドレスとして返して、位置合わせされていない
ターゲット命令セットから実行すべき正しい最初の命令
を選択するための検出と処理は、新しい命令ストリー
ム、つまり、命令ストリームの中の最初の非順次命令セ
ット・アドレスの最初のプリフェッチのときだけ行われ
る。命令セットの最初の命令のアドレスと命令セットを
プリフェッチする際に使用されるプリフェッチ・アドレ
スとの間の非位置合わせの関係は、現順次命令ストリー
ムが存続している間無視することができ、そのあとも無
視される。
【００８４】図４に示した機能ブロックの残りの部分は
実行ＰＣ制御ユニット３６６を構成している。本発明の
好適実施例によれば、実行ＰＣ制御ユニット３６６は独
立に機能するプログラム・カウンタ・インクリメンタを
独自に備えている。この機能の中心となるのは実行セレ
クタ（ＤＰＣ ＳＥＬ）４３０である。実行セレクタ４
３０からアドレス・バス３５２′上に出力されるアドレ
スはアーキテクチャ１００の現在の実行アドレス（ＤＰ
Ｃ）である。この実行アドレスは加算ユニット４３４へ
送られる。ライン３８０上に送出されたインクリメント
／サイズ制御信号は１から４までの命令インクリメント
値を指定しており、この値は加算ユニット４３４によっ
てセレクタ４３０から得たアドレスに加えられる。加算
器４３２が出力ラッチ機能を実行するたびに、インクリ
メントされた次の実行アドレスがアドレス・ライン４３
６を経て直接に実行セレクタ４３０に返され、次の命令
インクリメント・サイクルで使用される。
【００８５】初期実行アドレスとその後の全ての新しい
ストリーム・アドレスは、アドレスライン４４０を経由
して新ストリーム・レジスタ・ユニット４３８から得ら
れる。新ストリーム・レジスタ・ユニット４３８はプリ
フェッチ・セレクタ３９０からＰＦＰＣアドレス・バス
３７０を経由して送られてきた新しい現プリフェッチ・
アドレスを直接にアドレス・バス４４０に渡すことも、
後で使用するためにストアしておくこともできる。つま
り、プリフェッチＰＣ制御ユニット３６４が新しい仮想
アドレスからプリフェッチを開始することを判断した場
合は、新しいストリーム・アドレスは新ストリーム・レ
ジスタ・ユニット４３８によって一時的にストアされ
る。ＰＣ制御ユニット３６２は、プリフェッチと実行イ
ンクリメントの両サイクルに関与することによって、実
行アドレスが新命令ストリームを開始した制御フロー命
令に対応するプログラム実行箇所までに達するまで新ス
トリーム・アドレスを新ストリーム・レジスタ４３８に
置いておく。新ストリーム・アドレスはそのあと新スト
リーム・レジスタ・ユニット４３８から出力されて、実
行セレクタ４３０へ送られ、新命令ストリーム内の実行
アドレスを独立して生成することを開始する。
【００８６】本発明の好適実施例によれば、新ストリー
ム・レジスタ・ユニット４３８は２つの制御フロー命令
ターゲット・アドレスをバッファリングする機能を備え
ている。新ストリーム・アドレスを即時に取り出すこと
により、殆ど待ち時間がなく実行ＰＣ制御ユニット３６
６を現実行アドレス列の生成から新実行アドレス・スト
リーム列の生成に切り換えることができる。
【００８７】最後にＩＦ ＰＣセレクタ（ＩＦ ＰＣ
ＳＥＬ）４４２は最終的に現ＩＦ ＰＣアドレスをアドレ
ス・バス３５２上に送出してＩＥＵ１０４へ送るための
ものである。ＩＦ ＰＣセレクタ４４２への入力は実行
セレクタ４３０または新ストリーム・レジスタ・ユニッ
ト４３８から得た出力アドレスである。ほとんどの場
合、ＩＦ ＰＣセレクタ４４２はＰＣ制御ユニット３６
２の指示を受けて、実行セレクタ４３０から出力された
実行アドレスを選択する。しかし、新命令ストリームの
実行開始のために使用される新仮想アドレスへ切り替え
る際の待ち時間をさらに短縮するために、新ストリーム
・レジスタ・ユニット４３８からの選択したアドレスを
バイパスして、バス４４０経由で直接にＩＦ ＰＣセレ
クタ４４２へ送り、現ＩＦ ＰＣ実行アドレスとして得
ることができる。
【００８８】実行ＰＣ制御ユニット３６６は、全ての相
対ブランチ・ターゲット・アドレスを計算する機能を備
えている。現実行点アドレスと新ストリーム・レジスタ
・ユニット４３８から得たアドレスは、アドレス・バス
３５２′、４４０を経由して制御フロー・セレクタ（Ｃ
Ｆ ＰＣ）４４６に渡される。その結果、ＰＣ制御ユニ
ット３６２は大幅な柔軟性を持ってターゲット・アドレ
ス計算の基となる正確な初期アドレスを選択することが
できる。
【００８９】この初期アドレス、つまり、ベースアドレ
スはアドレス・バス４５４を経由してターゲット・アド
レスＡＬＵ４５０へ送られる。ターゲットＡＬＵ４５０
への入力となるもう１つの値は、制御フロー変位計算ユ
ニット４５２からバス４５８経由で送られてくる。相対
ブランチ命令は、アーキテクチャ１００の好適実施例に
よれば新相対ターゲット・アドレスを指定した即値モー
ド定数の形態をした変位値を含んでいる。制御フロー変
位計算ユニット４５２はＩデコード・ユニットのオペラ
ンド出力バス３１８から初めて得たオペランド変位値を
受け取る。最後に、オフセット・レジスタ値はライン４
５６を経由してターゲット・アドレスＡＬＵ４５０へ送
られる。オフセット・レジスタ４４８はＰＣ制御ユニッ
ト３６２から制御ライン３７８′を経由してオフセット
値を受け取る。オフセット値の大きさはアドレス・ライ
ン４５４上を送られるベース・アドレスから相対ターゲ
ット・アドレスを計算するときの現ブランチ命令のアド
レスまでのアドレス・オフセットに基づいてＰＣ制御ユ
ニット３６２によって判断される。つまり、ＰＣ制御ユ
ニット３６２は、ＩＦＩＦＯ制御ロジック・ユニット２
７２を制御することによって、現実行点アドレスの命令
（ＣＰ ＰＣによって要求された）とＩデコード・ユニ
ット２６２によって現在処理中の、従ってＰＣロジック
・ユニット２７０によって処理中の命令を分離している
命令の個数を追跡して、その命令のターゲット・アドレ
スを判断する。
【００９０】相対ターゲット・アドレスがターゲット・
アドレスＡＬＵ４５０によって計算されると、そのター
ゲット・アドレスはアドレス・バス３８２を通して、対
応するターゲット・レジスタ４１４に書き込まれる。
【００９１】２）ＰＣ制御アルゴリズムの詳細 １．メイン命令ストリームの処理：ＭＢＵＦ ＰＦｎＰ
Ｃ １．１ 次のメイン・フロープリフェッチ命令のアドレ
スはＭＢＵＦ ＰＦｎＰＣにストアされる １．２ 制御フロー命令がないときは、３２ビット・イ
ンクリメンタはＭＢＵＦ ＰＦｎＰＣに入っているアド
レス値を各プリフェッチ・サイクルごとに１６バイト
（ｘ１６）だけ調整する １．３ 無条件制御フロー命令がＩデコードされると、
命令セットに続いてフェッチされた全てのプリフェッチ
・データはフラッシュされ、ＭＢＵＦ ＰＦｎＰＣには
ターゲット・レジスタ・ユニット、ＰＦ ＰＣセレクタ
およびインクリメンタを通して、新しいメイン命令スト
リーム・アドレスがロードされる。新しいアドレスは新
ストリーム・レジスタにもストアされる １．３．１ 相対無条件制御フローのターゲット・アド
レスはＩＦＵが保持しているレジスタ・データからと制
御フロー命令の後に置かれたオペランド・データからＩ
ＦＵによって計算される １．３．２ 絶対無条件制御フローのターゲット・アド
レスはレジスタ基準値、ベース・レジスタ値、及びイン
デックス・レジスタ値からＩＥＵによって最終的に計算
される １．３．２．１ 命令プリフェッチ・サイクルは絶対ア
ドレス制御フロー命令に対してターゲット・アドレスが
ＩＥＵから返されるまで停止する。命令実行サイクルは
続行される １．４ 無条件制御フロー命令から得た次のメイン・フ
ロー・プリフェッチ命令のアドレスはバイパスされて、
ターゲット・アドレス・レジスタ・ユニット、ＰＦ＿Ｐ
Ｃセレクタおよびインクリメンタを経由して送られ、最
終的にＭＢＵＦ ＰＦｎＰＣにストアされ、プリフェッ
チは１．２から続けられる ２．プロシージャ命令ストリームの処理：ＥＢＵＦ Ｐ
ＦｎＰＣ ２．１ プロシージャ命令はメインまたはブランチ・タ
ーゲット命令ストリームの中でプリフェッチされる。タ
ーゲット・ストリームの中でフェッチされた場合は条件
付き制御フェッチ命令が解決され、プロシージャ命令が
ＭＢＵＦへ転送されるまでプロシージャ・ストリームの
プリフェッチを停止する。これにより、プロシージャ命
令ストリームに現れた条件付き制御フローを処理する際
にＴＢＵＦを使用できる ２．１．１ プロシージャ命令はプロシージャ命令スト
リームの中においてはならない。つまり、プロシージャ
命令はネストしてはならない。プロシージャ命令からリ
ターンすると、実行は主命令ストリームに戻る。ネスト
を可能にするためには、ネストしたプロシージャ命令か
ら別の専用リターンが必要である。アーキテクチャはこ
の種の命令を容易にサポートできるが、プロシージャ命
令をネストする機能があっても、アーキテクチャの性能
が向上する見込みはない ２．１．２ メイン命令ストリームにおいては、第１及
び第２条件付き制御フロー命令を含む命令セットを含ん
でいるプロシージャ命令ストリームは第１命令セットの
中の条件付き制御フロー命令が解決し、第２条件付き制
御フロー命令セットがＭＢＵＦへ転送されるまで第２条
件付き制御フロー命令セットに対してプリフェッチを停
止する ２．２ プロシージャ命令は、命令の即値モード・オペ
ランド・フィールドとして含まれている相対オフセット
によって、プロシージャ・ルーチンの開始アドレスを示
している ２．２．１ プロシージャ命令から得られたオフセット
値はＩＦＵに維持されているプロシージャ・ベース・ア
ドレス（ＰＢＲ）レジスタに入っている値と結合され
る。このＰＢＲレジスタは、特殊レジスタの移動命令が
実行されると、特殊アドレスおよびデータバスを通して
読み書き可能である ２．３ プロシージャ命令が現れると、次のメイン命令
ストリームＩＦ ＰＣアドレスはＤＰＣリターン・アド
レス・レジスタにストアされ、プロセッサ・ステータス
・レジスタ（ＰＳＲ）内のプロシージャ進行中ビット
（ｐｒｏｃｅｄｕｒｅ−ｉｎ−ｐｒｏｇｒｅｓｓ ｂｉ
ｔ）がセットされる ２．４ プロシージャ・ストリームの開始アドレスは、
ＰＢＲレジスタ（プロシージャ命令オペランド・オフセ
ット値を加えて）からＰＦ ＰＣセレクタへ送られる ２．５ プロシージャ・ストリームの開始アドレスは、
新ストリーム・レジスタ・ユニットとインクリメンタへ
同時に送られ、（ｘ１６）だけインクリメントする。イ
ンクリメントされたアドレスはそのあとＥＢＵＦＰＦｎ
ＰＣにストアされる ２．６ 制御フロー命令がないと、３２ビット・インク
リメンタは各プロシージャ命令プリフェッチ・サイクル
ごとにＥＢＵＦ ＰＦｎＰＣに入っているアドレス値
を、（ｘ１６）だけ調整する ２．７ 無条件制御フロー命令がＩデコードされると、
ブランチ命令のあとにフェッチされた全てのプリフェッ
チ・データはフラッシュされ、ＥＢＵＦ ＰＦｎＰＣに
は新しいプロシージャ命令ストリーム・アドレスがロー
ドされる ２．７．１ 相対無条件制御フロー命令のターゲット・
アドレスはＩＦＵに保持されているレジスタデータから
と制御フロー命令の即値モード・オペランド・フィール
ド内に入っているオペランド・データとからＩＦＵによ
って計算される ２．７．２ 絶対無条件ブランチのターゲット・アドレ
スはレジスタ基準値、ベース・レジスタ値およびインデ
ックス・レジスタ値からＩＥＵによって計算される ２．７．２．１ 命令プリフェッチ・サイクルは絶対ア
ドレス・ブランチに対してターゲット・アドレスがＩＥ
Ｕから返されるまで停止する。実行サイクルは続行され
る ２．８ 次のプロシージャ・プリフェッチ命令セットの
アドレスはＥＢＵＦＰＦｎＰＣにストアされプリフェッ
チは１．２から続けられる ２．９ プロシージャ命令からのリターンがＩデコード
されると、プリフェッチがｕＰＣレジスタにストアされ
ているアドレスから続けられ、そのあと（ｘ１６）だけ
インクリメントされ、あとでプリフェッチするためにＭ
ＢＵＦ ＰＦｎＰＣレジスタに返される ３ ブランチ命令ストリームの処理：ＴＢＵＦ ＰＦｎ
ＰＣ ３．１ ＭＢＵＦ命令ストリームの中の最初の命令セッ
トに現れた条件つき制御フロー命令がＩデコードされる
と、ターゲット・アドレスはそのターゲット・アドレス
が現アドレスに対する相対アドレスならばＩＦＵによっ
て絶対アドレスならばＩＥＵによって判断される ３．２ 「ブランチを行うバイアス」の場合： ３．２．１ ブランチが絶対アドレスに行われる場合は
ターゲット・アドレスがＩＥＵから返されるまで命令プ
リフェッチ・サイクルを停止する。実行サイクルは続行
される ３．２．２ ＰＦ＿ＰＣセレクタとインクリメンタを経
由して転送することによってブランチ・ターゲット・ア
ドレスをＴＢＵＦ ＰＦｎＰＣにロードする ３．２．３ ターゲット命令ストリームがプリフェッチ
されてＴＢＵＦに入れられたあとで実行するためにＩＦ
ＩＦＯに送られる。ＩＦＩＦＯとＴＢＵＦが一杯になる
と、プリフェッチを停止する ３．２．４ ３２ビット・インクリメンタは各プリフェ
ッチ・サイクルごとにＴＢＵＦ ＰＦｎＰＣに入ってい
るアドレス値を（ｘ１６）だけ調整する ３．２．５ ターゲット命令ストリーム内の２番目の命
令セットに現れた条件付き制御フロー命令がＩデコード
されるとプリフェッチ・オペレーションを、第１の
（主）セット内の全ての条件付きブランチ命令が解決さ
れるまで停止する（しかし、先に進んで、相対ターゲッ
ト・アドレスを計算しターゲット・レジスタにストアす
る） ３．２．６ 最初の命令セット内の条件付きブランチを
「行う」と解釈された場合： ３．２．６．１ ブランチのソースがプロシージャ進行
中ビットから判断されたＥＢＵＦ命令セットであったと
きはＭＢＵＦまたはＥＢＵＦに入っている最初の条件付
きフロー命令セットのあとに置かれた命令セットをフラ
ッシュする ３．２．６．２ プロシージャ進行中ビットの状態に基
づいて、ＴＢＵＦ ＰＦｎＰＣ値をＭＢＵＦ ＰＦｎＰ
ＣまたはＥＢＵＦへ転送する ３．２．６．３ プロシージャ進行中ビットの状態に基
づいて、プリフェッチしたＴＢＵＦ命令をＭＢＵＦまた
はＥＢＵＦへ転送する ３．２．６．４ ２番目の条件付きブランチ命令セット
がＩデコードされていなければ、プロシージャ進行中ビ
ットの状態に基づいて、ＭＢＵＦまたはＥＢＵＦプリフ
ェッチ・オペレーションを続行する ３．２．６．５ ２番目の条件付きブランチ命令がＩデ
コードされていれば、その命令の処理を開始する（ステ
ップ３．３．１へ進む） ３．２．７ 最初の条件付き命令セットの中の命令に対
する条件付き制御を「行わない」と解釈された場合： ３．２．７．１ ターゲット命令ストリームからの命令
セットと命令のＩＦＩＦＯとＩＥＵをフラッシュする ３．２．７．２ ＭＢＵＦまたはＥＢＵＦプリフェッチ
・オペレーションを続行する ３．３ 「ブランチが行われないバイアス」の場合： ３．３．１ 命令をプリフェッチしてＭＢＵＦに入れる
ことを停止する。実行サイクルを続ける ３．３．１．１ 最初の条件付き命令セットの中の条件
付き制御フロー命令が相対ならばターゲット・アドレス
を計算し、ターゲット・レジスタにストアする ３．３．１．２ 最初の条件付き命令セットの中の条件
付き制御フロー命令が絶対ならば、ＩＥＵがターゲット
・アドレスを計算して、そのアドレスをターゲット・レ
ジスタに返すまで待つ ３．３．１．３ ２番目の命令セットの中の条件付き制
御フロー命令のＩデコードが行われると、最初の条件付
き命令セットの中の条件付き制御フロー命令が解決され
るまでプリフェッチ・オペレーションを停止する ３．３．２ 最初の条件付きブランチのターゲット・ア
ドレスが計算されると、ＴＢＵＦ ＰＦｎＰＣにロード
し、メイン命令ストリームの実行と並行して命令をプリ
フェッチしてＴＢＵＦに入れることを開始する。ターゲ
ット命令セットはロードされない（したがって、ブラン
チ・ターゲット命令は最初の命令セット中の各条件付き
制御フロー命令が解決されたとき用意されている） ３．３．３ 最初のセットの中の条件つき制御フロー命
令が「行われる」と解釈された場合： ３．３．３．１ ブランチのソースがＥＢＵＦ命令スト
リームであるとプロシージャ進行中ビットの状態から判
断されると、ＭＢＵＦまたはＥＢＵＦをフラッシュし、
最初の条件付きブランチ命令セットのあとに置かれたメ
イン・ストリームからの命令のＩＦＩＦＯとＩＥＵをフ
ラッシュする ３．３．３．２ プロシージャ進行中ビットの状態から
判断した通りに、ＴＢＵＦ ＰＦｎＰＣ値をＭＢＵＦ
ＰＦｎＰＣまたはＥＢＵＦへ転送する ３．３．３．３ プロシージャ進行中ビットの状態から
判断した通りに、プリフェッチしたＴＢＵＦ命令をＭＢ
ＵＦまたはＥＢＵＦへ転送する ３．３．３．４ プロシージャ進行中ビットの状態から
判断した通りに、ＭＢＵＦまたはＥＢＵＦプリフェッチ
・オペレーションを続行する ３．３．４ 最初のセット内の条件付き制御フロー命令
が「行われない」と解析された場合： ３．３．４．１ ターゲット命令ストリームからの命令
セットのＴＢＵＦをフラッシュする ３．３．４．２ ２番目の条件付きブランチ命令がＩデ
コードされなかった場合は、プロシージャ進行中ビット
の状態から判断した通りに、ＭＢＵＦまたはＥＢＵＦプ
リフェッチ・オペレーションを続ける ３．３．４．３ ２番目の条件付きブランチ命令がＩデ
コードされた場合は、その命令の処理を開始する（ステ
ップ３．４．１へ進む） ４ 割り込み、例外およびトラップ命令 ４．１ トラップは広義には次のものからなる ４．１．１ ハードウェア割り込み ４．１．１．１ 非同期（外部）発生事象、内部または
外部 ４．１．１．２ いつでも発生し、持続する ４．１．１．３ アトミック（通常）命令間で優先順に
サービスを受け、プロシージャ命令を一時中止する ４．１．１．４ 割り込みハンドラの開始アドレスはト
ラップ・ハンドラ入り口点の事前定義テーブルまでのベ
クトル番号オフセットとして判断される ４．１．２ ソフトウェア・トラップ命令 ４．１．２．１ 非同期（外部）発生命令 ４．１．２．２ 例外として実行されるソフトウェア命
令 ４．１．２．３ トラップ・ハンドラの開始アドレス
は、ＴＢＲまたはＦＴＢレジスタにストアされたベース
・アドレス値と結合されたトラップ番号オフセットから
判断される ４．１．３ 例外 ４．１．３．１ 命令と同期して発生する事象 ４．１．３．２ 命令の実行時に処理される ４．１．３．３ 例外の結果により、期待された命令と
すべての後続実行命令はキャンセルされる ４．１．３．４ 例外ハンドラの開始アドレスは、トラ
ップ・ハンドラ入り口点の事前定義テーブルまでのトラ
ップ番号オフセットから判断される ４．２ トラップ命令ストリーム・オペレーションはそ
のとき実行中の命令ストリームとインラインで実行され
る ４．３ トラップ処理ルーチンが次の割り込み可能トラ
ップの前にｘＰＣアドレスをセーブすることを条件に、
トラップはネストが可能である。そうしないと、現トラ
ップ・オペレーションの完了前にトラップが現れると、
マシンの状態が壊れることになる ５ トラップ命令ストリームの処理：ｘＰＣ ５．１ トラップが現れた時： ５．１．１ 非同期割り込みが起こると、そのとき実行
中の命令は一時中断される ５．１．２ 同期例外が起こると、例外を起こした命令
が実行されるとトラップが処理される ５．２ トラップが処理されたとき： ５．２．１ 割り込みは禁止される ５．２．２ 現在のＩＦ ＰＣアドレスはｘＰＣトラッ
プ状態リターン・アドレス・レジスタにストアされる ５．２．３ ＩＦ ＰＣアドレスとそのあとのアドレス
にあるＩＦＩＦＯとＭＢＵＦプリフェッチ・バッファは
フラッシュされる ５．２．４ アドレスＩＦ ＰＣと、そのあとのアドレ
スの実行された命令と、その命令の結果はＩＥＵからフ
ラッシュされる ５．２．５ ＭＢＵＦ ＰＦｎＰＣに、トラップ・ハン
ドラ・ルーチンのアドレスがロードされる ５．２．５．１ トラップのソースは特殊レジスタ群に
入っているトラップ番号によって判断されたトラップ・
タイプに応じてＴＢＲまたはＦＴＢレジスタをアドレス
指定している ５．２．６ 命令がプリフェッチされ、通常通りに実行
するためにＩＦＩＦＯに入れられる ５．２．７ トラップ・ルーチンの命令がそのあと実行
される ５．２．７．１ トラップ処理ルーチンはｘＰＣアドレ
スを所定のロケーションにセーブする機能を備え、割り
込みを再び可能にする。ｘＰＣレジスタは特殊レジスタ
移動命令で、および特殊レジスタ・アドレスとデータ・
バスを通して読み書きされる ５．２．８ トラップ命令からのリターンを実行するこ
とによってトラップ状態から抜け出る必要がある ５．２．８．１ 以前にセーブしていた時はｘＰＣアド
レスをその事前定義ロケーションから復元してからトラ
ップ命令からのリターンを実行する必要がある ５．３ トラップ命令からのリターンが実行されたと
き： ５．３．１ 割り込みが可能にされる ５．３．２ プロシージャ進行中ビットの状態から判断
したとおりに、ｘＰＣアドレスが現在の命令ストリーム
・レジスタＭＢＵＦまたはＥＢＵＦ ＰＦｎＰＣに戻さ
れ、プリフェッチがそのアドレスから続行される ５．３．３ ｘＰＣアドレスが新ストリーム・レジスタ
を通してＩＦＰＣレジスタに復元される。
【００９２】Ｅ）割り込みおよび例外の処理 １）概要 割り込みと例外は、それらが可能にされている限り、プ
ロセッサがメイン命令ストリームから実行されている
か、プロシージャ命令ストリームから実行されている
か、プロシージャ命令ストリームから実行されているか
に関係なく処理される。割り込みと例外は優先順にサー
ビスが受けられ、クリアされるまで持続している。トラ
ップ・ハンドラの開始アドレスは下述するように、トラ
ップ・ハンドラの事前定義テーブルまでのベクトル番号
オフセットとして判断される。
【００９３】割り込みと例外は、本実施例では基本的に
２つのタイプがある。すなわち、命令ストリームの中の
特定の命令と同期して引き起こされるものと、命令スト
リームの中の特定の命令と非同期に引き起こされるもの
である。割り込み、例外、トラップおよびフォールト
（ｆａｕｌｔ）の用語は、本明細書では相互に使い分け
て用いられている。非同期割り込みは、命令ストリーム
と同期して動作していない、オン・チップまたはオフ・
チップのハードウエアによって引き起こされる。例え
ば、オン・チップ・タイマ／カウンタによって引き起こ
される割り込みは、オフ・チップから引き起こされるハ
ードウエア割り込みやマスク不能割り込み（ｎｏｎ−ｍ
ａｓｋａｂｌｅ ｉｎｔｅｒｒｕｐｔ）（ＮＭＩ）と同
じように、非同期である。非同期割り込みが引き起こさ
れると、プロセッサ・コンテキストが凍結され（ｆｒｏ
ｚｅｎ）、すべてのトラップが割り込み禁止され、ある
種のプロセッサ状況情報がストアされ、プロセッサは受
け取った特定の割り込みに対応する割り込みハンドラに
ベクトルを向ける。割り込みハンドラがその処理を完了
すると、プログラム実行は割り込み発生時に実行中であ
ったストリームの中の最後に完了した命令のあとに置か
れた命令から続けられる。
【００９４】同期例外とは、命令ストリームの中の命令
と同期して引き起こされる例外である。これらの例外は
特定の命令に関連して引き起こされ、問題の命令が実行
されるまで保留される。好適実施例では、同期例外はプ
リフェッチ時、命令デコード時、または命令実行時に引
き起こされる。プリフェッチ例外には、例えばＴＬＢ不
一致、その他のＶＭＵ例外がある。デコード例外は、例
えばデコード中の命令が違法命令であるか、プロセッサ
の現特権レベル（ｐｒｉｖｉｌｅｇｅ ｌｅｖｅｌ）に
一致していないと引き起こされる。実行例外は、例えば
ゼロによる除算といった算術演算エラーが原因で引き起
こされる。これらの例外が起こると、好適実施例では例
外を引き起こした特定命令と例外とを対応づけ、その命
令が退避（ｒｅｔｉｒｅ）されるときまでその状態が維
持される。その時点で、以前に完了した命令がすべて退
避され、例外を引き起こした命令からの試行的結果があ
れば、試行的に実行された後続の命令の試行的結果と同
じようにフラッシュされる。そのあと、その命令で引き
起こされた最高優先度例外に対応する例外ハンドラに制
御が渡される。
【００９５】ソフトウェア・トラップ命令はＣＦ ＤＥ
Ｔ２７４（図２）によってＩデコード・ステージで検出
され、無条件コール命令その他の同期トラップと同じよ
うに処理される。つまり、ターゲット・アドレスが計算
され、プリフェッチはそのときのプリフェッチ待ち行列
（ＥＢＵＦまたはＭＢＵＦ）まで続けられる。これと同
時に、その例外は命令と対応づけられて記録され、命令
が退避されるとき処理される。他のタイプの同期例外は
すべて、例外を引き起こした特定命令と対応づけられて
記録され、累積されるだけで実行時に処理される。
【００９６】２）非同期割り込み：非同期割り込みは、
割り込みライン２９２を通してＰＣロジック・ユニット
２７０に通知される。図３に示すように、これらのライ
ンはＰＣロジック・ユニット２７０内の割り込みロジッ
ク・ユニット３６３に通知するためのもので、ＮＭＩラ
イン、ＩＲＱラインおよび１組の割り込みレベル・ライ
ン（ＬＶＬ）からなっている。ＮＭＩラインはマスク不
能割り込みを通知し、外部ソースを起点としている。こ
れは、ハードウエア・リセットを除き最高優先度割り込
みである。ＩＲＱラインも外部ソースを起点としてお
り、外部デバイスがハードウエア割り込みをいつ要求し
たかを通知する。好適実施例では、外部から起こされる
ハードウエア割り込みは最高３２個までユーザが定義す
ることができ、割り込みを要求した特定外部デバイスは
割り込みレベル・ライン（ＬＶＬ）上に割り込み番号
（０−３１）を送出する。メモリ・エラー・ラインはＭ
ＣＵ１１０によってアクティベート（活性化）され、様
々な種類のメモリ・エラーを通知する。その他の非同期
割り込みライン（図示せず）も割り込みロジック・ユニ
ット３６３に通知するために設けられている。これらに
は、タイマ／カウンタ割り込み、メモリ入出力（Ｉ／
Ｏ）エラー割り込み、マシン・チェック割り込み、およ
びパフォーマンス・モニタ割り込みを要求するためのラ
インがある。
【００９７】非同期割り込みの各々は下述する同期例外
と同様に対応する事前定義トラップ番号が関連付けられ
ている。これらのトラップ番号は３２個が３２個のハー
ドウエア割り込みレベルと関連付けられている。これら
のトラップ番号のテーブルは割り込みロジック・ユニッ
ト３６３に維持されている。一般にトラップ番号が大き
くなると、トラップの優先度が高くなる。
【００９８】非同期割り込みの一つが割り込みロジック
・ユニット３６３に通知されると、割り込み制御ユニッ
ト３６３は割り込み要求をＩＮＴ ＲＥＱ／ＡＣＫライ
ン３４０を経由してＩＥＵ１０４へ送出する。また、割
り込み制御ユニット３６３はプリフェッチ一時中止信号
をライン３４３を経由してＰＣ制御ユニット３６２へ送
信し、ＰＣ制御ユニット３６２に命令をプリフェッチす
ることを中止させる。ＩＥＵ１０４はそのときの実行中
の命令を全てキャンセルし、すべての試行的結果を中止
するか、一部またはすべての命令を完了させる。好適実
施例では、そのとき実行中の命令をすべてキャンセルす
ることによって、非同期割り込みに対する応答を高速化
している。いずれの場合も、実行ＰＣ制御ユニット３６
６内のＤＰＣは、ＩＥＵ１０４が割り込みの受信を確認
する前に、最後に完了し、退避された命令に対応するよ
うに更新される。プリフェッチされて、ＭＢＵＦ、ＥＢ
ＵＦ、ＴＢＵＦおよびＩＦＩＦＯ２６４に置かれている
他の命令もすべてキャンセルされる。
【００９９】ＩＥＵ１０４は割り込みハンドラから割り
込みを受け取る準備状態にあるときだけ、割り込み受信
確認信号をＩＮＴ ＲＥＱ／ＡＣＫライン３４０を経由
して、割り込み制御ユニット３６３へ送り返す。この信
号を受け取ると、割り込み制御ユニット３６３は、以下
で説明するように、該当するトラップ・ハンドラにディ
スパッチする。
【０１００】３）同期例外 同期例外の場合は、割り込み制御ユニット３６３は各命
令セットごとに４個が１組の内部例外ビット（図示せ
ず）をもっており、各ビットはセット内の各命令に対応
づけられている。割り込み制御ユニット３６３は各命令
で見つかったとき、通知するトラップ番号も維持してい
る。
【０１０１】特定の命令セットがプリフェッチされてい
る途中で、ＶＭＵがＴＬＢ不一致または別のＶＭＵ例外
を通知するとこの情報はＰＣロジック・ユニット２７０
へ、特に割り込み制御ユニット３６３へＶＭＵ制御ライ
ン３３２、３３４を経由して送られる。割り込み制御ユ
ニット３６３は、この信号を受信すると、以後のプリフ
ェッチを一時中止するようにライン３４３を経由して、
ＰＣ制御ユニット３６２に通知する。これと同時に、割
り込み制御ユニット３６３は、命令セットが送られる先
のプリフェッチ・バッファに関連するＶＭ Ｍｉｓｓま
たはＶＭ Ｅｘｃｐビットのどちらか該当する方をセッ
トする。そのあと、割り込み制御ユニット３６３は命令
セットの中の命令のどれも有効でないので、その命令セ
ットに対応する４個の内部例外標識ビットを全部セット
し、問題を起こした命令セットの中の４命令の各々に対
応して受信した特定例外のトラップ番号をストアする。
問題のある命令より前の命令のシフトと実行は、問題の
命令セットがＩＦＩＦＯ２６４内で最低レベルに達する
まで通常通りに続行される。
【０１０２】同様に、プリフェッチ・バッファ２６０、
Ｉデコート・ユニット２６２またはＩＦＩＦＯ２６４を
通して命令をシフトしている途中で他の同期例外が検出
されると、この情報も割り込み制御ユニット３６３へ送
られ、ユニット３６３は例外を引き起こした命令に対応
する内部例外標識ビットをセットし、その例外に対応す
るトラップ番号をストアする。プリフェッチ同期例外の
場合と同じように、問題を起こした命令より前の命令の
シフトと実行は、問題の命令セットがＩＦＩＦＯ２６４
内で最低レベルに達するまで通常通りに続行される。
【０１０３】好適実施例では、プリフェッチ・バッファ
２６０、Ｉデコード・ユニット２６２またはＩＦＩＦＯ
２６４を通して命令をシフトしている途中で検出される
例外は、ソフトウェア・トラップ命令の１タイプだけで
ある。ソフトウェア・トラップ命令は、ＣＦ＿ＤＥＴユ
ニット２７４によってＩデコード・ステージで検出され
る。一部の実施例では他の形態の同期例外がＩデコード
・ステージで検出されるが、他の同期例外の検出は、命
令が実行ユニット１０４に到着するまで待つようにする
のが好ましい。このようにすれば、特権命令を処理する
と起こるようなある種の例外が、命令が実効的に順序内
で実行される前に変化する恐れのあるプロセッサ状態に
基づいて通知されるのが防止される。違法命令のよう
に、プロセッサ状態に左右されない例外はＩデコード・
ステージで検出可能であるが、すべての実行前同期例外
（ＶＭＵ例外は別として）を同じロジックで検出するよ
うにすれば、最低限のハードウエアですむことになる。
また、そのような例外の処理は時間を重視することがめ
ったにないので、命令が実行ユニット１０４に届くまで
の待ちによる時間浪費もない。
【０１０４】上述したように、ソフトウェア・トラップ
命令は、ＣＦ ＤＥＴユニット２７４によってＩデコー
ド・ステージで検出される。割り込みロジック・ユニッ
ト３６３内のその命令に対応する内部例外標識ビットは
セットされ、０から１２７までの番号で、ソフトウェア
・トラップ命令の即値モード・フィールドに指定できる
ソフトウェア・トラップ番号はトラップ命令に対応付け
られてストアされる。しかし、プリフェッチ同期例外と
異なり、ソフトウェア・トラップは制御フロー命令だけ
でなく、同期例外としても扱われるので、割り込み制御
ユニット３６３は、ソフトウェア・トラップ命令が検出
されたときプリフェッチを一時中止するようにＰＣ制御
ユニット３６２に通知しない。その代わりに、命令がＩ
ＦＩＦＯ２６４を通してシフトされるのと同時にＩＦＵ
１０２はトラップ・ハンドラをプリフェッチしてＭＢＵ
Ｆ命令ストリーム・バッファに入れる。
【０１０５】命令セットがＩＦＩＦＯ２６４の最低レベ
ルまで達すると、割り込みロジック・ユニット３６３は
その命令セットの例外標識ビットを４ビット・ベクトル
としてＳＹＮＣＨ ＩＮＴ ＩＮＦＯライン３４１経由
でＩＥＵ１０４へ送り、命令セットの中で同期例外の発
生源とすでに判断されていた命令があれば、どの命令で
あるかを通知する。ＩＥＵ１０４は即時に応答しない
で、命令セットの中の全ての命令が通常の方法でスケジ
ュールされるようにする。整数算術演算例外と言った別
の例外は、実行時に引き起こされる場合がある。特権命
令が実行されたために起こる例外のように、マシンの現
在状態に左右される例外もこの時点で検出され、マシン
の状態が命令ストリーム内の以前の全ての命令に対して
最新となるようにするために、ＰＳＲに影響を与える可
能性のあるすべての命令（特殊な移動やトラップ命令か
らのリターンなど）は強制的に順序内で実行される。な
んらかの同期命令の発生源となった命令が退避される直
前にあるときだけ、例外が起こったことが割り込みロジ
ック・ユニット３６３に通知される。
【０１０６】ＩＥＵ１０４は試行的に実行され、同期例
外を引き起こした最初の命令に先行する命令に現れた全
ての命令を退避し、試行的に実行され、命令ストリーム
にそのあとに現れた命令からの試行的結果をフラッシュ
する。例外を引き起こした特定の命令は、トラップから
戻ると再実行されるのが普通であるので、この命令もフ
ラッシュされる。そのあと、実行ＰＣ制御ユニット３６
６内のＩＦ ＰＣは実際に退避された最後の命令に対応
するように更新され、例外が割り込み制御ユニット３６
３に通知される。
【０１０７】例外の発生源である命令が退避されると、
ＩＥＵ１０４は退避される命令セット（レジスタ２２
４）の中に同期例外を起こした命令があれば、どの命令
であるかを示した新しい４ビット・ベクトルを命令セッ
ト内の最初の例外の発生源を示した情報と一緒に、ＳＹ
ＮＣＨ ＩＮＴ ＩＮＦＯライン３４１を経由して割り
込みロジック・ユニット３６３に返却する。ＩＥＵ１０
４から返却される４ビット例外ベクトルに入っている情
報は、割り込みロジック・ユニット３６３からＩＥＵ１
０４に渡された４ビット例外ベクトルとＩＥＵ１０４で
引き起こされた例外を累積したものである。プリフェッ
チまたはＩデコード時に検出された例外が原因で割り込
み制御ユニット３６３にすでにストアされている情報が
あれば、その情報と一緒にＩＥＵ１０４から割り込み制
御ユニット３６３に返却される情報の残余部分は、割り
込み制御ユニット３６３が最高優先度同期例外の内容と
そのトラップ番号を判断するのに十分である。 ４）ハンドラ・ディスパッチとリターン：割り込み受信
確認信号がライン３４０経由でＩＥＵから受信される
か、あるいはゼロ以外の例外ベクトルがライン３４１経
由で受信された後、現ＤＰＣがリターン・アドレスとし
て特殊レジスタ４１２（図４）の一つであるｘＰＣレジ
スタに一時的にストアされる。現プロセッサ状態レジス
タ（ＰＳＲ）は先のＰＳＲ（ＰＰＳＲ）レジスタにもス
トアされ、そして現状態比較レジスタ（ＣＳＲ）が特殊
レジスタ４１２の中の旧状態比較レジスタ（ＰＣＳＲ）
にセーブされる。
【０１０８】トラップ・ハンドラのアドレスはトラップ
・ベース・レジスタ・アドレスにオフセットを加えたも
のとして計算される。ＰＣロジック・ユニット２７０は
トラップ用に２つのベースレジスタを持ち、これらは共
に特殊レジスタ４１２（図４）の一部であり、以前に実
行された特殊移動命令によって初期化される。大部分の
トラップでは、ハンドラのアドレスを計算するために使
用されるベース・レジスタはトラップ・ベース・レジス
タＴＢＲである。
【０１０９】割り込み制御ユニット３６３は、現在保留
中の最高優先度割り込みまたは例外を判断し、索引（ｌ
ｏｏｋ−ｕｐ）テーブルを通して、それに関連付けられ
たトラップ番号を判断する。これは、選択したベース・
レジスタまでのオフセットとして、１組のＩＮＴ ＯＦ
ＦＳＥＴライン３７３を経由してプリフェッチＰＣ制御
ユニット３６４へ渡される。ベクトル・アドレスは、オ
フセット・ビットを下位ビットとしてＴＢＲレジスタか
ら得た上位ビットに連結するだけで求められるという利
点がある。このため、加算器の遅延が防止される。（本
明細書では２′ビットとはｉ′番目のビットのことであ
る。）例えばトラップの番号が０から２５５までで、こ
れを８ビット値で表すと、ハンドラ・アドレスは８ビッ
ト・トラップ番号を２２ビットとＴＢＲストア値の最後
に連結すると求められる。トラップ番号に２桁の下位ビ
ットを付加すると、トラップ・ハンドラ・アドレスは常
にワード境界上に置かれることになる。このようにして
作られた連結ハンドラ・アドレスは入力３７３の一つと
してプリフェッチ・セレクタＰＦ ＰＣ Ｓｅｌ３９０
（図４）へ送られ、次のアドレスとして選択され、そこ
から命令がプリフェッチされる。ＴＢＲレジスタを使用
したトラップのベクトル・ハンドラ・アドレスは全て１
ワードだけ離れている。したがって、トラップ・ハンド
ラ・アドレスにある命令は、長くなったトラップ処理ル
ーチンへの予備的ブランチ命令でなければならない。し
かし、トラップにはシステム・パフォーマンスの低下を
防止するために、その扱いに注意が必要なものがいくつ
かある。例えばＴＬＢトラップは高速に実行させる必要
がある。そのような理由から、好適実施例では、予備的
ブランチの費用を払わないで、小型のトラップ・ハンド
ラを呼び出せるようにした高速トラップ・メカニズムが
組み込まれている。さらに、高速トラップ・ハンドラは
メモリにも、例えば、オン・チップＲＯＭにも独立に配
置させることができるので、ＲＡＭの位置（ロケーショ
ン）に関連するメモリ・システム問題がなくなる。
【０１１０】好適実施例では、高速トラップとなるトラ
ップは上述したＶＭＵ例外だけである。高速トラップの
番号は他のトラップと区別され、０〜７の範囲になって
いる。しかし、優先度はＭＭＵ例外と同じである。割り
込み制御ユニット３６３は、高速トラップがそのとき保
留中の最高優先度であると認めると、特殊レジスタ（Ｆ
ＴＢ）から高速トラップ・ベース・レジスタ（ＦＴＢ）
を選択し、トラップ・オフセットと結合するためにライ
ン４１６上に送出する。ライン３７３′経由でプリフェ
ッチ・セレクタＰＦ＿ＰＣ＿Ｓｅｌ３９０へ送られた結
果のベクトル・アドレスはＦＴＢレジスタからの上位２
２ビットを連結したもので、そのあとに高速トラップ番
号を表した３ビットが続き、そのあとに７個のゼロ・ビ
ットが続いている。したがって、各高速トラップ・アド
レスは１２８バイト、つまり３２ワードだけ離れてい
る。呼び出されると、プロセッサは開始ワードへブラン
チし、ブロックまたはそこからでたブランチ内でプログ
ラムを実行させる。
【０１１１】３２個またはそれ以下の命令で実現できる
標準的なＴＬＢ処理ルーチンのような小さなプログラム
の実行は、実際の実行処理ルーチンへの予備的ブランチ
が回避されるので、通常のトラップよりも高速化され
る。
【０１１２】好適実施例では、すべての命令は同じ４バ
イト長になっているが（つまり、４つのアドレス・ロケ
ーションを占有する）、注目すべきことは命令が可変長
になったマイクロプロセッサでも高速トラップ・メカニ
ズムが利用できることである。この場合、高速トラップ
・ベクトル・アドレス間には、マイクロプロセッサで使
用できる最短長の命令を少なくとも２つ、好ましくは３
２個の平均サイズ命令を受け入れるだけの十分なスペー
スが設けられることは勿論である。勿論、マイクロプロ
セッサがトラップからのリターン命令を備えている場合
には、ベクトル・アドレス間にはハンドラ内の少なくと
も１つの他の命令をその命令におけるだけの十分なスペ
ースを設けておく必要がある。
【０１１３】また、トラップ・ハンドラへディスパッチ
すると、プロセッサはカーネル・モードと割り込み状態
に入る。これと並行して状態比較レジスタ（ＣＳＲ）の
コピーが以前のキャリー状態レジスタ（ＰＣＳＲ）に置
かれ、ＰＳＲのコピーが以前のＰＳＲ（ＰＰＳＲ）にス
トアされる。カーネルと割り込み状態モードはプロセッ
サ状況レジスタ（ＰＳＲ）内のビットで表される。現Ｐ
ＳＲの割り込み状態ビットがセットされるとシャドウ・
レジスタまたはトラップ・レジスタＲＴ〔２４〕〜ＲＴ
〔３１〕が上述および図７（ｂ）に示すように見えるよ
うになる。割り込みハンドラは新しいモードをＰＳＲに
書込むだけでカーネル・モードから出ることができる
が、割り込み状態から出るためには、トラップからのリ
ターン（ＲＴＴ）命令を実行する方法だけが唯一の方法
である。
【０１１４】ＩＥＵ１０４がＲＴＴ命令を実行すると、
ＰＣＳＲは、ＣＳＲレジスタに復元され、ＰＰＳＲレジ
スタはＰＳＲレジスタに復元されるので、ＰＳＲ内の割
り込み状態ビットは自動的にクリアされる。ＰＦ ＰＣ
ＳＥＬセレクタ３９０は特殊レジスタ・セット４１２
の中の特殊レジスタｘＰＣを次にそこからプリフェッチ
するアドレスとして選択する。ｘＰＣはインクリメンタ
３９４とバス３９６を通してＭＢＵＦ ＰＦｎＰＣまた
はＥＢＵＦ ＰＦｎＰＣのどららか該当する方に復元さ
れる。ｘＰＣをＥＢＵＦ ＰＦｎＰＣに復元すべきか、
またはＭＢＵＦＰＦｎＰＣに復元すべきかの判断は、復
元された後のＰＳＲの「プロシージャ進行中」ビットに
したがって行われる。
【０１１５】注目すべきことは、プロセッサはトラップ
とプロシージャ命令の両方のリターン・アドレスをスト
アするのに同じ特殊レジスタｘＰＣを使用しないことで
ある。トラップのリターン・アドレスは上述したように
特殊レジスタｘＰＣにストアされるが、プロシージャ命
令のあとリターンする先のアドレスは別の特殊レジスタ
ｕＰＣにストアされる。したがって、割り込み状態は、
プロセッサが、プロシージャ命令で呼び出されたエミュ
レーション・ストリームを実行している間でも、使用可
能のままになっている。他方、例外処理ルーチンはエミ
ュレーション・ストリームが完了した後、例外ハンドラ
へ戻るためのアドレスをストアする特殊レジスタがない
ので、いずれのプロシージャ命令をも含んでいてはなら
ない。 ５）ネスト：ある種のプロセッサ状況情報は、トラップ
・ハンドラ、特にＣＳＲ、ＰＳＲ、リターンＰＣおよび
ある意味では“Ａ”レジスタ・セットｒａ〔２４〕〜ｒ
ａ〔３１〕へディスパッチするとき自動的にバックアッ
プが取られるが、他のコンテキスト情報は保護されてい
ない。例えば浮動小数点状況レジスタ（ＦＳＲ）の内容
は自動的にバックアップがとられない。トラップ・ハン
ドラがこれらのレジスタを変更するためには、独自のバ
ックアップを実行しなければならない。
【０１１６】トラップ・ハンドラへディスパッチすると
き自動的に行われるバックアップが制限されているため
に、トラップのネストは自動的に行われない。トラップ
・ハンドラは必要とするレジスタのバックアップをと
り、割り込み条件をクリアし、トラップ処理のために必
要な情報をシステム・レジスタから読取り、その情報を
適当に処理する必要がある。割り込みは、トラップ・ハ
ンドラへディスパッチすると自動的に禁止される。処理
を終えると、ハンドラはバックアップをとったレジスタ
を復元し、再び割り込みを可能にし、ＲＴＴ命令を実行
して割り込みから戻ることができる。
【０１１７】ネストされたトラップを可能にするには、
トラップ・ハンドラを第１部分と第２部分に分割する必
要がある。第１部分では、割り込みが禁止されている間
に、特殊レジスタ移動命令を使用してｘＰＣをコピー
し、トラップ・ハンドラが維持しているスタック上にプ
ッシュしておく必要がある。次に、特殊レジスタ移動命
令を使用して、トラップ・ハンドラの第２部分の先頭の
アドレスをｘＰＣに移し、トラップからのリターン命令
（ＲＴＴ）を実行する必要がある。ＲＴＴは割り込み状
態を取り除き（ＰＰＳＲをＰＳＲに復元することによっ
て）、制御をｘＰＣ内のアドレスに移す。ｘＰＣには、
ハンドラの第２部分のアドレスが入っている。第２部分
はこの時点で割り込みを可能にして、割り込み可能モー
ドで例外の処理を続けることができる。注目すべきこと
は、シャドウ・レジスタＲＴ〔２４〕〜ＲＴ〔３１〕は
このハンドラの第１部分でのみ見ることができ、第２部
分では見えないことである。したがって、第２部分では
ハンドラは“Ａ”レジスタ値がハンドラによって変更さ
れる可能性がある場合には、その値を予約しておく必要
がある。トラップ処理ルーチンは終わったときは、バッ
クアップにとったレジスタを全て復元し、元のｘＰＣを
トラップ・ハンドラ・スタップからポップし、それを特
殊レジスタ移動命令を使用してｘＰＣ特殊レジスタに戻
して、別のＲＴＴを実行する必要がある。これにより、
制御はメインまたはエミュレーション命令ストリームの
中の該当命令に返される。 ６）トラップ一覧表：次の表Ｉは、好適実施例で認識さ
れるトラップのトラップ番号、優先度および処理モード
を示すものである。
【０１１８】 表Ｉ ────────────────────────────────── トラップ番号 処理モード 同期 トラップ名 ０−１２７ 通常 同期 トラップ命令 １２８ 通常 同期 ＦＰ例外 １２９ 通常 同期 整数算術演算例外 １３０ 通常 同期 ＭＭＵ（ＴＬＢ不一致または 修正を除く） １３５ 通常 同期 不整列メモリアドレス １３６ 通常 同期 違法命令 １３７ 通常 同期 特権命令 １３８ 通常 同期 デバッグ例外 １４４ 通常 非同期 性能モニタ １４５ 通常 非同期 タイマ／カウンタ １４６ 通常 非同期 メモリＩ／Ｏエラー １６０ー１９１ 通常 非同期 ハードウェア割込み １９２ー２５３ 予約 ２５４ 通常 非同期 マシン・チェック ２５５ 通常 非同期 ＮＭＩ ０ 高速トラップ 同期 高速ＭＭＵ ＴＬＢ不一致 １ 高速トラップ 同期 高速ＭＭＵ ＴＬＢ修正 ２ー３ 高速トラップ 同期 高速（予約） ４ー７ 高速トラップ 同期 高速（予約） ─────────────────────────────────── ＩＩＩ．命令実行ユニット 図５はＩＥＵ１０４の制御経路部分とデータ経路部分を
示したものである。主要データ経路は、ＩＦＵ１０２か
らの命令／オペランド・データ・バスを始端としてい
る。データ・バスとして、即値オペランドはオペランド
位置合わせユニット４７０へ送られ、レジスタ・ファイ
ル（ＲＥＧ ＡＲＲＡＹ）４７２に渡される。レジスタ
・データはレジスタ・ファイル４７２からバイパス・ユ
ニット４７４を通って、レジスタ・ファイル出力バス４
７６を経由し、分配バス４８０を経由して機能計算エレ
メント（ＦＵO-n ）の並列配列へ送られる。機能ユニッ
ト４７８O-n によって生成されたデータは出力バス４８
２を経由して、バイパス・ユニット４７４またはレジス
タ配列４７２または両方へ送り返される。
【０１１９】ロード／ストア・ユニット４８４によって
ＩＥＵ１０４のデータ経路部分が完成される。ロード／
ストア・ユニット４８４はＩＥＵ１０４とＣＣＵ１０６
間のデータ転送の管理を担当する。具体的には、ＣＣＵ
１０６のデータ用キャッシュ１３４から取り出したロー
ド・データはロード／ストア・ユニット４８４によって
ロード・データ・バス４８６を経由してレジスタ配列４
７２へ転送される。ＣＣＵ１０６のデータ用キャッシュ
にストアされるデータは機能ユニットの分配バス４８０
から受信される。
【０１２０】ＩＥＵ１０４の制御経路部分はＩＥＵデー
タ経路を通る情報の送出、管理、およびその処理を行う
ことを担当する。本発明の好適実施例では、ＩＥＵ制御
経路は複数の命令の並行実行を管理する機能を備え、Ｉ
ＥＵデータ経路はＩＥＵ１０４のほぼすべてのデータ経
路エレメント間の複数のデータ転送を独立して行う機能
を備えている。ＩＥＵ制御経路は命令／オペランド・バ
ス１２４を経由して命令を受信すると、それに応じて動
作する。具体的には命令セットはＥデコード・ユニット
４９０によって受信される。本発明の好適実施例では、
Ｅデコード・ユニット４９０はＩＦＩＦＯマスタ・レジ
スタ２１６、２２４に保持されている両方の命令セット
を受信して、デコードする。８命令すべてのデコードの
結果は、キャリー・チェッカ（ＣＲＹ ＣＨＫＲ）ユニ
ット４９２、依存性チェッカ（ＤＥＰ ＣＨＫＲ）ユニ
ット４９４、レジスタ改名ユニット（ＲＥＧ ＲＥＮＡ
ＭＥ）４９６、命令発行（ＩＳＳＵＥＲ）ユニット４９
８、および退避制御ユニット（ＲＥＴＩＲＥ ＣＬＴ）
５００へ送られる。
【０１２１】キャリー・チェッカ・ユニット４９２はＥ
デコード・ユニット４９０から制御ライン５０２を経由
して、係属中の保留されている８命令に関するデコード
化情報を受信する。キャリー・チェッカ４９２の機能
は、保留されている命令のうち、プロセッサ状況ワード
のキャリー・ビットに影響を与える、あるいはキャリー
・ビットの状態に左右される命令を識別することであ
る。この制御情報は、制御ライン５０４を経由して命令
発行ユニット４９８へ送られる。
【０１２２】保留状態の８命令によって使用されている
レジスタ・ファイル４７２のレジスタを示しているデコ
ード化情報は、制御ライン５０６を経由して直接にレジ
スタ改名ユニット４９６へ送られる。この情報は、依存
関係チェッカ・ユニット４９４へも送られる。依存関係
チェッカ・ユニット４９４の機能は、保留状態の命令の
どれがレジスタをデータの宛先として参照しているか、
もしあればどの命令がこれらの宛先レジスタのいずれか
に依存しているかを判断することである。レジスタに依
存する命令は、制御ライン５０８を経由してレジスタ改
名ユニット４９６へ送られる制御信号によって識別され
る。
【０１２３】最後にＥデコード・ユニット４９０は保留
状態の８命令の各々の特定の内容と機能を識別した制御
情報を制御ライン５１０を経由して命令発行ユニット４
９８へ送る。命令発行ユニット４９８はデータ経路資
源、特に、保留状態の命令の実行のためにどの機能ユニ
ットが使用できるかを判断することを担当する。アーキ
テクチャ１００の好適実施例によれば、命令発行ユニッ
ト４９８はデータ経路資源が使用可能であること、キャ
リーとレジスタ依存関係の制約を条件として８個の保留
状態命令のいずれかを順序外で実行できるようにする。
レジスタ改名ユニット４９６は、実行できるよう適当に
制約が解除された命令のビット・マップを制御ライン５
１２を経由して、命令発行ユニット４９８へ送る。すで
に実行された（完了した）命令およびレジスタまたはキ
ャリーに依存する命令は論理的にビット・マップから除
かれる。
【０１２４】必要とする機能ユニット４７８O-n が使用
可能であるかどうかに応じて、命令発行ユニット４９８
は各システム・クロック・サイクルに複数の命令の実行
を開始することができる。機能ユニット４７８O-n の状
況は状況バス５１４を経由して、命令発行ユニット４９
８へ送られる。命令の実行を開始し、開始後の実行管理
を行うための制御信号は命令発行ユニット４９８から制
御ライン５１６を経由してレジスタ改名ユニット４９６
に送られ、また選択的に機能ユニット４７８O- n へ送ら
れる。制御信号を受けると、レジスタ改名ユニット４９
６はレジスタ選択信号をレジスタ・ファイル・アクセス
制御バス５１８上に送出する。バス５１８上に送出され
た制御信号でどのレジスタが割り込み可能にされたか
は、実行中の命令を選択することによって、およびレジ
スタ改名ユニット４９６がその特定命令によって参照さ
れたレジスタを判断することによって判断される。
【０１２５】バイパス制御ユニット（ＢＹＰＡＳＳ Ｃ
ＴＬ）５２０は、一般的には制御ライン５２４上の制御
信号を通してバイパス・データ・ルーチング・ユニット
４７４の動作を制御する。バイパス制御ユニット５２０
は機能ユニット４７８O-n の各々の状況をモニタし、制
御ライン５２２を経由して、レジスタ改名ユニット４９
６から送られてきたレジスタ参照に関連して、データを
レジスタ・ファイル４７２から機能ユニット４７８O-n
へ送るべきかどうか、あるいは機能ユニット４７８O-n
から出力されるデータをバイパス・ユニット４７４経由
で機能ユニット宛先バス４８０へ即時に送って、命令発
行ユニット４９８によって選択された新発行の命令の実
行のために使用できるかどうかを判断する。どちらの場
合も、命令発行ユニット４９８は機能ユニット４７８
O-n の各々への特定レジスタ・データを選択的に使用可
能にすることによって、宛先バス４８０から機能ユニッ
ト４７８O-n へデータを送ることを直接に制御する。
【０１２６】ＩＥＵ制御経路の残りのユニットには、退
避制御ユニット５００、制御フロー制御（ＣＦ ＣＴ
Ｌ）ユニット５２８、および完了制御（ＤＯＮＥ ＣＴ
Ｌ）ユニット５３６がある。退避制御ユニット５００は
順序外で実行された命令の実行を無効または確認するよ
うに動作する。ある命令が順序外で実行されると、先行
命令も全て退避されたならば、その命令は、確認または
退避されることができる。現セット中の保留状態の８命
令のどれが実行されたかの識別情報が制御ライン５３２
上に送出されると、その識別情報に基づいて、退避制御
ユニット５００はバス５１８に接続された制御ライン５
３４上に制御信号を送出して、レジスタ配列４７２にス
トアされた結果データを順序外で実行された命令の先行
実行の結果として実効的に確認する。
【０１２７】退避制御ユニット５００は、各命令を退避
するとき、ＰＣインクリメント／サイズ制御信号を制御
ライン３４４を経由してＩＦＵ１０２へ送る。複数の命
令を順序外で実行でき、したがって、同時に退避する準
備状態におくことができるので、退避制御ユニット５０
０は同時に退避された命令数に基づいてサイズ値を判断
する。最後に、ＩＦＩＦＯマスタ・レジスタ２２４のす
べての命令が実行され、退避された場合は、退避制御ユ
ニット５００はＩＦＩＦＯ読取り制御信号を制御ライン
３４２を経由してＩＦＵ１０２へ送ってＩＦＩＦＯユニ
ット２６４のシフト・オペレーションを開始することに
より、Ｅデコード・ユニット４９０に追加の４命令を実
行保留命令として与える。
【０１２８】制御フロー制御ユニット５２８は各条件付
きブランチ命令の論理的ブランチ結果を検出するという
特定化された機能を備えている。制御フロー制御ユニッ
ト５２８は現在保留中の条件付きブランチ命令の８ビッ
ト・ベクトルＩＤをＥデコード・ユニット４９０から制
御ライン５１０を経由して受信する。８ビット・ベクト
ル命令完了制御信号は、同じように完了制御ユニット５
４０から制御ライン５３２を経由して受信される。この
完了制御信号によって、制御フロー制御ユニット５２８
は、条件付きブランチ命令が、条件付き制御フロー状況
を判断するのに十分な箇所まで完了すると、それを判別
することができる。保留中の条件付きブランチ命令の制
御フロー状況結果は、その実行時に制御フロー制御ユニ
ット５２８によってストアされる。条件付き制御フロー
命令の結果を判断するために必要なデータは、レジスタ
配列４７２内の一時状況レジスタから制御ライン５３０
を経由して得られる。各条件付き制御フロー命令が実行
されると、制御フロー制御ユニットは新しい制御フロー
結果信号を制御ライン３４８を経由してＩＦＵ１０２に
送る。好適実施例では、この制御フロー結果信号は２個
の８ビット・ベクトルを含んでおり、このベクトルは、
保留されている可能性のある８個の制御フロー命令のそ
れぞれのビット位置別の状況結果が分かっているかどう
か、また、ビット位置の対応づけによって得られる対応
する状況結果状態を定義している。
【０１２９】最後に、完了制御ユニット５４０は機能ユ
ニット４７８O-n の各々のオペレーションに関する実行
状況をモニタするためのものである。機能ユニット４７
８O- n のいずれかが命令実行オペレーションの完了を通
知すると、完了制御ユニット５４０は対応する完了制御
信号を制御ライン５４２上に送出して、レジスタ改名ユ
ニット４９６、命令発行ユニット４９８、退避制御ユニ
ット５００およびバイパス制御ユニット５２０にアラー
ト（警告）する。
【０１３０】機能ユニット４７８O-n を並列配列構成に
することにより、ＩＥＵ１０４の制御の一貫性を向上し
ている。命令を正しく認識して、実行のためのスケジュ
ールするためには、個々の機能ユニット４７８O-n の特
性を命令発行ユニット４９８に知らせる必要がある。機
能ユニット４７８O-n は必要とする機能を実行するため
に必要な特定制御フロー・オペレーションを判別し、実
行することを担当する。従って、命令発行ユニット４９
８以外はＩＥＵ制御ユニットには、命令の制御フロー処
理を独立して知らせる必要はない。命令発行ユニット４
９８と機能ユニット４７８O-n は共同して、残りの制御
フロー管理ユニット４９６、５００、５２０、５２８、
５４０に実行させる機能を必要な制御信号のプロンプト
で知らせる。従って、機能ユニット４７８O-n の特定の
制御フロー・オペレーションの変更はＩＥＵ１０４の制
御オペレーションに影響しない。さらに、既存の機能ユ
ニット４７８O-n の機能を強化する場合や、拡張精度浮
動小数点乗算ユニットや拡張精度浮動小数点ＡＬＵ、高
速フーリエ計算機能ユニット、三角関数計算ユニットな
どの別の機能ユニット４７８O-n を１つまたは２つ以上
を追加する場合でも、命令発行ユニット４９８を若干変
更するだけですむ。必要なる変更を行うには、Ｅデコー
ド・ユニット４９０によって隔離された対応する命令フ
ィールドに基づいて、特定の命令を認識し、その命令を
必要とする機能ユニット４７８O-n とを関係づける必要
がある。レジスタ・データの選択の制御、データのルー
チング、命令完了と退避は、機能ユニット４７８O-n の
他の機能ユニットすべてに対して実行される他のすべて
の命令の処理と矛盾がないようになっている。
【０１３１】Ａ）ＩＥＵデータ経路の詳細 ＩＥＵデータ経路の中心となるエレメントはレジスタ・
ファイル４７２である。しかし、本発明によればＩＥＵ
データ経路内には、個々の機能用に最適化された並列デ
ータ経路がいくつか用意されている。主要データ経路は
整数と浮動少数点の２つである。各並列データ経路内で
は、レジスタ・ファイル４７２の一部がそのデータ経路
内で行われるデータ操作をサポートするようになってい
る。
【０１３２】１）レジスタ・ファイルの詳細 図６（ａ）は、データ経路レジスタ・ファイル５５０の
好適アーキテクチャの概要図である。データ経路レジス
タ・ファイル５５０は一時バッファ５５２、レジスタ・
ファイル配列５５４、入力セレクタ５５９、および出力
セレクタ５５６を含んでいる。最終的にレジスタ配列５
５４へ送られるデータは結合データ入力バス５５８′を
経由して一時バッファ５５２によって最初に受信される
のが代表例である。つまり、データ経路レジスタ・ファ
イル５５０へ送られるデータはすべて入力セレクタ５５
９によって多重化されて、複数の入力バス５５８（好ま
しくは２つの）から入力バス５５８′上に送出される。
制御バス５１８上に送出されたレジスタ選択およびイネ
ーブル制御信号は一時バッファ５５２内の受信データの
レジスタ・ロケーションを選択する。一時バッファにス
トアされるデータを生成した命令が退避されると、再び
制御バス５１８上に送出された制御信号は一時バッファ
５５２からレジスタ・ファイル配列５５４内の論理的に
対応づけられたレジスタへデータ・バス５６０を経路し
てデータを転送することを許可する。しかし、命令が退
避される前は、一時バッファ５５２にストアされたデー
タは一時バッファにストアされたデータをデータ・バス
５６０のバイパス部分を経由して出力データ・セレクタ
５５６へ送ることにより、後続の命令の実行時に使用す
ることが可能である。制御バス５１８経由で送られる制
御信号によって制御されるセレクタ５５６は、一時バッ
ファ５５２のレジスタからのデータとレジスタ・ファイ
ル配列５５４のレジスタからのデータのどちらかを選択
する。結果のデータはレジスタ・ファイル出力バス５６
４上に送出される。また、実行中の命令が完了と同時に
退避される場合は、つまり、その命令が順序内で実行さ
れた場合は、結果データをバイパス延長部分５５８″を
経由して直接にレジスタ配列５５４へ送るように指示す
ることができる。
【０１３３】本発明の好適実施例によれば、各データ経
路レジスタ・ファイル５５０は２つのレジスタ操作を同
時に行なえるようになっている。したがって、入力バス
５５８を通して２つの全レジスタ幅データ値を一時バッ
ファ５５２に書き込むことができる。内部的には、一時
バッファ５５２はマルチプレクサ配列になっているの
で、入力データを一時バッファ５５２内の任意の２レジ
スタへ同時に送ることができる。同様に、内部マルチプ
レクサにより一時バッファ５５２の任意の５レジスタを
選択して、データをバス５６０上に出力することができ
る。レジスタ・ファイル配列５５４は同じように入出力
マルチプレクサを備えているので、２つのレジスタを選
択して、それぞれのデータを同時にバス５６０から受信
することも、５つのレジスタを選択してバス５６２経由
で送ることもできる。最後に、レジスタ・ファイル出力
セレクタ５５６は、バス５６０、５６２から受信した１
０レジスタ・データ値のうち、任意の５つがレジスタ・
ファイル出力バス５６４上に同時に出力されるように実
現するのが好ましい。
【０１３４】一時バッファ内のレジスタ・セットは図６
（ｂ）にその概要が示されている。レジスタ・セット５
５２′は８個のシングル・ワード（３２ビット）レジス
タＩ０ＲＤ、Ｉ１ＲＤ・・・Ｉ７ＲＤから構成されてい
る。レジスタ・セット５５２′は４個のダブル・ワード
・レジスタＩ０ＲＤ、Ｉ０ＲＤ＋１（Ｉ４ＲＤ）、Ｉ１
ＲＤ、Ｉ１ＲＤ＋１（Ｉ５ＲＤ）・・・Ｉ３ＲＤ、Ｉ３
ＲＤ＋１（Ｉ７ＲＤ）のセットとして使用することも可
能である。
【０１３５】本発明の好適実施例によれば、レジスタ・
ファイル配列５５４内の各レジスタを重複して設ける代
わりに、一時バッファ・レジスタ・セット５５２内のレ
ジスタは２個のＩＦＩＦＯマスタ・レジスタ２１６、２
２４内のそれぞれの命令の相対ロケーションに基づい
て、レジスタ改名ユニット４９６によって参照される。
本アーキテクチャ１００で実現される各命令は、最高２
つまでのレジスタまたは１つのダブル・ワード・レジス
タを出力として参照して、命令の実行によって生成され
たデータの宛先とすることができる。代表例として、命
令は１つの出力レジスタだけを参照する。したがって、
その位置を図６（ｃ）に示しているように、８個の保留
中命令のうち１つの出力レジスタを参照する命令２（Ｉ
2 ）の場合は、データ宛先レジスタＩ２ＲＤが選択され
て、命令の実行によって生成されたデータを受け入れ
る。命令Ｉ2 によって生成されたデータが後続の命令、
例えばＩ5 によって使用される場合は、Ｉ２ＲＤレジス
タにストアされたデータはバス５６０を経由して転送さ
れ、結果のデータは一時バッファ５５２に送り返され
て、Ｉ５ＲＤで示したレジスタにストアされる。特に、
命令Ｉ5 は命令Ｉ2 によって決まるので、命令Ｉ5 は、
Ｉ2 からの結果データが得られるまでは実行することが
できない。しかし、理解されるように、命令Ｉ5 は必要
とする入力データを一時バッファ５５２′の命令Ｉ2 の
データ・ロケーションから得れば、命令Ｉ2の退避前に
実行することが可能である。
【０１３６】最後に、命令Ｉ2 が退避されると、レジス
タＩ２ＲＤからのデータは、退避箇所の命令の論理位置
から判断されて、レジスタ・ファイル配列５５４内のレ
ジスタ・ロケーションに書かれる。すなわち、退避制御
ユニット５００は、制御ライン５１０経由でＥデコード
・ユニット４９０から与えられたレジスタ参照フィール
ド・データからレジスタ・ファイル配列内の宛先レジス
タのアドレスを判断する。命令ＩO-3 が退避されると、
Ｉ４ＲＤ−Ｉ７ＲＤに入っている値は、ＩＦＩＦ０ユニ
ット２６４のシフトと同時にシフトされて、Ｉ０ＲＤ−
Ｉ３ＲＤに移される。
【０１３７】命令Ｉ2 からダブル・ワード結果値が得ら
れる場合は、さらに複雑になる。本発明の好適実施例に
よれば、ロケーションＩ２ＲＤとＩ６ＲＤの組合せが、
命令Ｉ2 が退避されるか、さもなければキャンセルま
で、その命令から得た結果データをストアしておくため
に使用される。好適実施例では、命令Ｉ4-7 の実行は命
令ＩO-3 のいずれかによるダブル・ワード出力の参照が
レジスタ改名ユニット４９６によって検出された場合に
は、保留される。これにより、一時バッファ５５２′全
体をダブル・ワード・レジスタのシングル・ランクとし
て使用することが可能になる。命令ＩO-3 が退避される
と、一時バッファ５５２′はシングル・ワード・レジス
タの２ランクとして再び使用することができる。さら
に、いずれかの命令Ｉ4-7 の実行は、ダブル・ワード出
力レジスタが必要な場合には、命令が対応するＩO-3 に
シフトされるまで保留される。
【０１３８】レジスタ・ファイル配列５５４の論理的変
性は図７（ａ）〜図７（ｂ）に示されている。本発明の
好適実施例によれば、整数データ経路用のレジスタ・フ
ァイル配列５５４は４０個の３２ビット幅レジスタから
構成されている。このレジスタ・セットはレジスタ・セ
ット“Ａ”を構成し、ベース・レジスタ・セットｒａ
〔０．．２３〕５６５、汎用レジスタｒａ〔２４．．３
１〕５６６からなるトップ・セット、および８個の汎用
トラップ・レジスタｒａ〔２４．．３１〕からなるシャ
ドウ・レジスタ・セットとして編成されている。通常の
オペレーションでは、汎用レジスタｒａ〔０．．３１〕
５６５、５６６は整数データ経路用のレジスタ・ファイ
ル配列のアクティブ“Ａ”レジスタ・セットを構成して
いる。
【０１３９】図７（ｂ）に示すように、トラップ・レジ
スタｒａ〔２４．．３１〕５６７をスワップしてアクテ
ィブ・レジスタ・セット“Ａ”に移しておけば、レジス
タｒａ〔０．．２３〕５６５のアクティブ・ベース・セ
ットと一緒にアクセスすることが可能である。“Ａ”レ
ジスタ・セットのこの構成は、割り込みの受信が確認さ
れるか、例外トラップ処理ルーチンが実行されると、選
択される。レジスタ・セット“Ａ”のこの状態は、割り
込み許可命令の実行またはトラップからのリターン命令
の実行によって図７（ａ）に示す状態に明示によって戻
るまで維持される。
【０１４０】アーキテクチャ１００によって実現された
本発明の好適実施例では、浮動小数点データ経路は図８
にその概要を示すように拡張精度レジスタ・ファイル配
列５７２を使用する。レジスタ・ファイル配列５７２
は、各々が６４ビット幅の３２個のレジスタｒｆ
〔０．．３１〕から構成されている。浮動小数点レジス
タ・ファイル５７２は整数レジスタｒｂ〔０．．３１〕
の“Ｂ”セットとして論理的に参照することも可能であ
る。アーキテクチャ１００では、この“Ｂ”セットのレ
ジスタは浮動小数点レジスタｒｆ〔０．．３１〕の各々
の下位３２ビットに相当している。
【０１４１】第３のデータ経路を表すものとして、ブー
ル演算子レジスタ・セット５７４が図９に示すように設
けられている。これは、ブール演算の論理結果をストア
するこの“Ｃ”レジスタ・セット５７４は３２個の１ビ
ット・レジスタｒｃ〔０．．３１〕から構成されてい
る。ブール・レジスタ・セット５７４のオペレーション
は、ブール演算の結果をブール・レジスタ・セット５７
４の任意の命令選択レジスタへ送ることができる点でユ
ニークである。これは、等しい、等しくない、より大、
その他単純なブール状況値などの条件を表す１ビット・
フラグをストアするシングル・プロセッサ状況ワード・
レジスタを使用するのと対照的である。
【０１４２】浮動小数点レジスタ・セット５７２とブー
ル・レジスタ・セット５７４は双方共、図６（ｂ）に示
す整数一時バッファ５５２と同じアーキテクチャの一時
バッファによって補数がとられる。基本的違いは、一時
バッファ・レジスタの幅が補数をとるレジスタ・ファイ
ル配列５７２、５７４の幅と同じになるように定義され
ていることである。好適実施例では、幅はそれぞれ６４
ビットと１ビットになっている。
【０１４３】多数の追加の特殊レジスタが、レジスタ配
列４７２に少なくとも論理的に存在している。図７
（ｃ）に示すように、レジスタ配列４７２に物理的に存
在するレジスタはカーネル・スタック・ポインタ（ｋｅ
ｒｎｅｌ ｓｔａｃｋ ｐｏｉｎｔｅｒ）５６８、プロ
セッサ状態レジスタ（ＰＳＲ）５６９、旧プロセッサ状
態レジスタ（ＰＰＳＲ）５７０および８個の一時プロセ
ッサ状態レジスタの配列（ｔＰＳＲ〔０．．７〕）５７
１からなっている。残りの特殊レジスタはアーキテクチ
ャ１００の各所に分散している。特殊アドレスおよびデ
ータ・バス３５４はデータを選択して、特殊レジスタお
よび“Ａ”と“Ｂ”レジスタ・セット間で転送するため
のものである。特殊レジスタ移動命令は“Ａ”または
“Ｂ”レジスタ・セットからレジスタを選択し、転送の
方向を選択し、特殊レジスタのアドレスＩＤを指定する
ためのものである。
【０１４４】カーネル・スタック・ポインタ・レジスタ
とプロセッサ状態レジスタは、他の特殊レジスタとは異
なっている。カーネル・スタック・ポインタはカーネル
状態にあるとき、標準のレジスタ間移動命令を実行する
ことによってアクセス可能である。一時プロセッサ状態
レジスタは直接にアクセスすることはできない。その代
わりに、このレジスタ配列はプロセッサ状態レジスタの
値を伝播して、順序外で実行される命令で使用できるよ
うにする継承メカニズム（ｉｎｈｅｒｉｔａｎｃｅ ｍ
ｅｃｈａｎｉｓｍ）を実現するために使用される。初期
伝播値はプロセッサ状態レジスタの値である。つまり、
最後に退避された命令から得た値である。この初期値は
一時プロセッサ状態レジスタから前方向に伝播され、順
序外で実行される命令が対応する位置にある一時プロセ
ッサ状態レジスタ内の値をアクセスできるようにする。
命令が依存し、変更できる条件コード・ビットは、その
命令がもつ特性によって定義される。命令が依存関係、
レジスタまたは条件コードによって制約されないこと
が、レジスタ依存関係チェッカ・ユニット４９４とキャ
リー依存関係チェッカ４９２によって判断された場合
は、命令は順序外で実行することができる。
【０１４５】プロセッサ状態レジスタの条件コード・ビ
ットの変更は論理的に対応する一時プロセッサ状態レジ
スタに指示される。具体的には、変更の可能性があるビ
ットだけが一時プロセッサ状態レジスタに入っている値
に適用され、上位のすべての一時プロセッサ状態レジス
タに伝播される。その結果、順序外で実行されるすべて
の命令は介在するＰＳＲ変更命令によって適切に変更さ
れたプロセッサ状態レジスタ値から実行される。命令が
退避されたときは、対応する一時プロセッサ状態レジス
タ値だけがＰＳＲレジスタ５６９に転送される。その他
の特殊レジスタは表ＩＩに説明されている。
【０１４６】 表ＩＩ ──────────────────────────────────── 特殊レジスタ 特殊移動レジスタ Ｒ／Ｗ 説明 ＰＣ Ｒ プログラム・カウンタ：一般的にはＰＣは現在実 行中のプログラム命令ストリームの次のアドレス を格納している ＩＦ ＰＣ Ｒ／Ｗ ＩＦＵプログラム・カウンタ： ＩＦ ＰＣは正確な次の実行アドレスを格納して いる ＰＦｎＰＣ Ｒ プリフェッチ・プログラム・カウンタ：ＭＢＵＦ 、ＴＢＵＦおよびＥＢＵＦ ＰＦｎＰＣはそれぞ れのプリフェッチ命令ストリームの次のプリフェ ッチ命令アドレスを格納している ｕＰＣ Ｒ／Ｗ マイクロ・プログラム・カウンタ：プロシージャ 命令のあとに続く命令のアドレスを格納している 。これはプロシージャ命令がリターンしたとき最 初に実行される命令のアドレスである ｘＰＣ Ｒ／Ｗ 割り込み／例外プログラム・カウンタ：割り込み または例外（または両方）のリターン・アドレス を格納している。リターン・アドレスはトラップ 発生時のＩＦ ＰＣアドレスである ＴＢＲ Ｗ トラップ・ベース・アドレス：トラップ処理ルー チンへディスパッチするとき使用されるベクトル ・テーブルのベース・アドレス。各エントリは１ ワード長である。割り込みロジック・ユニット３ ６３から与えられるトラップ番号は、このアドレ スが指しているテーブルまでのインデックスとし て使用される ＦＴＢ Ｗ 高速トラップ・ベース・レジスタ：即時トラップ 処理ルーチン・テーブルのベース・レジスタ。各 テーブル・エントリは３２ワードであり、トラッ プ処理ルーチンを直接に実行するために使用され る。割り込みロジック・ユニット３６３から与え られるトラップ番号を３２倍したものは、このア ドレスが指しているテーブルまでのオフセットと して使用される ＰＢＲ Ｗ プロシージャ・ベース・レジスタ：プロシージャ ・ルーチンへディスパッチするとき使用されるベ クトル・テーブルのベース・アドレス。各エント リは１ワード長であり、４ワード境界に位置合わ せされている。プロシージャ命令フィールドとし て与えられるプロシージャ番号はこのアドレスが 指しているテーブルまでのインデックスとして使 用される ＰＳＲ Ｒ／Ｗ プロセッサ状態レジスタ：プロセッサ状況ワード を格納している。状況データ・ビットは、キャリ ー、オーバーフロー、ゼロ、負、プロセッサ・モ ード、現割り込みレベル、実行中のプロシージャ ・ルーチン、０による除算、オーバフロー例外、 ハードウェア機能割り込み可能、プロシージャ割 り込み可能、割り込み可能などのビットがある。 ＰＰＳＲ Ｒ／Ｗ 旧プロセッサ状態レジスタ：命令が正しく完了す るか、割り込みまたはトラップが引き起こされる と、ＰＳＲからロードされる ＣＳＲ Ｒ／Ｗ 状態比較（ブール）レジスタ：シングル・ワード としてアクセス可能なブール・レジスタ・セット ＰＣＳＲ Ｒ／Ｗ 旧状態比較レジスタ：命令が正しく完了するか、 割り込みまたはトラップが引き起こされると、Ｃ ＳＲからロードされる。
【０１４７】２）整数データ経路の詳細 本発明の好適実施例に従って構築されるＩＥＵ１０４の
整数データ経路は、図１０に示されている。説明の便宜
上、整数データ経路５８０と結ばれる多数の制御経路
は、図には示していない。これらの接続関係は図５を参
照して説明したとおりである。
【０１４８】データ経路５８０の入力データは、位置合
わせユニット５８２、５８４および整数ロード／ストア
・ユニット５８６から得られる。整数即値（ｉｎｔｅｇ
ｅｒｉｍｍｅｄｉａｔｅ）データ値は、最初は命令埋め
込み（ｅｍｂｅｄｄｅｄ）データ・フィールドとして与
えられ、バス５８８経由でオペランド・ユニット４７０
から得られる。位置合わせユニット５８２は整数データ
値を隔離し、その結果値が出力バス５９０を経由してマ
ルチプレクサ５９２へ送られる。マルチプレクサ５９２
への別の入力は、特殊レジスタ・アドレスとデータ・バ
ス３５４である。
【０１４９】命令ストリームから得られる即値（ｉｍｍ
ｅｄｉａｔｅ）オペランドも、データ・バス５９４経由
でオペランド・ユニット４７０から得られる。これらの
値は、出力バス５９６上に送出される前に、位置合わせ
ユニット５８４によって再度右寄せされる。
【０１５０】整数ロード／ストア・ユニット５８６は外
部データ・バス５９８を通してＣＣＵ１０６と双方向で
やりとりする。ＩＥＵ１０４へのインバウンド・データ
は整数ロード／ストア・ユニット５８６から入力データ
・バス６００を経由して入力ラッチ６０２へ転送され
る。マルチプレクサ５９２とラッチ６０２からの出力デ
ータは、マルチプレクサ６０８のマルチプレクサ入力バ
ス６０４、６０６上に送出される。機能ユニット出力バ
ス４８２′からのデータもマルチプレクサ６０８に送ら
れる。このマルチプレクサ６０８はアーキテクチャ１０
０の好適実施例では、データを同時に出力マルチプレク
サ・パス６１０へ送る２つの通路を備えている。さら
に、マルチプレクサ６０８を通るデータ転送は、システ
ム・クロックの各半サイクル以内に完了することができ
る。本アーキテクチャ１００で実現される大部分の命令
は、１つの宛先レジスタを利用するので、最大４つまで
の命令によって各システム・クロック・サイクルの間デ
ータを一時バッファ６１２へ送ることができる。
【０１５１】一時バッファ６１２からのデータは一時レ
ジスタ出力バス６１６を経由して整数レジスタ・ファイ
ル配列６１４へ、あるいは代替一時バッファ・レジスタ
・バス６１８を経由して出力マルチプレクサ６２０へ転
送することができる。整数レジスタ配列出力バス６２２
は整数レジスタ・データをマルチプレクサ６２０へ転送
することができる。一時バッファ６１２と整数レジスタ
・ファイル配列６１４に接続された出力バスは、それぞ
れ５個のレジスタ値を同時に出力することを可能にす
る。つまり、合計５個までのソース・レジスタを参照す
る２つの命令を同時に出すことができる。一時バッファ
６１２、レジスタ・ファイル配列６１４およびマルチプ
レクサ６２０はアウトバウンド・レジスタ・データの転
送を半システム・クロック・サイクルごとに行うことを
可能にする。したがって、最高４個までの整数および浮
動小数点命令を各クロック・サイクルの間に出すことが
できる。
【０１５２】マルチプレクサ６２０はアウトバウンド・
レジスタ・データ値をレジスタ・ファイル配列６１４か
らあるいは一時バッファ６１２から直接に選択する働き
をする。これにより、以前に順序外で実行された命令に
依存する順序外実行命令をＩＥＵ１０４によって実行さ
せることができる。これにより、保留状態の命令を順序
外で実行することによってＩＥＵ整数データ経路の実行
スループット能力を最大化すると共に、順序外のデータ
結果を、実行され退避された命令から得たデータ結果か
ら正確に分離するという２目標を容易に達成することが
できる。マシンの正確な状態を復元する必要のあるよう
な割り込みや他の例外条件が起こると、本発明によれば
一時バッファ６１２に存在するデータ値を簡単にクリア
することができる。したがって、レジスタ・ファイル配
列６１４は、割り込みまたは他の例外条件が発生する以
前に完了し、退避された命令の実行によってのみ得られ
たデータ値を正確に収めたままになっている。
【０１５３】マルチプレクサ６２０の各半システム・サ
イクル・オペレーション時に選択されたレジスタ・デー
タ値は最高５つまでがマルチプレクサ出力バス６２４を
経由して整数バイパス・ユニット６２６へ送られる。こ
のバイパス・ユニット６２６は基本的にマルチプレクサ
が並列の配列からなり、その入力のいずれかに現れたデ
ータをその出力のいずれかへ送ることができる。バイパ
ス・ユニット６２６の入力は、マルチプレクサ５９２か
ら出力バス６０４を経由する特殊レジスタ・アドレス指
定データ値または即値の整数値、バス６２４上に送出さ
れる最高５つまでのレジスタ・データ値、整数ロード／
ストア・ユニット５８６からダブル整数バス６００を経
由するロード・オペランド・データ、その出力バス５９
６を経由して位置合わせユニット５８４から得た即値オ
ペランド値、最後に機能ユニット出力バス４８２からの
バイパス・データ経路からなっている。このバイパス経
由とデータ・バス４８２はシステム・クロック・サイク
ルごとに４個のレジスタ値を同時に転送することができ
る。
【０１５４】データはバイパス・ユニット６２６から浮
動小数点データ・バスに接続された整数バイパス・バス
６２８上に出力されて、最高５つまでのレジスタ・デー
タ値を同時に転送する機能をもつ２つのオペランド・デ
ータ・バスと、整数ロード／ストア・ユニット５８６へ
データを送るために使用されるストア・データ・バス６
３２へ送られる。
【０１５５】機能ユニット分配バス４８０はルータ・ユ
ニット６３４のオペレーションを通して実現されてい
る。また、ルータ・ユニット６３４はその入力から受信
された５個のレジスタ値を整数データ通路に設けられた
機能ユニットへ送ることを可能にする並列のマルチプレ
クサ配列によって実現される。具体的には、ルータ・ユ
ニット６３４はバイパス・ユニット６２６からバス６３
０を経由して送られてきた５個のレジスタ・データ値、
アドレス・バス３５２を経由して送られてきた現ＩＦ
ＰＣアドレス値、ＰＣ制御ユニット３６２によって判断
され、ライン３７８′上に送出された制御フロー・オフ
セット値を受信する。ルータ・ユニット６３４は、浮動
小数点データ経路内に設けられたバイパス・ユニットか
ら取り出されたオペランド・データ値をデータバス６３
６を経由して受信することもできる（オプション）。
【０１５６】ルータ・ユニット６３４によって受信され
たレジスタ・データ値は、特殊レジスタ・アドレスおよ
びデータ・バス３５４上を転送されて、機能ユニット６
４０、６４２、６４４へ送られる。具体的には、ルータ
・ユニット６３４は最高３つまでのレジスタ・オペラン
ド値をルータ出力バス６４６、６４８、６５０を経由し
て機能ユニット６４０、６４２、６４４の各々へ送る機
能を備えている。本アーキテクチャ１００の一般的アー
キテクチャによれば、最高２つまでの命令を同時に機能
ユニット６４０、６４２、６４４に対して出すことが可
能である。本発明の好適実施例によれば、３つの専用整
数機能ユニットに、それぞれプログラマブル・シフト機
能と２つの算術演算ロジック・ユニット機能を持たせる
ことができる。
【０１５７】ＡＬＵ０機能ユニット６４４、ＡＬＵ１機
能ユニット６４２及びシフタ機能ユニット６４０はそれ
ぞれの出力レジスタ・データを機能ユニット・バス４８
２′上に送出する。ＡＬＵ０とシフタ機能ユニット６４
４、６４０から得た出力データも浮動小数点データ経路
に接続された共用整数機能ユニット・バス６５０上に送
出される。類似の浮動小数点機能ユニット出力値データ
・バス６５２が、浮動少数点データ経路から機能ユニッ
ト出力バス４８２′へ設けられている。
【０１５８】ＡＬＵ０機能ユニット６４４はＩＦＵ１０
２のプリフェッチ操作と整数ロード／ストア・ユニット
５８６のデータ操作の両方をサポートするために仮想ア
ドレス値を生成する場合にも使用される。ＡＬＵ０機能
ユニット６４４によって計算された仮想アドレス値はＩ
ＦＵ１０２のターゲット・アドレス・バス３４６とＣＣ
Ｕ１０６の両方に接続された出力バス６５４上に送出さ
れ、実行ユニットの物理アドレス（ＥＸ ＰＡＤＤＲ）
が得られる。ラッチ６５６は、ＡＬＵ０機能ユニット６
４４によって生成されたアドレスの仮想化部分をストア
するためのものである。アドレスのこの仮想化部分は出
力バス６５８上に送出されて、ＶＭＵ１０８へ送られ
る。 ３）浮動小数点データ経路の詳細 次に、図１１は浮動小数点データ経路を示したものであ
る。初期データは、この場合も、即値整数オペランド・
バス５８８、即値オペランド・バス５９４および特殊レ
ジスタ・アドレス・データ・バス３５４を含む複数のソ
ースから受信される。外部データの最終的ソースは外部
データバス５９８を通してＣＣＵ１０６に接続された浮
動小数点ロード／ストア・ユニット６２２である。
【０１５９】即値整数オペランドは、位置合わせ出力デ
ータ・バス６６８を経由してマルチプレクサ６６６に渡
す前に整数データ・フィールドを右寄せする働きをする
位置合わせユニット６６４によって受信される。マルチ
プレクサ６６６は特殊レジスタ・アドレス・データ・バ
ス３５４も受信する。即値オペランドは第２の位置合わ
せユニット６７０へ送られ、右寄せされてから出力バス
６７２上に送出される。浮動少数点ロード／ストア・ユ
ニット６６２からのインバウンド・データ（ｉｎｂｏｕ
ｎｄ ｄａｔａ）は、ロード・データ・バス６７６から
ラッチ６７４によって受信される。マルチプレクサ６６
６、ラッチ６７４および機能ユニット・データ・リター
ン・バス４８２″からのデータはマルチプレクサ６７８
の入力から受信される。マルチプレクサ６７８は選択可
能なデータ経路を備え、２つのレジスタ・データ値がシ
ステム・クロックの半サイクルごとに、マルチプレクサ
出力バス６８２を経由して一時バッファ６８０に書き込
まれることを可能にする。一時バッファ６８０は図６
（ｂ）に示す一時バッファ５５２′と論理的に同じレジ
スタ・セットを備えている。一時バッファ６８０はさら
に最高５個までのレジスタ・データ値を一時バッファ６
８０から読み取って、データ・バス６８６を経由して浮
動小数点レジスタ・ファイル配列６８４と、出力データ
・バス６９０を経由して出力マルチプレクサ６８８へ送
ることができる。マルチプレクサ６８８は、データ・バ
ス６９２を経由して、浮動小数点ファイル配列６８４か
ら最高５個までのレジスタ・データ値も同時に受信す
る。マルチプレクサ６８８は最高５個までのレジスタ・
データ値を選択して、データ・バス６９６を経由してバ
イパス・ユニット６９４へ同時に転送する働きをする。
バイパス・ユニット６９４は、データ・バス６７２、マ
ルチプレクサ６６６からの出力データ・バス６９８、ロ
ード・データ・バス６７６および機能ユニット・データ
・リターン・バス４８２″のバイパス延長部分を経由し
て、位置合わせユニット６７０から与えられた即値オペ
ランド値も受信する。バイパス・ユニット６９４は最高
５個までのレジスタ・オペランドデータ値を同時に選択
して、バイパス・ユニット・出力バス７００、浮動小数
点ロード／ストア・ユニット６６２に接続されたストア
・データ・バス７０２、および整数データ経路５８０の
ルータ・ユニット６３４に接続された浮動小数点バイパ
ス・バス６３６上に出力するように働く。
【０１６０】浮動小数点ルータ・ユニット７０４は、バ
イパス・ユニット出力バス７００と整数データ経路バイ
パス・バス６２８とそれぞれの機能ユニット７１２、７
１４、７１６に接続された機能ユニット入力バス７０
６、７０８、７１０との間で同時にデータ経路を選択で
きる機能を備えている。
【０１６１】アーキテクチャ１００の好適実施例による
入力バス７０６、７０８、７１０の各々は最高３個まで
のレジスタ・オペランド・データ値を機能ユニット７１
２、７１４、７１６の各々へ同時に転送することが可能
である。これらの機能ユニット７１２、７１４、７１６
の出力バスは機能ユニット・データ・リターン・バス４
８２″に結合され、データをレジスタ・ファイル入力マ
ルチプレクサ６７８へ戻すようになっている。整数デー
タ経路機能ユニット出力バス６５０を機能ユニット・デ
ータ・リターン・バス４８２″に接続するために設ける
ことも可能である。本発明のアーキテクチャ１００によ
れば、マルチプレクサ機能ユニット７１２と浮動小数点
ＡＬＵ７１４の機能ユニット出力バスを浮動少数点デー
タ経路機能ユニット・バス６５２を経由して整数データ
経路５００の機能ユニット・データ・リターン・バス４
８２′に接続することが可能である。
【０１６２】４）ブール・レジスタ・データ経路の詳細 ブール演算データ経路７２０は図１２に示されている。
このデータ経路７２０は基本的に２種類の命令の実行を
サポートするために利用される。最初のタイプはオペラ
ンド比較命令であり、この命令では、整数レジスタ・セ
ットと浮動小数点レジスタ・セットから選択された、あ
るいは即値オペランドとして与えられた２つのオペラン
ドが、ＡＬＵ機能ユニットの１つで整数と浮動少数点デ
ータ経路を減算することによって比較される。この比較
は、ＡＬＵ機能ユニット６４２、６４４、７１４、７１
６のいずれかによる減算によって行われ、その結果の符
号とゼロ状況ビットは入力セレクタと比較演算子結合ユ
ニット７２２へ送られる。このユニット７２２は、制御
信号を指定した命令をＥデコード・ユニット４９０から
受け取るとＡＬＵ機能ユニット６４２、６４４、７１
４、７１６の出力を選択し、符号およびゼロ・ビットを
結合し、ブール比較結果値を抽出する。出力バス７２３
を通して比較演算の結果を入力マルチプレクサ７２６と
バイパス・ユニット７４２へ同時に転送することができ
る。整数および浮動小数点データ経路と同じように、バ
イパスユニット７４２は並列のマルチプレクサ配列とし
て実現され、バイパス・ユニット７４２の入力間で複数
のデータ経路を選択して、複数の出力と結ぶことができ
る。バイパス・ユニット７４２の他の入力はブール演算
結果リターン・データ・バス７２４とデータ・バス７４
４上の２つのブール・オペランドからなっている。バイ
パス・ユニット７４２は最高２つまでの同時に実行中の
ブール命令を表したブール・オペランドを、オペランド
・バス７４８を経由してブール演算機能ユニット７４６
へ転送することができる。また、バイパス・ユニット７
４６は最高２個までのシングル・ビット・ブール・オペ
ランド・ビット（ＣＦ０、ＣＦ１）を制御フロー結果制
御ライン７５０、７５２を経由して同時に転送すること
ができる。
【０１６３】ブール演算データ経路の残り部分は、比較
結果バス７２３とブール結果バス７２４上に送出された
比較およびブール演算結果値を、その入力として受信す
る入力マルチプレクサ７２６を含んでいる。このバス７
２４は最高２個までのブール結果ビットを同時にマルチ
プレクサ７２６へ転送することができる。さらに、最高
２個までの比較結果ビットをバス７２３を経由してマル
チプレクサ７２６へ転送することができる。マルチプレ
クサ７２６はマルチプレクサの入力端に現れた任意の２
個の信号ビットをマルチプレクサの出力端を経由して、
システム・クロックの各半サイクル時にブール演算一時
バッファ７２８へ転送することができる。一時バッファ
７２８は２つの重要な点が異なることを除けば、図６
（ｂ）に示した一時バッファ７５２′と論理的に同じで
ある。第１の相違点は、一時バッファ７２８内の各レジ
スタ・エントリがシングル・ビットからなることであ
る。第２の相違点は８個の保留中命令スロットの各々に
一つのレジスタだけが設けられていることである。これ
は、ブール演算の結果全部が定義によって１つの結果ビ
ットによって定義されるためである。
【０１６４】一時バッファ７２８は最高４個までの出力
オペランド値を同時に出力する。これにより、各々２つ
のソース・レジスタへのアクセスを必要とする２個のブ
ール命令を同時に実行させることができる。４個のブー
ル・レジスタ値はシステム・クロックの各半サイクルご
とにオペランド・バス７３６上に送出し、マルチプレク
サ７３８へあるいはブール・オペランド・データバス７
３４を経由してブール・レジスタ・ファイル配列７３２
へ転送することができる。ブール・レジスタ・ファイル
配列７３２は、図９に論理的に示すように、１個の３２
ビット幅データ・レジスタであり、任意に組合せた最高
４個までのシングル・ビット・ロケーションを一時バッ
ファ７２８からのデータで修正し、システム・クロック
の各半サイクルごとにブール・レジスタ・ファイル配列
７３２から読み取って出力バス７４０上に送出すること
ができる。マルチプレクサ７３８はバス７３６、７４０
経由でその出力端から受信したブール・オペランドの任
意のペアをオペランド出力バス７４４上に送出してバイ
パス・ユニット７４２へ転送する。
【０１６５】ブール演算機能ユニット７４６は２個のソ
ース値についてブール演算を幅広く実行する機能を備え
ている。比較命令の場合には、ソース値は整数および浮
動少数点レジスタ・セットのいずれかから得たペアのオ
ペランドとＩＥＵ１０４へ送られる任意の即値オペラン
ドであり、ブール命令の場合は、ブール・レジスタ・オ
ペランドの任意の２つである。表ＩＩＩと表ＩＶは、本
発明のアーキテクチャ１００の好適実施例における論理
比較演算を示すものである。表Ｖは本発明のアーキテク
チャ１００の好適実施例における直接ブール演算を示す
ものである。表ＩＩＩ−Ｖに示されている命令条件コー
ドと機能コードは対応する命令のセグメントを表してい
る。また、命令はペアのソース・オペランド・レジスタ
と対応するブール演算結果をストアするための宛先ブー
ル・レジスタを指定する。
【０１６６】 表ＩＩＩ ───────────────────────────── 整数の比較 命令 条件 * 記号 条件コード ｒｓ１はｒｓ２より大 ＞ ００００ ｒｓ１はｒｓ２より大か等しい ＞＝ ０００１ ｒｓ１はｒｓ２より小 ＜ ００１０ ｒｓ１はｒｓ２より小か等しい ＜＝ ００１１ ｒｓ１はｒｓ２と等しくない ≠ ０１００ ｒｓ１はｒｓ２と等しい ＝＝ ０１０１ 予備 ０１１０ 無条件 １１１１ ───────────────────────────── *ｒｓ＝レジスタ・ソース 表ＩＶ ───────────────────────────── 浮動小数点の比較 命令 条件 記号 条件コード ｒｓ１はｒｓ２より大 ＞ ００００ ｒｓ１はｒｓ２より大か等しい ＞＝ ０００１ ｒｓ１はｒｓ２より小 ＜ ００１０ ｒｓ１はｒｓ２より小か等しい ＜＝ ００１１ ｒｓ１はｒｓ２と等しくない ≠ ０１００ ｒｓ１はｒｓ２と等しい ＝＝ ０１０１ 無順序 ？ １０００ 無順序またはｒｓ１はｒｓ２より大 ？＞ １００１ 無順序、ｒｓ１はｒｓ２より大か等しい ？＞＝ １０１０ 無順序またはｒｓ１はｒｓ２より小 ？＜ １０１１ 無順序、ｒｓ１はｒｓ２より小か等しい ？＜＝ １１００ 無順序またはｒｓ１はｒｓ２と等しい ？＝ １１０１ 予備 １１１０−１１１１ ─────────────────────────────── 表Ｖ ──────────────────────────── ブール演算 命令 演算＊ 記号 機能コード ０ Ｚｅｒｏ ００００ ｂｓ１＆ｂｓ２ ＡＮＤ ０００１ ｂｓ１＆−ｂｓ２ ＡＮＮ２ ００１０ ｂｓ１ ｂｓ１ ００１１ −ｂｓ１＆ｂｓ２ ＡＮＮ１ ０１００ ｂｓ２ ｂｓ２ ０１０１ ｂｓ１- ｂｓ２ ＸＯＲ ０１１０ ｂｓ１ ｂｓ２ ＯＲ ０１１１ −ｂｓ１＆−ｂｓ２ ＮＯＲ １０００ −ｂｓ１- ｂｓ２ ＸＮＯＲ １００１ −ｂｓ２ ＮＯＴ２ １０１０ ｂｓ１ −ｂｓ２ ＯＲＮ２ １０１１ −ｂｓ１ ＮＯＴ１ １１００ −ｂｓ１ ｂｓ２ ＯＲＮ１ １１０１ −ｂｓ１ −ｂｓ２ ＮＡＮＤ １１１０ １ ＯＮＥ １１１１ ──────────────────────────── ＊ｂｓ＝ブール・ソース・レジスタ。
【０１６７】Ｂ）ロード／ストア制御ユニット 図１３はロード／ストア・ユニット７６０の例を示した
ものである。データ経路５８０、６６０に別々に示され
ているが、ロード／ストア・ユニット５８６、６６２は
一つの共用ロード／ストア・ユニット７６０として実現
するのが好ましい。それぞれのデータ経路５８０、６６
０からのインタフェースはアドレス・バス７６２および
ロードとストア・データ・バス７６４（６００、６７
６）、７６６（６３２、７０２）を経由している。
【０１６８】ロード／ストア・ユニット７６０によって
使用されるアドレスは、ＩＦＵ１０２およびＩＥＵ１０
４の残り部分で使用される仮想アドレスとは対照的に、
物理アドレスである。ＩＦＵ１０２は仮想アドレスで動
作し、ＣＣＵ１０６とＶＭＵ１０８間の調整に依存して
物理アドレスを生成するのに対し、ＩＥＵ１０４ではロ
ード／ストア・ユニット７６０を物理アドレス・モード
で直接に動作させる必要がある。この要件が必要になる
のは、順序外で実行されるために、物理アドレス・デー
タとストア・オペレーションがオーバラップするような
命令が存在する場合、およびＣＣＵ１０６からロード／
ストア・ユニット７６０への順序外のデータ・リターン
が存在する場合に、データ保全性を保つためである。デ
ータ保全性を保つためにロード／ストア・ユニット７６
０はストア命令がＩＥＵ１０４によって退避されるま
で、ストア命令から得たデータをバッファに置いてお
く。その結果、ロード／ストア・ユニット７６０によっ
てバッファに置かれたストア・データはロード／ストア
・ユニット７６０に一つだけ存在することができる。実
行されたが退避されていないストア命令と同じ物理アド
レスを参照するロード命令は、ストア命令が実際に退避
されるまで実行が遅延される。その時点で、ストア・デ
ータをロード／ストア・ユニット７６０からＣＣＵ１０
６へ転送し、ＣＣＵデータ・ロード・オペレーションの
実行によって即時にロード・バックすることができる。
【０１６９】具体的には、物理アドレス全体がＶＭＵ１
０８からロード／ストア・アドレス・バス７６２上に送
出される。ロード・アドレスは一般的にはロード・アド
レス・レジスタ７６８O-3 にストアされる。ストア・ア
ドレスはストア・アドレス・レジスタ７７０3-0 にラッ
チされる。ロード／ストア制御ユニット７７４は命令発
行ユニット４９８から受信した制御信号を受けて動作
し、ロード・アドレスとストア・アドレスをレジスタ７
６８3-0 、７７０3-0 にラッチすることを調整する。ロ
ード／ストア制御ユニット７７４は、ロード・アドレス
をラッチするための制御信号を制御ライン７７８上に送
出し、ストア・アドレスをラッチするための制御信号を
制御ライン７８０上に送出する。ストア・データはスト
ア・データ・レジスタ・セット７８２3-0 の論理的に対
応するスロットにストア・アドレスをラッチするのと同
時にラッチされる。４ｘ４ｘ３２ビット幅アドレス比較
ユニット７７２には、ロードおよびストア・アドレス・
レジスタ７６８3-0 、７７０ 3-0 に入っているアドレス
の各々が同時に入力される。システム・クロックの各半
サイクル時の完全マトリックス・アドレス比較の実行
は、制御ライン７７６を介してロード／ストア制御ユニ
ット７７４によって制御される。ストア・アドレスに一
致するロード・アドレスの存在と論理ロケーションは、
制御ライン７７６を経由してロード／ストア制御ユニッ
ト７７４へ送られる。
【０１７０】ロード・アドレスがＶＭＵ１０８から与え
られ、保留中のストアがない場合は、ロード・アドレス
は、ＣＣＵロード・オペレーションの開始と同時に、バ
ス７６２から直接にアドレス・セレクタ７８６へバイパ
スされる。しかし、ストア・データが保留されている場
合は、ロード・アドレスは使用可能なロード・アドレス
・ラッチ７６８O-3 にラッチされる。対応するストア・
データ命令が退避されると制御信号を退避制御ユニット
５００から受信すると、ロード／ストア制御ユニット７
７４はＣＣＵデータ転送操作を開始し、制御ライン７８
４を通してＣＣＵ１０６へのアクセスの仲裁を行う。Ｃ
ＣＵ１０６がレディ（ｒｅａｄｙ）を通知すると、ロー
ド／ストア制御ユニット７７４はＣＣＵ物理アドレスを
ＣＣＵＰＡＤＤＲアドレス・バス７８８上に送出するよ
うにセレクタ７８６に指示する。このアドレスはアドレ
ス・バス７９０を経由して対応するストア・レジスタ７
７０3-0 から得られる。対応するストア・データ・レジ
スタ７８２3-0 からのデータはＣＣＵデータ・バス７９
２上に送出される。
【０１７１】ロード命令が命令発行ユニット４９８から
出されると、ロード／ストア制御ユニット７７４はロー
ド・アドレス・ラッチ７６８3-0 の一つが要求されたロ
ード・アドレスをラッチすることを許可する。選択され
た特定のラッチ７６８O-3 は関係命令セット内のロード
命令の位置に論理的に対応している。命令発行ユニット
４９８は保留中の可能性のある２命令セットのどららか
の中のロード命令を示している５ビット・ベクトルをロ
ード／ストア制御ユニット７７４へ渡す。コンパレータ
７７２が一致するストア・アドレスを示していない場合
は、ロード・アドレスはアドレス・バス７９４を経由し
てセレクタ７８６へ送られ、ＣＣＵ ＰＡＤＤＲアドレ
ス・バス７８８上に出力される。アドレスの提供は、ロ
ード／ストア制御ユニット７７４とＣＣＵ１０６間でや
りとりされるＣＣＵ要求とレディ制御信号に従って行わ
れる。実行ＩＤ値（ＥｘＩＤ値）もロード／ストア制御
ユニット７７４によって準備されてＣＣＵ１０６に対し
て出され、ＣＣＵ１０６がＥｘＩＤ値を含む要求データ
をそのあとで返却するときロード要求を識別する。この
ＩＤ値は４ビット・ベクトルからなり、現ロード要求を
出したそれぞれのロード・アドレス・ラッチ７６８O-3
を固有ビットで指定している。５番目のビットはロード
命令を収めている命令セットを識別するために使用され
る。このＩＤ値は、したがって命令発行ユニット４９８
からロード要求と一緒に送られるビット・ベクトルと同
じである。
【０１７２】先行する要求ロード・データが使用可能で
あることがＣＣＵ１０６からロード／ストア制御ユニッ
ト７７４へ通知されると、ロード／ストア制御ユニット
７７４は位置合わせユニットがデータを受信し、それを
ロード・データ・バス７６４上に送出することを許可す
る。位置合わせユニット７９８はロード・データを右寄
せする働きをする。
【０１７３】ＣＣＵ１０６からデータが返却されると同
時に、ロード／ストア制御ユニット７７４は、ＣＣＵ１
０６からＥｘＩＤ値を受信する。他方、ロード／ストア
制御ユニット７７４はロード・データがロード・データ
・バス７６４上に送出されることを知らせる制御信号を
命令発行ユニット４９８へ送り、さらに、どのロード命
令に対してロード・データが返却されるのかを示したビ
ット・ベクトルを返却する。
【０１７４】Ｃ）ＩＥＵ制御経路の詳細 再び、図５を参照して、ＩＥＵ制御経路のオペレーショ
ンを図１４に示したタイミング図と関連づけて説明す
る。図１４に示した命令の実行タイミングは、本発明の
オペレーションを例示したもので、種々態様に変更可能
であることは勿論である。
【０１７５】図１４のタイミング図は、プロセッサ・シ
ステム・クロック・サイクルＰO-6のシーケンスを示し
ている。各プロセッサ・サイクルは内部ＴサイクルＴO
から始まる。本発明の好適実施例によるアーキテクチャ
１００では、各プロセッサ・サイクルは２つのＴサイク
ルからなっている。
【０１７６】プロセッサ・サイクル０のときは、ＩＦＵ
１０２とＶＭＵ１０８は物理アドレスを生成するように
動作する。この物理アドレスはＣＣＵ１０６へ送られ、
命令用キャッシュ・アクセス・オペレーションが開始さ
れる。要求された命令セットが命令用キャッシュ１３２
にあると、命令セットはプロセッサ・サイクル１のほぼ
中間でＩＦＵ１０２へ戻される。そのあと、ＩＦＵ１０
２はプリフェッチ・ユニット２６０とＩＦＩＦＯ２６４
を経由する命令セットの転送を管理し、転送された命令
セットはまずＩＥＵ１０４へ実行のために渡される。
【０１７７】１）Ｅデコード・ユニットの詳細 Ｅデコード・ユニット４９０は全命令セットを並列に受
け取って、プロセッサ・サイクル１が完了する前にデコ
ードする。Ｅデコード・ユニット４９０は好適アーキテ
クチャ１００では、バス１２４を経由して受け取ったす
べての有効命令を並列に直接デコードする機能を備えた
順列組合せ理論に基づくロジック・ブロックとして実現
されている。アーキテクチャ１００によって認識される
命令は、各タイプ別に、命令、レジスタ要件および必要
な資源の仕様とともに表ＶＩに示されている。
【０１７８】 表ＶＩ ──────────────────────────────────── 命令／仕様 命令 制御とオペランド情報＊ レジスタ間移動 論理／算術演算機能コード： 加算、減算、乗算、シフトその他の指定 宛先レジスタ ＰＳＲのみセット ソース・レジスタ１ ソース・レジスタ２または即値定数値 レジスタセットＡ／Ｂ選択 即値からレジスタへ 宛先レジスタ 移動 即値整数または浮動小数点定数値 レジスタ・セットＡ／Ｂ選択 ロード／ストア・レジスタ オペレーション機能コード： ロードまたはストアの指定、即値、ベースと 即値、またはベースとオフセットの使用 ソース／宛先レジスタ ベース・レジスタ インデックス・レジスタまたは即値定数値 レジスタ・セットＡ／Ｂ選択 即値コール 符号付き即値変位 制御フロー オペレーション機能コード： ブランチ・タイプとトリガ条件の指定 ベース・レジスタ インデックス・レジスタ、即値定数変位値、また はトラップ番号 レジスタ・セットＡ／Ｂ選択 特殊レジスタ移動 オペレーション機能コード： 特殊／整数レジスタとの間の移動の指定 特殊レジスタ・アドレス識別子ソース／宛先レジ スタ レジスタ・セットＡ／Ｂ選択 整数変換移動 オペレーション機能コード： 浮動小数点から整数への変換タイプの指定 ソース／宛先レジスタ レジスタ・セットＡ／Ｂ選択 ブール関数 ブール関数コード：ＡＮＤ、ＯＲなどの指定 宛先ブール・レジスタ ソース・レジスタ１ ソース・レジスタ２ レジスタ・セットＡ／Ｂ選択 拡張プロシージャ プロシージャ指定子：プロシージャ・ベース値か らのアドレス・オフセットの指定 オペレーション：値をプロシージャ・ルーチンへ 渡す アトミック・プロシージャ プロシージャ指定子：アドレス値の指定 ──────────────────────────────────── ＊−命令は、デコードされて命令を識別するフィールドのほかにこれらのフィー ルドを含んでいる。
【０１７９】Ｅデコード・ユニット４９０は命令セット
の各命令を並列にデコードする。その結果の命令の識
別、命令機能、レジスタ参照および機能要件はＥデコー
ド・ユニット４９０の出力から得られる。この情報は再
生成され、命令セット内のすべての命令が退避されるま
でプロセッサ・サイクルの各半サイクル期間、Ｅデコー
ド・ユニット４９０によってラッチされる。したがっ
て、保留状態の８命令すべてに関する情報がＥデコード
・ユニット４９０の出力から絶えず得られるようになっ
ている。この情報は８エレメント・ビット・ベクトルの
形式で表示され、各ベクトルのビットまたはサブフィー
ルドは２つの保留中命令セット内の対応する命令の物理
ロケーションに論理的に対応している。したがって、８
個のベクトルが制御ライン５０２を経由してキャリー・
チェッカ４９２へ送られる。この場合、各ベクトルは対
応する命令がプロセッサ状況ワードのキャリー・ビット
に作用を及ぼしているか、あるいはそれに依存している
かを指定している。８個のベクトルが各命令の特定の内
容と機能ユニット要件を示すために制御ライン５１０を
経由して送られる。８個のベクトルが制御ライン５０６
を経由して送られ、８個の保留中命令の各々によって使
用されたレジスタ参照を指定している。これらのベクト
ルはプロセッサ・サイクル１が終了する前に送られる。
【０１８０】２）キャリー・チェッカ・ユニットの詳細 キャリー・チェッカ・ユニット４９２は図１４に示すオ
ペレーションのデータ依存関係フェーズ期間の間に依存
関係検査ユニット４９４と並列に動作する。キャリー・
チェッカ・ユニット４９２は好適アーキテクチャ１００
では順列組合せ理論に基づくロジックとして実現されて
いる。したがって、キャリー・チェッカ・ユニット４９
２によるオペレーションの各繰り返し時に、命令がプロ
セッサ状態レジスタのキャリー・フラグを変更したかど
うかについて８個の命令すべてが考慮される。これが必
要とされるのは、その前の命令によって設定されたキャ
リー・ビットの状況に依存する命令を順序外で実行する
ことを可能にするためである。制御ライン５０４上に送
出された制御信号により、キャリー・チェッカ・ユニッ
ト４９２は、キャリー・フラグに対する先行命令の実行
に依存する特定の命令を識別することができる。
【０１８１】さらに、キャリー・チェッカ・ユニット４
９２は８個の保留中命令の各々についてキャリー・ビッ
トの一時的コピーをもっている。キャリー・ビットを変
更していない命令については、キャリー・チェッカ・ユ
ニット４９２はプログラム命令ストリームの順序でキャ
リー・ビットを次の命令に伝える。したがって、順序外
で実行され、キャリー・ビットを変更する命令を実行さ
せることが可能であり、さらに、その順序外で実行され
る命令に依存する後続の命令も、キャリー・ビットを変
更する命令のあとに置かれていても、実行することが可
能である。さらに、キャリー・ビットがキャリー・チェ
ッカ・ユニット４９２によって維持されているので、こ
れらの命令の退避以前に例外が起こったとき、キャリー
・チェッカ・ユニットは内部一時キャリー・ビット・レ
ジスタをクリアするだけでよいことから、順序外で実行
することが容易になる。その結果、プロセッサ状況レジ
スタは、順序外で実行される命令の実行による影響を受
けない。キャリー・チェッカ・ユニット４９２が維持し
ている一時キャリー・ビット・レジスタは、順序外で実
行される各命令が完了すると更新される。順序外で実行
される命令が退避されると、プログラム命令ストリーム
の中で最後に退避された命令に対応するキャリー・ビッ
トはプロセッサ状況レジスタのキャリー・ビット・ロケ
ーションへ転送される。
【０１８２】３）データ依存関係チェッカ・ユニットの
詳細 データ依存関係チェッカ・ユニット４９４はＥデコード
・ユニット４９０から制御ライン５０６を経由して８個
のレジスタ参照識別ベクトルを受け取る。各レジスタの
参照は３２個のレジスタを一度に１つを識別するのに適
した５ビット値と“Ａ”“Ｂ”またはブール・レジスタ
・セット内に置かれているレジスタ・バンクを識別する
２ビット値によって示されている。浮動小数点レジスタ
・セットは“Ｂ”レジスタ・セットとも呼ばれる。各命
令は最高３つまでのレジスタ参照フィールドを持つこと
ができる。２つのソース・レジスタ・フィールドと１つ
の宛先レジスタ・フィールドである。ある種の命令、特
にレジスタ間移動命令は、宛先レジスタを指定している
場合があっても、Ｅデコード・ユニット４９０によって
認識される命令ビット・フィールドは実際に作製される
出力データがないことを意味している場合がある。むし
ろ、命令の実行は、プロセッサ状況レジスタの値の変更
を判断することだけを目的としている。
【０１８３】データ依存関係チェッカ４９４も好適アー
キテクチャ１００において純然たる組合せロジック（ｐ
ｕｒｅ ｃｏｍｂｉｎａｔｏｒｉａｌ ｌｏｇｉｃ）で
実現されているが、これはプログラム命令ストリーム内
に後に現れる命令のソース・レジスタ参照と相対的に前
に置かれた命令の宛先レジスタ参照との間の依存関係を
同時に判断するように動作する。ビット配列は、どの命
令が他の命令に依存するかを識別するだけでなく、各依
存関係がどのレジスタに基づいて生じたかを識別するデ
ータ依存関係チェッカ４９４によって作られる。キャリ
ーとレジスタ・データの依存関係は、第２プロセッサ・
サイクルの開始直後に判別される。
【０１８４】４）レジスタ改名ユニットの詳細 レジスタ改名ユニット４９６は８個の保留中の命令すべ
てのレジスタ参照のＩＤを制御ライン５０６を経由して
レジスタ依存関係を制御ライン５０８を経由して受け取
る。８個のエレメントからのマトリックスも制御ライン
５４２を経由して受け取る。これらのエレメントは保留
中命令の現セットの中でどの命令が実行されたか（完了
したか）を示している。この情報からレジスタ改名ユニ
ット４９６は制御信号の８エレメント配列を制御ライン
５１２を経由して命令発行ユニット４９８へ送る。この
ようにして送られた制御情報は、現セットのデータ依存
関係が判別された場合に、まだ実行されていない現在保
留中の命令のうちどの命令の実行が可能になったかにつ
いてレジスタ改名ユニット４９６が行った判断を反映し
ている。レジスタ改名ユニット４９６は実行のために同
時に出される最高６個までの命令を識別した選択制御信
号をライン５１６を経由して受信する。つまり、２個の
整数命令、２個の浮動小数点命令および２個のブール命
令である。
【０１８５】レジスタ改名ユニット４９６はバス５１８
を経由してレジスタ・ファイル配列４７２へ送られた制
御信号を通して、識別された命令を実行する際にアクセ
スするソース・レジスタを選択するというもう一つの機
能を備えている。順序外で実行される命令の宛先レジス
タは、対応するデータ経路の一時バッファ６１２、６８
０、７２８に置かれているものとして選択される。順序
内で実行される命令は完了すると退避され、その結果デ
ータはレジスタ・ファイル６１４、６８４、７３２にス
トアされていく。ソース・レジスタの選択は、レジスタ
が以前に宛先として選択され、対応する以前の命令がま
だ退避されていないかどうかによって決まる。そのよう
な場合には、ソース・レジスタは対応する一時バッファ
６１２、６８０、７２８から選択される。以前の命令が
退避されていた場合は、対応するレジスタ・ファイル６
１４、６８４、７３２のレジスタが選択される。その結
果、レジスタ改名ユニット４９６は順序外で実行される
命令の場合には、レジスタ・ファイル・レジスタの参照
を一時バッファ・レジスタの参照に実効的に置き換える
ように動作する。
【０１８６】アーキテクチャ１００によれば、一時バッ
ファ６１２、６８０、７２８は対応するレジスタ・ファ
イル配列のレジスタ構造と重複していない。むしろ、８
個の保留命令の各々に対して１つの宛先レジスタ・スロ
ットが用意されている。その結果、一時バッファ宛先レ
ジスタ参照の置換は、保留レジスタ・セット内の対応す
る命令のロケーションによって判断される。そのあとの
ソース・レジスタ参照はソース依存関係が発生した命令
に対してデータ依存関係チェッカ４９４によって識別さ
れる。したがって、一時バッファ・レジスタ内の宛先ス
ロットはレジスタ改名ユニット４９６によって容易に判
断することが可能である。
【０１８７】５）命令発行ユニットの詳細 命令発行ユニット４９８は、発行できる命令のセットを
レジスタ改名ユニット４９６の出力とＥデコード・ユニ
ット４９０によって識別された命令の機能要件に基づい
て判断する。命令発行ユニット４９８は制御ライン５１
４を経由して報告された機能ユニット４７８O-n の各々
の状況に基づいてこの判断を行う。したがって、命令発
行ユニット４９８は発行すべき使用可能な命令セットを
レジスタ改名ユニット４９６から受信すると、オペレー
ションを開始する。各命令を実行するためにレジスタ・
ファイルへのアクセスが必要であるとすると、命令発行
ユニット４９８は現在命令を実行中の機能ユニット４９
８O-n が使用可能であることを予想する。レジスタ改名
ユニット４９６へ発行すべき命令を判別する際の遅延を
最小にするために、命令発行ユニット４９８は専用の組
合せロジックで実現されている。
【０１８８】発行すべき命令を判別すると、レジスタ改
名ユニット４９６はレジスタ・ファイルへのアクセスを
開始し、このアクセスは第３プロセッサ・サイクルＰ2
が終了するまで続けられる。プロセッサ・サイクルＰ3
が開始すると、命令発行ユニット４９８は「Ｅｘｅｃｕ
ｔｅ ０」で示すように１つまたは２つ以上の機能ユニ
ット４７８O-n によるオペレーションを開始し、レジス
タ・ファイル配列４７２から送られてきたソース・デー
タを受信して処理する。
【０１８９】代表例として、アーキテクチャ１００で処
理される大部分の命令は１プロセッサ・サイクルで機能
ユニットを通して実行される。しかし、一部の命令は、
「Ｅｘｅｃｕｔｅ １」で示すように、同時に出された
命令を完了するのに複数のプロセッサ・サイクルを必要
とする。Ｅｘｅｃｕｔｅ ０命令とＥｘｅｃｕｔｅ１命
令は、例えばそれぞれＡＬＵと浮動小数点乗算機能ユニ
ットに実行させることができる。ＡＬＵ機能ユニットは
図１４に示すように、１プロセッサ・サイクル内で出力
データを発生し、この出力データはラッチしておくだけ
で、第５プロセッサ・サイクルＰ4 時に別の命令を実行
する際に使用することができる。浮動少数点乗算機能ユ
ニットは内部パイプライン化機能ユニットにすることが
好ましい。したがって、次のプロセッサ・サイクルで別
の浮動小数点命令を出すことができる。しかし、最初の
命令の結果はデータに依存するプロセッサ・サイクル数
の間使用することができない。図１４に示す命令は、機
能ユニットでの処理を完了するためには、３プロセッサ
・サイクルを必要とする。
【０１９０】各プロセッサ・サイクルの間に、命令発行
ユニット４９８の機能は繰り返される。その結果、現在
の保留中の命令セットの状況と機能ユニット４７８O-n
の全セットの使用可能状況は各プロセッサ・サイクルの
間に再評価される。したがって、最適条件のとき、好適
アーキテクチャ１００はプロセッサ・サイクルごとに最
高６個までの命令を実行することができる。しかし、代
表的な命令ミックスから得られる総平均実行命令数は１
プロセッサ・サイクル当たり１．５個ないし２．０個で
ある。
【０１９１】命令発行ユニット４９８の機能で最後に考
慮すべきことは、このユニットがトラップ条件の処理と
特定命令の実行に関与することである。トラップ条件を
発生するためには、まだ退避されていないすべての命令
をＩＥＵ１０４からクリアする必要がある。このような
事態は、算術演算エラーに応答して、機能ユニット４７
８O-n のいずれからか、あるいは例えば違法命令をデコ
ードしたときにＥデコード・ユニット４９０から外部割
り込みを受信し、それが割り込み要求／受信確認制御ラ
イン３４０を経由して、ＩＥＵ１０４へ中継されたのに
応答して、起こることがある。トラップ条件が発生しと
き、命令発行ユニット４９８は現在ＩＥＵ１０４で保留
されているすべての非退避命令を中止または無効にする
ことを受け持つ。同時に退避できない命令はすべて無効
にされる。この結果は、プログラム命令ストリームを順
序内で実行する従来の方式に対して割り込みを正確に発
生させるために不可欠である。ＩＥＵ１０４がトラップ
処理プログラム・ルーチンの実行を開始する準備状態に
なると、命令発行ユニット４９８は制御ライン３４０を
経由するリターン制御信号によって割り込みの受信を確
認する。また、従来の純然たる順序内ルーチンにおいて
ある命令が実行される前に変更されたプロセッサ状態ビ
ットに基づいてその命令に対する例外条件が認識される
可能性を防止するために命令発行ユニット４９８は、Ｐ
ＳＲを変更する可能性のあるすべての命令（特殊移動や
トラップからのリターンなど）が厳格に順序内で実行さ
れるようにすることを受け持つ。
【０１９２】プログラム制御の流れを変更するある種の
命令は、Ｉデコード・ユニット２６２によって判別され
ない。この種の命令には、サブルーチン・リターン、プ
ロシージャ命令からのリターン、トラップからのリター
ンがある。命令発行ユニット４９８は判別制御信号をＩ
ＥＵリターン制御ライン３５０を経由してＩＦＵ１０２
へ送る。特殊レジスタ４１２のうち対応するものが選択
されて、コール命令の実行時、トラップの発生時または
プロシージャ命令の出現時に存在していたＩＦ ＰＣ実行
アドレスを出力する。
【０１９３】６）完了制御ユニットの詳細 完了制御ユニット５４０は機能ユニット４７８O-n をモ
ニタして、現在のオペレーションの完了状況を調べる。
好適アーキテクチャ１００では、完了制御ユニット５４
０は各機能ユニットによるオペレーションの完了を予想
して、現在保留中の命令セットの中の各命令の実行状況
を示した完了ベクトルを機能ユニット４７８O-n による
命令の実行完了よりも約半プロセッサ・サイクル前にレ
ジスタ改名ユニット４９６、バイパス制御ユニット５２
０および退避制御ユニット５００へ送る。これにより、
命令発行ユニット４９８はレジスタ改名ユニット４９６
を通して、実行を完了する機能ユニットを次の命令発行
サイクルに対して使用可能な資源として考慮することが
できる。バイパス制御ユニット５２０は、機能ユニット
から出力されたデータをバイパス・ユニット４７４を通
るようにバイパスする準備を行うことができる。最後
に、退避制御ユニット５００は機能ユニット４７８O-n
からレジスタ・ファイル配列４７２へデータを転送する
のと同時に対応する命令を退避するように動作する。
【０１９４】７）退避制御ユニットの詳細 完了制御ユニット５４０から送られた命令完了ベクトル
の他に、退避制御ユニット５００はＥデコード・ユニッ
ト４９０から出力された最も古い命令セットをモニタす
る。命令ストリーム順序の中の各命令に完了制御ユニッ
ト５４０によって完了の印（マーク）が付けられると、
退避制御ユニット５００は、制御ライン５３４上に送出
された制御信号を通して一時バッファ・スロットからレ
ジスタ・ファイル配列４７２内の対応する命令が指定し
たファイル・レジスタ・ロケーションへデータを転送す
ることを指示する。１つまたは複数の命令が同時に退避
されると、ＰＣ Ｉｎｃ／ｓｉｚｅ制御信号が制御ライ
ン３４４上に送出される。各プロセッサ・サイクルごと
に最高４個までの命令を退避することが可能である。命
令セット全体が退避されると、ＩＦＩＦＯ読取り制御信
号が制御ライン３４２上に送出されてＩＦＩＦＯ２６４
を前進させる。
【０１９５】８）制御フロー制御ユニットの詳細 制御フロー制御ユニット５２８は、現在の保留中命令セ
ット内の制御フロー命令が解決されたかどうか、さら
に、その結果ブランチが行われたかどうかを指定した情
報をＩＦＵ１０２に絶えず与えるように動作する。制御
フロー制御ユニット５２８はＥデコード・ユニット４９
０による制御フロー・ブランチ命令の識別情報を制御ラ
イン５１０を経由して取得する。現在のレジスタ依存関
係のセットは、制御ライン５３６を経由してデータ依存
関係チェッカ・ユニット４９４から制御フロー制御ユニ
ット５２８へ送られるので、制御フロー制御ユニット５
２８はブランチ命令の結果が依存関係に拘束されている
かどうか、あるいは判明しているかどうかを判断するこ
とができる。レジスタ改名ユニット４９６からバス５１
８を経由して、送られたレジスタの参照は制御フロー制
御ユニット５２８によってモニタされ、ブランチ決定を
定義するブール・レジスタが判別される。したがって、
ブランチ決定は制御フロー命令の順序外の実行以前でも
判断することが可能である。
【０１９６】制御フロー命令の実行と同時に、バイパス
・ユニット４７４は、制御フロー１と制御フロー２の制
御ライン７５０、７５２からなる制御ライン５３０を経
由して制御フローの結果を制御フロー制御ユニット５２
８へ送るように指示される。最後に、制御フロー制御ユ
ニット５２８は各々が８ビットの２個のベクトルを制御
ライン３４８を経由して、ＩＦＵ１０２へ連続して送
る。これらのベクトルは、ベクトル内のビットに対応す
る論理ロケーションに置かれた命令が解決されたか否か
およびその結果ブランチが行われたか否かを定義してい
る。好適アーキテクチャ１００では、制御フロー制御ユ
ニット５２８は制御ユニット５２８への入力制御信号を
受けて連続的に動作する組合せロジックとして実現され
ている。
【０１９７】９）バイパス制御ユニットの詳細 命令発行ユニット４９８は、バイパス制御ユニット５２
０と厳密に協働して、レジスタ・ファイル配列４７２と
機能ユニット４７８O-n 間のデータのルーチング（経路
指定）を制御する。バイパス制御ユニット５２０は図１
４に示すオペレーションのレジスタ・ファイル・アクセ
ス、出力およびストア・フェーズと関連して動作する。
レジスタ・ファイル・アクセスの間にはバイパス制御ユ
ニット５２０は命令の実行の出力フェーズの間に書き込
まれている途中にあるレジスタ・ファイル配列４７２内
の宛先レジスタのアクセスを制御ライン５２２を通して
認識することができる。この場合、バイパス制御ユニッ
ト５２０はバイパスして機能ユニット配布バス４８０に
返すように、機能ユニット出力バス４８２上に送出され
たデータを選択することを指示する。バイパス・ユニッ
ト５２０に対する制御は、制御ライン５４２を通して命
令発行ユニット４９８によって行われる。
【０１９８】ＩＶ．仮想メモリ制御ユニット ＶＭＵ１０８のインタフェース定義は図１５に示されて
いる。ＶＭＵ１０８は主にＶＭＵ制御ロジック・ユニッ
ト８００と内容アドレス（ｃｏｎｔｅｎｔ ａｄｄｒｅ
ｓｓａｂｌｅ）メモリ（ＣＡＭ）８０２から構成されて
いる。ＶＭＵ１０８の一般的機能は図１６にブロック図
で示してある。同図において、仮想アドレスの表現はス
ペースＩＤ（ｓＩＤ〔３１：２８〕）、仮想ページ番号
（ＶＡＤＤＲ〔２７：１４〕）、ページ・オフセット
（ＰＡＤＤＲ〔１３：４〕）、および要求ＩＤ（ｒＩＤ
〔３：０〕）に分割されている。物理アドレスを生成す
るためのアルゴリズムでは、スペースＩＤを使用して、
スペース・テーブル８４２内の１６個のレジスタから１
つを選択するようになっている。選択したスペース・レ
ジスタの内容と仮想ページ番号とを組み合わせて、テー
ブル索引バッファ（ＴＬＢ）８４４をアクセスするとき
のアドレスとして使用される。３４ビット・アドレスは
内容アドレス・タグの働きをし、バッファ８４４内の対
応するバッファ・レジスタを指定するために使用され
る。タグに一致するものが見つかると、１８ビット幅レ
ジスタ値が物理アドレス８４６の上位１８ビットとして
得られる。ページ・オフセットと要求ＩＤは物理アドレ
ス８４６の下位１４ビットとして得られる。
【０１９９】タグに一致するものがテーブル索引バッフ
ァ８４４に見つからないと、ＶＭＵ不一致が通知され
る。この場合は、ＭＡＵ１１２に維持されている完全ペ
ージ・テーブル・データ構造をアクセスする従来のハッ
シュ・アルゴリズム８４８を採用したＶＭＵ高速トラッ
プ処理ルーチンを実行させる必要がある。このページ・
テーブル８５０はアーキテクチャ１００によって現在使
用中のすべてのメモリ・ページのエントリを含んでい
る。ハッシュ・アルゴリズム８４８は現在の仮想ページ
変換操作を満たすために必要なページ・テーブル・エン
トリを判別する。これらのページ・テーブル・エントリ
はＭＡＵ１１２からレジスタ・セット“Ａ”のトラップ
・レジスタへロードされ、そのあと特殊レジスタ移動命
令によってテーブル索引バッファ８４４へ転送される。
例外処理ルーチンから戻ると、ＶＭＵ不一致例外を引き
起こした命令はＩＥＵ１０４によって再実行される。仮
想アドレスから物理アドレスへの変換操作は例外を引き
起こさないで完了するはずである。
【０２００】ＶＭＵ制御ロジック８００はＩＦＵ１０２
およびＩＥＵ１０４とのデュアル・インタフェースとな
る。準備信号は制御ライン８２２を経由して、ＩＥＵ１
０４へ送られ、ＶＭＵ１０８がアドレス変換のために使
用可能であることを通知する。好適実施例では、ＶＭＵ
１０８は常にＩＦＵ１０２の変換要求を受け付ける準備
状態にある。ＩＦＵ１０２およびＩＥＵ１０４は共に、
制御ライン３２８および８０４を経由して要求を提示す
ることができる。好適アーキテクチャ１００では、ＩＦ
Ｕは優先してＶＭＵ１０８をアクセスすることができ
る。その結果、ビジー（使用中）制御ライン８２０は１
つだけがＩＥＵ１０４に出力される。
【０２０１】ＩＦＵ１０２およびＩＥＵ１０４は共にス
ペースＩＤと仮想ページ番号フィールドをそれぞれ制御
ライン３２６および８０８を経由して、ＶＭＵ制御ロジ
ック８００へ送る。さらにＩＥＵ１０４は読み書き制御
信号を制御信号８０６で出力する。この制御信号は、参
照された仮想メモリのメモリ・アクセス保護属性を変更
するために、そのアドレスをロード・オペレーションに
使用すべきか、ストア・オペレーションに使用すべきか
を必要に応じて定義している。仮想アドレスのスペース
ＩＤと仮想ページ・フィールドは、ＣＡＭユニット８０
２に渡されて、実際の変換操作が行われる。ぺージ・オ
フセットとＥｘＩＤフィールドは最終的にＩＥＵ１０４
から直接にＣＣＵ１０６へ送られる。物理ページと要求
ＩＤフィールドは、アドレス・ライン８３６を経由して
ＣＡＭユニット８０２へ送られる。テーブル索引バッフ
ァに一致するものが見つかると、ヒット・ラインと制御
出力ライン８３０を経由してＶＭＵ制御ロジック・ユニ
ット８００に通知される。その結果の１８ビット長の物
理アドレスはアドレス出力ライン８２４上に出力され
る。
【０２０２】ＶＭＵ制御ロジック・ユニット８００は、
ライン８３０からヒットおよび制御出力制御信号を受け
ると、仮想メモリ不一致と仮想メモリ例外制御信号をラ
イン３３４、３３２上に出力する。仮想メモリ変換不一
致とは、テーブル索引バッファ８４４内のページ・テー
ブルＩＤと一致しなかったことを意味する。その他の変
換エラーはすべて仮想メモリ例外として報告される。
【０２０３】最後にＣＡＭユニット８０２内のデータ・
テーブルは特殊レジスタ間移動命令をＩＥＵ１０４が実
行することによって変更することができる。読み書き、
レジスタ選択、リセット、ロードおよびクリア制御信号
はＩＥＵ１０４から制御ライン８１０、８１２、８１
４、８１６、８１８を経由して出力される。ＣＡＭユニ
ット・レジスタに書くべきデータは、特殊アドレス・デ
ータ・バス３５４に接続されたアドレス・バス８０８を
経由してＩＥＵ１０４からＶＭＵ制御ロジック・ユニッ
ト８００によって受信される。このデータは初期設定、
レジスタ選択、および読み書き制御信号を制御する制御
信号と同時にバス８３６を経由してＣＡＭユニット８０
２へ転送される。その結果、ＣＡＭユニット８０２内の
データ・レジスタは、より高レベルのオペレーティング
・システムで定義されているコンテキスト・スイッチを
処理するとき必要になるストアのための読出しを含め
て、アーキテクチャ１００の動的オペレーションの間に
必要に応じて即座に書き出すことができる。
【０２０４】Ｖ．キャッシュ制御ユニット ＣＣＵ１０６のデータ・インタフェースに対する制御
は、図１７に示されている。この場合も、ＩＦＵ１０２
とＩＥＵ１０４用に別々のインタフェースが設けられて
いる。さらに論理的に別個のインタフェースがＣＣＵ１
０６に用意され、命令とデータ転送のためにＭＣＵ１１
０と結ばれている。ＩＦＵインタフェースはアドレス・
ライン３２４上に送出される物理ページ・アドレス、ア
ドレス・ライン８２４上に送出されるＶＭＵ変換ページ
・アドレス、および制御ライン２９４、２９６上を別々
に転送される要求ＩＤからなっている。単方向データ転
送バス１１４は命令セット全体をＩＦＵ１０２と並列に
転送するためのものである。最後に、読取り／使用中お
よび準備制御信号は制御ライン２９８、３００、３０２
を経由して、ＣＣＵ１０６へ送られる。
【０２０５】同様に、物理アドレス全体は物理アドレス
・バス７８８を経由して、ＩＥＵ１０４へ送られる。要
求ＥｘＩＤは制御ライン７９６を経由して、ＩＥＵ１０
４のロード／ストア・ユニットとの間で別々に受渡され
る。８０ビット幅単方向データ・バスはＣＣＵ１０６か
らＩＥＵ１０４に出力される。しかし、アーキテクチャ
１００の好適実施例では、下位の６４ビットだけがＩＥ
Ｕ１０４によって使用される。全８０ビット・データ転
送バスをＣＣＵ１０６内で使用できるようにし、かつ、
サポートしているのは、本アーキテクチャ１００の引き
続いての実行をサポートするためであり、浮動少数点デ
ータ経路６６０を変更することによって、ＩＥＥＥ標準
７５４に準拠する浮動小数点のオペレーションをサポー
トする。
【０２０６】ＩＥＵ制御インターフェースは、要求、使
用中、準備、読み書きを通して、および制御信号７８４
を通して確立され、実質的にはＩＦＵ１０２によって使
用される対応する制御信号と同じである。例外は、ロー
ド・オペレーションとストア・オペレーションを区別す
るための読み書き制御信号が設けられていることであ
る。幅制御信号はＩＥＵ１０４による各ＣＣＵ１０６へ
のアクセス時に転送されるバイト数を指定している。こ
れに対して、命令用キャッシュ１３２の全てのアクセス
は固定した１２８ビット幅データ・フェッチ・オペレー
ションになっている。
【０２０７】ＣＣＵ１０６は命令用キャッシュ１３２と
データ用キャッシュ１３４に対して従来とほぼ同じキャ
ッシュ制御機能を備えている。好適アーキテクチャ１０
０では，命令用キャッシュ１３２は２５６個の１２８ビ
ット幅命令セットをストアする機能を備えた高速メモリ
になっている。データ用キャッシュ１３４は１０２４個
の３２ビット幅ワードのデータをストアする機能を備え
ている。命令用キャッシュ１３２とデータ用キャッシュ
１３４の内容から即時に満足できない命令要求とデータ
要求はＭＣＵ１１０に渡される。命令用キャッシュがミ
スした場合は、２８ビット幅物理アドレスがアドレス・
バス８６０を経由してＭＣＵ１１０に渡される。要求Ｉ
ＤおよびＣＣＵ１０６とＭＣＵ１１０のオペレーション
を調整するための追加制御信号は制御ライン８６２上に
送出される。ＭＣＵ１１０がＭＡＵ１１２の必要な読取
りアクセスを調整すると、２つの連続する６４ビット幅
データ転送が直接にＭＡＵ１１２から命令用キャッシュ
１３２へ行われる。２つの転送が必要になるのは、デー
タ・バス１３６が好適アーキテクチャ１００では、６４
ビット幅バスになっているためである。要求したデータ
がＭＣＵ１１０を通して返却されると、要求オペレーシ
ョンの保留中に維持されていた要求ＩＤも制御ライン８
６２を経由してＣＣＵ１０６へ返却される。
【０２０８】データ用キャッシュ１３４とＭＣＵ１１０
との間のデータ転送オペレーションは、命令用キャッシ
ュの転送オペレーションとほぼ同じである。データ・ロ
ードとストア・オペレーションは単一バイトを参照でき
るので、全３２ビット幅の物理アドレスがアドレス・バ
ス８６４を経由して、ＭＣＵ１１０へ送られる。インタ
フェース制御信号と要求ＥｘＩＤは制御ライン８６６を
経由して、転送される。双方向の６４ビット幅データ転
送はデータ用キャッシュ・バス１３８を経由して行われ
る。
【０２０９】
【発明の効果】高性能ＲＩＳＣをベースとしたマイクロ
プロセッサ・アーキテクチャは以上に説明した通りであ
る。本発明のアーキテクチャによれば、命令を順序外に
実行することができ、メインとターゲット命令ストリー
ムのプリフェッチ命令転送経路を別々に設け、およびプ
ロシージャ命令認識と専用プリフェッチ経路を設けるこ
とができる。命令実行ユニットは最適化されているの
で、最適化された複数のデータ処理経路で整数、浮動小
数点およびブール演算をサポートすることができ、ま
た、それぞれの一時レジスタ・ファイルが設けられてい
るので、容易に設定されるマシン状態の状況を正確に維
持しながら、順序外の実行と命令取消しを容易に行うこ
とができる。したがって、上述した説明では、本発明の
好適実施例を開示しているが、当業者にとって本発明の
範囲内で種々変更および改良することが可能であること
は勿論である。
【図面の簡単な説明】
【図１】 本発明を実現するマイクロプロセッサ・アー
キテクチャを示す簡略図である。
【図２】 本発明の命令フェッチ・ユニットを示す詳細
ブロック図である。
【図３】 本発明のプログラム・カウンタ・ロジック・
ユニットを示すブロック図である。
【図４】 プログラム・カウンタ・データと制御経路ロ
ジックを示す別の詳細ブロック図である。
【図５】 本発明の命令実行ユニットを示す簡略ブロッ
ク図である。
【図６】 レジスタ・ファイル・アーキテクチャ及び１
次及び２次命令セットを図形で示す図である。
【図７】 １次整数レジスタの再構成ステージを図形で
示す図である。
【図８】 本発明の再構成可能浮動小数点及び２次整数
レジスタ・セットを図形で示す図である。
【図９】 本発明の３次ブール・レジスタ・セットを図
形で示す図である。
【図１０】 本発明の命令実行ユニットの１次整数処理
データ経路部分を示す詳細ブロック図である。
【図１１】 本発明の命令実行ユニットの１次浮動小数
点データ経路部分を示す詳細ブロック図である。
【図１２】 本発明の命令実行ユニットのブール演算デ
ータ経路部分を示す詳細ブロック図である。
【図１３】 本発明のロード／ストア・ユニットを示す
ブロック図である。
【図１４】 本発明のオペレーション順序を示すタイミ
ング図である。
【図１５】 本発明の仮想メモリ制御ユニットを示す簡
略ブロック図である。
【図１６】 本発明の仮想メモリ制御アルゴリズムを示
すブロック図である。
【図１７】 本発明のキャッシュ制御ユニットを示す簡
略ブロック図である。
【符号の説明】 １００…アーキテクチャの概要、１０２…命令フェッチ
・ユニット（ＩＦＵ）１０４…命令実行ユニット（ＩＥ
Ｕ）、１０６…キャッシュ制御ユニット（ＣＵＵ）、１
０８…仮想メモリ・ユニット（ＶＭＵ）、１１０…メモ
リ制御ユニット（ＭＣＵ）、１１２…メモリ・アレイ・
ユニット（ＭＡＵ）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 レンツ，デレク ジェイ. アメリカ合衆国 95032 カリフォルニア 州 ロス ゲイトス フィリップス アヴ ェニュー 17400 (72)発明者 ミヤヤマ，ヨシユキ アメリカ合衆国 95050 カリフォルニア 州 サンタ クララ ランチョ マコーミ ック ブールバード 2171 (72)発明者 ガルグ，サンジブ アメリカ合衆国 94539 カリフォルニア 州 フリーモント センティネル ドライ ブ 46820 (72)発明者 ハギワラ，ヤスアキ アメリカ合衆国 95050 カリフォルニア 州 サンタ クララ モンロー ストリー ト 2250 アパート 274 (72)発明者 ワン，ジョハネス アメリカ合衆国 94062 カリフォルニア 州 レッドウッド シティ キング スト リート 25 (72)発明者 ラウ，テーリ アメリカ合衆国 94306 カリフォルニア 州 パロ アルト カレッジ アヴェニュ ー 411 アパート イー (72)発明者 トラン，クワン エイチ. アメリカ合衆国 95130 カリフォルニア 州 サン ノゼ メイフィールド アヴェ ニュー 2045 Ｆターム(参考） 5B013 AA01 AA05 AA12 CC01 DD04 5B033 DD04

Claims (80)

    【特許請求の範囲】
  1. 【請求項１】 マイクロプロセッサを用い、命令ストア
    から得られた命令を実行する方法であって、 第１のプロセッササイクル中、プログラム順序にある複
    数の命令を前記命令ストアからフェッチする段階、 フェッチした複数の命令のうち所定命令を第２のプロセ
    ッササイクル中、ＦＩＦＯバッファにバッファリングす
    る段階、 前記ＦＩＦＯバッファにバッファリングされた前記複数
    の命令の所定命令を、第２のプロセッササイクル中に同
    時にデコードし、第３のプロセッササイクル中にディス
    パッチ回路を用いてディスパッチする段階、 前記ディスパッチ回路によりディスパッチされた複数の
    命令の少なくとも１つを複数の機能ユニッによりアウト
    オブオーダで実行する段階、 アウトオブオーダ実行結果を、前記複数の機能ユニット
    からレジスタファイルの一時レジスタへ一時ストアし、
    前記一時レジスタから前記レジスタファイルのレジスタ
    アレイへ実行結果をストアする段階、 前記レジスタファイルから前記複数の機能ユニットの１
    つ以上に同時にデータを供給し、前記複数の機能ユニッ
    トによって複数命令の１つ以上を同時に実行可能とする
    段階、 とを含むマイクロプロセッサを用いた命令実行方法。
  2. 【請求項２】 さらにアウトオブオータで実行された複
    数の命令をプログラム順序で退避させ、データ値を前記
    一時レジスタからレジスタアレイへ転送する段階を含む
    請求項１記載の方法。
  3. 【請求項３】 さらに、１つ以上の命令を前記ＦＩＦＯ
    バッファの第１、第２のレジスタから前記ディスパッチ
    回路へ同時に供給する段階を含む請求項１記載の方法。
  4. 【請求項４】 さらに、第１、第２のレジスタから前記
    ディスパッチ回路へ４命令からなる命令セットを同時に
    供給する段階を含む請求項１記載の方法。
  5. 【請求項５】 さらに、前記複数の機能ユニットが使用
    可能であることを条件に前記複数の機能ユニットに命令
    をアウトオブオーダで発行する段階を含む請求項１記載
    の方法。
  6. 【請求項６】 さらに、前記命令ストアを外部キャシュ
    に結合する段階を含む請求項１記載の方法。
  7. 【請求項７】 さらに、プロセッササイクルに前記バッ
    ファリングされた複数の命令を複数の機能ユニットに供
    給することにより命令を同時にディスパッチする段階を
    含む請求項１記載の方法。
  8. 【請求項８】 スーパースカラーマイクロプロセッサを
    用い、命令ストアから得た命令を実行する方法であっ
    て、 第１のプロセッササイクル中、プログラム順序にある複
    数の命令を前記命令ストアからフェッチする段階、 第２のプロセッササイクル中、前記複数の命令をバッフ
    ァリングする段階、 前記第２のプロセッササイクル中、分岐デコーダを第１
    の命令バッファに応答させる段階、 前記第２のプロセッササイクル中、前記分岐デコーダか
    らの複数の命令のうち所定命令をＦＩＦＯバッファにバ
    ッファリングする段階、 、第２のプロセッササイクル中に同時にデコードし、第
    ３のプロセッササイクル中にディスパッチ回路を用いて
    ＦＩＦＯバッファにバッファリングされた複数命令のう
    ち所定命令を同時にディスパッチする段階、 前記ディスパッチ回路によりアウトオブオーダでディス
    パッチされた複数の命令の少なくとも１つを複数の機能
    ユニッにより実行する段階、 アウトオブオーダ実行結果を、前記複数の機能ユニット
    からレジスタファイルの一時レジスタへ一時ストアし、
    前記一時レジスタから前記レジスタファイルのレジスタ
    アレイへ実行結果をストアする段階、 前記レジスタファイルから前記複数の機能ユニットの１
    つ以上に同時にデータを供給し、前記複数の機能ユニッ
    トによって複数命令の１つ以上を同時に実行可能とする
    段階、 とを含むスーパースカラーマイクロプロセッサを用いた
    命令実行方法。
  9. 【請求項９】 さらにアウトオブオータで実行された複
    数の命令をプログラム順序で退避させ、データ値を前記
    一時レジスタからレジスタアレイへ転送する段階を含む
    請求項８記載の方法。
  10. 【請求項１０】 さらに、前記複数の機能ユニットが使
    用可能であることを条件に前記複数の機能ユニットに命
    令をアウトオブオーダで発行する段階を含む請求項８記
    載の方法。
  11. 【請求項１１】 さらに、命令ストアをマイクロプロセ
    ッサにより実行される命令をストアする外部キャシュに
    結合する段階を含む請求項８記載の方法。
  12. 【請求項１２】 さらに、プロセッササイクルに前記バ
    ッファリングされた複数の命令を複数の機能ユニットに
    供給することにより命令を同時にディスパッチする段階
    を含む請求項８記載の方法。
  13. 【請求項１３】 スーパースカラーマイクロプロセッサ
    を用い、命令ストアから得た命令を実行する方法であっ
    て、 第１のプロセッササイクル中、プログラム順序にある複
    数の命令を前記命令ストアからフェッチする段階、 第２のプロセッササイクル中、前記複数の命令をバッフ
    ァリングする段階、 前記第２のプロセッササイクル中、分岐デコーダを第１
    の命令バッファに応答させる段階、 前記第２のプロセッササイクル中、前記分岐デコーダか
    らの複数の命令のうち所定命令をＦＩＦＯバッファにバ
    ッファリングする段階、 、第２のプロセッササイクル中に同時にデコードし、第
    ３のプロセッササイクル中にディスパッチ回路を用いて
    ＦＩＦＯバッファにバッファリングされた複数命令のう
    ち所定命令を同時にディスパッチする段階、 前記ディスパッチ回路によりアウトオブオーダでディス
    パッチされた複数の命令の少なくとも１つを複数の機能
    ユニットにより実行する段階、 アウトオブオーダ実行結果を、前記複数の機能ユニット
    からレジスタファイルの一時レジスタへ一時ストアし、
    前記一時レジスタから前記レジスタファイルのレジスタ
    アレイへ実行結果をストアする段階、 前記レジスタファイルから前記複数の機能ユニット１つ
    以上へデータを供給し、前記複数の機能ユニットによっ
    て複数命令の１つ以上を同時に実行可能とする段階、 とを含むスーパースカラーマイクロプロセッサを用いた
    命令実行方法。
  14. 【請求項１４】 さらに、アウトオブオータで実行され
    た複数の命令をプログラム順序で退避させ、データ値を
    前記一時レジスタからレジスタアレイへ転送する段階を
    含む請求項１３記載の方法。
  15. 【請求項１５】 さらに、前記複数の機能ユニットが使
    用可能であることを条件に前記複数の機能ユニットに命
    令をアウトオブオーダで発行する段階を含む請求項１３
    記載の方法。
  16. 【請求項１６】 さらに、前記命令ストアをマイクロプ
    ロセッサにより実行される命令をストアする外部キャシ
    ュに結合する段階を含む請求項１３記載の方法。
  17. 【請求項１７】 さらに、プロセッササイクルに前記バ
    ッファリングされた複数の命令を複数の機能ユニットに
    供給することにより命令を同時にディスパッチする段階
    を含む請求項１３記載の方法。
  18. 【請求項１８】 さらに、第１命令バッファからＦＩＦ
    Ｏバッファへ前記複数の命令をバッファリングする段階
    を含む請求項１３記載の方法。
  19. 【請求項１９】 スーパースカラーマイクロプロセッサ
    を用い、命令ストアから得た命令を実行する方法であっ
    て、 プログラム順序にある複数の命令を前記命令ストアから
    フェッチする段階、 分岐デコーダをフェッチ回路に応答させる段階、 前記複数の命令を分岐デコーダからＦＩＦＯバッファへ
    バッファリングする段階、 前記ＦＩＦＯバッファにバッファリングされた前記複数
    の命令の１つ以上をデコードし、同時にディスパッチす
    る段階、 ディスパッチ回路からアウトオブオーダでディスパッチ
    された複数の命令の少なくとも１つを複数の機能ユニッ
    トで実行する段階、 前記複数の機能ユニットからのアウトオブオーダ実行結
    果をレジスタファイルの一時レジスタにストアし、前記
    一時レジスタから前記レジスタファイルのレジスタアレ
    イへ実行結果をストアする段階、 前記レジスタファイルから前記機能ユニットの１つ以上
    へデータを供給し、前記複数の機能ユニットによって複
    数命令の１つ以上を同時に実行可能とする段階、 とを含むスーパースカラーマイクロプロセッサを用いた
    命令実行方法。
  20. 【請求項２０】 さらに、アウトオブオータで実行され
    た複数の命令をプログラム順序で退避させ、データ値を
    前記一時レジスタからレジスタアレイへ転送する段階を
    含む請求項１９記載の方法。
  21. 【請求項２１】 さらに、プロセッササイクルに所定命
    令まで退避する段階を含む請求項２０記載の方法。
  22. 【請求項２２】 さらに、プロセッササイクルに所定以
    上の命令をＦＩＦＯバッファからディスパッチ回路へ供
    給する段階を含む請求項１９記載の方法。
  23. 【請求項２３】 さらに、プロセッササイクルに前記複
    数の機能ユニットへ４命令までディスパッチする段階を
    含む請求項１９記載の方法。
  24. 【請求項２４】 前記複数の機能ユニットが使用可能で
    あることを条件に前記複数の機能ユニットに命令をアウ
    トオブオーダで発行する段階を含む請求項１９記載の方
    法。
  25. 【請求項２５】 さらに、前記命令ストアをマイクロプ
    ロセッサにより実行される命令をストアする外部キャシ
    ュに結合する段階を含む請求項１９記載の方法。
  26. 【請求項２６】 さらに、プロセッササイクルに前記バ
    ッファリングされた複数の命令を複数の機能ユニットに
    供給することにより命令を同時にディスパッチする段階
    を含む請求項１９記載の方法。
  27. 【請求項２７】 スーパースカラーマイクロプロセッサ
    を用い、命令ストアから得た命令を実行する方法であっ
    て、 プログラム順序にある複数の命令を前記命令ストアから
    フェッチする段階、 第１のデコーダをフェッチ回路に応答させる段階、 前記複数の命令を前記デコーダからＦＩＦＯバッファへ
    バッファリングする段階、 ＦＩＦＯバッファにバッファリングされた複数の命令の
    １つ以上をデコードする第２のデコーダと、同時にディ
    スパッチするディスパッチ部を有するディスパッチ回路
    を提供する段階と、 アウトオブオーダでディスパッチ回路によりディスパッ
    チされた複数の命令の少なくとも１つを複数の機能ユニ
    ットで実行する段階、 前記複数の機能ユニットからのアウトオブオーダ実行結
    果をレジスタファイルの一時レジスタに一時ストアし、
    前記一時レジスタから前記レジスタファイルのレジスタ
    アレイへ実行結果をストアする段階、 前記レジスタファイルから前記機能ユニットの１つ以上
    へデータを供給し、前記複数の機能ユニットによって複
    数命令の１つ以上を同時に実行可能とする段階、 とを含むスーパースカラーマイクロプロセッサを用いた
    命令実行方法。
  28. 【請求項２８】 さらに、アウトオブオータで実行され
    た複数の命令をプログラム順序にして退避させ、データ
    値を前記一時レジスタからレジスタアレイへ転送する段
    階を含む請求項２７記載の方法。
  29. 【請求項２９】 さらに、プロセッササイクルに所定命
    令まで退避する段階を含む請求項２８記載の方法。
  30. 【請求項３０】 さらに、プロセッササイクルに４以上
    の命令をＦＩＦＯバッファからディスパッチ回路へ供給
    する段階を含む請求項２７記載の方法。
  31. 【請求項３１】 さらに、プロセッササイクルに前記複
    数の機能ユニットへ４命令までディスパッチする段階を
    含む請求項２７記載の方法。
  32. 【請求項３２】 前記複数の機能ユニットが使用可能で
    あることを条件に前記複数の機能ユニットに命令をアウ
    トオブオーダで発行する段階を含む請求項２７記載の方
    法。
  33. 【請求項３３】 さらに、前記命令ストアをマイクロプ
    ロセッサにより実行される命令をストアする外部キャシ
    ュに結合する段階を含む請求項２７記載の方法。
  34. 【請求項３４】 さらに、プロセッササイクルに前記バ
    ッファリングされた複数の命令を複数の機能ユニットに
    供給することにより命令を同時にディスパッチする段階
    を含む請求項２７記載の方法。
  35. 【請求項３５】 スーパースカラーマイクロプロセッサ
    を用い、命令ストアから得た命令を実行する方法であっ
    て、 プログラム順序にある複数の命令を前記命令ストアから
    フェッチする段階、 分岐デコーダをフェッチ回路に応答させる段階、 前記複数の命令を分岐デコーダからバッファへバッファ
    リングする段階、 ディスパッチ回路を用いて、バッファにバッファリング
    された複数の命令の１つ以上をデコードし、同時にディ
    スパッチする段階、 アウトオブオーダでディスパッチ回路によりディスパッ
    チされた複数の命令の少なくとも１つを複数の機能ユニ
    ットで実行する段階、 前記複数の機能ユニットからのアウトオブオーダ実行結
    果をレジスタファイルの一時レジスタに一時ストアし、
    前記一時レジスタから前記レジスタファイルのレジスタ
    アレイへ実行結果をストアする段階、 前記レジスタファイルから前記機能ユニットの１つ以上
    へデータを供給し、前記複数の機能ユニットによって複
    数命令の１つ以上を同時に実行可能とする段階、 とを含むスーパースカラーマイクロプロセッサを用いた
    命令実行方法。
  36. 【請求項３６】 さらに、アウトオブオータで実行され
    た複数の命令をプログラム順序にして退避させ、データ
    値を前記一時レジスタからレジスタアレイへ転送する段
    階を含む請求項３５記載の方法。
  37. 【請求項３７】 さらに、プロセッササイクルに所定命
    令まで退避する段階を含む請求項３６記載の方法。
  38. 【請求項３８】 さらに、プロセッササイクルに所定以
    上の命令をバッファからディスパッチ回路へ供給する段
    階を含む請求項２７記載の方法。
  39. 【請求項３９】 さらに、プロセッササイクルに前記複
    数の機能ユニットへ所定命令までディスパッチする段階
    を含む請求項３５記載の方法。
  40. 【請求項４０】 前記複数の機能ユニットが使用可能で
    あることを条件に前記複数の機能ユニットに命令をアウ
    トオブオーダで発行する段階を含む請求項３５記載の方
    法。
  41. 【請求項４１】 さらに、前記命令ストアをマイクロプ
    ロセッサにより実行される命令をストアする外部キャシ
    ュに結合する段階を含む請求項３５記載の方法。
  42. 【請求項４２】 さらに、プロセッササイクルに前記バ
    ッファリングされた複数の命令を複数の機能ユニットに
    供給することにより命令を同時にディスパッチする段階
    を含む請求項３５記載の方法。
  43. 【請求項４３】 スーパースカラーマイクロプロセッサ
    を用い、命令ストアから得た命令を実行する方法であっ
    て、 プログラム順序にある複数の命令を前記命令ストアから
    フェッチする段階、 第１のデコーダをフェッチ回路に応答させる段階、 前記複数の命令を前記デコーダからバッファへバッファ
    リングする段階、 ディスパッチ回路を用いて、バッファにバッファリング
    された複数の命令の１つ以上をデコードし、同時にディ
    スパッチする段階、 アウトオブオーダでディスパッチ回路によりディスパッ
    チされた複数の命令の１つを複数の機能ユニットのそれ
    ぞれで実行する段階、 前記複数の機能ユニットからのアウトオブオーダ実行結
    果をレジスタファイルの一時レジスタに一時ストアし、
    前記一時レジスタから前記レジスタファイルのレジスタ
    アレイへ実行結果をストアする段階、 前記レジスタファイルから前記機能ユニットの１つ以上
    へデータを供給し、前記複数の機能ユニットによって複
    数命令の１つ以上を同時に実行可能とする段階、 とを含むスーパースカラーマイクロプロセッサを用いた
    命令実行方法。
  44. 【請求項４４】 さらに、アウトオブオータで実行され
    た複数の命令をプログラム順序にして退避させ、データ
    値を前記一時レジスタからレジスタアレイへ転送する段
    階を含む請求項４３記載の方法。
  45. 【請求項４５】 さらに、プロセッササイクルに所定命
    令まで退避する段階を含む請求項４３記載の方法。
  46. 【請求項４６】 さらに、プロセッササイクルに所定以
    上の命令をディスパッチ回路へ供給する段階を含む請求
    項４３記載の方法。
  47. 【請求項４７】 さらに、プロセッササイクルに前記複
    数の機能ユニットへ所定命令までディスパッチする段階
    を含む請求項４３記載の方法。
  48. 【請求項４８】 前記複数の機能ユニットが使用可能で
    あることを条件に前記複数の機能ユニットに命令をアウ
    トオブオーダで発行する段階を含む請求項４３記載の方
    法。
  49. 【請求項４９】 さらに、前記命令ストアをマイクロプ
    ロセッサにより実行される命令をストアする外部キャシ
    ュに結合する段階を含む請求項３５記載の方法。
  50. 【請求項５０】 さらに、プロセッササイクルに前記バ
    ッファリングされた複数の命令を複数の機能ユニットに
    供給することにより命令を同時にディスパッチする段階
    を含む請求項４３記載の方法。
  51. 【請求項５１】 スーパースカラーマイクロプロセッサ
    を用い、命令ストアから得た命令を実行する方法であっ
    て、 プログラム順序にある複数の命令を前記命令ストアから
    フェッチする段階、 分岐デコーダをフェッチ回路に応答させる段階、 デコードし、ディスパッチ回路を用いて前記複数の命令
    の１つ以上を前記分岐デコーダから同時にディスパッチ
    する段階、 アウトオブオーダでディスパッチ回路によりディスパッ
    チされた複数の命令の少なくとも１つを複数の機能ユニ
    ットで実行する段階、 前記複数の機能ユニットからのアウトオブオーダ実行結
    果をレジスタファイルの一時レジスタに一時ストアし、
    前記一時レジスタから前記レジスタファイルのレジスタ
    アレイへ実行結果をストアする段階、 前記レジスタファイルから前記機能ユニットの１つ以上
    へデータを供給し、前記複数の機能ユニットによって複
    数命令の１つ以上を同時に実行可能とする段階、 とを含むスーパースカラーマイクロプロセッサを用いた
    命令実行方法。
  52. 【請求項５２】 さらに、アウトオブオータで実行され
    た複数の命令をプログラム順序にして退避させ、データ
    値を前記一時レジスタからレジスタアレイへ転送する段
    階を含む請求項５１記載の方法。
  53. 【請求項５３】 さらに、プロセッササイクルに所定命
    令まで退避する段階を含む請求項５２記載の方法。
  54. 【請求項５４】 さらに、プロセッササイクルに所定以
    上の命令を機能ユニットへディスパッチする段階を含む
    請求項５１記載の方法。
  55. 【請求項５５】 前記複数の機能ユニットが使用可能で
    あることを条件に前記複数の機能ユニットに命令をアウ
    トオブオーダで発行する段階を含む請求項５１記載の方
    法。
  56. 【請求項５６】 さらに、前記命令ストアをマイクロプ
    ロセッサにより実行される命令をストアする外部キャシ
    ュに結合する段階を含む請求項５１記載の方法。
  57. 【請求項５７】 さらに、プロセッササイクルに前記バ
    ッファリングされた複数の命令を複数の機能ユニットに
    供給することにより命令を同時にディスパッチする段階
    を含む請求項５１記載の方法。
  58. 【請求項５８】 スーパースカラーマイクロプロセッサ
    を用い、命令ストアから得た命令を実行する方法であっ
    て、 プログラム順序にある複数の命令を前記命令ストアから
    フェッチする段階、 第１のデコーダをフェッチ回路に応答させる段階、 デコードし、ディスパッチ回路を用いて前記複数の命令
    の１つ以上を前記第１のデコーダから同時にディスパッ
    チする段階、 アウトオブオーダでディスパッチ回路によりディスパッ
    チされた複数の命令の少なくとも１つを複数の機能ユニ
    ットで実行する段階、 前記複数の機能ユニットからのアウトオブオーダ実行結
    果をレジスタファイルの一時レジスタに一時ストアし、
    前記一時レジスタから前記レジスタファイルのレジスタ
    アレイへ実行結果をストアする段階、 前記レジスタファイルから前記機能ユニットの１つ以上
    へデータを供給し、前記複数の機能ユニットによって複
    数命令の１つ以上を同時に実行可能とする段階、 とを含むスーパースカラーマイクロプロセッサを用いた
    命令実行方法。
  59. 【請求項５９】 さらに、アウトオブオータで実行され
    た複数の命令をプログラム順序にして退避させ、データ
    値を前記一時レジスタからレジスタアレイへ転送する段
    階を含む請求項５８記載の方法。
  60. 【請求項６０】 さらに、プロセッササイクルに所定命
    令まで退避する段階を含む請求項５９記載の方法。
  61. 【請求項６１】 さらに、プロセッササイクルに所定以
    上の命令を機能ユニットへディスパッチする段階を含む
    請求項５８記載の方法。
  62. 【請求項６２】 前記複数の機能ユニットが使用可能で
    あることを条件に前記複数の機能ユニットに命令をアウ
    トオブオーダで発行する段階を含む請求項５８記載の方
    法。
  63. 【請求項６３】 さらに、前記命令ストアをマイクロプ
    ロセッサにより実行される命令をストアする外部キャシ
    ュに結合する段階を含む請求項５１記載の方法。
  64. 【請求項６４】 さらに、プロセッササイクルに前記バ
    ッファリングされた複数の命令を複数の機能ユニットに
    供給することにより命令を同時にディスパッチする段階
    を含む請求項５８記載の方法。
  65. 【請求項６５】 スーパースカラーマイクロプロセッサ
    を用い、命令ストアから得た命令を実行する方法であっ
    て、 プログラム順序にある複数の命令を前記命令ストアから
    フェッチする段階、 第１のデコーダをフェッチ回路に応答させる段階、 前記複数の命令を前記デコーダからＦＩＦＯバッファへ
    バッファリングする段階、 前記ＦＩＦＯにバッファリングされた複数の命令の１つ
    以上を第２のデコーダでデコードする段階、 ディスパッチ回路を用いて第２のデコーダでデコードさ
    れた複数の命令の１つ以上をディスパッチする段階、 アウトオブオーダでディスパッチ回路によりディスパッ
    チされた複数の命令の少なくとも１つを複数の機能ユニ
    ットで実行する段階、 前記複数の機能ユニットからのアウトオブオーダ実行結
    果をレジスタファイルの一時レジスタに一時ストアし、
    前記一時レジスタから前記レジスタファイルのレジスタ
    アレイへ実行結果をストアする段階、 前記レジスタファイルから前記機能ユニットの１つ以上
    へデータを供給し、前記複数の機能ユニットによって複
    数命令の１つ以上を同時に実行可能とする段階、 とを含むスーパースカラーマイクロプロセッサを用いた
    命令実行方法。
  66. 【請求項６６】 さらに、アウトオブオータで実行され
    た複数の命令をプログラム順序にして退避させ、データ
    値を前記一時レジスタからレジスタアレイへ転送する段
    階を含む請求項６５記載の方法。
  67. 【請求項６７】 さらに、プロセッササイクルに４命令
    まで退避する段階を含む請求項６６記載の方法。
  68. 【請求項６８】 さらに、プロセッササイクルに４以上
    の命令をＦＩＦＯバッファからディスパッチ回路へ供給
    する段階を含む請求項６５記載の方法。
  69. 【請求項６９】 さらに、プロセッササイクルに前記複
    数の機能ユニットへ４命令までディスパッチする段階を
    含む請求項６５記載の方法。
  70. 【請求項７０】 前記複数の機能ユニットが使用可能で
    あることを条件に前記複数の機能ユニットに命令をアウ
    トオブオーダで発行する段階を含む請求項６５記載の方
    法。
  71. 【請求項７１】 さらに、前記命令ストアをマイクロプ
    ロセッサにより実行される命令をストアする外部キャシ
    ュに結合する段階を含む請求項６５記載の方法。
  72. 【請求項７２】 さらに、プロセッササイクルに前記バ
    ッファリングされた複数の命令を複数の機能ユニットに
    供給することにより命令を同時にディスパッチする段階
    を含む請求項６５記載の方法。
  73. 【請求項７３】 スーパースカラーマイクロプロセッサ
    を用い、命令ストアから得た命令を実行する方法であっ
    て、 プログラム順序にある複数の命令を前記命令ストアから
    フェッチする段階、 第１のデコーダをフェッチ回路に応答させる段階、 前記複数の命令を前記第１のデコーダからバッファリン
    グする段階、 前記バッファにバッファリングされた複数の命令の１つ
    以上を第２のデコーダでデコードする段階、 第２のデコーダでデコードされた複数の命令の１つ以上
    をディスパッチする段階、 アウトオブオーダでディスパッチ回路によりディスパッ
    チされた複数の命令の少なくとも１つを複数の機能ユニ
    ットで実行する段階、 前記複数の機能ユニットからのアウトオブオーダ実行結
    果をレジスタファイルの一時レジスタに一時ストアし、
    前記一時レジスタから前記レジスタファイルのレジスタ
    アレイへ実行結果をストアする段階、 前記レジスタファイルから前記機能ユニットの１つ以上
    へデータを供給し、前記複数の機能ユニットによって複
    数命令の１つ以上を同時に実行可能とする段階、 とを含むスーパースカラーマイクロプロセッサを用いた
    命令実行方法。
  74. 【請求項７４】 さらに、アウトオブオータで実行され
    た複数の命令をプログラム順序にして退避させ、データ
    値を前記一時レジスタからレジスタアレイへ転送する段
    階を含む請求項７３記載の方法。
  75. 【請求項７５】 さらに、プロセッササイクルに所定命
    令まで退避する段階を含む請求項７４記載の方法。
  76. 【請求項７６】 さらに、プロセッササイクルに４以上
    の命令をディスパッチ回路へ供給する段階を含む請求項
    ７３記載の方法。
  77. 【請求項７７】 さらに、プロセッササイクルに前記バ
    ッファから前記複数の機能ユニットへ所定命令までディ
    スパッチする段階を含む請求項７３記載の方法。
  78. 【請求項７８】 前記複数の機能ユニットが使用可能で
    あることを条件に前記複数の機能ユニットに命令をアウ
    トオブオーダで発行する段階を含む請求項７３記載の方
    法。
  79. 【請求項７９】 さらに、前記命令ストアをマイクロプ
    ロセッサにより実行される命令をストアする外部キャシ
    ュに結合する段階を含む請求項７３記載の方法。
  80. 【請求項８０】 さらに、プロセッササイクルに前記バ
    ッファリングされた複数の命令を複数の機能ユニットに
    供給することにより命令を同時にディスパッチする段階
    を含む請求項６５記載の方法。
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JP2004367718A Expired - Lifetime JP3760948B2 (ja) 1991-07-08 2004-12-20 スーパースカラーマイクロプロセッサ
JP2005011006A Expired - Lifetime JP3731604B2 (ja) 1991-07-08 2005-01-19 スーパースカラーマイクロプロセッサおよびデータ処理装置
JP2005041740A Expired - Lifetime JP3731605B2 (ja) 1991-07-08 2005-02-18 スーパースカラーマイクロプロセッサおよびデータ処理装置
JP2005119940A Expired - Lifetime JP3791542B2 (ja) 1991-07-08 2005-04-18 スーパースカラーマイクロプロセッサおよびデータ処理装置
JP2005145542A Expired - Lifetime JP3791544B2 (ja) 1991-07-08 2005-05-18 スーパースカラーマイクロプロセッサおよびデータ処理装置
JP2005178170A Expired - Lifetime JP3791545B2 (ja) 1991-07-08 2005-06-17 スーパースカラーマイクロプロセッサおよびデータ処理装置
JP2005208079A Expired - Lifetime JP3791547B2 (ja) 1991-07-08 2005-07-19 スーパースカラーマイクロプロセッサおよびデータ処理装置
JP2005237341A Expired - Lifetime JP3791548B2 (ja) 1991-07-08 2005-08-18 スーパースカラーマイクロプロセッサおよびデータ処理装置
JP2005271886A Expired - Lifetime JP3791550B2 (ja) 1991-07-08 2005-09-20 スーパースカラーマイクロプロセッサおよびデータ処理装置
JP2006162315A Expired - Lifetime JP3915842B2 (ja) 1991-07-08 2006-06-12 スーパースカラーマイクロプロセッサおよびデータ処理装置
JP2006191594A Withdrawn JP2006313564A (ja) 1991-07-08 2006-07-12 スーパースカラーマイクロプロセッサおよびデータ処理装置

Country Status (8)

Country Link
US (19) US5539911A (ja)
EP (3) EP0547241B1 (ja)
JP (23) JP3441070B2 (ja)
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DE (4) DE03024585T1 (ja)
HK (2) HK1014782A1 (ja)
WO (1) WO1993001545A1 (ja)

Families Citing this family (231)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5226126A (en) * 1989-02-24 1993-07-06 Nexgen Microsystems Processor having plurality of functional units for orderly retiring outstanding operations based upon its associated tags
US5768575A (en) * 1989-02-24 1998-06-16 Advanced Micro Devices, Inc. Semi-Autonomous RISC pipelines for overlapped execution of RISC-like instructions within the multiple superscalar execution units of a processor having distributed pipeline control for sepculative and out-of-order execution of complex instructions
US5781753A (en) 1989-02-24 1998-07-14 Advanced Micro Devices, Inc. Semi-autonomous RISC pipelines for overlapped execution of RISC-like instructions within the multiple superscalar execution units of a processor having distributed pipeline control for speculative and out-of-order execution of complex instructions
JPH04367936A (ja) * 1991-06-17 1992-12-21 Mitsubishi Electric Corp スーパースカラープロセッサ
US5961629A (en) * 1991-07-08 1999-10-05 Seiko Epson Corporation High performance, superscalar-based computer system with out-of-order instruction execution
DE69233493T2 (de) 1991-07-08 2005-07-28 Seiko Epson Corp. RISC-Prozessor mit erweiterbarer Architektur
US5539911A (en) 1991-07-08 1996-07-23 Seiko Epson Corporation High-performance, superscalar-based computer system with out-of-order instruction execution
US5493687A (en) 1991-07-08 1996-02-20 Seiko Epson Corporation RISC microprocessor architecture implementing multiple typed register sets
US5438668A (en) * 1992-03-31 1995-08-01 Seiko Epson Corporation System and method for extraction, alignment and decoding of CISC instructions into a nano-instruction bucket for execution by a RISC computer
EP0636256B1 (en) 1992-03-31 1997-06-04 Seiko Epson Corporation Superscalar risc processor instruction scheduling
US5371684A (en) * 1992-03-31 1994-12-06 Seiko Epson Corporation Semiconductor floor plan for a register renaming circuit
EP0638183B1 (en) * 1992-05-01 1997-03-05 Seiko Epson Corporation A system and method for retiring instructions in a superscalar microprocessor
DE69333319T2 (de) * 1992-09-18 2004-09-16 Hitachi, Ltd. Datenverarbeitungssystem mit synchronem, dynamischem Speicher in integrierter Schaltkreistechnik
US6735685B1 (en) 1992-09-29 2004-05-11 Seiko Epson Corporation System and method for handling load and/or store operations in a superscalar microprocessor
EP0663083B1 (en) * 1992-09-29 2000-12-20 Seiko Epson Corporation System and method for handling load and/or store operations in a superscalar microprocessor
US5628021A (en) 1992-12-31 1997-05-06 Seiko Epson Corporation System and method for assigning tags to control instruction processing in a superscalar processor
JP3531166B2 (ja) 1992-12-31 2004-05-24 セイコーエプソン株式会社 レジスタ・リネーミングのシステム及び方法
JP2596712B2 (ja) * 1993-07-01 1997-04-02 インターナショナル・ビジネス・マシーンズ・コーポレイション 近接した分岐命令を含む命令の実行を管理するシステム及び方法
JP2801135B2 (ja) * 1993-11-26 1998-09-21 富士通株式会社 パイプラインプロセッサの命令読み出し方法及び命令読み出し装置
US6393550B1 (en) * 1993-12-30 2002-05-21 Intel Corporation Method and apparatus for pipeline streamlining where resources are immediate or certainly retired
US5956753A (en) * 1993-12-30 1999-09-21 Intel Corporation Method and apparatus for handling speculative memory access operations
US5724536A (en) * 1994-01-04 1998-03-03 Intel Corporation Method and apparatus for blocking execution of and storing load operations during their execution
US5546597A (en) * 1994-02-28 1996-08-13 Intel Corporation Ready selection of data dependent instructions using multi-cycle cams in a processor performing out-of-order instruction execution
US5564056A (en) * 1994-03-01 1996-10-08 Intel Corporation Method and apparatus for zero extension and bit shifting to preserve register parameters in a microprocessor utilizing register renaming
JP3212213B2 (ja) * 1994-03-16 2001-09-25 株式会社日立製作所 データ処理装置
US5903741A (en) * 1995-01-25 1999-05-11 Advanced Micro Devices, Inc. Method of allocating a fixed reorder buffer storage line for execution results regardless of a number of concurrently dispatched instructions
US5901302A (en) * 1995-01-25 1999-05-04 Advanced Micro Devices, Inc. Superscalar microprocessor having symmetrical, fixed issue positions each configured to execute a particular subset of instructions
US5878244A (en) * 1995-01-25 1999-03-02 Advanced Micro Devices, Inc. Reorder buffer configured to allocate storage capable of storing results corresponding to a maximum number of concurrently receivable instructions regardless of a number of instructions received
US6237082B1 (en) 1995-01-25 2001-05-22 Advanced Micro Devices, Inc. Reorder buffer configured to allocate storage for instruction results corresponding to predefined maximum number of concurrently receivable instructions independent of a number of instructions received
US5778434A (en) * 1995-06-07 1998-07-07 Seiko Epson Corporation System and method for processing multiple requests and out of order returns
US5710902A (en) * 1995-09-06 1998-01-20 Intel Corporation Instruction dependency chain indentifier
US5694565A (en) * 1995-09-11 1997-12-02 International Business Machines Corporation Method and device for early deallocation of resources during load/store multiple operations to allow simultaneous dispatch/execution of subsequent instructions
US5897665A (en) * 1995-12-15 1999-04-27 Intel Corporation Register addressing for register-register architectures used for microprocessors and microcontrollers
US5930490A (en) * 1996-01-02 1999-07-27 Advanced Micro Devices, Inc. Microprocessor configured to switch instruction sets upon detection of a plurality of consecutive instructions
US5860000A (en) * 1996-01-31 1999-01-12 Hitachi Micro Systems, Inc. Floating point unit pipeline synchronized with processor pipeline
US5715425A (en) * 1996-02-22 1998-02-03 Sun Microsystems, Inc. Apparatus and method for prefetching data into an external cache
US5652774A (en) * 1996-07-08 1997-07-29 International Business Machines Corporation Method and apparatus for decreasing the cycle times of a data processing system
US5872951A (en) * 1996-07-26 1999-02-16 Advanced Micro Design, Inc. Reorder buffer having a future file for storing speculative instruction execution results
US5915110A (en) * 1996-07-26 1999-06-22 Advanced Micro Devices, Inc. Branch misprediction recovery in a reorder buffer having a future file
US5946468A (en) * 1996-07-26 1999-08-31 Advanced Micro Devices, Inc. Reorder buffer having an improved future file for storing speculative instruction execution results
US5983342A (en) * 1996-09-12 1999-11-09 Advanced Micro Devices, Inc. Superscalar microprocessor employing a future file for storing results into multiportion registers
US5774694A (en) * 1996-09-25 1998-06-30 Intel Corporation Method and apparatus for emulating status flag
US5815688A (en) * 1996-10-09 1998-09-29 Hewlett-Packard Company Verification of accesses in a functional model of a speculative out-of-order computer system
US5838941A (en) * 1996-12-30 1998-11-17 Intel Corporation Out-of-order superscalar microprocessor with a renaming device that maps instructions from memory to registers
US6195746B1 (en) 1997-01-31 2001-02-27 International Business Machines Corporation Dynamically typed register architecture
US5864701A (en) * 1997-02-14 1999-01-26 Integrated Device Technology, Inc. Apparatus and method for managing interrupt delay associated with mask flag transition
US5974538A (en) * 1997-02-21 1999-10-26 Wilmot, Ii; Richard Byron Method and apparatus for annotating operands in a computer system with source instruction identifiers
US6263416B1 (en) * 1997-06-27 2001-07-17 Sun Microsystems, Inc. Method for reducing number of register file ports in a wide instruction issue processor
US6035388A (en) 1997-06-27 2000-03-07 Sandcraft, Inc. Method and apparatus for dual issue of program instructions to symmetric multifunctional execution units
US5944810A (en) * 1997-06-27 1999-08-31 Sun Microsystems, Inc. Superscalar processor for retiring multiple instructions in working register file by changing the status bits associated with each execution result to identify valid data
US6128728A (en) * 1997-08-01 2000-10-03 Micron Technology, Inc. Virtual shadow registers and virtual register windows
US5966142A (en) * 1997-09-19 1999-10-12 Cirrus Logic, Inc. Optimized FIFO memory
US6249857B1 (en) * 1997-10-20 2001-06-19 Motorola, Inc. Apparatus using a multiple instruction register logarithm based processor
US6112293A (en) * 1997-11-17 2000-08-29 Advanced Micro Devices, Inc. Processor configured to generate lookahead results from operand collapse unit and for inhibiting receipt/execution of the first instruction based on the lookahead result
US6493790B1 (en) * 1998-01-30 2002-12-10 Sun Microsystems, Inc. Translation-lookaside buffer with current tracking reference circuit
US6345355B1 (en) 1998-05-29 2002-02-05 Telefonaktiebolaget Lm Ericsson (Publ) Method and apparatus for distributing commands to a plurality of circuit blocks
US6317820B1 (en) 1998-06-05 2001-11-13 Texas Instruments Incorporated Dual-mode VLIW architecture providing a software-controlled varying mix of instruction-level and task-level parallelism
US6266761B1 (en) * 1998-06-12 2001-07-24 International Business Machines Corporation Method and system in an information processing system for efficient maintenance of copies of values stored within registers
EP1105793A4 (en) * 1998-08-21 2007-07-25 California Inst Of Techn TREATMENT ELEMENT APPLYING PARTICULARLY TO BRANCHING FUNCTIONS
US6308262B1 (en) * 1998-09-30 2001-10-23 Intel Corporation System and method for efficient processing of instructions using control unit to select operations
US6163155A (en) * 1999-01-28 2000-12-19 Dresser Industries, Inc. Electromagnetic wave resistivity tool having a tilted antenna for determining the horizontal and vertical resistivities and relative dip angle in anisotropic earth formations
US6882642B1 (en) * 1999-10-14 2005-04-19 Nokia, Inc. Method and apparatus for input rate regulation associated with a packet processing pipeline
US6470427B1 (en) 1999-11-09 2002-10-22 International Business Machines Corporation Programmable agent and method for managing prefetch queues
US6889315B2 (en) * 1999-12-17 2005-05-03 Fujitsu Limited Processor and method of controlling the same
US6609193B1 (en) * 1999-12-30 2003-08-19 Intel Corporation Method and apparatus for multi-thread pipelined instruction decoder
US6467027B1 (en) * 1999-12-30 2002-10-15 Intel Corporation Method and system for an INUSE field resource management scheme
US6601162B1 (en) * 2000-01-19 2003-07-29 Kabushiki Kaisha Toshiba Processor which executes pipeline processing having a plurality of stages and which has an operand bypass predicting function
US7149883B1 (en) * 2000-03-30 2006-12-12 Intel Corporation Method and apparatus selectively to advance a write pointer for a queue based on the indicated validity or invalidity of an instruction stored within the queue
US6606684B1 (en) 2000-03-31 2003-08-12 Intel Corporation Multi-tiered memory bank having different data buffer sizes with a programmable bank select
US6446181B1 (en) * 2000-03-31 2002-09-03 Intel Corporation System having a configurable cache/SRAM memory
US6785802B1 (en) 2000-06-01 2004-08-31 Stmicroelectronics, Inc. Method and apparatus for priority tracking in an out-of-order instruction shelf of a high performance superscalar microprocessor
US7080183B1 (en) * 2000-08-16 2006-07-18 Koninklijke Philips Electronics N.V. Reprogrammable apparatus supporting the processing of a digital signal stream and method
SE0003398D0 (sv) * 2000-09-22 2000-09-22 Ericsson Telefon Ab L M Optimization of a pipelined processor system
US6754808B1 (en) * 2000-09-29 2004-06-22 Intel Corporation Valid bit generation and tracking in a pipelined processor
US7149878B1 (en) * 2000-10-30 2006-12-12 Mips Technologies, Inc. Changing instruction set architecture mode by comparison of current instruction execution address with boundary address register values
US7079133B2 (en) * 2000-11-16 2006-07-18 S3 Graphics Co., Ltd. Superscalar 3D graphics engine
US7162718B1 (en) * 2000-12-12 2007-01-09 International Business Machines Corporation Language extension for light weight threading in a JVM
US7069422B2 (en) * 2000-12-22 2006-06-27 Modelski Richard P Load-shift carry instruction
US7007156B2 (en) * 2000-12-28 2006-02-28 Intel Corporation Multiple coprocessor architecture to process a plurality of subtasks in parallel
US6643755B2 (en) * 2001-02-20 2003-11-04 Koninklijke Philips Electronics N.V. Cyclically sequential memory prefetch
US6493814B2 (en) 2001-03-08 2002-12-10 International Business Machines Corporation Reducing resource collisions associated with memory units in a multi-level hierarchy memory system
US7711926B2 (en) * 2001-04-18 2010-05-04 Mips Technologies, Inc. Mapping system and method for instruction set processing
US6826681B2 (en) * 2001-06-18 2004-11-30 Mips Technologies, Inc. Instruction specified register value saving in allocated caller stack or not yet allocated callee stack
US7107439B2 (en) * 2001-08-10 2006-09-12 Mips Technologies, Inc. System and method of controlling software decompression through exceptions
US7191430B2 (en) * 2001-09-24 2007-03-13 Hewlett-Packard Development Company, L.P. Providing instruction execution hints to a processor using break instructions
JP2003140886A (ja) * 2001-10-31 2003-05-16 Seiko Epson Corp インストラクションセット及びコンパイラ
JP4272371B2 (ja) * 2001-11-05 2009-06-03 パナソニック株式会社 デバッグ支援装置、コンパイラ装置、デバッグ支援プログラム、コンパイラプログラム、及びコンピュータ読取可能な記録媒体。
US7376811B2 (en) * 2001-11-06 2008-05-20 Netxen, Inc. Method and apparatus for performing computations and operations on data using data steering
JP3878508B2 (ja) * 2001-11-08 2007-02-07 松下電器産業株式会社 回路群制御システム
US6895460B2 (en) * 2002-07-19 2005-05-17 Hewlett-Packard Development Company, L.P. Synchronization of asynchronous emulated interrupts
US7120068B2 (en) * 2002-07-29 2006-10-10 Micron Technology, Inc. Column/row redundancy architecture using latches programmed from a look up table
US7493478B2 (en) * 2002-12-05 2009-02-17 International Business Machines Corporation Enhanced processor virtualization mechanism via saving and restoring soft processor/system states
US7502910B2 (en) * 2003-01-28 2009-03-10 Sun Microsystems, Inc. Sideband scout thread processor for reducing latency associated with a main processor
US20040148489A1 (en) * 2003-01-28 2004-07-29 Sun Microsystems, Inc. Sideband VLIW processor
US20040199749A1 (en) * 2003-04-03 2004-10-07 Robert Golla Method and apparatus to limit register file read ports in an out-of-order, multi-stranded processor
US7873110B2 (en) * 2003-06-17 2011-01-18 Broadcom Corporation MPEG smart video transport processor with different transport packet handling
US7428631B2 (en) * 2003-07-31 2008-09-23 Intel Corporation Apparatus and method using different size rename registers for partial-bit and bulk-bit writes
US7552426B2 (en) * 2003-10-14 2009-06-23 Microsoft Corporation Systems and methods for using synthetic instructions in a virtual machine
US7310722B2 (en) 2003-12-18 2007-12-18 Nvidia Corporation Across-thread out of order instruction dispatch in a multithreaded graphics processor
US20050138297A1 (en) * 2003-12-23 2005-06-23 Intel Corporation Register file cache
US7171545B2 (en) * 2003-12-30 2007-01-30 Intel Corporation Predictive filtering of register cache entry
US7484045B2 (en) 2004-03-30 2009-01-27 Intel Corporation Store performance in strongly-ordered microprocessor architecture
US7437536B2 (en) * 2004-05-03 2008-10-14 Sony Computer Entertainment Inc. Systems and methods for task migration
US7868902B1 (en) * 2004-05-14 2011-01-11 Nvidia Corporation System and method for pixel data row forwarding in a 3-D graphics pipeline
US7724263B2 (en) * 2004-05-14 2010-05-25 Nvidia Corporation System and method for a universal data write unit in a 3-D graphics pipeline including generic cache memories
US20050273559A1 (en) 2004-05-19 2005-12-08 Aris Aristodemou Microprocessor architecture including unified cache debug unit
US8225034B1 (en) * 2004-06-30 2012-07-17 Oracle America, Inc. Hybrid instruction buffer
US7200693B2 (en) * 2004-08-27 2007-04-03 Micron Technology, Inc. Memory system and method having unidirectional data buses
US20080162877A1 (en) * 2005-02-24 2008-07-03 Erik Richter Altman Non-Homogeneous Multi-Processor System With Shared Memory
JP2007041837A (ja) * 2005-08-03 2007-02-15 Nec Electronics Corp 命令プリフェッチ装置及び命令プリフェッチ方法
JP4841861B2 (ja) * 2005-05-06 2011-12-21 ルネサスエレクトロニクス株式会社 演算処理装置及びデータ転送処理の実行方法
US20070028027A1 (en) * 2005-07-26 2007-02-01 Micron Technology, Inc. Memory device and method having separate write data and read data buses
US8375247B2 (en) 2005-08-29 2013-02-12 The Invention Science Fund I, Llc Handling processor computational errors
US8181004B2 (en) * 2005-08-29 2012-05-15 The Invention Science Fund I, Llc Selecting a resource management policy for a resource available to a processor
US8423824B2 (en) 2005-08-29 2013-04-16 The Invention Science Fund I, Llc Power sparing synchronous apparatus
US8209524B2 (en) * 2005-08-29 2012-06-26 The Invention Science Fund I, Llc Cross-architecture optimization
US20070050605A1 (en) * 2005-08-29 2007-03-01 Bran Ferren Freeze-dried ghost pages
US8214191B2 (en) * 2005-08-29 2012-07-03 The Invention Science Fund I, Llc Cross-architecture execution optimization
US8255745B2 (en) * 2005-08-29 2012-08-28 The Invention Science Fund I, Llc Hardware-error tolerant computing
US7647487B2 (en) 2005-08-29 2010-01-12 Searete, Llc Instruction-associated processor resource optimization
US7877584B2 (en) * 2005-08-29 2011-01-25 The Invention Science Fund I, Llc Predictive processor resource management
US7627739B2 (en) * 2005-08-29 2009-12-01 Searete, Llc Optimization of a hardware resource shared by a multiprocessor
US7739524B2 (en) * 2005-08-29 2010-06-15 The Invention Science Fund I, Inc Power consumption management
US7725693B2 (en) 2005-08-29 2010-05-25 Searete, Llc Execution optimization using a processor resource management policy saved in an association with an instruction group
US20070050606A1 (en) * 2005-08-29 2007-03-01 Searete Llc, A Limited Liability Corporation Of The State Of Delaware Runtime-based optimization profile
US8516300B2 (en) * 2005-08-29 2013-08-20 The Invention Science Fund I, Llc Multi-votage synchronous systems
US7653834B2 (en) 2005-08-29 2010-01-26 Searete, Llc Power sparing synchronous apparatus
US7779213B2 (en) * 2005-08-29 2010-08-17 The Invention Science Fund I, Inc Optimization of instruction group execution through hardware resource management policies
US7774558B2 (en) * 2005-08-29 2010-08-10 The Invention Science Fund I, Inc Multiprocessor resource optimization
US8981996B2 (en) * 2005-09-27 2015-03-17 Qualcomm Incorporated Position location using transmitters with timing offset and phase adjustment
US8212823B2 (en) 2005-09-28 2012-07-03 Synopsys, Inc. Systems and methods for accelerating sub-pixel interpolation in video processing applications
WO2007069000A1 (en) 2005-12-16 2007-06-21 Freescale Semiconductor, Inc. Device and method for processing instructions
US8266413B2 (en) * 2006-03-14 2012-09-11 The Board Of Trustees Of The University Of Illinois Processor architecture for multipass processing of instructions downstream of a stalled instruction
US8327115B2 (en) 2006-04-12 2012-12-04 Soft Machines, Inc. Plural matrices of execution units for processing matrices of row dependent instructions in single clock cycle in super or separate mode
US7685467B2 (en) * 2006-04-27 2010-03-23 Texas Instruments Incorporated Data system simulated event and matrix debug of pipelined processor
US7647486B2 (en) 2006-05-02 2010-01-12 Atmel Corporation Method and system having instructions with different execution times in different modes, including a selected execution time different from default execution times in a first mode and a random execution time in a second mode
US20080077777A1 (en) * 2006-09-25 2008-03-27 Arm Limited Register renaming for instructions having unresolved condition codes
CN107368285B (zh) 2006-11-14 2020-10-09 英特尔公司 多线程架构
US7664932B2 (en) 2007-04-13 2010-02-16 Microsoft Corporation Scalable and configurable execution pipeline of handlers having policy information for selectively acting on payload
US8082540B2 (en) * 2007-04-19 2011-12-20 International Business Machines Corporation Method for visually indicating preceding and succeeding source code lines that are executed in a graphical debugging environment
JP2008305185A (ja) * 2007-06-07 2008-12-18 Nec Electronics Corp プロセッサ装置及び複合条件処理方法
JP4896837B2 (ja) * 2007-08-20 2012-03-14 株式会社東芝 携帯可能電子装置および携帯可能電子装置の制御方法
US7823117B1 (en) * 2007-12-21 2010-10-26 Xilinx, Inc. Separating a high-level programming language program into hardware and software components
US8176406B2 (en) * 2008-03-19 2012-05-08 International Business Machines Corporation Hard error detection
US20090249035A1 (en) * 2008-03-28 2009-10-01 International Business Machines Corporation Multi-cycle register file bypass
US20090289943A1 (en) * 2008-05-22 2009-11-26 Howard Teece Anti-aliasing system and method
KR101012121B1 (ko) * 2008-06-05 2011-02-07 경상북도 (관련부서:경상북도축산기술연구소장) 송아지 사육 케이지
KR100892857B1 (ko) * 2008-07-30 2009-04-15 주식회사 유비콘테크놀로지 시스템온칩의 내부 메모리 장치 및 그 운영방법
GB2463278B (en) * 2008-09-05 2012-05-16 Advanced Risc Mach Ltd Scheduling control within a data processing system
US8312442B2 (en) * 2008-12-10 2012-11-13 Oracle America, Inc. Method and system for interprocedural prefetching
US9690625B2 (en) * 2009-06-16 2017-06-27 Oracle America, Inc. System and method for out-of-order resource allocation and deallocation in a threaded machine
KR101032771B1 (ko) * 2009-05-29 2011-05-06 광운대학교 산학협력단 구성형 프로세서에서 ｒｉｓｃ 명령어와 확장 명령어를 병렬 처리하기 위한 방법 및 그에 따른 구성형 프로세서
KR200448337Y1 (ko) * 2009-12-31 2010-04-05 임준기 통풍기능을 구비한 농산물 받침대
CN102193775B (zh) * 2010-04-27 2015-07-29 威盛电子股份有限公司 微处理器融合搬运/算术逻辑运算/条件跳跃指令
EP3156896B1 (en) 2010-09-17 2020-04-08 Soft Machines, Inc. Single cycle multi-branch prediction including shadow cache for early far branch prediction
CN103262027B (zh) 2010-10-12 2016-07-20 索夫特机械公司 用于存储具有可可靠预测的指令序列的分支的指令序列缓冲器
TWI541721B (zh) * 2010-10-12 2016-07-11 軟體機器公司 使用指令序列緩衝器來增強分支預測效能的方法、系統及微處理器
US9710270B2 (en) * 2010-12-20 2017-07-18 International Business Machines Corporation Exception control method, system, and program
KR101826121B1 (ko) 2011-03-25 2018-02-06 인텔 코포레이션 분할가능한 엔진에 의해 인스턴스화된 가상 코어를 이용한 코드 블록의 실행을 지원하는 메모리 프래그먼트
WO2012135041A2 (en) 2011-03-25 2012-10-04 Soft Machines, Inc. Register file segments for supporting code block execution by using virtual cores instantiated by partitionable engines
US9766893B2 (en) 2011-03-25 2017-09-19 Intel Corporation Executing instruction sequence code blocks by using virtual cores instantiated by partitionable engines
CN102789377B (zh) 2011-05-18 2015-09-30 国际商业机器公司 处理指令分组信息的方法和装置
TWI548994B (zh) 2011-05-20 2016-09-11 軟體機器公司 以複數個引擎支援指令序列的執行之互連結構
CN107729267B (zh) 2011-05-20 2022-01-25 英特尔公司 资源的分散分配以及用于支持由多个引擎执行指令序列的互连结构
US8683261B2 (en) 2011-07-20 2014-03-25 International Business Machines Corporation Out of order millicode control operation
US9354874B2 (en) 2011-10-03 2016-05-31 International Business Machines Corporation Scalable decode-time instruction sequence optimization of dependent instructions
US8615745B2 (en) 2011-10-03 2013-12-24 International Business Machines Corporation Compiling code for an enhanced application binary interface (ABI) with decode time instruction optimization
US9286072B2 (en) 2011-10-03 2016-03-15 International Business Machines Corporation Using register last use infomation to perform decode-time computer instruction optimization
US10078515B2 (en) 2011-10-03 2018-09-18 International Business Machines Corporation Tracking operand liveness information in a computer system and performing function based on the liveness information
US9690583B2 (en) 2011-10-03 2017-06-27 International Business Machines Corporation Exploiting an architected list-use operand indication in a computer system operand resource pool
US9329869B2 (en) 2011-10-03 2016-05-03 International Business Machines Corporation Prefix computer instruction for compatibily extending instruction functionality
US9697002B2 (en) 2011-10-03 2017-07-04 International Business Machines Corporation Computer instructions for activating and deactivating operands
US8612959B2 (en) 2011-10-03 2013-12-17 International Business Machines Corporation Linking code for an enhanced application binary interface (ABI) with decode time instruction optimization
US8756591B2 (en) 2011-10-03 2014-06-17 International Business Machines Corporation Generating compiled code that indicates register liveness
US10191746B2 (en) 2011-11-22 2019-01-29 Intel Corporation Accelerated code optimizer for a multiengine microprocessor
KR101703400B1 (ko) 2011-11-22 2017-02-06 소프트 머신즈, 인크. 마이크로프로세서 가속 코드 최적화기
KR101912427B1 (ko) 2011-12-12 2018-10-29 삼성전자주식회사 재구성가능 프로세서 및 재구성가능 프로세서의 미니 코어
WO2013095597A1 (en) * 2011-12-22 2013-06-27 Intel Corporation Systems, apparatuses, and methods for performing an absolute difference calculation between corresponding packed data elements of two vector registers
US20130326196A1 (en) * 2011-12-23 2013-12-05 Elmoustapha Ould-Ahmed-Vall Systems, apparatuses, and methods for performing vector packed unary decoding using masks
US8930674B2 (en) 2012-03-07 2015-01-06 Soft Machines, Inc. Systems and methods for accessing a unified translation lookaside buffer
US9152566B2 (en) * 2012-06-15 2015-10-06 International Business Machines Corporation Prefetch address translation using prefetch buffer based on availability of address translation logic
US10255944B2 (en) * 2012-06-27 2019-04-09 Marvell World Trade Ltd. Systems and methods for reading and decoding encoded data from a storage device
US9916253B2 (en) 2012-07-30 2018-03-13 Intel Corporation Method and apparatus for supporting a plurality of load accesses of a cache in a single cycle to maintain throughput
US9710399B2 (en) 2012-07-30 2017-07-18 Intel Corporation Systems and methods for flushing a cache with modified data
US9229873B2 (en) 2012-07-30 2016-01-05 Soft Machines, Inc. Systems and methods for supporting a plurality of load and store accesses of a cache
US9740612B2 (en) 2012-07-30 2017-08-22 Intel Corporation Systems and methods for maintaining the coherency of a store coalescing cache and a load cache
US9678882B2 (en) 2012-10-11 2017-06-13 Intel Corporation Systems and methods for non-blocking implementation of cache flush instructions
US10299934B2 (en) * 2012-12-11 2019-05-28 Globus Medical, Inc Expandable vertebral implant
US20140281413A1 (en) * 2013-03-14 2014-09-18 Mips Technologies, Inc. Superforwarding Processor
KR101708591B1 (ko) 2013-03-15 2017-02-20 소프트 머신즈, 인크. 블록들로 그룹화된 멀티스레드 명령어들을 실행하기 위한 방법
US9436476B2 (en) * 2013-03-15 2016-09-06 Soft Machines Inc. Method and apparatus for sorting elements in hardware structures
US9904625B2 (en) 2013-03-15 2018-02-27 Intel Corporation Methods, systems and apparatus for predicting the way of a set associative cache
US10140138B2 (en) 2013-03-15 2018-11-27 Intel Corporation Methods, systems and apparatus for supporting wide and efficient front-end operation with guest-architecture emulation
WO2014150806A1 (en) 2013-03-15 2014-09-25 Soft Machines, Inc. A method for populating register view data structure by using register template snapshots
US9811342B2 (en) 2013-03-15 2017-11-07 Intel Corporation Method for performing dual dispatch of blocks and half blocks
WO2014150991A1 (en) 2013-03-15 2014-09-25 Soft Machines, Inc. A method for implementing a reduced size register view data structure in a microprocessor
US9569216B2 (en) 2013-03-15 2017-02-14 Soft Machines, Inc. Method for populating a source view data structure by using register template snapshots
US20140281116A1 (en) 2013-03-15 2014-09-18 Soft Machines, Inc. Method and Apparatus to Speed up the Load Access and Data Return Speed Path Using Early Lower Address Bits
US9582322B2 (en) 2013-03-15 2017-02-28 Soft Machines Inc. Method and apparatus to avoid deadlock during instruction scheduling using dynamic port remapping
EP2972836B1 (en) 2013-03-15 2022-11-09 Intel Corporation A method for emulating a guest centralized flag architecture by using a native distributed flag architecture
US9891924B2 (en) 2013-03-15 2018-02-13 Intel Corporation Method for implementing a reduced size register view data structure in a microprocessor
US9627038B2 (en) 2013-03-15 2017-04-18 Intel Corporation Multiport memory cell having improved density area
US9886279B2 (en) 2013-03-15 2018-02-06 Intel Corporation Method for populating and instruction view data structure by using register template snapshots
US10275255B2 (en) 2013-03-15 2019-04-30 Intel Corporation Method for dependency broadcasting through a source organized source view data structure
WO2014150971A1 (en) 2013-03-15 2014-09-25 Soft Machines, Inc. A method for dependency broadcasting through a block organized source view data structure
GB2523823B (en) * 2014-03-07 2021-06-16 Advanced Risc Mach Ltd Data processing apparatus and method for processing vector operands
US9841974B2 (en) * 2014-04-25 2017-12-12 Avago Technologies General Ip (Singapore) Pte. Ltd. Renaming with generation numbers
WO2015175555A1 (en) 2014-05-12 2015-11-19 Soft Machines, Inc. Method and apparatus for providing hardware support for self-modifying code
CN104156196B (zh) * 2014-06-12 2017-10-27 龚伟峰 重命名预处理方法
US9678758B2 (en) 2014-09-26 2017-06-13 Qualcomm Incorporated Coprocessor for out-of-order loads
US9483409B2 (en) 2015-02-05 2016-11-01 International Business Machines Corporation Store forwarding cache
US10620952B2 (en) 2015-06-24 2020-04-14 International Business Machines Corporation Conversion of boolean conditions
US10705841B2 (en) 2015-06-24 2020-07-07 International Business Machines Corporation Instruction to perform a logical operation on conditions and to quantize the Boolean result of that operation
US10698688B2 (en) 2015-06-24 2020-06-30 International Business Machines Corporation Efficient quantization of compare results
US9794660B2 (en) 2015-09-25 2017-10-17 Intel Corporation Integrated sound bar hinge assembly for mobile electronic device
US10445091B1 (en) * 2016-03-30 2019-10-15 Apple Inc. Ordering instructions in a processing core instruction buffer
US11687345B2 (en) 2016-04-28 2023-06-27 Microsoft Technology Licensing, Llc Out-of-order block-based processors and instruction schedulers using ready state data indexed by instruction position identifiers
US10496409B2 (en) 2016-11-22 2019-12-03 The Arizona Board Of Regents Method and system for managing control of instruction and process execution in a programmable computing system
US10162680B2 (en) * 2016-12-13 2018-12-25 GM Global Technology Operations LLC Control of data exchange between a primary core and a secondary core using a freeze process flag and a data frozen flag in real-time
US10983799B1 (en) 2017-12-19 2021-04-20 Apple Inc. Selection of instructions to issue in a processor
US11422821B1 (en) 2018-09-04 2022-08-23 Apple Inc. Age tracking for independent pipelines
CN109614145B (zh) * 2018-10-18 2021-03-09 中国科学院计算技术研究所 一种处理器核心结构及数据访存方法
CN111488176B (zh) * 2019-01-25 2023-04-18 阿里巴巴集团控股有限公司 一种指令调度方法、装置、设备及存储介质
US11176055B1 (en) 2019-08-06 2021-11-16 Marvell Asia Pte, Ltd. Managing potential faults for speculative page table access
US11573802B2 (en) * 2019-10-23 2023-02-07 Texas Instruments Incorporated User mode event handling
US11579884B2 (en) * 2020-06-26 2023-02-14 Advanced Micro Devices, Inc. Instruction address translation and caching for primary and alternate branch prediction paths
US11656876B2 (en) 2020-10-29 2023-05-23 Cadence Design Systems, Inc. Removal of dependent instructions from an execution pipeline
US11243778B1 (en) * 2020-12-31 2022-02-08 Microsoft Technology Licensing, Llc Instruction dispatch for superscalar processors
US11886883B2 (en) 2021-08-26 2024-01-30 International Business Machines Corporation Dependency skipping in a load-compare-jump sequence of instructions by incorporating compare functionality into the jump instruction and auto-finishing the compare instruction
US11809874B2 (en) 2022-02-01 2023-11-07 Apple Inc. Conditional instructions distribution and execution on pipelines having different latencies for mispredictions
WO2023150114A1 (en) * 2022-02-01 2023-08-10 Apple Inc. Conditional instructions prediction

Family Cites Families (279)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3346851A (en) * 1964-07-08 1967-10-10 Control Data Corp Simultaneous multiprocessing computer system
US3718912A (en) * 1970-12-22 1973-02-27 Ibm Instruction execution unit
US3789365A (en) * 1971-06-03 1974-01-29 Bunker Ramo Processor interrupt system
US3771138A (en) * 1971-08-31 1973-11-06 Ibm Apparatus and method for serializing instructions from two independent instruction streams
US3913074A (en) 1973-12-18 1975-10-14 Honeywell Inf Systems Search processing apparatus
JPS5110746A (ja) 1974-07-17 1976-01-28 Hitachi Ltd
US4041461A (en) * 1975-07-25 1977-08-09 International Business Machines Corporation Signal analyzer system
US4034349A (en) * 1976-01-29 1977-07-05 Sperry Rand Corporation Apparatus for processing interrupts in microprocessing systems
US4128880A (en) 1976-06-30 1978-12-05 Cray Research, Inc. Computer vector register processing
US4212076A (en) 1976-09-24 1980-07-08 Giddings & Lewis, Inc. Digital computer structure providing arithmetic and boolean logic operations, the latter controlling the former
US4101086A (en) 1977-07-20 1978-07-18 Eastman Kodak Company Yarn tie-up and transfer tail method, and yarn package tube and apparatus for the method
US4210960A (en) * 1977-09-02 1980-07-01 Sperry Corporation Digital computer with overlapped operation utilizing conditional control to minimize time losses
US4199811A (en) * 1977-09-02 1980-04-22 Sperry Corporation Microprogrammable computer utilizing concurrently operating processors
US4237532A (en) * 1977-09-02 1980-12-02 Sperry Corporation Table driven decision and control logic for digital computers
US4296465A (en) * 1977-11-03 1981-10-20 Honeywell Information Systems Inc. Data mover
AU529675B2 (en) * 1977-12-07 1983-06-16 Honeywell Information Systems Incorp. Cache memory unit
US4315314A (en) * 1977-12-30 1982-02-09 Rca Corporation Priority vectored interrupt having means to supply branch address directly
US4200927A (en) * 1978-01-03 1980-04-29 International Business Machines Corporation Multi-instruction stream branch processing mechanism
US4228495A (en) * 1978-12-19 1980-10-14 Allen-Bradley Company Multiprocessor numerical control system
US4315308A (en) 1978-12-21 1982-02-09 Intel Corporation Interface between a microprocessor chip and peripheral subsystems
US4296470A (en) * 1979-06-21 1981-10-20 International Business Machines Corp. Link register storage and restore system for use in an instruction pre-fetch micro-processor interrupt system
JPS5616248A (en) * 1979-07-17 1981-02-17 Matsushita Electric Ind Co Ltd Processing system for interruption
US4336024A (en) * 1980-02-22 1982-06-22 Airwick Industries, Inc. Process for cleaning clothes at home
JPS6028015B2 (ja) * 1980-08-28 1985-07-02 日本電気株式会社 情報処理装置
US4434461A (en) * 1980-09-15 1984-02-28 Motorola, Inc. Microprocessor with duplicate registers for processing interrupts
JPS5757345A (en) * 1980-09-24 1982-04-06 Toshiba Corp Data controller
JPS57150040A (en) 1981-03-11 1982-09-16 Mitsubishi Electric Corp Pipeline computer
JPS57155666A (en) * 1981-03-20 1982-09-25 Fujitsu Ltd Instruction controlling system of vector processor
US4574349A (en) 1981-03-30 1986-03-04 International Business Machines Corp. Apparatus for addressing a larger number of instruction addressable central processor registers than can be identified by a program instruction
US4814979A (en) 1981-04-01 1989-03-21 Teradata Corporation Network to transmit prioritized subtask pockets to dedicated processors
JPS57204125A (en) 1981-06-10 1982-12-14 Hitachi Ltd Electron-ray drawing device
US4482950A (en) 1981-09-24 1984-11-13 Dshkhunian Valery Single-chip microcomputer
US4498134A (en) 1982-01-26 1985-02-05 Hughes Aircraft Company Segregator functional plane for use in a modular array processor
JPS58151655A (ja) * 1982-03-03 1983-09-08 Fujitsu Ltd 情報処理装置
US4434641A (en) * 1982-03-11 1984-03-06 Ball Corporation Buckle resistance for metal container closures
US4484272A (en) * 1982-07-14 1984-11-20 Burroughs Corporation Digital computer for executing multiple instruction sets in a simultaneous-interleaved fashion
JPS5932045A (ja) * 1982-08-16 1984-02-21 Hitachi Ltd 情報処理装置
US4500963A (en) 1982-11-29 1985-02-19 The United States Of America As Represented By The Secretary Of The Army Automatic layout program for hybrid microcircuits (HYPAR)
US4597054A (en) 1982-12-02 1986-06-24 Ncr Corporation Arbiter circuit and method
US4594655A (en) * 1983-03-14 1986-06-10 International Business Machines Corporation (k)-Instructions-at-a-time pipelined processor for parallel execution of inherently sequential instructions
US4800486A (en) * 1983-09-29 1989-01-24 Tandem Computers Incorporated Multiple data patch CPU architecture
US4807115A (en) * 1983-10-07 1989-02-21 Cornell Research Foundation, Inc. Instruction issuing mechanism for processors with multiple functional units
GB8329509D0 (en) * 1983-11-04 1983-12-07 Inmos Ltd Computer
JPS60120439A (ja) * 1983-12-05 1985-06-27 Nec Corp 演算処理装置
JPS60168238A (ja) * 1984-02-10 1985-08-31 Hitachi Ltd パイプラインデータ処理装置
US4561051A (en) 1984-02-10 1985-12-24 Prime Computer, Inc. Memory access method and apparatus in multiple processor systems
AU553416B2 (en) * 1984-02-24 1986-07-17 Fujitsu Limited Pipeline processing
JPS60225943A (ja) * 1984-04-25 1985-11-11 Hitachi Ltd 例外割込み処理方式
US4648045A (en) 1984-05-23 1987-03-03 The Board Of Trustees Of The Leland Standford Jr. University High speed memory and processor system for raster display
JPS6140650A (ja) 1984-08-02 1986-02-26 Nec Corp マイクロコンピユ−タ
US4766564A (en) * 1984-08-13 1988-08-23 International Business Machines Corporation Dual putaway/bypass busses for multiple arithmetic units
US4677545A (en) 1984-10-12 1987-06-30 American Telephone And Telegraph Company Microprocessor having macro-rom and main program queues
US4991081A (en) 1984-10-31 1991-02-05 Texas Instruments Incorporated Cache memory addressable by both physical and virtual addresses
US4775927A (en) 1984-10-31 1988-10-04 International Business Machines Corporation Processor including fetch operation for branch instruction with control tag
JPH0731603B2 (ja) * 1984-11-21 1995-04-10 ノビツクス Ｆｏｒｔｈ特定言語マイクロプロセサ
JPS61133439A (ja) 1984-12-04 1986-06-20 Nec Corp 命令先取り制御方式
JPH0652784B2 (ja) 1984-12-07 1994-07-06 富士通株式会社 ゲートアレイ集積回路装置及びその製造方法
US4829467A (en) 1984-12-21 1989-05-09 Canon Kabushiki Kaisha Memory controller including a priority order determination circuit
CA1242803A (en) * 1984-12-27 1988-10-04 Nobuhisa Watanabe Microprocessor with option area facilitating interfacing with peripheral devices
US5255384A (en) 1985-02-22 1993-10-19 Intergraph Corporation Memory address translation system having modifiable and non-modifiable translation mechanisms
US4714994A (en) * 1985-04-30 1987-12-22 International Business Machines Corp. Instruction prefetch buffer control
JPH0762823B2 (ja) * 1985-05-22 1995-07-05 株式会社日立製作所 デ−タ処理装置
CA1254661A (en) * 1985-06-28 1989-05-23 Allen J. Baum Method and means for instruction combination for code compression
US4613941A (en) 1985-07-02 1986-09-23 The United States Of America As Represented By The Secretary Of The Army Routing method in computer aided customization of a two level automated universal array
US4945479A (en) 1985-07-31 1990-07-31 Unisys Corporation Tightly coupled scientific processing system
US4734852A (en) * 1985-08-30 1988-03-29 Advanced Micro Devices, Inc. Mechanism for performing data references to storage in parallel with instruction execution on a reduced instruction-set processor
US4777588A (en) 1985-08-30 1988-10-11 Advanced Micro Devices, Inc. General-purpose register file optimized for intraprocedural register allocation, procedure calls, and multitasking performance
US4722049A (en) * 1985-10-11 1988-01-26 Unisys Corporation Apparatus for out-of-order program execution
US4719569A (en) 1985-10-11 1988-01-12 Sun Microsystems, Inc. Arbitrator for allocating access to data processing resources
JPH0622035B2 (ja) * 1985-11-13 1994-03-23 株式会社日立製作所 ベクトル処理装置
JPS62152043A (ja) * 1985-12-26 1987-07-07 Nec Corp 命令コ−ドアクセス制御方式
EP0239081B1 (en) * 1986-03-26 1995-09-06 Hitachi, Ltd. Pipelined data processor capable of decoding and executing plural instructions in parallel
IL81762A0 (en) * 1986-04-11 1987-10-20 Symbolics Inc Instruction prefetch unit
JP2545789B2 (ja) 1986-04-14 1996-10-23 株式会社日立製作所 情報処理装置
US4809169A (en) * 1986-04-23 1989-02-28 Advanced Micro Devices, Inc. Parallel, multiple coprocessor computer architecture having plural execution modes
US4903196A (en) * 1986-05-02 1990-02-20 International Business Machines Corporation Method and apparatus for guaranteeing the logical integrity of data in the general purpose registers of a complex multi-execution unit uniprocessor
US4811208A (en) 1986-05-16 1989-03-07 Intel Corporation Stack frame cache on a microprocessor chip
US5051940A (en) * 1990-04-04 1991-09-24 International Business Machines Corporation Data dependency collapsing hardware apparatus
JP2684362B2 (ja) 1986-06-18 1997-12-03 株式会社日立製作所 可変長データの記憶方式
US4814978A (en) 1986-07-15 1989-03-21 Dataflow Computer Corporation Dataflow processing element, multiprocessor, and processes
JPS6324428A (ja) * 1986-07-17 1988-02-01 Mitsubishi Electric Corp キヤツシユメモリ
US4942323A (en) * 1986-07-28 1990-07-17 Decesare Dominic Two pole electric motor with stator winding encircling the rotor
US4766566A (en) * 1986-08-18 1988-08-23 International Business Machines Corp. Performance enhancement scheme for a RISC type VLSI processor using dual execution units for parallel instruction processing
JPS6393041A (ja) * 1986-10-07 1988-04-23 Mitsubishi Electric Corp 計算機
JPH0793358B2 (ja) 1986-11-10 1995-10-09 日本電気株式会社 ブロック配置処理方式
US4841453A (en) 1986-11-10 1989-06-20 Ibm Corporation Multidirectional scan and print capability
JPS63131230A (ja) * 1986-11-21 1988-06-03 Hitachi Ltd 情報処理装置
JPH0810430B2 (ja) 1986-11-28 1996-01-31 株式会社日立製作所 情報処理装置
US5283903A (en) 1986-12-25 1994-02-01 Nec Corporation Priority selector
US5226170A (en) * 1987-02-24 1993-07-06 Digital Equipment Corporation Interface between processor and special instruction processor in digital data processing system
US5179689A (en) 1987-03-13 1993-01-12 Texas Instruments Incorporated Dataprocessing device with instruction cache
US4833599A (en) * 1987-04-20 1989-05-23 Multiflow Computer, Inc. Hierarchical priority branch handling for parallel execution in a parallel processor
US4858116A (en) 1987-05-01 1989-08-15 Digital Equipment Corporation Method and apparatus for managing multiple lock indicators in a multiprocessor computer system
JP2510591B2 (ja) * 1987-06-12 1996-06-26 株式会社日立製作所 命令処理装置
JPH07113903B2 (ja) 1987-06-26 1995-12-06 株式会社日立製作所 キャッシュ記憶制御方式
US4992938A (en) * 1987-07-01 1991-02-12 International Business Machines Corporation Instruction control mechanism for a computing system with register renaming, map table and queues indicating available registers
US5134561A (en) 1987-07-20 1992-07-28 International Business Machines Corporation Computer system with logic for writing instruction identifying data into array control lists for precise post-branch recoveries
US4901233A (en) 1987-07-20 1990-02-13 International Business Machines Corporation Computer system with logic for writing instruction identifying data into array control lists for precise post-branch recoveries
JP2624484B2 (ja) 1987-07-31 1997-06-25 三井東圧化学株式会社 中国語の入力処理方法
US5150309A (en) 1987-08-04 1992-09-22 Texas Instruments Incorporated Comprehensive logic circuit layout system
US4980817A (en) 1987-08-31 1990-12-25 Digital Equipment Vector register system for executing plural read/write commands concurrently and independently routing data to plural read/write ports
US4991078A (en) * 1987-09-29 1991-02-05 Digital Equipment Corporation Apparatus and method for a pipelined central processing unit in a data processing system
EP0312764A3 (en) 1987-10-19 1991-04-10 International Business Machines Corporation A data processor having multiple execution units for processing plural classes of instructions in parallel
US5089951A (en) 1987-11-05 1992-02-18 Kabushiki Kaisha Toshiba Microcomputer incorporating memory
US5197136A (en) * 1987-11-12 1993-03-23 Matsushita Electric Industrial Co., Ltd. Processing system for branch instruction
US4823201A (en) 1987-11-16 1989-04-18 Technology, Inc. 64 Processor for expanding a compressed video signal
US5185878A (en) 1988-01-20 1993-02-09 Advanced Micro Device, Inc. Programmable cache memory as well as system incorporating same and method of operating programmable cache memory
US4926323A (en) * 1988-03-03 1990-05-15 Advanced Micro Devices, Inc. Streamlined instruction processor
JPH0769821B2 (ja) * 1988-03-04 1995-07-31 日本電気株式会社 情報処理装置におけるバイパスライン制御方式
JPH01228865A (ja) 1988-03-09 1989-09-12 Minolta Camera Co Ltd プリンタ制御装置
US5187796A (en) * 1988-03-29 1993-02-16 Computer Motion, Inc. Three-dimensional vector co-processor having I, J, and K register files and I, J, and K execution units
US5155817A (en) 1988-04-01 1992-10-13 Kabushiki Kaisha Toshiba Microprocessor
US5301278A (en) 1988-04-29 1994-04-05 International Business Machines Corporation Flexible dynamic memory controller
US5003462A (en) * 1988-05-31 1991-03-26 International Business Machines Corporation Apparatus and method for implementing precise interrupts on a pipelined processor with multiple functional units with separate address translation interrupt means
US4897810A (en) * 1988-06-13 1990-01-30 Advanced Micro Devices, Inc. Asynchronous interrupt status bit circuit
US5261057A (en) 1988-06-30 1993-11-09 Wang Laboratories, Inc. I/O bus to system interface
US5097409A (en) 1988-06-30 1992-03-17 Wang Laboratories, Inc. Multi-processor system with cache memories
JP2761506B2 (ja) 1988-07-08 1998-06-04 株式会社日立製作所 主記憶制御装置
JPH0222736A (ja) 1988-07-12 1990-01-25 Nec Corp 中央処理装置
US5032985A (en) 1988-07-21 1991-07-16 International Business Machines Corporation Multiprocessor system with memory fetch buffer invoked during cross-interrogation
US5148536A (en) 1988-07-25 1992-09-15 Digital Equipment Corporation Pipeline having an integral cache which processes cache misses and loads data in parallel
US5291615A (en) 1988-08-11 1994-03-01 Kabushiki Kaisha Toshiba Instruction pipeline microprocessor
JPH0673105B2 (ja) * 1988-08-11 1994-09-14 株式会社東芝 命令パイプライン方式のマイクロプロセッサ
US4974155A (en) * 1988-08-15 1990-11-27 Evans & Sutherland Computer Corp. Variable delay branch system
US5101341A (en) * 1988-08-25 1992-03-31 Edgcore Technology, Inc. Pipelined system for reducing instruction access time by accumulating predecoded instruction bits a FIFO
US5167035A (en) * 1988-09-08 1992-11-24 Digital Equipment Corporation Transferring messages between nodes in a network
JPH0287229A (ja) 1988-09-24 1990-03-28 Nec Corp 実行命令の先取り制御方式
US4879787A (en) 1988-10-03 1989-11-14 Walls Thomas J Shoe lace knot securing device
DE68927218T2 (de) 1988-10-18 1997-02-06 Hewlett Packard Co Verfahren und Vorrichtung für Zustandskode in einem Zentralprozessor
JP2672599B2 (ja) * 1988-10-18 1997-11-05 ヤマハ 株式会社 コンピュータシステム
JP2810068B2 (ja) * 1988-11-11 1998-10-15 株式会社日立製作所 プロセッサシステム、コンピュータシステム及び命令処理方法
JPH0769824B2 (ja) 1988-11-11 1995-07-31 株式会社日立製作所 複数命令同時処理方式
US5058451A (en) * 1988-11-11 1991-10-22 Kabushiki Kaisha Kobe Seiko Sho Control lever apparatus and actuator operation apparatus
KR920006613B1 (ko) * 1988-12-01 1992-08-10 재단법인한국전자통신연구소 파이프라인으로 동작하는 프로세서의 명령어 페취 유니트
GB8828817D0 (en) * 1988-12-09 1989-01-18 Int Computers Ltd Data processing apparatus
IL92605A0 (en) * 1988-12-19 1990-08-31 Bull Hn Information Syst Production line method and apparatus for high performance instruction execution
JPH0769811B2 (ja) * 1988-12-21 1995-07-31 松下電器産業株式会社 データ処理装置
US5148533A (en) 1989-01-05 1992-09-15 Bull Hn Information Systems Inc. Apparatus and method for data group coherency in a tightly coupled data processing system with plural execution and data cache units
US5125092A (en) 1989-01-09 1992-06-23 International Business Machines Corporation Method and apparatus for providing multiple condition code fields to to allow pipelined instructions contention free access to separate condition codes
JP2736092B2 (ja) 1989-01-10 1998-04-02 株式会社東芝 バッファ装置
US5127091A (en) * 1989-01-13 1992-06-30 International Business Machines Corporation System for reducing delay in instruction execution by executing branch instructions in separate processor while dispatching subsequent instructions to primary processor
US5075840A (en) * 1989-01-13 1991-12-24 International Business Machines Corporation Tightly coupled multiprocessor instruction synchronization
US5142634A (en) 1989-02-03 1992-08-25 Digital Equipment Corporation Branch prediction
US5109495A (en) 1989-02-03 1992-04-28 Digital Equipment Corp. Method and apparatus using a source operand list and a source operand pointer queue between the execution unit and the instruction decoding and operand processing units of a pipelined data processor
US5067069A (en) * 1989-02-03 1991-11-19 Digital Equipment Corporation Control of multiple functional units with parallel operation in a microcoded execution unit
US4985825A (en) * 1989-02-03 1991-01-15 Digital Equipment Corporation System for delaying processing of memory access exceptions until the execution stage of an instruction pipeline of a virtual memory system based digital computer
US5167026A (en) 1989-02-03 1992-11-24 Digital Equipment Corporation Simultaneously or sequentially decoding multiple specifiers of a variable length pipeline instruction based on detection of modified value of specifier registers
US5222223A (en) 1989-02-03 1993-06-22 Digital Equipment Corporation Method and apparatus for ordering and queueing multiple memory requests
US5142633A (en) * 1989-02-03 1992-08-25 Digital Equipment Corporation Preprocessing implied specifiers in a pipelined processor
US5125083A (en) 1989-02-03 1992-06-23 Digital Equipment Corporation Method and apparatus for resolving a variable number of potential memory access conflicts in a pipelined computer system
US5133074A (en) 1989-02-08 1992-07-21 Acer Incorporated Deadlock resolution with cache snooping
US5293500A (en) 1989-02-10 1994-03-08 Mitsubishi Denki K.K. Parallel processing method and apparatus
US5226166A (en) 1989-02-10 1993-07-06 Mitsubishi Denki K.K. Parallel operation processor with second command unit
JPH0630063B2 (ja) * 1989-02-17 1994-04-20 株式会社東芝 マイクロプロセッサ
US5768575A (en) * 1989-02-24 1998-06-16 Advanced Micro Devices, Inc. Semi-Autonomous RISC pipelines for overlapped execution of RISC-like instructions within the multiple superscalar execution units of a processor having distributed pipeline control for sepculative and out-of-order execution of complex instructions
US5226126A (en) * 1989-02-24 1993-07-06 Nexgen Microsystems Processor having plurality of functional units for orderly retiring outstanding operations based upon its associated tags
US5239633A (en) * 1989-03-24 1993-08-24 Mitsubishi Denki Kabushiki Kaisha Data processor executing memory indirect addressing and register indirect addressing
JPH02278337A (ja) 1989-04-19 1990-11-14 Nec Corp 命令キュー装置
US5119485A (en) 1989-05-15 1992-06-02 Motorola, Inc. Method for data bus snooping in a data processing system by selective concurrent read and invalidate cache operation
CN1168004C (zh) * 1989-05-17 2004-09-22 国际商业机器公司 在数据处理系统中提供容错环境和体系结构的装置
US5155809A (en) 1989-05-17 1992-10-13 International Business Machines Corp. Uncoupling a central processing unit from its associated hardware for interaction with data handling apparatus alien to the operating system controlling said unit and hardware
US5072364A (en) 1989-05-24 1991-12-10 Tandem Computers Incorporated Method and apparatus for recovering from an incorrect branch prediction in a processor that executes a family of instructions in parallel
CA2016068C (en) 1989-05-24 2000-04-04 Robert W. Horst Multiple instruction issue computer architecture
US5136697A (en) * 1989-06-06 1992-08-04 Advanced Micro Devices, Inc. System for reducing delay for execution subsequent to correctly predicted branch instruction using fetch information stored with each block of instructions in cache
US5129067A (en) 1989-06-06 1992-07-07 Advanced Micro Devices, Inc. Multiple instruction decoder for minimizing register port requirements
JPH0314025A (ja) * 1989-06-13 1991-01-22 Nec Corp 命令実行制御方式
DE69032812T2 (de) 1989-07-07 1999-04-29 Hitachi Ltd Vorrichtung und Verfahren zur parallelen Verarbeitung
JP2505887B2 (ja) * 1989-07-14 1996-06-12 富士通株式会社 命令処理システム
KR940000968B1 (ko) * 1989-08-28 1994-02-07 니뽄 덴끼 가부시끼가이샤 마이크로프로세서
US5317734A (en) * 1989-08-29 1994-05-31 North American Philips Corporation Method of synchronizing parallel processors employing channels and compiling method minimizing cross-processor data dependencies
JPH07120284B2 (ja) * 1989-09-04 1995-12-20 三菱電機株式会社 データ処理装置
US5303382A (en) 1989-09-21 1994-04-12 Digital Equipment Corporation Arbiter with programmable dynamic request prioritization
DE69031257T2 (de) * 1989-09-21 1998-02-12 Texas Instruments Inc Integrierte Schaltung mit einem eingebetteten digitalen Signalprozessor
JPH03137729A (ja) 1989-10-23 1991-06-12 Hokuriku Nippon Denki Software Kk 先行制御方式
JP2835103B2 (ja) * 1989-11-01 1998-12-14 富士通株式会社 命令指定方法及び命令実行方式
JPH03147134A (ja) 1989-11-02 1991-06-24 Oki Electric Ind Co Ltd 命令シーケンス制御装置
US5179530A (en) * 1989-11-03 1993-01-12 Zoran Corporation Architecture for integrated concurrent vector signal processor
EP0429733B1 (en) 1989-11-17 1999-04-28 Texas Instruments Incorporated Multiprocessor with crossbar between processors and memories
US5226125A (en) 1989-11-17 1993-07-06 Keith Balmer Switch matrix having integrated crosspoint logic and method of operation
US5487156A (en) * 1989-12-15 1996-01-23 Popescu; Valeri Processor architecture having independently fetching issuing and updating operations of instructions which are sequentially assigned and stored in order fetched
JPH03186928A (ja) * 1989-12-16 1991-08-14 Mitsubishi Electric Corp データ処理装置
US5179673A (en) 1989-12-18 1993-01-12 Digital Equipment Corporation Subroutine return prediction mechanism using ring buffer and comparing predicated address with actual address to validate or flush the pipeline
US5197130A (en) 1989-12-29 1993-03-23 Supercomputer Systems Limited Partnership Cluster architecture for a highly parallel scalar/vector multiprocessor system
US5251306A (en) 1990-01-16 1993-10-05 Advanced Micro Devices, Inc. Apparatus for controlling execution of a program in a computing device
JPH061463B2 (ja) 1990-01-16 1994-01-05 インターナショナル・ビジネス・マシーンズ・コーポレーション マルチプロセッサ・システムおよびそのプライベート・キャッシュ制御方法
US5222240A (en) 1990-02-14 1993-06-22 Intel Corporation Method and apparatus for delaying writing back the results of instructions to a processor
US5241636A (en) 1990-02-14 1993-08-31 Intel Corporation Method for parallel instruction execution in a computer
US5230068A (en) * 1990-02-26 1993-07-20 Nexgen Microsystems Cache memory system for dynamically altering single cache memory line as either branch target entry or pre-fetch instruction queue based upon instruction sequence
US5185872A (en) 1990-02-28 1993-02-09 Intel Corporation System for executing different cycle instructions by selectively bypassing scoreboard register and canceling the execution of conditionally issued instruction if needed resources are busy
US5120083A (en) 1990-03-19 1992-06-09 Henkels & Mccoy, Inc. Expansion joint for conduit for cables
JP2818249B2 (ja) 1990-03-30 1998-10-30 株式会社東芝 電子計算機
US5333280A (en) * 1990-04-06 1994-07-26 Nec Corporation Parallel pipelined instruction processing system for very long instruction word
IT1247640B (it) 1990-04-26 1994-12-28 St Microelectronics Srl Operazioni booleane tra due qualsiasi bit di due qualsiasi registri
US5201056A (en) 1990-05-02 1993-04-06 Motorola, Inc. RISC microprocessor architecture with multi-bit tag extended instructions for selectively attaching tag from either instruction or input data to arithmetic operation output
US5214763A (en) 1990-05-10 1993-05-25 International Business Machines Corporation Digital computer system capable of processing two or more instructions in parallel and having a coche and instruction compounding mechanism
DE69128741T2 (de) * 1990-05-18 1998-07-16 Koninkl Philips Electronics Nv Mehrstufiger Befehlscachespeicher und Verwendungsverfahren dafür
US5249286A (en) 1990-05-29 1993-09-28 National Semiconductor Corporation Selectively locking memory locations within a microprocessor's on-chip cache
CA2038264C (en) * 1990-06-26 1995-06-27 Richard James Eickemeyer In-memory preprocessor for a scalable compound instruction set machine processor
EP0463965B1 (en) * 1990-06-29 1998-09-09 Digital Equipment Corporation Branch prediction unit for high-performance processor
US5155843A (en) * 1990-06-29 1992-10-13 Digital Equipment Corporation Error transition mode for multi-processor system
EP0468831B1 (en) 1990-06-29 1997-10-15 Digital Equipment Corporation Bus protocol for write-back cache processor
CA2045773A1 (en) 1990-06-29 1991-12-30 Compaq Computer Corporation Byte-compare operation for high-performance processor
US5197132A (en) 1990-06-29 1993-03-23 Digital Equipment Corporation Register mapping system having a log containing sequential listing of registers that were changed in preceding cycles for precise post-branch recovery
JPH0475139A (ja) * 1990-07-18 1992-03-10 Toshiba Corp ループ並列化装置
JPH0814492B2 (ja) * 1990-09-21 1996-02-14 日本航空電子工業株式会社 光ファイバジャイロ
DE69130723T2 (de) * 1990-10-05 1999-07-22 Koninkl Philips Electronics Nv Verarbeitungsgerät mit Speicherschaltung und eine Gruppe von Funktionseinheiten
US5301340A (en) * 1990-10-31 1994-04-05 International Business Machines Corporation IC chips including ALUs and identical register files whereby a number of ALUs directly and concurrently write results to every register file per cycle
USH1291H (en) 1990-12-20 1994-02-01 Hinton Glenn J Microprocessor in which multiple instructions are executed in one clock cycle by providing separate machine bus access to a register file for different types of instructions
US5222244A (en) 1990-12-20 1993-06-22 Intel Corporation Method of modifying a microinstruction with operands specified by an instruction held in an alias register
US5303362A (en) 1991-03-20 1994-04-12 Digital Equipment Corporation Coupled memory multiprocessor computer system including cache coherency management protocols
US5261071A (en) 1991-03-21 1993-11-09 Control Data System, Inc. Dual pipe cache memory with out-of-order issue capability
US5287467A (en) * 1991-04-18 1994-02-15 International Business Machines Corporation Pipeline for removing and concurrently executing two or more branch instructions in synchronization with other instructions executing in the execution unit
US5488729A (en) * 1991-05-15 1996-01-30 Ross Technology, Inc. Central processing unit architecture with symmetric instruction scheduling to achieve multiple instruction launch and execution
US5355457A (en) 1991-05-21 1994-10-11 Motorola, Inc. Data processor for performing simultaneous instruction retirement and backtracking
US5630157A (en) 1991-06-13 1997-05-13 International Business Machines Corporation Computer organization for multiple and out-of-order execution of condition code testing and setting instructions
US5278963A (en) 1991-06-21 1994-01-11 International Business Machines Corporation Pretranslation of virtual addresses prior to page crossing
DE69233493T2 (de) 1991-07-08 2005-07-28 Seiko Epson Corp. RISC-Prozessor mit erweiterbarer Architektur
US5493687A (en) 1991-07-08 1996-02-20 Seiko Epson Corporation RISC microprocessor architecture implementing multiple typed register sets
US5539911A (en) 1991-07-08 1996-07-23 Seiko Epson Corporation High-performance, superscalar-based computer system with out-of-order instruction execution
US5961629A (en) * 1991-07-08 1999-10-05 Seiko Epson Corporation High performance, superscalar-based computer system with out-of-order instruction execution
DE69224887T2 (de) 1991-07-08 1998-07-23 Seiko Epson Corp Single-chip seitendrucker-steuerschaltung
US5440752A (en) 1991-07-08 1995-08-08 Seiko Epson Corporation Microprocessor architecture with a switch network for data transfer between cache, memory port, and IOU
JP3333196B2 (ja) 1991-07-08 2002-10-07 セイコーエプソン株式会社 トラップ処理方法
US5826055A (en) 1991-07-08 1998-10-20 Seiko Epson Corporation System and method for retiring instructions in a superscalar microprocessor
US5345569A (en) 1991-09-20 1994-09-06 Advanced Micro Devices, Inc. Apparatus and method for resolving dependencies among a plurality of instructions within a storage device
GB2260628A (en) 1991-10-11 1993-04-21 Intel Corp Line buffer for cache memory
JPH0820949B2 (ja) 1991-11-26 1996-03-04 松下電器産業株式会社 情報処理装置
US5285527A (en) 1991-12-11 1994-02-08 Northern Telecom Limited Predictive historical cache memory
US5617554A (en) 1992-02-10 1997-04-01 Intel Corporation Physical address size selection and page size selection in an address translator
US5398330A (en) 1992-03-05 1995-03-14 Seiko Epson Corporation Register file backup queue
JPH07504773A (ja) 1992-03-18 1995-05-25 セイコーエプソン株式会社 マルチ幅のメモリ・サブシステムをサポートするためのシステム並びに方法
US5371684A (en) 1992-03-31 1994-12-06 Seiko Epson Corporation Semiconductor floor plan for a register renaming circuit
EP0636256B1 (en) 1992-03-31 1997-06-04 Seiko Epson Corporation Superscalar risc processor instruction scheduling
JP3137729B2 (ja) 1992-04-09 2001-02-26 本田技研工業株式会社 ガバリ部品の製造方法
EP0638183B1 (en) 1992-05-01 1997-03-05 Seiko Epson Corporation A system and method for retiring instructions in a superscalar microprocessor
US5442756A (en) 1992-07-31 1995-08-15 Intel Corporation Branch prediction and resolution apparatus for a superscalar computer processor
US5619668A (en) 1992-08-10 1997-04-08 Intel Corporation Apparatus for register bypassing in a microprocessor
US6735685B1 (en) 1992-09-29 2004-05-11 Seiko Epson Corporation System and method for handling load and/or store operations in a superscalar microprocessor
US5524225A (en) 1992-12-18 1996-06-04 Advanced Micro Devices Inc. Cache system and method for providing software controlled writeback
JP3531166B2 (ja) 1992-12-31 2004-05-24 セイコーエプソン株式会社 レジスタ・リネーミングのシステム及び方法
US5628021A (en) 1992-12-31 1997-05-06 Seiko Epson Corporation System and method for assigning tags to control instruction processing in a superscalar processor
US5604912A (en) 1992-12-31 1997-02-18 Seiko Epson Corporation System and method for assigning tags to instructions to control instruction execution
US5627984A (en) 1993-03-31 1997-05-06 Intel Corporation Apparatus and method for entry allocation for a buffer resource utilizing an internal two cycle pipeline
US5577217A (en) 1993-05-14 1996-11-19 Intel Corporation Method and apparatus for a branch target buffer with shared branch pattern tables for associated branch predictions
JPH09500989A (ja) 1993-05-14 1997-01-28 インテル・コーポレーション 分岐ターゲット・バッファにおける推論履歴
JPH0728695A (ja) 1993-07-08 1995-01-31 Nec Corp メモリコントローラ
US5613132A (en) 1993-09-30 1997-03-18 Intel Corporation Integer and floating point register alias table within processor device
US5446912A (en) * 1993-09-30 1995-08-29 Intel Corporation Partial width stalls within register alias table
US5630149A (en) 1993-10-18 1997-05-13 Cyrix Corporation Pipelined processor with register renaming hardware to accommodate multiple size registers
EP0651321B1 (en) 1993-10-29 2001-11-14 Advanced Micro Devices, Inc. Superscalar microprocessors
US5689672A (en) 1993-10-29 1997-11-18 Advanced Micro Devices, Inc. Pre-decoded instruction cache and method therefor particularly suitable for variable byte-length instructions
JP3218524B2 (ja) 1993-12-22 2001-10-15 村田機械株式会社 ワークホルダーのはみ出し検出装置
US5574935A (en) 1993-12-29 1996-11-12 Intel Corporation Superscalar processor with a multi-port reorder buffer
US5630075A (en) 1993-12-30 1997-05-13 Intel Corporation Write combining buffer for sequentially addressed partial line operations originating from a single instruction
US5452426A (en) 1994-01-04 1995-09-19 Intel Corporation Coordinating speculative and committed state register source data and immediate source data in a processor
US5627985A (en) 1994-01-04 1997-05-06 Intel Corporation Speculative and committed resource files in an out-of-order processor
US5604877A (en) 1994-01-04 1997-02-18 Intel Corporation Method and apparatus for resolving return from subroutine instructions in a computer processor
US5619664A (en) 1994-01-04 1997-04-08 Intel Corporation Processor with architecture for improved pipelining of arithmetic instructions by forwarding redundant intermediate data forms
US5577200A (en) 1994-02-28 1996-11-19 Intel Corporation Method and apparatus for loading and storing misaligned data on an out-of-order execution computer system
US5564056A (en) 1994-03-01 1996-10-08 Intel Corporation Method and apparatus for zero extension and bit shifting to preserve register parameters in a microprocessor utilizing register renaming
US5608885A (en) 1994-03-01 1997-03-04 Intel Corporation Method for handling instructions from a branch prior to instruction decoding in a computer which executes variable-length instructions
US5630083A (en) 1994-03-01 1997-05-13 Intel Corporation Decoder for decoding multiple instructions in parallel
US5586278A (en) 1994-03-01 1996-12-17 Intel Corporation Method and apparatus for state recovery following branch misprediction in an out-of-order microprocessor
US5625788A (en) 1994-03-01 1997-04-29 Intel Corporation Microprocessor with novel instruction for signaling event occurrence and for providing event handling information in response thereto
US5623628A (en) 1994-03-02 1997-04-22 Intel Corporation Computer system and method for maintaining memory consistency in a pipelined, non-blocking caching bus request queue
US5394351A (en) 1994-03-11 1995-02-28 Nexgen, Inc. Optimized binary adder and comparator having an implicit constant for an input
US5574927A (en) * 1994-03-25 1996-11-12 International Meta Systems, Inc. RISC architecture computer configured for emulation of the instruction set of a target computer
US5490280A (en) 1994-03-31 1996-02-06 Intel Corporation Apparatus and method for entry allocation for a resource buffer
US5615126A (en) 1994-08-24 1997-03-25 Lsi Logic Corporation High-speed internal interconnection technique for integrated circuits that reduces the number of signal lines through multiplexing
US5819101A (en) 1994-12-02 1998-10-06 Intel Corporation Method for packing a plurality of packed data elements in response to a pack instruction
KR100329338B1 (ko) 1994-12-02 2002-07-18 피터 엔. 데트킨 복합피연산자의팩연산을수행하는마이크로프로세서
US5666494A (en) 1995-03-31 1997-09-09 Samsung Electronics Co., Ltd. Queue management mechanism which allows entries to be processed in any order
US6385634B1 (en) 1995-08-31 2002-05-07 Intel Corporation Method for performing multiply-add operations on packed data
US5745375A (en) 1995-09-29 1998-04-28 Intel Corporation Apparatus and method for controlling power usage
US5778210A (en) * 1996-01-11 1998-07-07 Intel Corporation Method and apparatus for recovering the state of a speculatively scheduled operation in a processor which cannot be executed at the speculated time
US5832205A (en) * 1996-08-20 1998-11-03 Transmeta Corporation Memory controller for a microprocessor for detecting a failure of speculation on the physical nature of a component being addressed
US5961129A (en) * 1997-02-07 1999-10-05 Post; Peter G. Quick-Release interlocking frame assembly for interchangeably mounting operative sports devices to a boot sole
US6418529B1 (en) 1998-03-31 2002-07-09 Intel Corporation Apparatus and method for performing intra-add operation
JP3147134U (ja) 2008-09-17 2008-12-18 洋 吉迫 プランター

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KR100449238B1 (ja) 2004-09-20
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US6959375B2 (en) 2005-10-25
JP3654137B2 (ja) 2005-06-02
KR100559463B1 (ko) 2006-03-10
US20020029328A1 (en) 2002-03-07
JP2000339160A (ja) 2000-12-08
US20030079113A1 (en) 2003-04-24
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US6272619B1 (en) 2001-08-07
KR20060015781A (ko) 2006-02-20
DE03024585T1 (de) 2004-07-08
KR20040004504A (ja) 2004-01-13
KR100469971B1 (ja) 2005-02-04
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KR20040004508A (ja) 2004-01-13
JP3791550B2 (ja) 2006-06-28
EP0547241A1 (en) 1993-06-23
JP2005149534A (ja) 2005-06-09
JP3791544B2 (ja) 2006-06-28
KR20040000410A (ja) 2004-01-03
KR20070058595A (ko) 2007-06-08
DE69232113T2 (de) 2002-03-14
DE69232113D1 (de) 2001-11-15
KR100403164B1 (ja) 2003-10-30
JP3702873B2 (ja) 2005-10-05
WO1993001545A1 (en) 1993-01-21
JP2005267664A (ja) 2005-09-29
DE69233313T2 (de) 2004-07-15
ATE450826T1 (de) 2009-12-15
JP3791542B2 (ja) 2006-06-28
ATE260485T1 (de) 2004-03-15
US6941447B2 (en) 2005-09-06
US6038654A (en) 2000-03-14
US20070106878A1 (en) 2007-05-10
JPH06501122A (ja) 1994-01-27
US5689720A (en) 1997-11-18
US6647485B2 (en) 2003-11-11
KR100875259B1 (ko) 2008-12-22
US20030056087A1 (en) 2003-03-20
EP1385085A1 (en) 2004-01-28
KR20040004502A (ja) 2004-01-13
KR100559475B1 (ko) 2006-03-10
KR100633578B1 (ko) 2006-10-16
US6092181A (en) 2000-07-18
KR100325175B1 (ko) 2002-02-25
JP3838252B2 (ja) 2006-10-25
KR100886000B1 (ko) 2009-03-03
JP2000339162A (ja) 2000-12-08
KR100875266B1 (ko) 2008-12-22
KR20070055585A (ko) 2007-05-30
JP2006031729A (ja) 2006-02-02
JP2005149524A (ja) 2005-06-09
KR100403165B1 (ja) 2003-10-30
US20040093483A1 (en) 2004-05-13
JP2006313564A (ja) 2006-11-16
US20030070060A1 (en) 2003-04-10
JP2006236396A (ja) 2006-09-07
KR20040004500A (ja) 2004-01-13
KR20070056140A (ko) 2007-05-31
KR20040004506A (ja) 2004-01-13
KR20070055586A (ko) 2007-05-30
KR20080109099A (ko) 2008-12-16
JP2004348772A (ja) 2004-12-09
JP3791548B2 (ja) 2006-06-28
JP3731604B2 (ja) 2006-01-05
JP2000339159A (ja) 2000-12-08
KR100325177B1 (ko) 2002-02-21
JP2005293612A (ja) 2005-10-20
JP2005108264A (ja) 2005-04-21
ATE206829T1 (de) 2001-10-15
KR100875257B1 (ko) 2008-12-19
KR100294475B1 (ko) 2001-09-17
KR20070056141A (ko) 2007-05-31
US6934829B2 (en) 2005-08-23
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