JP3422333B2 - トランジスタ構造及び論理装置 - Google Patents
トランジスタ構造及び論理装置Info
- Publication number
- JP3422333B2 JP3422333B2 JP06309593A JP6309593A JP3422333B2 JP 3422333 B2 JP3422333 B2 JP 3422333B2 JP 06309593 A JP06309593 A JP 06309593A JP 6309593 A JP6309593 A JP 6309593A JP 3422333 B2 JP3422333 B2 JP 3422333B2
- Authority
- JP
- Japan
- Prior art keywords
- source
- transistor
- drain electrode
- gate
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004020 conductor Substances 0.000 claims description 40
- 239000000758 substrate Substances 0.000 claims description 36
- 239000004065 semiconductor Substances 0.000 claims description 7
- 239000013078 crystal Substances 0.000 claims 1
- 238000000034 method Methods 0.000 description 77
- 238000009792 diffusion process Methods 0.000 description 45
- 230000015572 biosynthetic process Effects 0.000 description 31
- 238000005755 formation reaction Methods 0.000 description 31
- 230000006870 function Effects 0.000 description 25
- 230000008569 process Effects 0.000 description 19
- 238000005530 etching Methods 0.000 description 18
- 125000006850 spacer group Chemical group 0.000 description 17
- 238000010586 diagram Methods 0.000 description 13
- 238000011065 in-situ storage Methods 0.000 description 10
- 239000000463 material Substances 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 239000003989 dielectric material Substances 0.000 description 5
- 239000002019 doping agent Substances 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000013459 approach Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 230000000873 masking effect Effects 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012856 packing Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 208000022010 Lhermitte-Duclos disease Diseases 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 239000005388 borosilicate glass Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000010899 nucleation Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 238000012876 topography Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910019142 PO4 Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- NBIIXXVUZAFLBC-UHFFFAOYSA-K phosphate Chemical compound [O-]P([O-])([O-])=O NBIIXXVUZAFLBC-UHFFFAOYSA-K 0.000 description 1
- 239000010452 phosphate Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8221—Three dimensional integrated circuits stacked in different levels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は一般的には半導体装置お
よびプロセス技術に関し、かつより特定的には、トラン
ジスタの縦方向集積に関する。
よびプロセス技術に関し、かつより特定的には、トラン
ジスタの縦方向集積に関する。
【０００２】
【従来の技術】集積回路論理装置を製造するためにプレ
ーナトランジスタがしばしば使用されている。プレーナ
トランジスタはチャネル領域によって分離された拡散ソ
ース電極およびドレイン電極を有する。チャネル領域の
上には該チャネル領域からゲート酸化膜によって分離さ
れたゲート電極が横たわっている。プレーナトランジス
タは、数多くの集積回路論理の用途に使用されかつ有用
であるが、領域または面積集約的でありかつトランジス
タごとに多量の基板面積を消費する。さらに、集積回路
の寸法がサブミクロンの範囲に低減するに応じて、プレ
ーナトランジスタは種々の不都合を持つことになる。よ
り小さな形状およびより薄いゲート酸化膜の厚さにおい
ては、ホットキャリア注入、リーケージ電流、アイソレ
ーション、短チャネル作用、およびチャネル長の変動の
ような文献によく記載された問題がプレーナトランジス
タにおいては主な問題となる。
ーナトランジスタがしばしば使用されている。プレーナ
トランジスタはチャネル領域によって分離された拡散ソ
ース電極およびドレイン電極を有する。チャネル領域の
上には該チャネル領域からゲート酸化膜によって分離さ
れたゲート電極が横たわっている。プレーナトランジス
タは、数多くの集積回路論理の用途に使用されかつ有用
であるが、領域または面積集約的でありかつトランジス
タごとに多量の基板面積を消費する。さらに、集積回路
の寸法がサブミクロンの範囲に低減するに応じて、プレ
ーナトランジスタは種々の不都合を持つことになる。よ
り小さな形状およびより薄いゲート酸化膜の厚さにおい
ては、ホットキャリア注入、リーケージ電流、アイソレ
ーション、短チャネル作用、およびチャネル長の変動の
ような文献によく記載された問題がプレーナトランジス
タにおいては主な問題となる。
【０００３】プレーナトランジスタについての上に述べ
た不都合のいくつかを克服するため、エレベーテッドソ
ースおよびドレイントランジスタ、低ドープドレイン
（ＬＤＤ）トランジスタおよび他の改良品が開発され
た。これらの改良は上に述べた不都合のいくつかを低減
するが、該改良はいくつかの望ましくない特性を有して
いた。主な望ましくない特性は前記改善されたトランジ
スタは、たいていの場合、プレーナトランジスタと同じ
くらいに領域集約的であるかあるいはプレーナトランジ
スタよりもさらに領域集約的であるという事実である。
た不都合のいくつかを克服するため、エレベーテッドソ
ースおよびドレイントランジスタ、低ドープドレイン
（ＬＤＤ）トランジスタおよび他の改良品が開発され
た。これらの改良は上に述べた不都合のいくつかを低減
するが、該改良はいくつかの望ましくない特性を有して
いた。主な望ましくない特性は前記改善されたトランジ
スタは、たいていの場合、プレーナトランジスタと同じ
くらいに領域集約的であるかあるいはプレーナトランジ
スタよりもさらに領域集約的であるという事実である。
【０００４】
【発明が解決しようとする課題】上に述べた悪影響のい
くつかを低減しながら、同時に回路表面積を減少させか
つトランジスタの収容密度を増大するために種々の手法
が用いられてきた。サラウンディングゲート・トランジ
スタ（ＳＧＴ）が開発され、該トランジスタを形成する
ためにはスペーサゲートおよびプレーナ拡散が使用され
ている。ＳＧＴはプレーナトランジスタに影響する不都
合のいくつかを低減しかつ縦方向に配置されたスーペー
サゲートにより表面積を低減した。ＳＧＴの分布形状
（トポグラフィ）の問題および幾何学的形状のため通常
達成するのが困難なソースおよびドレイン用コンタクト
を生じかつサブミクロン技術を使用して一貫して製造す
るのが困難になっている。さらに、注入によってソース
領域、ドレイン領域、およびチャネル領域をドーピング
することが形状のため困難になることがありかつ特別の
プロセスを必要とする。
くつかを低減しながら、同時に回路表面積を減少させか
つトランジスタの収容密度を増大するために種々の手法
が用いられてきた。サラウンディングゲート・トランジ
スタ（ＳＧＴ）が開発され、該トランジスタを形成する
ためにはスペーサゲートおよびプレーナ拡散が使用され
ている。ＳＧＴはプレーナトランジスタに影響する不都
合のいくつかを低減しかつ縦方向に配置されたスーペー
サゲートにより表面積を低減した。ＳＧＴの分布形状
（トポグラフィ）の問題および幾何学的形状のため通常
達成するのが困難なソースおよびドレイン用コンタクト
を生じかつサブミクロン技術を使用して一貫して製造す
るのが困難になっている。さらに、注入によってソース
領域、ドレイン領域、およびチャネル領域をドーピング
することが形状のため困難になることがありかつ特別の
プロセスを必要とする。
【０００５】論理回路の密度をさらに増大するため、薄
膜トランジスタ（ＴＦＴ）が、特にメモリの用途に開発
されている。ＴＦＴを使用することにより小さなメモリ
セル領域を得ることができるが、ＴＦＴは高度に抵抗的
でありかつ従ってすべての用途に適切なわけではない。
膜トランジスタ（ＴＦＴ）が、特にメモリの用途に開発
されている。ＴＦＴを使用することにより小さなメモリ
セル領域を得ることができるが、ＴＦＴは高度に抵抗的
でありかつ従ってすべての用途に適切なわけではない。
【０００６】
【課題を解決するための手段および作用】上に述べた不
都合は本発明によって克服されかつ他の利点も達成され
る。本発明はトランジスタおよびその形成方法およびそ
こから形成される論理構造を含む。１つの形態では、該
トランジスタはベース層を有し該ベース層は１つの面を
有する。第１の誘電体層が前記ベース層の上に横たわっ
て形成される。制御電極の導電層が前記第１の誘電体層
の上に横たわって形成される。第２の誘電体層が前記制
御電極導電層の上に形成される。前記第１の誘電体層、
前記制御電極導電層、および前記第２の誘電体層の各々
一部分が除去されて前記ベース層の前記面を露出する開
口を形成する。Ｎ個の導電ゲートが前記除去によって前
記制御電極導電層から形成され、この場合Ｎは整数であ
りかつＮ個の導電ゲートの各々は側壁を有する。側壁誘
電体が前記Ｎ個の導電ゲートの各側壁に隣接して横方向
に形成される。導電領域が前記開口内に形成される。前
記導電領域は第１の電流電極として機能する第１の部分
を有する。該第１の部分は前記第１の誘電体層に横方向
に隣接しかつ前記ベース層の上に横たわる。前記導電領
域はチャネル領域として機能する第２の部分を有する。
該第２の部分は前記側壁誘電体に横方向に隣接し、かつ
前記第１の電流電極の上に横たわる。前記導電領域は第
２の電流電極として機能する第３の部分を有する。該第
３の部分は前記第２の誘電体層に横方向に隣接しかつ前
記チャネル領域に隣接する。
都合は本発明によって克服されかつ他の利点も達成され
る。本発明はトランジスタおよびその形成方法およびそ
こから形成される論理構造を含む。１つの形態では、該
トランジスタはベース層を有し該ベース層は１つの面を
有する。第１の誘電体層が前記ベース層の上に横たわっ
て形成される。制御電極の導電層が前記第１の誘電体層
の上に横たわって形成される。第２の誘電体層が前記制
御電極導電層の上に形成される。前記第１の誘電体層、
前記制御電極導電層、および前記第２の誘電体層の各々
一部分が除去されて前記ベース層の前記面を露出する開
口を形成する。Ｎ個の導電ゲートが前記除去によって前
記制御電極導電層から形成され、この場合Ｎは整数であ
りかつＮ個の導電ゲートの各々は側壁を有する。側壁誘
電体が前記Ｎ個の導電ゲートの各側壁に隣接して横方向
に形成される。導電領域が前記開口内に形成される。前
記導電領域は第１の電流電極として機能する第１の部分
を有する。該第１の部分は前記第１の誘電体層に横方向
に隣接しかつ前記ベース層の上に横たわる。前記導電領
域はチャネル領域として機能する第２の部分を有する。
該第２の部分は前記側壁誘電体に横方向に隣接し、かつ
前記第１の電流電極の上に横たわる。前記導電領域は第
２の電流電極として機能する第３の部分を有する。該第
３の部分は前記第２の誘電体層に横方向に隣接しかつ前
記チャネル領域に隣接する。
【０００７】１つの形態では、前記トランジスタはＮＯ
Ｒ、ＮＡＮＤおよびインバータ論理ゲートのような積層
論理構造を形成するために使用できる。
Ｒ、ＮＡＮＤおよびインバータ論理ゲートのような積層
論理構造を形成するために使用できる。
【０００８】本発明は添付の図面と共に以下の詳細な説
明を参照することによりさらに明瞭に理解されるであろ
う。
明を参照することによりさらに明瞭に理解されるであろ
う。
【０００９】
【実施例】図１には、トランジスタ１０の形成に適した
構造が示されている。トランジスタ１０はベース層を有
し、該ベース層は１つの面を有しかつ第１の導電形を有
する基板１２である。トランジスタ１０が第２のトラン
ジスタ（図示せず）の上に横たわって形成される第１の
トランジスタを表す場合には、該第１のトランジスタの
ためのベース層は下に横たわる第２のトランジスタの導
電性頭部層または頭部電極である。基板１２はシリコ
ン、ガリウムひ素、シリコンオンサファイア、エピタキ
シャル形成、ゲルマニウム、ゲルマニウムシリコン、多
結晶シリコン、および／または同様の基板材料から作成
することができる。好ましくは、基板１２はシリコンか
ら形成される。拡散１４が基板１２内に形成される。拡
散１４を形成するためには種々の方法を用いることがで
きる。これらの方法は以下に説明する。第１の誘電層１
６は基板１２の上に横たわって形成されかつ始めは拡散
１４の上に横たわっている。制御電極導電層１８が誘電
体層１６の上に形成される。好ましい形態では、導電層
１８は多結晶シリコンであるが、導電層１８は金属、サ
リサイドまたはシリサイド、ゲルマニウムシリコン、そ
の他でもよい。第２の誘電体層２０は導電層１８の上に
横たわって形成される。
構造が示されている。トランジスタ１０はベース層を有
し、該ベース層は１つの面を有しかつ第１の導電形を有
する基板１２である。トランジスタ１０が第２のトラン
ジスタ（図示せず）の上に横たわって形成される第１の
トランジスタを表す場合には、該第１のトランジスタの
ためのベース層は下に横たわる第２のトランジスタの導
電性頭部層または頭部電極である。基板１２はシリコ
ン、ガリウムひ素、シリコンオンサファイア、エピタキ
シャル形成、ゲルマニウム、ゲルマニウムシリコン、多
結晶シリコン、および／または同様の基板材料から作成
することができる。好ましくは、基板１２はシリコンか
ら形成される。拡散１４が基板１２内に形成される。拡
散１４を形成するためには種々の方法を用いることがで
きる。これらの方法は以下に説明する。第１の誘電層１
６は基板１２の上に横たわって形成されかつ始めは拡散
１４の上に横たわっている。制御電極導電層１８が誘電
体層１６の上に形成される。好ましい形態では、導電層
１８は多結晶シリコンであるが、導電層１８は金属、サ
リサイドまたはシリサイド、ゲルマニウムシリコン、そ
の他でもよい。第２の誘電体層２０は導電層１８の上に
横たわって形成される。
【００１０】誘電体層１６および２０、およびここに述
べるすべての他の誘電体はそれらが行う機能に基づき物
理的かつ化学的構成において変化し得る。ここに述べる
誘電体層はウェットまたはドライ二酸化シリコン（Ｓｉ
Ｏ２）、窒化物、テトラエチルオルソシリケート（ＴＥ
ＯＳ）をベースとした酸化物、ボロフォスフェートシリ
ケートガラス（ＢＰＳＧ）、フォスフェートシリケート
ガラス（ＰＳＧ）、ボロシリケートガラス（ＢＳＧ）、
酸化物−窒化物−酸化物（ＯＮＯ）、５酸化タンタル、
プラズマ増強窒化シリコン（Ｐ−ＳｉＮｘ）および／ま
たは同様のものとすることができる。特定の誘電体は特
定の誘電体が好ましいかあるいは必要とされる場合に注
記する。
べるすべての他の誘電体はそれらが行う機能に基づき物
理的かつ化学的構成において変化し得る。ここに述べる
誘電体層はウェットまたはドライ二酸化シリコン（Ｓｉ
Ｏ２）、窒化物、テトラエチルオルソシリケート（ＴＥ
ＯＳ）をベースとした酸化物、ボロフォスフェートシリ
ケートガラス（ＢＰＳＧ）、フォスフェートシリケート
ガラス（ＰＳＧ）、ボロシリケートガラス（ＢＳＧ）、
酸化物−窒化物−酸化物（ＯＮＯ）、５酸化タンタル、
プラズマ増強窒化シリコン（Ｐ−ＳｉＮｘ）および／ま
たは同様のものとすることができる。特定の誘電体は特
定の誘電体が好ましいかあるいは必要とされる場合に注
記する。
【００１１】フォトレジストのマスキング層（図示せ
ず）が誘電体層２０の上に被着される。該マスキング層
は伝統的な方法でパターニングされかつエッチングされ
て誘電体層２０の一部を露出するマスク開口を形成す
る。誘電体層２０の一部は導電層１８へと選択的にエッ
チングされ誘電体層２０に開口を形成する。導電層１８
の一部は誘電体層１６へと選択的にエッチングされ導電
層１８へのエッチングにより開口を深める。誘電体層１
６の一部は基板１２へと選択的にエッチングされ誘電体
層１６へとエッチングすることによって開口をさらに深
める。誘電体層１６のエッチングは拡散１４を露出す
る。誘電体層１６および２０そして制御電極導電層１８
のエッチングによりマスク開口へとセルフアラインされ
る開口を生ずる。該開口はいくつかの場合に「デバイス
開口（ｄｅｖｉｃｅ ｏｐｅｎｉｎｇ）」と称される。
ず）が誘電体層２０の上に被着される。該マスキング層
は伝統的な方法でパターニングされかつエッチングされ
て誘電体層２０の一部を露出するマスク開口を形成す
る。誘電体層２０の一部は導電層１８へと選択的にエッ
チングされ誘電体層２０に開口を形成する。導電層１８
の一部は誘電体層１６へと選択的にエッチングされ導電
層１８へのエッチングにより開口を深める。誘電体層１
６の一部は基板１２へと選択的にエッチングされ誘電体
層１６へとエッチングすることによって開口をさらに深
める。誘電体層１６のエッチングは拡散１４を露出す
る。誘電体層１６および２０そして制御電極導電層１８
のエッチングによりマスク開口へとセルフアラインされ
る開口を生ずる。該開口はいくつかの場合に「デバイス
開口（ｄｅｖｉｃｅ ｏｐｅｎｉｎｇ）」と称される。
【００１２】図１において、拡散１４は少なくとも２つ
の方法の内の１つによって形成される。１つの形態で
は、拡散１４はフォトレジストマスク、酸化物マスク、
窒化物マスクその他の内の１つを使用することによって
選択的に基板内に注入または拡散することができる。同
様にして、拡散１４は酸化物または同様の材料を介して
注入し浅い、ドーパントが分散した接合を保証すること
ができる。この注入または拡散は導電層１８の形成の前
に行われる。第２の方法においては、拡散１４はデバイ
ス開口の形成の後に注入または拡散することができる。
第２の方法は、注入を使用した場合、得られる拡散１４
が前記デバイス開口または開口にセルフアラインされる
という事実のため好ましいものである。該開口は任意の
形状または大きさでよいが好ましくは最小リソグラフサ
イズの円形のコンタクトとされる。
の方法の内の１つによって形成される。１つの形態で
は、拡散１４はフォトレジストマスク、酸化物マスク、
窒化物マスクその他の内の１つを使用することによって
選択的に基板内に注入または拡散することができる。同
様にして、拡散１４は酸化物または同様の材料を介して
注入し浅い、ドーパントが分散した接合を保証すること
ができる。この注入または拡散は導電層１８の形成の前
に行われる。第２の方法においては、拡散１４はデバイ
ス開口の形成の後に注入または拡散することができる。
第２の方法は、注入を使用した場合、得られる拡散１４
が前記デバイス開口または開口にセルフアラインされる
という事実のため好ましいものである。該開口は任意の
形状または大きさでよいが好ましくは最小リソグラフサ
イズの円形のコンタクトとされる。
【００１３】図２は、側壁誘電体層２２の形成ステップ
を示す。側壁誘電体層２２は前記開口の形成から生ずる
導電層１８の側壁上に形成される。該誘電体はゲート酸
化膜として機能するという事実により、誘電体層２２は
たいていの場合成長されたＳｉＯ２層である。誘電体層
２２の成長は薄い誘電体層２４が拡散１４の露出面上に
成長する結果となる。
を示す。側壁誘電体層２２は前記開口の形成から生ずる
導電層１８の側壁上に形成される。該誘電体はゲート酸
化膜として機能するという事実により、誘電体層２２は
たいていの場合成長されたＳｉＯ２層である。誘電体層
２２の成長は薄い誘電体層２４が拡散１４の露出面上に
成長する結果となる。
【００１４】誘電体層２４の形成は望ましくない副作用
である。従って、図３は誘電体層２４の一部のための誘
電体除去ステップを示す。スペーサ２６または同様の形
成物が誘電体層２４および隣接する誘電体層２２をおお
って形成される。好ましくは、スペーサ２６は窒化物で
あり、形状的に円筒形であり、かつ前記デバイス開口の
側壁内にかつ該側壁に隣接して形成される。スペーサ２
６はデバイス開口内の内部開口を形成する。スペーサ２
６は誘電体層２２を後の酸化物エッチングから保護する
ために使用される。次に、酸化物エッチングがスペーサ
２６および基板１２に対し選択的に行われる。該酸化物
エッチングは前記円筒形の誘電体スペーサ２６内にある
誘電体層２４の部分を除去する。前記スペーサの下にあ
りかつ前記開口の周辺を囲む誘電体層２４の部分はエッ
チングされないで残る。スペーサ２６は次に伝統的な窒
化物または除去可能なスペーサ技術によって除去され
る。
である。従って、図３は誘電体層２４の一部のための誘
電体除去ステップを示す。スペーサ２６または同様の形
成物が誘電体層２４および隣接する誘電体層２２をおお
って形成される。好ましくは、スペーサ２６は窒化物で
あり、形状的に円筒形であり、かつ前記デバイス開口の
側壁内にかつ該側壁に隣接して形成される。スペーサ２
６はデバイス開口内の内部開口を形成する。スペーサ２
６は誘電体層２２を後の酸化物エッチングから保護する
ために使用される。次に、酸化物エッチングがスペーサ
２６および基板１２に対し選択的に行われる。該酸化物
エッチングは前記円筒形の誘電体スペーサ２６内にある
誘電体層２４の部分を除去する。前記スペーサの下にあ
りかつ前記開口の周辺を囲む誘電体層２４の部分はエッ
チングされないで残る。スペーサ２６は次に伝統的な窒
化物または除去可能なスペーサ技術によって除去され
る。
【００１５】図４において、それぞれドレインおよびソ
ースとも称される、第１および第２の電流電極およびチ
ャネル領域が形成される。好ましい形態では、成長され
た導電領域が使用されて前記第１および第２の電流電極
およびチャネル領域を形成する。好ましくは、成長され
た導電領域は材料のベース層のエピタキシャル成長によ
って形成される。
ースとも称される、第１および第２の電流電極およびチ
ャネル領域が形成される。好ましい形態では、成長され
た導電領域が使用されて前記第１および第２の電流電極
およびチャネル領域を形成する。好ましくは、成長され
た導電領域は材料のベース層のエピタキシャル成長によ
って形成される。
【００１６】トランジスタ１０はエピタキシャル成長に
適した１つの機器内に置かれる。トランジスタ１０を加
熱することによりかつ拡散１４または基板１２の露出部
分をジクロロシラン（ｄｉｃｈｌｏｒｏｓｉｌａｎｅ）
または同様のシリコン源ガスのような化合物にさらすこ
とにより成長が開始される。
適した１つの機器内に置かれる。トランジスタ１０を加
熱することによりかつ拡散１４または基板１２の露出部
分をジクロロシラン（ｄｉｃｈｌｏｒｏｓｉｌａｎｅ）
または同様のシリコン源ガスのような化合物にさらすこ
とにより成長が開始される。
【００１７】始めに、第１の電流電極またはドレイン電
極２８がデバイス開口に形成される。電極２８は前記第
１の導電形と反対の第２の導電形で形成される。ドレイ
ン電極２８を第２の導電形のドーパント原子でドーピン
グするために、イオン注入も可能であるがインサイチュ
ドーピング（ｉｎ−ｓｉｔｕ ｄｏｐｉｎｇ）が好まし
い。インサイチュドーピングはドレイン電極２８が成長
の間にドーパントガス源によってドーピングされること
を意味する。もし第２の導電形がＰ形であれば、ボロン
含有ガスまたは同様のドーパントガスがドレイン電極２
８をドーピングするために使用される。もし第２の導電
形がＮ形であれば、燐含有、ひ素含有、あるいは同様の
ドーパントガスが電極２８をドーピングするために使用
される。ドレイン電極２８は、インサイチュドーピング
により、前記第１の誘電体層１６に隣接して該ドレイン
電極２８が図４に示されるように側壁誘電体層２２の底
部に隣接するかあるいはほぼ隣接するまで成長される。
極２８がデバイス開口に形成される。電極２８は前記第
１の導電形と反対の第２の導電形で形成される。ドレイ
ン電極２８を第２の導電形のドーパント原子でドーピン
グするために、イオン注入も可能であるがインサイチュ
ドーピング（ｉｎ−ｓｉｔｕ ｄｏｐｉｎｇ）が好まし
い。インサイチュドーピングはドレイン電極２８が成長
の間にドーパントガス源によってドーピングされること
を意味する。もし第２の導電形がＰ形であれば、ボロン
含有ガスまたは同様のドーパントガスがドレイン電極２
８をドーピングするために使用される。もし第２の導電
形がＮ形であれば、燐含有、ひ素含有、あるいは同様の
ドーパントガスが電極２８をドーピングするために使用
される。ドレイン電極２８は、インサイチュドーピング
により、前記第１の誘電体層１６に隣接して該ドレイン
電極２８が図４に示されるように側壁誘電体層２２の底
部に隣接するかあるいはほぼ隣接するまで成長される。
【００１８】エピタキシャル成長は同様にして成長しチ
ャネル領域３０を形成する。チャネル領域３０は、好ま
しくはここに説明するインサイチュドーピングにより、
第１の導電形で形成される。誘電層２２はゲート酸化膜
でありかつ導電層１８はゲートとして作用するという事
実により、チャネル領域３０におけるドーピングはしき
い値電圧を調整するために使用できる。該チャネル領域
は、インサイチュドーピングにより、前記電極が図４に
示されるように側壁電極２２の頭部に隣接するかあるい
はほぼ隣接するまで成長される。
ャネル領域３０を形成する。チャネル領域３０は、好ま
しくはここに説明するインサイチュドーピングにより、
第１の導電形で形成される。誘電層２２はゲート酸化膜
でありかつ導電層１８はゲートとして作用するという事
実により、チャネル領域３０におけるドーピングはしき
い値電圧を調整するために使用できる。該チャネル領域
は、インサイチュドーピングにより、前記電極が図４に
示されるように側壁電極２２の頭部に隣接するかあるい
はほぼ隣接するまで成長される。
【００１９】エピタキシャル成長は同様にして継続し第
２の導電形の、ソース電極とも称される、第２の電流電
極を形成する。第２の電流電極は２つのサブ領域を有す
る。これら２つのサブ領域は低ドープ（ｌｉｇｈｔｌｙ
ｄｏｐｅｄ）電極３２および高ドープ（ｈｅａｖｉｌ
ｙ ｄｏｐｅｄ）電極３４である。電極３２および３４
は成長の間にインサイチュドーピングの濃度を変更する
ことにより形成される。始めに、第２の導電形のドーピ
ングガスは所定の濃度にされる。所定時間の後、かつ従
って所定のエピタキシャル成長厚さになった後、低ドー
プ電極３２が形成され、かつドーパント濃度が第２の所
定のレベルに増大される。第２の所定のレベルを維持す
る間に、エピタキシャル成長が続けられて高ドープ電極
３４を形成する。
２の導電形の、ソース電極とも称される、第２の電流電
極を形成する。第２の電流電極は２つのサブ領域を有す
る。これら２つのサブ領域は低ドープ（ｌｉｇｈｔｌｙ
ｄｏｐｅｄ）電極３２および高ドープ（ｈｅａｖｉｌ
ｙ ｄｏｐｅｄ）電極３４である。電極３２および３４
は成長の間にインサイチュドーピングの濃度を変更する
ことにより形成される。始めに、第２の導電形のドーピ
ングガスは所定の濃度にされる。所定時間の後、かつ従
って所定のエピタキシャル成長厚さになった後、低ドー
プ電極３２が形成され、かつドーパント濃度が第２の所
定のレベルに増大される。第２の所定のレベルを維持す
る間に、エピタキシャル成長が続けられて高ドープ電極
３４を形成する。
【００２０】図４に示されるようにハーフ低ドープドレ
イン（ＬＤＤ）構造を備えたトランジスタを持つことは
都合がよい。一般に、ＬＤＤ領域は直列抵抗の増大を生
ずる。もしＬＤＤ領域が、該ＬＤＤ領域が最も必要とさ
れる、ソース電極においてのみ形成できれば、ＬＤＤ構
成の利点は直列抵抗を低減しながら維持することができ
る。ソースおよびドレイン領域は図４の構造においては
相互交換可能であることに注目すべきである。もしソー
スとドレインとの機能が切り替えられれば（すなわち、
ソースがチャネル領域３０の下に横たわって形成されか
つドレインがチャネル領域３０の上に横たわって形成さ
れれば）、ＬＤＤ構造はより下側の電極に対して形成で
きる。また、ＬＤＤ領域をソースおよびドレインの双方
に対して形成することによりフルＬＤＤトランジスタを
形成できることも明らかである。ＬＤＤ領域は任意選択
的なものでありかつソースおよびドレイン領域の双方に
対するドーピングは一定とすることが可能なことに注目
することが重要である。
イン（ＬＤＤ）構造を備えたトランジスタを持つことは
都合がよい。一般に、ＬＤＤ領域は直列抵抗の増大を生
ずる。もしＬＤＤ領域が、該ＬＤＤ領域が最も必要とさ
れる、ソース電極においてのみ形成できれば、ＬＤＤ構
成の利点は直列抵抗を低減しながら維持することができ
る。ソースおよびドレイン領域は図４の構造においては
相互交換可能であることに注目すべきである。もしソー
スとドレインとの機能が切り替えられれば（すなわち、
ソースがチャネル領域３０の下に横たわって形成されか
つドレインがチャネル領域３０の上に横たわって形成さ
れれば）、ＬＤＤ構造はより下側の電極に対して形成で
きる。また、ＬＤＤ領域をソースおよびドレインの双方
に対して形成することによりフルＬＤＤトランジスタを
形成できることも明らかである。ＬＤＤ領域は任意選択
的なものでありかつソースおよびドレイン領域の双方に
対するドーピングは一定とすることが可能なことに注目
することが重要である。
【００２１】また、エピタキシャル成長は清浄な面を必
要とし、従って成長を始める前に、伝統的なＲＣＡ酸化
クリーン、Ｉｓｈｉｚａｋａ−Ｓｈｉｒａｋｉクリー
ン、または同等のクリーニングサイクルのような、クリ
ーニングサイクルが行われる。さらに、薄膜トランジス
タ（ＴＦＴ）は上に述べたエピタキシャル手法により形
成できる。もし基板１２が単結晶シリコンの代わりに多
結晶シリコンであれば、多結晶シリコンの電極領域およ
びチャネル領域はエピタキシャル的に成長される。この
成長は図４のトランジスタ１０と同様の構造の縦形ＴＦ
Ｔを形成する。縦形ＴＦＴはメモリセルの設計において
面積を節約することに関して有用である。
要とし、従って成長を始める前に、伝統的なＲＣＡ酸化
クリーン、Ｉｓｈｉｚａｋａ−Ｓｈｉｒａｋｉクリー
ン、または同等のクリーニングサイクルのような、クリ
ーニングサイクルが行われる。さらに、薄膜トランジス
タ（ＴＦＴ）は上に述べたエピタキシャル手法により形
成できる。もし基板１２が単結晶シリコンの代わりに多
結晶シリコンであれば、多結晶シリコンの電極領域およ
びチャネル領域はエピタキシャル的に成長される。この
成長は図４のトランジスタ１０と同様の構造の縦形ＴＦ
Ｔを形成する。縦形ＴＦＴはメモリセルの設計において
面積を節約することに関して有用である。
【００２２】図１における開口の形成は複数のゲート電
極を有する多ゲートトランジスタを形成するために使用
できることに注目することが重要である。複数のゲート
電極または、Ｎを整数とし、Ｎ個のゲートは２つの方法
の内の１つによって形成される。第１の方法はゲート導
電層を形成する段階、リソグラフ的にゲート導電層をマ
スキングする段階、およびＮ個の物理的に分離した区別
可能なゲートを形成するためにエッチングする段階を含
む。この方法においては、デバイス開口に対するフォト
リソグラフ的なアライメントが重要でありかつ従ってこ
の方法は好まれない。好ましい方法はゲート導電層を単
一領域または層として形成しかつ単一のゲート導電層を
Ｎ個の導電ゲート領域に分離するためにデバイス開口の
形成を利用することである。この方法はすべてのゲート
が前記デバイス開口に対しセルフアラインされることを
保証する。図５は、１つの形態で、層１８をＮ個のセル
フアラインされたゲートにエッチングするために使用さ
れるゲート導電層１８およびデバイス開口２１の頭部斜
視図を示し、図示された例ではＮは４である。
極を有する多ゲートトランジスタを形成するために使用
できることに注目することが重要である。複数のゲート
電極または、Ｎを整数とし、Ｎ個のゲートは２つの方法
の内の１つによって形成される。第１の方法はゲート導
電層を形成する段階、リソグラフ的にゲート導電層をマ
スキングする段階、およびＮ個の物理的に分離した区別
可能なゲートを形成するためにエッチングする段階を含
む。この方法においては、デバイス開口に対するフォト
リソグラフ的なアライメントが重要でありかつ従ってこ
の方法は好まれない。好ましい方法はゲート導電層を単
一領域または層として形成しかつ単一のゲート導電層を
Ｎ個の導電ゲート領域に分離するためにデバイス開口の
形成を利用することである。この方法はすべてのゲート
が前記デバイス開口に対しセルフアラインされることを
保証する。図５は、１つの形態で、層１８をＮ個のセル
フアラインされたゲートにエッチングするために使用さ
れるゲート導電層１８およびデバイス開口２１の頭部斜
視図を示し、図示された例ではＮは４である。
【００２３】図４において、デバイス開口の周囲に残る
誘電体層２４は後のエピタキシャル成長のためのエピタ
キシャルシーディング領域（ｅｐｉｔａｘｉａｌ ｓｅ
ｅｄｉｎｇ ａｒｅａ）を低減する。従って、図６は、
図２〜図３のステップに置き換えて使用できかつより大
きなエピタキシャルシーディング領域を達成する別の方
法を示す。前記開口を形成するために誘電体層１６およ
び２０および導電層１８をエッチングする場合に、通常
誘電層２０のエッチングとこれに続く導電層１８のエッ
チング、さらにこれに続く誘電体層１６のエッチングが
使用されて基板１２を露出しかつトランジスタ１０の種
々の特徴部をセルフアラインする。もし導電層１８のエ
ッチングの間にオーバエッチまたは等方性エッチが行わ
れれば、導電層１８は横方向にエッチングされかつ誘電
体層１６および２０によって規定される側部を有する
「洞窟（ｃａｖｅ）」へとくぼむであろう。前記開口の
側壁から後退した導電層１８により、誘電体層２２′が
図６に示されるように形成できる。誘電体層２２′の形
成は除去することができる拡散１４の上に横たわる表面
誘電体層（図示せず）を形成する。相違点はスペーサが
もはや必要でないことである。反応性イオンエッチ（Ｒ
ＩＥ）が行われてくぼんだ誘電体層２２′に影響を与え
ることなく拡散１４の表面から表面誘電体層を完全に除
去することができる。
誘電体層２４は後のエピタキシャル成長のためのエピタ
キシャルシーディング領域（ｅｐｉｔａｘｉａｌ ｓｅ
ｅｄｉｎｇ ａｒｅａ）を低減する。従って、図６は、
図２〜図３のステップに置き換えて使用できかつより大
きなエピタキシャルシーディング領域を達成する別の方
法を示す。前記開口を形成するために誘電体層１６およ
び２０および導電層１８をエッチングする場合に、通常
誘電層２０のエッチングとこれに続く導電層１８のエッ
チング、さらにこれに続く誘電体層１６のエッチングが
使用されて基板１２を露出しかつトランジスタ１０の種
々の特徴部をセルフアラインする。もし導電層１８のエ
ッチングの間にオーバエッチまたは等方性エッチが行わ
れれば、導電層１８は横方向にエッチングされかつ誘電
体層１６および２０によって規定される側部を有する
「洞窟（ｃａｖｅ）」へとくぼむであろう。前記開口の
側壁から後退した導電層１８により、誘電体層２２′が
図６に示されるように形成できる。誘電体層２２′の形
成は除去することができる拡散１４の上に横たわる表面
誘電体層（図示せず）を形成する。相違点はスペーサが
もはや必要でないことである。反応性イオンエッチ（Ｒ
ＩＥ）が行われてくぼんだ誘電体層２２′に影響を与え
ることなく拡散１４の表面から表面誘電体層を完全に除
去することができる。
【００２４】ＲＩＥエッチングの間、プラズマ損傷（ｐ
ｌａｓｍａ ｄａｍａｇｅ）によって誘電体層２２′が
生じ得る。誘電体層２２′はゲート酸化膜として機能す
るという事実のため、誘電体層２２′は優れた品質のも
のでなければならない。従って、ＲＩＥエッチングの間
のプラズマ損傷を避けまたは低減するために、誘電体層
２２′は通常Ｎ２，Ｎ２Ｏ，ＮＨ３あるいは等価物によ
って窒化される。窒化酸化物材料は他の酸化物材料より
もプラズマ損傷に抵抗する。窒化酸化物は都合のよいも
のであるがトランジスタ１０にとっては任意選択的なも
のである。
ｌａｓｍａ ｄａｍａｇｅ）によって誘電体層２２′が
生じ得る。誘電体層２２′はゲート酸化膜として機能す
るという事実のため、誘電体層２２′は優れた品質のも
のでなければならない。従って、ＲＩＥエッチングの間
のプラズマ損傷を避けまたは低減するために、誘電体層
２２′は通常Ｎ２，Ｎ２Ｏ，ＮＨ３あるいは等価物によ
って窒化される。窒化酸化物材料は他の酸化物材料より
もプラズマ損傷に抵抗する。窒化酸化物は都合のよいも
のであるがトランジスタ１０にとっては任意選択的なも
のである。
【００２５】ＮチャネルおよびＰチャネルトランジスタ
の双方が形成できる。もし第１の導電形がＮ形でありか
つ第２の導電形がＰ形であれば、Ｐチャネル縦形トラン
ジスタが形成される。もし第１の導電形がＰ形でありか
つ第２の導電形がＮ形であれば、Ｎチャネル縦形トラン
ジスタが形成される。
の双方が形成できる。もし第１の導電形がＮ形でありか
つ第２の導電形がＰ形であれば、Ｐチャネル縦形トラン
ジスタが形成される。もし第１の導電形がＰ形でありか
つ第２の導電形がＮ形であれば、Ｎチャネル縦形トラン
ジスタが形成される。
【００２６】たいていの場合、図１のトランジスタ１０
はチャネル領域３０を完全に囲む導電層１８を持つであ
ろう。完全に囲む導電層１８は最大の電流伝達能力、よ
り首尾一貫したアスペクト比（トランジスタの幅／トラ
ンジスタの長さの比）、および信頼性あるフォトリソグ
ラフ的なアライメントを可能にする。他の場合には、大
きなパッキング密度がチャネル領域３０を導電層１８に
よって部分的に囲むことにより達成できる。この大きな
パッキング密度は大部分の多結晶シリコンおよび金属の
設計ルールのための導体間のスペースの要求を避けるこ
とにより達成される。
はチャネル領域３０を完全に囲む導電層１８を持つであ
ろう。完全に囲む導電層１８は最大の電流伝達能力、よ
り首尾一貫したアスペクト比（トランジスタの幅／トラ
ンジスタの長さの比）、および信頼性あるフォトリソグ
ラフ的なアライメントを可能にする。他の場合には、大
きなパッキング密度がチャネル領域３０を導電層１８に
よって部分的に囲むことにより達成できる。この大きな
パッキング密度は大部分の多結晶シリコンおよび金属の
設計ルールのための導体間のスペースの要求を避けるこ
とにより達成される。
【００２７】トランジスタ１０は縦方向に積層された論
理ゲートまたは回路を形成するために使用できる。形成
できるゲートのいくつかはＮ形金属酸化物半導体（ＮＭ
ＯＳ）ＮＯＲ，ＮＡＮＤおよびインバータゲート、およ
びＰ形金属酸化物半導体（ＰＭＯＳ）ＮＯＲ，ＮＡＮＤ
およびインバータゲートである。相補金属酸化物半導体
（ＣＭＯＳ）ＮＯＲ，ＮＡＮＤおよびインバータゲート
もまたトランジスタ１０によって製造できる。さらに、
ＮＭＯＳまたはＰＭＯＳゲートを抵抗負荷、エンハンス
メント負荷トランジスタ、またはデプレッション負荷ト
ランジスタと共に製造できる。上にあげた論理ゲートを
製造するために使用されるすべてのトランジスタは側壁
誘電体形成、ＬＤＤ領域、ドーピングプロフィール、拡
散、その他に関しトランジスタ１０について上に述べた
すべての柔軟性を持つことができる。
理ゲートまたは回路を形成するために使用できる。形成
できるゲートのいくつかはＮ形金属酸化物半導体（ＮＭ
ＯＳ）ＮＯＲ，ＮＡＮＤおよびインバータゲート、およ
びＰ形金属酸化物半導体（ＰＭＯＳ）ＮＯＲ，ＮＡＮＤ
およびインバータゲートである。相補金属酸化物半導体
（ＣＭＯＳ）ＮＯＲ，ＮＡＮＤおよびインバータゲート
もまたトランジスタ１０によって製造できる。さらに、
ＮＭＯＳまたはＰＭＯＳゲートを抵抗負荷、エンハンス
メント負荷トランジスタ、またはデプレッション負荷ト
ランジスタと共に製造できる。上にあげた論理ゲートを
製造するために使用されるすべてのトランジスタは側壁
誘電体形成、ＬＤＤ領域、ドーピングプロフィール、拡
散、その他に関しトランジスタ１０について上に述べた
すべての柔軟性を持つことができる。
【００２８】トランジスタ１０は他のトランジスタ１０
の頭部上に縦方向に積層しほぼコンタクト用開口の表面
領域を有する論理ゲートおよび回路を実現することがで
きる。該コンタクト用開口またはデバイス開口は通常サ
ブミクロンのサイズである。例えば、Ｍを整数として、
複数のＭ個のトランジスタが互いの上に横たわるように
積層される。各々の積層されたトランジスタは独立にＮ
チャネルまたはＰチャネルの装置とすることができる。
ＰチャネルはトランジスタがＰ形にドーピングされたソ
ースおよびドレイン領域を有することを意味する。Ｎチ
ャネルはトランジスタがＮ形にドーピングされたソース
およびドレイン領域を有することを意味する。各々の積
層されたトランジスタは１からＮ個の導電性ゲートを持
ち、ＮはＭ個の積層されたトランジスタの各々の間で異
なる値とすることができる。
の頭部上に縦方向に積層しほぼコンタクト用開口の表面
領域を有する論理ゲートおよび回路を実現することがで
きる。該コンタクト用開口またはデバイス開口は通常サ
ブミクロンのサイズである。例えば、Ｍを整数として、
複数のＭ個のトランジスタが互いの上に横たわるように
積層される。各々の積層されたトランジスタは独立にＮ
チャネルまたはＰチャネルの装置とすることができる。
ＰチャネルはトランジスタがＰ形にドーピングされたソ
ースおよびドレイン領域を有することを意味する。Ｎチ
ャネルはトランジスタがＮ形にドーピングされたソース
およびドレイン領域を有することを意味する。各々の積
層されたトランジスタは１からＮ個の導電性ゲートを持
ち、ＮはＭ個の積層されたトランジスタの各々の間で異
なる値とすることができる。
【００２９】Ｍ個のトランジスタの積層において、底部
のトランジスタの第２の電流電極、または頭部電極、は
上に横たわるトランジスタの第１の電流電極、または底
部電極、に接続される。この接続機構により、Ｐ形領域
はいくつかの場合Ｎ形領域と接触することになりかつＰ
Ｎ接合を生成する。ＰＮ接合の間でダイオード電圧降下
を避けるためサリサイド（ｓａｌｉｃｉｄｅ）、金属、
シリサイド（ｓｉｌｉｃｉｄｅ）、その他の材料が使用
されて該ＰＮ接合を電気的に短絡する。
のトランジスタの第２の電流電極、または頭部電極、は
上に横たわるトランジスタの第１の電流電極、または底
部電極、に接続される。この接続機構により、Ｐ形領域
はいくつかの場合Ｎ形領域と接触することになりかつＰ
Ｎ接合を生成する。ＰＮ接合の間でダイオード電圧降下
を避けるためサリサイド（ｓａｌｉｃｉｄｅ）、金属、
シリサイド（ｓｉｌｉｃｉｄｅ）、その他の材料が使用
されて該ＰＮ接合を電気的に短絡する。
【００３０】上に述べたトランジスタを積層する方法は
小さな基板の表面領域内に論理ゲートおよび回路を形成
するのに十分適したものである。例えば、図７〜図１４
はＮＭＯＳまたはＰＭＯＳ２入力ＮＯＲ論理ゲート１１
の形成に適した方法および構造を示す。デバイスがＮＭ
ＯＳまたはＰＭＯＳデバイスであるかはドーピング方法
に依存する。ＮＯＲ論理ゲート１１を形成するためには
２つの積層トランジスタが必要である。
小さな基板の表面領域内に論理ゲートおよび回路を形成
するのに十分適したものである。例えば、図７〜図１４
はＮＭＯＳまたはＰＭＯＳ２入力ＮＯＲ論理ゲート１１
の形成に適した方法および構造を示す。デバイスがＮＭ
ＯＳまたはＰＭＯＳデバイスであるかはドーピング方法
に依存する。ＮＯＲ論理ゲート１１を形成するためには
２つの積層トランジスタが必要である。
【００３１】図７〜図１４において、図１〜図５の要素
と同様の要素は簡明化のために同じ番号が付されてお
り、かつ従って詳細には説明しない。図１〜図５の各要
素と同様の図７〜図１４の各要素は図１〜図５について
ここに述べるすべての変更および修正が可能であるべき
である。図７は実質的に図１〜図２と等価でありかつ誘
電体層１６，２０および２７の形成、導電層１８，１９
および２５の形成、基板１２を露出するデバイス開口の
形成、側壁誘電体２２および誘電体層２４の形成、およ
び拡散１４の形成を示している。
と同様の要素は簡明化のために同じ番号が付されてお
り、かつ従って詳細には説明しない。図１〜図５の各要
素と同様の図７〜図１４の各要素は図１〜図５について
ここに述べるすべての変更および修正が可能であるべき
である。図７は実質的に図１〜図２と等価でありかつ誘
電体層１６，２０および２７の形成、導電層１８，１９
および２５の形成、基板１２を露出するデバイス開口の
形成、側壁誘電体２２および誘電体層２４の形成、およ
び拡散１４の形成を示している。
【００３２】図１〜図５と異なる図７の層および領域に
ついて説明することが重要である。導電層１８および１
９は図５に示されたものと同様にして単一導電層から形
成される。導電層２５は誘電体層２０の上に横たわるよ
うに形成されかつ論理出力導体として機能する。さら
に、誘電体層２７は導電層２５の上に横たわるように形
成される。導電層１８および１９はそれぞれ第１の導電
ゲート電極および第２の導電ゲート電極を形成する。従
って、デバイス開口内にかつ前記導電層１８および１９
に隣接して形成されるトランジスタはダブルゲートのも
のとなる。
ついて説明することが重要である。導電層１８および１
９は図５に示されたものと同様にして単一導電層から形
成される。導電層２５は誘電体層２０の上に横たわるよ
うに形成されかつ論理出力導体として機能する。さら
に、誘電体層２７は導電層２５の上に横たわるように形
成される。導電層１８および１９はそれぞれ第１の導電
ゲート電極および第２の導電ゲート電極を形成する。従
って、デバイス開口内にかつ前記導電層１８および１９
に隣接して形成されるトランジスタはダブルゲートのも
のとなる。
【００３３】図８において、前に述べた、保護のために
スペーサ２６を利用する側壁誘電体方法が示されてい
る。図６において本明細書に提案されたくぼみ側壁手法
は図８のスペーサ方法に対し実行可能な置き換え例であ
りかつ逆も同様である。図８においては誘電体層２５の
一部が除去されている。
スペーサ２６を利用する側壁誘電体方法が示されてい
る。図６において本明細書に提案されたくぼみ側壁手法
は図８のスペーサ方法に対し実行可能な置き換え例であ
りかつ逆も同様である。図８においては誘電体層２５の
一部が除去されている。
【００３４】図９において、導電領域がほぼ図４と同じ
チャネル領域および電極領域を有しデバイス開口内に形
成されている。図９においては、ハーフＬＤＤ構造が示
されている。エピタキシャル成長によって電極およびチ
ャネル領域を形成する方法が図４に関連して詳細に説明
される。前に述べたように、電極およびチャネル領域を
形成する導電領域は任意選択的にフルＬＤＤ構造、ある
いはＬＤＤ領域を持たない構造で形成できる。導電領域
および導電層１８および１９は第１のトランジスタを形
成する。
チャネル領域および電極領域を有しデバイス開口内に形
成されている。図９においては、ハーフＬＤＤ構造が示
されている。エピタキシャル成長によって電極およびチ
ャネル領域を形成する方法が図４に関連して詳細に説明
される。前に述べたように、電極およびチャネル領域を
形成する導電領域は任意選択的にフルＬＤＤ構造、ある
いはＬＤＤ領域を持たない構造で形成できる。導電領域
および導電層１８および１９は第１のトランジスタを形
成する。
【００３５】図１０において、誘電体層２７の一部が除
去されて導電層２５の一部を露出する。短時間のエピタ
キシャル成長工程または被着およびエッチング手順が使
用されて導電層２５と高ドープ電極３４との間に電気的
コンタクトを形成する。好ましくは、短時間の（ｂｒｉ
ｅｆ）エピタキシャル成長工程はエピタキシャルリンク
層３６を介して導電層２５を高ドープ領域３４にリンク
する。層３６と同様のリンク層を形成するために側壁コ
ンタクト、他の形式のエピタキシャル成長、被着および
エッチング手順、その他を使用することができる。
去されて導電層２５の一部を露出する。短時間のエピタ
キシャル成長工程または被着およびエッチング手順が使
用されて導電層２５と高ドープ電極３４との間に電気的
コンタクトを形成する。好ましくは、短時間の（ｂｒｉ
ｅｆ）エピタキシャル成長工程はエピタキシャルリンク
層３６を介して導電層２５を高ドープ領域３４にリンク
する。層３６と同様のリンク層を形成するために側壁コ
ンタクト、他の形式のエピタキシャル成長、被着および
エッチング手順、その他を使用することができる。
【００３６】図１１において、誘電体層３８および４２
そして導電層４０が形成されて第２のトランジスタの形
成を可能にする。第２のトランジスタは導電層１８およ
び１９によってゲーティングされる第１のトランジスタ
の上に横たわる。第２のトランジスタはベース層として
高ドープ電極３４を使用する。ベース層は上に横たわる
第２のトランジスタの形成のためのエピタキシャル品質
の材料を提供する。誘電体層３８および４２そして導電
層４０は図１において説明されたのと同様にして形成さ
れる。
そして導電層４０が形成されて第２のトランジスタの形
成を可能にする。第２のトランジスタは導電層１８およ
び１９によってゲーティングされる第１のトランジスタ
の上に横たわる。第２のトランジスタはベース層として
高ドープ電極３４を使用する。ベース層は上に横たわる
第２のトランジスタの形成のためのエピタキシャル品質
の材料を提供する。誘電体層３８および４２そして導電
層４０は図１において説明されたのと同様にして形成さ
れる。
【００３７】図１２において、第２のデバイス開口、ま
たは第２の開口が誘電層３８および４２そして導電層４
０によって形成される。側壁誘電体４４が図１〜図２に
関して説明したのと同様にして形成される。第２のトラ
ンジスタは導体４０により単一ゲートのものとなる。導
体４０は第２の開口の周囲を完全に囲むか、あるいは第
２の開口の周囲を部分的に囲む。誘電体層４６は、図７
の誘電体層２４と同様に、側壁誘電体層４４の形成の間
に高ドープ電極３４の上に横たわって形成される。
たは第２の開口が誘電層３８および４２そして導電層４
０によって形成される。側壁誘電体４４が図１〜図２に
関して説明したのと同様にして形成される。第２のトラ
ンジスタは導体４０により単一ゲートのものとなる。導
体４０は第２の開口の周囲を完全に囲むか、あるいは第
２の開口の周囲を部分的に囲む。誘電体層４６は、図７
の誘電体層２４と同様に、側壁誘電体層４４の形成の間
に高ドープ電極３４の上に横たわって形成される。
【００３８】図１３は、図８と同様の側壁スペーサおよ
び誘電体除去工程を示す。スペーサの下にない誘電体層
４６は除去される。図１４において、第２の導電領域が
形成され、該第２の導電領域は第１の電流電極５０、チ
ャネル領域５２および低ドープドレイン領域５４および
高ドープドレイン領域５６と称されるサブ領域を有する
第２の電流電極を有する。
び誘電体除去工程を示す。スペーサの下にない誘電体層
４６は除去される。図１４において、第２の導電領域が
形成され、該第２の導電領域は第１の電流電極５０、チ
ャネル領域５２および低ドープドレイン領域５４および
高ドープドレイン領域５６と称されるサブ領域を有する
第２の電流電極を有する。
【００３９】図１４の構造は、もし適切に接続されれ
ば、ＮＯＲ論理ゲート１１を形成する。ＮＯＲゲートを
形成するためには、拡散１４はグランド電位または基準
電圧端子に接続される。大部分の回路に対するグランド
電位はゼロボルト信号である。いくつかの場合、ＮＭＯ
Ｓ装置、ＰＭＯＳ装置、および種々の回路用途は、＋
５．０Ｖまたは−５．０Ｖのような、ゼロボルト以内の
値であるグランド電位を必要とする。高ドープ電極５６
は電源電位またはターミナルに接続されている。導電層
２５はＮＯＲ論理ゲート１１の出力として機能する。第
１の電流電極５０への電気的接続はまたＮＯＲ論理ゲー
ト１１の出力として機能することに注目することは重要
である。導電層１９は第１の入力導体に接続される。従
って、導電層１９は論理入力信号Ａを伝達するよう配線
される。導電層１８は第１の入力導体に接続される。従
って、導電層１８は論理入力信号Ｂを伝達するよう配線
される。
ば、ＮＯＲ論理ゲート１１を形成する。ＮＯＲゲートを
形成するためには、拡散１４はグランド電位または基準
電圧端子に接続される。大部分の回路に対するグランド
電位はゼロボルト信号である。いくつかの場合、ＮＭＯ
Ｓ装置、ＰＭＯＳ装置、および種々の回路用途は、＋
５．０Ｖまたは−５．０Ｖのような、ゼロボルト以内の
値であるグランド電位を必要とする。高ドープ電極５６
は電源電位またはターミナルに接続されている。導電層
２５はＮＯＲ論理ゲート１１の出力として機能する。第
１の電流電極５０への電気的接続はまたＮＯＲ論理ゲー
ト１１の出力として機能することに注目することは重要
である。導電層１９は第１の入力導体に接続される。従
って、導電層１９は論理入力信号Ａを伝達するよう配線
される。導電層１８は第１の入力導体に接続される。従
って、導電層１８は論理入力信号Ｂを伝達するよう配線
される。
【００４０】導電層４０はもし第２のトランジスタがエ
ンハンスメントモード装置として機能するようドーピン
グされれば高ドープ領域５６に電気的に接続されまたは
導かれる。導電層４０はもし第２のトランジスタがデプ
レッションモード装置として機能するようドーピングさ
れれば導電層２５に電気的に接続されあるいは導かれ
る。お互いに対する導電層の相互接続、拡散層の導電層
への電気的接続、および導電領域の金属および同様の導
体への電気的接続は技術的に知られているため特に図示
されていない。さらに、プラグ／平坦化コンタクトおよ
びエピタキシャル成長コンタクトはここに述べる相互接
続を形成するのに適している。
ンハンスメントモード装置として機能するようドーピン
グされれば高ドープ領域５６に電気的に接続されまたは
導かれる。導電層４０はもし第２のトランジスタがデプ
レッションモード装置として機能するようドーピングさ
れれば導電層２５に電気的に接続されあるいは導かれ
る。お互いに対する導電層の相互接続、拡散層の導電層
への電気的接続、および導電領域の金属および同様の導
体への電気的接続は技術的に知られているため特に図示
されていない。さらに、プラグ／平坦化コンタクトおよ
びエピタキシャル成長コンタクトはここに述べる相互接
続を形成するのに適している。
【００４１】もし図１４の電流電極が注入されたまたは
インサイチュドーピングされたＰ形でありかつチャネル
領域がＮ形にされれば、得られるＮＯＲ論理ゲートはＰ
ＭＯＳ ＮＯＲ論理ゲートである。もし図１４の電流電
極が注入されたまたはインサイチュドーピングされたＮ
形でありかつチャネル領域がＰ形であれば、得られるＮ
ＯＲ論理ゲートはＮＭＯＳ ＮＯＲ論理ゲートである。
本明細書の説明においては、論理ゲートはゲートと称さ
れかつトランジスタのゲート電極と混同すべきではな
い。
インサイチュドーピングされたＰ形でありかつチャネル
領域がＮ形にされれば、得られるＮＯＲ論理ゲートはＰ
ＭＯＳ ＮＯＲ論理ゲートである。もし図１４の電流電
極が注入されたまたはインサイチュドーピングされたＮ
形でありかつチャネル領域がＰ形であれば、得られるＮ
ＯＲ論理ゲートはＮＭＯＳ ＮＯＲ論理ゲートである。
本明細書の説明においては、論理ゲートはゲートと称さ
れかつトランジスタのゲート電極と混同すべきではな
い。
【００４２】以上の説明および図示はまたインバータ、
ＮＡＮＤゲート、その他のような他のＮＭＯＳおよびＰ
ＭＯＳゲートの形成を可能にする。さらに、４入力また
は５入力ＮＯＲゲート、および３入力ＮＡＮＤゲートの
ような、Ｎ入力ゲートの形成もここに開示した図面およ
び明細書により明らかである。インバータ、ＮＡＮＤゲ
ート、その他を作成するために、回路の相互接続は変化
し、積層トランジスタの数は変化し、かつトランジスタ
ごとのゲートの数も変化するが、処理は図１〜図１４に
示された情報と同様のものであるべきである。従って、
引き続きＮＭＯＳおよびＰＭＯＳ装置構造がプロセスス
テップに対する最少の強調およびデバイス構造に対する
より多くの強調を持って説明される。
ＮＡＮＤゲート、その他のような他のＮＭＯＳおよびＰ
ＭＯＳゲートの形成を可能にする。さらに、４入力また
は５入力ＮＯＲゲート、および３入力ＮＡＮＤゲートの
ような、Ｎ入力ゲートの形成もここに開示した図面およ
び明細書により明らかである。インバータ、ＮＡＮＤゲ
ート、その他を作成するために、回路の相互接続は変化
し、積層トランジスタの数は変化し、かつトランジスタ
ごとのゲートの数も変化するが、処理は図１〜図１４に
示された情報と同様のものであるべきである。従って、
引き続きＮＭＯＳおよびＰＭＯＳ装置構造がプロセスス
テップに対する最少の強調およびデバイス構造に対する
より多くの強調を持って説明される。
【００４３】図１５〜図２０はＣＭＯＳ論理インバータ
ゲート１３を形成するための方法を示す。図７〜図１４
は一度に１つのトランジスタがかつセルフアライメント
なしで積層されたトランジスタが形成される技術を示
す。図１５〜図２０は複数のトランジスタがスタックで
形成され、該トランジスタが互いにセルフアラインされ
る方法を示す。ここで説明する縦形ＣＭＯＳ論理ゲート
は前記セルフアライン方法または非セルフアライン方法
のいずれをも使用できる。さらに、ここで説明するＮＭ
ＯＳおよびＰＭＯＳ論理ゲートはセルフアライン方法あ
るいは非セルフアライン方法のいずれを使用することも
できる。
ゲート１３を形成するための方法を示す。図７〜図１４
は一度に１つのトランジスタがかつセルフアライメント
なしで積層されたトランジスタが形成される技術を示
す。図１５〜図２０は複数のトランジスタがスタックで
形成され、該トランジスタが互いにセルフアラインされ
る方法を示す。ここで説明する縦形ＣＭＯＳ論理ゲート
は前記セルフアライン方法または非セルフアライン方法
のいずれをも使用できる。さらに、ここで説明するＮＭ
ＯＳおよびＰＭＯＳ論理ゲートはセルフアライン方法あ
るいは非セルフアライン方法のいずれを使用することも
できる。
【００４４】図１５において、基板１２および拡散１４
が再び示されている。図１〜図１４と同様の領域および
層は図１５〜図２０においても同じ番号が付されてい
る。導電層６０，６４および６８そして誘電体層５８，
６２，６６および７０は図示のごとく基板１２上に横た
わるように形成されている。誘電体層５８，６２，６６
および７０は平坦なものとして図示されている。平坦化
が示されているが機能上の積層デバイスにとっては必要
なものではない。平坦化は地形を改善しかつ、金属層の
ような、上に横たわる導電層における地形的な（ｔｏｐ
ｏｇｒａｐｈｉｃａｌ）問題を低減する。もし平坦化方
法が使用されなければ、「火山形（ｖｏｌｃａｎｏ−ｓ
ｈａｐｅｄ）」の積層論理装置が作成される。
が再び示されている。図１〜図１４と同様の領域および
層は図１５〜図２０においても同じ番号が付されてい
る。導電層６０，６４および６８そして誘電体層５８，
６２，６６および７０は図示のごとく基板１２上に横た
わるように形成されている。誘電体層５８，６２，６６
および７０は平坦なものとして図示されている。平坦化
が示されているが機能上の積層デバイスにとっては必要
なものではない。平坦化は地形を改善しかつ、金属層の
ような、上に横たわる導電層における地形的な（ｔｏｐ
ｏｇｒａｐｈｉｃａｌ）問題を低減する。もし平坦化方
法が使用されなければ、「火山形（ｖｏｌｃａｎｏ−ｓ
ｈａｐｅｄ）」の積層論理装置が作成される。
【００４５】図１６においては、デバイス開口または開
口が形成されている。該開口は側壁を有しかつ導電層６
０，６４および６８ならびに誘電体層５８，６２，６６
および７０の一部をエッチングすることにより形成され
る。導電層６０，６４および６８のエッチングの間に、
導電層６０，６４および６８がオーバエッチングされ図
６に示されるように導電層６０，６４および６８に隣接
する開口の側壁を横方向にくぼませる。このくぼみ形成
は横方向にくぼんだ側壁誘電体層７２が誘電体層７４の
形成と同時に形成されるようにする。誘電体層７２がく
ぼむという事実のため、誘電体層７４がここに説明され
るように誘電体層７２に影響を与えることなくエッチン
グされる。
口が形成されている。該開口は側壁を有しかつ導電層６
０，６４および６８ならびに誘電体層５８，６２，６６
および７０の一部をエッチングすることにより形成され
る。導電層６０，６４および６８のエッチングの間に、
導電層６０，６４および６８がオーバエッチングされ図
６に示されるように導電層６０，６４および６８に隣接
する開口の側壁を横方向にくぼませる。このくぼみ形成
は横方向にくぼんだ側壁誘電体層７２が誘電体層７４の
形成と同時に形成されるようにする。誘電体層７２がく
ぼむという事実のため、誘電体層７４がここに説明され
るように誘電体層７２に影響を与えることなくエッチン
グされる。
【００４６】拡散１４は、１つの形態においては、図１
５に示されるように導電層６０，６４および６８そして
誘電体層５８，６２，６６および７０の形成の前あるい
は形成中に基板１２に形成される。好ましい形態におい
ては、拡散１４は図１６に示されるように開口に対して
セルフアラインされて形成される。図１６においては、
互いの頭部に積層されるすべてのトランジスタは互いに
セルフアラインしている。従って、図１６はロジックの
積層形成のための完全にセルフアラインされたプロセス
を示す。
５に示されるように導電層６０，６４および６８そして
誘電体層５８，６２，６６および７０の形成の前あるい
は形成中に基板１２に形成される。好ましい形態におい
ては、拡散１４は図１６に示されるように開口に対して
セルフアラインされて形成される。図１６においては、
互いの頭部に積層されるすべてのトランジスタは互いに
セルフアラインしている。従って、図１６はロジックの
積層形成のための完全にセルフアラインされたプロセス
を示す。
【００４７】図１７においては、第１および第２のトラ
ンジスタが一方が他方の頭部上に形成される。図１７は
フルＬＤＤトランジスタの使用を示している。第１のト
ランジスタは低ドープ領域７６および高ドープ領域７４
を有する第１の電流電極を有する。該第１のトランジス
タはチャネル領域７８を有する。該第１のトランジスタ
は低ドープ領域８０および高ドープ領域８２を有する第
２の電流電極を有する。第２のトランジスタは低ドープ
領域８６および高ドープ領域８４を有する第１の電流電
極を有する。第２のトランジスタはチャネル領域８８を
有する。第２のトランジスタは低ドープ領域９０および
高ドープ領域９２を有する第２の電流電極を有する。誘
電体層９４は前記高ドープ領域９２を後のエッチングプ
ロセスおよび損傷から保護する。高ドープ領域および低
ドープ領域は一緒に単一の電流電極を形成する。
ンジスタが一方が他方の頭部上に形成される。図１７は
フルＬＤＤトランジスタの使用を示している。第１のト
ランジスタは低ドープ領域７６および高ドープ領域７４
を有する第１の電流電極を有する。該第１のトランジス
タはチャネル領域７８を有する。該第１のトランジスタ
は低ドープ領域８０および高ドープ領域８２を有する第
２の電流電極を有する。第２のトランジスタは低ドープ
領域８６および高ドープ領域８４を有する第１の電流電
極を有する。第２のトランジスタはチャネル領域８８を
有する。第２のトランジスタは低ドープ領域９０および
高ドープ領域９２を有する第２の電流電極を有する。誘
電体層９４は前記高ドープ領域９２を後のエッチングプ
ロセスおよび損傷から保護する。高ドープ領域および低
ドープ領域は一緒に単一の電流電極を形成する。
【００４８】ＣＭＯＳデバイスにおいては、ＰＮ接合に
おけるダイオード電圧降下（通常０．１Ｖ〜０．９Ｖ）
を避けるべきである。ダイオード電圧降下はＰＮ接合を
サリサイド、金属または同様の材料によって電気的に短
絡することにより避けられる。図１８は、図１５に示さ
れるプロセスのような、完全にセルフアラインしたプロ
セスが使用される場合にＰＮ接合をサリサイド化（ｓａ
ｌｉｃｉｄｉｎｇ）するために使用できる方法を示す。
エッチングホール９６が形成されこれは導電層６４を露
出する。エッチング工程が使用されて図１８に示される
ように導電層６４の一部を除去する。導電層６４のエッ
チングにより露出した側壁誘電体７２を除去するために
短い誘電体エッチングが使用される。好ましくはフォト
レジストであるマスキング層９５が使用されて誘電体層
９４を保護する。露出した側壁誘電体７２の除去によっ
て高ドープ領域８２および８４の一部が露出する。
おけるダイオード電圧降下（通常０．１Ｖ〜０．９Ｖ）
を避けるべきである。ダイオード電圧降下はＰＮ接合を
サリサイド、金属または同様の材料によって電気的に短
絡することにより避けられる。図１８は、図１５に示さ
れるプロセスのような、完全にセルフアラインしたプロ
セスが使用される場合にＰＮ接合をサリサイド化（ｓａ
ｌｉｃｉｄｉｎｇ）するために使用できる方法を示す。
エッチングホール９６が形成されこれは導電層６４を露
出する。エッチング工程が使用されて図１８に示される
ように導電層６４の一部を除去する。導電層６４のエッ
チングにより露出した側壁誘電体７２を除去するために
短い誘電体エッチングが使用される。好ましくはフォト
レジストであるマスキング層９５が使用されて誘電体層
９４を保護する。露出した側壁誘電体７２の除去によっ
て高ドープ領域８２および８４の一部が露出する。
【００４９】図１９において、適合的な（ｃｏｎｆｏｒ
ｍａｌ）ＣＶＤチタンあるいは同様の材料が被着されて
サリサイドアニール工程が行われサリサイド化領域９７
が形成される。効果的な短絡回路が今や高ドープ領域８
２および８４によって形成されるＰＮ接合の間にブリッ
ジされている。
ｍａｌ）ＣＶＤチタンあるいは同様の材料が被着されて
サリサイドアニール工程が行われサリサイド化領域９７
が形成される。効果的な短絡回路が今や高ドープ領域８
２および８４によって形成されるＰＮ接合の間にブリッ
ジされている。
【００５０】図２０においては、導電領域９９および９
８が形成されてインバータゲート１３への電気的コンタ
クトが作成される。領域９８はインバータゲート１３の
出力コンタクトを形成し、かつ領域９９は電源接続を形
成する。電気的コンタクトを作成するために、誘電体層
９４が除去される。
８が形成されてインバータゲート１３への電気的コンタ
クトが作成される。領域９８はインバータゲート１３の
出力コンタクトを形成し、かつ領域９９は電源接続を形
成する。電気的コンタクトを作成するために、誘電体層
９４が除去される。
【００５１】図１８〜図１９におけるこのサリサイド形
成工程はそれがセルフアラインされた積層トランジスタ
を有するプロセスにおいて行われるため困難であること
に注目することが重要である。図７〜図１４のプロセス
は一度に１つのトランジスタが形成されるという事実の
ためサリサイド形成工程にとってより適している。伝統
的な被着、エッチングおよびアニールサイクルによって
第２のトランジスタの高ドープ領域が形成される前に第
１のトランジスタの高ドープ領域の上にサリサイド領域
を形成することができ、それによって得られたＰＮ接合
を電気的に短絡する。この手法に伴う唯一の不都合は得
られるサリサイド領域が高ドープ領域の大きな表面領域
の上に形成されると導電領域のエピタキシャル成長を妨
げることである。他方のものに対して一方の方法の使用
を決定することは設計上の選択でありかつデバイスの用
途、利用可能な機器、および機器の能力に依存する。
成工程はそれがセルフアラインされた積層トランジスタ
を有するプロセスにおいて行われるため困難であること
に注目することが重要である。図７〜図１４のプロセス
は一度に１つのトランジスタが形成されるという事実の
ためサリサイド形成工程にとってより適している。伝統
的な被着、エッチングおよびアニールサイクルによって
第２のトランジスタの高ドープ領域が形成される前に第
１のトランジスタの高ドープ領域の上にサリサイド領域
を形成することができ、それによって得られたＰＮ接合
を電気的に短絡する。この手法に伴う唯一の不都合は得
られるサリサイド領域が高ドープ領域の大きな表面領域
の上に形成されると導電領域のエピタキシャル成長を妨
げることである。他方のものに対して一方の方法の使用
を決定することは設計上の選択でありかつデバイスの用
途、利用可能な機器、および機器の能力に依存する。
【００５２】もし図２０の構造が適切に電気的に接続さ
れかつドーピングされれば、ＣＭＯＳインバータが得ら
れる。ＣＭＯＳインバータが動作するためには、第１の
トランジスタまたは底部トランジスタはＮチャネルトラ
ンジスタとすべきであり、この場合電流電極はＮ形であ
る。第２のトランジスタまたは頭部トランジスタはＰチ
ャネルトランジスタとすべきであり、この場合電流電極
はＰ形である。
れかつドーピングされれば、ＣＭＯＳインバータが得ら
れる。ＣＭＯＳインバータが動作するためには、第１の
トランジスタまたは底部トランジスタはＮチャネルトラ
ンジスタとすべきであり、この場合電流電極はＮ形であ
る。第２のトランジスタまたは頭部トランジスタはＰチ
ャネルトランジスタとすべきであり、この場合電流電極
はＰ形である。
【００５３】拡散１４はグランド電位または基準電圧端
子に接続され、かつ高ドープ電流領域９２は電源電位ま
たは電源端子に接続される。導電層６０および６８は一
緒に接続されあるいは導かれて論理信号Ａを伝達する
か、あるいは個々に異なるソースから同じ論理信号Ａを
伝達する。導電層９８または高ドープ領域８２または８
４のいずれかに接続された導電層はＣＭＯＳインバータ
ゲート１３の出力信号を伝達する。
子に接続され、かつ高ドープ電流領域９２は電源電位ま
たは電源端子に接続される。導電層６０および６８は一
緒に接続されあるいは導かれて論理信号Ａを伝達する
か、あるいは個々に異なるソースから同じ論理信号Ａを
伝達する。導電層９８または高ドープ領域８２または８
４のいずれかに接続された導電層はＣＭＯＳインバータ
ゲート１３の出力信号を伝達する。
【００５４】図１〜図１４における情報はインバータ、
ＮＡＮＤゲートその他のような他のＣＭＯＳゲートを形
成するために同様にして適用できる。さらに、３入力Ｃ
ＭＯＳ ＮＯＲゲートおよび３入力ＮＡＮＤゲートのよ
うな、Ｎ入力のゲートの構成も図１〜図２０に開示され
た情報が与えられれば明らかである。インバータ、ＮＡ
ＮＤゲートその他を作成するために、回路の相互接続が
変わり、積層トランジスタの数が変わり、かつトランジ
スタごとのゲートの数が変化するが、処理は図１〜図２
０に示されたプロセスおよび情報と同じであるべきであ
る。従って、ＣＭＯＳデバイス構造について処理工程に
対し最小限の強調をもって詳細に説明する。
ＮＡＮＤゲートその他のような他のＣＭＯＳゲートを形
成するために同様にして適用できる。さらに、３入力Ｃ
ＭＯＳ ＮＯＲゲートおよび３入力ＮＡＮＤゲートのよ
うな、Ｎ入力のゲートの構成も図１〜図２０に開示され
た情報が与えられれば明らかである。インバータ、ＮＡ
ＮＤゲートその他を作成するために、回路の相互接続が
変わり、積層トランジスタの数が変わり、かつトランジ
スタごとのゲートの数が変化するが、処理は図１〜図２
０に示されたプロセスおよび情報と同じであるべきであ
る。従って、ＣＭＯＳデバイス構造について処理工程に
対し最小限の強調をもって詳細に説明する。
【００５５】図２１においては、図２０のＣＭＯＳイン
バータゲート１３が頭部斜視図で示されている。導電層
６０，６４および６８のみが図２１に開口７３として示
されている開口と共に図示されている。
バータゲート１３が頭部斜視図で示されている。導電層
６０，６４および６８のみが図２１に開口７３として示
されている開口と共に図示されている。
【００５６】図２２においては、知られたＭＯＳインバ
ータ回路が概略的に図示されている。接続１００は、抵
抗負荷装置として機能する、頭部トランジスタがエンハ
ンスメントモードのトランジスタであれば形成される。
接続１０１はもし頭部トランジスタがデプレッションモ
ードのトランジスタであれば形成される。
ータ回路が概略的に図示されている。接続１００は、抵
抗負荷装置として機能する、頭部トランジスタがエンハ
ンスメントモードのトランジスタであれば形成される。
接続１０１はもし頭部トランジスタがデプレッションモ
ードのトランジスタであれば形成される。
【００５７】図２３においては、第２の知られたＭＯＳ
インバータ回路が概略的に示されている。負荷トランジ
スタに対し同じエンハンスメントおよびデプレッション
のトンジスタ接続が示されているが番号は付けられてい
ない。図２３は図２２を上下逆に反転したものである。
回路動作の点からは、図２２および２３は等価である
が、図２２および２３は各々２つの異なる本発明の積層
トランジスタ構造に対応する。
インバータ回路が概略的に示されている。負荷トランジ
スタに対し同じエンハンスメントおよびデプレッション
のトンジスタ接続が示されているが番号は付けられてい
ない。図２３は図２２を上下逆に反転したものである。
回路動作の点からは、図２２および２３は等価である
が、図２２および２３は各々２つの異なる本発明の積層
トランジスタ構造に対応する。
【００５８】図２４は本発明にかかわる積層ＭＯＳイン
バータの断面図を示す。図１〜図２０の説明から、図２
４の構造を形成する本発明の方法およびステップは明ら
かである。前の図と同様の要素は同じ番号となってい
る。図２４は同様に基板１２を有する。拡散１０９が基
板１２内に形成されている。底部の第１のトランジスタ
は単一ゲート導電層１１６、第１の電流電極１０２、チ
ャネル領域１０３、低ドープ領域１０４、高ドープ領域
１０５、出力導電層１２０、および誘電体層１１４およ
び１１８を有する。上に横たわる第２のトランジスタは
単一ゲート導電層１２４、第１の電流電極１０６、チャ
ネル領域１０８、低ドープ領域１１０、高ドープ領域１
１２および誘電体層１２２および１２６を有する。前の
図の領域および層と同様の機能の領域および層は後の図
においても同じ番号が付されておりあるいは番号が付さ
れていない。
バータの断面図を示す。図１〜図２０の説明から、図２
４の構造を形成する本発明の方法およびステップは明ら
かである。前の図と同様の要素は同じ番号となってい
る。図２４は同様に基板１２を有する。拡散１０９が基
板１２内に形成されている。底部の第１のトランジスタ
は単一ゲート導電層１１６、第１の電流電極１０２、チ
ャネル領域１０３、低ドープ領域１０４、高ドープ領域
１０５、出力導電層１２０、および誘電体層１１４およ
び１１８を有する。上に横たわる第２のトランジスタは
単一ゲート導電層１２４、第１の電流電極１０６、チャ
ネル領域１０８、低ドープ領域１１０、高ドープ領域１
１２および誘電体層１２２および１２６を有する。前の
図の領域および層と同様の機能の領域および層は後の図
においても同じ番号が付されておりあるいは番号が付さ
れていない。
【００５９】図２２のインバータを形成するためには、
高ドープ領域１１２が電源電位または端子に接続されあ
るいは導かれる。拡散１０９はグランド電位または基準
電圧端子に接続されあるいは導かれる。領域１０５、電
流電極１０６または出力導体層１２０はインバータの出
力信号を伝達する。導電層１１６は入力論理信号を伝達
するよう配線される。導電層１２４は前記第２のトラン
ジスタがエンハンスメントモードのトランジスタであれ
ば高ドープ領域１１２に接続され、あるいは前記第２の
トランジスタがデプレッションモードのトランジスタで
あれば前記出力導体層１２０に接続される。デプレッシ
ョンモードまたはエンハンスメントモードの動作は主と
してチャネル領域形成の間のインサイチュドーピング濃
度により決定される。
高ドープ領域１１２が電源電位または端子に接続されあ
るいは導かれる。拡散１０９はグランド電位または基準
電圧端子に接続されあるいは導かれる。領域１０５、電
流電極１０６または出力導体層１２０はインバータの出
力信号を伝達する。導電層１１６は入力論理信号を伝達
するよう配線される。導電層１２４は前記第２のトラン
ジスタがエンハンスメントモードのトランジスタであれ
ば高ドープ領域１１２に接続され、あるいは前記第２の
トランジスタがデプレッションモードのトランジスタで
あれば前記出力導体層１２０に接続される。デプレッシ
ョンモードまたはエンハンスメントモードの動作は主と
してチャネル領域形成の間のインサイチュドーピング濃
度により決定される。
【００６０】図２３のインバータを形成するためには、
高ドープ領域１１２がグランド電位または基準電圧端子
に接続されあるいは導かれる。拡散１０９は電源電位ま
たは端子に接続されあるいは導かれる。領域１０５、電
流電極１０６または出力導体層１２０はインバータの出
力信号を伝達する。導電層１２４は入力論理信号Ａに接
続される。導電層１１６は第２の（底部）トランジスタ
がエンハンスメントモードのトランジスタであれば拡散
１０９に接続されあるいは該第２の（底部）トランジス
タがデプレッションモードのトランジスタであれば前記
出力導体層１２０に接続される。
高ドープ領域１１２がグランド電位または基準電圧端子
に接続されあるいは導かれる。拡散１０９は電源電位ま
たは端子に接続されあるいは導かれる。領域１０５、電
流電極１０６または出力導体層１２０はインバータの出
力信号を伝達する。導電層１２４は入力論理信号Ａに接
続される。導電層１１６は第２の（底部）トランジスタ
がエンハンスメントモードのトランジスタであれば拡散
１０９に接続されあるいは該第２の（底部）トランジス
タがデプレッションモードのトランジスタであれば前記
出力導体層１２０に接続される。
【００６１】図２２または図２３のいずれの場合にも、
図２４の双方のトランジスタはＮＭＯＳ論理に対しＮチ
ャネルのトランジスタとして形成されるか、あるいはＰ
ＭＯＳ論理に対してＰチャネルトランジスタとして形成
される。
図２４の双方のトランジスタはＮＭＯＳ論理に対しＮチ
ャネルのトランジスタとして形成されるか、あるいはＰ
ＭＯＳ論理に対してＰチャネルトランジスタとして形成
される。
【００６２】図２５において、知られたＭＯＳ ＮＯＲ
ゲートが概略的に示されている。ＮＯＲゲートのプロセ
スフローがここに提案されているという事実のため、該
デバイスの説明は簡単に行う。図２５において、接続１
２６または接続１２７がエンハンスメントまたはデプレ
ッションモードのトランジスタ動作に応じて抵抗負荷装
置として機能するトランジスタを接続するために使用さ
れる。
ゲートが概略的に示されている。ＮＯＲゲートのプロセ
スフローがここに提案されているという事実のため、該
デバイスの説明は簡単に行う。図２５において、接続１
２６または接続１２７がエンハンスメントまたはデプレ
ッションモードのトランジスタ動作に応じて抵抗負荷装
置として機能するトランジスタを接続するために使用さ
れる。
【００６３】図２６において、ＮＯＲゲートは概略的に
示されており基板１２および拡散１２８を有する。底部
または第１のトランジスタはダブルゲートのものであり
かつ２つのゲート導電層１４２および１３２、出力導電
層１３６、第１の電流電極１４４、チャネル領域１４
５、低ドープドレイン領域１４６、高ドープドレイン領
域１４７、および誘電体層１３０および１３４を有す
る。頭部または第２トランジスタは単一ゲートのもので
ありかつ１つのゲート導電層１４０、第１の電流電極１
４８、チャネル領域１４９、低ドープドレイン領域１５
０、高ドープドレイン領域１５２および誘電体層１３８
および１４１を有する。
示されており基板１２および拡散１２８を有する。底部
または第１のトランジスタはダブルゲートのものであり
かつ２つのゲート導電層１４２および１３２、出力導電
層１３６、第１の電流電極１４４、チャネル領域１４
５、低ドープドレイン領域１４６、高ドープドレイン領
域１４７、および誘電体層１３０および１３４を有す
る。頭部または第２トランジスタは単一ゲートのもので
ありかつ１つのゲート導電層１４０、第１の電流電極１
４８、チャネル領域１４９、低ドープドレイン領域１５
０、高ドープドレイン領域１５２および誘電体層１３８
および１４１を有する。
【００６４】図２５のＮＯＲゲートとして機能するため
には、高ドープドレイン領域１５２は電源電位または端
子に接続されあるいは導かれる。拡散１２８はグランド
電位または基準電圧端子に接続されあるいは導かれる。
高ドープドレイン領域１４７、電流電極１４８または導
電層１３６はＮＯＲゲートの出力信号を通信する。導電
ゲート１４２は第１の入力信号Ａに接続され、あるいは
第１の入力導体として作用し、導電ゲート１３２は第２
の入力信号Ｂに接続されあるいは第２の入力導体として
作用する。出力導電層１３６は出力論理信号（Ａ ＮＯ
Ｒ Ｂ）を提供する。
には、高ドープドレイン領域１５２は電源電位または端
子に接続されあるいは導かれる。拡散１２８はグランド
電位または基準電圧端子に接続されあるいは導かれる。
高ドープドレイン領域１４７、電流電極１４８または導
電層１３６はＮＯＲゲートの出力信号を通信する。導電
ゲート１４２は第１の入力信号Ａに接続され、あるいは
第１の入力導体として作用し、導電ゲート１３２は第２
の入力信号Ｂに接続されあるいは第２の入力導体として
作用する。出力導電層１３６は出力論理信号（Ａ ＮＯ
Ｒ Ｂ）を提供する。
【００６５】第２のトランジスタはここで述べられてい
るようにデプレッションまたはエンハンスメント動作に
対して適切に接続される。さらに、ＰＭＯＳおよびＮＭ
ＯＳＮＯＲゲートはここに述べられているようにドーピ
ング導電形を変更または変化させることにより可能であ
る。
るようにデプレッションまたはエンハンスメント動作に
対して適切に接続される。さらに、ＰＭＯＳおよびＮＭ
ＯＳＮＯＲゲートはここに述べられているようにドーピ
ング導電形を変更または変化させることにより可能であ
る。
【００６６】図２７においては、別の知られたＮＯＲ回
路が概略的に示されている。前と同様に、負荷装置とし
て機能するトランジスタに対し接続１５３および１５４
によってそれぞれデプレッションモードおよびエンハン
スメントモードの接続が示されている。
路が概略的に示されている。前と同様に、負荷装置とし
て機能するトランジスタに対し接続１５３および１５４
によってそれぞれデプレッションモードおよびエンハン
スメントモードの接続が示されている。
【００６７】図２８においては、図２７によるＮＯＲゲ
ートが図示されており、これは基板１２および拡散１６
２を有する。底部または第１のトランジスタは１つのゲ
ート導体層１６４による単一ゲートのものであり、出力
導電層１６６を有し、かつ適切なＬＤＤ領域、電極およ
びチャネル領域を有する。頭部または第２のトランジス
タはダブルゲートのものでありかつ２つのゲート導電層
１５６および１５８を有し、かつすべての適切なＬＤＤ
領域、電極およびチャネル領域を有する。
ートが図示されており、これは基板１２および拡散１６
２を有する。底部または第１のトランジスタは１つのゲ
ート導体層１６４による単一ゲートのものであり、出力
導電層１６６を有し、かつ適切なＬＤＤ領域、電極およ
びチャネル領域を有する。頭部または第２のトランジス
タはダブルゲートのものでありかつ２つのゲート導電層
１５６および１５８を有し、かつすべての適切なＬＤＤ
領域、電極およびチャネル領域を有する。
【００６８】図２５のＮＯＲゲートとして機能するため
には、高ドープドレイン領域１６０はグランド電位また
は基準電圧端子に接続されまたは導かれる。拡散１６２
は電源電位または端子に接続されまたは導かれる。第１
のトランジスタの高ドープドレイン領域１４７、第２の
トランジスタの第１の電流電極１４８、または導電層１
６６はＮＯＲゲートの出力信号を通信する。導電ゲート
１５６は第１の入力信号Ａに接続されあるいは第１の入
力導体として作用し、かつ導電ゲート１５８は第２の入
力信号Ｂに接続されあるいは第２の入力導体として作用
する。出力導電層１６６は論理信号（Ａ ＮＯＲ Ｂ）
を提供する。
には、高ドープドレイン領域１６０はグランド電位また
は基準電圧端子に接続されまたは導かれる。拡散１６２
は電源電位または端子に接続されまたは導かれる。第１
のトランジスタの高ドープドレイン領域１４７、第２の
トランジスタの第１の電流電極１４８、または導電層１
６６はＮＯＲゲートの出力信号を通信する。導電ゲート
１５６は第１の入力信号Ａに接続されあるいは第１の入
力導体として作用し、かつ導電ゲート１５８は第２の入
力信号Ｂに接続されあるいは第２の入力導体として作用
する。出力導電層１６６は論理信号（Ａ ＮＯＲ Ｂ）
を提供する。
【００６９】第１のトランジスタはここで述べられてい
るようにデプレッションまたはエンハンスメント動作に
対し適切に接続されている。さらに、ＰＭＯＳおよびＮ
ＭＯＳ ＮＯＲゲートの双方がドーピング導電形を変更
しあるいは変化させることにより可能である。
るようにデプレッションまたはエンハンスメント動作に
対し適切に接続されている。さらに、ＰＭＯＳおよびＮ
ＭＯＳ ＮＯＲゲートの双方がドーピング導電形を変更
しあるいは変化させることにより可能である。
【００７０】図２９においては、知られたＮＡＮＤ回路
が概略的に示されている。前と同様に、デプレッション
モードおよびエンハンスメントモード接続がそれぞれ抵
抗負荷装置として機能するトランジスタに対し接続１６
３および１６５によって図示されている。
が概略的に示されている。前と同様に、デプレッション
モードおよびエンハンスメントモード接続がそれぞれ抵
抗負荷装置として機能するトランジスタに対し接続１６
３および１６５によって図示されている。
【００７１】図３０においては、図２９に従ってＮＡＮ
Ｄゲートを形成するのに適した構造が図示されており、
これは基板１２および拡散１９４を有する。底部または
第１トランジスタは１つのゲート導電層１８６による単
一ゲートのものであり、かつ適切なＬＤＤ領域、電極お
よびチャネル領域を有する。中間または第２のトランジ
スタは単一ゲートのものでありかつ１つのゲート導電層
１８８、出力導電層１９０およびすべての適切なＬＤＤ
領域、電極、およびチャネル領域を有する。頭部または
第３のトランジスタは単一ゲートのものでありかつ１つ
のゲート導電層１９２、および前記適切なＬＤＤ領域、
電極およびチャネル領域のすべてを有する。
Ｄゲートを形成するのに適した構造が図示されており、
これは基板１２および拡散１９４を有する。底部または
第１トランジスタは１つのゲート導電層１８６による単
一ゲートのものであり、かつ適切なＬＤＤ領域、電極お
よびチャネル領域を有する。中間または第２のトランジ
スタは単一ゲートのものでありかつ１つのゲート導電層
１８８、出力導電層１９０およびすべての適切なＬＤＤ
領域、電極、およびチャネル領域を有する。頭部または
第３のトランジスタは単一ゲートのものでありかつ１つ
のゲート導電層１９２、および前記適切なＬＤＤ領域、
電極およびチャネル領域のすべてを有する。
【００７２】図２９のＮＡＮＤゲートとして機能するた
めには、高ドープドレイン領域１９６は電源電位または
端子に接続されまたは導かれる。拡散１６２はグランド
電位または基準電圧端子に接続されまたは導かれる。第
２のトランジスタの高ドープドレイン領域、第３のトラ
ンジスタの第１の電流電極、または導電層１９０はＮＡ
ＮＤゲートの出力信号を通信する。導電ゲート１８６は
第１の入力信号Ａに接続されあるいは第１の入力導体と
して作用し、そして導電ゲート１８８は第２の入力信号
Ｂに接続されあるいは第２の入力導体として作用する。
導電層１９０の出力は出力論理信号（Ａ ＮＡＮＤ
Ｂ）を提供する。
めには、高ドープドレイン領域１９６は電源電位または
端子に接続されまたは導かれる。拡散１６２はグランド
電位または基準電圧端子に接続されまたは導かれる。第
２のトランジスタの高ドープドレイン領域、第３のトラ
ンジスタの第１の電流電極、または導電層１９０はＮＡ
ＮＤゲートの出力信号を通信する。導電ゲート１８６は
第１の入力信号Ａに接続されあるいは第１の入力導体と
して作用し、そして導電ゲート１８８は第２の入力信号
Ｂに接続されあるいは第２の入力導体として作用する。
導電層１９０の出力は出力論理信号（Ａ ＮＡＮＤ
Ｂ）を提供する。
【００７３】前記第３のトランジスタはここに述べられ
ているようにデプレッションまたはエンハンスメント動
作に対して適切に接続される。さらに、ＰＭＯＳおよび
ＮＭＯＳ ＮＯＲゲートがドーピング導電形を変化させ
または変更することにより可能である。
ているようにデプレッションまたはエンハンスメント動
作に対して適切に接続される。さらに、ＰＭＯＳおよび
ＮＭＯＳ ＮＯＲゲートがドーピング導電形を変化させ
または変更することにより可能である。
【００７４】図３１においては、別の知られたＮＡＮＤ
回路が概略的に示されている。前と同様に、デプレッシ
ョンモードおよびエンハンスメントモード接続がそれぞ
れ抵抗負荷装置として機能するトランジスタに対し接続
１６８および１７５によって示されている。
回路が概略的に示されている。前と同様に、デプレッシ
ョンモードおよびエンハンスメントモード接続がそれぞ
れ抵抗負荷装置として機能するトランジスタに対し接続
１６８および１７５によって示されている。
【００７５】図３２においては、図３１に従ってＮＡＮ
Ｄゲートを形成するのに適した構造が図示されており、
これは基板１２および拡散１６５を有する。底部または
第１のトランジスタは１つのゲート導電層１６６による
単一ゲートのものであり、かつ出力導電層１７０を有
し、さらに適切なＬＤＤ領域、電極およびチャネル領域
を有する。中間または第２のトランジスタは単一ゲート
のものでありかつ１つのゲート導電層１７４を有し、そ
して適切なＬＤＤ領域、電極およびチャネル領域のすべ
てを有する。頭部または第３のトランジスタは単一ゲー
トのものでありかつ１つのゲート導電層１８０を有し、
そして適切なＬＤＤ領域、電極およびチャネル領域のす
べてを有する。
Ｄゲートを形成するのに適した構造が図示されており、
これは基板１２および拡散１６５を有する。底部または
第１のトランジスタは１つのゲート導電層１６６による
単一ゲートのものであり、かつ出力導電層１７０を有
し、さらに適切なＬＤＤ領域、電極およびチャネル領域
を有する。中間または第２のトランジスタは単一ゲート
のものでありかつ１つのゲート導電層１７４を有し、そ
して適切なＬＤＤ領域、電極およびチャネル領域のすべ
てを有する。頭部または第３のトランジスタは単一ゲー
トのものでありかつ１つのゲート導電層１８０を有し、
そして適切なＬＤＤ領域、電極およびチャネル領域のす
べてを有する。
【００７６】図３１のＮＡＮＤゲートとして機能するた
めには、高ドープドレイン領域１８４はグランド電位ま
たは基準電圧端子に接続されまたは導かれる。拡散１６
２は電源電位または端子に接続されまたは導かれる。第
１のトランジスタの高ドープドレイン領域、第２のトラ
ンジスタの第１の電流電極、または導電層１７０はＮＡ
ＮＤゲートの出力信号を通信する。導電ゲート１７４は
第１の入力信号Ａに接続されまたは第１の入力導体とし
て作用し、かつ導電ゲート１８０は第２の入力信号Ｂに
接続されまたは第２の入力導体として作用する。出力導
体層１７０は論理信号（Ａ ＮＡＮＤ Ｂ）を提供す
る。
めには、高ドープドレイン領域１８４はグランド電位ま
たは基準電圧端子に接続されまたは導かれる。拡散１６
２は電源電位または端子に接続されまたは導かれる。第
１のトランジスタの高ドープドレイン領域、第２のトラ
ンジスタの第１の電流電極、または導電層１７０はＮＡ
ＮＤゲートの出力信号を通信する。導電ゲート１７４は
第１の入力信号Ａに接続されまたは第１の入力導体とし
て作用し、かつ導電ゲート１８０は第２の入力信号Ｂに
接続されまたは第２の入力導体として作用する。出力導
体層１７０は論理信号（Ａ ＮＡＮＤ Ｂ）を提供す
る。
【００７７】第１のトランジスタはここに述べられてい
るようにデプレッションまたはエンハンスメント動作に
対して適切に接続される。さらに、ＰＭＯＳおよびＮＭ
ＯＳＮＯＲゲートの双方がドーピング導電形を変更しあ
るいは変化させることにより可能である。
るようにデプレッションまたはエンハンスメント動作に
対して適切に接続される。さらに、ＰＭＯＳおよびＮＭ
ＯＳＮＯＲゲートの双方がドーピング導電形を変更しあ
るいは変化させることにより可能である。
【００７８】図３３においては、別の知られた抵抗プル
アップＮＯＲ回路が概略的に示されている。いくつかの
場合、デプレッションモードまたはエンハンスメントモ
ードトランジスタは抵抗装置または抵抗器１９７によっ
て置き換えられる。
アップＮＯＲ回路が概略的に示されている。いくつかの
場合、デプレッションモードまたはエンハンスメントモ
ードトランジスタは抵抗装置または抵抗器１９７によっ
て置き換えられる。
【００７９】図３４においては、図３３に従ってＮＯＲ
ゲートを形成するのに適した構造が図示されており、こ
の構造は基板１２および拡散２０２を有する。単一のト
ランジスタまたは第１のトランジスタは２つのゲート導
電層２００および１９８によるダブルゲートのものであ
る。出力導電層１９９は第１のトランジスタに接続し、
かつ該第１のトランジスタは適切なＬＤＤ領域、電極お
よびチャネル領域を有する。抵抗成長領域２０４または
プラグは図３４に示されている。抵抗層２０６も図示さ
れている。一般に、抵抗層２０６または領域２０４の内
の１つのみが抵抗を作成するのに必要であるが、もし大
きな抵抗が望まれるかあるいは用途によって両方が使用
されることが必要な場合には両方を使用することができ
る。図３４に示された抵抗プルアップ装置は容易にＮＡ
ＮＤゲート、インバータおよび他の論理ゲートならびに
ＮＯＲゲートに適用できることが明らかである。
ゲートを形成するのに適した構造が図示されており、こ
の構造は基板１２および拡散２０２を有する。単一のト
ランジスタまたは第１のトランジスタは２つのゲート導
電層２００および１９８によるダブルゲートのものであ
る。出力導電層１９９は第１のトランジスタに接続し、
かつ該第１のトランジスタは適切なＬＤＤ領域、電極お
よびチャネル領域を有する。抵抗成長領域２０４または
プラグは図３４に示されている。抵抗層２０６も図示さ
れている。一般に、抵抗層２０６または領域２０４の内
の１つのみが抵抗を作成するのに必要であるが、もし大
きな抵抗が望まれるかあるいは用途によって両方が使用
されることが必要な場合には両方を使用することができ
る。図３４に示された抵抗プルアップ装置は容易にＮＡ
ＮＤゲート、インバータおよび他の論理ゲートならびに
ＮＯＲゲートに適用できることが明らかである。
【００８０】図３５においては、知られたＣＭＯＳイン
バータ回路が概略的に示されている。上部トランジスタ
はＰチャネル装置でありかつ下部トランジスタはＮチャ
ネル装置である。
バータ回路が概略的に示されている。上部トランジスタ
はＰチャネル装置でありかつ下部トランジスタはＮチャ
ネル装置である。
【００８１】図２０において、前に述べた構造はまた図
３３の反転ゲート１３を形成するのに適切である。図２
０の反転ゲート１３の形成は前に説明したから、相互接
続の説明のみを行う。
３３の反転ゲート１３を形成するのに適切である。図２
０の反転ゲート１３の形成は前に説明したから、相互接
続の説明のみを行う。
【００８２】図２０のインバータが図３５の反転ゲート
として機能するためには、高ドープドレイン領域９２は
電源電位または端子に接続されまたは導かれる。拡散１
４はグランド電位または基準電圧端子に接続されまたは
導かれる。第１のトランジスタの高ドープ領域８２、第
２のトランジスタの高ドープ領域８４、または導電層９
８は前記反転ゲートの出力信号を提供する。導電ゲート
６０および６８は入力信号に接続されまたは第１の入力
導体として作用する。出力導電層９８は反転された論理
出力信号を提供する。第１のトランジスタまたは底部ト
ランジスタはＮチャネル装置であり、かつ第２のトラン
ジスタまたは頭部トランジスタはＰチャネル装置であ
る。
として機能するためには、高ドープドレイン領域９２は
電源電位または端子に接続されまたは導かれる。拡散１
４はグランド電位または基準電圧端子に接続されまたは
導かれる。第１のトランジスタの高ドープ領域８２、第
２のトランジスタの高ドープ領域８４、または導電層９
８は前記反転ゲートの出力信号を提供する。導電ゲート
６０および６８は入力信号に接続されまたは第１の入力
導体として作用する。出力導電層９８は反転された論理
出力信号を提供する。第１のトランジスタまたは底部ト
ランジスタはＮチャネル装置であり、かつ第２のトラン
ジスタまたは頭部トランジスタはＰチャネル装置であ
る。
【００８３】図３６において、別の知られたＣＭＯＳイ
ンバータ回路が概略的に示されている。上部トランジス
タはＮチャネル装置でありかつ下部トランジスタはＰチ
ャネル装置である。
ンバータ回路が概略的に示されている。上部トランジス
タはＮチャネル装置でありかつ下部トランジスタはＰチ
ャネル装置である。
【００８４】図２０のインバータが図３６の反転ゲート
として機能するためには、高ドープドレイン領域９２は
グランド電位または基準電圧端子に接続されまたは導か
れる。拡散１４は電源電位または端子に接続されまたは
導かれる。第１のトランジスタの高ドープドレイン領域
８２、第２のトランジスタの高ドープドレイン領域８
４、または導電層９８は該反転ゲートの出力信号を提供
する。導電ゲート６０および６８は入力信号に接続され
または第１の入力導体として作用する。出力導電層９８
は反転出力論理信号を提供する。第１のトランジスタま
たは底部トランジスタはＰチャネル装置であり、かつ第
２のトランジスタまたは頭部トランジスタはＮチャネル
装置である。
として機能するためには、高ドープドレイン領域９２は
グランド電位または基準電圧端子に接続されまたは導か
れる。拡散１４は電源電位または端子に接続されまたは
導かれる。第１のトランジスタの高ドープドレイン領域
８２、第２のトランジスタの高ドープドレイン領域８
４、または導電層９８は該反転ゲートの出力信号を提供
する。導電ゲート６０および６８は入力信号に接続され
または第１の入力導体として作用する。出力導電層９８
は反転出力論理信号を提供する。第１のトランジスタま
たは底部トランジスタはＰチャネル装置であり、かつ第
２のトランジスタまたは頭部トランジスタはＮチャネル
装置である。
【００８５】図３７においては、知られたＣＭＯＳ Ｎ
ＯＲ回路が概略的に示されている。下部の２つのトラン
ジスタはＮチャネル装置でありかつ上部の２つのトラン
ジスタはＰチャネル装置である。
ＯＲ回路が概略的に示されている。下部の２つのトラン
ジスタはＮチャネル装置でありかつ上部の２つのトラン
ジスタはＰチャネル装置である。
【００８６】図３８においては、知られたＣＭＯＳ Ｎ
ＡＮＤ回路が概略的に示されている。下部の２つのトラ
ンジスタはＰチャネル装置でありかつ上部の２つのトラ
ンジスタはＮチャネル装置である。
ＡＮＤ回路が概略的に示されている。下部の２つのトラ
ンジスタはＰチャネル装置でありかつ上部の２つのトラ
ンジスタはＮチャネル装置である。
【００８７】図３９においては、図３８に従ってＣＭＯ
Ｓ ＮＡＮＤゲートを形成するかあるいは図３７に従っ
てＣＭＯＳ ＮＯＲゲートを形成するのに適した構造が
図示されている。図３９は基板１２および拡散２２０を
有する。底部または第１のトランジスタはゲート導電層
２０８および２０９によるダブルゲートのものであり、
出力導電層２１２を有し、サリサイド化（ｓａｌｉｃｉ
ｄｅｄ）領域２１８を有し、かつ適切なＬＤＤ領域、電
極およびチャネル領域を有する。中間または第２のトラ
ンジスタは単一ゲートのものでありかつ１つのゲート導
電層２１４を有しかつ適切なＬＤＤ領域、電極およびチ
ャネル領域のすべてを有する。頭部または第３のトラン
ジスタは単一ゲートのものでありかつ１つのゲート導電
層２１６を有し、かつ適切なＬＤＤ領域、電極およびチ
ャネル領域のすべてを有する。
Ｓ ＮＡＮＤゲートを形成するかあるいは図３７に従っ
てＣＭＯＳ ＮＯＲゲートを形成するのに適した構造が
図示されている。図３９は基板１２および拡散２２０を
有する。底部または第１のトランジスタはゲート導電層
２０８および２０９によるダブルゲートのものであり、
出力導電層２１２を有し、サリサイド化（ｓａｌｉｃｉ
ｄｅｄ）領域２１８を有し、かつ適切なＬＤＤ領域、電
極およびチャネル領域を有する。中間または第２のトラ
ンジスタは単一ゲートのものでありかつ１つのゲート導
電層２１４を有しかつ適切なＬＤＤ領域、電極およびチ
ャネル領域のすべてを有する。頭部または第３のトラン
ジスタは単一ゲートのものでありかつ１つのゲート導電
層２１６を有し、かつ適切なＬＤＤ領域、電極およびチ
ャネル領域のすべてを有する。
【００８８】図３７のＮＯＲゲートとして機能するため
には、高ドープドレイン領域２２２は電源電位または端
子に接続されまたは導かれる。拡散２２０はグランド電
位または基準電圧端子に接続されまたは導かれる。第１
のトランジスタの第２の電流電極、第２のトランジスタ
の第１の電流電極、または導電層２１２はＮＯＲゲート
の出力信号を提供する。導電ゲート層２１４および２０
９は第１の入力信号Ａに接続されまたは第１の入力導体
として作用し、そして導電ゲート２１６および２０８は
第２の入力信号Ｂに接続されまたは第２の入力導体とし
て作用する。出力導電層２１２は出力論理信号（Ａ Ｎ
ＯＲ Ｂ）を提供する。論理信号ＡおよびＢは図示され
た入力導電層に異なる順序で接続することができること
は明らかである。ＮＡＮＤゲート、ＮＯＲゲート、およ
びその他に対する入力は、論理機能の観点から、相互交
換可能でありかつ等価であることが分かる。論理信号Ａ
は導電層２１６または２１４のいずれかにかつ導電層２
０８または２０９のいずれかに接続される。同様にし
て、論理信号Ｂは論理信号Ａによって使用されない導電
層に接続される。第１のまたは底部トランジスタはＮチ
ャネルトランジスタでありかつ第２および第３のトラン
ジスタはＰチャネルトランジスタである。
には、高ドープドレイン領域２２２は電源電位または端
子に接続されまたは導かれる。拡散２２０はグランド電
位または基準電圧端子に接続されまたは導かれる。第１
のトランジスタの第２の電流電極、第２のトランジスタ
の第１の電流電極、または導電層２１２はＮＯＲゲート
の出力信号を提供する。導電ゲート層２１４および２０
９は第１の入力信号Ａに接続されまたは第１の入力導体
として作用し、そして導電ゲート２１６および２０８は
第２の入力信号Ｂに接続されまたは第２の入力導体とし
て作用する。出力導電層２１２は出力論理信号（Ａ Ｎ
ＯＲ Ｂ）を提供する。論理信号ＡおよびＢは図示され
た入力導電層に異なる順序で接続することができること
は明らかである。ＮＡＮＤゲート、ＮＯＲゲート、およ
びその他に対する入力は、論理機能の観点から、相互交
換可能でありかつ等価であることが分かる。論理信号Ａ
は導電層２１６または２１４のいずれかにかつ導電層２
０８または２０９のいずれかに接続される。同様にし
て、論理信号Ｂは論理信号Ａによって使用されない導電
層に接続される。第１のまたは底部トランジスタはＮチ
ャネルトランジスタでありかつ第２および第３のトラン
ジスタはＰチャネルトランジスタである。
【００８９】図３８のＮＡＮＤゲートとして機能するた
めには、高ドープドレイン領域２２２はグランド電位ま
たは基準電圧端子に接続されまたは導かれる。拡散２２
０は電源電位または端子に接続されまたは導かれる。第
１のトランジスタの第２の電流電極、第２のトランジス
タの第１の電流電極、または導電層２１２はＮＡＮＤゲ
ートの出力信号を提供する。導電ゲート層２１４およひ
２０９は第１の入力信号Ａに接続されまたは第１の入力
導体として作用し、そして導電ゲート２１６および２０
８は第２の入力信号Ｂに接続されまたは第２の入力導体
として作用する。出力導電層２１２は出力論理信号（Ａ
ＮＡＮＤ Ｂ）を提供する。論理信号ＡおよびＢは前
に述べたようにゲート導電層によって異なる構成でゲー
ト導電層に伝達できることは明らかである。第１のトラ
ンジスタはＰチャネルトランジスタでありかつ第２およ
び第３のトランジスタはＮチャネルトランジスタであ
る。
めには、高ドープドレイン領域２２２はグランド電位ま
たは基準電圧端子に接続されまたは導かれる。拡散２２
０は電源電位または端子に接続されまたは導かれる。第
１のトランジスタの第２の電流電極、第２のトランジス
タの第１の電流電極、または導電層２１２はＮＡＮＤゲ
ートの出力信号を提供する。導電ゲート層２１４およひ
２０９は第１の入力信号Ａに接続されまたは第１の入力
導体として作用し、そして導電ゲート２１６および２０
８は第２の入力信号Ｂに接続されまたは第２の入力導体
として作用する。出力導電層２１２は出力論理信号（Ａ
ＮＡＮＤ Ｂ）を提供する。論理信号ＡおよびＢは前
に述べたようにゲート導電層によって異なる構成でゲー
ト導電層に伝達できることは明らかである。第１のトラ
ンジスタはＰチャネルトランジスタでありかつ第２およ
び第３のトランジスタはＮチャネルトランジスタであ
る。
【００９０】図４０においては、知られたＣＭＯＳ Ｎ
ＯＲ回路が概略的に図示されている。下部の２つのトラ
ンジスタはＰチャネル装置でありかつ上部の２つのトラ
ンジスタはＮチャネル装置である。
ＯＲ回路が概略的に図示されている。下部の２つのトラ
ンジスタはＰチャネル装置でありかつ上部の２つのトラ
ンジスタはＮチャネル装置である。
【００９１】図４１においては、知られたＣＭＯＳ Ｎ
ＡＮＤ回路が概略的に図示されている。下部の２つのト
ランジスタはＮチャネル装置でありかつ上部の２つのト
ランジスタはＰチャネル装置である。
ＡＮＤ回路が概略的に図示されている。下部の２つのト
ランジスタはＮチャネル装置でありかつ上部の２つのト
ランジスタはＰチャネル装置である。
【００９２】図４２においては、図４１に従ってＮＡＮ
Ｄゲートを形成するかあるいは図４０に従ってＮＯＲゲ
ートを形成するのに適した構造が示されている。図４２
は基板１２および拡散２４０を有する。底部または第１
のトランジスタはゲート導電層２２４による単一ゲート
のものであり、かつ前に述べたＬＤＤ領域、電極および
チャネル領域を有する。中間または第２のトランジスタ
は単一ゲートのものでありかつ１つのゲート導電層２２
６、出力導電層２２８、サリサイド領域２３８および前
に述べたＬＤＤ領域、電極、およびチャネル領域を有す
る。頭部または第３のトランジスタはダブルゲートのも
のでありかつ２つのゲート導電層２３２および２３４、
および適切なＬＤＤ領域、電極およびチャネル領域のす
べてを有する。
Ｄゲートを形成するかあるいは図４０に従ってＮＯＲゲ
ートを形成するのに適した構造が示されている。図４２
は基板１２および拡散２４０を有する。底部または第１
のトランジスタはゲート導電層２２４による単一ゲート
のものであり、かつ前に述べたＬＤＤ領域、電極および
チャネル領域を有する。中間または第２のトランジスタ
は単一ゲートのものでありかつ１つのゲート導電層２２
６、出力導電層２２８、サリサイド領域２３８および前
に述べたＬＤＤ領域、電極、およびチャネル領域を有す
る。頭部または第３のトランジスタはダブルゲートのも
のでありかつ２つのゲート導電層２３２および２３４、
および適切なＬＤＤ領域、電極およびチャネル領域のす
べてを有する。
【００９３】図４０のＮＯＲゲートとして機能するため
に、高ドープドレイン領域２３６はグランド電位または
基準電圧端子に接続されまたは導かれる。拡散２４０は
電源電位または端子に接続されまたは導かれる。第２の
トランジスタの第２の電流電極、第３のトランジスタの
第１の電流電極、または導電層２２８はＮＯＲゲートの
出力信号を提供する。導電ゲート層２２４および２３２
は第１の入力信号Ａに接続されまたは第１の入力導体と
して作用し、そして導電ゲート２２６および２３４は第
２の入力信号Ｂに接続されまたは第２の入力導体として
作用する。出力導電層２２８は出力論理信号（Ａ ＮＯ
Ｒ Ｂ）を提供する。論理信号ＡおよびＢは上に述べた
のと異なる構成に接続することができることも明らかで
ある。第１および第２のトランジスタはＰチャネルトラ
ンジスタでありかつ第３または頭部トランジスタはＮチ
ャネルトランジスタである。
に、高ドープドレイン領域２３６はグランド電位または
基準電圧端子に接続されまたは導かれる。拡散２４０は
電源電位または端子に接続されまたは導かれる。第２の
トランジスタの第２の電流電極、第３のトランジスタの
第１の電流電極、または導電層２２８はＮＯＲゲートの
出力信号を提供する。導電ゲート層２２４および２３２
は第１の入力信号Ａに接続されまたは第１の入力導体と
して作用し、そして導電ゲート２２６および２３４は第
２の入力信号Ｂに接続されまたは第２の入力導体として
作用する。出力導電層２２８は出力論理信号（Ａ ＮＯ
Ｒ Ｂ）を提供する。論理信号ＡおよびＢは上に述べた
のと異なる構成に接続することができることも明らかで
ある。第１および第２のトランジスタはＰチャネルトラ
ンジスタでありかつ第３または頭部トランジスタはＮチ
ャネルトランジスタである。
【００９４】図４１のＮＡＮＤゲートとして機能するた
めには、高ドープドレイン領域２３６は電源電位または
端子に接続されまたは導かれる。拡散２４０はグランド
電位または基準電圧端子に接続されまたは導かれる。第
２のトランジスタの第２の電流電極、第３のトランジス
タの第１の電流電極、または導電層２２８はＮＡＮＤゲ
ートの出力信号を提供する。導電ゲート層２２４および
２３２は第１の入力信号Ａに接続されまたは第１の入力
導体として作用し、そして導電ゲート２２６および２３
４は第２の入力信号Ｂに接続されまたは第２の入力導体
として作用する。出力導電層２２８は論理信号（Ａ Ｎ
ＡＮＤ Ｂ）を提供する。論理信号ＡおよびＢは上に述
べたのと同じ機能を維持しながら異なる順序でゲート導
電層に接続できることも明らかである。第１および第２
のトランジスタはＮチャネルトランジスタでありかつ第
３または頭部トランジスタはＰチャネルトランジスタで
ある。
めには、高ドープドレイン領域２３６は電源電位または
端子に接続されまたは導かれる。拡散２４０はグランド
電位または基準電圧端子に接続されまたは導かれる。第
２のトランジスタの第２の電流電極、第３のトランジス
タの第１の電流電極、または導電層２２８はＮＡＮＤゲ
ートの出力信号を提供する。導電ゲート層２２４および
２３２は第１の入力信号Ａに接続されまたは第１の入力
導体として作用し、そして導電ゲート２２６および２３
４は第２の入力信号Ｂに接続されまたは第２の入力導体
として作用する。出力導電層２２８は論理信号（Ａ Ｎ
ＡＮＤ Ｂ）を提供する。論理信号ＡおよびＢは上に述
べたのと同じ機能を維持しながら異なる順序でゲート導
電層に接続できることも明らかである。第１および第２
のトランジスタはＮチャネルトランジスタでありかつ第
３または頭部トランジスタはＰチャネルトランジスタで
ある。
【００９５】ここに述べた情報により、任意の積層論理
構造またはデバイスが形成できる。任意の論理装置を形
成するために、複数のＮの階層または階級順に積層され
たトランジスタが形成され、ここでＮは整数である。階
級順（ｒａｎｋ ｏｒｄｅｒｅｄ）は複数のＮ個の階級
順に積層されたトランジスタにおける第１のトランジス
タが該複数のＮ個の階級順に積層されたトランジスタの
第２のトランジスタの下にあり、かつ以下同様であるこ
とを意味する。一般に、第１のトランジスタを除き各ト
ランジスタはすぐ下の階級のトランジスタの上に横たわ
る。前記複数のＮ個の階級順に積層されたトランジスタ
における各トランジスタは第１および第２の電流電極お
よび制御電極を有する。各々のトランジスタに対し、第
１の電流電極は縦方向で第２の電流電極の上に横たわり
あるいは第２の電流電極は縦方向で第１の電流電極の上
に横たわる。トランジスタの制御電極および第１および
第２の電流電極は導体により論理ゲートまたは論理装置
を形成するよう導かれまたは接続される。
構造またはデバイスが形成できる。任意の論理装置を形
成するために、複数のＮの階層または階級順に積層され
たトランジスタが形成され、ここでＮは整数である。階
級順（ｒａｎｋ ｏｒｄｅｒｅｄ）は複数のＮ個の階級
順に積層されたトランジスタにおける第１のトランジス
タが該複数のＮ個の階級順に積層されたトランジスタの
第２のトランジスタの下にあり、かつ以下同様であるこ
とを意味する。一般に、第１のトランジスタを除き各ト
ランジスタはすぐ下の階級のトランジスタの上に横たわ
る。前記複数のＮ個の階級順に積層されたトランジスタ
における各トランジスタは第１および第２の電流電極お
よび制御電極を有する。各々のトランジスタに対し、第
１の電流電極は縦方向で第２の電流電極の上に横たわり
あるいは第２の電流電極は縦方向で第１の電流電極の上
に横たわる。トランジスタの制御電極および第１および
第２の電流電極は導体により論理ゲートまたは論理装置
を形成するよう導かれまたは接続される。
【００９６】上に述べたプロセスの統合は重要な事項で
ある。図３７〜３８に示された論理ゲートの構造は同じ
でありかつ図４０〜４１に示された論理ゲートの構造は
同じである。もし図３７〜３８の論理ゲートまたは図４
０〜４１の論理ゲートがプロセスの流れにおいて同時に
形成されれば、これらのゲートはすべてのゲート電極お
よび出力導体を形成するのにたった４つの導電層を必要
とするのみである。１つの問題は図３７と図３８との間
ですべての頭部、中間および底部トランジスタが異なる
導電形を持つことである。同様にして、図４０と図４１
との間で同じ頭部、中間または底部レベルにあるすべて
のトランジスタは異なる導電形を有する。変化する導電
形のトランジスタは同じエピタキシャルまたはドーピン
グ材料によって形成することはできず、従って別個のエ
ピタキシャル、注入または被着プロセスによって形成さ
れなければならない。ＮＡＮＤおよびＮＯＲのこの組合
わせに対するドーピングの相違は低温選択エピタキシャ
ル成長にとって問題ではない。
ある。図３７〜３８に示された論理ゲートの構造は同じ
でありかつ図４０〜４１に示された論理ゲートの構造は
同じである。もし図３７〜３８の論理ゲートまたは図４
０〜４１の論理ゲートがプロセスの流れにおいて同時に
形成されれば、これらのゲートはすべてのゲート電極お
よび出力導体を形成するのにたった４つの導電層を必要
とするのみである。１つの問題は図３７と図３８との間
ですべての頭部、中間および底部トランジスタが異なる
導電形を持つことである。同様にして、図４０と図４１
との間で同じ頭部、中間または底部レベルにあるすべて
のトランジスタは異なる導電形を有する。変化する導電
形のトランジスタは同じエピタキシャルまたはドーピン
グ材料によって形成することはできず、従って別個のエ
ピタキシャル、注入または被着プロセスによって形成さ
れなければならない。ＮＡＮＤおよびＮＯＲのこの組合
わせに対するドーピングの相違は低温選択エピタキシャ
ル成長にとって問題ではない。
【００９７】もし図３７の論理ゲートが図４１の論理ゲ
ートと共に集積回路内に形成されれば、種々の論理ゲー
ト内のトランジスタは容易に同時に形成できるが、それ
は同じ縦方向レベルの電極のいくつかの導電型が同じで
あるという事実による。同様にして、もし図３８の論理
ゲートが図４０の論理ゲートと共に形成されれば、同じ
縦方向レベルの電極のいくつかの導電型が同じてあると
いう事実のため多くのトランジスタが同時に形成でき
る。例えば、図４２の底部（第１の）および頭部（第３
の）トランジスタは同じ導電型、ＰチャネルまたはＮチ
ャネル、である。これは第１および第３のトランジスタ
が同じドーピングまたはエピタキシャル工程において形
成できるように、それによって装置が熱に晒されること
が少なくなりかつ処理ステップが低減する。さらに、上
に述べたようして装置を形成することにより、グランド
接続はすべて同じ第１のデバイスレベルにありかつ電源
接続はすべて同じ第２のデバイスレベルにあることにな
る。例えば、すべてのグランド電位領域は拡散でありか
つすべての電源電位領域は第１のレベルの金属を介して
接続される。１つの問題は５つの導電線または５つの多
結晶シリコン層がＮＡＮＤおよびＮＯＲゲートのこの組
合わせを形成するのに必要なことである。５つの層はＮ
ＯＲゲートおよびＮＡＮＤゲートの出力導体が同じ縦方
向面にないためである。
ートと共に集積回路内に形成されれば、種々の論理ゲー
ト内のトランジスタは容易に同時に形成できるが、それ
は同じ縦方向レベルの電極のいくつかの導電型が同じで
あるという事実による。同様にして、もし図３８の論理
ゲートが図４０の論理ゲートと共に形成されれば、同じ
縦方向レベルの電極のいくつかの導電型が同じてあると
いう事実のため多くのトランジスタが同時に形成でき
る。例えば、図４２の底部（第１の）および頭部（第３
の）トランジスタは同じ導電型、ＰチャネルまたはＮチ
ャネル、である。これは第１および第３のトランジスタ
が同じドーピングまたはエピタキシャル工程において形
成できるように、それによって装置が熱に晒されること
が少なくなりかつ処理ステップが低減する。さらに、上
に述べたようして装置を形成することにより、グランド
接続はすべて同じ第１のデバイスレベルにありかつ電源
接続はすべて同じ第２のデバイスレベルにあることにな
る。例えば、すべてのグランド電位領域は拡散でありか
つすべての電源電位領域は第１のレベルの金属を介して
接続される。１つの問題は５つの導電線または５つの多
結晶シリコン層がＮＡＮＤおよびＮＯＲゲートのこの組
合わせを形成するのに必要なことである。５つの層はＮ
ＯＲゲートおよびＮＡＮＤゲートの出力導体が同じ縦方
向面にないためである。
【００９８】１つの解決方法はインバータ、ＮＯＲ、Ｎ
ＡＮＤ、ＡＮＤ、ＯＲ、ＸＯＲおよび他の論理機能のよ
うなすべての論理ゲートを集積回路上に形成するために
ＮＡＮＤまたはＮＯＲゲートのみを使用することであ
る。技術的にＮＡＮＤまたはＮＯＲゲートを使用してド
モルガンの法則（Ｄｅｍｏｒｇａｎ’ｓ ｌａｗ）また
は他の論理法則によって教示される他の論理ゲートを形
成するために使用できることが知られている。
ＡＮＤ、ＡＮＤ、ＯＲ、ＸＯＲおよび他の論理機能のよ
うなすべての論理ゲートを集積回路上に形成するために
ＮＡＮＤまたはＮＯＲゲートのみを使用することであ
る。技術的にＮＡＮＤまたはＮＯＲゲートを使用してド
モルガンの法則（Ｄｅｍｏｒｇａｎ’ｓ ｌａｗ）また
は他の論理法則によって教示される他の論理ゲートを形
成するために使用できることが知られている。
【００９９】
【発明の効果】論理ゲートを形成するためにここに提案
された本発明の方法および装置は小さな表面領域、改善
された短チャネル作用、および少ないチャネル長変動を
有する縦型トランシズタ論理および縦型回路を提供す
る。電流電極およびチャネル領域が基板から絶縁される
ためリーケージ電流が低減する。トランジスタ１０の長
さは図１に示される導電層１８の被着厚さＬによって制
御される。従って、本発明のトランジスタはリソグラフ
に依存せず、リソグラフで可能なものより小さく、かつ
より小さな変動で制御されるゲートおよびチャネル長を
有する。さらに、被着厚さＬおよび増大しない基板表面
積を使用してＰチャネル装置のアスペクト比およびデバ
イス特性を調整しＮチャネルのデバイス特性と整合させ
ることができる。
された本発明の方法および装置は小さな表面領域、改善
された短チャネル作用、および少ないチャネル長変動を
有する縦型トランシズタ論理および縦型回路を提供す
る。電流電極およびチャネル領域が基板から絶縁される
ためリーケージ電流が低減する。トランジスタ１０の長
さは図１に示される導電層１８の被着厚さＬによって制
御される。従って、本発明のトランジスタはリソグラフ
に依存せず、リソグラフで可能なものより小さく、かつ
より小さな変動で制御されるゲートおよびチャネル長を
有する。さらに、被着厚さＬおよび増大しない基板表面
積を使用してＰチャネル装置のアスペクト比およびデバ
イス特性を調整しＮチャネルのデバイス特性と整合させ
ることができる。
【０１００】本発明のトランジスタのデバイス幅は同じ
表面積の伝統的なプレーナトランジスタよりも大きい
が、それは円筒または円柱型トランジスタのチャネル幅
は該円筒の周囲の長さ（ｃｉｒｃｕｍｆｅｒｅｎｃｅ）
であるためである。該円筒（ｃｙｌｉｎｄｅｒ）は丸い
ことが要求されず、かつ三角、四角、長円形、正方形、
または他の幾何学的形状とすることが可能なことに注意
すべきである。より短いチャネル長およびより大きなチ
ャネル幅のため、本トランジスタ論理の電流伝達能力は
論理回路の表面積を増大することなく増大する。ほとん
どすべての場合において、基板の表面積は論理的な用途
については少なくなるであろう。
表面積の伝統的なプレーナトランジスタよりも大きい
が、それは円筒または円柱型トランジスタのチャネル幅
は該円筒の周囲の長さ（ｃｉｒｃｕｍｆｅｒｅｎｃｅ）
であるためである。該円筒（ｃｙｌｉｎｄｅｒ）は丸い
ことが要求されず、かつ三角、四角、長円形、正方形、
または他の幾何学的形状とすることが可能なことに注意
すべきである。より短いチャネル長およびより大きなチ
ャネル幅のため、本トランジスタ論理の電流伝達能力は
論理回路の表面積を増大することなく増大する。ほとん
どすべての場合において、基板の表面積は論理的な用途
については少なくなるであろう。
【０１０１】本発明のトランジスタおよびそれによって
得られるロジックは集積回路においてリソグラフ的に最
も小さな性能サイズのコンタクト内に形成される。さら
に、ロジックの形成は該ロジックが図１５〜１６のよう
に完全にセルフアラインされて形成されればたった一度
のフォトリソグラフ工程を要求するのみとすることがで
きる。各トランジスタが一度に１つずつ順次形成される
場合でもトランジスタのソース電極、ドレイン電極およ
びチャネル領域の形成に必要なすべてのものは１つのマ
スクでよい。拡散およびゲートのような、ここに開示さ
れたトランジスタの多くの特徴部分はセルフアラインす
ることができる。非対象ソースおよびドレイン電極が生
成されかつＬＤＤおよびハーフＬＤＤトランジスタが容
易に形成される。チャネル領域のバルク反転はサブミク
ロンのチャネル領域寸法に対して達成できる。ロー論理
のオフ電流、知られたクロストーク現象、および基板へ
の電流リーケージは多くの拡散が直列的に配置されかつ
基板から分離されるという事実のため最小化される。
得られるロジックは集積回路においてリソグラフ的に最
も小さな性能サイズのコンタクト内に形成される。さら
に、ロジックの形成は該ロジックが図１５〜１６のよう
に完全にセルフアラインされて形成されればたった一度
のフォトリソグラフ工程を要求するのみとすることがで
きる。各トランジスタが一度に１つずつ順次形成される
場合でもトランジスタのソース電極、ドレイン電極およ
びチャネル領域の形成に必要なすべてのものは１つのマ
スクでよい。拡散およびゲートのような、ここに開示さ
れたトランジスタの多くの特徴部分はセルフアラインす
ることができる。非対象ソースおよびドレイン電極が生
成されかつＬＤＤおよびハーフＬＤＤトランジスタが容
易に形成される。チャネル領域のバルク反転はサブミク
ロンのチャネル領域寸法に対して達成できる。ロー論理
のオフ電流、知られたクロストーク現象、および基板へ
の電流リーケージは多くの拡散が直列的に配置されかつ
基板から分離されるという事実のため最小化される。
【０１０２】本発明のトランジスタは論理ゲートにおい
て互いに物理的に接近して配置され、より大きなアスペ
クト比を有し、かつ数多くの多結晶シリコン、シリコン
および金属接合を避けるという事実のため、論理装置の
動作速度は増大する可能性を有している。
て互いに物理的に接近して配置され、より大きなアスペ
クト比を有し、かつ数多くの多結晶シリコン、シリコン
および金属接合を避けるという事実のため、論理装置の
動作速度は増大する可能性を有している。
【０１０３】いくつかの場合、本発明のトランジスタは
完全に使い尽くすまたは空乏化する（ｄｅｐｌｅｔｅ）
にはあまりにも大きすぎる開口に形成される。完全に空
乏化したトランジスタおよびバルク反転トランジスタは
有利でありかつもし小さなリソグラフ寸法が達成されれ
ばここに教示するトランジスタについて可能である。全
チャネル領域デプレッションまたはバルクチャネル反転
はまた改善された性能を達成するために大きな寸法のト
ランジスタについても望ましい。もし側壁コンタクトが
本発明のトランジスタのチャネル領域に作成されかつ該
側壁コンタクトが、デバイスの導電型に応じて、基板ま
たは電源に接続されれば、改善されたデプレッションが
達成できる。前記側壁コンタクトは非ゲート（ｎｏｎ−
ｇａｔｅｄ）側壁部分または部分的に囲まれたチャネル
領域を有するトランジスタチャネル領域を有する論理ゲ
ートについて可能である。ここに提案された部分的に囲
むゲート構造のため、チャネルコンタクトを作成できか
つデプレッションが改善される。
完全に使い尽くすまたは空乏化する（ｄｅｐｌｅｔｅ）
にはあまりにも大きすぎる開口に形成される。完全に空
乏化したトランジスタおよびバルク反転トランジスタは
有利でありかつもし小さなリソグラフ寸法が達成されれ
ばここに教示するトランジスタについて可能である。全
チャネル領域デプレッションまたはバルクチャネル反転
はまた改善された性能を達成するために大きな寸法のト
ランジスタについても望ましい。もし側壁コンタクトが
本発明のトランジスタのチャネル領域に作成されかつ該
側壁コンタクトが、デバイスの導電型に応じて、基板ま
たは電源に接続されれば、改善されたデプレッションが
達成できる。前記側壁コンタクトは非ゲート（ｎｏｎ−
ｇａｔｅｄ）側壁部分または部分的に囲まれたチャネル
領域を有するトランジスタチャネル領域を有する論理ゲ
ートについて可能である。ここに提案された部分的に囲
むゲート構造のため、チャネルコンタクトを作成できか
つデプレッションが改善される。
【０１０４】本発明が特定の実施例に関して図示されか
つ説明されたが、当業者にはこれ以外の変更および改善
をなすことができる。例えば、ＸＯＲゲート、トランス
ファゲート、トライステートバッファ、バッファ、ＯＲ
ゲート、ＡＮＤゲートおよび他の積層デジタル論理装置
または回路のような他の論理ゲートおよび回路装置を本
発明のプロセスおよびトランジスタによって作成でき
る。側壁誘電体形成のための種々の技術が存在しかつ種
々のスペーサ技術を本発明と組合わせて用いることがで
きる。種々のシリサイド化方法が存在する。本発明の装
置の多くの特徴部分が任意選択的にセルフアラインされ
あるいはセルフアラインされないようにすることができ
る。ＬＤＤなし、ハーフＬＤＤ、フルＬＤＤ、ダブルＬ
ＤＤおよびインサイチュー・グレーデッドＬＤＤ電極構
造のような、数多くのデバイス構造が可能である。窒化
ゲート酸化物を使用して側壁ゲート誘電体へのＲＩＥ
（反応性イオンエッチング）の損傷を低減することがで
きる。広範囲の論理構造およびデバイスのドーピングに
おける種々の差異のため種々のプロセス統合機構が可能
である。２入力ＮＡＮＤおよびＮＯＲゲートが特にここ
に述べられている。ここに教示される方法および装置は
２入力より多くの入力の論理ゲートを形成するために使
用できることが明らかである。従って、本発明はここに
示された特定の形態に限定されるものではなくかつ添付
の請求の範囲においてこの発明の精神および範囲から離
れることのないすべての変形をカバーするものと考えて
いることが理解されるべきである。
つ説明されたが、当業者にはこれ以外の変更および改善
をなすことができる。例えば、ＸＯＲゲート、トランス
ファゲート、トライステートバッファ、バッファ、ＯＲ
ゲート、ＡＮＤゲートおよび他の積層デジタル論理装置
または回路のような他の論理ゲートおよび回路装置を本
発明のプロセスおよびトランジスタによって作成でき
る。側壁誘電体形成のための種々の技術が存在しかつ種
々のスペーサ技術を本発明と組合わせて用いることがで
きる。種々のシリサイド化方法が存在する。本発明の装
置の多くの特徴部分が任意選択的にセルフアラインされ
あるいはセルフアラインされないようにすることができ
る。ＬＤＤなし、ハーフＬＤＤ、フルＬＤＤ、ダブルＬ
ＤＤおよびインサイチュー・グレーデッドＬＤＤ電極構
造のような、数多くのデバイス構造が可能である。窒化
ゲート酸化物を使用して側壁ゲート誘電体へのＲＩＥ
（反応性イオンエッチング）の損傷を低減することがで
きる。広範囲の論理構造およびデバイスのドーピングに
おける種々の差異のため種々のプロセス統合機構が可能
である。２入力ＮＡＮＤおよびＮＯＲゲートが特にここ
に述べられている。ここに教示される方法および装置は
２入力より多くの入力の論理ゲートを形成するために使
用できることが明らかである。従って、本発明はここに
示された特定の形態に限定されるものではなくかつ添付
の請求の範囲においてこの発明の精神および範囲から離
れることのないすべての変形をカバーするものと考えて
いることが理解されるべきである。
【図１】本発明に係わるトランジスタおよびその形成方
法を示す断面図である。
法を示す断面図である。
【図２】本発明に係わるトランジスタおよびその形成方
法を示す断面図である。
法を示す断面図である。
【図３】本発明に係わるトランジスタおよびその形成方
法を示す断面図である。
法を示す断面図である。
【図４】本発明に係わるトランジスタおよびその形成方
法を示す断面図である。
法を示す断面図である。
【図５】複数のゲートを有するトランジスタを形成する
ために図１の方法が使用される方法を示す頭部斜視図で
ある。
ために図１の方法が使用される方法を示す頭部斜視図で
ある。
【図６】本発明に係わるトランジスタのための側壁誘電
体形成の別の方法を示す断面図である。
体形成の別の方法を示す断面図である。
【図７】本発明に係わるトランジスタを使用したＭＯＳ
２入力ＮＯＲゲートおよびその形成方法を示す断面図で
ある。
２入力ＮＯＲゲートおよびその形成方法を示す断面図で
ある。
【図８】本発明に係わるトランジスタを使用したＭＯＳ
２入力ＮＯＲゲートおよびその形成方法を示す断面図で
ある。
２入力ＮＯＲゲートおよびその形成方法を示す断面図で
ある。
【図９】本発明に係わるトランジスタを使用したＭＯＳ
２入力ＮＯＲゲートおよびその形成方法を示す断面図で
ある。
２入力ＮＯＲゲートおよびその形成方法を示す断面図で
ある。
【図１０】本発明に係わるトランジスタを使用したＭＯ
Ｓ２入力ＮＯＲゲートおよびその形成方法を示す断面図
である。
Ｓ２入力ＮＯＲゲートおよびその形成方法を示す断面図
である。
【図１１】本発明に係わるトランジスタを使用したＭＯ
Ｓ２入力ＮＯＲゲートおよびその形成方法を示す断面図
である。
Ｓ２入力ＮＯＲゲートおよびその形成方法を示す断面図
である。
【図１２】本発明に係わるトランジスタを使用したＭＯ
Ｓ２入力ＮＯＲゲートおよびその形成方法を示す断面図
である。
Ｓ２入力ＮＯＲゲートおよびその形成方法を示す断面図
である。
【図１３】本発明に係わるトランジスタを使用したＭＯ
Ｓ２入力ＮＯＲゲートおよびその形成方法を示す断面図
である。
Ｓ２入力ＮＯＲゲートおよびその形成方法を示す断面図
である。
【図１４】本発明に係わるトランジスタを使用したＭＯ
Ｓ２入力ＮＯＲゲートおよびその形成方法を示す断面図
である。
Ｓ２入力ＮＯＲゲートおよびその形成方法を示す断面図
である。
【図１５】本発明に係わるトランジスタを使用したＣＭ
ＯＳインバータゲートおよびその形成方法を示す断面図
である。
ＯＳインバータゲートおよびその形成方法を示す断面図
である。
【図１６】本発明に係わるトランジスタを使用したＣＭ
ＯＳインバータゲートおよびその形成方法を示す断面図
である。
ＯＳインバータゲートおよびその形成方法を示す断面図
である。
【図１７】本発明に係わるトランジスタを使用したＣＭ
ＯＳインバータゲートおよびその形成方法を示す断面図
である。
ＯＳインバータゲートおよびその形成方法を示す断面図
である。
【図１８】本発明に係わるトランジスタを使用したＣＭ
ＯＳインバータゲートおよびその形成方法を示す断面図
である。
ＯＳインバータゲートおよびその形成方法を示す断面図
である。
【図１９】本発明に係わるトランジスタを使用したＣＭ
ＯＳインバータゲートおよびその形成方法を示す断面図
である。
ＯＳインバータゲートおよびその形成方法を示す断面図
である。
【図２０】本発明に係わるトランジスタを使用したＣＭ
ＯＳインバータゲートおよびその形成方法を示す断面図
である。
ＯＳインバータゲートおよびその形成方法を示す断面図
である。
【図２１】図２０のＣＭＯＳ反転ゲートを示す頭部斜視
図である。
図である。
【図２２】伝統的なＭＯＳ反転ゲートを示す概略的回路
図である。
図である。
【図２３】別の伝統的なＭＯＳ反転ゲートを示す回路図
である。
である。
【図２４】本発明に係わるＭＯＳ反転ゲートを示す断面
図である。
図である。
【図２５】伝統的なＭＯＳ ＮＯＲゲートを示す回路図
である。
である。
【図２６】本発明に係わるＭＯＳ ＮＯＲゲートを示す
断面図である。
断面図である。
【図２７】別の従来のＭＯＳ ＮＯＲゲートを示す回路
図である。
図である。
【図２８】本発明に係わる他のＭＯＳ ＮＯＲゲートを
示す断面図である。
示す断面図である。
【図２９】従来のＭＯＳ ＮＡＮＤゲートを示す回路図
である。
である。
【図３０】本発明に係わるＭＯＳ ＮＡＮＤゲートを示
す断面図である。
す断面図である。
【図３１】別の従来のＭＯＳ ＮＡＮＤゲートを示す電
気回路図である。
気回路図である。
【図３２】本発明に係わるＭＯＳ ＮＡＮＤゲートを示
す断面図である。
す断面図である。
【図３３】従来の抵抗プルアップＭＯＳ ＮＯＲゲート
を示す回路図である。
を示す回路図である。
【図３４】本発明に係わる抵抗プルアップＭＯＳ ＮＯ
Ｒゲートを示す断面図である。
Ｒゲートを示す断面図である。
【図３５】従来のＣＭＯＳ反転ゲートを示す回路図であ
る。
る。
【図３６】別の従来のＣＭＯＳ反転ゲートを示す回路図
である。
である。
【図３７】従来のＣＭＯＳ ＮＯＲゲートを示す回路図
である。
である。
【図３８】従来のＣＭＯＳ ＮＡＮＤゲートを示す回路
図である。
図である。
【図３９】本発明に係わるＮＯＲゲートまたはＮＡＮＤ
ゲートの形成に適した構造を示す断面図である。
ゲートの形成に適した構造を示す断面図である。
【図４０】従来のＣＭＯＳ ＮＯＲゲートを示す回路図
である。
である。
【図４１】従来のＣＭＯＳ ＮＡＮＤゲートを示す回路
図である。
図である。
【図４２】本発明に係わるＮＯＲゲートまたはＮＡＮＤ
ゲートの形成に適した構造を示す断面図である。
ゲートの形成に適した構造を示す断面図である。
１０ トランジスタ
１２ 基板
１４ 拡散
１８ ゲート導電層
２２ 側壁誘電体層
２８ 第１の電流電極領域
３０ チャネル領域
３４ 第２の電流電極領域
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 カルロス・エイ・マズーア
アメリカ合衆国テキサス州78739、オー
スチン、メドフィールド・コート
10910
(72)発明者 キース・イー・ウィテック
アメリカ合衆国テキサス州78704、オー
スチン、マンチャカ・ロード 3204
＃214
(56)参考文献 特開 昭62−118562（ＪＰ，Ａ)
特開 昭58−116770（ＪＰ，Ａ)
特開 平４−68565（ＪＰ，Ａ)
特許3325072（ＪＰ，Ｂ２)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 27/085 - 27/092
Claims (4)
- 【請求項１】 トランジスタ構造であって、 複数のＭの積層されたトランジスタであって、この場合
Ｍは整数であり、Ｍの積層されたトランジスタの各々
は、第１の誘電体層、 該第１の誘電体層の上に横たわるＮの制御電極であっ
て、この場合Ｎは整数であるもの、 前記Ｎの制御電極の上に横たわる第２の誘電体層、前記
第１の誘電体層および前記第２の誘電体層を通り単結晶
半導体領域および エピタキシャル半導体領域からなるグループから選択さ
れた半導体領域を露出する開口、 前記開口内にありかつベース層の上に横たわる第１のソ
ース／ドレイン電極、 前記開口内にありかつ前記第１のソース／ドレイン電極
の上に横たわるチャネル領域であって、前記Ｎの制御電
極の少なくとも１つはゲート誘電体を介して前記開口の
側壁部分を通って前記チャネル領域に動作可能に結合さ
れているもの、 前記チャネル領域の上に横たわる第２のソース／ドレイ
ン電極、 を有し、前記複数のＭの積層されたトランジスタは全て
お互いに動作可能に結合され、この場合Ｍの積層された
トランジスタの内の１つの下側のトランジスタの前記第
２のソース／ドレイン電極が前記Ｍの積層されたトラン
ジスタの内の１つの上側のトランジスタの前記第１のソ
ース／ドレイン電極に電気的に結合され、そして 前記トランジスタ構造は少なくとも１つの出力信号導体
を有し、該出力信号導体は前記Ｍの積層されたトランジ
スタの内の１つの前記第１のソース／ドレイン電極また
は前記第２のソース／ドレイン電極の少なくとも１つに
電気的に結合されている、ことを特徴とするトランジス
タ構造。 - 【請求項２】 論理装置であって、 最上部の面を有する基板、 複数のＮの階層順に積層されたトランジスタであって、
この場合Ｎは整数であり、その第１のトランジスタを除
き各々のトランジスタはすぐ下の階層のトランジスタの
上に横たわり、各々のトランジスタは、 第１のソース／ドレイン電極、チャネル領域および第２
のソース／ドレイン電極、および少なくとも１つの制御
電極を有し、前記第１のソース／ドレイン電極、前記チ
ャネル領域および前記第２のソース／ドレイン電極は開
口内でお互いに垂直に整列されており、より高い階層の
トランジスタの前記第１のソース／ドレイン電極はより
低い階層のトランジスタの前記第２のソース／ドレイン
電極の上に横たわりかつ電気的に結合されているもの、 前記複数の積層されたトランジスタ内で各々の制御電極
に結合されて前記チャネル領域を通って流れる電流を変
えるために前記トランジスタに制御電圧を提供する導電
層、そして Ｎの階層順に積層されたトランジスタ内の所定のソース
／ドレイン電極に結合された出力導体であって、前記ト
ランジスタの内の少なくとも１つは少なくとも２つの独
立した制御電極を有するもの、 を備えた前記トランジスタ、 を具備することを特徴とする論理装置。 - 【請求項３】 論理装置であって、 頭部面を有する基板、 第１の縦型トランジスタであって、該第１の縦型トラン
ジスタは電源、グランドおよび基準電圧からなるグルー
プから選択された電位を有する第１の導電領域に結合さ
れた第１のソース／ドレイン電極、該第１のソース／ド
レイン電極の上に横たわる第２のソース／ドレイン電極
および前記第１のソース／ドレイン電極と前記第２のソ
ース／ドレイン電極とを分離する第１のチャネル領域を
有し、前記第１のソース／ドレイン電極、前記チャネル
領域および前記第２のソース／ドレイン電極は全て第１
の開口内に含まれており、前記第１の縦型トランジスタ
はさらに第１の側部および第２の側部を有する第１のゲ
ート誘電体層を有し、前記第１の側部は前記チャネル領
域に当接しかつ前記第２の側部は第１のゲート電極の少
なくとも１つに当接し、前記第１のゲート誘電体層は前
記第１のチャネル領域と前記第１のゲート電極の内の少
なくとも１つを分離するもの、そして 前記第１の縦型トランジスタの上に横たわる第２の縦型
トランジスタであって、該第２の縦型トランジスタは前
記第１の縦型トランジスタの前記第２のソース／ドレイ
ン電極に結合された第３のソース／ドレイン電極、該第
３のソース／ドレイン電極の上に横たわり電源、グラン
ドおよび基準電圧からなるグループから選択された電位
を有する第２の導電領域に結合された第４のソース／ド
レイン電極、前記第３のソース／ドレイン電極および前
記第４のソース／ドレイン電極を分離する第２のチャネ
ル領域を有し、前記第２のチャネル領域、前記第３のソ
ース／ドレイン電極および前記第４のソース／ドレイン
電極の一部は全て前記第１の開口の上に横たわる第２の
開口内に含まれ、前記第２の縦型トランジスタはさらに
第１の側部および第２の側部を有する第２のゲート誘電
体層を有し、前記第１の側部は前記第２のチャネル領域
に当接しかつ前記第２の側部は第２のゲート電極の少な
くとも１つに当接し、前記第２のゲート誘電体層は前記
第２のチャネル領域と第２のゲート電極の内の少なくと
も１つを分離するもの、そして 前記第１および第２のトランジスタの間のある位置に結
合された出力導体層であって、該出力導体層は前記第１
および第２の縦型トランジスタから出力信号を提供し、
前記論理装置は前記出力導体層を介して提供される１つ
の論理出力および少なくとも２つの論理入力を有するも
の、 を具備することを特徴とする論理装置。 - 【請求項４】 論理装置であって、 第１のソース／ドレイン電極、第１のチャネル領域を介
して前記第１のソース／ドレイン電極の上に横たわる第
２のソース／ドレイン電極、および前記第１のソース／
ドレイン電極と前記第２のソース／ドレイン電極との間
の電流を制御する第１の制御電極を有する第１の縦型ト
ランジスタであって、前記第１のソース／ドレイン電極
および前記第２のソース／ドレイン電極は第１の開口内
に配置されているもの、そして 第３のソース／ドレイン電極、第２のチャネル領域を介
して前記第３のソース／ドレイン電極の上に横たわる第
４のソース／ドレイン電極および前記第３のソース／ド
レイン電極と前記第４のソース／ドレイン電極との間の
電流を制御する第２の制御電極を有する第２の縦型トラ
ンジスタであって、前記第４のソース／ドレイン電極は
第２の開口内で前記第３のソース／ドレイン電極の上に
横たわり、かつ前記第３のソース／ドレイン電極は前記
第１の縦型トランジスタの前記第２のソース／ドレイン
電極に電気的に結合されているもの、 を具備し、前記第１および第２の縦型トランジスタは電
気的に相互接続されて、少なくとも部分的に、前記論理
装置を形成し、前記論理装置はＡＮＤ，ＯＲ，ＮＡＮ
Ｄ，ＮＯＲおよびＸＯＲからなるグループから選択され
た所定の論理機能を達成することを特徴とする論理装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US844,088 | 1986-03-26 | ||
| US84408892A | 1992-03-02 | 1992-03-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0613623A JPH0613623A (ja) | 1994-01-21 |
| JP3422333B2 true JP3422333B2 (ja) | 2003-06-30 |
Family
ID=25291782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06309593A Expired - Fee Related JP3422333B2 (ja) | 1992-03-02 | 1993-02-26 | トランジスタ構造及び論理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5308782A (ja) |
| JP (1) | JP3422333B2 (ja) |
| KR (2) | KR100306095B1 (ja) |
Families Citing this family (358)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3202223B2 (ja) * | 1990-11-27 | 2001-08-27 | 日本電気株式会社 | トランジスタの製造方法 |
| US5398200A (en) * | 1992-03-02 | 1995-03-14 | Motorola, Inc. | Vertically formed semiconductor random access memory device |
| JPH0613548A (ja) * | 1992-03-30 | 1994-01-21 | Texas Instr Inc <Ti> | 集積回路抵抗とその製法 |
| US5364810A (en) * | 1992-07-28 | 1994-11-15 | Motorola, Inc. | Methods of forming a vertical field-effect transistor and a semiconductor memory cell |
| JP3403231B2 (ja) | 1993-05-12 | 2003-05-06 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5391505A (en) * | 1993-11-01 | 1995-02-21 | Lsi Logic Corporation | Active device constructed in opening formed in insulation layer and process for making same |
| US5455435A (en) * | 1993-11-09 | 1995-10-03 | United Microelectronics Corp. | Late programming mask ROM and process for producing the same |
| US5554870A (en) * | 1994-02-04 | 1996-09-10 | Motorola, Inc. | Integrated circuit having both vertical and horizontal devices and process for making the same |
| US5380681A (en) * | 1994-03-21 | 1995-01-10 | United Microelectronics Corporation | Three-dimensional multichip package and methods of fabricating |
| JP3745392B2 (ja) | 1994-05-26 | 2006-02-15 | 株式会社ルネサステクノロジ | 半導体装置 |
| US5670803A (en) * | 1995-02-08 | 1997-09-23 | International Business Machines Corporation | Three-dimensional SRAM trench structure and fabrication method therefor |
| US6433382B1 (en) | 1995-04-06 | 2002-08-13 | Motorola, Inc. | Split-gate vertically oriented EEPROM device and process |
| US5700727A (en) * | 1995-07-24 | 1997-12-23 | Micron Technology, Inc. | Method of forming a thin film transistor |
| US5668391A (en) * | 1995-08-02 | 1997-09-16 | Lg Semicon Co., Ltd. | Vertical thin film transistor |
| US5705409A (en) * | 1995-09-28 | 1998-01-06 | Motorola Inc. | Method for forming trench transistor structure |
| US5879971A (en) * | 1995-09-28 | 1999-03-09 | Motorola Inc. | Trench random access memory cell and method of formation |
| KR100200346B1 (ko) * | 1995-10-31 | 1999-07-01 | 윤종용 | 콘택층을 가지는 박막 트랜지스터 및 그 제조 방법 |
| US5683930A (en) * | 1995-12-06 | 1997-11-04 | Micron Technology Inc. | SRAM cell employing substantially vertically elongated pull-up resistors and methods of making, and resistor constructions and methods of making |
| US6209123B1 (en) | 1996-11-01 | 2001-03-27 | Motorola, Inc. | Methods of placing transistors in a circuit layout and semiconductor device with automatically placed transistors |
| US7800199B2 (en) * | 2003-06-24 | 2010-09-21 | Oh Choonsik | Semiconductor circuit |
| US8018058B2 (en) * | 2004-06-21 | 2011-09-13 | Besang Inc. | Semiconductor memory device |
| US7633162B2 (en) * | 2004-06-21 | 2009-12-15 | Sang-Yun Lee | Electronic circuit with embedded memory |
| US7470598B2 (en) * | 2004-06-21 | 2008-12-30 | Sang-Yun Lee | Semiconductor layer structure and method of making the same |
| US20050280155A1 (en) * | 2004-06-21 | 2005-12-22 | Sang-Yun Lee | Semiconductor bonding and layer transfer method |
| US8058142B2 (en) | 1996-11-04 | 2011-11-15 | Besang Inc. | Bonded semiconductor structure and method of making the same |
| US5889293A (en) * | 1997-04-04 | 1999-03-30 | International Business Machines Corporation | Electrical contact to buried SOI structures |
| DE19727436C1 (de) * | 1997-06-27 | 1998-10-01 | Siemens Ag | DRAM-Zellenanordnung mit dynamischen selbstverstärkenden Speicherzellen und Verfahren zu deren Herstellung |
| US6150687A (en) | 1997-07-08 | 2000-11-21 | Micron Technology, Inc. | Memory cell having a vertical transistor with buried source/drain and dual gates |
| US5886382A (en) * | 1997-07-18 | 1999-03-23 | Motorola, Inc. | Trench transistor structure comprising at least two vertical transistors |
| US5907170A (en) * | 1997-10-06 | 1999-05-25 | Micron Technology, Inc. | Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor |
| US6066869A (en) * | 1997-10-06 | 2000-05-23 | Micron Technology, Inc. | Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor |
| US6528837B2 (en) | 1997-10-06 | 2003-03-04 | Micron Technology, Inc. | Circuit and method for an open bit line memory cell with a vertical transistor and trench plate trench capacitor |
| US5914511A (en) * | 1997-10-06 | 1999-06-22 | Micron Technology, Inc. | Circuit and method for a folded bit line memory using trench plate capacitor cells with body bias contacts |
| US6025225A (en) * | 1998-01-22 | 2000-02-15 | Micron Technology, Inc. | Circuits with a trench capacitor having micro-roughened semiconductor surfaces and methods for forming the same |
| US6242775B1 (en) | 1998-02-24 | 2001-06-05 | Micron Technology, Inc. | Circuits and methods using vertical complementary transistors |
| US6246083B1 (en) * | 1998-02-24 | 2001-06-12 | Micron Technology, Inc. | Vertical gain cell and array for a dynamic random access memory |
| US5963469A (en) | 1998-02-24 | 1999-10-05 | Micron Technology, Inc. | Vertical bipolar read access for low voltage memory cell |
| US6304483B1 (en) | 1998-02-24 | 2001-10-16 | Micron Technology, Inc. | Circuits and methods for a static random access memory using vertical transistors |
| US6124729A (en) | 1998-02-27 | 2000-09-26 | Micron Technology, Inc. | Field programmable logic arrays with vertical transistors |
| US6208164B1 (en) | 1998-08-04 | 2001-03-27 | Micron Technology, Inc. | Programmable logic array with vertical transistors |
| US6197641B1 (en) * | 1998-08-28 | 2001-03-06 | Lucent Technologies Inc. | Process for fabricating vertical transistors |
| US6104068A (en) * | 1998-09-01 | 2000-08-15 | Micron Technology, Inc. | Structure and method for improved signal processing |
| KR100282487B1 (ko) | 1998-10-19 | 2001-02-15 | 윤종용 | 고유전 다층막을 이용한 셀 캐패시터 및 그 제조 방법 |
| US6114226A (en) * | 1999-02-08 | 2000-09-05 | United Microelectronics Corp | Method of manufacturing electrostatic discharge protective circuit |
| JP2001044279A (ja) * | 1999-07-12 | 2001-02-16 | Motorola Inc | 三次元多層半導体回路 |
| KR100366617B1 (ko) * | 2000-03-13 | 2003-01-09 | 삼성전자 주식회사 | 자기 정렬 콘택홀 제조 방법 |
| EP1158583A1 (en) | 2000-05-23 | 2001-11-28 | STMicroelectronics S.r.l. | Low on-resistance LDMOS |
| US6458646B1 (en) * | 2000-06-30 | 2002-10-01 | International Business Machines Corporation | Asymmetric gates for high density DRAM |
| US6426259B1 (en) * | 2000-11-15 | 2002-07-30 | Advanced Micro Devices, Inc. | Vertical field effect transistor with metal oxide as sidewall gate insulator |
| US6599789B1 (en) | 2000-11-15 | 2003-07-29 | Micron Technology, Inc. | Method of forming a field effect transistor |
| US6440800B1 (en) | 2001-01-26 | 2002-08-27 | Chartered Semiconductor Manufacturing Ltd. | Method to form a vertical transistor by selective epitaxial growth and delta doped silicon layers |
| US7176109B2 (en) * | 2001-03-23 | 2007-02-13 | Micron Technology, Inc. | Method for forming raised structures by controlled selective epitaxial growth of facet using spacer |
| US6461900B1 (en) * | 2001-10-18 | 2002-10-08 | Chartered Semiconductor Manufacturing Ltd. | Method to form a self-aligned CMOS inverter using vertical device integration |
| US7071043B2 (en) * | 2002-08-15 | 2006-07-04 | Micron Technology, Inc. | Methods of forming a field effect transistor having source/drain material over insulative material |
| DE10250868B8 (de) * | 2002-10-31 | 2008-06-26 | Qimonda Ag | Vertikal integrierter Feldeffekttransistor, Feldeffekttransistor-Anordnung und Verfahren zum Herstellen eines vertikal integrierten Feldeffekttransistors |
| US20100133695A1 (en) * | 2003-01-12 | 2010-06-03 | Sang-Yun Lee | Electronic circuit with embedded memory |
| US7799675B2 (en) * | 2003-06-24 | 2010-09-21 | Sang-Yun Lee | Bonded semiconductor structure and method of fabricating the same |
| US6919250B2 (en) * | 2003-05-21 | 2005-07-19 | Advanced Micro Devices, Inc. | Multiple-gate MOS device and method for making the same |
| US7863748B2 (en) * | 2003-06-24 | 2011-01-04 | Oh Choonsik | Semiconductor circuit and method of fabricating the same |
| US8471263B2 (en) * | 2003-06-24 | 2013-06-25 | Sang-Yun Lee | Information storage system which includes a bonded semiconductor structure |
| US20100190334A1 (en) * | 2003-06-24 | 2010-07-29 | Sang-Yun Lee | Three-dimensional semiconductor structure and method of manufacturing the same |
| US7867822B2 (en) | 2003-06-24 | 2011-01-11 | Sang-Yun Lee | Semiconductor memory device |
| US8071438B2 (en) * | 2003-06-24 | 2011-12-06 | Besang Inc. | Semiconductor circuit |
| US7632738B2 (en) * | 2003-06-24 | 2009-12-15 | Sang-Yun Lee | Wafer bonding method |
| KR100746220B1 (ko) * | 2004-01-12 | 2007-08-03 | 삼성전자주식회사 | 적층된 노드 콘택 구조체들과 적층된 박막 트랜지스터들을채택하는 반도체 집적회로들 및 그 제조방법들 |
| US7315466B2 (en) | 2004-08-04 | 2008-01-01 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method for arranging and manufacturing the same |
| US7335583B2 (en) * | 2004-09-30 | 2008-02-26 | Intel Corporation | Isolating semiconductor device structures |
| JP4325571B2 (ja) * | 2005-02-28 | 2009-09-02 | 株式会社日立製作所 | 電子装置の製造方法 |
| JP2006261421A (ja) * | 2005-03-17 | 2006-09-28 | Toshiba Corp | 半導体装置 |
| US8367524B2 (en) * | 2005-03-29 | 2013-02-05 | Sang-Yun Lee | Three-dimensional integrated circuit structure |
| US20110143506A1 (en) * | 2009-12-10 | 2011-06-16 | Sang-Yun Lee | Method for fabricating a semiconductor memory device |
| US8455978B2 (en) | 2010-05-27 | 2013-06-04 | Sang-Yun Lee | Semiconductor circuit structure and method of making the same |
| KR100663360B1 (ko) * | 2005-04-20 | 2007-01-02 | 삼성전자주식회사 | 박막 트랜지스터를 갖는 반도체 소자들 및 그 제조방법들 |
| US20090224330A1 (en) * | 2005-07-28 | 2009-09-10 | Hong Chang Min | Semiconductor Memory Device and Method for Arranging and Manufacturing the Same |
| US7978561B2 (en) * | 2005-07-28 | 2011-07-12 | Samsung Electronics Co., Ltd. | Semiconductor memory devices having vertically-stacked transistors therein |
| KR100625124B1 (ko) * | 2005-08-30 | 2006-09-15 | 삼성전자주식회사 | 스택형 반도체 장치의 제조 방법 |
| US7968394B2 (en) | 2005-12-16 | 2011-06-28 | Freescale Semiconductor, Inc. | Transistor with immersed contacts and methods of forming thereof |
| JP2007250652A (ja) * | 2006-03-14 | 2007-09-27 | Sharp Corp | 半導体装置 |
| JP5016832B2 (ja) | 2006-03-27 | 2012-09-05 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| KR100772935B1 (ko) * | 2006-08-07 | 2007-11-02 | 삼성전자주식회사 | 트랜지스터 및 그 제조 방법 |
| JP5248819B2 (ja) * | 2006-08-07 | 2013-07-31 | 三星電子株式会社 | トランジスタ及びその製造方法 |
| US8004043B2 (en) | 2006-12-19 | 2011-08-23 | Intel Corporation | Logic circuits using carbon nanotube transistors |
| JP5118347B2 (ja) * | 2007-01-05 | 2013-01-16 | 株式会社東芝 | 半導体装置 |
| JP4945248B2 (ja) * | 2007-01-05 | 2012-06-06 | 株式会社東芝 | メモリシステム、半導体記憶装置及びその駆動方法 |
| JP2008172164A (ja) * | 2007-01-15 | 2008-07-24 | Toshiba Corp | 半導体装置 |
| JP2008192708A (ja) * | 2007-02-01 | 2008-08-21 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
| JP5122212B2 (ja) * | 2007-08-02 | 2013-01-16 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
| JP2009094364A (ja) * | 2007-10-10 | 2009-04-30 | Toshiba Corp | 半導体装置及びその製造方法 |
| US8183628B2 (en) | 2007-10-29 | 2012-05-22 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor structure and method of fabricating the semiconductor structure |
| US8896056B2 (en) * | 2007-12-05 | 2014-11-25 | Unisantis Electronics Singapore Pte Ltd. | Surrounding gate transistor semiconductor device |
| US8598650B2 (en) | 2008-01-29 | 2013-12-03 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method therefor |
| US8154086B2 (en) * | 2008-01-29 | 2012-04-10 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor surround gate SRAM storage device |
| JP5317343B2 (ja) | 2009-04-28 | 2013-10-16 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置及びその製造方法 |
| KR100958798B1 (ko) * | 2008-04-04 | 2010-05-24 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
| US7867831B2 (en) * | 2008-05-28 | 2011-01-11 | Hynix Semiconductor Inc. | Manufacturing method of flash memory device comprising gate columns penetrating through a cell stack |
| US7839177B1 (en) * | 2008-11-07 | 2010-11-23 | Altera Corporation | Techniques for phase detection with fast reset |
| KR101495806B1 (ko) * | 2008-12-24 | 2015-02-26 | 삼성전자주식회사 | 비휘발성 기억 소자 |
| JP2010177652A (ja) * | 2009-02-02 | 2010-08-12 | Toshiba Corp | 半導体装置の製造方法 |
| US8405420B2 (en) | 2009-04-14 | 2013-03-26 | Monolithic 3D Inc. | System comprising a semiconductor device and structure |
| US8395191B2 (en) | 2009-10-12 | 2013-03-12 | Monolithic 3D Inc. | Semiconductor device and structure |
| US9577642B2 (en) | 2009-04-14 | 2017-02-21 | Monolithic 3D Inc. | Method to form a 3D semiconductor device |
| US8058137B1 (en) | 2009-04-14 | 2011-11-15 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US8378715B2 (en) | 2009-04-14 | 2013-02-19 | Monolithic 3D Inc. | Method to construct systems |
| US9711407B2 (en) | 2009-04-14 | 2017-07-18 | Monolithic 3D Inc. | Method of manufacturing a three dimensional integrated circuit by transfer of a mono-crystalline layer |
| US8362482B2 (en) | 2009-04-14 | 2013-01-29 | Monolithic 3D Inc. | Semiconductor device and structure |
| US8362800B2 (en) | 2010-10-13 | 2013-01-29 | Monolithic 3D Inc. | 3D semiconductor device including field repairable logics |
| US8384426B2 (en) | 2009-04-14 | 2013-02-26 | Monolithic 3D Inc. | Semiconductor device and structure |
| US8427200B2 (en) | 2009-04-14 | 2013-04-23 | Monolithic 3D Inc. | 3D semiconductor device |
| US9509313B2 (en) | 2009-04-14 | 2016-11-29 | Monolithic 3D Inc. | 3D semiconductor device |
| US8754533B2 (en) | 2009-04-14 | 2014-06-17 | Monolithic 3D Inc. | Monolithic three-dimensional semiconductor device and structure |
| US8373439B2 (en) | 2009-04-14 | 2013-02-12 | Monolithic 3D Inc. | 3D semiconductor device |
| US8669778B1 (en) | 2009-04-14 | 2014-03-11 | Monolithic 3D Inc. | Method for design and manufacturing of a 3D semiconductor device |
| US7986042B2 (en) | 2009-04-14 | 2011-07-26 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| JP2011066109A (ja) * | 2009-09-16 | 2011-03-31 | Unisantis Electronics Japan Ltd | 半導体記憶装置 |
| JP5356970B2 (ja) * | 2009-10-01 | 2013-12-04 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
| US10354995B2 (en) | 2009-10-12 | 2019-07-16 | Monolithic 3D Inc. | Semiconductor memory device and structure |
| US8742476B1 (en) | 2012-11-27 | 2014-06-03 | Monolithic 3D Inc. | Semiconductor device and structure |
| US10366970B2 (en) | 2009-10-12 | 2019-07-30 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10388863B2 (en) | 2009-10-12 | 2019-08-20 | Monolithic 3D Inc. | 3D memory device and structure |
| US10910364B2 (en) | 2009-10-12 | 2021-02-02 | Monolitaic 3D Inc. | 3D semiconductor device |
| US12027518B1 (en) | 2009-10-12 | 2024-07-02 | Monolithic 3D Inc. | 3D semiconductor devices and structures with metal layers |
| US8450804B2 (en) | 2011-03-06 | 2013-05-28 | Monolithic 3D Inc. | Semiconductor device and structure for heat removal |
| US8294159B2 (en) | 2009-10-12 | 2012-10-23 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US10043781B2 (en) | 2009-10-12 | 2018-08-07 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US8476145B2 (en) | 2010-10-13 | 2013-07-02 | Monolithic 3D Inc. | Method of fabricating a semiconductor device and structure |
| US9099424B1 (en) | 2012-08-10 | 2015-08-04 | Monolithic 3D Inc. | Semiconductor system, device and structure with heat removal |
| US11984445B2 (en) | 2009-10-12 | 2024-05-14 | Monolithic 3D Inc. | 3D semiconductor devices and structures with metal layers |
| US8536023B2 (en) | 2010-11-22 | 2013-09-17 | Monolithic 3D Inc. | Method of manufacturing a semiconductor device and structure |
| US10157909B2 (en) | 2009-10-12 | 2018-12-18 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US8581349B1 (en) | 2011-05-02 | 2013-11-12 | Monolithic 3D Inc. | 3D memory semiconductor device and structure |
| US11374118B2 (en) | 2009-10-12 | 2022-06-28 | Monolithic 3D Inc. | Method to form a 3D integrated circuit |
| US11018133B2 (en) | 2009-10-12 | 2021-05-25 | Monolithic 3D Inc. | 3D integrated circuit |
| US8395216B2 (en) * | 2009-10-16 | 2013-03-12 | Texas Instruments Incorporated | Method for using hybrid orientation technology (HOT) in conjunction with selective epitaxy to form semiconductor devices with regions of different electron and hole mobilities and related apparatus |
| JP5457801B2 (ja) * | 2009-11-18 | 2014-04-02 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US8461035B1 (en) | 2010-09-30 | 2013-06-11 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US9099526B2 (en) | 2010-02-16 | 2015-08-04 | Monolithic 3D Inc. | Integrated circuit device and structure |
| US8492886B2 (en) | 2010-02-16 | 2013-07-23 | Monolithic 3D Inc | 3D integrated circuit with logic |
| US8373230B1 (en) | 2010-10-13 | 2013-02-12 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US8541819B1 (en) | 2010-12-09 | 2013-09-24 | Monolithic 3D Inc. | Semiconductor device and structure |
| US8026521B1 (en) | 2010-10-11 | 2011-09-27 | Monolithic 3D Inc. | Semiconductor device and structure |
| KR101211442B1 (ko) * | 2010-03-08 | 2012-12-12 | 유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드 | 고체 촬상 장치 |
| US8487357B2 (en) | 2010-03-12 | 2013-07-16 | Unisantis Electronics Singapore Pte Ltd. | Solid state imaging device having high sensitivity and high pixel density |
| US8723335B2 (en) | 2010-05-20 | 2014-05-13 | Sang-Yun Lee | Semiconductor circuit structure and method of forming the same using a capping layer |
| JP5066590B2 (ja) | 2010-06-09 | 2012-11-07 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置とその製造方法 |
| JP5087655B2 (ja) | 2010-06-15 | 2012-12-05 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置及びその製造方法 |
| KR20120003351A (ko) | 2010-07-02 | 2012-01-10 | 삼성전자주식회사 | 3차원 비휘발성 메모리 장치 및 그 동작방법 |
| US8901613B2 (en) | 2011-03-06 | 2014-12-02 | Monolithic 3D Inc. | Semiconductor device and structure for heat removal |
| US10217667B2 (en) | 2011-06-28 | 2019-02-26 | Monolithic 3D Inc. | 3D semiconductor device, fabrication method and system |
| US9219005B2 (en) | 2011-06-28 | 2015-12-22 | Monolithic 3D Inc. | Semiconductor system and device |
| US9953925B2 (en) | 2011-06-28 | 2018-04-24 | Monolithic 3D Inc. | Semiconductor system and device |
| US8642416B2 (en) | 2010-07-30 | 2014-02-04 | Monolithic 3D Inc. | Method of forming three dimensional integrated circuit devices using layer transfer technique |
| KR101763420B1 (ko) | 2010-09-16 | 2017-08-01 | 삼성전자주식회사 | 3차원 반도체 기억 소자 및 그 제조 방법 |
| KR101825539B1 (ko) * | 2010-10-05 | 2018-03-22 | 삼성전자주식회사 | 3차원 반도체 장치 및 그 제조 방법 |
| US8163581B1 (en) | 2010-10-13 | 2012-04-24 | Monolith IC 3D | Semiconductor and optoelectronic devices |
| US10497713B2 (en) | 2010-11-18 | 2019-12-03 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11482440B2 (en) | 2010-12-16 | 2022-10-25 | Monolithic 3D Inc. | 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits |
| US8273610B2 (en) | 2010-11-18 | 2012-09-25 | Monolithic 3D Inc. | Method of constructing a semiconductor device and structure |
| US11024673B1 (en) | 2010-10-11 | 2021-06-01 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11158674B2 (en) | 2010-10-11 | 2021-10-26 | Monolithic 3D Inc. | Method to produce a 3D semiconductor device and structure |
| US11315980B1 (en) | 2010-10-11 | 2022-04-26 | Monolithic 3D Inc. | 3D semiconductor device and structure with transistors |
| US11257867B1 (en) | 2010-10-11 | 2022-02-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with oxide bonds |
| US8114757B1 (en) | 2010-10-11 | 2012-02-14 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11469271B2 (en) | 2010-10-11 | 2022-10-11 | Monolithic 3D Inc. | Method to produce 3D semiconductor devices and structures with memory |
| US10290682B2 (en) | 2010-10-11 | 2019-05-14 | Monolithic 3D Inc. | 3D IC semiconductor device and structure with stacked memory |
| US11600667B1 (en) | 2010-10-11 | 2023-03-07 | Monolithic 3D Inc. | Method to produce 3D semiconductor devices and structures with memory |
| US11018191B1 (en) | 2010-10-11 | 2021-05-25 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11227897B2 (en) | 2010-10-11 | 2022-01-18 | Monolithic 3D Inc. | Method for producing a 3D semiconductor memory device and structure |
| US10896931B1 (en) | 2010-10-11 | 2021-01-19 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11404466B2 (en) | 2010-10-13 | 2022-08-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
| US11164898B2 (en) | 2010-10-13 | 2021-11-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
| US11063071B1 (en) | 2010-10-13 | 2021-07-13 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with waveguides |
| US8379458B1 (en) | 2010-10-13 | 2013-02-19 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11605663B2 (en) | 2010-10-13 | 2023-03-14 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US12094892B2 (en) | 2010-10-13 | 2024-09-17 | Monolithic 3D Inc. | 3D micro display device and structure |
| US11694922B2 (en) | 2010-10-13 | 2023-07-04 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US10679977B2 (en) | 2010-10-13 | 2020-06-09 | Monolithic 3D Inc. | 3D microdisplay device and structure |
| US11869915B2 (en) | 2010-10-13 | 2024-01-09 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US12080743B2 (en) | 2010-10-13 | 2024-09-03 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US11133344B2 (en) | 2010-10-13 | 2021-09-28 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
| US10833108B2 (en) | 2010-10-13 | 2020-11-10 | Monolithic 3D Inc. | 3D microdisplay device and structure |
| US10978501B1 (en) | 2010-10-13 | 2021-04-13 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with waveguides |
| US11437368B2 (en) | 2010-10-13 | 2022-09-06 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US10998374B1 (en) | 2010-10-13 | 2021-05-04 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
| US11984438B2 (en) | 2010-10-13 | 2024-05-14 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US11043523B1 (en) | 2010-10-13 | 2021-06-22 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
| US11163112B2 (en) | 2010-10-13 | 2021-11-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with electromagnetic modulators |
| US11855114B2 (en) | 2010-10-13 | 2023-12-26 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US11929372B2 (en) | 2010-10-13 | 2024-03-12 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US10943934B2 (en) | 2010-10-13 | 2021-03-09 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
| US11327227B2 (en) | 2010-10-13 | 2022-05-10 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with electromagnetic modulators |
| US9197804B1 (en) | 2011-10-14 | 2015-11-24 | Monolithic 3D Inc. | Semiconductor and optoelectronic devices |
| US11855100B2 (en) | 2010-10-13 | 2023-12-26 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US12033884B2 (en) | 2010-11-18 | 2024-07-09 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US11031275B2 (en) | 2010-11-18 | 2021-06-08 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
| US11094576B1 (en) | 2010-11-18 | 2021-08-17 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
| US11615977B2 (en) | 2010-11-18 | 2023-03-28 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11443971B2 (en) | 2010-11-18 | 2022-09-13 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
| US11018042B1 (en) | 2010-11-18 | 2021-05-25 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11804396B2 (en) | 2010-11-18 | 2023-10-31 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US11923230B1 (en) | 2010-11-18 | 2024-03-05 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US11482439B2 (en) | 2010-11-18 | 2022-10-25 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors |
| US11211279B2 (en) | 2010-11-18 | 2021-12-28 | Monolithic 3D Inc. | Method for processing a 3D integrated circuit and structure |
| US11355381B2 (en) | 2010-11-18 | 2022-06-07 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11784082B2 (en) | 2010-11-18 | 2023-10-10 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US12100611B2 (en) | 2010-11-18 | 2024-09-24 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US11164770B1 (en) | 2010-11-18 | 2021-11-02 | Monolithic 3D Inc. | Method for producing a 3D semiconductor memory device and structure |
| US11901210B2 (en) | 2010-11-18 | 2024-02-13 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
| US11482438B2 (en) | 2010-11-18 | 2022-10-25 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
| US11355380B2 (en) | 2010-11-18 | 2022-06-07 | Monolithic 3D Inc. | Methods for producing 3D semiconductor memory device and structure utilizing alignment marks |
| US11854857B1 (en) | 2010-11-18 | 2023-12-26 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US12068187B2 (en) | 2010-11-18 | 2024-08-20 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding and DRAM memory cells |
| US11121021B2 (en) | 2010-11-18 | 2021-09-14 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11495484B2 (en) | 2010-11-18 | 2022-11-08 | Monolithic 3D Inc. | 3D semiconductor devices and structures with at least two single-crystal layers |
| US11004719B1 (en) | 2010-11-18 | 2021-05-11 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
| US11862503B2 (en) | 2010-11-18 | 2024-01-02 | Monolithic 3D Inc. | Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US11521888B2 (en) | 2010-11-18 | 2022-12-06 | Monolithic 3D Inc. | 3D semiconductor device and structure with high-k metal gate transistors |
| US11508605B2 (en) | 2010-11-18 | 2022-11-22 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11107721B2 (en) | 2010-11-18 | 2021-08-31 | Monolithic 3D Inc. | 3D semiconductor device and structure with NAND logic |
| US11735462B2 (en) | 2010-11-18 | 2023-08-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with single-crystal layers |
| US11569117B2 (en) | 2010-11-18 | 2023-01-31 | Monolithic 3D Inc. | 3D semiconductor device and structure with single-crystal layers |
| US11610802B2 (en) | 2010-11-18 | 2023-03-21 | Monolithic 3D Inc. | Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes |
| US8975670B2 (en) | 2011-03-06 | 2015-03-10 | Monolithic 3D Inc. | Semiconductor device and structure for heat removal |
| US8742490B2 (en) * | 2011-05-02 | 2014-06-03 | Monolithic Power Systems, Inc. | Vertical power transistor die packages and associated methods of manufacturing |
| US10388568B2 (en) | 2011-06-28 | 2019-08-20 | Monolithic 3D Inc. | 3D semiconductor device and system |
| US8609492B2 (en) * | 2011-07-27 | 2013-12-17 | Micron Technology, Inc. | Vertical memory cell |
| US8969154B2 (en) | 2011-08-23 | 2015-03-03 | Micron Technology, Inc. | Methods for fabricating semiconductor device structures and arrays of vertical transistor devices |
| US8564034B2 (en) | 2011-09-08 | 2013-10-22 | Unisantis Electronics Singapore Pte. Ltd. | Solid-state imaging device |
| US8669601B2 (en) | 2011-09-15 | 2014-03-11 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing semiconductor device and semiconductor device having pillar-shaped semiconductor |
| US8687399B2 (en) | 2011-10-02 | 2014-04-01 | Monolithic 3D Inc. | Semiconductor device and structure |
| US9029173B2 (en) | 2011-10-18 | 2015-05-12 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US8772175B2 (en) | 2011-12-19 | 2014-07-08 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US8916478B2 (en) | 2011-12-19 | 2014-12-23 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US8748938B2 (en) | 2012-02-20 | 2014-06-10 | Unisantis Electronics Singapore Pte. Ltd. | Solid-state imaging device |
| US9312257B2 (en) * | 2012-02-29 | 2016-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9000557B2 (en) | 2012-03-17 | 2015-04-07 | Zvi Or-Bach | Semiconductor device and structure |
| US11616004B1 (en) | 2012-04-09 | 2023-03-28 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11694944B1 (en) | 2012-04-09 | 2023-07-04 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11735501B1 (en) | 2012-04-09 | 2023-08-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11476181B1 (en) | 2012-04-09 | 2022-10-18 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11088050B2 (en) | 2012-04-09 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device with isolation layers |
| US11594473B2 (en) | 2012-04-09 | 2023-02-28 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11881443B2 (en) | 2012-04-09 | 2024-01-23 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US10600888B2 (en) | 2012-04-09 | 2020-03-24 | Monolithic 3D Inc. | 3D semiconductor device |
| US8557632B1 (en) | 2012-04-09 | 2013-10-15 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US11164811B2 (en) | 2012-04-09 | 2021-11-02 | Monolithic 3D Inc. | 3D semiconductor device with isolation layers and oxide-to-oxide bonding |
| US11410912B2 (en) | 2012-04-09 | 2022-08-09 | Monolithic 3D Inc. | 3D semiconductor device with vias and isolation layers |
| US9076879B2 (en) * | 2012-09-11 | 2015-07-07 | Samsung Electronics Co., Ltd. | Three-dimensional semiconductor memory device and method for fabricating the same |
| KR102031179B1 (ko) * | 2012-09-11 | 2019-11-08 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 및 그 제조 방법 |
| US8686428B1 (en) | 2012-11-16 | 2014-04-01 | Monolithic 3D Inc. | Semiconductor device and structure |
| US8574929B1 (en) | 2012-11-16 | 2013-11-05 | Monolithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US11967583B2 (en) | 2012-12-22 | 2024-04-23 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11309292B2 (en) | 2012-12-22 | 2022-04-19 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11916045B2 (en) | 2012-12-22 | 2024-02-27 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US8674470B1 (en) | 2012-12-22 | 2014-03-18 | Monolithic 3D Inc. | Semiconductor device and structure |
| US12051674B2 (en) | 2012-12-22 | 2024-07-30 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11961827B1 (en) | 2012-12-22 | 2024-04-16 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11784169B2 (en) | 2012-12-22 | 2023-10-10 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11063024B1 (en) | 2012-12-22 | 2021-07-13 | Monlithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US11018116B2 (en) | 2012-12-22 | 2021-05-25 | Monolithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US11217565B2 (en) | 2012-12-22 | 2022-01-04 | Monolithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US10600657B2 (en) | 2012-12-29 | 2020-03-24 | Monolithic 3D Inc | 3D semiconductor device and structure |
| US9385058B1 (en) | 2012-12-29 | 2016-07-05 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11430668B2 (en) | 2012-12-29 | 2022-08-30 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US11177140B2 (en) | 2012-12-29 | 2021-11-16 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10903089B1 (en) | 2012-12-29 | 2021-01-26 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10115663B2 (en) | 2012-12-29 | 2018-10-30 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11087995B1 (en) | 2012-12-29 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10651054B2 (en) | 2012-12-29 | 2020-05-12 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10892169B2 (en) | 2012-12-29 | 2021-01-12 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11430667B2 (en) | 2012-12-29 | 2022-08-30 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US11004694B1 (en) | 2012-12-29 | 2021-05-11 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US9871034B1 (en) | 2012-12-29 | 2018-01-16 | Monolithic 3D Inc. | Semiconductor device and structure |
| US8902663B1 (en) | 2013-03-11 | 2014-12-02 | Monolithic 3D Inc. | Method of maintaining a memory state |
| US10325651B2 (en) | 2013-03-11 | 2019-06-18 | Monolithic 3D Inc. | 3D semiconductor device with stacked memory |
| US11869965B2 (en) | 2013-03-11 | 2024-01-09 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and memory cells |
| US12094965B2 (en) | 2013-03-11 | 2024-09-17 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and memory cells |
| US11935949B1 (en) | 2013-03-11 | 2024-03-19 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and memory cells |
| US12100646B2 (en) | 2013-03-12 | 2024-09-24 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11088130B2 (en) | 2014-01-28 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11398569B2 (en) | 2013-03-12 | 2022-07-26 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11923374B2 (en) | 2013-03-12 | 2024-03-05 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US10840239B2 (en) | 2014-08-26 | 2020-11-17 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US8994404B1 (en) | 2013-03-12 | 2015-03-31 | Monolithic 3D Inc. | Semiconductor device and structure |
| US9117749B1 (en) | 2013-03-15 | 2015-08-25 | Monolithic 3D Inc. | Semiconductor device and structure |
| US10224279B2 (en) | 2013-03-15 | 2019-03-05 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11720736B2 (en) | 2013-04-15 | 2023-08-08 | Monolithic 3D Inc. | Automation methods for 3D integrated circuits and devices |
| US11341309B1 (en) | 2013-04-15 | 2022-05-24 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11574109B1 (en) | 2013-04-15 | 2023-02-07 | Monolithic 3D Inc | Automation methods for 3D integrated circuits and devices |
| US11487928B2 (en) | 2013-04-15 | 2022-11-01 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US9021414B1 (en) | 2013-04-15 | 2015-04-28 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11270055B1 (en) | 2013-04-15 | 2022-03-08 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11030371B2 (en) | 2013-04-15 | 2021-06-08 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US9236122B2 (en) * | 2013-07-31 | 2016-01-12 | Sandisk 3D Llc | Shared-gate vertical-TFT for vertical bit line array |
| KR102154784B1 (ko) * | 2013-10-10 | 2020-09-11 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
| US12094829B2 (en) | 2014-01-28 | 2024-09-17 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10297586B2 (en) | 2015-03-09 | 2019-05-21 | Monolithic 3D Inc. | Methods for processing a 3D semiconductor device |
| US11031394B1 (en) | 2014-01-28 | 2021-06-08 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11107808B1 (en) | 2014-01-28 | 2021-08-31 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| WO2016009473A1 (ja) * | 2014-07-14 | 2016-01-21 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置の製造方法、及び、半導体装置 |
| US9847233B2 (en) * | 2014-07-29 | 2017-12-19 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor device and formation thereof |
| WO2016021020A1 (ja) * | 2014-08-07 | 2016-02-11 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置の製造方法、及び、半導体装置 |
| JP5692884B1 (ja) * | 2014-08-19 | 2015-04-01 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | Ｓｇｔを有する半導体装置の製造方法 |
| WO2016031014A1 (ja) * | 2014-08-28 | 2016-03-03 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置、及び、半導体装置の製造方法 |
| WO2016084205A1 (ja) * | 2014-11-27 | 2016-06-02 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 柱状半導体装置と、その製造方法 |
| JP6273406B2 (ja) * | 2014-12-18 | 2018-01-31 | 猛英 白土 | 半導体装置及びその製造方法 |
| WO2016110981A1 (ja) | 2015-01-08 | 2016-07-14 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 柱状半導体装置と、その製造方法 |
| US9472551B2 (en) | 2015-02-13 | 2016-10-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Vertical CMOS structure and method |
| JP6122556B2 (ja) | 2015-03-03 | 2017-04-26 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 半導体装置 |
| US10381328B2 (en) | 2015-04-19 | 2019-08-13 | Monolithic 3D Inc. | Semiconductor device and structure |
| US10825779B2 (en) | 2015-04-19 | 2020-11-03 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11056468B1 (en) | 2015-04-19 | 2021-07-06 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11011507B1 (en) | 2015-04-19 | 2021-05-18 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11956952B2 (en) | 2015-08-23 | 2024-04-09 | Monolithic 3D Inc. | Semiconductor memory device and structure |
| US11978731B2 (en) | 2015-09-21 | 2024-05-07 | Monolithic 3D Inc. | Method to produce a multi-level semiconductor memory device and structure |
| US12100658B2 (en) | 2015-09-21 | 2024-09-24 | Monolithic 3D Inc. | Method to produce a 3D multilayer semiconductor device and structure |
| US11114427B2 (en) | 2015-11-07 | 2021-09-07 | Monolithic 3D Inc. | 3D semiconductor processor and memory device and structure |
| CN115942752A (zh) | 2015-09-21 | 2023-04-07 | 莫诺利特斯3D有限公司 | 3d半导体器件和结构 |
| US11937422B2 (en) | 2015-11-07 | 2024-03-19 | Monolithic 3D Inc. | Semiconductor memory device and structure |
| US10522225B1 (en) | 2015-10-02 | 2019-12-31 | Monolithic 3D Inc. | Semiconductor device with non-volatile memory |
| US12120880B1 (en) | 2015-10-24 | 2024-10-15 | Monolithic 3D Inc. | 3D semiconductor device and structure with logic and memory |
| US12016181B2 (en) | 2015-10-24 | 2024-06-18 | Monolithic 3D Inc. | 3D semiconductor device and structure with logic and memory |
| US10847540B2 (en) | 2015-10-24 | 2020-11-24 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11296115B1 (en) | 2015-10-24 | 2022-04-05 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11991884B1 (en) | 2015-10-24 | 2024-05-21 | Monolithic 3D Inc. | 3D semiconductor device and structure with logic and memory |
| US12035531B2 (en) | 2015-10-24 | 2024-07-09 | Monolithic 3D Inc. | 3D semiconductor device and structure with logic and memory |
| US10418369B2 (en) | 2015-10-24 | 2019-09-17 | Monolithic 3D Inc. | Multi-level semiconductor memory device and structure |
| US11114464B2 (en) | 2015-10-24 | 2021-09-07 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| EP3185299B1 (en) * | 2015-12-21 | 2023-05-24 | IMEC vzw | Self-alligned nanostructures for semi-conductor device |
| EP3261128A1 (en) * | 2016-06-23 | 2017-12-27 | Karlsruher Institut für Technologie | Vertical field-effect transistor, a method for its manufacture, its use, and electronics comprising said field-effect transistor |
| US11812620B2 (en) | 2016-10-10 | 2023-11-07 | Monolithic 3D Inc. | 3D DRAM memory devices and structures with control circuits |
| US11869591B2 (en) | 2016-10-10 | 2024-01-09 | Monolithic 3D Inc. | 3D memory devices and structures with control circuits |
| US11930648B1 (en) | 2016-10-10 | 2024-03-12 | Monolithic 3D Inc. | 3D memory devices and structures with metal layers |
| US11329059B1 (en) | 2016-10-10 | 2022-05-10 | Monolithic 3D Inc. | 3D memory devices and structures with thinned single crystal substrates |
| US11251149B2 (en) | 2016-10-10 | 2022-02-15 | Monolithic 3D Inc. | 3D memory device and structure |
| US11711928B2 (en) | 2016-10-10 | 2023-07-25 | Monolithic 3D Inc. | 3D memory devices and structures with control circuits |
| KR101928629B1 (ko) * | 2016-12-01 | 2018-12-12 | 한양대학교 산학협력단 | 2단자 수직형 1t-디램 및 그 제조 방법 |
| FR3064399B1 (fr) * | 2017-03-22 | 2019-05-03 | Stmicroelectronics (Crolles 2) Sas | Transistor quantique vertical |
| JP6442645B1 (ja) | 2017-03-27 | 2018-12-19 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． | 柱状半導体装置と、その製造方法 |
| US10693056B2 (en) | 2017-12-28 | 2020-06-23 | Spin Memory, Inc. | Three-dimensional (3D) magnetic memory device comprising a magnetic tunnel junction (MTJ) having a metallic buffer layer |
| US10347308B1 (en) | 2017-12-29 | 2019-07-09 | Spin Memory, Inc. | Systems and methods utilizing parallel configurations of magnetic memory devices |
| US10803916B2 (en) | 2017-12-29 | 2020-10-13 | Spin Memory, Inc. | Methods and systems for writing to magnetic memory devices utilizing alternating current |
| US10283411B1 (en) | 2018-01-02 | 2019-05-07 | International Business Machines Corporation | Stacked vertical transistor device for three-dimensional monolithic integration |
| US10319424B1 (en) | 2018-01-08 | 2019-06-11 | Spin Memory, Inc. | Adjustable current selectors |
| US10192789B1 (en) * | 2018-01-08 | 2019-01-29 | Spin Transfer Technologies | Methods of fabricating dual threshold voltage devices |
| US10770510B2 (en) | 2018-01-08 | 2020-09-08 | Spin Memory, Inc. | Dual threshold voltage devices having a first transistor and a second transistor |
| JP7051511B2 (ja) | 2018-03-21 | 2022-04-11 | キオクシア株式会社 | 半導体装置及びその製造方法 |
| US10756097B2 (en) | 2018-06-29 | 2020-08-25 | International Business Machines Corporation | Stacked vertical transistor-based mask-programmable ROM |
| US10692556B2 (en) | 2018-09-28 | 2020-06-23 | Spin Memory, Inc. | Defect injection structure and mechanism for magnetic memory |
| US10878870B2 (en) | 2018-09-28 | 2020-12-29 | Spin Memory, Inc. | Defect propagation structure and mechanism for magnetic memory |
| US11296106B2 (en) | 2019-04-08 | 2022-04-05 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11158652B1 (en) | 2019-04-08 | 2021-10-26 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US10892016B1 (en) | 2019-04-08 | 2021-01-12 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11763864B2 (en) | 2019-04-08 | 2023-09-19 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures with bit-line pillars |
| US11018156B2 (en) | 2019-04-08 | 2021-05-25 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11887897B2 (en) * | 2020-10-30 | 2024-01-30 | Tokyo Electron Limited | High precision 3D metal stacking for a plurality of 3D devices |
| US11908747B2 (en) | 2020-10-30 | 2024-02-20 | Tokyo Electron Limited | Method for designing three dimensional metal lines for enhanced device performance |
| US20220367290A1 (en) * | 2021-05-13 | 2022-11-17 | Tokyo Electron Limited | Formation of high density 3d circuits with enhanced 3d conductivity |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4272880A (en) * | 1979-04-20 | 1981-06-16 | Intel Corporation | MOS/SOS Process |
| EP0073487B1 (en) * | 1981-08-31 | 1988-07-20 | Kabushiki Kaisha Toshiba | Method for manufacturing three-dimensional semiconductor device |
| US4489478A (en) * | 1981-09-29 | 1984-12-25 | Fujitsu Limited | Process for producing a three-dimensional semiconductor device |
| US4554570A (en) * | 1982-06-24 | 1985-11-19 | Rca Corporation | Vertically integrated IGFET device |
| JPS6089953A (ja) * | 1983-10-22 | 1985-05-20 | Agency Of Ind Science & Technol | 積層型半導体装置の製造方法 |
| CA1197628A (en) * | 1984-01-05 | 1985-12-03 | Thomas W. Macelwee | Fabrication of stacked mos devices |
| US4810906A (en) * | 1985-09-25 | 1989-03-07 | Texas Instruments Inc. | Vertical inverter circuit |
| JPH0612799B2 (ja) * | 1986-03-03 | 1994-02-16 | 三菱電機株式会社 | 積層型半導体装置およびその製造方法 |
| US5017504A (en) * | 1986-12-01 | 1991-05-21 | Mitsubishi Denki Kabushiki Kaisha | Vertical type MOS transistor and method of formation thereof |
| US4910564A (en) * | 1987-07-01 | 1990-03-20 | Mitsubishi Denki Kabushiki Kaisha | Highly integrated field effect transistor and method for manufacturing the same |
| JPS6489560A (en) * | 1987-09-30 | 1989-04-04 | Sony Corp | Semiconductor memory |
| JP2655859B2 (ja) * | 1988-02-03 | 1997-09-24 | 株式会社日立製作所 | 半導体記憶装置 |
| US4992838A (en) * | 1988-02-29 | 1991-02-12 | Texas Instruments Incorporated | Vertical MOS transistor with threshold voltage adjustment |
| US4927779A (en) * | 1988-08-10 | 1990-05-22 | International Business Machines Corporation | Complementary metal-oxide-semiconductor transistor and one-capacitor dynamic-random-access memory cell and fabrication process therefor |
| JPH03188669A (ja) * | 1989-12-18 | 1991-08-16 | Matsushita Electron Corp | 半導体記憶装置およびその製造方法 |
| US5010386A (en) * | 1989-12-26 | 1991-04-23 | Texas Instruments Incorporated | Insulator separated vertical CMOS |
| JPH03225873A (ja) * | 1990-01-30 | 1991-10-04 | Mitsubishi Electric Corp | 半導体装置 |
| JP3176962B2 (ja) * | 1991-09-03 | 2001-06-18 | キヤノン株式会社 | 半導体装置 |
-
1992
- 1992-10-26 US US07/966,643 patent/US5308782A/en not_active Expired - Lifetime
-
1993
- 1993-01-11 US US08/003,813 patent/US5308778A/en not_active Expired - Lifetime
- 1993-02-25 KR KR1019930002646A patent/KR100306095B1/ko not_active IP Right Cessation
- 1993-02-26 JP JP06309593A patent/JP3422333B2/ja not_active Expired - Fee Related
- 1993-02-27 KR KR1019930002988A patent/KR100296831B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5308782A (en) | 1994-05-03 |
| JPH0613623A (ja) | 1994-01-21 |
| KR940010352A (ko) | 1994-05-26 |
| KR930020661A (ko) | 1993-10-20 |
| KR100296831B1 (ko) | 2001-10-22 |
| KR100306095B1 (ko) | 2001-12-15 |
| US5308778A (en) | 1994-05-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3422333B2 (ja) | トランジスタ構造及び論理装置 | |
| US5612563A (en) | Vertically stacked vertical transistors used to form vertical logic gate structures | |
| US5398200A (en) | Vertically formed semiconductor random access memory device | |
| US4881105A (en) | Integrated trench-transistor structure and fabrication process | |
| JP3217179B2 (ja) | 縦方向集積半導体構造 | |
| TWI408805B (zh) | 虛擬本體接觸之三閘極 | |
| US5166084A (en) | Process for fabricating a silicon on insulator field effect transistor | |
| US5682051A (en) | CMOS integrated circuit with reduced susceptibility to PMOS punchthrough | |
| US5527723A (en) | Method for forming a dynamic contact which can be either on or off or switched therebetween | |
| US6163052A (en) | Trench-gated vertical combination JFET and MOSFET devices | |
| US5414288A (en) | Vertical transistor having an underlying gate electrode contact | |
| US7569873B2 (en) | Integrated circuit using complementary junction field effect transistor and MOS transistor in silicon and silicon alloys | |
| JP3082671B2 (ja) | トランジスタ素子及びその製造方法 | |
| US4943537A (en) | CMOS integrated circuit with reduced susceptibility to PMOS punchthrough | |
| US6689648B2 (en) | Semiconductor device having silicon on insulator and fabricating method therefor | |
| JP3325072B2 (ja) | 半導体メモリ装置 | |
| KR20030032836A (ko) | 수직형 디바이스 집적화를 사용하여 자기정렬 ｃｍｏｓ인버터를 형성하는 방법 | |
| JPH098289A (ja) | 半導体装置及びその製造方法 | |
| KR20080086484A (ko) | 저전력 접합형 전계 효과 트랜지스터의 제조 및 동작 방법 | |
| JPH02166762A (ja) | コンパクトｃｍｏｓデバイス及びその製造方法 | |
| US20170117189A1 (en) | Method of forming field effect transistors (fets) with abrupt junctions and integrated circuit chips with the fets | |
| JPH05167043A (ja) | 改良された絶縁ゲート型トランジスタを有する半導体装置 | |
| US6069390A (en) | Semiconductor integrated circuits with mesas | |
| JP3147161B2 (ja) | 電界効果型トランジスタ及びその製造方法 | |
| US6459106B2 (en) | Dynamic threshold voltage devices with low gate to substrate resistance |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090425 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090425 Year of fee payment: 6 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D03 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090425 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100425 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110425 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110425 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120425 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |