JP2020205423A - 半導体装置 - Google Patents

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Abstract

【課題】酸化物半導体を有するトランジスタにおいて、電気特性の変動を抑制することで、信頼性を向上させる。【解決手段】トランジスタを有する半導体装置であって、トランジスタ１００は、第１の絶縁膜１０４上の第１の酸化物半導体膜１０８と、第１の酸化物半導体膜上のゲート絶縁膜１１０と、ゲート絶縁膜上の第２の酸化物半導体膜１１２と、第１の酸化物半導体膜、及び第２の酸化物半導体膜上の第２の絶縁膜１１６と、を有する。第１の酸化物半導体膜は、ゲート絶縁膜と接する１０８ｉと、第２の絶縁膜と接するソース領域１０８ｓと、第２の絶縁膜と接するドレイン領域１０８ｄと、を有する。第２の酸化物半導体膜は、第１の酸化物半導体膜よりもキャリア密度が高い。【選択図】図１

Description

本発明の一態様は、酸化物半導体膜を有する半導体装置及び該半導体装置を有する表示
装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明
の一態様の技術分野は、物、方法、または、製造方法に関する。または、本発明は、プロ
セス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に
関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装
置、それらの駆動方法、またはそれらの製造方法に関する。
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる
装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶
装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電
気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、及び電子機器は、
半導体装置を有している場合がある。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（電界効果トラ
ンジスタ（ＦＥＴ）、または薄膜トランジスタ（ＴＦＴ）ともいう）を構成する技術が注
目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような
電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコ
ンを代表とする半導体材料が広く知られているが、その他の材料として酸化物半導体が注
目されている。
例えば、酸化物半導体として、Ｉｎ、Ｚｎ、Ｇａ、Ｓｎなどを含む非晶質酸化物を用い
てトランジスタを作製する技術が開示されている（特許文献１参照）。また、自己整列ト
ップゲート構造を有する酸化物薄膜のトランジスタを作製する技術が開示されている（特
許文献２参照）。
また、チャネルを形成する酸化物半導体層の下地絶縁層に、加熱により酸素を放出する
絶縁層を用い、該酸化物半導体層の酸素欠損を低減する半導体装置が開示されている（特
許文献３参照）。
特開２００６−１６５５２９号公報 特開２００９−２７８１１５号公報 特開２０１２−００９８３６号公報
酸化物半導体膜を有するトランジスタとしては、例えば、逆スタガ型（ボトムゲート構
造ともいう）またはスタガ型（トップゲート構造ともいう）等が挙げられる。酸化物半導
体膜を有するトランジスタを表示装置に適用する場合、スタガ型のトランジスタよりも逆
スタガ型のトランジスタの方が、作製工程が比較的簡単であり製造コストを抑えられるた
め、利用される場合が多い。しかしながら、表示装置の画面の大型化、または表示装置の
画質の高精細化（例えば、４Ｋ×２Ｋ（水平方向画素数＝３８４０画素、垂直方向画素数
＝２１６０画素）または８Ｋ×４Ｋ（水平方向画素数＝７６８０画素、垂直方向画素数＝
４３２０画素）に代表される高精細な表示装置）が進むと、逆スタガ型のトランジスタで
は、ゲート電極とソース電極及びドレイン電極との間の寄生容量があるため、該寄生容量
によって信号遅延等が大きくなり、表示装置の画質が劣化するという問題があった。そこ
で、酸化物半導体膜を有するスタガ型のトランジスタについて、安定した半導体特性及び
高い信頼性を有する構造の開発が望まれている。
また、酸化物半導体膜をチャネル領域に用いてトランジスタを作製する場合、酸化物半
導体膜のチャネル領域中に形成される酸素欠損は、トランジスタ特性に影響を与えるため
問題となる。例えば、酸化物半導体膜のチャネル領域中に酸素欠損が形成されると、該酸
素欠損に起因してキャリアが生成される。酸化物半導体膜のチャネル領域中にキャリアが
生成されると、酸化物半導体膜をチャネル領域に有するトランジスタの電気特性の変動、
代表的にはしきい値電圧のシフトが生じる。また、トランジスタごとに電気特性がばらつ
くという問題がある。したがって、酸化物半導体膜のチャネル領域においては、酸素欠損
が少ないほど好ましい。一方で、酸化物半導体膜をチャネル領域に用いるトランジスタに
おいて、ソース電極及びドレイン電極と接する酸化物半導体膜としては、ソース電極及び
ドレイン電極との接触抵抗を低減するために酸素欠損が多く、抵抗が低い方が好ましい。
上記問題に鑑み、本発明の一態様は、酸化物半導体を有するトランジスタにおいて、電
気特性の変動を抑制すると共に、信頼性を向上させることを課題の１つとする。または、
本発明の一態様は、酸化物半導体を有するスタガ型のトランジスタを提供することを課題
の１つとする。または、本発明の一態様は、酸化物半導体を有するオン電流が大きいトラ
ンジスタを提供することを課題の１つとする。または、本発明の一態様は、酸化物半導体
を有するオフ電流が小さいトランジスタを提供することを課題の１つとする。または、本
発明の一態様は、消費電力が低減された半導体装置を提供することを課題の１つとする。
または、本発明の一態様は、新規な半導体装置を提供することを課題の１つとする。
なお、上記の課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、必ずしも、これらの課題の全てを解決する必要はない。上記以外の課題は、明細
書等の記載から自ずと明らかになるものであり、明細書等の記載から上記以外の課題を抽
出することが可能である。
本発明の一態様は、トランジスタを有する半導体装置であって、トランジスタは、第１
の絶縁膜上の第１の酸化物半導体膜と、第１の酸化物半導体膜上のゲート絶縁膜と、ゲー
ト絶縁膜上の第２の酸化物半導体膜と、第１の酸化物半導体膜、及び第２の酸化物半導体
膜上の第２の絶縁膜と、を有し、第１の酸化物半導体膜は、ゲート絶縁膜と接するチャネ
ル領域と、第２の絶縁膜と接するソース領域と、第２の絶縁膜と接するドレイン領域と、
を有し、第２の酸化物半導体膜は、第１の酸化物半導体膜よりもキャリア密度が高い、半
導体装置である。
また、本発明の他の一態様は、トランジスタを有する半導体装置であって、トランジス
タは、第１の絶縁膜上の第１の酸化物半導体膜と、第１の酸化物半導体膜上のゲート絶縁
膜と、ゲート絶縁膜上の第２の酸化物半導体膜と、第２の酸化物半導体膜上の導電膜と、
第１の酸化物半導体膜、及び導電膜上の第２の絶縁膜と、を有し、第１の酸化物半導体膜
は、ゲート絶縁膜と接するチャネル領域と、第２の絶縁膜と接するソース領域と、第２の
絶縁膜と接するドレイン領域と、を有し、第２の酸化物半導体膜は、第１の酸化物半導体
膜よりもキャリア密度が高い、半導体装置である。
また、上記態様において、ゲート絶縁膜の上端部は、第２の酸化物半導体膜の下端部と
揃う領域、または第２の酸化物半導体膜の下端部よりも外側に位置する領域を有すると好
ましい。
また、上記態様において、第２の絶縁膜は、窒素または水素のいずれか一方または双方
を有すると好ましい。
また、上記態様において、トランジスタは、さらに、第２の絶縁膜上の第３の絶縁膜と
、第２の絶縁膜及び第３の絶縁膜に設けられた開口部を介して、ソース領域に接続するソ
ース電極と、第２の絶縁膜及び第３の絶縁膜に設けられた開口部を介して、ドレイン領域
に接続するドレイン電極と、を有すると好ましい。
また、上記態様において、ソース領域及びドレイン領域は、第２の酸化物半導体膜と水
素濃度が同じ領域を有すると好ましい。また、上記態様において、ソース領域及びドレイ
ン領域は、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、または希ガスの１以上を有
すると好ましい。
また、上記態様において、第１の酸化物半導体膜、及び第２の酸化物半導体膜のいずれ
か一方または双方は、酸素と、Ｉｎと、Ｚｎと、Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）
とを有すると好ましい。また、上記態様において、第１の酸化物半導体膜、及び第２の酸
化物半導体膜のいずれか一方または双方は、結晶部を有し、結晶部は、ｃ軸配向性を有す
ると好ましい。
また、本発明の他の一態様は、上記各態様にいずれか一つに記載の半導体装置と表示素
子とを有する表示装置である。また、本発明の他の一態様は、該表示装置とタッチセンサ
とを有する表示モジュールである。また、本発明の他の一態様は、上記各態様にいずれか
一つに記載の半導体装置、上記表示装置、または上記表示モジュールと、操作キーまたは
バッテリとを有する電子機器である。
本発明の一態様により、酸化物半導体を有するトランジスタにおいて、電気特性の変動
を抑制することで、信頼性を向上させることができる。または、本発明の一態様により、
酸化物半導体を有するスタガ型のトランジスタを提供することができる。または、本発明
の一態様により、酸化物半導体を有するオン電流が大きいトランジスタを提供することが
できる。または、本発明の一態様により、酸化物半導体を有するオフ電流が小さいトラン
ジスタを提供することができる。または、本発明の一態様により、消費電力が低減された
半導体装置を提供することができる。または、本発明の一態様により、新規な半導体装置
を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の
一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の効果を抽出することが可能である。
半導体装置の上面及び断面を説明する図。 半導体装置の上面及び断面を説明する図。 半導体装置の上面及び断面を説明する図。 半導体装置の上面及び断面を説明する図。 半導体装置の上面及び断面を説明する図。 半導体装置の上面及び断面を説明する図。 半導体装置の断面を説明する図。 半導体装置の断面を説明する図。 半導体装置の断面を説明する図。 半導体装置の断面を説明する図。 半導体装置の断面を説明する図。 バンド構造を説明する図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 半導体装置の作製方法を説明する断面図。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。 ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。 ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。 ａ−ｌｉｋｅ ＯＳの断面ＴＥＭ像。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 表示装置の一態様を示す上面図。 表示装置の一態様を示す断面図。 表示装置の一態様を示す断面図。 半導体装置の回路構成を説明する図。 画素回路の構成を説明する図、及び画素回路の動作を説明するタイミングチャート。 表示装置を説明するブロック図及び回路図。 表示モジュールを説明する図。 電子機器を説明する図。 実施例における、トランジスタのＩｄ−Ｖｇ特性を説明する図。 実施例における、トランジスタの断面ＴＥＭ像を説明する図。 実施例における、比較用のトランジスタ構造を説明する上面図及び断面図。 実施例における、トランジスタの電気特性を説明する図。 実施例における、トランジスタの電気特性を説明する図。 実施例における、トランジスタの電気特性を説明する図。 実施例における、トランジスタの電気特性を説明する図。 実施例における、トランジスタの電気特性を説明する図。 実施例における、トランジスタのＩｄ変化率、ストレス試験前後のＩｄ−Ｖｇ特性、及びストレス試験前後のＩｄ−Ｖｄ特性を説明する図。 実施例における、トランジスタの断面ＴＥＭ像を説明する図。
以下、実施の形態および実施例について図面を参照しながら説明する。但し、実施の形
態および実施例は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から
逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解
される。従って、本発明は、以下の実施の形態および実施例の記載内容に限定して解釈さ
れるものではない。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている
場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を
模式的に示したものであり、図面に示す形状又は値などに限定されない。
また、本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の
混同を避けるために付したものであり、数的に限定するものではないことを付記する。
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位
置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関
係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明し
た語句に限定されず、状況に応じて適切に言い換えることができる。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含
む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイ
ン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間
にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すこ
とができるものである。なお、本明細書等において、チャネル領域とは、電流が主として
流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路
動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明
細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとす
る。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するも
の」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するも
の」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない
。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジス
タなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有
する素子などが含まれる。
また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角
度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。ま
た、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態を
いう。したがって、８５°以上９５°以下の場合も含まれる。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ
替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変
更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」
という用語に変更することが可能な場合がある。
また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ
状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態と
は、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖ
ｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソ
ースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル
型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔ
ｈよりも低いときのドレイン電流を言う場合がある。
トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオ
フ電流がＩ以下である、とは、トランジスタのオフ電流がＩ以下となるＶｇｓの値が存在
することを言う場合がある。トランジスタのオフ電流は、所定のＶｇｓにおけるオフ状態
、所定の範囲内のＶｇｓにおけるオフ状態、または、十分に低減されたオフ電流が得られ
るＶｇｓにおけるオフ状態、等におけるオフ電流を指す場合がある。
一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖにおけるドレイ
ン電流が１×１０−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０−１
３Ａであり、Ｖｇｓがー０．５Ｖにおけるドレイン電流が１×１０−１９Ａであり、Ｖｇ
ｓがー０．８Ｖにおけるドレイン電流が１×１０−２２Ａであるようなｎチャネル型トラ
ンジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて
、または、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０−１９Ａ以下で
あるから、当該トランジスタのオフ電流は１×１０−１９Ａ以下である、と言う場合があ
る。当該トランジスタのドレイン電流が１×１０−２２Ａ以下となるＶｇｓが存在するた
め、当該トランジスタのオフ電流は１×１０−２２Ａ以下である、と言う場合がある。
また、本明細書等では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅
Ｗあたりを流れる電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あ
たりを流れる電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さの次
元を持つ単位（例えば、Ａ／μｍ）で表される場合がある。
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流
は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ
電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保
証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例
えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。トラ
ンジスタのオフ電流がＩ以下である、とは、室温、６０℃、８５℃、９５℃、１２５℃、
当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トラ
ンジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか
一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在すること
を指す場合がある。
トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある
。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓが０．１Ｖ、０．８Ｖ、
１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、また
は２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導
体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置
等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。トランジスタのオフ
電流がＩ以下である、とは、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，
２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含ま
れる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半
導体装置等において使用されるＶｄｓ、におけるトランジスタのオフ電流がＩ以下となる
Ｖｇｓの値が存在することを指す場合がある。
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電
流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。
また、本明細書等では、オフ電流と同じ意味で、リーク電流と記載する場合がある。ま
た、本明細書等において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに
、ソースとドレインとの間に流れる電流を指す場合がある。
（実施の形態１）
本実施の形態では、トランジスタを有する半導体装置、及び該半導体装置の作製方法の
一例について、図１乃至図１９を用いて説明する。
＜１−１．半導体装置の構成例１＞
図１（Ａ）（Ｂ）（Ｃ）に、トランジスタを有する半導体装置の一例を示す。なお、図
１（Ａ）（Ｂ）（Ｃ）に示すトランジスタは、トップゲート構造である。
図１（Ａ）は、トランジスタ１００の上面図であり、図１（Ｂ）は図１（Ａ）の一点鎖
線Ｘ１−Ｘ２間の断面図であり、図１（Ｃ）は図１（Ａ）の一点鎖線Ｙ１−Ｙ２間の断面
図である。なお、図１（Ａ）では、明瞭化のため、絶縁膜１１０などの構成要素を省略し
て図示している。なお、トランジスタの上面図においては、以降の図面においても図１（
Ａ）と同様に、構成要素の一部を省略して図示する場合がある。また、一点鎖線Ｘ１−Ｘ
２方向をチャネル長（Ｌ）方向、一点鎖線Ｙ１−Ｙ２方向をチャネル幅（Ｗ）方向と呼称
する場合がある。
図１（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００は、基板１０２上に形成された絶縁
膜１０４と、絶縁膜１０４上の酸化物半導体膜１０８と、酸化物半導体膜１０８上の絶縁
膜１１０と、絶縁膜１１０上の酸化物半導体膜１１２と、絶縁膜１０４、酸化物半導体膜
１０８、及び酸化物半導体膜１１２上の絶縁膜１１６と、を有する。また、酸化物半導体
膜１０８は、酸化物半導体膜１１２が重畳し、且つ絶縁膜１１０と接するチャネル領域１
０８ｉと、絶縁膜１１６と接するソース領域１０８ｓと、絶縁膜１１６と接するドレイン
領域１０８ｄと、を有する。
また、トランジスタ１００は、絶縁膜１１６上の絶縁膜１１８と、絶縁膜１１６、１１
８に設けられた開口部１４１ａを介して、ソース領域１０８ｓに電気的に接続される導電
膜１２０ａと、絶縁膜１１６、１１８に設けられた開口部１４１ｂを介して、ドレイン領
域１０８ｄに電気的に接続される導電膜１２０ｂと、を有していてもよい。
なお、本明細書等において、絶縁膜１０４を第１の絶縁膜と、絶縁膜１１６を第２の絶
縁膜と、絶縁膜１１８を第３の絶縁膜と、それぞれ呼称する場合がある。また、絶縁膜１
１０は、ゲート絶縁膜としての機能を有し、酸化物半導体膜１１２は、ゲート電極として
の機能を有する。また、導電膜１２０ａは、ソース電極としての機能を有し、導電膜１２
０ｂは、ドレイン電極としての機能を有する。
また、絶縁膜１１６は、窒素または水素のいずれか一方または双方を有する。絶縁膜１
１６が窒素または水素のいずれか一方または双方を有する構成とすることで、酸化物半導
体膜１０８、及び酸化物半導体膜１１２に窒素または水素のいずれか一方または双方を供
給することができる。
また、酸化物半導体膜１１２は、絶縁膜１１０に酸素を供給する機能を有する。酸化物
半導体膜１１２が、絶縁膜１１０に酸素を供給する機能を有することで、絶縁膜１１０中
に過剰酸素を含ませることが可能となる。絶縁膜１１０が過剰酸素領域を有することで、
酸化物半導体膜１０８、より具体的にはチャネル領域１０８ｉ中に当該過剰酸素を供給す
ることができる。よって、信頼性の高い半導体装置を提供することができる。
なお、酸化物半導体膜１０８中に過剰酸素を供給させるためには、酸化物半導体膜１０
８の下方に形成される絶縁膜１０４が過剰酸素を有していてもよい。ただし、絶縁膜１０
４が過剰酸素を有する場合、絶縁膜１０４中に含まれる過剰酸素は、酸化物半導体膜１０
８が有するソース領域１０８ｓ、及びドレイン領域１０８ｄにも供給され得る。ソース領
域１０８ｓ、及びドレイン領域１０８ｄ中に過剰酸素が供給されると、ソース領域１０８
ｓ、及びドレイン領域１０８ｄ中の抵抗が高くなる場合がある。
一方で、酸化物半導体膜１０８の上方に形成される絶縁膜１１０が過剰酸素を有する構
成とすることで、チャネル領域１０８ｉにのみ選択的に過剰酸素を供給させることが可能
となる。あるいは、チャネル領域１０８ｉ、ソース領域１０８ｓ、及びドレイン領域１０
８ｄに過剰酸素を供給させたのち、ソース領域１０８ｓ、及びドレイン領域１０８ｄのキ
ャリア密度を選択的に高めればよい。
また、酸化物半導体膜１１２は、絶縁膜１１０に酸素を供給したのち、絶縁膜１１６か
ら窒素または水素のいずれか一方または双方が供給されることで、キャリア密度が高くな
る。別言すると、酸化物半導体膜１１２は、酸化物導電体（ＯＣ：Ｏｘｉｄｅ Ｃｏｎｄ
ｕｃｔｏｒ）としての機能も有する。したがって、酸化物半導体膜１１２は、酸化物半導
体膜１０８よりもキャリア密度が高くなる。
また、酸化物半導体膜１０８が有するソース領域１０８ｓ、及びドレイン領域１０８ｄ
、並びに酸化物半導体膜１１２は、それぞれ、酸素欠損を形成する元素を有していてもよ
い。上記酸素欠損を形成する元素としては、代表的には水素、ホウ素、炭素、窒素、フッ
素、リン、硫黄、塩素、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘ
リウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。
不純物元素が酸化物半導体膜に添加されると、酸化物半導体膜中の金属元素と酸素の結
合が切断され、酸素欠損が形成される。または、不純物元素が酸化物半導体膜に添加され
ると、酸化物半導体膜中の金属元素と結合していた酸素が不純物元素と結合し、金属元素
から酸素が脱離され、酸素欠損が形成される。これらの結果、酸化物半導体膜においてキ
ャリア密度が増加し、導電性が高くなる。
また、トランジスタ１００において、絶縁膜１１０の側端部と、酸化物半導体膜１１２
の側端部とが、揃う領域を有すると好ましい。別言すると、トランジスタ１００において
、絶縁膜１１０の上端部と、酸化物半導体膜１１２の下端部が概略揃う構成である。例え
ば、酸化物半導体膜１１２をマスクとして絶縁膜１１０を加工することで、上記構造とす
ることができる。
次に、図１（Ａ）（Ｂ）（Ｃ）に示す半導体装置の構成要素の詳細について説明する。
［基板］
基板１０２としては、様々な基板を用いることができ、特定のものに限定されることは
ない。基板の一例としては、半導体基板（例えば単結晶基板またはシリコン基板）、ＳＯ
Ｉ基板、ガラス基板、石英基板、プラスチック基板、金属基板、ステンレス・スチル基板
、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイル
を有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、または基材フ
ィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホ
ウケイ酸ガラス、またはソーダライムガラスなどがある。可撓性基板、貼り合わせフィル
ム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレン
テレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフ
ォン（ＰＥＳ）に代表されるプラスチックがある。または、一例としては、アクリル等の
合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ
化ビニル、ポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド
、アラミド、エポキシ、無機蒸着フィルム、または紙類などがある。特に、半導体基板、
単結晶基板、またはＳＯＩ基板などを用いてトランジスタを製造することによって、特性
、サイズ、または形状などのばらつきが少なく、電流能力が高く、サイズの小さいトラン
ジスタを製造することができる。このようなトランジスタによって回路を構成すると、回
路の低消費電力化、または回路の高集積化を図ることができる。
また、基板１０２として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形
成してもよい。または、基板１０２とトランジスタの間に剥離層を設けてもよい。剥離層
は、その上に半導体装置を一部あるいは全部完成させた後、基板１０２より分離し、他の
基板に転載するのに用いることができる。その際、トランジスタを耐熱性の劣る基板や可
撓性の基板にも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シ
リコン膜との無機膜の積層構造の構成、または基板上にポリイミド等の有機樹脂膜が形成
された構成等を用いることができる。
トランジスタが転載される基板の一例としては、上述したトランジスタを形成すること
が可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィ
ルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン
、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、
再生ポリエステル）などを含む）、皮革基板、またはゴム基板などがある。これらの基板
を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの
形成、壊れにくい装置の製造、耐熱性の付与、軽量化、または薄型化を図ることができる
。
［第１の絶縁膜］
絶縁膜１０４としては、スパッタリング法、ＣＶＤ法、蒸着法、パルスレーザー堆積（
ＰＬＤ）法、印刷法、塗布法等を適宜用いて形成することができる。また、絶縁膜１０４
としては、例えば、酸化物絶縁膜または窒化物絶縁膜を単層または積層して形成すること
ができる。なお、酸化物半導体膜１０８との界面特性を向上させるため、絶縁膜１０４に
おいて少なくとも酸化物半導体膜１０８と接する領域は酸化物絶縁膜で形成することが好
ましい。また、絶縁膜１０４として加熱により酸素を放出する酸化物絶縁膜を用いること
で、加熱処理により絶縁膜１０４に含まれる酸素を、酸化物半導体膜１０８に移動させる
ことが可能である。
絶縁膜１０４の厚さは、５０ｎｍ以上、または１００ｎｍ以上３０００ｎｍ以下、また
は２００ｎｍ以上１０００ｎｍ以下とすることができる。絶縁膜１０４を厚くすることで
、絶縁膜１０４の酸素放出量を増加させることができると共に、絶縁膜１０４と酸化物半
導体膜１０８との界面における界面準位、並びに酸化物半導体膜１０８のチャネル領域１
０８ｉに含まれる酸素欠損を低減することが可能である。
絶縁膜１０４として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒
化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ酸化物
などを用いればよく、単層または積層で設けることができる。本実施の形態では、絶縁膜
１０４として、窒化シリコン膜と、酸化窒化シリコン膜との積層構造を用いる。このよう
に、絶縁膜１０４を積層構造として、下層側に窒化シリコン膜を用い、上層側に酸化窒化
シリコン膜を用いることで、酸化物半導体膜１０８中に効率よく酸素を導入することがで
きる。
［酸化物半導体膜］
酸化物半導体膜１０８及び酸化物半導体膜１１２のいずれか一方または双方は、Ｉｎ−
Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）等の金属酸化物で形成される。また
、酸化物半導体膜１０８及び酸化物半導体膜１１２として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚ
ｎ酸化物を用いてもよい。とくに、酸化物半導体膜１０８と、酸化物半導体膜１１２とは
、同じ構成元素からなる金属酸化物で形成されると、製造コストを低減できるため好まし
い。
なお、酸化物半導体膜１０８及び酸化物半導体膜１１２がＩｎ−Ｍ−Ｚｎ酸化物の場合
、ＩｎとＭの原子数比率は、Ｉｎ及びＭの和を１００ａｔｏｍｉｃ％としたときＩｎが２
５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、またはＩｎが３４ａｔｏｍｉ
ｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。
酸化物半導体膜１０８及び酸化物半導体膜１１２は、エネルギーギャップが２ｅＶ以上
、または２．５ｅＶ以上、または３ｅＶ以上であると好ましい。
酸化物半導体膜１０８の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１
００ｎｍ以下、さらに好ましくは３ｎｍ以上６０ｎｍ以下である。また、酸化物半導体膜
１１２の厚さは、５ｎｍ以上５００ｎｍ以下、好ましくは１０ｎｍ以上３００ｎｍ以下、
さらに好ましくは２０ｎｍ以上１００ｎｍ以下である。
酸化物半導体膜１０８、及び酸化物半導体膜１１２がＩｎ−Ｍ−Ｚｎ酸化物の場合、Ｉ
ｎ−Ｍ−Ｚｎ酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子
数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満たすことが好ましい。このようなスパッタリングターゲ
ットの金属元素の原子数比として、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：
１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：１．５、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３、Ｉｎ
：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．
１、Ｉｎ：Ｍ：Ｚｎ＝５：１：７等が好ましい。なお、成膜される酸化物半導体膜１０８
、及び酸化物半導体膜１１２の原子数比はそれぞれ、上記のスパッタリングターゲットに
含まれる金属元素の原子数比のプラスマイナス４０％程度変動することがある。例えば、
スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用い
る場合、成膜される酸化物半導体膜１０８、及び酸化物半導体膜１１２の原子数比は、Ｉ
ｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。
また、酸化物半導体膜１０８において、第１４族元素の一つであるシリコンや炭素が含
まれると、酸素欠損が増加し、ｎ型となる場合がある。このため、酸化物半導体膜１０８
、特にチャネル領域１０８ｉにおいて、シリコンあるいは炭素の濃度（二次イオン質量分
析法により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、または２×１０１
７ａｔｏｍｓ／ｃｍ３以下とすることができる。この結果、トランジスタは、しきい値電
圧がプラスとなる電気特性（ノーマリーオフ特性ともいう。）を有する。
また、チャネル領域１０８ｉにおいて、二次イオン質量分析法により得られるアルカリ
金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、または２
×１０１６ａｔｏｍｓ／ｃｍ３以下とすることができる。アルカリ金属及びアルカリ土類
金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ
電流が増大してしまうことがある。このため、チャネル領域１０８ｉのアルカリ金属また
はアルカリ土類金属の濃度を低減することが好ましい。この結果、トランジスタは、しき
い値電圧がプラスとなる電気特性（ノーマリーオフ特性ともいう。）を有する。
また、チャネル領域１０８ｉに窒素が含まれていると、キャリアである電子が生じ、キ
ャリア密度が増加し、ｎ型となる場合がある。この結果、窒素が含まれている酸化物半導
体膜を用いたトランジスタはノーマリーオン特性となりやすい。従って、チャネル領域１
０８ｉにおいて、窒素はできる限り低減されていることが好ましい。例えば、二次イオン
質量分析法により得られる窒素濃度を、５×１０１８ａｔｏｍｓ／ｃｍ３以下とすればよ
い。
また、チャネル領域１０８ｉにおいて、不純物元素を低減することで、酸化物半導体膜
のキャリア密度を低減することができる。このため、チャネル領域１０８ｉにおいては、
キャリア密度を１×１０１７個／ｃｍ３以下、または１×１０１５個／ｃｍ３以下、また
は１×１０１３個／ｃｍ３以下、または１×１０１１個／ｃｍ３以下とすることができる
。
チャネル領域１０８ｉとして、不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜
を用いることで、さらに優れた電気特性を有するトランジスタを作製することができる。
ここでは、不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真
性または実質的に高純度真性と呼ぶ。あるいは、真性、または実質的に真性と呼ぶ。高純
度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、
キャリア密度を低くすることができる場合がある。従って、当該酸化物半導体膜にチャネ
ル領域が形成されるトランジスタは、しきい値電圧がプラスとなる電気特性（ノーマリー
オフ特性ともいう。）になりやすい。また、高純度真性または実質的に高純度真性である
酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、高純度真性または実質的に高純度真性である酸化物半導体膜は、オフ電流が著しく
小さい特性を得ることができる。従って、当該酸化物半導体膜にチャネル領域が形成され
るトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合があ
る。
一方で、ソース領域１０８ｓ、ドレイン領域１０８ｄ、及び酸化物半導体膜１１２は、
絶縁膜１１６と接する。ソース領域１０８ｓ、ドレイン領域１０８ｄ、及び酸化物半導体
膜１１２が絶縁膜１１６と接することで、絶縁膜１１６からソース領域１０８ｓ、ドレイ
ン領域１０８ｄ、及び酸化物半導体膜１１２に水素及び窒素のいずれか一方または双方が
添加されるため、キャリア密度が高くなる。
また、酸化物半導体膜１０８、及び酸化物半導体膜１１２のいずれか一方または双方は
、非単結晶構造でもよい。非単結晶構造は、例えば、後述するＣＡＡＣ−ＯＳ（Ｃ Ａｘ
ｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）、多結晶構造、後述する微結晶構造、または非晶質構造を含む。非単結晶構造にお
いて、非晶質構造は最も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い
。
なお、酸化物半導体膜１０８が、非晶質構造の領域、微結晶構造の領域、多結晶構造の
領域、ＣＡＡＣ−ＯＳの領域、及び単結晶構造の領域の二種以上を有する単層膜、あるい
はこの膜が積層された構造であってもよい。また、酸化物半導体膜１１２が、非晶質構造
の領域、微結晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、及び単結晶構造
の領域の二種以上を有する単層膜、あるいはこの膜が積層された構造であってもよい。
なお、酸化物半導体膜１０８において、チャネル領域１０８ｉと、ソース領域１０８ｓ
及びドレイン領域１０８ｄとの結晶性が異なる場合がある。具体的には、酸化物半導体膜
１０８において、チャネル領域１０８ｉよりもソース領域１０８ｓ及びドレイン領域１０
８ｄの方が、結晶性が低い場合がある。これは、ソース領域１０８ｓ及びドレイン領域１
０８ｄに不純物元素が添加された際に、ソース領域１０８ｓ及びドレイン領域１０８ｄに
ダメージが入ってしまい、結晶性が低下するためである。
［ゲート絶縁膜として機能する絶縁膜］
絶縁膜１１０は、酸化物絶縁膜または窒化物絶縁膜を単層または積層して形成すること
ができる。なお、酸化物半導体膜１０８との界面特性を向上させるため、絶縁膜１１０に
おいて少なくとも酸化物半導体膜１０８と接する領域は酸化物絶縁膜を用いて形成するこ
とが好ましい。絶縁膜１１０として、例えば酸化シリコン、酸化窒化シリコン、窒化酸化
シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ
−Ｚｎ酸化物などを用いればよく、単層または積層で設けることができる。
また、絶縁膜１１０として、酸素、水素、水等のブロッキング効果を有する絶縁膜を設
けることで、酸化物半導体膜１０８からの酸素の外部への拡散と、外部から酸化物半導体
膜１０８への水素、水等の侵入を防ぐことができる。酸素、水素、水等のブロッキング効
果を有する絶縁膜としては、酸化アルミニウム膜、酸化窒化アルミニウム膜、酸化ガリウ
ム膜、酸化窒化ガリウム膜、酸化イットリウム膜、酸化窒化イットリウム膜、酸化ハフニ
ウム膜、酸化窒化ハフニウム膜等がある。
また、絶縁膜１１０として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加され
たハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネ
ート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材
料を用いることでトランジスタのゲートリークを低減できる。
また、絶縁膜１１０として、加熱により酸素を放出する酸化物絶縁膜を用いることで、
加熱処理により絶縁膜１１０に含まれる酸素を、酸化物半導体膜１０８に移動させること
が可能である。
絶縁膜１１０の厚さは、５ｎｍ以上４００ｎｍ以下、または５ｎｍ以上３００ｎｍ以下
、または１０ｎｍ以上２５０ｎｍ以下とすることができる。
［第２の絶縁膜］
絶縁膜１１６は、窒素または水素のいずれか一方または双方を有する。絶縁膜１１６と
しては、例えば、窒化物絶縁膜が挙げられる。該窒化物絶縁膜としては、窒化シリコン、
窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等を用いて形成することが
できる。絶縁膜１１６に含まれる水素濃度は、１×１０２２ａｔｏｍｓ／ｃｍ３以上であ
ると好ましい。また、絶縁膜１１６は、酸化物半導体膜１０８のソース領域１０８ｓ、及
びドレイン領域１０８ｄと接する。また、絶縁膜１１６は、酸化物半導体膜１１２と接す
る。したがって、絶縁膜１１６と接するソース領域１０８ｓ、ドレイン領域１０８ｄ、及
び酸化物半導体膜１１２中の水素濃度が高くなり、ソース領域１０８ｓ、ドレイン領域１
０８ｄ、及び酸化物半導体膜１１２のキャリア密度を高めることができる。なお、ソース
領域１０８ｓ、ドレイン領域１０８ｄ、及び酸化物半導体膜１１２としては、それぞれ絶
縁膜１１６と接することで、膜中の水素濃度が同じ領域を有する場合がある。
［第３の絶縁膜］
絶縁膜１１８としては、酸化物絶縁膜または窒化物絶縁膜を単層または積層して形成す
ることができる。絶縁膜１１８として、例えば酸化シリコン、酸化窒化シリコン、窒化酸
化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧ
ａ−Ｚｎ酸化物などを用いればよく、単層または積層で設けることができる。
また、絶縁膜１１８としては、外部からの水素、水等のバリア膜として機能する膜であ
ることが好ましい。
絶縁膜１１８の厚さは、３０ｎｍ以上５００ｎｍ以下、または１００ｎｍ以上４００ｎ
ｍ以下とすることができる。
［導電膜］
導電膜１２０ａ、１２０ｂとしては、スパッタリング法、真空蒸着法、パルスレーザー
堆積（ＰＬＤ）法、熱ＣＶＤ法等を用いて形成することができる。また、導電膜１２０ａ
、１２０ｂとしては、例えば、アルミニウム、クロム、銅、タンタル、チタン、モリブデ
ン、ニッケル、鉄、コバルト、タングステンから選ばれた金属元素、または上述した金属
元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いて形成すること
ができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元
素を用いてもよい。また、導電膜１２０ａ、１２０ｂは、単層構造でも、二層以上の積層
構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、マンガンを含む
銅膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチ
タン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化
タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、マンガン
を含む銅膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、チタン
膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三
層構造、マンガンを含む銅膜上に銅膜を積層し、さらにその上にマンガンを含む銅膜を形
成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モ
リブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数を組み合わせた合
金膜、もしくは窒化膜を用いてもよい。
また、導電膜１２０ａ、１２０ｂは、インジウム錫酸化物（Ｉｎｄｉｕｍ Ｔｉｎ Ｏ
ｘｉｄｅ：ＩＴＯ）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含
むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジ
ウム錫酸化物、インジウム亜鉛酸化物、シリコンを含むインジウム錫酸化物（Ｉｎ−Ｓｎ
−Ｓｉ酸化物：ＩＴＳＯともいう）等の透光性を有する導電性材料を適用することもでき
る。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもでき
る。
導電膜１２０ａ、１２０ｂの厚さとしては、３０ｎｍ以上５００ｎｍ以下、または１０
０ｎｍ以上４００ｎｍ以下とすることができる。
＜１−２．半導体装置の構成例２＞
次に、図１（Ａ）（Ｂ）（Ｃ）に示す半導体装置と異なる構成について、図２（Ａ）（
Ｂ）（Ｃ）を用いて説明する。
図２（Ａ）は、トランジスタ１５０の上面図であり、図２（Ｂ）は図２（Ａ）の一点鎖
線Ｘ１−Ｘ２間の断面図であり、図２（Ｃ）は図２（Ａ）の一点鎖線Ｙ１−Ｙ２間の断面
図である。
図２（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１５０は、基板１０２上に形成された絶縁
膜１０４と、絶縁膜１０４上の酸化物半導体膜１０８と、酸化物半導体膜１０８上の絶縁
膜１１０と、絶縁膜１１０上の酸化物半導体膜１１２と、酸化物半導体膜１１２上の導電
膜１１４と、絶縁膜１０４、酸化物半導体膜１０８、及び導電膜１１４上の絶縁膜１１６
と、を有する。また、酸化物半導体膜１０８は、酸化物半導体膜１１２が重畳し、且つ絶
縁膜１１０と接するチャネル領域１０８ｉと、絶縁膜１１６と接するソース領域１０８ｓ
と、絶縁膜１１６と接するドレイン領域１０８ｄと、を有する。
また、トランジスタ１５０は、絶縁膜１１６上の絶縁膜１１８と、絶縁膜１１６、１１
８に設けられた開口部１４１ａを介して、ソース領域１０８ｓに電気的に接続される導電
膜１２０ａと、絶縁膜１１６、１１８に設けられた開口部１４１ｂを介して、ドレイン領
域１０８ｄに電気的に接続される導電膜１２０ｂと、を有していてもよい。
なお、トランジスタ１５０においては、酸化物半導体膜１１２と、導電膜１１４とがゲ
ート電極としての機能を有する。また、導電膜１１４は、酸化物半導体膜１１２をｎ型に
する機能を有する。導電膜１１４が酸化物半導体膜１１２をｎ型にする機能を有する構成
とすることで、酸化物半導体膜１１２は、ゲート電極の一部として機能する。
また、絶縁膜１１６は、窒素または水素のいずれか一方または双方を有する。絶縁膜１
１６が窒素または水素のいずれか一方または双方を有する構成とすることで、ソース領域
１０８ｓ及びドレイン領域１０８ｄに窒素または水素のいずれか一方または双方を供給す
ることができる。
また、酸化物半導体膜１１２は、絶縁膜１１０に酸素を供給する機能を有する。酸化物
半導体膜１１２が、絶縁膜１１０に酸素を供給する機能を有することで、絶縁膜１１０中
に過剰酸素を含ませることが可能となる。絶縁膜１１０が過剰酸素領域を有することで、
チャネル領域１０８ｉ中に当該過剰酸素を供給することができる。よって、信頼性の高い
半導体装置を提供することができる。
なお、酸化物半導体膜１１２は、絶縁膜１１０に酸素を供給したのち、キャリア密度が
高くなる。また、酸化物半導体膜１１２が導電膜１１４と接することによって、導電膜１
１４の構成元素が酸化物半導体膜１１２へ拡散し、キャリア密度が高くなる場合がある。
別言すると、酸化物半導体膜１１２は、酸化物導電体（ＯＣ）としての機能も有する。し
たがって、製造工程を増加させることが無く、酸化物半導体膜１１２をゲート電極の一部
として機能させることが可能となる。
導電膜１１４としては、先に記載の導電膜１２０ａ、１２０ｂと同様の形成方法、及び
同様の材料を用いて形成される。特に導電膜１１４としては、チタン、銅、またはタング
ステンを用いて、スパッタリング法を用いて形成すると好適である。導電膜１１４にチタ
ン、銅、またはタングステンを用いることで、導電膜１１４と接する酸化物半導体膜１１
２の導電性を向上させることができる。また、導電膜１１４を積層構造としてもよい。当
該積層構造としては、例えば、マンガンを含む銅膜上に銅膜を有する構造、または、タン
グステン膜上にアルミニウム膜を有する構造とすればよい。
＜１−３．半導体装置の構成例３＞
次に、図１（Ａ）（Ｂ）（Ｃ）に示す半導体装置と異なる構成について、図３（Ａ）（
Ｂ）（Ｃ）を用いて説明する。
図３（Ａ）は、トランジスタ１００Ａの上面図であり、図３（Ｂ）は図３（Ａ）の一点
鎖線Ｘ１−Ｘ２間の断面図であり、図３（Ｃ）は図３（Ａ）の一点鎖線Ｙ１−Ｙ２間の断
面図である。
図３（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００Ａは、基板１０２上に形成された導
電膜１０６と、導電膜１０６上の絶縁膜１０４と、絶縁膜１０４上の酸化物半導体膜１０
８と、酸化物半導体膜１０８上の絶縁膜１１０と、絶縁膜１１０上の酸化物半導体膜１１
２と、絶縁膜１０４、酸化物半導体膜１０８、及び酸化物半導体膜１１２上の絶縁膜１１
６と、を有する。また、酸化物半導体膜１０８は、絶縁膜１１０と接するチャネル領域１
０８ｉと、絶縁膜１１６と接するソース領域１０８ｓと、絶縁膜１１６と接するドレイン
領域１０８ｄと、を有する。
トランジスタ１００Ａは、先に示すトランジスタ１００の構成に加え、導電膜１０６と
、開口部１４３と、を有する。
なお、開口部１４３は、絶縁膜１０４、１１０に設けられる。また、導電膜１０６は、
開口部１４３を介して、酸化物半導体膜１１２と、電気的に接続される。よって、導電膜
１０６と酸化物半導体膜１１２には、同じ電位が与えられる。また、開口部１４３を設け
ずに、導電膜１０６と、酸化物半導体膜１１２と、に異なる電位を与えてもよい。
なお、導電膜１０６は、第１のゲート電極（ボトムゲート電極ともいう）としての機能
を有し、酸化物半導体膜１１２は、第２のゲート電極（トップゲート電極ともいう）とし
ての機能を有する。また、絶縁膜１０４は、第１のゲート絶縁膜としての機能を有し、絶
縁膜１１０は、第２のゲート絶縁膜としての機能を有する。
このように、図３（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００Ａは、先に説明したト
ランジスタ１００と異なり、酸化物半導体膜１０８の上下にゲート電極として機能する導
電膜および酸化物半導体膜を有する構造である。トランジスタ１００Ａに示すように、本
発明の一態様の半導体装置には、２つ以上のゲート電極を設けてもよい。
また、図３（Ｃ）に示すように、酸化物半導体膜１０８は、第１のゲート電極として機
能する導電膜１０６と、第２のゲート電極として機能する酸化物半導体膜１１２のそれぞ
れと対向するように位置し、２つのゲート電極として機能する導電膜および酸化物半導体
膜に挟まれている。
また、酸化物半導体膜１１２のチャネル幅方向の長さは、酸化物半導体膜１０８のチャ
ネル幅方向の長さよりも長く、酸化物半導体膜１０８のチャネル幅方向全体は、絶縁膜１
１０を介して酸化物半導体膜１１２に覆われている。また、酸化物半導体膜１１２と導電
膜１０６とは、絶縁膜１０４及び絶縁膜１１０に設けられる開口部１４３において接続さ
れるため、酸化物半導体膜１０８のチャネル幅方向の側面の一方は、酸化物半導体膜１１
２と対向している。
別言すると、トランジスタ１００Ａのチャネル幅方向において、導電膜１０６及び酸化
物半導体膜１１２は、絶縁膜１０４及び絶縁膜１１０に設けられる開口部１４３において
接続すると共に、絶縁膜１０４及び絶縁膜１１０を介して酸化物半導体膜１０８を取り囲
む構成である。
このような構成を有することで、トランジスタ１００Ａに含まれる酸化物半導体膜１０
８を、第１のゲート電極として機能する導電膜１０６及び第２のゲート電極として機能す
る酸化物半導体膜１１２の電界によって電気的に取り囲むことができる。トランジスタ１
００Ａのように、第１のゲート電極及び第２のゲート電極の電界によって、チャネル領域
が形成される酸化物半導体膜１０８を電気的に取り囲むトランジスタのデバイス構造をＳ
ｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造と呼ぶことができる。
トランジスタ１００Ａは、Ｓ−ｃｈａｎｎｅｌ構造を有するため、導電膜１０６または
酸化物半導体膜１１２によってチャネルを誘起させるための電界を効果的に酸化物半導体
膜１０８に印加することができるため、トランジスタ１００Ａの電流駆動能力が向上し、
高いオン電流特性を得ることが可能となる。また、オン電流を高くすることが可能である
ため、トランジスタ１００Ａを微細化することが可能となる。また、酸化物半導体膜１０
８は、導電膜１０６、及び酸化物半導体膜１１２によって取り囲まれた構造を有するため
、酸化物半導体膜１０８の機械的強度を高めることができる。
なお、トランジスタ１００Ａのチャネル幅方向において、酸化物半導体膜１０８の開口
部１４３が形成されていない側面に、開口部１４３と異なる開口部を形成してもよい。
また、トランジスタ１００Ａに示すように、トランジスタが、半導体膜を間に挟んで存
在する一対のゲート電極を有している場合、一方のゲート電極には信号Ａが、他方のゲー
ト電極には固定電位Ｖｂが与えられてもよい。また、一方のゲート電極には信号Ａが、他
方のゲート電極には信号Ｂが与えられてもよい。また、一方のゲート電極には固定電位Ｖ
ａが、他方のゲート電極には固定電位Ｖｂが与えられてもよい。
信号Ａは、例えば、導通状態または非導通状態を制御するための信号である。信号Ａは
、電位Ｖ１、または電位Ｖ２（Ｖ１＞Ｖ２とする）の２種類の電位をとるデジタル信号で
あってもよい。例えば、電位Ｖ１を高電源電位とし、電位Ｖ２を低電源電位とすることが
できる。信号Ａは、アナログ信号であってもよい。
固定電位Ｖｂは、例えば、トランジスタのしきい値電圧ＶｔｈＡを制御するための電位
である。固定電位Ｖｂは、電位Ｖ１、または電位Ｖ２であってもよい。固定電位Ｖｂは、
電位Ｖ１、または電位Ｖ２と異なる電位であってもよい。固定電位Ｖｂを低くすることで
、しきい値電圧ＶｔｈＡを高くできる場合がある。その結果、ゲートーソース間電圧Ｖｇ
ｓが０Ｖのときのドレイン電流を低減し、トランジスタを有する回路のリーク電流を低減
できる場合がある。例えば、固定電位Ｖｂを低電源電位よりも低くしてもよい。固定電位
Ｖｂを高くすることで、しきい値電圧ＶｔｈＡを低くできる場合がある。その結果、ゲー
トーソース間電圧ＶｇｓがＶＤＤのときのドレイン電流を向上させ、トランジスタを有す
る回路の動作速度を向上できる場合がある。例えば、固定電位Ｖｂを低電源電位よりも高
くしてもよい。
信号Ｂは、例えば、導通状態または非導通状態を制御するための信号である。信号Ｂは
、電位Ｖ３、または電位Ｖ４（Ｖ３＞Ｖ４とする）の２種類の電位をとるデジタル信号で
あってもよい。例えば、電位Ｖ３を高電源電位とし、電位Ｖ４を低電源電位とすることが
できる。信号Ｂは、アナログ信号であってもよい。
信号Ａと信号Ｂが共にデジタル信号である場合、信号Ｂは、信号Ａと同じデジタル値を
持つ信号であってもよい。この場合、トランジスタのオン電流を向上し、トランジスタを
有する回路の動作速度を向上できる場合がある。このとき、信号Ａにおける電位Ｖ１及び
電位Ｖ２は、信号Ｂにおける電位Ｖ３及び電位Ｖ４と、異なっていても良い。例えば、信
号Ｂが入力されるゲートに対応するゲート絶縁膜が、信号Ａが入力されるゲートに対応す
るゲート絶縁膜よりも厚い場合、信号Ｂの電位振幅（Ｖ３−Ｖ４）を、信号Ａの電位振幅
（Ｖ１−Ｖ２）より大きくしても良い。そうすることで、トランジスタの導通状態または
非導通状態に対して、信号Ａが与える影響と、信号Ｂが与える影響と、を同程度とするこ
とができる場合がある。
信号Ａと信号Ｂが共にデジタル信号である場合、信号Ｂは、信号Ａと異なるデジタル値
を持つ信号であってもよい。この場合、トランジスタの制御を信号Ａと信号Ｂによって別
々に行うことができ、より高い機能を実現できる場合がある。例えば、トランジスタがｎ
チャネル型である場合、信号Ａが電位Ｖ１であり、かつ、信号Ｂが電位Ｖ３である場合の
み導通状態となる場合や、信号Ａが電位Ｖ２であり、かつ、信号Ｂが電位Ｖ４である場合
のみ非導通状態となる場合には、一つのトランジスタでＮＡＮＤ回路やＮＯＲ回路等の機
能を実現できる場合がある。また、信号Ｂは、しきい値電圧ＶｔｈＡを制御するための信
号であってもよい。例えば、信号Ｂは、トランジスタを有する回路が動作している期間と
、当該回路が動作していない期間と、で電位が異なる信号であっても良い。信号Ｂは、回
路の動作モードに合わせて電位が異なる信号であってもよい。この場合、信号Ｂは信号Ａ
ほど頻繁には電位が切り替わらない場合がある。
信号Ａと信号Ｂが共にアナログ信号である場合、信号Ｂは、信号Ａと同じ電位のアナロ
グ信号、信号Ａの電位を定数倍したアナログ信号、または、信号Ａの電位を定数だけ加算
もしくは減算したアナログ信号等であってもよい。この場合、トランジスタのオン電流が
向上し、トランジスタを有する回路の動作速度を向上できる場合がある。信号Ｂは、信号
Ａと異なるアナログ信号であってもよい。この場合、トランジスタの制御を信号Ａと信号
Ｂによって別々に行うことができ、より高い機能を実現できる場合がある。
信号Ａがデジタル信号であり、信号Ｂがアナログ信号であってもよい。または信号Ａが
アナログ信号であり、信号Ｂがデジタル信号であってもよい。
トランジスタの両方のゲート電極に固定電位を与える場合、トランジスタを、抵抗素子
と同等の素子として機能させることができる場合がある。例えば、トランジスタがｎチャ
ネル型である場合、固定電位Ｖａまたは固定電位Ｖｂを高く（低く）することで、トラン
ジスタの実効抵抗を低く（高く）することができる場合がある。固定電位Ｖａ及び固定電
位Ｖｂを共に高く（低く）することで、一つのゲートしか有さないトランジスタによって
得られる実効抵抗よりも低い（高い）実効抵抗が得られる場合がある。
なお、トランジスタ１００Ａのその他の構成は、先に示すトランジスタ１００と同様で
あり、同様の効果を奏する。
また、先に示すトランジスタ１５０においても、トランジスタ１００Ａと同様に、導電
膜１０６及び開口部１４３を設けてもよい。その場合の一例を図４（Ａ）（Ｂ）（Ｃ）に
示す。図４（Ａ）は、トランジスタ１５０Ａの上面図であり、図４（Ｂ）は図４（Ａ）の
一点鎖線Ｘ１−Ｘ２間の断面図であり、図４（Ｃ）は図４（Ａ）の一点鎖線Ｙ１−Ｙ２間
の断面図である。
このように、本発明の一態様のトランジスタにおいては、先に説明するトランジスタを
適宜組み合わせて用いることができる。
＜１−４．半導体装置の構成例４＞
次に、図１（Ａ）（Ｂ）（Ｃ）に示す半導体装置と異なる構成について、図５（Ａ）（
Ｂ）（Ｃ）を用いて説明する。
図５（Ａ）は、トランジスタ１００Ｂの上面図であり、図５（Ｂ）は図５（Ａ）の一点
鎖線Ｘ１−Ｘ２間の断面図であり、図５（Ｃ）は図５（Ａ）の一点鎖線Ｙ１−Ｙ２間の断
面図である。
図５（Ａ）（Ｂ）（Ｃ）に示すトランジスタ１００Ｂは、先に示すトランジスタ１００
Ａと酸化物半導体膜１１２の形状が異なる。具体的には、トランジスタ１００Ｂが有する
酸化物半導体膜１１２の下端部は、絶縁膜１１０の上端部よりも内側に形成される。別言
すると、絶縁膜１１０の側端部は、酸化物半導体膜１１２の側端部よりも外側に位置する
。
例えば、酸化物半導体膜１１２と、絶縁膜１１０と、を同じマスクで加工し、酸化物半
導体膜１１２をウエットエッチング法で、絶縁膜１１０をドライエッチング法で、それぞ
れ加工することで、上記構造とすることができる。
また、酸化物半導体膜１１２を上記の構造とすることで、酸化物半導体膜１０８中に、
領域１０８ｆが形成される場合がある。領域１０８ｆは、チャネル領域１０８ｉとソース
領域１０８ｓとの間、及びチャネル領域１０８ｉとドレイン領域１０８ｄとの間に形成さ
れる。
領域１０８ｆは、高抵抗領域あるいは低抵抗領域のいずれか一方として機能する。高抵
抗領域とは、チャネル領域１０８ｉと同等の抵抗を有し、ゲート電極として機能する酸化
物半導体膜１１２が重畳しない領域である。領域１０８ｆが高抵抗領域の場合、領域１０
８ｆは、所謂オフセット領域として機能する。領域１０８ｆがオフセット領域として機能
する場合においては、トランジスタ１００Ｂのオン電流の低下を抑制するために、チャネ
ル長（Ｌ）方向において、領域１０８ｆを１μｍ以下とすればよい。
また、低抵抗領域とは、チャネル領域１０８ｉよりも抵抗が低く、且つソース領域１０
８ｓ及びドレイン領域１０８ｄよりも抵抗が高い領域である。領域１０８ｆが低抵抗領域
の場合、領域１０８ｆは、所謂、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領
域として機能する。領域１０８ｆがＬＤＤ領域として機能する場合においては、ドレイン
領域の電界緩和が可能となるため、ドレイン領域の電界に起因したトランジスタのしきい
値電圧の変動を低減することができる。
なお、領域１０８ｆを低抵抗領域とする場合には、例えば、絶縁膜１１６から領域１０
８ｆに水素または窒素のいずれか一方または双方を供給する、あるいは、絶縁膜１１０及
び酸化物半導体膜１１２をマスクとして、酸化物半導体膜１１２の上方から不純物元素を
添加することで、当該不純物が絶縁膜１１０を介し、酸化物半導体膜１０８に添加される
ことで領域１０８ｆが形成される。
また、先に示すトランジスタ１５０も、第２のゲート電極として機能する酸化物半導体
膜１１２の形状を変えることで、トランジスタ１００Ｂと同様の構成とすることができる
。この場合の一例を図６（Ａ）（Ｂ）（Ｃ）に示す。なお、図６（Ａ）は、トランジスタ
１５０Ｂの上面図であり、図６（Ｂ）は図６（Ａ）の一点鎖線Ｘ１−Ｘ２間の断面図であ
り、図６（Ｃ）は図６（Ａ）の一点鎖線Ｙ１−Ｙ２間の断面図である。
＜１−５．半導体装置の変形例１＞
次に、図３（Ａ）（Ｂ）（Ｃ）に示す半導体装置の変形例について、図７（Ａ）（Ｂ）
を用いて説明する。
図７（Ａ）（Ｂ）は、トランジスタ１００Ｃの断面図である。トランジスタ１００Ｃの
上面図としては、図５（Ａ）に示すトランジスタ１００Ｂと同様であるため、図５（Ａ）
を援用して説明する。図７（Ａ）は図５（Ａ）の一点鎖線Ｘ１−Ｘ２間の断面図であり、
図７（Ｂ）は図５（Ａ）の一点鎖線Ｙ１−Ｙ２間の断面図である。
トランジスタ１００Ｃは、先に示すトランジスタ１００Ｂに平坦化絶縁膜として機能す
る絶縁膜１２２が設けられている点が異なる。それ以外の構成については、先に示すトラ
ンジスタ１００Ｂと同様の構成であり、同様の効果を奏する。
絶縁膜１２２は、トランジスタ等に起因する凹凸等を平坦化させる機能を有する。絶縁
膜１２２としては、絶縁性であればよく、無機材料または有機材料を用いて形成される。
該無機材料としては、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化
シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜等が挙げられる。該有機材料とし
ては、例えば、アクリル樹脂、またはポリイミド樹脂等の感光性の樹脂材料が挙げられる
。
なお、図７（Ａ）（Ｂ）においては、絶縁膜１２２が有する開口部の大きさは、開口部
１４１ａ、１４１ｂよりも小さい形状としたが、これに限定されず、例えば、開口部１４
１ａ、１４１ｂと同じ形状、または開口部１４１ａ、１４１ｂよりも大きい形状としても
よい。
また、図７（Ａ）（Ｂ）においては、絶縁膜１２２上に導電膜１２０ａ、１２０ｂを設
ける構成について例示したがこれに限定されず、例えば、絶縁膜１１８上に導電膜１２０
ａ、１２０ｂを設け、導電膜１２０ａ、１２０ｂ上に絶縁膜１２２を設ける構成としても
よい。
＜１−６．半導体装置の変形例２＞
次に、図１（Ａ）（Ｂ）（Ｃ）に示す半導体装置の変形例について、図８及び図９を用
いて説明する。
図８（Ａ）（Ｂ）は、トランジスタ１００Ｄの断面図である。トランジスタ１００Ｄの
上面図としては、図１（Ａ）に示すトランジスタ１００と同様であるため、図１（Ａ）を
援用して説明する。図８（Ａ）は図１（Ａ）の一点鎖線Ｘ１−Ｘ２間の断面図であり、図
８（Ｂ）は図１（Ａ）の一点鎖線Ｙ１−Ｙ２間の断面図である。
トランジスタ１００Ｄは、先に示すトランジスタ１００と絶縁膜１１０の形状が異なる
。それ以外の構成については、先に示すトランジスタ１００と同様の構成であり、同様の
効果を奏する。
トランジスタ１００Ｄが有する絶縁膜１１０は、酸化物半導体膜１１２よりも内側に位
置する。別言すると、絶縁膜１１０の側面は、酸化物半導体膜１１２の下端部よりも内側
に位置する。例えば、酸化物半導体膜１１２を加工したあとに、エッチャント等を用い絶
縁膜１１０をサイドエッチングすることで、図８（Ａ）（Ｂ）に示す構成とすることがで
きる。なお、絶縁膜１１０を上記構造とすることで、酸化物半導体膜１１２の下方には、
中空領域１４７が形成される。
中空領域１４７は、空気を有し、ゲート絶縁膜の一部として機能する。なお、中空領域
１４７の比誘電率は、空気と同じく、概ね１となる。したがって、トランジスタ１００Ｄ
の構造とすることで、ゲート電極として機能する酸化物半導体膜１１２に電圧が印加され
た場合、中空領域１４７の下方の酸化物半導体膜１０８に与えられる電圧が、絶縁膜１１
０の下方の酸化物半導体膜１０８（チャネル領域１０８ｉ）に与えられる電圧よりも低く
なる。よって、中空領域１４７の下方の酸化物半導体膜１０８は、実効的にオーバーラッ
プ領域（Ｌｏｖ領域ともいう）として機能する。酸化物半導体膜１０８中にＬｏｖ領域を
設けることで、ソース端及びドレイン端に集中する電界を緩和することができる。なお、
Ｌｏｖ領域とは、ゲート電極として機能する酸化物半導体膜１１２と重なり、且つチャネ
ル領域１０８ｉよりも抵抗が低い領域である。
図９（Ａ）（Ｂ）は、トランジスタ１００Ｅの断面図である。トランジスタ１００Ｅの
上面図としては、図１（Ａ）に示すトランジスタ１００と同様であるため、図１（Ａ）を
援用して説明する。図９（Ａ）は図１（Ａ）の一点鎖線Ｘ１−Ｘ２間の断面図であり、図
９（Ｂ）は図１（Ａ）の一点鎖線Ｙ１−Ｙ２間の断面図である。
トランジスタ１００Ｅは、先に示すトランジスタ１００と絶縁膜１１０と、絶縁膜１１
６の形状が異なる。それ以外の構成については、先に示すトランジスタ１００と同様の構
成であり、同様の効果を奏する。
トランジスタ１００Ｅが有する絶縁膜１１０は、酸化物半導体膜１１２よりも内側に位
置する。別言すると、絶縁膜１１０の側面は、酸化物半導体膜１１２の下端部よりも内側
に位置する。例えば、酸化物半導体膜１１２を加工したあとに、エッチャント等を用い絶
縁膜１１０をサイドエッチングすることで、図９（Ａ）（Ｂ）に示す構成とすることがで
きる。また、絶縁膜１１０を上記構造としたのち、絶縁膜１１６を形成することで、絶縁
膜１１６が、酸化物半導体膜１１２の下側にも入り込み、絶縁膜１１６が、酸化物半導体
膜１１２の下方に位置する酸化物半導体膜１０８と接する。
上記構成とすることで、ソース領域１０８ｓ、及びドレイン領域１０８ｄは、酸化物半
導体膜１１２の下端部よりも内側に位置する。よって、トランジスタ１００Ｅは、Ｌｏｖ
領域を有する。
トランジスタ１００Ｄ、及びトランジスタ１００ＥのようにＬｏｖ領域を有する構造と
することで、チャネル領域１０８ｉと、ソース領域１０８ｓ及びドレイン領域１０８ｄと
の間に高抵抗領域が形成されないため、トランジスタのオン電流を高めることが可能とな
る。
＜１−７．半導体装置の変形例３＞
次に、図３（Ａ）（Ｂ）（Ｃ）に示す半導体装置の変形例について、図１０乃至図１２
を用いて説明する。
図１０（Ａ）（Ｂ）は、トランジスタ１００Ｆの断面図である。トランジスタ１００Ｆ
の上面図としては、図３（Ａ）に示すトランジスタ１００Ａと同様であるため、図３（Ａ
）を援用して説明する。図１０（Ａ）は図３（Ａ）の一点鎖線Ｘ１−Ｘ２間の断面図であ
り、図１０（Ｂ）は図３（Ａ）の一点鎖線Ｙ１−Ｙ２間の断面図である。
トランジスタ１００Ｆは、先に示すトランジスタ１００Ｂと酸化物半導体膜１０８の構
造が異なる。それ以外の構成については、先に示すトランジスタ１００Ｂと同様の構成で
あり、同様の効果を奏する。
トランジスタ１００Ｆが有する酸化物半導体膜１０８は、絶縁膜１１６上の酸化物半導
体膜１０８＿１と、酸化物半導体膜１０８＿１上の酸化物半導体膜１０８＿２と、酸化物
半導体膜１０８＿２上の酸化物半導体膜１０８＿３と、を有する。
また、チャネル領域１０８ｉ、ソース領域１０８ｓ、及びドレイン領域１０８ｄは、そ
れぞれ、酸化物半導体膜１０８＿１、酸化物半導体膜１０８＿２、及び酸化物半導体膜１
０８＿３の３層の積層構造である。
図１１（Ａ）（Ｂ）は、トランジスタ１００Ｇの断面図である。トランジスタ１００Ｇ
の上面図としては、図３（Ａ）に示すトランジスタ１００Ａと同様であるため、図３（Ａ
）を援用して説明する。図１１（Ａ）は図３（Ａ）の一点鎖線Ｘ１−Ｘ２間の断面図であ
り、図１１（Ｂ）は図３（Ａ）の一点鎖線Ｙ１−Ｙ２間の断面図である。
トランジスタ１００Ｇは、先に示すトランジスタ１００Ａと酸化物半導体膜１０８の構
造が異なる。それ以外の構成については、先に示すトランジスタ１００Ａと同様の構成で
あり、同様の効果を奏する。
トランジスタ１００Ｇが有する酸化物半導体膜１０８は、絶縁膜１１６上の酸化物半導
体膜１０８＿２と、酸化物半導体膜１０８＿２上の酸化物半導体膜１０８＿３と、を有す
る。
また、チャネル領域１０８ｉ、ソース領域１０８ｓ、及びドレイン領域１０８ｄは、そ
れぞれ、酸化物半導体膜１０８＿２、及び酸化物半導体膜１０８＿３の２層の積層構造で
ある。
＜１−８．バンド構造＞
ここで、絶縁膜１０４、酸化物半導体膜１０８＿１、１０８＿２、１０８＿３、及び絶
縁膜１１０のバンド構造、並びに、絶縁膜１０４、酸化物半導体膜１０８＿２、１０８＿
３、及び絶縁膜１１０のバンド構造について、図１２を用いて説明する。
図１２（Ａ）は、絶縁膜１０４、酸化物半導体膜１０８＿１、１０８＿２、１０８＿３
、及び絶縁膜１１０を有する積層構造の膜厚方向のバンド構造の一例である。また、図１
２（Ｂ）は、絶縁膜１０４、酸化物半導体膜１０８＿２、１０８＿３、及び絶縁膜１１０
を有する積層構造の膜厚方向のバンド構造の一例である。なお、バンド構造は、理解を容
易にするため絶縁膜１０４、酸化物半導体膜１０８＿１、１０８＿２、１０８＿３、及び
絶縁膜１１０の伝導帯下端のエネルギー準位（Ｅｃ）を示す。
また、図１２（Ａ）は、絶縁膜１０４、１１０として酸化シリコン膜を用い、酸化物半
導体膜１０８＿１として金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２の金属酸化
物ターゲットを用いて形成される酸化物半導体膜を用い、酸化物半導体膜１０８＿２とし
て金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝４：２：４．１の金属酸化物ターゲットを用
いて形成される酸化物半導体膜を用い、酸化物半導体膜１０８＿３として金属元素の原子
数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２の金属酸化物ターゲットを用いて形成される酸化物
半導体膜を用いる構成のバンド図である。
また、図１２（Ｂ）は、絶縁膜１０４、１１０として酸化シリコン膜を用い、酸化物半
導体膜１０８＿２として金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝４：２：４．１の金属
酸化物ターゲットを用いて形成される酸化物半導体膜を用い、酸化物半導体膜１０８＿３
として金属元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２の金属酸化物ターゲットを用
いて形成される酸化物半導体膜を用いる構成のバンド図である。
図１２（Ａ）に示すように、酸化物半導体膜１０８＿１、１０８＿２、１０８＿３にお
いて、伝導帯下端のエネルギー準位はなだらかに変化する。また、図１２（Ｂ）に示すよ
うに、酸化物半導体膜１０８＿２、１０８＿３において、伝導帯下端のエネルギー準位は
なだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができ
る。このようなバンド構造を有するためには、酸化物半導体膜１０８＿１と酸化物半導体
膜１０８＿２との界面、または酸化物半導体膜１０８＿２と酸化物半導体膜１０８＿３と
の界面において、トラップ中心や再結合中心のような欠陥準位を形成するような不純物が
存在しないとする。
酸化物半導体膜１０８＿１、１０８＿２、１０８＿３に連続接合を形成するためには、
ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用い
て各膜を大気に触れさせることなく連続して積層することが必要となる。
図１２（Ａ）（Ｂ）に示す構成とすることで酸化物半導体膜１０８＿２がウェル（井戸
）となり、上記積層構造を用いたトランジスタにおいて、チャネル領域が酸化物半導体膜
１０８＿２に形成されることがわかる。
なお、酸化物半導体膜１０８＿１、１０８＿３を設けることにより、酸化物半導体膜１
０８＿２に形成されうるトラップ準位を酸化物半導体膜１０８＿２より遠ざけることがで
きる。
また、トラップ準位がチャネル領域として機能する酸化物半導体膜１０８＿２の伝導帯
下端のエネルギー準位（Ｅｃ）より真空準位から遠くなることがあり、トラップ準位に電
子が蓄積しやすくなってしまう。トラップ準位に電子が蓄積されることで、マイナスの固
定電荷となり、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。したがっ
て、トラップ準位が酸化物半導体膜１０８＿２の伝導帯下端のエネルギー準位（Ｅｃ）よ
り真空準位に近くなるような構成にすると好ましい。このようにすることで、トラップ準
位に電子が蓄積しにくくなり、トランジスタのオン電流を増大させることが可能であると
共に、電界効果移動度を高めることができる。
また、酸化物半導体膜１０８＿１、１０８＿３は、酸化物半導体膜１０８＿２よりも伝
導帯下端のエネルギー準位が真空準位に近く、代表的には、酸化物半導体膜１０８＿２の
伝導帯下端のエネルギー準位と、酸化物半導体膜１０８＿１、１０８＿３の伝導帯下端の
エネルギー準位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、
または１ｅＶ以下である。すなわち、酸化物半導体膜１０８＿１、１０８＿３の電子親和
力と、酸化物半導体膜１０８＿２の電子親和力との差が、０．１５ｅＶ以上、または０．
５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下である。
このような構成を有することで、酸化物半導体膜１０８＿２が主な電流経路となる。す
なわち、酸化物半導体膜１０８＿２は、チャネル領域としての機能を有し、酸化物半導体
膜１０８＿１、１０８＿３は、酸化物絶縁膜としての機能を有する。また、酸化物半導体
膜１０８＿１、１０８＿３は、チャネル領域が形成される酸化物半導体膜１０８＿２を構
成する金属元素の一種以上から構成される酸化物半導体膜を用いると好ましい。このよう
な構成とすることで、酸化物半導体膜１０８＿１と酸化物半導体膜１０８＿２との界面、
または酸化物半導体膜１０８＿２と酸化物半導体膜１０８＿３との界面において、界面散
乱が起こりにくい。従って、該界面においてはキャリアの動きが阻害されないため、トラ
ンジスタの電界効果移動度が高くなる。
また、酸化物半導体膜１０８＿１、１０８＿３は、チャネル領域の一部として機能する
ことを防止するため、導電率が十分に低い材料を用いるものとする。そのため、酸化物半
導体膜１０８＿１、１０８＿３を、その物性及び／または機能から、それぞれ酸化物絶縁
膜とも呼べる。または、酸化物半導体膜１０８＿１、１０８＿３には、電子親和力（真空
準位と伝導帯下端のエネルギー準位との差）が酸化物半導体膜１０８＿２よりも小さく、
伝導帯下端のエネルギー準位が酸化物半導体膜１０８＿２の伝導帯下端エネルギー準位と
差分（バンドオフセット）を有する材料を用いるものとする。また、ドレイン電圧の大き
さに依存したしきい値電圧の差が生じることを抑制するためには、酸化物半導体膜１０８
＿１、１０８＿３の伝導帯下端のエネルギー準位が、酸化物半導体膜１０８＿２の伝導帯
下端のエネルギー準位よりも真空準位に近い材料を用いると好適である。例えば、酸化物
半導体膜１０８＿２の伝導帯下端のエネルギー準位と、酸化物半導体膜１０８＿１、１０
８＿３の伝導帯下端のエネルギー準位との差が、０．２ｅＶ以上、好ましくは０．５ｅＶ
以上とすることが好ましい。
また、酸化物半導体膜１０８＿１、１０８＿３は、膜中にスピネル型の結晶構造が含ま
れないことが好ましい。酸化物半導体膜１０８＿１、１０８＿３の膜中にスピネル型の結
晶構造を含む場合、該スピネル型の結晶構造と他の領域との界面において、導電膜１２０
ａ、１２０ｂの構成元素が酸化物半導体膜１０８＿２へ拡散してしまう場合がある。なお
、酸化物半導体膜１０８＿１、１０８＿３がＣＡＡＣ−ＯＳである場合、導電膜１２０ａ
、１２０ｂの構成元素、例えば、銅元素のブロッキング性が高くなり好ましい。
また、本実施の形態においては、酸化物半導体膜１０８＿１、１０８＿３として、金属
元素の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２の金属酸化物ターゲットを用いて形成さ
れる酸化物半導体膜を用いる構成について例示したが、これに限定されない。例えば、酸
化物半導体膜１０８＿１、１０８＿３として、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比
］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［
原子数比］、またはＩｎ：Ｇａ：Ｚｎ＝１：３：６［原子数比］の金属酸化物ターゲット
を用いて形成される酸化物半導体膜を用いてもよい。
なお、酸化物半導体膜１０８＿１、１０８＿３として、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１
［原子数比］の金属酸化物ターゲットを用いる場合、酸化物半導体膜１０８＿１、１０８
＿３は、Ｉｎ：Ｇａ：Ｚｎ＝１：β１（０＜β１≦２）：β２（０＜β２≦２）となる場
合がある。また、酸化物半導体膜１０８＿１、１０８＿３として、Ｉｎ：Ｇａ：Ｚｎ＝１
：３：４［原子数比］の金属酸化物ターゲットを用いる場合、酸化物半導体膜１０８＿１
、１０８＿３は、Ｉｎ：Ｇａ：Ｚｎ＝１：β３（１≦β３≦５）：β４（２≦β４≦６）
となる場合がある。また、酸化物半導体膜１０８＿１、１０８＿３として、Ｉｎ：Ｇａ：
Ｚｎ＝１：３：６［原子数比］の金属酸化物ターゲットを用いる場合、酸化物半導体膜１
０８＿１、１０８＿３は、Ｉｎ：Ｇａ：Ｚｎ＝１：β５（１≦β５≦５）：β６（４≦β
６≦８）となる場合がある。
＜１−９．半導体装置の作製方法１＞
次に、図１に示すトランジスタ１００の作製方法の一例について、図１３乃至図１５を
用いて説明する。なお、図１３乃至図１５は、トランジスタ１００の作製方法を説明する
チャネル長（Ｌ）方向、及びチャネル幅（Ｗ）方向の断面図である。
まず、基板１０２上に絶縁膜１０４を形成し、絶縁膜１０４上に酸化物半導体膜を形成
する。その後、当該酸化物半導体膜を島状に加工することで、酸化物半導体膜１０７を形
成する（図１３（Ａ）参照）。
絶縁膜１０４としては、スパッタリング法、ＣＶＤ法、蒸着法、パルスレーザー堆積（
ＰＬＤ）法、印刷法、塗布法等を適宜用いて形成することができる。本実施の形態におい
ては、絶縁膜１０４として、ＰＥＣＶＤ装置を用い、厚さ４００ｎｍの窒化シリコン膜と
、厚さ５０ｎｍの酸化窒化シリコン膜とを形成する。
また、絶縁膜１０４を形成した後、絶縁膜１０４に酸素を添加してもよい。絶縁膜１０
４に添加する酸素としては、酸素ラジカル、酸素原子、酸素原子イオン、酸素分子イオン
等がある。また、添加方法としては、イオンドーピング法、イオン注入法、プラズマ処理
法等がある。また、絶縁膜上に酸素の脱離を抑制する膜を形成した後、該膜を介して絶縁
膜１０４に酸素を添加してもよい。
上述の酸素の脱離を抑制する膜として、インジウム、亜鉛、ガリウム、錫、アルミニウ
ム、クロム、タンタル、チタン、モリブデン、ニッケル、鉄、コバルト、タングステンか
ら選ばれた金属元素、上述した金属元素を成分とする合金、上述した金属元素を組み合わ
せた合金、上述した金属元素を有する金属窒化物、上述した金属元素を有する金属酸化物
、上述した金属元素を有する金属窒化酸化物等の導電性を有する材料を用いて形成するこ
とができる。
また、プラズマ処理で酸素の添加を行う場合、マイクロ波で酸素を励起し、高密度な酸
素プラズマを発生させることで、絶縁膜１０４への酸素添加量を増加させることができる
。
酸化物半導体膜１０７としては、スパッタリング法、塗布法、パルスレーザー蒸着法、
レーザーアブレーション法、熱ＣＶＤ法等により形成することができる。なお、酸化物半
導体膜１０７への加工には、酸化物半導体膜上にリソグラフィ工程によりマスクを形成し
た後、該マスクを用いて酸化物半導体膜の一部をエッチングすること形成することができ
る。また、印刷法を用いて、島状の酸化物半導体膜１０７を直接形成してもよい。
スパッタリング法で酸化物半導体膜を形成する場合、プラズマを発生させるための電源
装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。また
、酸化物半導体膜を形成する場合のスパッタリングガスは、希ガス（代表的にはアルゴン
）、酸素、希ガス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの
場合、希ガスに対して酸素のガス比を高めることが好ましい。
なお、酸化物半導体膜を形成する際に、例えば、スパッタリング法を用いる場合、基板
温度を１５０℃以上７５０℃以下、または１５０℃以上４５０℃以下、または２００℃以
上３５０℃以下として、酸化物半導体膜を成膜することで、結晶性を高めることができる
ため好ましい。
なお、本実施の形態においては、酸化物半導体膜１０７として、スパッタリング装置を
用い、スパッタリングターゲットとしてＩｎ−Ｇａ−Ｚｎ金属酸化物（Ｉｎ：Ｇａ：Ｚｎ
＝１：１：１．２［原子数比］）を用いて、膜厚４０ｎｍの酸化物半導体膜を成膜する。
また、酸化物半導体膜１０７を形成した後、加熱処理を行い、酸化物半導体膜１０７の
脱水素化または脱水化をしてもよい。加熱処理の温度は、代表的には、１５０℃以上基板
歪み点未満、または２５０℃以上４５０℃以下、または３００℃以上４５０℃以下である
。
加熱処理は、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または
窒素を含む不活性ガス雰囲気で行うことができる。または、不活性ガス雰囲気で加熱した
後、酸素雰囲気で加熱してもよい。なお、上記不活性雰囲気及び酸素雰囲気に水素、水な
どが含まれないことが好ましい。処理時間は３分以上２４時間以下とすればよい。
該加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いること
で、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため加熱
処理時間を短縮することができる。
酸化物半導体膜を加熱しながら成膜する、または酸化物半導体膜を形成した後、加熱処
理を行うことで、酸化物半導体膜において、二次イオン質量分析法により得られる水素濃
度を５×１０１９ａｔｏｍｓ／ｃｍ３以下、または１×１０１９ａｔｏｍｓ／ｃｍ３以下
、５×１０１８ａｔｏｍｓ／ｃｍ３以下、または１×１０１８ａｔｏｍｓ／ｃｍ３以下、
または５×１０１７ａｔｏｍｓ／ｃｍ３以下、または１×１０１６ａｔｏｍｓ／ｃｍ３以
下とすることができる。
次に、絶縁膜１０４及び酸化物半導体膜１０７上に絶縁膜１１０＿０を形成する（図１
３（Ｂ）参照）。
絶縁膜１１０＿０としては、酸化シリコン膜または酸化窒化シリコン膜を、ＰＥＣＶＤ
法を用いて形成することができる。この場合、原料ガスとしては、シリコンを含む堆積性
気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例として
は、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素
、オゾン、一酸化二窒素、二酸化窒素等がある。
また、絶縁膜１１０＿０として、堆積性気体の流量に対して酸化性気体の流量を２０倍
より大きく１００倍未満、または４０倍以上８０倍以下とし、処理室内の圧力を１００Ｐ
ａ未満、または５０Ｐａ以下とするＰＥＣＶＤ法を用いることで、欠陥量の少ない酸化窒
化シリコン膜を形成することができる。
また、絶縁膜１１０＿０として、ＰＥＣＶＤ装置の真空排気された処理室内に載置され
た基板を２８０℃以上４００℃以下に保持し、処理室に原料ガスを導入して処理室内にお
ける圧力を２０Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２５０Ｐａ以
下とし、処理室内に設けられる電極に高周波電力を供給する条件により、緻密である酸化
シリコン膜または酸化窒化シリコン膜を形成することができる。
また、絶縁膜１１０＿０を、マイクロ波を用いたＰＥＣＶＤ法を用いて形成してもよい
。マイクロ波とは３００ＭＨｚから３００ＧＨｚの周波数域を指す。マイクロ波は、電子
温度が低く、電子エネルギーが小さい。また、マイクロ波を用いたＰＥＣＶＤ装置を用い
ると、供給された電力のうちプラズマを生成する、すなわち分子の電離に用いられる電力
の割合が高く、電子の加速に用いられる電力の割合が少ない。したがって、密度の高いプ
ラズマ（高密度プラズマ）を励起することができる。このため、被成膜面及び堆積物への
プラズマダメージが少なく、欠陥の少ない絶縁膜１１０＿０を形成することができる。
また、絶縁膜１１０＿０を、有機シランガスを用いたＣＶＤ法を用いて形成することが
できる。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４
）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテト
ラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘ
キサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、
トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）などのシリコン含有化合物
を用いることができる。有機シランガスを用いたＣＶＤ法を用いることで、被覆性の高い
絶縁膜１１０＿０を形成することができる。
本実施の形態では絶縁膜１１０＿０として、ＰＥＣＶＤ装置を用い、厚さ１００ｎｍの
酸化窒化シリコン膜を形成する。
次に、絶縁膜１１０＿０上に酸化物半導体膜１１２＿０を形成する。なお、酸化物半導
体膜１１２＿０の形成時において、酸化物半導体膜１１２＿０から絶縁膜１１０＿０中に
酸素が添加される（図１３（Ｃ）参照）。
酸化物半導体膜１１２＿０の形成方法としては、スパッタリング法を用い、形成時に酸
素ガスを含む雰囲気で形成すると好ましい。形成時に酸素ガスを含む雰囲気で酸化物半導
体膜１１２＿０を形成することで、絶縁膜１１０＿０中に酸素を好適に添加することがで
きる。
なお、図１３（Ｃ）において、絶縁膜１１０＿０中に添加される酸素を矢印で模式的に
表している。また、酸化物半導体膜１１２＿０としては、先に記載の酸化物半導体膜１０
７の材料と同様の材料を用いることができる。
本実施の形態においては、酸化物半導体膜１１２＿０として、スパッタリング装置を用
い、スパッタリングターゲットとしてＩｎ−Ｇａ−Ｚｎ金属酸化物（Ｉｎ：Ｇａ：Ｚｎ＝
４：２：４．１［原子数比］）を用いて、膜厚１００ｎｍの酸化物半導体膜を成膜する。
次に、酸化物半導体膜１１２＿０上の所望の位置に、リソグラフィ工程によりマスク１
４０を形成する（図１３（Ｄ）参照）。
次に、マスク１４０上から、エッチングを行うことで、酸化物半導体膜１１２＿０と、
絶縁膜１１０＿０と、を加工したのち、マスク１４０を除去することで、島状の酸化物半
導体膜１１２と、島状の絶縁膜１１０とを形成する（図１４（Ａ）参照）。
本実施の形態においては、酸化物半導体膜１１２＿０、及び絶縁膜１１０＿０の加工と
しては、ドライエッチング法を用いて行う。
なお、酸化物半導体膜１１２と、絶縁膜１１０との加工の際に、酸化物半導体膜１１２
が重畳しない領域の酸化物半導体膜１０７の膜厚が薄くなる場合がある。または、酸化物
半導体膜１１２と、絶縁膜１１０との加工の際に、酸化物半導体膜１０７が重畳しない領
域の絶縁膜１０４の膜厚が薄くなる場合がある。
次に、絶縁膜１０４、酸化物半導体膜１０７、及び酸化物半導体膜１１２上から、不純
物元素１４５の添加を行う（図１４（Ｂ）参照）。
不純物元素１４５の添加方法としては、イオンドーピング法、イオン注入法、プラズマ
処理法等がある。プラズマ処理法の場合、添加する不純物元素を含むガス雰囲気にてプラ
ズマを発生させて、プラズマ処理を行うことによって、不純物元素を添加することができ
る。上記プラズマを発生させる装置としては、ドライエッチング装置、アッシング装置、
ＰＥＣＶＤ装置、高密度ＰＥＣＶＤ装置等を用いることができる。
なお、不純物元素１４５の原料ガスとして、Ｂ２Ｈ６、ＰＨ３、ＣＨ４、Ｎ２、ＮＨ３
、ＡｌＨ３、ＡｌＣｌ３、ＳｉＨ４、Ｓｉ２Ｈ６、Ｆ２、ＨＦ、Ｈ２及び希ガス（例えば
アルゴン）の一以上を用いることができる。または、希ガスで希釈されたＢ２Ｈ６、ＰＨ
３、Ｎ２、ＮＨ３、ＡｌＨ３、ＡｌＣｌ３、Ｆ２、ＨＦ、及びＨ２の一以上を用いること
ができる。希ガスで希釈されたＢ２Ｈ６、ＰＨ３、Ｎ２、ＮＨ３、ＡｌＨ３、ＡｌＣｌ３
、Ｆ２、ＨＦ、及びＨ２の一以上を用いて不純物元素１４５を酸化物半導体膜１０７及び
酸化物半導体膜１１２に添加することで、希ガス、水素、ホウ素、炭素、窒素、フッ素、
リン、硫黄、及び塩素の一以上を酸化物半導体膜１０７及び酸化物半導体膜１１２に添加
することができる。
または、不純物元素１４５は、希ガスを原料ガスとして添加した後、Ｂ２Ｈ６、ＰＨ３
、ＣＨ４、Ｎ２、ＮＨ３、ＡｌＨ３、ＡｌＣｌ３、ＳｉＨ４、Ｓｉ２Ｈ６、Ｆ２、ＨＦ、
及びＨ２の一以上を原料ガスとして酸化物半導体膜１０７及び酸化物半導体膜１１２に添
加してもよい。
または、不純物元素１４５は、Ｂ２Ｈ６、ＰＨ３、ＣＨ４、Ｎ２、ＮＨ３、ＡｌＨ３、
ＡｌＣｌ３、ＳｉＨ４、Ｓｉ２Ｈ６、Ｆ２、ＨＦ、及びＨ２の一以上を原料ガスとして添
加した後、希ガスを原料ガスとして酸化物半導体膜１０７及び酸化物半導体膜１１２に添
加してもよい。
不純物元素１４５の添加は、加速電圧、ドーズ量などの注入条件を適宜設定して制御す
ればよい。例えば、イオン注入法でアルゴンの添加を行う場合、加速電圧１０ｋＶ以上１
００ｋＶ以下、ドーズ量は１×１０１３ｉｏｎｓ／ｃｍ２以上１×１０１６ｉｏｎｓ／ｃ
ｍ２以下とすればよく、例えば、１×１０１４ｉｏｎｓ／ｃｍ２とすればよい。また、イ
オン注入法でリンイオンの添加を行う場合、加速電圧３０ｋＶ、ドーズ量は１×１０１３
ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下とすればよく、例えば、１×１
０１５ｉｏｎｓ／ｃｍ２とすればよい。
また、本実施の形態においては、マスク１４０を除去してから、不純物元素１４５を添
加する構成について例示したが、これに限定されず、例えば、マスク１４０を残したまま
の状態で不純物元素１４５の添加を行ってもよい。
また、本実施の形態においては、不純物元素１４５として、ドーピング装置を用いて、
アルゴンを酸化物半導体膜１０７及び酸化物半導体膜１１２に添加する。なお、本実施の
形態においては、不純物元素１４５を添加する構成について例示したがこれに限定されず
、例えば、不純物元素１４５を添加する工程を行わなくてもよい。
次に、絶縁膜１０４、酸化物半導体膜１０７、及び酸化物半導体膜１１２上に絶縁膜１
１６を形成する。なお、絶縁膜１１６を形成することで、絶縁膜１１６と接する酸化物半
導体膜１０７は、ソース領域１０８ｓ及びドレイン領域１０８ｄとなる。また、絶縁膜１
１６と接しない酸化物半導体膜１０７、別言すると絶縁膜１１０と接する酸化物半導体膜
１０７はチャネル領域１０８ｉとなる。これにより、チャネル領域１０８ｉ、ソース領域
１０８ｓ、及びドレイン領域１０８ｄを有する酸化物半導体膜１０８が形成される（図１
４（Ｃ）参照）。
絶縁膜１１６としては、先に記載の材料を選択することで形成できる。本実施の形態に
おいては、絶縁膜１１６として、ＰＥＣＶＤ装置を用い、厚さ１００ｎｍの窒化シリコン
膜を形成する。
絶縁膜１１６として、窒化シリコン膜を用いることで、絶縁膜１１６に接する酸化物半
導体膜１１２、ソース領域１０８ｓ、及びドレイン領域１０８ｄに窒化シリコン膜中の水
素が入り込み、酸化物半導体膜１１２、ソース領域１０８ｓ、及びドレイン領域１０８ｄ
のキャリア密度を高めることができる。
次に、絶縁膜１１６上に絶縁膜１１８を形成する（図１４（Ｄ）参照）。
絶縁膜１１８としては、先に記載の材料を選択することで形成できる。本実施の形態に
おいては、絶縁膜１１８として、ＰＥＣＶＤ装置を用い、厚さ３００ｎｍの酸化窒化シリ
コン膜を形成する。
次に、絶縁膜１１８の所望の位置に、リソグラフィ工程によりマスクを形成した後、絶
縁膜１１８及び絶縁膜１１６の一部をエッチングすることで、ソース領域１０８ｓに達す
る開口部１４１ａと、ドレイン領域１０８ｄに達する開口部１４１ｂと、を形成する（図
１５（Ａ）参照）。
絶縁膜１１８及び絶縁膜１１６をエッチングする方法としては、ウエットエッチング法
及び／またはドライエッチング法を適宜用いることができる。本実施の形態においては、
ドライエッチング法を用い、絶縁膜１１８、及び絶縁膜１１６を加工する。
次に、開口部１４１ａ、１４１ｂを覆うように、絶縁膜１１８上に導電膜１２０を形成
する（図１５（Ｂ）参照）。
導電膜１２０としては、導電膜１２０ａ、１２０ｂに用いることのできる材料を選択す
ることで形成できる。本実施の形態においては、導電膜１２０として、スパッタリング装
置を用い、厚さ５０ｎｍのチタン膜と、厚さ４００ｎｍのアルミニウム膜と、厚さ１００
ｎｍのチタン膜の積層膜を形成する。
次に、導電膜１２０上の所望の位置に、リソグラフィ工程によりマスクを形成した後、
導電膜１２０の一部をエッチングすることで、導電膜１２０ａ、１２０ｂを形成する（図
１５（Ｃ）参照）。
導電膜１２０の加工方法としては、ウエットエッチング法及び／またはドライエッチン
グ法を適宜用いることができる。本実施の形態では、ドライエッチング法を用い、導電膜
１２０を加工し、導電膜１２０ａ、１２０ｂを形成する。
以上の工程により、図１に示すトランジスタ１００を作製することができる。
なお、トランジスタ１００を構成する膜（絶縁膜、酸化物半導体膜、導電膜等）は、ス
パッタリング法、化学気相堆積（ＣＶＤ）法、真空蒸着法、パルスレーザー堆積（ＰＬＤ
）法、ＡＬＤ（原子層成膜）法を用いて形成することができる。あるいは、塗布法や印刷
法で形成することができる。成膜方法としては、スパッタリング法、プラズマ化学気相堆
積（ＰＥＣＶＤ）法が代表的であるが、熱ＣＶＤ法でもよい。熱ＣＶＤ法の例として、Ｍ
ＯＣＶＤ（有機金属化学気相堆積）法が挙げられる。
熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチ
ャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を
行う。このように、熱ＣＶＤ法は、プラズマを発生させない成膜方法であるため、プラズ
マダメージにより欠陥が生成されることが無いという利点を有する。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスを
チャンバーに導入・反応させ、これを繰り返すことで成膜を行う。原料ガスと一緒に不活
性ガス（アルゴン、或いは窒素など）をキャリアガスとして導入しても良い。例えば２種
類以上の原料ガスを順番にチャンバーに供給してもよい。その際、複数種の原料ガスが混
ざらないように第１の原料ガスの反応後、不活性ガスを導入し、第２の原料ガスを導入す
る。あるいは、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出し
た後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着・反応して
第１の層を成膜し、後から導入される第２の原料ガスが吸着・反応して、第２の層が第１
の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになる
まで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚
さは、ガス導入を繰り返す回数によって調節することができるため、精密な膜厚調節が可
能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法などの熱ＣＶＤ法は、上記記載の導電膜、絶縁膜、酸化物半導体膜などの
膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメ
チルインジウム（Ｉｎ（ＣＨ３）３）、トリメチルガリウム（Ｇａ（ＣＨ３）３）、及び
ジメチル亜鉛（Ｚｎ（ＣＨ３）２）を用いる。これらの組み合わせに限定されず、トリメ
チルガリウムに代えてトリエチルガリウム（Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、
ジメチル亜鉛に代えてジエチル亜鉛（Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置により酸化ハフニウム膜を形成する場合には、溶媒
とハフニウム前駆体を含む液体（ハフニウムアルコキシドや、テトラキスジメチルアミド
ハフニウム（ＴＤＭＡＨ、Ｈｆ［Ｎ（ＣＨ３）２］４）やテトラキス（エチルメチルアミ
ド）ハフニウムなどのハフニウムアミド）を気化させた原料ガスと、酸化剤としてオゾン
（Ｏ３）の２種類のガスを用いる。
例えば、ＡＬＤを利用する成膜装置により酸化アルミニウム膜を形成する場合には、溶
媒とアルミニウム前駆体を含む液体（トリメチルアルミニウム（ＴＭＡ、Ａｌ（ＣＨ３）
３）など）を気化させた原料ガスと、酸化剤としてＨ２Ｏの２種類のガスを用いる。他の
材料としては、トリス（ジメチルアミド）アルミニウム、トリイソブチルアルミニウム、
アルミニウムトリス（２，２，６，６−テトラメチル−３，５−ヘプタンジオナート）な
どがある。
例えば、ＡＬＤを利用する成膜装置により酸化シリコン膜を形成する場合には、ヘキサ
クロロジシランを被成膜面に吸着させ、酸化性ガス（Ｏ２、一酸化二窒素）のラジカルを
供給して吸着物と反応させる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６
ガスとＢ２Ｈ６ガスを順次導入して初期タングステン膜を形成し、その後、ＷＦ６ガスと
Ｈ２ガスとを用いてタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガ
スを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−
Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを用いてＩｎ−Ｏ層を形成し
、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスとを用いてＧａ−Ｏ層を形成し、更にその後
Ｚｎ（ＣＨ３）２ガスとＯ３ガスとを用いてＺｎ−Ｏ層を形成する。なお、これらの層の
順番はこの例に限らない。また、これらのガスを用いてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−
Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えて
Ａｒ等の不活性ガスで水をバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含
まないＯ３ガスを用いる方が好ましい。
＜１−１０．半導体装置の作製方法２＞
次に、図７に示すトランジスタ１００Ｃの作製方法の一例について、図１６乃至図１９
を用いて説明する。なお、図１６乃至図１９は、トランジスタ１００Ｃの作製方法を説明
するチャネル長（Ｌ）方向、及びチャネル幅（Ｗ）方向の断面図である。
まず、基板１０２上に導電膜１０６を形成する。次に、基板１０２、及び導電膜１０６
上に絶縁膜１０４を形成し、絶縁膜１０４上に酸化物半導体膜を形成する。その後、当該
酸化物半導体膜を島状に加工することで、酸化物半導体膜１０７を形成する（図１６（Ａ
）参照）。
導電膜１０６としては、酸化物半導体膜１１２または導電膜１２０ａ、１２０ｂと同様
の材料、及び同様の手法により形成することができる。本実施の形態においては、導電膜
１０６として、厚さ１００ｎｍのタングステン膜をスパッタリング法により形成する。
次に、絶縁膜１０４及び酸化物半導体膜１０７上に絶縁膜１１０＿０を形成する（図１
６（Ｂ）参照）。
次に、絶縁膜１１０＿０上の所望の位置に、リソグラフィによりマスクを形成した後、
絶縁膜１１０＿０及び絶縁膜１０４の一部をエッチングすることで、導電膜１０６に達す
る開口部１４３を形成する（図１６（Ｃ）参照）。
開口部１４３の形成方法としては、ウエットエッチング法及び／またはドライエッチン
グ法を適宜用いることができる。本実施の形態においては、ドライエッチング法を用い、
開口部１４３を形成する。
次に、開口部１４３を覆うように、絶縁膜１１０＿０上に酸化物半導体膜１１２＿０を
形成する。なお、酸化物半導体膜１１２＿０の形成時において、酸化物半導体膜１１２＿
０から絶縁膜１１０＿０中に酸素が添加される（図１６（Ｄ）参照）。
なお、図１６（Ｄ）において、絶縁膜１１０＿０中に添加される酸素を矢印で模式的に
表している。また、開口部１４３を覆うように、酸化物半導体膜１１２＿０を形成するこ
とで、導電膜１０６と、酸化物半導体膜１１２＿０とが電気的に接続される。
次に、酸化物半導体膜１１２＿０上の所望の位置に、リソグラフィ工程によりマスク１
４０を形成する（図１７（Ａ）参照）。
次に、マスク１４０上から、エッチングを行うことで酸化物半導体膜１１２＿０を加工
し、島状の酸化物半導体膜１１２を形成する（図１７（Ｂ）参照）。
本実施の形態においては、ウエットエッチング法を用い、酸化物半導体膜１１２＿０を
加工する。
続けて、マスク１４０上から、エッチングを行うことで絶縁膜１１０＿０を加工し、島
状の絶縁膜１１０を形成する（図１７（Ｃ）参照）。
本実施の形態においては、ドライエッチング法を用い、絶縁膜１１０＿０を加工する。
次に、マスク１４０を除去した後、絶縁膜１０４、酸化物半導体膜１０７、及び酸化物
半導体膜１１２上から、不純物元素１４５の添加を行う（図１７（Ｄ）参照）。
なお、不純物元素１４５の添加の際に、酸化物半導体膜１０７の表面が露出している領
域（後にソース領域１０８ｓ、及びドレイン領域１０８ｄとなる領域）には、多くの不純
物が添加される。一方で、酸化物半導体膜１０７の酸化物半導体膜１１２が重畳しなく、
且つ絶縁膜１１０が重畳する領域（後に領域１０８ｆとなる領域）には、絶縁膜１１０を
介して不純物元素１４５が添加されるため、ソース領域１０８ｓ、及びドレイン領域１０
８ｄよりも不純物元素１４５の添加量が少なくなる。
また、本実施の形態においては、不純物元素１４５として、ドーピング装置を用いて、
アルゴンを酸化物半導体膜１０７及び酸化物半導体膜１１２に添加する。
なお、本実施の形態においては、不純物元素１４５として、アルゴンを添加する構成に
ついて例示したがこれに限定されず、例えば、不純物元素１４５を添加する工程を行わな
くてもよい。不純物元素１４５を添加する工程を行わない場合、領域１０８ｆは、チャネ
ル領域１０８ｉと同等の不純物濃度となる。
次に、絶縁膜１０４、酸化物半導体膜１０７、絶縁膜１１０、及び酸化物半導体膜１１
２上に絶縁膜１１６を形成する。なお、絶縁膜１１６を形成することで、絶縁膜１１６と
接する酸化物半導体膜１０７は、ソース領域１０８ｓ及びドレイン領域１０８ｄとなる。
また、絶縁膜１１６と接しない酸化物半導体膜１０７、別言すると絶縁膜１１０と接する
酸化物半導体膜１０７はチャネル領域１０８ｉとなる。これにより、チャネル領域１０８
ｉ、ソース領域１０８ｓ、及びドレイン領域１０８ｄを有する酸化物半導体膜１０８が形
成される（図１８（Ａ）参照）。
なお、チャネル領域１０８ｉと、ソース領域１０８ｓとの間、及びチャネル領域１０８
ｉと、ドレイン領域１０８ｄとの間には、領域１０８ｆが形成される。
次に、絶縁膜１１６上に絶縁膜１１８を形成する（図１８（Ｂ）参照）。
次に、絶縁膜１１８の所望の位置に、リソグラフィ工程によりマスクを形成した後、絶
縁膜１１８及び絶縁膜１１６の一部をエッチングすることで、ソース領域１０８ｓに達す
る開口部１４１ａと、ドレイン領域１０８ｄに達する開口部１４１ｂと、を形成する（図
１８（Ｃ）参照）。
次に、絶縁膜１１８上に絶縁膜１２２を形成する（図１８（Ｄ）参照）。
なお、絶縁膜１２２は、平坦化絶縁膜としての機能を有する。また、絶縁膜１２２は、
開口部１４１ａ、及び開口部１４１ｂに重畳する位置に開口部を有する。
本実施の形態としては、絶縁膜１２２として、スピンコーター装置を用いて感光性のア
クリル系樹脂を塗布し、その後該アクリル系樹脂の所望の領域を感光させることで、開口
部を有する絶縁膜１２２を形成する。
次に、開口部１４１ａ、１４１ｂを覆うように、絶縁膜１２２上に導電膜１２０を形成
する（図１９（Ａ）参照）。
次に、導電膜１２０上の所望の位置に、リソグラフィ工程によりマスクを形成した後、
導電膜１２０の一部をエッチングすることで、導電膜１２０ａ、１２０ｂを形成する（図
１９（Ｂ）参照）。
本実施の形態においては、導電膜１２０の加工にはドライエッチング法を用いる。また
、導電膜１２０の加工の際に、絶縁膜１２２の上部の一部が除去される場合がある。
以上の工程により、図７に示すトランジスタ１００Ｃを作製することができる。
なお、上記のトランジスタ１００Ｃの作製時において、絶縁膜１０４、酸化物半導体膜
１０７、絶縁膜１１０＿０、酸化物半導体膜１１２＿０、不純物元素１４５、絶縁膜１１
６、絶縁膜１１８、開口部１４１ａ、１４１ｂ、及び導電膜１２０としては、＜１−９．
半導体装置の作製方法１＞に記載の内容を援用することで形成することができる。
また、本実施の形態において、トランジスタが酸化物半導体膜を有する場合の例を示し
たが、本発明の一態様は、これに限定されない。本発明の一態様では、トランジスタが酸
化物半導体膜を有さなくてもよい。一例としては、トランジスタのチャネル領域、チャネ
ル領域の近傍、ソース領域、またはドレイン領域において、Ｓｉ（シリコン）、Ｇｅ（ゲ
ルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、などを
有する材料で形成してもよい。
以上、本実施の形態で示す構成、方法は、他の実施の形態または実施例で示す構成、方
法と適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態においては、酸化物半導体の構造等について、図２０乃至図２４を参照し
て説明する。
＜２−１．酸化物半導体の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分け
られる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅ
ｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化
物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−
ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などが
ある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物
半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ
−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配
置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さ
ない、などといわれている。
逆の見方をすると、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍ
ｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域
において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。
一方、ａ−ｌｉｋｅ ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定
な構造である。不安定であるという点では、ａ−ｌｉｋｅ ＯＳは、物性的に非晶質酸化
物半導体に近い。
＜２−２．ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物
半導体の一種である。
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって
解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４
の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行
うと、図２０（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピ
ークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ
では、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面とも
いう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１
°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°
近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡ
Ｃ−ＯＳは、該ピークを示さないことが好ましい。
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、
ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定
し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）
を行っても、図２０（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａ
ＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図２０（Ｃ）に示す
ように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、
ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則である
ことが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａ
ＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプロ
ーブ径が３００ｎｍの電子線を入射させると、図２０（Ｄ）に示すような回折パターン（
制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、Ｉ
ｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子
回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成
面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面
に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図２０（Ｅ
）に示す。図２０（Ｅ）より、リング状の回折パターンが確認される。したがって、プロ
ーブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペ
レットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図２０（Ｅ）における
第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因す
ると考えられる。また、図２０（Ｅ）における第２リングは（１１０）面などに起因する
と考えられる。
また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍ
ｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析
像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができ
る。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバ
ウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡ
Ｃ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
図２１（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能
ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａ
ｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高
分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は
、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどに
よって観察することができる。
図２１（Ａ）より、金属原子が層状に配列している領域であるペレットを確認すること
ができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることが
わかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこ
ともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａ
ｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡ
Ｃ−ＯＳの膜を被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面ま
たは上面と平行となる。
また、図２１（Ｂ）および図２１（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡ
Ｃ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図２１（Ｄ）および図２１（Ｅ）は
、それぞれ図２１（Ｂ）および図２１（Ｃ）を画像処理した像である。以下では、画像処
理の方法について説明する。まず、図２１（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ
Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取
得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を
残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ
：Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）処理することで画
像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴ
フィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格
子配列を示している。
図２１（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が
、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部で
ある。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペ
レットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
図２１（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間を点
線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線
近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形が形成できる。即ち、格子配
列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡ
Ｃ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換するこ
とで原子間の結合距離が変化することなどによって、歪みを許容することができるためと
考えられる。
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において
複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、Ｃ
ＡＡＣ−ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ａ−ｂ−ｐ
ｌａｎｅ−ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもで
きる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の
混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−Ｏ
Ｓは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金
属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸
素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列
を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、
二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列
を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合が
ある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャ
リア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップ
となる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体で
ある。具体的には、８×１０１１個／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満
、さらに好ましくは１×１０１０個／ｃｍ３未満であり、１×１０−９個／ｃｍ３以上の
キャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真
性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低
く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
＜２−３．ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対
し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れな
い。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎ
ｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図２
２（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測さ
れる。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（
ナノビーム電子回折パターン）を図２２（Ｂ）に示す。図２２（Ｂ）より、リング状の領
域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍ
の電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を
入射させることでは秩序性が確認される。
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると
、図２２（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観
測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩
序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いている
ため、規則的な電子回折パターンが観測されない領域もある。
図２２（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高
分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所な
どのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできな
い領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさ
であり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが
１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒ
ｏ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことが
ある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場
合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能
性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特
に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ
は、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見
られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶
質酸化物半導体と区別が付かない場合がある。
なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを
、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化
物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有
する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため
、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くな
る。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのた
め、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜２−４．ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物
半導体である。
図２３に、ａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図２３（Ａ）
は電子照射開始時におけるａ−ｌｉｋｅ ＯＳの高分解能断面ＴＥＭ像である。図２３（
Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ ＯＳの
高分解能断面ＴＥＭ像である。図２３（Ａ）および図２３（Ｂ）より、ａ−ｌｉｋｅ Ｏ
Ｓは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。ま
た、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低
密度領域と推測される。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋ
ｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すた
め、電子照射による構造の変化を示す。
試料として、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いず
れの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試
料は、いずれも結晶部を有する。
なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ
−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られてい
る。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と
同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、
以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺ
ｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応
する。
図２４は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例であ
る。なお、上述した格子縞の長さを結晶部の大きさとしている。図２４より、ａ−ｌｉｋ
ｅ ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなって
いくことがわかる。図２４より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大き
さだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ
−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎ
ｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０
８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図２４
より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは
、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射
およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条
件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領
域の直径を２３０ｎｍとした。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合が
ある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとん
ど見られない。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて
、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比
べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結
晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡ
Ｃ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結
晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、
菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よ
って、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体におい
て、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。ま
た、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において
、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ
３未満となる。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合
わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。
所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して
、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を
組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。
なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ
、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
以上、本実施の形態に示す構成は、他の実施の形態または実施例に示す構成と適宜、組
み合わせて用いることができる。
（実施の形態３）
本実施の形態においては、先の実施の形態で例示したトランジスタを有する表示装置の
一例について、図２５乃至図２７を用いて以下説明を行う。
図２５は、表示装置の一例を示す上面図である。図２５に示す表示装置７００は、第１
の基板７０１上に設けられた画素部７０２と、第１の基板７０１に設けられたソースドラ
イバ回路部７０４及びゲートドライバ回路部７０６と、画素部７０２、ソースドライバ回
路部７０４、及びゲートドライバ回路部７０６を囲むように配置されるシール材７１２と
、第１の基板７０１に対向するように設けられる第２の基板７０５と、を有する。なお、
第１の基板７０１と第２の基板７０５は、シール材７１２によって封止されている。すな
わち、画素部７０２、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６は
、第１の基板７０１とシール材７１２と第２の基板７０５によって封止されている。なお
、図２５には図示しないが、第１の基板７０１と第２の基板７０５の間には表示素子が設
けられる。
また、表示装置７００は、第１の基板７０１上のシール材７１２によって囲まれている
領域とは異なる領域に、画素部７０２、ソースドライバ回路部７０４、及びゲートドライ
バ回路部７０６と、それぞれ電気的に接続されるＦＰＣ端子部７０８（ＦＰＣ：Ｆｌｅｘ
ｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）が設けられる。また、ＦＰＣ端子部７０８
には、ＦＰＣ７１６が接続され、ＦＰＣ７１６によって画素部７０２、ソースドライバ回
路部７０４、及びゲートドライバ回路部７０６に各種信号等が供給される。また、画素部
７０２、ソースドライバ回路部７０４、ゲートドライバ回路部７０６、及びＦＰＣ端子部
７０８には、信号線７１０が各々接続されている。ＦＰＣ７１６により供給される各種信
号等は、信号線７１０を介して、画素部７０２、ソースドライバ回路部７０４、ゲートド
ライバ回路部７０６、及びＦＰＣ端子部７０８に与えられる。
また、表示装置７００にゲートドライバ回路部７０６を複数設けてもよい。また、表示
装置７００としては、ソースドライバ回路部７０４、及びゲートドライバ回路部７０６を
画素部７０２と同じ第１の基板７０１に形成している例を示しているが、この構成に限定
されない。例えば、ゲートドライバ回路部７０６のみを第１の基板７０１に形成しても良
い、またはソースドライバ回路部７０４のみを第１の基板７０１に形成しても良い。この
場合、ソースドライバ回路またはゲートドライバ回路等が形成された基板（例えば、単結
晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を、第１の基板７０１に実装す
る構成としても良い。なお、別途形成した駆動回路基板の接続方法は、特に限定されるも
のではなく、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方法、ワイヤボンディング方法など
を用いることができる。
また、表示装置７００が有する画素部７０２、ソースドライバ回路部７０４及びゲート
ドライバ回路部７０６は、複数のトランジスタを有しており、本発明の一態様の半導体装
置であるトランジスタを適用することができる。
また、表示装置７００は、様々な素子を有することが出来る。該素子の一例としては、
例えば、エレクトロルミネッセンス（ＥＬ）素子（有機物及び無機物を含むＥＬ素子、有
機ＥＬ素子、無機ＥＬ素子、ＬＥＤなど）、発光トランジスタ（電流に応じて発光するト
ランジスタ）、電子放出素子、液晶素子、電子インク素子、電気泳動素子、エレクトロウ
ェッティング素子、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ
・メカニカル・システム）ディスプレイ（例えば、グレーティングライトバルブ（ＧＬＶ
）、デジタルマイクロミラーデバイス（ＤＭＤ）、デジタル・マイクロ・シャッター（Ｄ
ＭＳ）素子、インターフェアレンス・モジュレーション（ＩＭＯＤ）素子など）、圧電セ
ラミックディスプレイなどが挙げられる。
また、ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子
放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥ
Ｄ）又はＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏ
ｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用い
た表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶
ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプ
レイ）などがある。電子インク素子又は電気泳動素子を用いた表示装置の一例としては、
電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを
実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するよ
うにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを
有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路
を設けることも可能である。これにより、さらに、消費電力を低減することができる。
なお、表示装置７００における表示方式は、プログレッシブ方式やインターレース方式
等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、Ｒ
ＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、Ｒの画素とＧの
画素とＢの画素とＷ（白）の画素の四画素から構成されてもよい。または、ペンタイル配
列のように、ＲＧＢのうちの２色分で一つの色要素を構成し、色要素によって、異なる２
色を選択して構成してもよい。またはＲＧＢに、イエロー、シアン、マゼンタ等を一色以
上追加してもよい。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよ
い。ただし、開示する発明はカラー表示の表示装置に限定されるものではなく、モノクロ
表示の表示装置に適用することもできる。
また、バックライト（有機ＥＬ素子、無機ＥＬ素子、ＬＥＤ、蛍光灯など）に白色発光
（Ｗ）を用いて表示装置をフルカラー表示させるために、着色層（カラーフィルタともい
う。）を用いてもよい。着色層は、例えば、レッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ
）、イエロー（Ｙ）などを適宜組み合わせて用いることができる。着色層を用いることで
、着色層を用いない場合と比べて色の再現性を高くすることができる。このとき、着色層
を有する領域と、着色層を有さない領域と、を配置することによって、着色層を有さない
領域における白色光を直接表示に利用しても構わない。一部に着色層を有さない領域を配
置することで、明るい表示の際に、着色層による輝度の低下を少なくでき、消費電力を２
割から３割程度低減できる場合がある。ただし、有機ＥＬ素子や無機ＥＬ素子などの自発
光素子を用いてフルカラー表示する場合、Ｒ、Ｇ、Ｂ、Ｙ、Ｗを、それぞれの発光色を有
する素子から発光させても構わない。自発光素子を用いることで、着色層を用いた場合よ
りも、さらに消費電力を低減できる場合がある。
また、カラー化方式としては、上述の白色発光からの発光の一部をカラーフィルタを通
すことで赤色、緑色、青色に変換する方式（カラーフィルタ方式）の他、赤色、緑色、青
色の発光をそれぞれ用いる方式（３色方式）、または青色発光からの発光の一部を赤色や
緑色に変換する方式（色変換方式、量子ドット方式）を適用してもよい。
本実施の形態においては、表示素子として液晶素子及びＥＬ素子を用いる構成について
、図２６及び図２７を用いて説明する。なお、図２６は、図２５に示す一点鎖線Ｑ−Ｒに
おける断面図であり、表示素子として液晶素子を用いた構成である。また、図２７は、図
２５に示す一点鎖線Ｑ−Ｒにおける断面図であり、表示素子としてＥＬ素子を用いた構成
である。
まず、図２６及び図２７に示す共通部分について最初に説明し、次に異なる部分につい
て以下説明する。
＜３−１．表示装置の共通部分に関する説明＞
図２６及び図２７に示す表示装置７００は、引き回し配線部７１１と、画素部７０２と
、ソースドライバ回路部７０４と、ＦＰＣ端子部７０８と、を有する。また、引き回し配
線部７１１は、信号線７１０を有する。また、画素部７０２は、トランジスタ７５０及び
容量素子７９０を有する。また、ソースドライバ回路部７０４は、トランジスタ７５２を
有する。
トランジスタ７５０及びトランジスタ７５２は、先に示すトランジスタ１００と同様の
構成である。なお、トランジスタ７５０及びトランジスタ７５２の構成については、先の
実施の形態に示す、その他のトランジスタを用いてもよい。
本実施の形態で用いるトランジスタは、高純度化し、酸素欠損の形成を抑制した酸化物
半導体膜を有する。該トランジスタは、オフ電流を低くすることができる。よって、画像
信号等の電気信号の保持時間を長くすることができ、電源オン状態では書き込み間隔も長
く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電
力を抑制する効果を奏する。
また、本実施の形態で用いるトランジスタは、比較的高い電界効果移動度が得られるた
め、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを液晶表
示装置に用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用するド
ライバトランジスタを同一基板上に形成することができる。すなわち、別途駆動回路とし
て、シリコンウェハ等により形成された半導体装置を用いる必要がないため、半導体装置
の部品点数を削減することができる。また、画素部においても、高速駆動が可能なトラン
ジスタを用いることで、高画質な画像を提供することができる。
容量素子７９０は、下部電極と、上部電極と、を有する。下部電極は酸化物半導体膜を
加工する工程を経て形成される。酸化物半導体膜及びトランジスタ７５０が有する第１の
酸化物半導体膜は同一工程を経て形成される。上部電極は導電膜を加工する工程を経て形
成される。導電膜およびトランジスタ７５０が有するソース電極及びドレイン電極として
機能する導電膜は同一工程を経て形成される。また、下部電極と上部電極との間には、ト
ランジスタ７５０が有する第２の絶縁膜として機能する絶縁膜、及び第３の絶縁膜として
機能する絶縁膜が設けられる。すなわち、容量素子７９０は、一対の電極間に誘電体とし
て機能する絶縁膜が挟持された積層型の構造である。
また、図２６及び図２７において、トランジスタ７５０、トランジスタ７５２、及び容
量素子７９０上に平坦化絶縁膜７７０が設けられている。
平坦化絶縁膜７７０としては、ポリイミド樹脂、アクリル樹脂、ポリイミドアミド樹脂
、ベンゾシクロブテン樹脂、ポリアミド樹脂、エポキシ樹脂等の耐熱性を有する有機材料
を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで
、平坦化絶縁膜７７０を形成してもよい。また、平坦化絶縁膜７７０を設けない構成とし
てもよい。
また、信号線７１０は、トランジスタ７５０、７５２のソース電極及びドレイン電極と
して機能する導電膜と同じ工程を経て形成される。なお、信号線７１０は、トランジスタ
７５０、７５２のソース電極及びドレイン電極と異なる工程を経て形成された導電膜、例
えば、ゲート電極として機能する酸化物半導体膜と同じ工程を経て形成される酸化物半導
体膜を用いてもよい。信号線７１０として、例えば、銅元素を含む材料を用いた場合、配
線抵抗に起因する信号遅延等が少なく、大画面での表示が可能となる。
また、ＦＰＣ端子部７０８は、接続電極７６０、異方性導電膜７８０、及びＦＰＣ７１
６を有する。なお、接続電極７６０は、トランジスタ７５０、７５２のソース電極及びド
レイン電極として機能する導電膜と同じ工程を経て形成される。また、接続電極７６０は
、ＦＰＣ７１６が有する端子と異方性導電膜７８０を介して、電気的に接続される。
また、第１の基板７０１及び第２の基板７０５としては、例えばガラス基板を用いるこ
とができる。また、第１の基板７０１及び第２の基板７０５として、可撓性を有する基板
を用いてもよい。該可撓性を有する基板としては、例えばプラスチック基板等が挙げられ
る。
また、第１の基板７０１と第２の基板７０５の間には、構造体７７８が設けられる。構
造体７７８は、絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、
第１の基板７０１と第２の基板７０５の間の距離（セルギャップ）を制御するために設け
られる。なお、構造体７７８として、球状のスペーサを用いていても良い。
また、第２の基板７０５側には、ブラックマトリクスとして機能する遮光膜７３８と、
カラーフィルタとして機能する着色膜７３６と、遮光膜７３８及び着色膜７３６に接する
絶縁膜７３４が設けられる。
＜３−２．液晶素子を用いる表示装置の構成例＞
図２６に示す表示装置７００は、液晶素子７７５を有する。液晶素子７７５は、導電膜
７７２、導電膜７７４、及び液晶層７７６を有する。導電膜７７４は、第２の基板７０５
側に設けられ、対向電極としての機能を有する。図２６に示す表示装置７００は、導電膜
７７２と導電膜７７４に印加される電圧によって、液晶層７７６の配向状態が変わること
によって光の透過、非透過が制御され画像を表示することができる。
また、導電膜７７２は、トランジスタ７５０が有するソース電極及びドレイン電極とし
て機能する導電膜に接続される。導電膜７７２は、平坦化絶縁膜７７０上に形成され画素
電極、すなわち表示素子の一方の電極として機能する。また、導電膜７７２は、反射電極
としての機能を有する。図２６に示す表示装置７００は、外光を利用し導電膜７７２で光
を反射して着色膜７３６を介して表示する、所謂反射型のカラー液晶表示装置である。
導電膜７７２としては、可視光において透光性のある導電膜、または可視光において反
射性のある導電膜を用いることができる。可視光において透光性のある導電膜としては、
例えば、インジウム（Ｉｎ）、亜鉛（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材
料を用いるとよい。可視光において反射性のある導電膜としては、例えば、アルミニウム
、または銀を含む材料を用いるとよい。本実施の形態においては、導電膜７７２として、
可視光において、反射性のある導電膜を用いる。
また、図２６に示す表示装置７００においては、画素部７０２の平坦化絶縁膜７７０の
一部に凹凸が設けられている。該凹凸は、例えば、平坦化絶縁膜７７０を樹脂膜で形成し
、該樹脂膜の表面に凹凸を設けることで形成することができる。また、反射電極として機
能する導電膜７７２は、上記凹凸に沿って形成される。したがって、外光が導電膜７７２
に入射した場合において、導電膜７７２の表面で光を乱反射することが可能となり、視認
性を向上させることができる。
なお、図２６に示す表示装置７００は、反射型のカラー液晶表示装置について例示した
が、これに限定されない、例えば、導電膜７７２を可視光において、透光性のある導電膜
を用いることで透過型のカラー液晶表示装置としてもよい。透過型のカラー液晶表示装置
の場合、平坦化絶縁膜７７０に設けられる凹凸については、設けない構成としてもよい。
なお、図２６において図示しないが、導電膜７７２、７７４の液晶層７７６と接する側
に、それぞれ配向膜を設ける構成としてもよい。また、図２６において図示しないが、偏
光部材、位相差部材、反射防止部材などの光学部材（光学基板）などは適宜設けてもよい
。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバッ
クライト、サイドライトなどを用いてもよい。
表示素子として液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液
晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これら
の液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイ
ラルネマチック相、等方相等を示す。
また、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよ
い。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリ
ック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発
現しないため、温度範囲を改善するために数重量％以上のカイラル剤を混合させた液晶組
成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速
度が短く、光学的等方性であるため配向処理が不要である。また配向膜を設けなくてもよ
いのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を
防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。
また、ブルー相を示す液晶材料は、視野角依存性が小さい。
また、表示素子として液晶素子を用いる場合、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ
）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎ
ｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅ
ｔｒｉｃ ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ
Ｃｏｍｐｅｎｓａｔｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅ
ｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒ
ｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる
。
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用し
た透過型の液晶表示装置としてもよい。垂直配向モードとしては、いくつか挙げられるが
、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ
）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モー
ド、ＡＳＶモードなどを用いることができる。
＜３−３．発光素子を用いる表示装置＞
図２７に示す表示装置７００は、発光素子７８２を有する。発光素子７８２は、導電膜
７８４、ＥＬ層７８６、及び導電膜７８８を有する。図２７に示す表示装置７００は、発
光素子７８２が有するＥＬ層７８６が発光することによって、画像を表示することができ
る。
また、導電膜７８４は、トランジスタ７５０が有するソース電極及びドレイン電極とし
て機能する導電膜に接続される。導電膜７８４は、平坦化絶縁膜７７０上に形成され画素
電極、すなわち表示素子の一方の電極として機能する。導電膜７８４としては、可視光に
おいて透光性のある導電膜、または可視光において反射性のある導電膜を用いることがで
きる。可視光において透光性のある導電膜としては、例えば、インジウム（Ｉｎ）、亜鉛
（Ｚｎ）、錫（Ｓｎ）の中から選ばれた一種を含む材料を用いるとよい。可視光において
反射性のある導電膜としては、例えば、アルミニウム、または銀を含む材料を用いるとよ
い。
また、図２７に示す表示装置７００には、平坦化絶縁膜７７０及び導電膜７８４上に絶
縁膜７３０が設けられる。絶縁膜７３０は、導電膜７８４の一部を覆う。なお、発光素子
７８２はトップエミッション構造である。したがって、導電膜７８８は透光性を有し、Ｅ
Ｌ層７８６が発する光を透過する。なお、本実施の形態においては、トップエミッション
構造について、例示するが、これに限定されない。例えば、導電膜７８４側に光を射出す
るボトムエミッション構造や、導電膜７８４及び導電膜７８８の双方に光を射出するデュ
アルエミッション構造にも適用することができる。
また、発光素子７８２と重なる位置に、着色膜７３６が設けられ、絶縁膜７３０と重な
る位置、引き回し配線部７１１、及びソースドライバ回路部７０４に遮光膜７３８が設け
られている。また、着色膜７３６及び遮光膜７３８は、絶縁膜７３４で覆われている。ま
た、発光素子７８２と絶縁膜７３４の間は封止膜７３２で充填されている。なお、図２７
に示す表示装置７００においては、着色膜７３６を設ける構成について例示したが、これ
に限定されない。例えば、ＥＬ層７８６を塗り分けにより形成する場合においては、着色
膜７３６を設けない構成としてもよい。
本実施の形態に示す構成は、他の実施の形態または実施例に示す構成と適宜組み合わせ
て用いることができる。
（実施の形態４）
本実施の形態では、電力が供給されない状況でも記憶内容の保持が可能で、且つ書き込
み回数にも制限が無い半導体装置の回路構成の一例について図２８を用いて説明する。
＜４−１．回路構成＞
図２８は、半導体装置の回路構成を説明する図である。図２８において、第１の配線（
１ｓｔ Ｌｉｎｅ）と、ｐ型トランジスタ１２８０ａのソース電極またはドレイン電極の
一方とは、電気的に接続されている。また、ｐ型トランジスタ１２８０ａのソース電極ま
たはドレイン電極の他方と、ｎ型トランジスタ１２８０ｂのソース電極またはドレイン電
極の一方とは、電気的に接続されている。また、ｎ型トランジスタ１２８０ｂのソース電
極またはドレイン電極の他方と、ｎ型トランジスタ１２８０ｃのソース電極またはドレイ
ン電極の一方とは、電気的に接続されている。
また、第２の配線（２ｎｄ Ｌｉｎｅ）と、トランジスタ１２８２のソース電極または
ドレイン電極の一方とは、電気的に接続されている。また、トランジスタ１２８２のソー
ス電極またはドレイン電極の他方と、容量素子１２８１の電極の一方及びｎ型トランジス
タ１２８０ｃのゲート電極とは、電気的に接続されている。
また、第３の配線（３ｒｄ Ｌｉｎｅ）と、ｐ型トランジスタ１２８０ａ及びｎ型トラ
ンジスタ１２８０ｂのゲート電極とは、電気的に接続されている。また、第４の配線（４
ｔｈ Ｌｉｎｅ）と、トランジスタ１２８２のゲート電極とは、電気的に接続されている
。また、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１２８１の電極の他方及びｎ型ト
ランジスタ１２８０ｃのソース電極またはドレイン電極の他方とは、電気的に接続されて
いる。また、第６の配線（６ｔｈ Ｌｉｎｅ）と、ｐ型トランジスタ１２８０ａのソース
電極またはドレイン電極の他方及びｎ型トランジスタ１２８０ｂのソース電極またはドレ
イン電極の一方とは、電気的に接続されている。
なお、トランジスタ１２８２は、酸化物半導体（ＯＳ：Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）により形成することができる。したがって、図２８において、トランジスタ
１２８２に「ＯＳ」の記号を付記してある。なお、トランジスタ１２８２を酸化物半導体
以外の材料により形成してもよい。
また、図２８において、トランジスタ１２８２のソース電極またはドレイン電極の他方
と、容量素子１２８１の電極の一方と、ｎ型トランジスタ１２８０ｃのゲート電極と、の
接続箇所には、フローティングノード（ＦＮ）を付記してある。トランジスタ１２８２を
オフ状態とすることで、フローティングノード、容量素子１２８１の電極の一方、及びｎ
型トランジスタ１２８０ｃのゲート電極に与えられた電位を保持することができる。
図２８に示す回路構成では、ｎ型トランジスタ１２８０ｃのゲート電極の電位が保持可
能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能であ
る。
＜４−２．情報の書き込み及び保持＞
まず、情報の書き込み及び保持について説明する。第４の配線の電位を、トランジスタ
１２８２がオン状態となる電位にして、トランジスタ１２８２をオン状態とする。これに
より、第２の配線の電位がｎ型トランジスタ１２８０ｃのゲート電極、及び容量素子１２
８１に与えられる。すなわち、ｎ型トランジスタ１２８０ｃのゲート電極には、所定の電
荷が与えられる（書き込み）。その後、第４の配線の電位を、トランジスタ１２８２がオ
フ状態となる電位にして、トランジスタ１２８２をオフ状態とする。これにより、ｎ型ト
ランジスタ１２８０ｃのゲート電極に与えられた電荷が保持される（保持）。
トランジスタ１２８２のオフ電流は極めて小さいため、ｎ型トランジスタ１２８０ｃの
ゲート電極の電荷は長時間にわたって保持される。
＜４−３．情報の読み出し＞
次に、情報の読み出しについて説明する。第３の配線の電位をＬｏｗレベル電位とした
際、ｐ型トランジスタ１２８０ａがオン状態となり、ｎ型トランジスタ１２８０ｂがオフ
状態となる。この時、第１の配線の電位は第６の配線に与えられる。一方、第３の配線の
電位をＨｉｇｈレベル電位とした際、ｐ型トランジスタ１２８０ａがオフ状態となり、ｎ
型トランジスタ１２８０ｂがオン状態となる。この時、フローティングノード（ＦＮ）に
保持された電荷量に応じて、第６の配線は異なる電位をとる。このため、第６の配線の電
位をみることで、保持されている情報を読み出すことができる（読み出し）。
また、トランジスタ１２８２は、酸化物半導体をチャネル形成領域に用いるため、極め
てオフ電流が小さいトランジスタである。酸化物半導体を用いたトランジスタ１２８２の
オフ電流は、シリコン半導体などで形成されるトランジスタの１０万分の１以下のオフ電
流であるため、トランジスタ１２８２のリークによる、フローティングノード（ＦＮ）に
蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトラ
ンジスタ１２８２により、電力の供給が無くても情報の保持が可能な不揮発性の記憶回路
を実現することが可能である。
また、このような回路構成を用いた半導体装置を、レジスタやキャッシュメモリなどの
記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐこ
とができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰
することができる。よって、記憶装置全体、もしくは記憶装置を構成する一または複数の
論理回路において、待機状態のときに短い時間でも電源停止を行うことができるため、消
費電力を抑えることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態または実施例に示す構成
、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、本発明の一態様の半導体装置に用いることのできる画素回路の構成
について、図２９（Ａ）を用いて以下説明を行う。
＜５−１．画素回路の構成＞
図２９（Ａ）は、画素回路の構成を説明する図である。図２９（Ａ）に示す回路は、光
電変換素子１３６０、トランジスタ１３５１、トランジスタ１３５２、トランジスタ１３
５３、及びトランジスタ１３５４を有する。
光電変換素子１３６０のアノードは配線１３１６に接続され、カソードはトランジスタ
１３５１のソース電極またはドレイン電極の一方と接続される。トランジスタ１３５１の
ソース電極またはドレイン電極の他方は電荷蓄積部（ＦＤ）と接続され、ゲート電極は配
線１３１２（ＴＸ）と接続される。トランジスタ１３５２のソース電極またはドレイン電
極の一方は配線１３１４（ＧＮＤ）と接続され、ソース電極またはドレイン電極の他方は
トランジスタ１３５４のソース電極またはドレイン電極の一方と接続され、ゲート電極は
電荷蓄積部（ＦＤ）と接続される。トランジスタ１３５３のソース電極またはドレイン電
極の一方は電荷蓄積部（ＦＤ）と接続され、ソース電極またはドレイン電極の他方は配線
１３１７と接続され、ゲート電極は配線１３１１（ＲＳ）と接続される。トランジスタ１
３５４のソース電極またはドレイン電極の他方は配線１３１５（ＯＵＴ）と接続され、ゲ
ート電極は配線１３１３（ＳＥ）に接続される。なお、上記接続は全て電気的な接続とす
る。
なお、配線１３１４には、ＧＮＤ、ＶＳＳ、ＶＤＤなどの電位が供給されていてもよい
。ここで、電位や電圧は相対的なものである。そのため、ＧＮＤの電位の大きさは、必ず
しも、０ボルトであるとは限らないものとする。
光電変換素子１３６０は受光素子であり、画素回路に入射した光に応じた電流を生成す
る機能を有する。トランジスタ１３５３は、光電変換素子１３６０による電荷蓄積部（Ｆ
Ｄ）への電荷蓄積を制御する機能を有する。トランジスタ１３５４は、電荷蓄積部（ＦＤ
）の電位に応じた信号を出力する機能を有する。トランジスタ１３５２は、電荷蓄積部（
ＦＤ）の電位のリセットする機能を有する。トランジスタ１３５２は、読み出し時に画素
回路の選択を制御する機能を有する。
なお、電荷蓄積部（ＦＤ）は、電荷保持ノードであり、光電変換素子１３６０が受ける
光の量に応じて変化する電荷を保持する。
なお、トランジスタ１３５２とトランジスタ１３５４とは、配線１３１５と配線１３１
４との間で、直列接続されていればよい。したがって、配線１３１４、トランジスタ１３
５２、トランジスタ１３５４、配線１３１５の順で並んでもよいし、配線１３１４、トラ
ンジスタ１３５４、トランジスタ１３５２、配線１３１５の順で並んでもよい。
配線１３１１（ＲＳ）は、トランジスタ１３５３を制御するための信号線としての機能
を有する。配線１３１２（ＴＸ）は、トランジスタ１３５１を制御するための信号線とし
ての機能を有する。配線１３１３（ＳＥ）は、トランジスタ１３５４を制御するための信
号線としての機能を有する。配線１３１４（ＧＮＤ）は、基準電位（例えばＧＮＤ）を設
定する信号線としての機能を有する。配線１３１５（ＯＵＴ）は、トランジスタ１３５２
から出力される信号を読み出すための信号線としての機能を有する。配線１３１６は電荷
蓄積部（ＦＤ）から光電変換素子１３６０を介して電荷を出力するための信号線としての
機能を有し、図２９（Ａ）の回路においては低電位線である。また、配線１３１７は電荷
蓄積部（ＦＤ）の電位をリセットするための信号線としての機能を有し、図２９（Ａ）の
回路においては高電位線である。
次に、図２９（Ａ）に示す各素子の構成について説明する。
＜５−２．光電変換素子＞
光電変換素子１３６０には、セレンまたはセレンを含む化合物（以下、セレン系材料と
する）を有する素子、あるいはシリコンを有する素子（例えば、ｐｉｎ型の接合が形成さ
れた素子）を用いることができる。また、酸化物半導体を用いたトランジスタと、セレン
系材料を用いた光電変換素子とを組み合わせることで信頼性を高くすることができるため
好ましい。
＜５−３．トランジスタ＞
トランジスタ１３５１、トランジスタ１３５２、トランジスタ１３５３、およびトラン
ジスタ１３５４は、非晶質シリコン、微結晶シリコン、多結晶シリコン、単結晶シリコン
などのシリコン半導体を用いて形成することも可能であるが、酸化物半導体を用いたトラ
ンジスタで形成することが好ましい。酸化物半導体でチャネル形成領域を形成したトラン
ジスタは、極めてオフ電流が低い特性を示す特徴を有している。また、酸化物半導体でチ
ャネル形成領域を形成したトランジスタとしては、例えば、実施の形態１に示すトランジ
スタを用いることができる。
特に、電荷蓄積部（ＦＤ）と接続されているトランジスタ１３５１、及びトランジスタ
１３５３のリーク電流が大きいと、電荷蓄積部（ＦＤ）に蓄積された電荷が保持できる時
間が十分でなくなる。したがって、少なくとも当該二つのトランジスタに酸化物半導体を
用いたトランジスタを使用することで、電荷蓄積部（ＦＤ）からの不要な電荷の流出を防
止することができる。
また、トランジスタ１３５２、及びトランジスタ１３５４においても、リーク電流が大
きいと、配線１３１４または配線１３１５に不必要な電荷の出力が起こるため、これらの
トランジスタとして、酸化物半導体でチャネル形成領域を形成したトランジスタを用いる
ことが好ましい。
また、図２９（Ａ）において、ゲート電極が一つの構成のトランジスタについて例示し
たが、これに限定されず、例えば、複数のゲート電極を有する構成としてもよい。複数の
ゲート電極を有するトランジスタとしては、例えば、チャネル形成領域が形成される半導
体膜と重なる、第１のゲート電極と、第２のゲート電極（バックゲート電極ともいう）と
、を有する構成とすればよい。バックゲート電極としては、例えば、第１のゲート電極と
同じ電位、フローティング電位、または第１のゲート電極と異なる電位を与えればよい。
＜５−４．回路動作のタイミングチャート＞
次に、図２９（Ａ）に示す回路の回路動作の一例について図２９（Ｂ）に示すタイミン
グチャートを用いて説明する。
図２９（Ｂ）では簡易に説明するため、各配線の電位は、二値変化する信号として与え
る。ただし、各電位はアナログ信号であるため、実際には状況に応じて二値に限らず種々
の値を取り得る。なお、図２９（Ｂ）に示す信号１４０１は配線１３１１（ＲＳ）の電位
、信号１４０２は配線１３１２（ＴＸ）の電位、信号１４０３は配線１３１３（ＳＥ）の
電位、信号１４０４は電荷蓄積部（ＦＤ）の電位、信号１４０５は配線１３１５（ＯＵＴ
）の電位に相当する。なお、配線１３１６の電位は常時”Ｌｏｗ”、配線１３１７の電位
は常時”Ｈｉｇｈ”とする。
時刻Ａにおいて、配線１３１１の電位（信号１４０１）を”Ｈｉｇｈ”、配線１３１２
の電位（信号１４０２）を”Ｈｉｇｈ”とすると、電荷蓄積部（ＦＤ）の電位（信号１４
０４）は配線１３１７の電位（”Ｈｉｇｈ”）に初期化され、リセット動作が開始される
。なお、配線１３１５の電位（信号１４０５）は、”Ｈｉｇｈ”にプリチャージしておく
。
時刻Ｂにおいて、配線１３１１の電位（信号１４０１）を”Ｌｏｗ”とするとリセット
動作が終了し、蓄積動作が開始される。ここで、光電変換素子１３６０には逆方向バイア
スが印加されるため、逆方向電流により、電荷蓄積部（ＦＤ）の電位（信号１４０４）が
低下し始める。光電変換素子１３６０は、光が照射されると逆方向電流が増大するので、
照射される光の量に応じて電荷蓄積部（ＦＤ）の電位（信号１４０４）の低下速度は変化
する。すなわち、光電変換素子１３６０に照射する光の量に応じて、トランジスタ１３５
４のソースとドレイン間のチャネル抵抗が変化する。
時刻Ｃにおいて、配線１３１２の電位（信号１４０２）を”Ｌｏｗ”とすると蓄積動作
が終了し、電荷蓄積部（ＦＤ）の電位（信号１４０４）は一定となる。ここで、当該電位
は、蓄積動作中に光電変換素子１３６０が生成した電荷量により決まる。すなわち、光電
変換素子１３６０に照射されていた光の量に応じて変化する。また、トランジスタ１３５
１およびトランジスタ１３５３は、酸化膜半導体でチャネル形成領域を形成したオフ電流
が極めて低いトランジスタで構成されているため、後の選択動作（読み出し動作）を行う
まで、電荷蓄積部（ＦＤ）の電位を一定に保つことが可能である。
なお、配線１３１２の電位（信号１４０２）を”Ｌｏｗ”とする際に、配線１３１２と
電荷蓄積部（ＦＤ）との間における寄生容量により、電荷蓄積部（ＦＤ）の電位に変化が
生じることがある。当該電位の変化量が大きい場合は、蓄積動作中に光電変換素子１３６
０が生成した電荷量を正確に取得できないことになる。当該電位の変化量を低減するには
、トランジスタ１３５１のゲート電極−ソース電極（もしくはゲート電極−ドレイン電極
）間容量を低減する、トランジスタ１３５２のゲート容量を増大する、電荷蓄積部（ＦＤ
）に保持容量を設ける、などの対策が有効である。なお、本実施の形態では、これらの対
策により当該電位の変化を無視できるものとしている。
時刻Ｄに、配線１３１３の電位（信号１４０３）を”Ｈｉｇｈ”にすると、トランジス
タ１３５４が導通して選択動作が開始され、配線１３１４と配線１３１５が、トランジス
タ１３５２とトランジスタ１３５４とを介して導通する。そして、配線１３１５の電位（
信号１４０５）は、低下していく。なお、配線１３１５のプリチャージは、時刻Ｄ以前に
終了しておけばよい。ここで、配線１３１５の電位（信号１４０５）が低下する速さは、
トランジスタ１３５２のソース電極とドレイン電極間の電流に依存する。すなわち、蓄積
動作中に光電変換素子１３６０に照射されている光の量に応じて変化する。
時刻Ｅにおいて、配線１３１３の電位（信号１４０３）を”Ｌｏｗ”にすると、トラン
ジスタ１３５４が遮断されて選択動作は終了し、配線１３１５の電位（信号１４０５）は
、一定値となる。ここで、一定値となる値は、光電変換素子１３６０に照射されていた光
の量に応じて変化する。したがって、配線１３１５の電位を取得することで、蓄積動作中
に光電変換素子１３６０に照射されていた光の量を知ることができる。
より具体的には、光電変換素子１３６０に照射されている光が強いと、電荷蓄積部（Ｆ
Ｄ）の電位、すなわちトランジスタ１３５２のゲート電圧は低下する。そのため、トラン
ジスタ１３５２のソース電極−ドレイン電極間に流れる電流は小さくなり、配線１３１５
の電位（信号１４０５）はゆっくりと低下する。したがって、配線１３１５からは比較的
高い電位を読み出すことができる。
逆に、光電変換素子１３６０に照射されている光が弱いと、電荷蓄積部（ＦＤ）の電位
、すなわち、トランジスタ１３５２のゲート電圧は高くなる。そのため、トランジスタ１
３５２のソース電極−ドレイン電極間に流れる電流は大きくなり、配線１３１５の電位（
信号１４０５）は速く低下する。したがって、配線１３１５からは比較的低い電位を読み
出すことができる。
本実施の形態に示す構成は、他の実施の形態または実施例に示す構成と適宜組み合わせ
て用いることが可能である。
（実施の形態６）
本実施の形態では、本発明の一態様の半導体装置を有する表示装置について、図３０を
用いて説明を行う。
＜６．表示装置の回路構成＞
図３０（Ａ）に示す表示装置は、画素を有する領域（以下、画素部５０２という）と、
画素部５０２の外側に配置され、画素を駆動するための回路を有する回路部（以下、駆動
回路部５０４という）と、素子の保護機能を有する回路（以下、保護回路５０６という）
と、端子部５０７と、を有する。なお、保護回路５０６は、設けない構成としてもよい。
駆動回路部５０４の一部、または全部は、画素部５０２と同一基板上に形成されている
ことが望ましい。これにより、部品数や端子数を減らすことが出来る。駆動回路部５０４
の一部、または全部が、画素部５０２と同一基板上に形成されていない場合には、駆動回
路部５０４の一部、または全部は、ＣＯＧやＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂ
ｏｎｄｉｎｇ）によって、実装することができる。
画素部５０２は、Ｘ行（Ｘは２以上の自然数）Ｙ列（Ｙは２以上の自然数）に配置され
た複数の表示素子を駆動するための回路（以下、画素回路５０１という）を有し、駆動回
路部５０４は、画素を選択する信号（走査信号）を出力する回路（以下、ゲートドライバ
５０４ａという）、画素の表示素子を駆動するための信号（データ信号）を供給するため
の回路（以下、ソースドライバ５０４ｂ）などの駆動回路を有する。
ゲートドライバ５０４ａは、シフトレジスタ等を有する。ゲートドライバ５０４ａは、
端子部５０７を介して、シフトレジスタを駆動するための信号が入力され、信号を出力す
る。例えば、ゲートドライバ５０４ａは、スタートパルス信号、クロック信号等が入力さ
れ、パルス信号を出力する。ゲートドライバ５０４ａは、走査信号が与えられる配線（以
下、走査線ＧＬ＿１乃至ＧＬ＿Ｘという）の電位を制御する機能を有する。なお、ゲート
ドライバ５０４ａを複数設け、複数のゲートドライバ５０４ａにより、走査線ＧＬ＿１乃
至ＧＬ＿Ｘを分割して制御してもよい。または、ゲートドライバ５０４ａは、初期化信号
を供給することができる機能を有する。ただし、これに限定されず、ゲートドライバ５０
４ａは、別の信号を供給することも可能である。
ソースドライバ５０４ｂは、シフトレジスタ等を有する。ソースドライバ５０４ｂは、
端子部５０７を介して、シフトレジスタを駆動するための信号の他、データ信号の元とな
る信号（画像信号）が入力される。ソースドライバ５０４ｂは、画像信号を元に画素回路
５０１に書き込むデータ信号を生成する機能を有する。また、ソースドライバ５０４ｂは
、スタートパルス、クロック信号等が入力されて得られるパルス信号に従って、データ信
号の出力を制御する機能を有する。また、ソースドライバ５０４ｂは、データ信号が与え
られる配線（以下、データ線ＤＬ＿１乃至ＤＬ＿Ｙという）の電位を制御する機能を有す
る。または、ソースドライバ５０４ｂは、初期化信号を供給することができる機能を有す
る。ただし、これに限定されず、ソースドライバ５０４ｂは、別の信号を供給することも
可能である。
ソースドライバ５０４ｂは、例えば複数のアナログスイッチなどを用いて構成される。
ソースドライバ５０４ｂは、複数のアナログスイッチを順次オン状態にすることにより、
画像信号を時分割した信号をデータ信号として出力できる。また、シフトレジスタなどを
用いてソースドライバ５０４ｂを構成してもよい。
複数の画素回路５０１のそれぞれは、走査信号が与えられる複数の走査線ＧＬの一つを
介してパルス信号が入力され、データ信号が与えられる複数のデータ線ＤＬの一つを介し
てデータ信号が入力される。また、複数の画素回路５０１のそれぞれは、ゲートドライバ
５０４ａによりデータ信号のデータの書き込み及び保持が制御される。例えば、ｍ行ｎ列
目の画素回路５０１は、走査線ＧＬ＿ｍ（ｍはＸ以下の自然数）を介してゲートドライバ
５０４ａからパルス信号が入力され、走査線ＧＬ＿ｍの電位に応じてデータ線ＤＬ＿ｎ（
ｎはＹ以下の自然数）を介してソースドライバ５０４ｂからデータ信号が入力される。
図３０（Ａ）に示す保護回路５０６は、例えば、ゲートドライバ５０４ａと画素回路５
０１の間の配線である走査線ＧＬに接続される。または、保護回路５０６は、ソースドラ
イバ５０４ｂと画素回路５０１の間の配線であるデータ線ＤＬに接続される。または、保
護回路５０６は、ゲートドライバ５０４ａと端子部５０７との間の配線に接続することが
できる。または、保護回路５０６は、ソースドライバ５０４ｂと端子部５０７との間の配
線に接続することができる。なお、端子部５０７は、外部の回路から表示装置に電源及び
制御信号、及び画像信号を入力するための端子が設けられた部分をいう。
保護回路５０６は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該
配線と別の配線とを導通状態にする回路である。
図３０（Ａ）に示すように、画素部５０２と駆動回路部５０４にそれぞれ保護回路５０
６を設けることにより、ＥＳＤ（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：
静電気放電）などにより発生する過電流に対する表示装置の耐性を高めることができる。
ただし、保護回路５０６の構成はこれに限定されず、例えば、ゲートドライバ５０４ａに
保護回路５０６を接続した構成、またはソースドライバ５０４ｂに保護回路５０６を接続
した構成とすることもできる。あるいは、端子部５０７に保護回路５０６を接続した構成
とすることもできる。
また、図３０（Ａ）においては、ゲートドライバ５０４ａとソースドライバ５０４ｂに
よって駆動回路部５０４を形成している例を示しているが、この構成に限定されない。例
えば、ゲートドライバ５０４ａのみを形成し、別途用意されたソースドライバ回路が形成
された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を実
装する構成としても良い。
また、図３０（Ａ）に示す複数の画素回路５０１は、例えば、図３０（Ｂ）に示す構成
とすることができる。
図３０（Ｂ）に示す画素回路５０１は、液晶素子５７０と、トランジスタ５５０と、容
量素子５６０と、を有する。トランジスタ５５０に先の実施の形態に示すトランジスタを
適用することができる。
液晶素子５７０の一対の電極の一方の電位は、画素回路５０１の仕様に応じて適宜設定
される。液晶素子５７０は、書き込まれるデータにより配向状態が設定される。なお、複
数の画素回路５０１のそれぞれが有する液晶素子５７０の一対の電極の一方に共通の電位
（コモン電位）を与えてもよい。また、各行の画素回路５０１の液晶素子５７０の一対の
電極の一方に異なる電位を与えてもよい。
例えば、液晶素子５７０を備える表示装置の駆動方法としては、ＴＮモード、ＳＴＮモ
ード、ＶＡモード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ Ａｌｉｇｎｅｄ Ｍ
ｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ Ｃｏｍｐｅｎｓａｔｅｄ
Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕ
ｉｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉ
ｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＭＶＡモード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅ
ｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳモード、ＦＦＳモード、又はＴＢＡ
（Ｔｒａｎｓｖｅｒｓｅ Ｂｅｎｄ Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。
また、表示装置の駆動方法としては、上述した駆動方法の他、ＥＣＢ（Ｅｌｅｃｔｒｉｃ
ａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐ
ｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ
（Ｐｏｌｙｍｅｒ Ｎｅｔｗｏｒｋ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード、ゲストホ
ストモードなどがある。ただし、これに限定されず、液晶素子及びその駆動方式として様
々なものを用いることができる。
ｍ行ｎ列目の画素回路５０１において、トランジスタ５５０のソース電極またはドレイ
ン電極の一方は、データ線ＤＬ＿ｎに電気的に接続され、他方は液晶素子５７０の一対の
電極の他方に電気的に接続される。また、トランジスタ５５０のゲート電極は、走査線Ｇ
Ｌ＿ｍに電気的に接続される。トランジスタ５５０は、オン状態またはオフ状態になるこ
とにより、データ信号のデータの書き込みを制御する機能を有する。
容量素子５６０の一対の電極の一方は、電位が供給される配線（以下、電位供給線ＶＬ
）に電気的に接続され、他方は、液晶素子５７０の一対の電極の他方に電気的に接続され
る。なお、電位供給線ＶＬの電位の値は、画素回路５０１の仕様に応じて適宜設定される
。容量素子５６０は、書き込まれたデータを保持する保持容量としての機能を有する。
例えば、図３０（Ｂ）の画素回路５０１を有する表示装置では、例えば、図３０（Ａ）
に示すゲートドライバ５０４ａにより各行の画素回路５０１を順次選択し、トランジスタ
５５０をオン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素回路５０１は、トランジスタ５５０がオフ状態になることで
保持状態になる。これを行毎に順次行うことにより、画像を表示できる。
また、図３０（Ａ）に示す複数の画素回路５０１は、例えば、図３０（Ｃ）に示す構成
とすることができる。
また、図３０（Ｃ）に示す画素回路５０１は、トランジスタ５５２、５５４と、容量素
子５６２と、発光素子５７２と、を有する。トランジスタ５５２及びトランジスタ５５４
のいずれか一方または双方に先の実施の形態に示すトランジスタを適用することができる
。
トランジスタ５５２のソース電極及びドレイン電極の一方は、データ信号が与えられる
配線（以下、データ線ＤＬ＿ｎという）に電気的に接続される。さらに、トランジスタ５
５２のゲート電極は、ゲート信号が与えられる配線（以下、走査線ＧＬ＿ｍという）に電
気的に接続される。
トランジスタ５５２は、オン状態またはオフ状態になることにより、データ信号のデー
タの書き込みを制御する機能を有する。
容量素子５６２の一対の電極の一方は、電位が与えられる配線（以下、電位供給線ＶＬ
＿ａという）に電気的に接続され、他方は、トランジスタ５５２のソース電極及びドレイ
ン電極の他方に電気的に接続される。
容量素子５６２は、書き込まれたデータを保持する保持容量としての機能を有する。
トランジスタ５５４のソース電極及びドレイン電極の一方は、電位供給線ＶＬ＿ａに電
気的に接続される。さらに、トランジスタ５５４のゲート電極は、トランジスタ５５２の
ソース電極及びドレイン電極の他方に電気的に接続される。
発光素子５７２のアノード及びカソードの一方は、電位供給線ＶＬ＿ｂに電気的に接続
され、他方は、トランジスタ５５４のソース電極及びドレイン電極の他方に電気的に接続
される。
発光素子５７２としては、例えば有機エレクトロルミネセンス素子（有機ＥＬ素子とも
いう）などを用いることができる。ただし、発光素子５７２としては、これに限定されず
、無機材料からなる無機ＥＬ素子を用いても良い。
なお、電位供給線ＶＬ＿ａ及び電位供給線ＶＬ＿ｂの一方には、高電源電位ＶＤＤが与
えられ、他方には、低電源電位ＶＳＳが与えられる。
図３０（Ｃ）の画素回路５０１を有する表示装置では、例えば、図３０（Ａ）に示すゲ
ートドライバ５０４ａにより各行の画素回路５０１を順次選択し、トランジスタ５５２を
オン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素回路５０１は、トランジスタ５５２がオフ状態になることで
保持状態になる。さらに、書き込まれたデータ信号の電位に応じてトランジスタ５５４の
ソース電極とドレイン電極の間に流れる電流量が制御され、発光素子５７２は、流れる電
流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
本実施の形態に示す構成は、他の実施の形態または実施例に示す構成と適宜組み合わせ
て用いることができる。
（実施の形態７）
本実施の形態では、本発明の一態様の半導体装置を有する表示モジュール及び電子機器
について、図３１及び図３２を用いて説明を行う。
＜７−１．表示モジュール＞
図３１に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２と
の間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続され
た表示パネル８００６、バックライト８００７、フレーム８００９、プリント基板８０１
０、バッテリ８０１１を有する。
本発明の一態様の半導体装置は、例えば、表示パネル８００６に用いることができる。
上部カバー８００１及び下部カバー８００２は、タッチパネル８００４及び表示パネル
８００６のサイズに合わせて、形状や寸法を適宜変更することができる。
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル
８００６に重畳して用いることができる。また、表示パネル８００６の対向基板（封止基
板）に、タッチパネル機能を持たせるようにすることも可能である。また、表示パネル８
００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。
バックライト８００７は、光源８００８を有する。なお、図３１において、バックライ
ト８００７上に光源８００８を配置する構成について例示したが、これに限定さない。例
えば、バックライト８００７の端部に光源８００８を配置し、さらに光拡散板を用いる構
成としてもよい。なお、有機ＥＬ素子等の自発光型の発光素子を用いる場合、または反射
型パネル等の場合においては、バックライト８００７を設けない構成としてもよい。
フレーム８００９は、表示パネル８００６の保護機能の他、プリント基板８０１０の動
作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレ
ーム８００９は、放熱板としての機能を有していてもよい。
プリント基板８０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信
号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であって
も良いし、別途設けたバッテリ８０１１による電源であってもよい。バッテリ８０１１は
、商用電源を用いる場合には、省略可能である。
また、表示モジュール８０００は、偏光板、位相差板、プリズムシートなどの部材を追
加して設けてもよい。
＜７−２．電子機器＞
図３２（Ａ）乃至図３２（Ｇ）は、電子機器を示す図である。これらの電子機器は、筐
体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、又
は操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、
加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電
場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する
機能を含むもの）、マイクロフォン９００８、等を有することができる。
図３２（Ａ）乃至図３２（Ｇ）に示す電子機器は、様々な機能を有することができる。
例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッ
チパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（
プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々な
コンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信ま
たは受信を行う機能、記録媒体に記録されているプログラムまたはデータを読み出して表
示部に表示する機能、等を有することができる。なお、図３２（Ａ）乃至図３２（Ｇ）に
示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有すること
ができる。また、図３２（Ａ）乃至図３２（Ｇ）には図示していないが、電子機器には、
複数の表示部を有する構成としてもよい。また、該電子機器にカメラ等を設け、静止画を
撮影する機能、動画を撮影する機能、撮影した画像を記録媒体（外部またはカメラに内蔵
）に保存する機能、撮影した画像を表示部に表示する機能、等を有していてもよい。
図３２（Ａ）乃至図３２（Ｇ）に示す電子機器の詳細について、以下説明を行う。
図３２（Ａ）は、テレビジョン装置９１００を示す斜視図である。テレビジョン装置９
１００は、例えば、５０インチ以上、または１００インチ以上の大画面の表示部９００１
を組み込むことが可能である。
図３２（Ｂ）は、携帯情報端末９１０１を示す斜視図である。携帯情報端末９１０１は
、例えば電話機、手帳又は情報閲覧装置等から選ばれた一つ又は複数の機能を有する。具
体的には、スマートフォンとして用いることができる。なお、携帯情報端末９１０１は、
スピーカ、接続端子、センサ等を設けてもよい。また、携帯情報端末９１０１は、文字や
画像情報をその複数の面に表示することができる。例えば、３つの操作ボタン９０５０（
操作アイコンまたは単にアイコンともいう）を表示部９００１の一の面に表示することが
できる。また、破線の矩形で示す情報９０５１を表示部９００１の他の面に表示すること
ができる。なお、情報９０５１の一例としては、電子メールやＳＮＳ（ソーシャル・ネッ
トワーキング・サービス）や電話などの着信を知らせる表示、電子メールやＳＮＳなどの
題名、電子メールやＳＮＳなどの送信者名、日時、時刻、バッテリの残量、アンテナ受信
の強度などがある。または、情報９０５１が表示されている位置に、情報９０５１の代わ
りに、操作ボタン９０５０などを表示してもよい。
図３２（Ｃ）は、携帯情報端末９１０２を示す斜視図である。携帯情報端末９１０２は
、表示部９００１の３面以上に情報を表示する機能を有する。ここでは、情報９０５２、
情報９０５３、情報９０５４がそれぞれ異なる面に表示されている例を示す。例えば、携
帯情報端末９１０２の使用者は、洋服の胸ポケットに携帯情報端末９１０２を収納した状
態で、その表示（ここでは情報９０５３）を確認することができる。具体的には、着信し
た電話の発信者の電話番号又は氏名等を、携帯情報端末９１０２の上方から観察できる位
置に表示する。使用者は、携帯情報端末９１０２をポケットから取り出すことなく、表示
を確認し、電話を受けるか否かを判断できる。
図３２（Ｄ）は、腕時計型の携帯情報端末９２００を示す斜視図である。携帯情報端末
９２００は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信
、コンピュータゲームなどの種々のアプリケーションを実行することができる。また、表
示部９００１はその表示面が湾曲して設けられ、湾曲した表示面に沿って表示を行うこと
ができる。また、携帯情報端末９２００は、通信規格された近距離無線通信を実行するこ
とが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハン
ズフリーで通話することもできる。また、携帯情報端末９２００は、接続端子９００６を
有し、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。ま
た接続端子９００６を介して充電を行うこともできる。なお、充電動作は接続端子９００
６を介さずに無線給電により行ってもよい。
図３２（Ｅ）（Ｆ）（Ｇ）は、折り畳み可能な携帯情報端末９２０１を示す斜視図であ
る。また、図３２（Ｅ）が携帯情報端末９２０１を展開した状態の斜視図であり、図３２
（Ｆ）が携帯情報端末９２０１を展開した状態または折り畳んだ状態の一方から他方に変
化する途中の状態の斜視図であり、図３２（Ｇ）が携帯情報端末９２０１を折り畳んだ状
態の斜視図である。携帯情報端末９２０１は、折り畳んだ状態では可搬性に優れ、展開し
た状態では、継ぎ目のない広い表示領域により表示の一覧性に優れる。携帯情報端末９２
０１が有する表示部９００１は、ヒンジ９０５５によって連結された３つの筐体９０００
に支持されている。ヒンジ９０５５を介して２つの筐体９０００間を屈曲させることによ
り、携帯情報端末９２０１を展開した状態から折りたたんだ状態に可逆的に変形させるこ
とができる。例えば、携帯情報端末９２０１は、曲率半径１ｍｍ以上１５０ｍｍ以下で曲
げることができる。
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有す
ることを特徴とする。ただし、本発明の一態様の半導体装置は、表示部を有さない電子機
器にも適用することができる。
本実施の形態に示す構成は、他の実施の形態または実施例に示す構成と適宜組み合わせ
て用いることができる。
本実施例においては、本発明の一態様のトランジスタを作製し、当該トランジスタの電
気特性の測定、及び断面形状の観察を行った。
なお、本実施例においては、試料Ａ１を作製した。まず、試料Ａ１の作製方法について
、以下説明を行う。なお、試料Ａ１は、図７（Ａ）（Ｂ）に示すトランジスタ１００Ｃに
相当するトランジスタが形成された試料である。なお、以下の説明においては、図７（Ａ
）（Ｂ）に示すトランジスタ１００Ｃが有する構成と同様の構成については、同様の符号
を用いて説明する。
＜１−１．試料Ａ１の作製方法＞
まず、基板１０２を準備した。基板１０２としては、ガラス基板を用いた。次に、基板
１０２上に導電膜１０６を形成した。導電膜１０６としては、厚さ１００ｎｍのタングス
テン膜を、スパッタリング装置を用いて形成した。
次に、基板１０２及び導電膜１０６上に絶縁膜１０４を形成した。なお、本実施例にお
いては、絶縁膜１０４として、絶縁膜１０４＿１と、絶縁膜１０４＿２と、絶縁膜１０４
＿３と、絶縁膜１０４＿４（図７（Ａ）（Ｂ）では図示しない）とを順に、ＰＥＣＶＤ装
置を用いて、真空中で連続して形成した。なお、絶縁膜１０４＿１としては、厚さ５０ｎ
ｍの窒化シリコン膜とした。また、絶縁膜１０４＿２としては、厚さ３００ｎｍの窒化シ
リコン膜とした。また、絶縁膜１０４＿３としては、厚さ５０ｎｍの窒化シリコン膜とし
た。また、絶縁膜１０４＿４としては、厚さ５０ｎｍの酸化窒化シリコン膜とした。
次に、絶縁膜１０４上に酸化物半導体膜を形成し、当該酸化物半導体膜を島状に加工す
ることで、酸化物半導体膜１０８を形成した。酸化物半導体膜１０８としては、厚さ４０
ｎｍの酸化物半導体膜を形成した。なお、酸化物半導体膜１０８としては、スパッタリン
グ装置を用い、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２［原子数比］の金属酸化物をスパッタ
リングターゲットとし、該スパッタリングターゲットに印加する電源としてはＡＣ電源を
用いて形成した。また、酸化物半導体膜１０８の加工には、ウエットエッチング法を用い
た。
次に、絶縁膜１０４及び酸化物半導体膜１０８上に、後に絶縁膜１１０となる絶縁膜を
形成した。当該絶縁膜としては、厚さ１０ｎｍの酸化窒化シリコン膜と、厚さ９０ｎｍの
酸化窒化シリコン膜とを、ＰＥＣＶＤ装置を用いて真空中で連続して形成した。
次に、熱処理を行った。当該熱処理としては、窒素と酸素との混合ガス雰囲気下で、３
５０℃ １時間の熱処理とした。
次に、絶縁膜上に酸化物半導体膜を形成し、当該酸化物半導体膜を島状に加工すること
で、酸化物半導体膜１１２を形成した。また、酸化物半導体膜１１２を形成後、続けて、
酸化物半導体膜１１２の下側に接する絶縁膜を加工することで、絶縁膜１１０を形成した
。
なお、酸化物半導体膜１１２の加工には、ウエットエッチング法を用い、絶縁膜１１０
の加工にはドライエッチング法を用いた。
次に、絶縁膜１０４、酸化物半導体膜１０８、絶縁膜１１０、及び酸化物半導体膜１１
２上から不純物元素の添加処理を行った。不純物元素の添加処理としては、ドーピング装
置を用い、不純物元素としてはアルゴンを用いた。
次に、絶縁膜１０４、酸化物半導体膜１０８、絶縁膜１１０、及び酸化物半導体膜１１
２上に絶縁膜１１６を形成した。絶縁膜１１６としては、厚さ１００ｎｍの窒化シリコン
膜を、ＰＥＣＶＤ装置を用いて形成した。
次に、絶縁膜１１６上に絶縁膜１１８を形成した。絶縁膜１１８としては、厚さ３００
ｎｍの酸化窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。
次に、絶縁膜１１８上にマスクを形成し、当該マスクを用いて、絶縁膜１１６、１１８
に開口部１４１ａ、１４１ｂを形成した。なお、開口部１４１ａ、１４１ｂの加工にはド
ライエッチング装置を用いた。
次に、絶縁膜１１８上に絶縁膜１２２を形成した。絶縁膜１２２としては、厚さ１．５
μｍのアクリル系の感光性樹脂膜を用いた。なお、絶縁膜１２２としては、開口部１４１
ａ、１４１ｂと重なる領域に開口部を設けた。
次に、絶縁膜１２２上に開口部１４１ａ、１４１ｂを充填するように、導電膜を形成し
、当該導電膜を島状に加工することで、導電膜１２０ａ、１２０ｂを形成した。
導電膜１２０ａ、１２０ｂとしては、厚さ５０ｎｍのチタン膜と、厚さ４００ｎｍのア
ルミニウム膜と、厚さ１００ｎｍのチタン膜と、スパッタリング装置を用いて真空中で連
続して形成した。
以上の工程により、図７（Ａ）（Ｂ）に示すトランジスタ１００Ｃに相当するトランジ
スタを作製した。
なお、本実施例においては、トランジスタ１００Ｃに相当するトランジスタとして、チ
ャネル幅Ｗを５０μｍとし、チャネル長Ｌを１．５μｍ、２．０μｍ、及び３．０μｍと
した。なお、各チャネル幅Ｌのトランジスタを、それぞれ２０個ずつ基板上に形成した。
＜１−２．トランジスタの電気特性＞
図３３（Ａ）（Ｂ）（Ｃ）に、本実施例で作製した試料Ａ１のトランジスタのドレイン
電流−ゲート電圧（Ｉｄ−Ｖｇ）特性結果を示す。
なお、図３３（Ａ）は、Ｗ／Ｌ＝５０μｍ／１．５μｍサイズの特性結果であり、図３
３（Ｂ）は、Ｗ／Ｌ＝５０μｍ／２．０μｍサイズの特性結果であり、図３３（Ｃ）は、
Ｗ／Ｌ＝５０μｍ／３．０μｍサイズの特性結果である。また、図３３（Ａ）（Ｂ）（Ｃ
）において、第１縦軸がＩｄ［Ａ］を、第２縦軸が電界効果移動度（μＦＥ［ｃｍ２／Ｖ
ｓ］）を、横軸がＶｇ［Ｖ］を、それぞれ表す。
なお、トランジスタのＩｄ−Ｖｇ特性の測定条件としては、トランジスタの第１のゲー
ト電極として機能する導電膜１０６に印加する電圧（以下、ゲート電圧（Ｖｇ）ともいう
）、及び第２のゲート電極として機能する酸化物半導体膜１１２に印加する電圧（以下、
バックゲート電圧（Ｖｂｇ）ともいう）としては、−１５Ｖから＋２０Ｖまで０．２５Ｖ
のステップで印加した。また、ソース電極として機能する導電膜１２０ａに印加する電圧
（以下、ソース電圧（Ｖｓ）ともいう）を０Ｖ（ｃｏｍｍ）とし、ドレイン電極として機
能する導電膜１２０ｂに印加する電圧（以下、ドレイン電圧（Ｖｄ）ともいう）を、１Ｖ
及び１０Ｖとした。ただし、Ｗ／Ｌ＝５０μｍ／１．５μｍサイズのトランジスタにおい
ては、Ｖｇ及びＶｂｇとしては、−１５Ｖから＋１５Ｖとした。
図３３（Ａ）（Ｂ）（Ｃ）に示すように、本実施例で作製した試料Ａ１は、チャネル長
（Ｌ）の長さに起因せずに、良好な電気特性であることが示された。
次に、上記作製したＷ／Ｌ＝５０μｍ／２．０μｍサイズのトランジスタの断面観察を
行った。当該トランジスタの断面観察の結果を図３４（Ａ）（Ｂ）に示す。なお、断面観
察としては、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ
Ｍｉｃｒｏｓｃｏｐｅ）を用いた。
また、図３４（Ａ）は、図７（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面に相当し、図
３４（Ｂ）は、図７（Ａ）に示す一点鎖線Ｙ１−Ｙ２方向の断面に相当する。
図３４（Ａ）（Ｂ）に示すように、本実施例で作製した試料Ａ１は、良好な断面形状で
あった。
以上、本実施例に示す構成、方法などは、他の実施例または実施の形態に示す構成、方
法などと適宜組み合わせて用いることができる。
本実施例においては、図３に示すトランジスタ１００Ａに相当するトランジスタを作製
し評価を行った。なお、当該評価としては、トランジスタの電気特性、及びトランジスタ
の信頼性試験とした。
また、本実施例においては、図３に示すトランジスタ１００Ａに相当するトランジスタ
が形成された試料として、試料Ｂ１乃至Ｂ３を作製した。試料Ｂ１のトランジスタサイズ
は、チャネル長Ｌを３μｍ、チャネル幅Ｗを５０μｍとし、試料Ｂ２のトランジスタサイ
ズは、チャネル長Ｌを２μｍ、チャネル幅Ｗを５０μｍとし、試料Ｂ３のトランジスタサ
イズは、チャネル長Ｌを１．５μｍ、チャネル幅Ｗを３μｍとした。
なお、試料Ｂ１との比較のために、比較用のトランジスタ３００Ａが形成された試料Ｃ
１を作製した。比較用のトランジスタ３００Ａの構造を、図３５（Ａ）（Ｂ）（Ｃ）に示
す。
図３に示すトランジスタ１００Ａがスタガ型のトランジスタ構造であるのに対し、比較
用のトランジスタ３００Ａは、逆スタガ型のトランジスタ構造である。
図３５（Ａ）は、トランジスタ３００Ａの上面図であり、図３５（Ｂ）は、図３５（Ａ
）に示す一点鎖線Ｘ１−Ｘ２間における切断面の断面図に相当し、図３５（Ｃ）は、図３
５（Ａ）に示す一点鎖線Ｙ１−Ｙ２間における切断面の断面図に相当する。
トランジスタ３００Ａは、基板３０２上の第１のゲート電極として機能する導電膜３０
４と、基板３０２及び導電膜３０４上の絶縁膜３０６と、絶縁膜３０６上の絶縁膜３０７
と、絶縁膜３０７上の酸化物半導体膜３０８と、酸化物半導体膜３０８に電気的に接続さ
れるソース電極として機能する導電膜３１２ａと、酸化物半導体膜３０８に電気的に接続
されるドレイン電極として機能する導電膜３１２ｂと、酸化物半導体膜３０８、及び導電
膜３１２ａ、３１２ｂ上の絶縁膜３１４と、絶縁膜３１４上の絶縁膜３１６と、絶縁膜３
１６上の絶縁膜３１８と、絶縁膜３１８上の導電膜３２０と、を有する。なお、酸化物半
導体膜３０８は、酸化物半導体膜３０８＿２と、酸化物半導体膜３０８＿２上の酸化物半
導体膜３０８＿３との積層構造とした。
また、トランジスタ３００Ａにおいて、絶縁膜３１４、３１６、３１８は、第２のゲー
ト絶縁膜としての機能を有する。
また、トランジスタ３００Ａにおいて、導電膜３２０は、第２のゲート電極（バックゲ
ート電極ともいう）として機能する。なお、図３５（Ｃ）に示すように導電膜３２０は絶
縁膜３０６、３０７に設けられる開口部３４１と、絶縁膜３１４、３１６、３１８に設け
られる開口部３４２において、導電膜３１２ｃを介して、第１のゲート電極として機能す
る導電膜３０４に接続される。よって、導電膜３２０と導電膜３０４とは、同じ電位が与
えられる。なお、トランジスタ３００Ａは、先に説明のＳ−ｃｈａｎｎｅｌ構造を有する
。
また、試料Ｃ１のトランジスタサイズは、チャネル長Ｌを３μｍ、チャネル幅Ｗを５０
μｍとした。なお、本実施例において、試料Ｂ１乃至Ｂ３、及び試料Ｃ１には、それぞれ
、１０個のトランジスタを形成した。
＜２−１．試料Ｂ１乃至Ｂ３の作製方法＞
本実施例で用いた試料Ｂ１乃至Ｂ３の作製方法について、以下説明を行う。なお、以下
の説明においては、図３（Ａ）（Ｂ）に示すトランジスタ１００Ａが有する構成と同様の
構成については、同様の符号を用いて説明する。
まず、基板１０２を準備した。基板１０２としては、ガラス基板を用いた。次に、基板
１０２上に導電膜１０６を形成した。導電膜１０６としては、厚さ１００ｎｍのタングス
テン膜を、スパッタリング装置を用いて形成した。
次に、基板１０２及び導電膜１０６上に絶縁膜１０４を形成した。なお、本実施例にお
いては、絶縁膜１０４として、絶縁膜１０４＿１と、絶縁膜１０４＿２と、絶縁膜１０４
＿３と、絶縁膜１０４＿４とを順に、ＰＥＣＶＤ装置を用いて、真空中で連続して形成し
た。なお、絶縁膜１０４＿１としては、厚さ５０ｎｍの窒化シリコン膜とした。また、絶
縁膜１０４＿２としては、厚さ３００ｎｍの窒化シリコン膜とした。また、絶縁膜１０４
＿３としては、厚さ５０ｎｍの窒化シリコン膜とした。また、絶縁膜１０４＿４としては
、厚さ５０ｎｍの酸化窒化シリコン膜とした。
次に、絶縁膜１０４上に酸化物半導体膜を形成し、当該酸化物半導体膜を島状に加工す
ることで、酸化物半導体膜１０８を形成した。酸化物半導体膜１０８としては、厚さ４０
ｎｍの酸化物半導体膜を形成した。なお、酸化物半導体膜１０８としては、スパッタリン
グ装置を用い、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の金属酸化物をスパッタ
リングターゲットとし、該スパッタリングターゲットに印加する電源としてはＡＣ電源を
用いて形成した。また、酸化物半導体膜１０８の加工には、ウエットエッチング法を用い
た。
次に、絶縁膜１０４及び酸化物半導体膜１０８上に、後に絶縁膜１１０となる絶縁膜を
形成した。当該絶縁膜としては、厚さ３０ｎｍの酸化窒化シリコン膜と、厚さ１００ｎｍ
の酸化窒化シリコン膜と、厚さ２０ｎｍの酸化窒化シリコン膜とを、ＰＥＣＶＤ装置を用
いて真空中で連続して形成した。
次に、熱処理を行った。当該熱処理としては、窒素雰囲気下で、３５０℃ １時間の熱
処理とした。
次に、開口部１４３を形成した。開口部１４３の加工には、ドライエッチング法を用い
た。
次に、絶縁膜上に酸化物半導体膜を形成し、当該酸化物半導体膜を島状に加工すること
で、酸化物半導体膜１１２を形成した。酸化物半導体膜１１２としては、厚さ１００ｎｍ
の酸化物半導体膜とした。なお、酸化物半導体膜１１２の組成としては、先に記載の酸化
物半導体膜１０８と同じとした。また、酸化物半導体膜１１２を形成後、続けて、絶縁膜
を加工することで、島状の絶縁膜１１０を形成した。
なお、酸化物半導体膜１１２の加工には、ウエットエッチング法を用い、絶縁膜１１０
の加工にはドライエッチング法を用いた。
次に、絶縁膜１０４、酸化物半導体膜１０８、絶縁膜１１０、及び酸化物半導体膜１１
２上から不純物元素の添加処理を行った。不純物元素の添加処理としては、ドーピング装
置を用い、不純物元素としてはアルゴンを用いた。
次に、絶縁膜１０４、酸化物半導体膜１０８、及び酸化物半導体膜１１２上に絶縁膜１
１６を形成した。絶縁膜１１６としては、厚さ１００ｎｍの窒化シリコン膜を、ＰＥＣＶ
Ｄ装置を用いて形成した。
次に、絶縁膜１１６上に絶縁膜１１８を形成した。絶縁膜１１８としては、厚さ３００
ｎｍの酸化窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。
次に、絶縁膜１１８上にマスクを形成し、当該マスクを用いて、絶縁膜１１６、１１８
に開口部１４１ａ、１４１ｂを形成した。なお、開口部１４１ａ、１４１ｂの加工にはド
ライエッチング装置を用いた。
次に、絶縁膜１１８上に開口部１４１ａ、１４１ｂを充填するように、導電膜を形成し
、当該導電膜を島状に加工することで、導電膜１２０ａ、１２０ｂを形成した。
導電膜１２０ａ、１２０ｂとしては、厚さ５０ｎｍのチタン膜と、厚さ４００ｎｍのア
ルミニウム膜と、厚さ１００ｎｍのチタン膜と、スパッタリング装置を用いて真空中で連
続して形成した。
次に、熱処理を行った。当該熱処理としては、窒素雰囲気下で、２５０℃ １時間の熱
処理とした。
以上の工程により、試料Ｂ１乃至Ｂ３を作製した。
＜２−２．試料Ｃ１の作製方法＞
次に、本実施例で用いた試料Ｃ１の作製方法について、以下説明を行う。
まず、基板３０２を準備した。基板３０２としては、ガラス基板を用いた。次に、基板
３０２上に導電膜３０４を形成した。導電膜３０４としては、厚さ１００ｎｍのタングス
テン膜を、スパッタリング装置を用いて形成した。
次に、基板３０２及び導電膜３０４上に絶縁膜３０６、３０７を形成した。なお、本実
施例においては、絶縁膜３０６として、第１の絶縁膜と、第２の絶縁膜と、第３の絶縁膜
とを順に、ＰＥＣＶＤ装置を用いて、真空中で連続して形成した。なお、第１の絶縁膜と
しては、厚さ５０ｎｍの窒化シリコン膜とした。また、第２の絶縁膜としては、厚さ３０
０ｎｍの窒化シリコン膜とした。また、第３の絶縁膜としては、厚さ５０ｎｍの窒化シリ
コン膜とした。また、絶縁膜３０７としては、厚さ５０ｎｍの酸化窒化シリコン膜とした
。
次に、絶縁膜３０７上に酸化物半導体膜を形成し、当該酸化物半導体膜を島状に加工す
ることで、酸化物半導体膜３０８を形成した。酸化物半導体膜３０８としては、厚さ１０
ｎｍの酸化物半導体膜３０８＿２と、厚さ１５ｎｍの酸化物半導体膜３０８＿３との、積
層構造とした。なお、酸化物半導体膜３０８＿２としては、スパッタリング装置を用い、
Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の金属酸化物をスパッタリングターゲッ
トとし、該スパッタリングターゲットに印加する電源としてはＡＣ電源を用いて形成した
。また、酸化物半導体膜３０８＿３としては、スパッタリング装置を用い、Ｉｎ：Ｇａ：
Ｚｎ＝１：１：１．２［原子数比］の金属酸化物をスパッタリングターゲットとし、該ス
パッタリングターゲットに印加する電源としてはＡＣ電源を用いて形成した。また、酸化
物半導体膜３０８の加工には、ウエットエッチング法を用いた。
次に、絶縁膜３０６及び絶縁膜３０７に開口部３４１を形成した。開口部３４１として
は、ドライエッチング装置を用いて加工した。
次に、絶縁膜３０７、及び酸化物半導体膜３０８上に導電膜を形成し、当該導電膜を島
状に加工することで、導電膜３１２ａ、３１２ｂを形成した。導電膜３１２ａ、３１２ｂ
、３１２ｃとしては、スパッタリング装置を用いて、厚さ５０ｎｍのタングステン膜と、
厚さ４００ｎｍのアルミニウム膜と、厚さ１００ｎｍのチタン膜とを順に積層した。
次に、酸化物半導体膜３０８の表面（バックチャネル側）を洗浄した。当該洗浄として
は、スピン洗浄装置を用いて、リン酸（濃度が８５体積％）を水で１／１００に希釈した
リン酸水溶液を、酸化物半導体膜３０８及び導電膜３１２ａ、３１２ｂ上から塗布した。
なお、洗浄の時間としては１５秒とした。
次に、酸化物半導体膜３０８、及び導電膜３１２ａ、３１２ｂ上に絶縁膜３１４、３１
６を形成した。絶縁膜３１４としては、厚さ４０ｎｍの酸化窒化シリコン膜を、ＰＥＣＶ
Ｄ装置を用いて形成した。また、絶縁膜３１６としては、厚さ４００ｎｍの酸化窒化シリ
コン膜を、ＰＥＣＶＤ装置を用いて形成した。
次に、熱処理を行った。当該熱処理としては、窒素雰囲気下で、３５０℃ １時間の熱
処理とした。
次に、絶縁膜３１６上に、厚さ５ｎｍのＩＴＳＯ膜を、スパッタリング装置を用いて形
成した。続けて、ＩＴＳＯ膜を介して、酸化物半導体膜３０８、及び絶縁膜３０６、３０
７に酸素添加処理を行った。該酸素添加処理としては、アッシング装置を用い、基板温度
を４０℃とし、流量２５０ｓｃｃｍの酸素ガスをチャンバー内に導入し、圧力を１５Ｐａ
とし、基板側にバイアスが印加されるように、アッシング装置内に設置された平行平板の
電極間に４５００ＷのＲＦ電力を１２０ｓｅｃ供給して行った。
次に、ＩＴＳＯ膜を除去し、絶縁膜３１６を露出させた。ＩＴＳＯ膜の除去方法として
は、ウエットエッチング装置を用い、濃度５％のシュウ酸水溶液を用いて、３００ｓｅｃ
のエッチングを行った後、濃度０．５％のフッ化水素酸を用いて、１５ｓｅｃのエッチン
グを行った。
次に、絶縁膜３１６上に絶縁膜３１８を形成した。絶縁膜３１８としては、厚さ１００
ｎｍの窒化シリコン膜を、ＰＥＣＶＤ装置を用いて形成した。
次に、導電膜３１２ｃに達する開口部３４２を形成した。開口部３４２としては、ドラ
イエッチング装置を用いて加工した。
次に、開口部３４２を覆うように、導電膜３１２ｃ及び絶縁膜３１８上の所望の位置に
導電膜を形成することで、導電膜３２０を形成した。導電膜３２０としては、厚さ１００
ｎｍのＩＴＳＯ膜を、スパッタリング装置を用いて形成した。
次に、熱処理を行った。当該熱処理としては、窒素雰囲気下で２５０℃ １時間とした
。
以上の工程で比較用の試料Ｃ１を作製した。
＜２−３．トランジスタの電気特性＞
上記作製した試料Ｂ１乃至試料Ｂ３のトランジスタのドレイン電流−ゲート電圧（Ｉｄ
−Ｖｇ）特性、及び試料Ｃ１のトランジスタのＩｄ−Ｖｇ特性結果を、図３６乃至図４０
に示す。なお、図３６は試料Ｂ１のトランジスタの特性結果であり、図３７は試料Ｂ２の
トランジスタの特性結果であり、図３８は試料Ｂ３のトランジスタの特性結果である。ま
た、図３９は試料Ｂ１のトランジスタの特性結果であり、図４０は試料Ｃ１のトランジス
タの特性結果である。なお、図３９は、図３６に示すＩｄ−Ｖｇ特性結果に、電界効果移
動度を重ねて表示させた図である。また、図３６乃至図４０において、合計１０個のトラ
ンジスタのデータを、それぞれ重ねて示している。
図３６乃至図３８において、縦軸がＩｄ［Ａ］を、横軸がＶｇ［Ｖ］を、それぞれ表す
。また、図３９及び図４０において、第１縦軸がＩｄ［Ａ］を、第２縦軸が電界効果移動
度（μＦＥ［ｃｍ２／Ｖｓ］）を、横軸がＶｇ［Ｖ］を、それぞれ表す。
また、試料Ｂ１において、トランジスタのＩｄ−Ｖｇ特性の測定条件としては、トラン
ジスタの第１のゲート電極として機能する導電膜１０６に印加する電圧（以下、バックゲ
ート電圧（Ｖｂｇ）ともいう）、及び第２のゲート電極として機能する酸化物半導体膜１
１２に印加する電圧（以下、ゲート電圧（Ｖｇ）ともいう）としては、−１５Ｖから＋２
０Ｖまで０．２５Ｖのステップで印加した。また、試料Ｂ２において、トランジスタのＩ
ｄ−Ｖｇ特性の測定条件としては、バックゲート電圧（Ｖｂｇ）、及びゲート電圧（Ｖｇ
）としては、−１５Ｖから＋１５Ｖまで０．２５Ｖのステップで印加した。また、試料Ｂ
３において、トランジスタのＩｄ−Ｖｇ特性の測定条件としては、バックゲート電圧（Ｖ
ｂｇ）、及びゲート電圧（Ｖｇ）としては、−１５Ｖから＋１０Ｖまで０．２５Ｖのステ
ップで印加した。また、試料Ｃ１において、トランジスタのＩｄ−Ｖｇ特性の測定条件と
しては、トランジスタの第１のゲート電極として機能する導電膜３０４に印加する電圧（
ゲート電圧（Ｖｇ））、及びトランジスタの第２のゲート電極として機能する導電膜３２
０に印加する電圧（バックゲート電圧（Ｖｂｇ））としては、−１５Ｖから＋１５Ｖまで
０．２５Ｖのステップで印加した。
試料Ｂ１乃至Ｂ３、及び試料Ｃ１において、ソース電極として機能する導電膜（導電膜
１２０ａ、または導電膜３１２ａ）に印加する電圧（以下、ソース電圧（Ｖｓ）ともいう
）を０Ｖ（ｃｏｍｍ）とし、ドレイン電極として機能する導電膜（導電膜１２０ｂ、また
は導電膜３１２ｂ）に印加する電圧（以下、ドレイン電圧（Ｖｄ）ともいう）を、０．１
Ｖ及び２０Ｖとした。
図３６乃至図３８に示す結果より、本発明の一態様のトランジスタは、チャネル長を１
．５μｍまで短くしても、ノーマリーオフであった。また、基板面内でバラツキの少ない
結果であることが確認された。
図３９及び図４０に示す結果より、試料Ｂ１及び試料Ｃ１のトランジスタともに、電界
効果移動度が３０ｃｍ２／Ｖｓを超える。ただし、試料Ｂ１と試料Ｃ１とを比較した場合
、本発明の一態様である試料Ｂ１の方が、電界効果移動度が高い結果であった。
＜２−５．定電流ストレス試験＞
次に、上記作製した試料Ｂ１及び試料Ｃ１に対し、定電流ストレス試験を行った。なお
、定電流ストレス試験としては、大気雰囲気下、暗状態（ｄａｒｋ）で行った。
なお、Ｉｄ−Ｖｇ特性の測定は、ドレイン電圧を０．１Ｖ及び１０Ｖとし、ゲート電圧
を−１５Ｖから１５Ｖの範囲で掃引したときのドレイン電流を測定することで行った。
試料Ｂ１の定電流ストレス試験では、まず基板の温度を室温として、１回目のＩｄ−Ｖ
ｇ特性、及びＩｄ−Ｖｄ特性の測定を行った。その後、基板の温度を６０℃とし、ソース
電位を接地電位（ＧＮＤ）、ドレイン電位を１０Ｖ、ゲート電位を１．８８Ｖとし、４８
時間保持した。その後、２回目のＩｄ−Ｖｇ特性、及びＩｄ−Ｖｄ特性の測定を行った。
また、試料Ｃ１の定電流ストレス試験では、まず基板の温度を室温として、１回目のＩ
ｄ−Ｖｇ特性、及びＩｄ−Ｖｄ特性の測定を行った。その後、基板の温度を６０℃とし、
ソース電位を接地電位（ＧＮＤ）、ドレイン電位を１０Ｖ、ゲート電位を１．９９Ｖとし
、２４時間保持した。その後、２回目のＩｄ−Ｖｇ特性、及びＩｄ−Ｖｄ特性の測定を行
った。
図４１（Ａ）（Ｂ）（Ｃ）に試料Ｂ１及び試料Ｃ１の定電流ストレス試験の結果を示す
。なお、図４１（Ａ）は、試料Ｂ１及び試料Ｃ１のストレス時間に対するドレイン電流（
Ｉｄ）の変化率を説明する図である。また、図４１（Ｂ）は、試料Ｂ１のストレス試験前
後のＩｄ−Ｖｇ特性結果であり、図４１（Ｃ）は、試料Ｂ１のストレス試験前後のＩｄ−
Ｖｄ特性結果である。
なお、図４１（Ａ）において、黒色の実線が試料Ｂ１の測定結果であり、灰色の実線が
試料Ｃ１の測定結果である。また、図４１（Ｂ）において、実線がストレス試験前、破線
がストレス試験後のＩｄ−Ｖｇ特性結果である。また、図４１（Ｃ）において、実線がス
トレス試験前、破線がストレス試験後のＩｄ−Ｖｄ特性結果である。
図４１（Ａ）（Ｂ）（Ｃ）より、本発明の一態様の試料Ｂ１は、ストレス試験前後での
ドレイン電流の変化が小さいことがわかる。以上のことから、本発明の一態様のトランジ
スタを有する半導体装置は信頼性が高いことが示された。
以上、本実施例に示す構成、方法などは、他の実施例または実施の形態に示す構成、方
法などと適宜組み合わせて用いることができる。
本実施例においては、本発明の一態様のトランジスタが形成された試料Ｄ１を作製し、
試料Ｄ１の断面形状の観察を行った。
＜３−１．断面観察＞
なお、試料Ｄ１としては、図３に示すトランジスタ１００Ａに相当するトランジスタ上
に平坦化絶縁膜を形成した。なお、試料Ｄ１のトランジスタサイズとしては、チャネル長
Ｌを２μｍ、チャネル幅Ｗを５０μｍのサイズとした。
試料Ｄ１の構造について、図３に示すトランジスタ１００Ａの符号等を用いて、以下説
明する。
導電膜１０６として、スパッタリング装置を用いて、厚さ１０ｎｍの窒化タンタル膜と
、厚さ１００ｎｍの銅膜との積層膜を形成した。また、絶縁膜１０４として、ＰＥＣＶＤ
装置を用いて、厚さ４００ｎｍの窒化酸化シリコン膜と、厚さ５０ｎｍの酸化窒化シリコ
ン膜とを形成した。また、酸化物半導体膜１０８として、厚さ４０ｎｍのＩｎ−Ｇａ−Ｚ
ｎ酸化物を形成した。なお、当該Ｉｎ−Ｇａ−Ｚｎ酸化物としては、スパッタリング装置
を用い、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１．２［原子数比］の金属酸化物をスパッタリング
ターゲットとし、該スパッタリングターゲットに印加する電源としてはＡＣ電源を用いて
形成した。また、絶縁膜１１０として、ＰＥＣＶＤ装置を用いて、厚さ１００ｎｍの酸化
窒化シリコン膜を形成した。また、酸化物半導体膜１１２として、スパッタリング装置を
用いて、厚さ１００ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を形成した。なお、当該Ｉｎ−Ｇａ−
Ｚｎ酸化物としては、スパッタリング装置を用い、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［
原子数比］の金属酸化物をスパッタリングターゲットとし、該スパッタリングターゲット
に印加する電源としてはＡＣ電源を用いて形成した。また、絶縁膜１１６として、ＰＥＣ
ＶＤ装置を用いて、厚さ１００ｎｍの窒化シリコン膜を形成した。また、絶縁膜１１８と
して、ＰＥＣＶＤ装置を用いて、厚さ４００ｎｍの酸化窒化シリコン膜を形成した。また
、導電膜１２０ａ、１２０ｂとして、スパッタリング装置を用い、厚さ５０ｎｍの銅合金
（Ｃｕ−Ｍｎ）膜と、厚さ１００ｎｍの銅膜を形成した。
また、試料Ｄ１においては、絶縁膜１１８及び導電膜１２０ａ、１２０ｂ上に、絶縁膜
１５８として、厚さ１．５μｍのアクリル系の樹脂膜を形成した。
上記作製した試料Ｄ１の断面観察結果を図４２に示す。図４２に示す通り、本実施例で
作製した試料Ｄ１は良好な断面形状であることが確認された。特に、チャネル長Ｌが２．
０１μｍであり、第１のゲート電極として機能する導電膜１０６と、ソース電極及びドレ
イン電極として機能する導電膜１２０ａ、１２０ｂとの間の距離が長いため、寄生容量が
小さいことが示唆される。
以上、本実施例に示す構成は、他の実施例または実施の形態に示す構成と適宜組み合わ
せて用いることができる。
１００ トランジスタ
１００Ａ トランジスタ
１００Ｂ トランジスタ
１００Ｃ トランジスタ
１００Ｄ トランジスタ
１００Ｅ トランジスタ
１００Ｆ トランジスタ
１００Ｇ トランジスタ
１０２ 基板
１０４ 絶縁膜
１０４＿１ 絶縁膜
１０４＿２ 絶縁膜
１０４＿３ 絶縁膜
１０４＿４ 絶縁膜
１０６ 導電膜
１０７ 酸化物半導体膜
１０８ 酸化物半導体膜
１０８＿１ 酸化物半導体膜
１０８＿２ 酸化物半導体膜
１０８＿３ 酸化物半導体膜
１０８ｄ ドレイン領域
１０８ｆ 領域
１０８ｉ チャネル領域
１０８ｓ ソース領域
１１０ 絶縁膜
１１０＿０ 絶縁膜
１１２ 酸化物半導体膜
１１２＿０ 酸化物半導体膜
１１４ 導電膜
１１６ 絶縁膜
１１８ 絶縁膜
１２０ 導電膜
１２０ａ 導電膜
１２０ｂ 導電膜
１２２ 絶縁膜
１４０ マスク
１４１ａ 開口部
１４１ｂ 開口部
１４３ 開口部
１４５ 不純物元素
１４７ 中空領域
１５０ トランジスタ
１５０Ａ トランジスタ
１５０Ｂ トランジスタ
１５８ 絶縁膜
３００Ａ トランジスタ
３０２ 基板
３０４ 導電膜
３０６ 絶縁膜
３０７ 絶縁膜
３０８ 酸化物半導体膜
３０８＿２ 酸化物半導体膜
３０８＿３ 酸化物半導体膜
３１２ａ 導電膜
３１２ｂ 導電膜
３１２ｃ 導電膜
３１４ 絶縁膜
３１６ 絶縁膜
３１８ 絶縁膜
３２０ 導電膜
３４１ 開口部
３４２ 開口部
５０１ 画素回路
５０２ 画素部
５０４ 駆動回路部
５０４ａ ゲートドライバ
５０４ｂ ソースドライバ
５０６ 保護回路
５０７ 端子部
５５０ トランジスタ
５５２ トランジスタ
５５４ トランジスタ
５６０ 容量素子
５６２ 容量素子
５７０ 液晶素子
５７２ 発光素子
７００ 表示装置
７０１ 基板
７０２ 画素部
７０４ ソースドライバ回路部
７０５ 基板
７０６ ゲートドライバ回路部
７０８ ＦＰＣ端子部
７１０ 信号線
７１１ 配線部
７１２ シール材
７１６ ＦＰＣ
７３０ 絶縁膜
７３２ 封止膜
７３４ 絶縁膜
７３６ 着色膜
７３８ 遮光膜
７５０ トランジスタ
７５２ トランジスタ
７６０ 接続電極
７７０ 平坦化絶縁膜
７７２ 導電膜
７７４ 導電膜
７７５ 液晶素子
７７６ 液晶層
７７８ 構造体
７８０ 異方性導電膜
７８２ 発光素子
７８４ 導電膜
７８６ ＥＬ層
７８８ 導電膜
７９０ 容量素子
１２８０ａ ｐ型トランジスタ
１２８０ｂ ｎ型トランジスタ
１２８０ｃ ｎ型トランジスタ
１２８１ 容量素子
１２８２ トランジスタ
１３１１ 配線
１３１２ 配線
１３１３ 配線
１３１４ 配線
１３１５ 配線
１３１６ 配線
１３１７ 配線
１３５１ トランジスタ
１３５２ トランジスタ
１３５３ トランジスタ
１３５４ トランジスタ
１３６０ 光電変換素子
１４０１ 信号
１４０２ 信号
１４０３ 信号
１４０４ 信号
１４０５ 信号
８０００ 表示モジュール
８００１ 上部カバー
８００２ 下部カバー
８００３ ＦＰＣ
８００４ タッチパネル
８００５ ＦＰＣ
８００６ 表示パネル
８００７ バックライト
８００８ 光源
８００９ フレーム
８０１０ プリント基板
８０１１ バッテリ
９０００ 筐体
９００１ 表示部
９００３ スピーカ
９００５ 操作キー
９００６ 接続端子
９００７ センサ
９００８ マイクロフォン
９０５０ 操作ボタン
９０５１ 情報
９０５２ 情報
９０５３ 情報
９０５４ 情報
９０５５ ヒンジ
９１００ テレビジョン装置
９１０１ 携帯情報端末
９１０２ 携帯情報端末
９２００ 携帯情報端末
９２０１ 携帯情報端末

Claims (6)

  1. トランジスタを有する半導体装置であって、
    酸化物半導体膜と、
    前記酸化物半導体膜上に設けられ、且つ、酸化シリコン、酸化窒化シリコン、又は窒化酸化シリコンを有するゲート絶縁膜と、
    前記ゲート絶縁膜上の金属酸化物膜と、
    前記金属酸化物膜上に設けられ、且つ、前記ゲート絶縁膜及び前記金属酸化物膜を介して、前記酸化物半導体膜と重なる領域を有する第１の導電膜と、
    前記第１の導電膜上の水素を有する絶縁膜と、
    前記水素を有する絶縁膜上に設けられ、且つ、前記酸化物半導体膜と電気的に接続された、第２の導電膜及び第３の導電膜と、を有し、
    前記第１の導電膜は、ゲート電極としての機能を有し、
    前記酸化物半導体膜の上面は、前記水素を有する絶縁膜の一部と接する第１の領域と、前記水素を有する絶縁膜の他の一部と接する第２の領域と、前記第１の領域と前記第２の領域の間に前記ゲート絶縁膜と接する第３の領域と、を有し、
    前記金属酸化物膜は、ナノビーム電子線回折パターンにより、リング状に複数のスポットが観察される結晶部を有する、半導体装置。
  2. トランジスタを有する半導体装置であって、
    酸化物半導体膜と、
    前記酸化物半導体膜上に設けられ、且つ、酸化シリコン、酸化窒化シリコン、又は窒化酸化シリコンを有するゲート絶縁膜と、
    前記ゲート絶縁膜上の金属酸化物膜と、
    前記金属酸化物膜上に設けられ、且つ、前記ゲート絶縁膜及び前記金属酸化物膜を介して、前記酸化物半導体膜と重なる領域を有する第１の導電膜と、
    前記第１の導電膜上の水素を有する絶縁膜と、
    前記水素を有する絶縁膜上に設けられ、且つ、前記酸化物半導体膜と電気的に接続された、第２の導電膜及び第３の導電膜と、を有し、
    前記第１の導電膜は、ゲート電極としての機能を有し、
    前記酸化物半導体膜の上面は、前記水素を有する絶縁膜の一部と接する第１の領域と、前記水素を有する絶縁膜の他の一部と接する第２の領域と、前記第１の領域と前記第２の領域の間に前記ゲート絶縁膜と接する第３の領域と、を有し、
    前記金属酸化物膜は、複数の結晶部を有し、
    前記複数の結晶部の一と、前記複数の結晶部の他の一との間で、結晶方位が異なる、半導体装置。
  3. 請求項１又は２において、
    前記金属酸化物膜は、高分解能ＴＥＭ像で結晶粒界が観察されない、半導体装置。
  4. トランジスタを有する半導体装置であって、
    酸化物半導体膜と、
    前記酸化物半導体膜上に設けられ、且つ、酸化シリコン、酸化窒化シリコン、又は窒化酸化シリコンを有するゲート絶縁膜と、
    前記ゲート絶縁膜上の金属酸化物膜と、
    前記金属酸化物膜上に設けられ、且つ、前記ゲート絶縁膜及び前記金属酸化物膜を介して、前記酸化物半導体膜と重なる領域を有する第１の導電膜と、
    前記第１の導電膜上の水素を有する絶縁膜と、
    前記水素を有する絶縁膜上に設けられ、且つ、前記酸化物半導体膜と電気的に接続された、第２の導電膜及び第３の導電膜と、を有し、
    前記第１の導電膜は、ゲート電極としての機能を有し、
    前記トランジスタのチャネル長方向における断面視において、前記ゲート絶縁膜の幅は、前記金属酸化物膜の幅よりも大きく、
    前記ゲート絶縁膜の上面は、前記水素を有する絶縁膜の第１の部分と接する第１の領域と、前記水素を有する絶縁膜の第２の部分と接する第２の領域と、前記第１の領域と前記第２の領域との間に前記金属酸化物膜と接する第３の領域と、を有し、
    前記酸化物半導体膜の上面は、前記水素を有する絶縁膜の第３の部分と接する第４の領域と、前記水素を有する絶縁膜の第４の部分と接する第５の領域と、前記第４の領域と前記第５の領域の間に前記ゲート絶縁膜と接する第６の領域と、を有する、半導体装置。
  5. トランジスタを有する半導体装置であって、
    第１の導電膜と、
    前記第１の導電膜上の第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上の酸化物半導体膜と、
    前記酸化物半導体膜上に設けられ、且つ、酸化シリコン、酸化窒化シリコン、又は窒化酸化シリコンを有する第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上の金属酸化物膜と、
    前記金属酸化物膜上に設けられ、且つ、前記第２のゲート絶縁膜及び前記金属酸化物膜を介して、前記酸化物半導体膜と重なる領域を有する第２の導電膜と、
    前記第２の導電膜上の水素を有する絶縁膜と、
    前記水素を有する絶縁膜上に設けられ、且つ、前記酸化物半導体膜と電気的に接続された、第３の導電膜及び第４の導電膜と、を有し、
    前記第１の導電膜及び前記第２の導電膜の各々は、ゲート電極としての機能を有し、
    前記トランジスタのチャネル長方向における断面視において、前記第２のゲート絶縁膜の幅は、前記金属酸化物膜の幅よりも大きく、且つ前記第１の導電膜の幅よりも小さく、
    前記第２のゲート絶縁膜の上面は、前記水素を有する絶縁膜の第１の部分と接する第１の領域と、前記水素を有する絶縁膜の第２の部分と接する第２の領域と、前記第１の領域と前記第２の領域との間に前記金属酸化物膜と接する第３の領域と、を有し、
    前記酸化物半導体膜の上面は、前記水素を有する絶縁膜の第３の部分と接する第４の領域と、前記水素を有する絶縁膜の第４の部分と接する第５の領域と、前記第４の領域と前記第５の領域の間に前記第２のゲート絶縁膜と接する第６の領域と、を有する、半導体装置。
  6. 請求項１乃至５のいずれか一において、
    前記酸化物半導体膜及び前記金属酸化物膜の各々は、Ｉｎ、Ｇａ、及びＺｎを有する、半導体装置。
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US (5) US9837547B2 (ja)
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TW (2) TWI799800B (ja)
WO (1) WO2016189411A1 (ja)

Families Citing this family (88)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11024725B2 (en) 2015-07-24 2021-06-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including metal oxide film
US11189736B2 (en) * 2015-07-24 2021-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN106409919A (zh) 2015-07-30 2017-02-15 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
US9893202B2 (en) 2015-08-19 2018-02-13 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
WO2017064590A1 (en) 2015-10-12 2017-04-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR20180084819A (ko) 2015-11-20 2018-07-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 상기 반도체 장치를 가지는 표시 장치, 및 상기 반도체 장치를 가지는 전자 기기
KR102629293B1 (ko) 2015-11-20 2024-01-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 이 반도체 장치의 제작 방법, 또는 이 반도체 장치를 가지는 표시 장치
WO2017122110A1 (ja) * 2016-01-15 2017-07-20 株式会社半導体エネルギー研究所 表示装置、表示モジュール、および電子機器
KR102655935B1 (ko) * 2016-02-12 2024-04-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 상기 반도체 장치를 포함하는 표시 장치
US9772817B2 (en) 2016-02-22 2017-09-26 Sonos, Inc. Room-corrected voice detection
US9947316B2 (en) 2016-02-22 2018-04-17 Sonos, Inc. Voice control of a media playback system
US10142754B2 (en) * 2016-02-22 2018-11-27 Sonos, Inc. Sensor on moving component of transducer
US10509626B2 (en) 2016-02-22 2019-12-17 Sonos, Inc Handling of loss of pairing between networked devices
US10264030B2 (en) 2016-02-22 2019-04-16 Sonos, Inc. Networked microphone device control
US9965247B2 (en) 2016-02-22 2018-05-08 Sonos, Inc. Voice controlled media playback system based on user profile
US10095470B2 (en) 2016-02-22 2018-10-09 Sonos, Inc. Audio response playback
US9978390B2 (en) 2016-06-09 2018-05-22 Sonos, Inc. Dynamic player selection for audio signal processing
US10152969B2 (en) 2016-07-15 2018-12-11 Sonos, Inc. Voice detection by multiple devices
US10134399B2 (en) 2016-07-15 2018-11-20 Sonos, Inc. Contextualization of voice inputs
US10115400B2 (en) 2016-08-05 2018-10-30 Sonos, Inc. Multiple voice services
US9942678B1 (en) 2016-09-27 2018-04-10 Sonos, Inc. Audio playback settings for voice interaction
US9743204B1 (en) 2016-09-30 2017-08-22 Sonos, Inc. Multi-orientation playback device microphones
US10181323B2 (en) 2016-10-19 2019-01-15 Sonos, Inc. Arbitration-based voice recognition
JP7126823B2 (ja) 2016-12-23 2022-08-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR102447148B1 (ko) * 2017-03-13 2022-09-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US11183181B2 (en) 2017-03-27 2021-11-23 Sonos, Inc. Systems and methods of multiple voice services
CN107369716B (zh) * 2017-07-17 2021-02-12 京东方科技集团股份有限公司 薄膜晶体管及制作方法、显示装置
US10475449B2 (en) 2017-08-07 2019-11-12 Sonos, Inc. Wake-word detection suppression
US10048930B1 (en) 2017-09-08 2018-08-14 Sonos, Inc. Dynamic computation of system response volume
US10446165B2 (en) 2017-09-27 2019-10-15 Sonos, Inc. Robust short-time fourier transform acoustic echo cancellation during audio playback
US10482868B2 (en) 2017-09-28 2019-11-19 Sonos, Inc. Multi-channel acoustic echo cancellation
US10051366B1 (en) 2017-09-28 2018-08-14 Sonos, Inc. Three-dimensional beam forming with a microphone array
US10621981B2 (en) 2017-09-28 2020-04-14 Sonos, Inc. Tone interference cancellation
US10466962B2 (en) 2017-09-29 2019-11-05 Sonos, Inc. Media playback system with voice assistance
US10880650B2 (en) 2017-12-10 2020-12-29 Sonos, Inc. Network microphone devices with automatic do not disturb actuation capabilities
US10818290B2 (en) 2017-12-11 2020-10-27 Sonos, Inc. Home graph
KR20240137109A (ko) * 2017-12-22 2024-09-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US11322442B2 (en) 2018-01-05 2022-05-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor with oxide semiconductor and method for manufacturing the semiconductor device
US11343614B2 (en) 2018-01-31 2022-05-24 Sonos, Inc. Device designation of playback and network microphone device arrangements
KR102491653B1 (ko) * 2018-03-08 2023-01-25 삼성디스플레이 주식회사 스트레처블 표시 장치
JP7242633B2 (ja) * 2018-03-16 2023-03-20 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US11362215B2 (en) * 2018-03-30 2022-06-14 Intel Corporation Top-gate doped thin film transistor
JP7180989B2 (ja) * 2018-03-30 2022-11-30 株式会社ジャパンディスプレイ 半導体装置および表示装置
US11257956B2 (en) 2018-03-30 2022-02-22 Intel Corporation Thin film transistor with selectively doped oxide thin film
US11175880B2 (en) 2018-05-10 2021-11-16 Sonos, Inc. Systems and methods for voice-assisted media content selection
US10847178B2 (en) 2018-05-18 2020-11-24 Sonos, Inc. Linear filtering for noise-suppressed speech detection
US10959029B2 (en) 2018-05-25 2021-03-23 Sonos, Inc. Determining and adapting to changes in microphone performance of playback devices
US10681460B2 (en) 2018-06-28 2020-06-09 Sonos, Inc. Systems and methods for associating playback devices with voice assistant services
WO2020012276A1 (ja) 2018-07-09 2020-01-16 株式会社半導体エネルギー研究所 半導体装置
TW202032242A (zh) * 2018-08-03 2020-09-01 日商半導體能源研究所股份有限公司 半導體裝置
KR102612577B1 (ko) 2018-08-13 2023-12-08 엘지디스플레이 주식회사 박막 트랜지스터 기판, 쉬프트 레지스터 및 표시장치
US11076035B2 (en) 2018-08-28 2021-07-27 Sonos, Inc. Do not disturb feature for audio notifications
US10461710B1 (en) 2018-08-28 2019-10-29 Sonos, Inc. Media playback system with maximum volume setting
US10587430B1 (en) 2018-09-14 2020-03-10 Sonos, Inc. Networked devices, systems, and methods for associating playback devices based on sound codes
US10878811B2 (en) 2018-09-14 2020-12-29 Sonos, Inc. Networked devices, systems, and methods for intelligently deactivating wake-word engines
US11024331B2 (en) 2018-09-21 2021-06-01 Sonos, Inc. Voice detection optimization using sound metadata
US10811015B2 (en) 2018-09-25 2020-10-20 Sonos, Inc. Voice detection optimization based on selected voice assistant service
US11100923B2 (en) 2018-09-28 2021-08-24 Sonos, Inc. Systems and methods for selective wake word detection using neural network models
US10692518B2 (en) 2018-09-29 2020-06-23 Sonos, Inc. Linear filtering for noise-suppressed speech detection via multiple network microphone devices
US11899519B2 (en) 2018-10-23 2024-02-13 Sonos, Inc. Multiple stage network microphone device with reduced power consumption and processing load
EP3654249A1 (en) 2018-11-15 2020-05-20 Snips Dilated convolutions and gating for efficient keyword spotting
US11183183B2 (en) 2018-12-07 2021-11-23 Sonos, Inc. Systems and methods of operating media playback systems having multiple voice assistant services
US11132989B2 (en) 2018-12-13 2021-09-28 Sonos, Inc. Networked microphone devices, systems, and methods of localized arbitration
US10602268B1 (en) 2018-12-20 2020-03-24 Sonos, Inc. Optimization of network microphone devices using noise classification
US11107929B2 (en) * 2018-12-21 2021-08-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2020161775A1 (ja) * 2019-02-04 2020-08-13 シャープ株式会社 表示装置
US10867604B2 (en) 2019-02-08 2020-12-15 Sonos, Inc. Devices, systems, and methods for distributed voice processing
US11315556B2 (en) 2019-02-08 2022-04-26 Sonos, Inc. Devices, systems, and methods for distributed voice processing by transmitting sound data associated with a wake word to an appropriate device for identification
US11120794B2 (en) 2019-05-03 2021-09-14 Sonos, Inc. Voice assistant persistence across multiple network microphone devices
US10586540B1 (en) 2019-06-12 2020-03-10 Sonos, Inc. Network microphone device with command keyword conditioning
US11361756B2 (en) 2019-06-12 2022-06-14 Sonos, Inc. Conditional wake word eventing based on environment
US11200894B2 (en) 2019-06-12 2021-12-14 Sonos, Inc. Network microphone device with command keyword eventing
US11138969B2 (en) 2019-07-31 2021-10-05 Sonos, Inc. Locally distributed keyword detection
US11138975B2 (en) 2019-07-31 2021-10-05 Sonos, Inc. Locally distributed keyword detection
US10871943B1 (en) 2019-07-31 2020-12-22 Sonos, Inc. Noise classification for event detection
US11189286B2 (en) 2019-10-22 2021-11-30 Sonos, Inc. VAS toggle based on device orientation
JP7534083B2 (ja) * 2019-11-26 2024-08-14 株式会社ジャパンディスプレイ 薄膜トランジスタの製造方法
US11200900B2 (en) 2019-12-20 2021-12-14 Sonos, Inc. Offline voice control
US11562740B2 (en) 2020-01-07 2023-01-24 Sonos, Inc. Voice verification for media playback
US11556307B2 (en) 2020-01-31 2023-01-17 Sonos, Inc. Local voice data processing
US11308958B2 (en) 2020-02-07 2022-04-19 Sonos, Inc. Localized wakeword verification
KR102293405B1 (ko) * 2020-02-24 2021-08-26 연세대학교 산학협력단 스트레처블 발광소재를 이용한 유기전계 발광소자 및 그 제조방법
US11308962B2 (en) 2020-05-20 2022-04-19 Sonos, Inc. Input detection windowing
US11727919B2 (en) 2020-05-20 2023-08-15 Sonos, Inc. Memory allocation for keyword spotting engines
US11482224B2 (en) 2020-05-20 2022-10-25 Sonos, Inc. Command keywords with input detection windowing
US11698771B2 (en) 2020-08-25 2023-07-11 Sonos, Inc. Vocal guidance engines for playback devices
US11984123B2 (en) 2020-11-12 2024-05-14 Sonos, Inc. Network device interaction by range
US11551700B2 (en) 2021-01-25 2023-01-10 Sonos, Inc. Systems and methods for power-efficient keyword detection

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012033836A (ja) * 2010-08-03 2012-02-16 Canon Inc トップゲート型薄膜トランジスタ及びこれを備えた表示装置
JP2012119667A (ja) * 2010-11-11 2012-06-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2012129511A (ja) * 2010-11-26 2012-07-05 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2014199428A (ja) * 2013-01-30 2014-10-23 株式会社半導体エネルギー研究所 半導体装置
JP2015079946A (ja) * 2013-09-13 2015-04-23 株式会社半導体エネルギー研究所 半導体装置の作製方法

Family Cites Families (160)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2009101A (en) 1932-08-19 1935-07-23 Bendix Aviat Corp Brake
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7015471B2 (en) * 2002-09-25 2006-03-21 North Carolina State University Surface plasmon resonance systems and methods having a variable charge density layer
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP4367393B2 (ja) * 2005-09-30 2009-11-18 日立電線株式会社 透明導電膜を備えた半導体発光素子
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5305630B2 (ja) * 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
JP5111867B2 (ja) 2007-01-16 2013-01-09 株式会社ジャパンディスプレイイースト 表示装置
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5704790B2 (ja) 2008-05-07 2015-04-22 キヤノン株式会社 薄膜トランジスタ、および、表示装置
US20090278120A1 (en) * 2008-05-09 2009-11-12 Korea Institute Of Science And Technology Thin Film Transistor
KR101496148B1 (ko) 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
JP2010056541A (ja) * 2008-07-31 2010-03-11 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
TWI637444B (zh) * 2008-08-08 2018-10-01 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP5345456B2 (ja) * 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
TWI569454B (zh) * 2008-09-01 2017-02-01 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
KR101329849B1 (ko) * 2009-11-28 2013-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101872927B1 (ko) 2010-05-21 2018-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9443984B2 (en) * 2010-12-28 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5975635B2 (ja) * 2010-12-28 2016-08-23 株式会社半導体エネルギー研究所 半導体装置
WO2012090973A1 (en) * 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9048142B2 (en) 2010-12-28 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6005401B2 (ja) 2011-06-10 2016-10-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6009226B2 (ja) 2011-06-10 2016-10-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8748886B2 (en) 2011-07-08 2014-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
TWI567985B (zh) 2011-10-21 2017-01-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
WO2013061895A1 (en) * 2011-10-28 2013-05-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2013089115A1 (en) 2011-12-15 2013-06-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2013149953A (ja) * 2011-12-20 2013-08-01 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
US9653614B2 (en) * 2012-01-23 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9735280B2 (en) 2012-03-02 2017-08-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing semiconductor device, and method for forming oxide film
KR20130107937A (ko) 2012-03-23 2013-10-02 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 표시 장치, 및 이의 제조 방법
JP2013247270A (ja) * 2012-05-28 2013-12-09 Sony Corp 撮像装置および撮像表示システム
KR20130136063A (ko) 2012-06-04 2013-12-12 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법
TWI596778B (zh) * 2012-06-29 2017-08-21 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
KR102141977B1 (ko) * 2012-07-20 2020-08-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
JP2014056963A (ja) * 2012-09-13 2014-03-27 Toshiba Corp 薄膜トランジスタおよび固体撮像装置
JP6033045B2 (ja) 2012-10-17 2016-11-30 株式会社半導体エネルギー研究所 半導体装置
TWI649794B (zh) 2012-11-08 2019-02-01 日商半導體能源研究所股份有限公司 金屬氧化物膜及形成金屬氧化物膜的方法
KR102211596B1 (ko) 2012-12-28 2021-02-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6405100B2 (ja) * 2013-03-08 2018-10-17 株式会社半導体エネルギー研究所 半導体装置
US9577107B2 (en) 2013-03-19 2017-02-21 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and method for forming oxide semiconductor film
TWI809225B (zh) * 2013-05-16 2023-07-21 日商半導體能源研究所股份有限公司 半導體裝置
JP2015195327A (ja) * 2013-06-05 2015-11-05 株式会社半導体エネルギー研究所 半導体装置
WO2015009768A1 (en) * 2013-07-15 2015-01-22 Polyera Corporation Photopatternable materials and related electronic devices and methods
JP6322503B2 (ja) * 2013-07-16 2018-05-09 株式会社半導体エネルギー研究所 半導体装置
KR102244553B1 (ko) * 2013-08-23 2021-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 용량 소자 및 반도체 장치
US9443987B2 (en) * 2013-08-23 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2015037500A1 (en) 2013-09-13 2015-03-19 Semiconductor Energy Laboratory Co., Ltd. Display device
JP6383616B2 (ja) 2013-09-25 2018-08-29 株式会社半導体エネルギー研究所 半導体装置
KR20160074514A (ko) * 2013-10-22 2016-06-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP6433757B2 (ja) 2013-10-31 2018-12-05 株式会社半導体エネルギー研究所 半導体装置、表示装置、電子機器
US9577110B2 (en) 2013-12-27 2017-02-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including an oxide semiconductor and the display device including the semiconductor device
US9443876B2 (en) 2014-02-05 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, and the display module
US9929279B2 (en) * 2014-02-05 2018-03-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9640669B2 (en) 2014-03-13 2017-05-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic appliance including the semiconductor device, the display device, and the display module
US9887291B2 (en) * 2014-03-19 2018-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, or the display module
US10043913B2 (en) 2014-04-30 2018-08-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor film, semiconductor device, display device, module, and electronic device
US20150329371A1 (en) 2014-05-13 2015-11-19 Semiconductor Energy Laboratory Co., Ltd. Oxide, semiconductor device, module, and electronic device
US10002971B2 (en) 2014-07-03 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
CN114695562A (zh) 2015-05-22 2022-07-01 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
WO2017208119A1 (en) * 2016-06-03 2017-12-07 Semiconductor Energy Laboratory Co., Ltd. Metal oxide and field-effect transistor
TW202224189A (zh) * 2016-10-21 2022-06-16 日商半導體能源研究所股份有限公司 複合氧化物及電晶體

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012033836A (ja) * 2010-08-03 2012-02-16 Canon Inc トップゲート型薄膜トランジスタ及びこれを備えた表示装置
JP2012119667A (ja) * 2010-11-11 2012-06-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2012129511A (ja) * 2010-11-26 2012-07-05 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2014199428A (ja) * 2013-01-30 2014-10-23 株式会社半導体エネルギー研究所 半導体装置
JP2015079946A (ja) * 2013-09-13 2015-04-23 株式会社半導体エネルギー研究所 半導体装置の作製方法

Also Published As

Publication number Publication date
TW201711205A (zh) 2017-03-16
TWI799800B (zh) 2023-04-21
JP2022058387A (ja) 2022-04-12
US11695078B2 (en) 2023-07-04
US20210119056A1 (en) 2021-04-22
US20180076333A1 (en) 2018-03-15
JP2017028252A (ja) 2017-02-02
JP6563853B2 (ja) 2019-08-21
US20200373432A1 (en) 2020-11-26
TW202349725A (zh) 2023-12-16
TW202127676A (zh) 2021-07-16
JP6999758B2 (ja) 2022-01-19
US10903368B2 (en) 2021-01-26
TWI721985B (zh) 2021-03-21
WO2016189411A1 (en) 2016-12-01
US20190245091A1 (en) 2019-08-08
JP2024050539A (ja) 2024-04-10
US10861981B2 (en) 2020-12-08
US20160343866A1 (en) 2016-11-24
US9837547B2 (en) 2017-12-05
JP2019197917A (ja) 2019-11-14
JP7410110B2 (ja) 2024-01-09
US10319861B2 (en) 2019-06-11

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