KR20130107937A - 박막 트랜지스터, 이를 포함하는 표시 장치, 및 이의 제조 방법 - Google Patents
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Abstract
박막 트랜지스터는 소스 전극, 드레인 전극, 상기 소스 전극과 상기 드레인 전극 사이에 제공된 채널부, 및 상기 채널부 상에 상기 채널부로부터 절연되어 제공된 게이트 전극을 포함한다. 상기 소스 전극, 상기 드레인 전극, 및 상기 채널부는 동일 평면 상에 제공된다. 표시 장치는 표시 소자 및 표시 소자에 구동 신호를 제공하는 박막 트랜지스터를 포함한다.
Description
본 발명은 박막 트랜지스터, 이를 포함하는 표시 장치, 및 이의 제조 방법에 관한 것으로, 상세하게는 탑 게이트형 박막 트랜지스터와, 이를 포함하는 표시 장치, 및 이의 제조 방법에 관한 것이다.
박막 트랜지스터는 액정 표시 장치 또는 유기 발광 표시 장치 등과 같은 평판 표시 장치에서 스위칭 소자로 사용된다. 박막 트랜지스터의 이동도(mobility) 또는 누설전류 등은 전하 운반자(캐리어)가 이동하는 경로인 채널층의 재질 및 상태에 크게 좌우된다.
현재 상용화되어 있는 표시장치의 경우, 박막 트랜지스터의 채널층은 대부분 비정질 실리콘층이다. 비정질 실리콘 박막트랜지스터는 저가의 비용으로 대형 기판에 균일하게 형성될 수 있는 장점이 있으나, 전하의 이동도가 낮은 단점이 있다.
이에, 비정질 실리콘층 보다 전하 이동도가 높아 구동 속도가 빠르며 제조 공정이 단순한 박막 트랜지스터가 연구되고 있다.
본 발명은 높아 구동 속도가 빠르며 제조 공정이 단순한 갖는 박막 트랜지스터를 제공하기 위한 것이다.
본 발명은 또한 구동 속도가 빠르고 제조 공정이 단순한 표시 장치를 제공하기 위한 것이다.
또한, 본 발명은 상기 박막 트랜지스터와 표시 장치를 제조하는 방법을 각각 제조하기 위한 것이다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 소스 전극, 드레인 전극, 상기 소스 전극과 상기 드레인 전극 사이에 제공된 채널부, 및 상기 채널부 상에 상기 채널부로부터 절연되어 제공된 게이트 전극을 포함한다. 상기 소스 전극, 상기 드레인 전극, 및 상기 채널부는 동일 평면 상에 제공된다.
상기 소스 전극은 상기 소스 전극부와, 상기 소스 전극부의 적어도 일부를 커버하는 제1 도핑부를 포함하고, 상기 드레인 전극은 상기 드레인 전극부와, 상기 드레인 전극부의 적어도 일부를 커버하는 제2 도핑부를 포함한다. 상기 제1 도핑부와 상기 제2 도핑부는 도핑된 산화물 반도체로 이루어진다. 상기 채널부는 상기 제1 도핑부와 상기 제2 도핑부 사이에 제공되며 산화물 반도체로 이루어진다.
상기 박막 트랜지스터는 상기 채널부와 상기 게이트 전극 사이에 제공된 게이트 절연막을 더 포함할 수 있으며, 상기 게이트 전극, 상기 게이트 절연막, 및 상기 채널부는 평면상에서 볼 때 동일 크기 및 동일 형상으로 제공된다.
본 발명의 일 실시예에 따른 표시 장치는 표시 소자 및 상기 표시 소자에 구동 신호를 제공하는 본 발명의 일 실시예에 따른 박막 트랜지스터를 포함한다.
상기 표시 소자는 제1 전극, 상기 제1 전극에 대향하는 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 제공된 영상 표시층을 포함하며, 상기 박막 트랜지스터는 상기 제1 전극에 연결된다. 상기 영상 표시층은 액정층, 유기전계발광층, 전기영동층, 및 전기습윤층 중 하나일 수 있다.
상기 박막 트랜지스터를 제조하는 방법은 베이스 기판 상에 소스 전극부과 드레인 전극부를 형성하는 단계, 상기 소스 전극부와 상기 드레인 전극부 사이에 산화물 반도체층을 형성하는 단계, 상기 산화물 반도체층 상에 게이트 전극을 형성하는 단계, 및 상기 산화물 반도체층을 상기 게이트 전극을 마스크로 하여 불순물을 도핑하여, 상기 불순물이 도핑된 제1 도핑부 및 제2 도핑부와, 상기 제1 도핑부와 상기 제2 도핑부 사이에 채널부를 단계를 포함한다.
상기 불순물을 도핑하는 단계는 불순물을 함유한 박막을 형성하는 단계하는 단계와 상기 베이스 기판을 어닐링하는 단계를 포함할 수 있다. 선택적으로, 상기 불순물을 도핑하는 단계는 상기 베이스 기판에 H2 또는 NH3 기체를 이용하여 플라즈마 처리하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치의 제조 방법은 본 발명의 일 실시예에 따라 박막 트랜지스터를 형성하는 단계와, 상기 박막 트랜지스터의 드레인 전극에 제1 전극을 형성하는 단계, 상기 제1 전극에 대향하는 제2 전극을 형성하는 단계, 및 상기 제1 전과 상기 제2 전극 사이에 영상 표시층을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따르면 박막 트랜지스터 채널부의 손상 없이 박막 트랜지스터를 형성할 수 있다.
또한, 박막 트랜지스터의 게이트 전극과 소스 전극 사이에 발생할 수 있는 기생 커패시턴스나, 상기 게이트 전극과 드레인 전극 사이에 발생할 수 있는 기생 커패시턴스가 없거나 매우 작아, 안정적인 박막 트랜지스터의 구동이 가능하다.
본 발명의 실시예들에 따른 표시 장치들은 저전력으로도 안정적인 영상을 표시할 수 있다. 또한, 대면적 표시 장치에서도 저전력으로 안정적으로 구동이 가능하며, 제조 비용 또한 기존의 표시 장치들에 비해 낮다. 이에 더해, 본 발명의 실시예들에 따르면 기존 발명 대비 저온에서도 박막 트랜지스터의 형성이 가능하기 때문에, 저온 공정이 요구되는 플라스틱과 같은 가요성 기판 상에도 전자소자의 형성이 가능하다.
도 1a는 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도이며, 도 1b 내지 도 1e는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 나타낸 단면도이다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터가 채용된 다양한 전자 소자 중 액정 표시 장치를 나타낸 회로도이다.
도 3a는 본 발명의 일 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 3b는 도 3a의 I-I'선에 따른 단면도이다.
도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 및 9a는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 도시한 단면도이다.
도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 및 도 9b는 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 및 9a의 I-I'선에 따른 단면도를 각각 나타낸 것이다.
도 10는 본 발명의 일 실시예에 따른 박막 트랜지스터가 채용된 다양한 전자 소자 중 유기 발광 표시 장치를 나타낸 회로도이다.
도 11a는 본 발명의 일 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 11b는 도 11a의 II-II'선에 따른 단면도이다.
도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 및 도 17a는 본 발명의 다른 실시예에 따른 표시 장치의 제조 방법을 도시한 단면도이다.
도 12b, 도 13b, 도 14b, 도 15b, 도 16b, 및 도 17b는 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 및 도 17a의 II-II'선에 따른 단면도를 각각 나타낸 것이다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터가 채용된 다양한 전자 소자 중 액정 표시 장치를 나타낸 회로도이다.
도 3a는 본 발명의 일 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 3b는 도 3a의 I-I'선에 따른 단면도이다.
도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 및 9a는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 도시한 단면도이다.
도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 및 도 9b는 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 및 9a의 I-I'선에 따른 단면도를 각각 나타낸 것이다.
도 10는 본 발명의 일 실시예에 따른 박막 트랜지스터가 채용된 다양한 전자 소자 중 유기 발광 표시 장치를 나타낸 회로도이다.
도 11a는 본 발명의 일 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 11b는 도 11a의 II-II'선에 따른 단면도이다.
도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 및 도 17a는 본 발명의 다른 실시예에 따른 표시 장치의 제조 방법을 도시한 단면도이다.
도 12b, 도 13b, 도 14b, 도 15b, 도 16b, 및 도 17b는 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 및 도 17a의 II-II'선에 따른 단면도를 각각 나타낸 것이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 게이트 전극이 채널부 위에 형성되는 탑 게이트 구조 박막 트랜지스터이다.
도 1a는 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도이며, 도 1b 내지 도 1e는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 나타낸 단면도이다.
도 1a을 참조하면, 상기 박막 트랜지스터는 소스 전극(SE), 드레인 전극(DE), 채널부(CHN), 및 게이트 전극(GE)을 포함한다.
상기 소스 전극(SE)과 상기 드레인 전극(DE)은 베이스 기판(BS) 상에 서로 이격되어 제공된다. 상기 베이스 기판(BS)은 실리콘 기판, 유리 기판, 플라스틱 기판 등으로 이루어질 수 있다. 상기 베이스 기판(BS)은 투명 또는 불투명할 수 있다.
상기 소스 전극(SE)은 소스 전극부(SEP)와 상기 소스 전극부(SEP)의 적어도 일부를 커버하는 제1 도핑부(DP1)를 포함한다.
상기 소스 전극부(SEP)는 상기 베이스 기판(BS)의 상면과 실질적으로 평행한 상면과, 상기 상면과 상기 베이스 기판(BS)를 잇는 측면을 포함한다. 상기 소스 전극부(SEP)는 도전성 물질, 예컨대 금속 및/또는 금속 산화물로 이루어질 수 있다. 상기 소스 전극부(SEP)는 단일 금속 또는 단일 금속 산화물로 형성될 수도 있으나, 두 종 이상의 금속 및/또는 금속 산화물, 또는 두 종 이상 금속의 합금 등으로 이루어질 수 있다. 또한 상기 소스 전극부(SEP)는 단일층 또는 다중층으로 형성될 수 있다. 예를 들어, 상기 소스 전극부(SEP)는 티타늄과 구리로 이루어진 이중막으로 이루어질 수 있다. 또한, 상기 소스 전극부(SEP)는 구리막과, 상기 구리막의 상부 또는 하부에 제공된 금속 산화물막으로 이루어질 수 있다. 이 경우, 상기 금속 산화물막은 인듐 주석 산화물(indium tin oxide), 인듐 아연 산화물(indium zinc oxide), 갈륨 아연 산화물(gallium zinc oxide), 아연 알루미늄 산화물(zinc aluminum oxide) 등을 포함할 수 있다. 상기 소스 전극부(SEP)는 약 400nm 이상의 두께로 형성될 수 있다.
상기 제1 도핑부(DP1)는 상기 소스 전극부(SEP)의 상면과 측면의 적어도 일부를 커버하며 직접 접촉한다. 상기 제1 도핑부(DP1)는 불순물이 고농도로 도핑된 산화물 반도체로 이루어지며, 도전성을 띤다. 상기 산화물 반도체는 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 중에서 적어도 하나의 원소를 포함하는 산화물로 이루질 수 있다. 예를 들어, 상기 제1 도핑부(DP1)는 아연 산화물(Zinc Oxide), 주석 산화물(TinOxide), 인듐 산화물(Indume oxide), 인듐-아연 산화물(In-Zn Oxide), 인듐-주석 산화물(In-Sn Oxide), 인듐-갈륨-아연 산화물(In-Ga-Zn Oxide), 인듐-아연-주석 산화물(In-Zn-Sn Oxide), 인듐-갈륨-아연-주석 산화물(In-Ga-Zn-Sn Oxide) 등과 같은 산화물 반도체를 포함할 수 있으며, 알루미늄과 같은 금속 원소가 고농도로 도핑된다.
상기 드레인 전극(DE)은 드레인 전극부(DEP)와 상기 드레인 전극부(DEP)의 적어도 일부를 커버하는 제2 도핑부(DP2)를 포함한다.
상기 드레인 전극부(DEP)는 상기 베이스 기판(BS)의 상면과 실질적으로 평행한 상면과, 상기 상면과 상기 베이스 기판(BS)를 잇는 측면을 포함한다. 상기 드레인 전극부(DEP)는 도전성 물질, 예컨대 금속 및/또는 금속 산화물로 이루어질 수 있다. 상기 드레인 전극부(DEP)는 단일 금속 또는 단일 금속 산화물으로 형성될 수도 있으나, 두 종 이상의 금속 및/또는 금속 산화물, 또는 두 종 이상 금속의 합금 등으로 이루어질 수 있다. 또한 상기 드레인 전극부(DEP)는 단일층 또는 다중층으로 형성될 수 있다. 예를 들어, 상기 드레인 전극부(DEP)는 티타늄과 구리로 이루어진 이중막으로 이루어질 수 있다. 또한, 상기 드레인 전극부(DEP)는 구리막과, 상기 구리막의 상부 또는 하부에 제공된 금속 산화물막으로 이루어질 수 있다. 이 경우, 상기 금속 산화물막은 인듐 주석 산화물(indium tin oxide), 인듐 아연 산화물(indium zinc oxide), 갈륨 아연 산화물(gallium zinc oxide), 아연 알루미늄 산화물(zinc aluminum oxide) 등을 포함할 수 있다. 상기 드레인 전극부(DEP)는 약 400nm 이상의 두께로 형성될 수 있다.
상기 제2 도핑부(DP2)는 상기 드레인 전극부(DEP)의 상면과 측면의 적어도 일부를 커버하며 직접 접촉한다. 상기 제2 도핑부(DP2)는 불순물이 고농도로 도핑된 산화물 반도체로 이루어지며, 도전성을 띤다. 상기 산화물 반도체는 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 중에서 적어도 하나의 원소를 포함하는 산화물로 이루질 수 있다. 예를 들어, 상기 제2 도핑부(DP2)는 아연 산화물(Zinc Oxide), 주석 산화물(Tin Oxide), 인듐 산화물(Indume oxide), 인듐-아연 산화물(In-Zn Oxide), 인듐-주석 산화물(In-Sn Oxide), 인듐-갈륨-아연 산화물(In-Ga-Zn Oxide), 인듐-아연-주석 산화물(In-Zn-Sn Oxide), 인듐-갈륨-아연-주석 산화물(In-Ga-Zn-Sn Oxide) 등과 같은 산화물 반도체를 포함할 수 있으며, 금속 원소(예를 들어, 알루미늄)가 고농도로 도핑된다.
상기 채널부(CHN)는 상기 소스 전극(SE)과 상기 드레인 전극(DE) 사이, 상세하게는 상기 제1 도핑부(DP1)와 상기 제2 도핑부(DP2) 사이에 제공된다. 상기 채널부(CHN)는 상기 소스 전극(SE)과 상기 드레인 전극(DE)과 동일 평면 상에 제공된다. 여기서, 상기 채널부(CHN), 상기 소스 전극(SE), 및 상기 드레인 전극(DE)이 동일 평면 상에 제공된다는 의미는, 상기 베이스 기판(BS)의 상면 또는 상기 베이스 기판(BS)의 상면과 실질적으로 평행한 하나(one)의 평면 상에 상기 채널부(CHN), 상기 소스 전극(SE), 및 상기 드레인 전극(DE)이 제공된다는 의미이다. 예를 들어, 도 1a에 도시된 바와 같이, 상기 채널부(CHN), 상기 소스 전극(SE), 및 상기 드레인 전극(DE)은 상기 베이스 기판(BS)의 상면에 직접적으로 접촉하여 제공되며, 상기 베이스 기판(BS)의 상면과 상기 채널부(CHN), 상기 소스 전극(SE), 및 상기 드레인 전극(DE) 사이의 일부 영역에 다른 구성요소가 개재되지 않는다. 또한, 본 발명의 다른 실시예에서는, 선택적으로, 상기 베이스 기판(BS)과, 상기 채널부(CHN), 상기 소스 전극(SE), 및 상기 드레인 전극(DE) 사이에 불순물의 이동을 막는 확산 방지막과 같은 추가 막이 제공될 수 있는 바, 이 경우, 상기 채널부(CHN), 상기 소스 전극(SE), 및 상기 드레인 전극(DE)은 모두 상기 추가 막 상에 제공된다.
상기 채널부(CHN)는 불순물이 도핑되지 않거나 상기 제1 도핑부(DP1)나 상기 제2 도핑부(DP2)보다 저농도로 도핑된 산화물 반도체로 이루어진다. 상기 산화물 반도체는 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 중에서 적어도 하나의 원소를 포함하는 산화물로 이루질 수 있다. 예를 들어, 상기 제2 도핑부(DP2)는 아연 산화물(Zinc Oxide), 주석 산화물(TinOxide), 인듐 산화물(Indume oxide), 인듐-아연 산화물(In-Zn Oxide), 인듐-주석 산화물(In-Sn Oxide), 인듐-갈륨-아연 산화물(In-Ga-Zn Oxide), 인듐-아연-주석 산화물(In-Zn-Sn Oxide), 인듐-갈륨-아연-주석 산화물(In-Ga-Zn-Sn Oxide) 등과 같은 산화물 반도체를 포함할 수 있다.
한편, 상기 제1 도핑부(DP1), 상기 제2 도핑부(DP2), 상기 채널부(CHN)는 상기 소스 전극부(SEP), 및 상기 드레인 전극부(DEP)의 두께보다 작은 150nm 이하로 형성될 수 있다.
상기 채널부(CHN) 상에는 게이트 절연막(GI)이 제공되어 상기 게이트 전극(GE)과 상기 채널부(CHN)를 절연한다.
상기 게이트 전극(GE)은 상기 게이트 절연막(GI) 상에 제공된다. 상기 게이트 전극(GE)은 상기 소스 전극부(SEP)와 상기 제1 도핑부(DP1)의 적어도 일부를 사이에 두고 이격되며, 상기 드레인 전극부(DEP)와 상기 제2 도핑부(DP2)의 적어도 일부를 사이에 두고 이격된다.
상기 게이트 전극(GE)은 도전성 물질, 예컨대 금속 및/또는 금속 산화물로 이루어질 수 있다. 상기 게이트 전극(GE)은 단일 금속 또는 단일 금속 산화물로 형성될 수도 있으나, 두 종 이상의 금속 및/또는 금속 산화물, 또는 두 종 이상 금속의 합금 등으로 이루어질 수 있다. 또한 상기 게이트 전극(GE)은 단일층 또는 다중층으로 형성될 수 있다. 또한, 상기 게이트 전극(GE)는 구리막과, 상기 구리막의 상부 또는 하부에 제공된 금속 산화물막으로 이루어질 수 있다. 이 경우, 상기 금속 산화물막은 인듐 주석 산화물(indium tin oxide), 인듐 아연 산화물(indium zinc oxide), 갈륨 아연 산화물(gallium zinc oxide), 아연 알루미늄 산화물(zinc aluminum oxide) 등을 포함할 수 있다.
상기 게이트 전극(GE), 상기 게이트 절연막(GI), 및 상기 채널부(CHN)는 평면상에서 볼 때 동일 크기 및 동일 형상으로 제공된다.
도 1b 내지 도 1e를 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 나타내면 다음과 같다.
도 1b를 참조하면, 베이스 기판(BS) 상에 소스 전극부(SEP)와 드레인 전극부(DEP)가 형성된다.
상기 소스 전극부(SEP)와 상기 드레인 전극부(DEP)는 도전성 물질, 예컨대 금속으로 형성할 수 있다. 예를 들어, 상기 소스 전극부(SEP)와 상기 드레인 전극부(DEP)는 상기 베이스 기판(BS)의 전면에 금속층을 형성하고 포토리소그래피 공정으로 상기 금속층을 패터닝하여 형성될 수 있다. 상기 소스 전극부(SEP)와 상기 드레인 전극부(DEP)는 단일 금속 또는 합금으로 이루어진 단일층으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 두 종 이상의 금속 및/또는 이들의 합금으로 이루어진 다중층으로 형성될 수 있다.
도 1c를 참조하면, 상기 소스 전극부(SEP)와 상기 드레인 전극부(DEP) 사이에 산화물 반도체층(SM)이 형성된다. 상기 산화물 반도체층(SM)은 상기 소스 전극부(SEP)와 상기 드레인 전극부(DEP) 각각의 적어도 일부를 커버하도록 상기 소스 전극부(SEP)와 상기 드레인 전극부(DEP)와 일부 중첩하여 형성될 수 있다. 상기 산화물 반도체층(SM)은 인듐(In), 갈륨(Ga), 아연(Zn), 및 주석(Sn) 중에서 적어도 하나의 원소를 포함하는 산화물로 이루질 수 있다. 상기 산화물 반도체층(SM)은 상기 산화물을 상기 소스 전극부(SEP)와 상기 드레인 전극부(DEP) 사이에 형성한 다음 포토리소그래피 공정으로 상기 산화물층을 패터닝하여 형성될 수 있다.
도 1d를 참조하면, 상기 산화물 반도체층(SM) 상에 게이트 절연막(GI)과 게이트 전극(GE)이 형성된다. 상기 게이트 절연막(GI)과 상기 게이트 전극(GE)은 실리콘 질화물이나 실리콘 산화물과 같은 절연 물질과, 금속과 같은 도전성 물질을 상기 제1 베이스 기판(BS1) 상에 순차적으로 적층하고 포토리소그래피 공정으로 상기 절연 물질과 상기 금속 물질을 패터닝하여 형성될 수 있다. 상기 게이트 절연막(GI)과 상기 게이트 전극(GE)은 상기 소스 전극부(SEP)와 상기 드레인 전극부(DEP) 사이에서 상기 소스 전극부(SEP) 및 상기 드레인 전극부(DEP)로부터 이격되도록 패터닝된다.
도 1e를 참조하면, 고농도의 불순물이 도핑된 제1 도핑부(DP1) 및 제2 도핑부(DP2)와, 불순물이 도핑되지 않은 채널부(CHN)가 형성된다.
상기 제1 도핑부(DP1), 상기 제2 도핑부(DP2), 및 상기 채널부(CHN)는, 상기 소스 전극부(SEP)와 드레인 전극부(DEP) 및 상기 산화물 반도체층(SM)이 형성된 베이스 기판(BS) 상에 확산층(DFL)을 형성한 후, 상기 확산층(DFL)의 불순물이 상기 산화물 반도체층(SM)으로 확산되도록 어닐링함으로써 형성될 수 있다. 예를 들어, 알루미늄과 같은 불순물을 포함하는 타겟(예컨대, 알루미늄 타겟 또는 알루미늄 산화물 타겟)을 포함한 스퍼터링 공정을 이용하여 상기 베이스 기판(BS) 상에 알루미늄 산화물과 같은 물질로 이루어진 확산층(DFL)을 형성할 수 있으며, 이후, 어닐링을 통해 상기 불순물을 상기 산화물 반도체층(SM) 내로 확산시킬 수 있다.
그 결과, 상기 확산층(DFL)에 직접 접촉하는 상기 산화물 반도체층(SM) 영역은 상기 불순물에 의해 고농도로 도핑되어 도전성을 띠는 상기 제1 도핑부(DP1)와 상기 제2 도핑부(DP2)가 된다. 그러나, 상기 게이트 절연막(GI)과 상기 게이트 전극(GE)에 의해 가려진 부분은 상기 불순물이 확산할 수 없으며, 상기 산화물 반도체층(SM)을 이루는 산화물 반도체 자체의 물성을 갖는 채널부(CHN)가 된다. 즉, 상기 불순물이 상기 산화물 반도체층(SM)에 도핑될 때 상기 게이트 전극(GE)은 마스크로 이용되며, 상기 마스크로 가려진 부분이 상기 채널부(CHN)가 된다. 이에 따라, 상기 게이트 전극(GE)와 상기 채널부(CHN)은 평면상에서 볼 때 동일 크기와 동일 형태로 중첩하여 형성된다.
상기 제1 도핑부(DP1), 상기 제2 도핑부(DP2), 및 상기 채널부(CHN)는, 선택적으로, 플라즈마 공정을 이용하여 형성될 수 있다. 상기 플라즈마 공정을 이용하여 상기 제1 도핑부(DP1), 상기 제2 도핑부(DP2), 및 상기 채널부(CHN)를 형성하는 경우에는 상기 확산층(DFL)은 생략될 수 있다. 상기 플라즈마 공정은 상기 소스 전극부(SEP)와 드레인 전극부(DEP) 및 상기 산화물 반도체층(SM)이 형성된 베이스 기판(BS)을 불순물, 예컨대, H2나 NH3를 포함하는 플라즈마 처리하는 방법으로 수행된다. 상기 플라즈마 처리를 통해 상기 산화물 반도체층(SM) 중 외부로 노출된 부분은 상기 산화물 반도체층(SM)에 불순물, 예를 들어, 수소가 도핑되어 상기 제1 도핑부(DP1)와 상기 제2 도핑부(DP2)가 된다. 상기 게이트 절연막(GI)과 상기 게이트 전극(GE)에 의해 가려진 부분은 상기 플라즈마 처리시 가려지게 되므로 수소 도핑되지 않는다. 즉, 상기 불순물이 상기 산화물 반도체에 도핑될 때 상기 게이트 전극(GE)은 마스크로 이용되며, 상기 마스크로 가려진 부분이 상기 채널부(CHN)가 된다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 상기 소스 전극부와 상기 드레인 전극부를 형성한 후, 채널부를 형성하므로 소스 전극부와 드레인 전극부 형성시 발생할 수 있는 채널부의 손상이 방지된다. 특히, 상기 소스 전극부와 상기 드레인 전극부가 금속으로 이루어지는 경우, 상기 금속을 패터닝하는 과정, 특히, 물리적 식각 및/또는 화학적 식각 과정에서 발생할 수 있는 채널부의 손상이 방지된다. 또한, 상기 소스 전극부와 상기 드레인 전극부 형성 후의 잔사에 의해 발생할 수 있는 박막 트랜지스터의 오프 전류(Ioff)가 저하되는 현상이 방지된다.
또한, 본 발명의 일 실시예에 따른 박막 트랜지스터에 있어서, 게이트 전극이 소스 전극(또는 소스 전극부)이나 드레인 전극(또는 드레인 전극부)과 중첩하지 않는다. 더욱이, 상기 제1 도핑부 및 상기 제2 도핑부는 상기 게이트 전극의 위치에 따라 자기 정렬(self-align)되어 형성되기 때문에, 게이트 전극이 소스 전극이나 드레인 전극과 항상 중첩하지 않는다. 이에 따라, 상기 게이트 전극과 소스 전극 사이에 발생할 수 있는 기생 커패시턴스나, 상기 게이트 전극과 드레인 전극 사이에 발생할 수 있는 기생 커패시턴스가 없거나 매우 작아, 안정적인 박막 트랜지스터의 구동이 가능하다.
이에 더해, 본 발명의 일 실시예에 따른 박막 트랜지스터는 산화물 반도체 채널부를 갖는 바, 낮은 정공 캐리어 밀도에 따른 낮은 오프 전류를 갖는다. 이에 따라, 저전력으로도 안정적인 박막 트랜지스터의 구동이 가능하다. 또한 상기 산화물 반도체는 예를 들어, 실리콘 반도체와 같은 기존의 반도체에 비해 저온에서도 대면적에서 성막이 가능하며, 진공을 필요로 하지 않는다. 이에 따라, 본 발명의 일 실시예에 따른 박막 트랜지스터는 대면적에서도 균일한 품질의 박막 트랜지스터를 제조할 수 있으면서도, 제조 공정이 단순하고 적은 제조 비용이 소모된다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 다양한 전자 소자에 채용될 수 있는 바, 예를 들어, 표시 장치에 채용될 수 있다. 본 발명의 일 실시예에 따르면, 표시 장치는 표시 소자와, 상기 표시 소자에 구동 신호를 제공하는 박막 트랜지스터를 포함하며, 상기 박막 트랜지스터로 본 발명의 일 실시예에 따른 박막 트랜지스터를 채용할 수 있다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터가 채용된 다양한 전자 소자 중 일 예로서 표시 장치, 예를 들어, 액정 표시 장치를 나타낸 회로도이다. 도 3a는 본 발명의 일 실시예에 따른 표시 장치를 나타낸 평면도이며, 도 3b는 도 3a의 I-I'선에 따른 단면도이다. 본 발명의 일 실시예에 따른 표시 장치는 복수의 신호 라인과 상기 신호 라인들에 대응하여 연결되며 매트릭스 형태로 배열된 복수의 화소를 포함한다. 도 2, 도 3a 및 도 3b에서는 상기 화소들 중 하나의 화소에 대응하는 회로도만 나타내었다.
도 2을 참조하면, 상기 신호 라인들은 게이트 신호를 전달하는 복수의 게이트 라인(GL), 데이터 신호를 전달하는 복수의 데이터 라인(DL)을 포함한다. 상기 게이트 라인(GL)은 제1 방향(예를 들어, 행 방향)으로, 상기 데이터 라인(DL)은 상기 제1 방향과 교차하는 제2 방향(예를 들어, 열 방향)으로 연장된다.
상기 화소는 박막 트랜지스터(TR)와, 액정 커패시터(Clc), 및 스토리지 커패시터(Cst)를 포함한다. 상기 박막 트랜지스터(TR)의 게이트 전극(GE)은 상기 게이트 라인(GL)에 연결되며, 상기 소스 전극(SE)은 상기 데이터 라인(DL)에 연결되며, 상기 드레인 전극(DE)은 액정 커패시터와, 및 스토리지 라인(STL)에 연결된 스토리지 커패시터(Cst)에 연결된다.
상기 박막 트랜지스터(TR)의 게이트 전극(GE)에 턴 온(turn on) 전압이 인가되면, 박막 트랜지스터가 턴온되고, 데이터 전압이 상기 박막 트랜지스터(TR)의 드레인 전극(DE)과 연결된 상기 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)에 충전된다. 상기 스토리지 커패시터(Cst)는 상기 데이터 신호를 충전하고 상기 박막 트랜지스터(TR)가 턴 오프 된 뒤에도 이를 유지한다.
도 3a 및 도 3b를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 제1 전극(EL1)을 포함하는 제1 기판과, 상기 제1 기판에 대향하며 제2 전극(EL2)을 포함하는 제2 기판, 및 상기 제1 기판과 상기 제2 기판 사이에 제공된 액정층(LC)을 포함한다.
상기 제1 기판은 상기 액정층(LC)의 액정 분자들을 구동하기 위한 박막 트랜지스터들이 형성된 박막 트랜지스터 기판이다.
상기 제1 기판은 제1 베이스 기판(BS1)과, 상기 제1 베이스 기판(BS1) 상에 제공된 전자 소자를 포함한다.
상기 제1 베이스 기판(BS1)은 투명 절연성 물질, 예를 들어, 유리, 실리콘, 수정, 플라스틱 등으로 형성될 수 있으며, 가요성을 가질 수 있다.
상기 전자 소자는 데이터 라인(DL), 게이트 라인(GL), 스토리지 라인(STL), 박막 트랜지스터, 및 상기 제1 전극(EL1)을 포함한다.
상기 데이터 라인(DL)은 제1 방향으로 연장된다. 상기 게이트 라인(GL)은 상기 제1 방향과 교차하는 제2 방향으로 연장된다. 상기 스토리지 라인(STL)은 상기 게이트 라인(GL)과 이격되어 상기 제2 방향으로 연장된다. 상기 데이터 라인(DL)과, 상기 게이트 라인(GL) 및 스토리지 라인(STL)은 게이트 절연막(GI)을 사이에 두고 제공된다.
상기 박막 트랜지스터는 게이트 전극(GE), 채널부(CHN), 소스 전극(SE), 드레인 전극(DE)을 포함한다.
상기 소스 전극(SE)은 상기 데이터 라인(DL)으로부터 분지되어 형성된 소스 전극부(SEP)와, 상기 소스 전극부(SEP)의 적어도 일부와 상기 제1 베이스 기판(BS1)의 상면의 적어도 일부를 커버하는 제1 도핑부(DP1)를 포함한다. 상기 드레인 전극(DE)은 상기 소스 전극부(SEP)로부터 이격된 드레인 전극부(DEP)와, 상기 드레인 전극부(DEP)의 적어도 일부와 상기 제1 베이스 기판(BS1)의 상면의 적어도 일부를 커버하는 제2 도핑부(DP2)를 포함한다. 상기 제1 도핑부(DP1)와 상기 제2 도핑부(DP2) 각각은 적어도 일부가 상기 소스 전극부(SEP)와 상기 드레인 전극부(DEP) 사이에 배치된다.
상기 채널부(CHN)는 상기 소스 전극(SE)과 상기 드레인 전극(DE)의 사이, 상세하게는 상기 제1 도핑부(DP1)와 상기 제2 도핑부(DP2) 사이에 제공된다.
상기 채널부(CHN) 상에는 게이트 절연막(GI)이 제공되어 상기 게이트 전극(GE)과 상기 채널부(CHN)를 절연한다.
상기 게이트 전극(GE)은 상기 게이트 절연막(GI) 상에 제공된다. 상기 게이트 전극(GE)은 상기 게이트 라인(GL)으로부터 분지되어 제공된다. 상기 게이트 전극(GE)은 상기 소스 전극부(SEP)와 상기 제1 도핑부(DP1)의 적어도 일부를 사이에 두고 이격되며, 상기 드레인 전극부(DEP)와 상기 제2 도핑부(DP2)의 적어도 일부를 사이에 두고 이격된다.
상기 게이트 전극(GE), 상기 게이트 절연막(GI), 및 상기 채널부(CHN)는 평면상에서 볼 때 동일 크기 및 동일 형상으로 제공된다.
상기 박막 트랜지스터 상에는 확산층(DFL)과 패시베이션층(PSV)이 제공된다. 상기 확산층(DFL)은 상기 제1 도핑부(DP1)와 제2 도핑부(DP2)에 불순물을 확산시키기 위한 것으로, 불순물을 포함하는 물질로 이루어지며, 생략될 수 있다.
상기 제1 전극(EL1)은 상기 패시베이션층(PSV) 상에 제공된다. 상기 확산층(DFL) 및 상기 패시베이션층(PSV)은 상기 드레인 전극(DE)의 일부를 노출하는 콘택홀(CH)을 가지며, 상기 제1 전극(EL1)은 상기 콘택홀(CH)을 통해 상기 박막 트랜지스터에 연결된다. 상기 제1 전극(EL1)은 또한 상기 스토리지 라인(STL)과 일부 중첩하며, 상기 패시베이션을 사이에 두고 스토리지 커패시터(Cst)를 구성한다.
상기 제2 기판은 상기 제1 베이스 기판(BS1)에 대향하는 제2 베이스 기판(BS2)과, 상기 제2 베이스 기판(BS2) 상에 제공되며, 상기 제1 전극(EL1)과 함께 전계를 형성하는 상기 제2 전극(EL2)을 포함한다.
상기 제2 베이스 기판(BS2)은 투명 절연성 물질, 예를 들어, 유리, 실리콘, 수정, 플라스틱 등으로 형성될 수 있으며, 가요성을 가질 수 있다.
상기 액정층(LC)은 유전율 이방성을 가지는 복수의 액정 분자들을 포함한다. 상기 액정층(LC)의 상기 액정 분자들은 상기 제1 기판과 상기 제2 기판 사이에 전계가 인가되면 상기 제1 기판과 상기 제2 기판 사이에서 특정 방향으로 회전하며, 이에 따라 상기 액정층(LC)를 지나는 광을 투과시키거나 차단한다.
상기한 구조를 갖는 표시 장치에 있어서, 상기 게이트 라인(GL)을 통해 게이트 신호가 제공되고 상기 데이터 라인(DL)을 통해 상기 소스 전극(SE)에 데이터 신호가 제공되면 상기 채널부(CHN)에 도전 채널(conductive channel, CHN; 이하 채널)이 형성된다. 이에 따라, 상기 박막 트랜지스터가 턴온되어 상기 영상 신호가 상기 제1 전극(EL1)에 제공되며, 상기 제1 전극(EL1)과 공통 전압이 인가된 상기 공통 전극에 사이에는 전계가 형성된다. 상기 전계에 따라 액정이 구동되며 그 결과 상기 액정층(LC)을 투과하는 광량에 따라 화상이 표시된다.
본 발명의 일 실시예에 따른 표시 장치에 있어서, 상기 표시 장치는 수광형 소자이기 때문에 광을 제공하는 별도의 광원이 구비된다. 상기 표시 장치가 투과형 또는 반사 투과형의 표시 장치일 경우 상기 광원은 상기 표시 장치의 일측에 제공된 백라이트 유닛일 수 있으며, 상기 표시 장치가 반사형 표시 장치일 경우 상기 광원은 태양과 같은 외부광원일 수 있다. 여기서, 상기 표시 장치가 투과형 또는 반사 투과형인 경우, 상기 표시 장치는 상기 제1 베이스 기판과 상기 채널층 사이에 광을 차단하는 블랙 매트릭스(미도시)를 더 포함할 수 있다. 상기 블랙 매트릭스는 유기물 또는 무기물로 이루어질 수 있으며, 상기 블랙 매트릭스와 상기 채널층 사이에 절연막이 추가될 수도 있다. 상기 블랙 매트릭스는 상기 백라이트 유닛으로부터의 광이 상기 채널부에 직접적으로 도달하는 경우에 발생할 수 있는 누설 전류를 차단한다.
도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 및 9a는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 도시한 단면도이다. 도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 및 도 9b는 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 및 9a의 I-I'선에 따른 단면도를 각각 나타낸 것이다.
이하, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 및 9a와, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 및 도 9b를 참조하여, 본 발명의 일 실시예에 따른 제조 방법을 설명하면 다음과 같다.
도 4a 및 도 4b를 참조하면, 제1 베이스 기판(BS1) 상에 데이터 배선부가 형성된다. 상기 데이터 배선부는 데이터 라인(DL), 소스 전극부(SEP), 및 드레인 전극부(DEP)를 포함한다.
상기 데이터 배선부는 도전성 물질, 예컨대 금속으로 형성할 수 있다. 예를 들어, 상기 데이터 배선부는 상기 베이스 기판(BS)의 전면에 금속층을 형성하고 포토리소그래피 공정으로 상기 금속층을 패터닝하여 형성될 수 있다. 상기 데이터 배선부는 단일 금속 또는 합금으로 이루어진 단일층으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 두 종 이상의 금속 및/또는 이들의 합금으로 이루어진 다중층으로 형성될 수 있다. 한편, 상기 데이터 라인(DL)과 상기 소스 전극부(SEP)는 일체로 형성될 수 있다.
도 5a 및 도 5b를 참조하면, 상기 소스 전극부(SEP)와 상기 드레인 전극부(DEP) 사이에 산화물 반도체층(SM)이 형성된다. 상기 산화물 반도체층(SM)은 상기 소스 전극부(SEP)와 상기 드레인 전극부(DEP) 각각의 적어도 일부를 커버하도록 상기 소스 전극부(SEP)와 상기 드레인 전극부(DEP)와 일부 중첩하여 형성될 수 있다. 상기 산화물 반도체층(SM)은 인듐(In), 갈륨(Ga), 아연(Zn), 및 주석(Sn) 중에서 적어도 하나의 원소를 포함하는 산화물로 이루질 수 있다. 상기 산화물 반도체층(SM)은 상기 산화물을 상기 소스 전극부(SEP)와 상기 드레인 전극부(DEP) 사이에 형성한 다음 포토리소그래피 공정으로 상기 산화물층을 패터닝하여 형성될 수 있다.
도 6a 및 도 6b를 참조하면, 상기 산화물 반도체층(SM) 상에 게이트 절연막(GI)과 게이트 배선부가 형성된다. 상기 게이트 배선부는 게이트 라인(GL), 게이트 전극(GE), 및 스토리지 라인(STL)을 포함한다. 상기 게이트 절연막(GI)과 상기 게이트 배선부는 실리콘 질화물이나 실리콘 산화물과 같은 절연 물질과, 금속과 같은 도전성 물질을 상기 제1 베이스 기판(BS1) 상에 순차적으로 적층하고, 포토리소그래피 공정으로 상기 절연 물질과 상기 금속 물질을 패터닝함으로써 형성될 수 있다. 상기 게이트 절연막(GI)과 상기 게이트 전극(GE)은 상기 소스 전극부(SEP)와 상기 드레인 전극부(DEP) 사이에서 상기 소스 전극부(SEP) 및 상기 드레인 전극부(DEP)로부터 이격되도록 패터닝된다.
도 7a 및 도 7b를 참조하면, 고농도의 불순물이 도핑된 제1 도핑부(DP1) 및 제2 도핑부(DP2)와, 불순물이 도핑되지 않은 채널부(CHN)가 형성된다.
상기 제1 도핑부(DP1), 상기 제2 도핑부(DP2), 및 상기 채널부(CHN)는, 상기 소스 전극부(SEP)와 드레인 전극부(DEP) 및 상기 산화물 반도체층(SM)이 형성된 베이스 기판(BS) 상에 확산층(DFL)을 형성한 후, 상기 확산층(DFL)의 불순물이 상기 산화물 반도체층(SM)으로 확산되도록 어닐링함으로써 형성될 수 있다. 상기 제1 도핑부(DP1), 상기 제2 도핑부(DP2), 및 상기 채널부(CHN)는, 선택적으로, 플라즈마 공정을 이용하여 형성될 수 있다.
도 8a 및 도 8b를 참조하면, 상기 제1 도핑부(DP1), 상기 제2 도핑부(DP2), 상기 채널부(CHN) 등이 형성된 상기 제1 베이스 기판(BS1) 상에 절연 물질로 패시베이션층(PSV)이 형성된다. 상기 패시베이션층(PSV)에는 포토리소그래피 공정을 이용하여 상기 드레인 전극(DE)의 일부를 노출하도록 하는 콘택홀(CH)이 형성된다.
도 9a 및 도 9b를 참조하면, 상기 패시베이션층(PSV)이 형성된 제1 베이스 기판(BS1) 상에 제1 전극(EL1)이 형성된다. 상기 제1 전극(EL1)은 도전 물질로 도전층을 형성한 다음 포토리소그래피 공정을 이용하여 상기 도전층을 패터닝하여 형성될 수 있다. 상기 제1 전극(EL1)은 상기 콘택홀(CH)을 통해 상기 드레인 전극(DE)에 연결된다. 상기 제1 전극(EL1)은 투명 물질로 이루어질 수 있다.
도시하지는 않았으나, 상기 제1 기판은 제2 기판과 대향하도록 배치되며 상기 제1 기판과 상기 제2 기판 사이에 액정층(LC)이 형성된다. 상기 제2 기판은 제2 베이스 기판(BS2) 상에 제2 전극(EL2)을 형성함으로써 형성될 수 있다. 상기 제2 전극(EL2)은 투명 도전 물질로 이루어질 수 있다.
도 10는 본 발명의 일 실시예에 따른 박막 트랜지스터가 채용된 다양한 전자 소자 중 일 예로서 표시 장치, 예를 들어, 유기 발광 표시 장치를 나타낸 회로도이다. 도 11a는 본 발명의 일 실시예에 따른 표시 장치를 나타낸 평면도이며, 도 11b는 도 11a의 II-II'선에 따른 단면도이다. 본 발명의 일 실시예에 따른 표시 장치는 복수의 신호 라인과 상기 신호 라인들에 대응하여 연결되며 매트릭스 형태로 배열된 복수의 화소를 포함한다. 도 10, 도 11a 및 도 11b에서는 상기 화소들 중 하나의 화소에 대응하는 회로도만 나타내었다.
도 10을 참고하면, 상기 신호 라인들은 게이트 신호를 전달하는 게이트 라인(GL), 데이터 신호를 전달하는 데이터 라인(DL), 및 구동 전압을 전달하는 구동 전압 라인(DVL)을 포함한다. 상기 게이트 라인(GL)은 제1 방향(예를 들어, 행 방향)으로, 상기 데이터 라인(DL)과 상기 구동 전압 라인(DVL)은 상기 제1 방향과 교차하는 제2 방향(예를 들어, 열 방향)으로 연장된다.
상기 화소는 스위칭 박막 트랜지스터(switching transistor; STR), 구동 박막 트랜지스터(driving transistor; DTR), 스토리지 커패시터 (storage capacitor; Cst), 및 유기 발광 다이오드(organic light emitting diode; LD)를 포함한다.
상기 스위칭 박막 트랜지스터(STR)는 제1 게이트 전극(GE1), 제1 소스 전극(SE1), 및 제1 드레인 전극(DE1)을 포함한다. 상기 제1 게이트 전극(GE1)은 상기 게이트 라인(GL)에 연결되고, 상기 제1 소스 전극(SE1)은 상기 데이터 라인(DL)에 연결되며, 상기 제1 드레인 전극(DE1)은 상기 구동 박막 트랜지스터(DTR)에 연결된다. 상기 스위칭 박막 트랜지스터(STR)는 상기 게이트 라인(GL)에 인가되는 게이트 신호에 응답하여 상기 데이터 라인(DL)에 인가되는 데이터 신호를 상기 구동 박막 트랜지스터(DTR)에 전달한다.
상기 구동 박막 트랜지스터(DTR)는 제2 게이트 전극(GE2), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 포함한다. 상기 제2 게이트 전극(GE2)은 상기 스위칭 박막 트랜지스터(STR)의 상기 제1 드레인 전극(DE1)에 연결되고, 상기 제2 소스 전극(SE2)은 상기 구동 전압 라인(DVL)에 연결되며, 상기 제2 드레인 전극(DE2)은 상기 유기 발광 다이오드(LD)에 연결된다. 상기 구동 박막 트랜지스터(DTR)는 상기 제2 게이트 전극(GE2)과 상기 제2 드레인 전극(DE2) 사이에 걸리는 전압에 따라 그 크기가 달라지는 출력 전압을 상기 유기 발광 다이오드(LD)에 인가한다.
상기 스토리지 커패시터(Cst)는 상기 구동 박막 트랜지스터(DTR)의 제2 게이트 전극(GE2)과 상기 제2 소스 전극(SE2) 사이에 연결되어 있다. 이 스토리지 커패시터(Cst)는 상기 구동 박막 트랜지스터(DTR)의 제2 게이트 전극(GE2)에 인가되는 데이터 신호를 충전하고 상기 스위칭 박막 트랜지스터(STR)가 턴 오프(turn-off)된 뒤에도 상기 데이터 신호를 유지한다.
상기 유기 발광 다이오드(LD)는 상기 구동 박막 트랜지스터(DTR)의 제2 드레인 전극(DE2)에 연결되어 있는 제1 전극(EL1)(예를 들어, 애노드)와, 공통 전압이 인가되는 제2 전극(EL2)(예를 들어, 캐소드)를 포함한다. 상기 유기 발광 다이오드(LD)는 구동 박막 트랜지스터(DTR)의 출력 전압에 따라 세기를 달리하여 발광함으로써 영상을 표시한다.
도 10, 도 11a 및 도 11b를 참조하면, 본 발명의 다른 실시예에 따른 표시 장치는 베이스 기판(BS), 상기 베이스 기판(BS) 상에 제공된 전자 소자, 및 상기 전자 소자에 연결된 유기 발광층(LD)을 포함한다.
상기 전자 소자는 신호 라인들과, 스위칭 박막 트랜지스터(STR) 및 구동 박막 트랜지스터(DTR), 제1 전극(EL1), 및 제2 전극(EL2)을 포함한다.
상기 신호 라인들은 데이터 라인(DL), 게이트 라인(GL), 구동 전압 라인(DVL)을 포함한다.
상기 데이터 라인(DL)은 상기 베이스 기판(BS) 상에 제공되며 제1 방향으로 연장된다. 상기 구동 전압 라인(DVL)은 상기 데이터 라인(DL)과 이격되어 상기 제1 방향으로 연장된다. 상기 게이트 라인(GL)은 상기 제1 방향과 교차하는 제2 방향으로 연장된다. 상기 데이터 라인(DL) 및 상기 구동 전압 라인(DVL)은, 게이트 절연막(GI)을 사이에 두고 상기 게이트 라인(GL)과 절연된다.
상기 스위칭 박막 트랜지스터(STR)는 제1 게이트 전극(GE1), 제1 채널부(CHN1), 제1 소스 전극(SE1), 제1 드레인 전극(DE1)을 포함한다.
상기 제1 소스 전극(SE1)은 상기 데이터 라인(DL)으로부터 분지되어 형성된 제1 소스 전극부(SEP1)와, 상기 제1 소스 전극부(SEP1)의 적어도 일부와 상기 베이스 기판(BS)의 상면의 적어도 일부를 커버하는 제1 도핑부(DP1)를 포함한다. 상기 제1 드레인 전극(DE1)은 상기 제1 소스 전극부(SEP1)로부터 이격된 제1 드레인 전극부(DEP1)와, 상기 제1 드레인 전극부(DEP1)의 적어도 일부와 상기 베이스 기판(BS)의 상면의 적어도 일부를 커버하는 제2 도핑부(DP2)를 포함한다. 상기 제1 도핑부(DP1)와 상기 제2 도핑부(DP2) 각각은 적어도 일부가 상기 제1 소스 전극부(SEP1)와 상기 제1 드레인 전극부(DEP1) 사이에 배치된다.
상기 제1 채널부(CHN1)는 상기 제1 소스 전극(SE1)과 상기 제1 드레인 전극(DE1)의 사이, 즉, 상기 제1 도핑부(DP1)와 상기 제2 도핑부(DP2) 사이에 제공된다.
상기 제1 채널부(CHN1) 상에는 게이트 절연막(GI)이 제공되어 상기 제1 게이트 전극(GE1)과 상기 제1 채널부(CHN1)를 절연한다.
상기 제1 게이트 전극(GE1)은 상기 게이트 절연막(GI) 상에 제공된다. 상기 제1 게이트 전극(GE1)은 상기 게이트 라인(GL)으로부터 분지되어 제공된다. 상기 제1 게이트 전극(GE1)은 상기 제1 소스 전극부(SEP1)와 상기 제1 도핑부(DP1)의 적어도 일부를 사이에 두고 이격되며, 상기 제1 드레인 전극부(DEP1)와 상기 제2 도핑부(DP2)의 적어도 일부를 사이에 두고 이격된다.
상기 제1 게이트 전극(GE1), 상기 제1 게이트 전극(GE1) 하부의 상기 게이트 절연막(GI), 및 상기 제1 채널부(CHN1)는 평면상에서 볼 때 동일 크기 및 동일 형상으로 제공된다.
상기 구동 박막 트랜지스터(DTR)는 제2 게이트 전극(GE2), 제2 채널부(CHN2), 제2 소스 전극(SE2), 제2 드레인 전극(DE2)을 포함한다.
상기 제2 소스 전극(SE2)은 상기 구동 전압 라인(DVL)으로부터 분지되어 형성된 제2 소스 전극부(SEP2)와, 상기 제2 소스 전극부(SEP2)의 적어도 일부와 상기 베이스 기판(BS)의 상면의 적어도 일부를 커버하는 제3 도핑부(DP3)를 포함한다. 상기 제2 드레인 전극(DE2)은 상기 제2 소스 전극부(SEP2)로부터 이격된 제2 드레인 전극부(DEP2)와, 상기 제2 드레인 전극부(DEP2)의 적어도 일부와 상기 베이스 기판(BS)의 상면의 적어도 일부를 커버하는 제4 도핑부(DP4)를 포함한다. 상기 제3 도핑부(DP3)와 상기 제4 도핑부(DP4) 각각은 적어도 일부가 상기 제2 소스 전극부(SEP2)와 상기 제2 드레인 전극부(DEP2) 사이에 배치된다. 한편, 상기 제2 게이트 전극(GE2)에는 상기 제2 게이트 전극(GE2)으로부터 분지되어 형성된 스토리지 전극(STE)이 제공된다. 상기 스토리지 전극(STE)은 상기 구동 전압 라인(DVL)과 상기 게이트 절연막(GI)을 사이에 두고 중첩한다. 상기 스토리지 전극(STE)은 상기 구동 전압 라인(DVL)과 함께 스토리지 커패시터(Cst)를 이룬다.
상기 제2 채널부(CHN2)는 상기 제2 소스 전극(SE2)과 상기 제2 드레인 전극(DE2)의 사이, 즉, 상기 제3 도핑부(DP3)와 상기 제4 도핑부(DP4) 사이에 제공된다.
상기 제2 채널부(CHN2) 상에는 상기 게이트 절연막(GI)이 제공되어 상기 제2 게이트 전극(GE2)과 상기 제2 채널부(CHN2)를 절연한다.
상기 제2 게이트 전극(GE2)은 상기 게이트 절연막(GI) 상에 제공된다. 상기 제2 게이트 전극(GE2)은 상기 스위칭 박막 트랜지스터(STR)의 제1 드레인 전극(DE1)에 전기적으로 연결된다. 상기 제2 게이트 전극(GE2)은 상기 제2 소스 전극부(SEP2)와 상기 제3 도핑부(DP3)의 적어도 일부를 사이에 두고 이격되며, 상기 제2 드레인 전극부(DEP2)와 상기 제4 도핑부(DP4)의 적어도 일부를 사이에 두고 이격된다. 상기 제2 게이트 전극(GE2), 상기 제2 게이트 전극(GE2) 하부의 상기 게이트 절연막(GI), 및 상기 제2 채널부(CHN2)는 평면상에서 볼 때 동일 크기 및 동일 형상으로 제공된다.
상기 스위칭 박막 트랜지스터(STR)와 상기 구동 박막 트랜지스터(DTR) 상에는 확산층(DFL)과 패시베이션층(PSV)이 제공된다. 상기 확산층(DFL)은 상기 제1 도핑부(DP1)와 제2 도핑부(DP2)에 불순물을 확산시키기 위한 것으로, 불순물을 포함하는 물질로 이루어지며, 생략될 수 있다. 상기 패시베이션층(PSV)은 상기 제1 드레인 전극(DE1)의 일부를 노출하는 제1 콘택홀(CH1), 상기 제2 게이트 전극(GE2)의 일부를 노출하는 제2 콘택홀(CH2), 상기 제2 드레인 전극(DE2)의 일부를 노출하는 제3 콘택홀(CH3)을 갖는다.
상기 패시베이션층(PSV) 상에는 상기 제1 드레인 전극(DE1)과 상기 제2 게이트 전극(GE2)을 연결하는 브릿지 전극(BRE)과, 상기 제1 전극(EL1)이 제공된다. 상기 브릿지 전극(BRE)은 상기 제1 콘택홀(CH1)과 상기 제2 콘택홀(CH2)을 통해 상기 제1 드레인 전극(DE1)과 상기 제2 게이트 전극(GE2)의 노출된 상면과 접촉하여 상기 제1 드레인 전극(DE1)과 상기 제2 게이트 전극(GE2)을 전기적으로 연결한다. 상기 제1 전극(EL1)은 상기 제2 드레인 전극(DE2)과 상기 제3 콘택홀(CH3)을 통해 연결된다.
상기 제1 전극(EL1) 등이 제공된 베이스 기판(BS) 상에는 격벽(WL)이 제공된다. 상기 격벽(WL)은 상기 제1 전극(EL1)의 둘레를 따라 제공되며 상기 유기 발광층(LD)이 그 내부에 제공될 수 있도록 상부가 개구된 공간을 제공한다. 상기 공간은 각 화소에 대응하여 제공될 수 있다.
상기 격벽(WL)에 의해 제공된 공간 내의 상기 제1 전극(EL1) 상에는 영상 표시층으로서 유기 발광층(LD)이 제공된다. 상기 유기 발광층(LD)은 적색, 녹색, 및 청색 등의 컬러를 나타내거나 백색광을 나타내는 유기 발광 물질을 포함한다. 도 10b에서는 상기 유기 발광층(LD)이 단일층으로 이루어진 것을 도시하였으나, 이에 한정되는 것은 아니며, 상기 유기 발광층은 다층막으로 구성될 수 있다. 예를 들어, 상기 유기 발광층은 전자 주입층, 전자 수송층, 정공 주입층, 및 정공 수송층 등이 추가로 제공될 수 있다.
상기 유기 발광층(LD) 상에는 상기 제2 전극(EL2)이 제공된다. 상기 제2 전극(EL2)은 상기 베이스 기판(BS)의 전면에 제공될 수 있다.
이러한 표시 장치는 상기 베이스 기판(BS)의 상부 방향 또는 하부 방향으로 영상을 표시한다. 상기 표시 장치에 있어서, 상기 제1 전극(EL1)과 상기 제2 전극(EL2)의 재료 및 투명도에 따라 상기 영상의 표시 방향이 달라질 수 있다. 예를 들어, 상기 표시 장치가 불투명한 제1 전극(EL1)과 투명한 제2 전극(EL2)을 갖는 경우, 상기 상부 방향으로 영상이 표시되는 전면 발광 표시 장치가 된다. 이와 반대로, 상기 표시 장치가 투명한 제1 전극(EL1)과 불투명한 제1 전극(EL1)을 갖는 경우, 상기 하부 방향으로 영상이 표시되는 배면 발광 표시 장치가 된다.
도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 및 도 17a는 본 발명의 다른 실시예에 따른 표시 장치의 제조 방법을 도시한 단면도이다. 도 12b, 도 13b, 도 14b, 도 15b, 도 16b, 및 도 17b는 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 및 도 17a의 II-II'선에 따른 단면도를 각각 나타낸 것이다.
이하, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 및 도 17a와, 도 12b, 도 13b, 도 14b, 도 15b, 도 16b, 및 도 17b를 참조하여, 본 발명의 일 실시예에 따른 제조 방법을 설명하면 다음과 같다.
도 12a 및 도 12b를 참조하면, 베이스 기판(BS) 상에 데이터 배선부가 형성된다. 상기 데이터 배선부는 데이터 라인(DL), 제1 소스 전극부(SEP1), 제1 드레인 전극부(DEP1), 제2 소스 전극부(SEP2), 제2 드레인 전극부(DEP2), 및 구동 전압 라인(DVL)를 포함한다.
상기 데이터 배선부는 도전성 물질, 예컨대 금속으로 형성할 수 있다. 예를 들어, 상기 데이터 배선부는 상기 베이스 기판(BS)의 전면에 금속층을 형성하고 포토리소그래피 공정으로 상기 금속층을 패터닝하여 형성될 수 있다. 상기 데이터 배선부는 단일 금속 또는 합금으로 이루어진 단일층으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 두 종 이상의 금속 및/또는 이들의 합금으로 이루어진 다중층으로 형성될 수 있다. 한편, 상기 데이터 라인(DL)과 상기 제1 소스 전극부(SEP1)는 일체로 형성될 수 있으며, 상기 구동 전압 라인(DVL)과 제2 소스 전극부(SEP2)는 일체로 형성될 수 있다.
도 13a 및 도 13b를 참조하면, 상기 제1 소스 전극부(SEP1)와 상기 제1 드레인 전극부(DEP1) 사이에 제1 산화물 반도체층(SM1)이 형성되고, 상기 제2 소스 전극부(SEP2)와 상기 제2 드레인 전극부(DEP2) 사이에 제2 산화물 반도체층(SM2)이 형성된다. 상기 제1 산화물 반도체층(SM1)은 상기 제1 소스 전극부(SEP1)와 상기 제1 드레인 전극부(DEP1) 각각의 적어도 일부를 커버하도록 상기 제1 소스 전극부(SEP1)와 상기 제1 드레인 전극부(DEP1)와 일부 중첩하여 형성될 수 있다. 또한, 상기 제2 산화물 반도체층(SM2)은 상기 제2 소스 전극부(SEP2)와 상기 제2 드레인 전극부(DEP2) 각각의 적어도 일부를 커버하도록 상기 제2 소스 전극부(SEP2)와 상기 제2 드레인 전극부(DEP2)와 일부 중첩하여 형성될 수 있다.
상기 제1 산화물 반도체층(SM1)과 상기 제2 산화물 반도체층(SM2)은 인듐(In), 갈륨(Ga), 아연(Zn), 및 주석(Sn) 중에서 적어도 하나의 원소를 포함하는 산화물로 이루질 수 있다. 상기 제1 산화물 반도체층(SM1)과 상기 제2 산화물 반도체층(SM2)은 상기 산화물을 상기 제1 소스 전극부(SEP1)와 상기 제2 드레인 전극부(DEP2) 사이, 및 상기 제1 소스 전극부(SEP1)와 상기 제2 드레인 전극부(DEP2) 사이에 각각 형성한 다음 포토리소그래피 공정으로 상기 산화물층을 패터닝하여 형성될 수 있다.
도 14a 및 도 14b를 참조하면, 상기 베이스 기판(BS) 상에 게이트 절연막(GI)과 게이트 배선부가 형성된다. 상기 게이트 배선부는 게이트 라인(GL), 제1 게이트 전극(GE1), 제2 게이트 전극(GE2), 및 스토리지 전극(STE)을 포함한다. 상기 게이트 절연막(GI)과 상기 게이트 배선부는 실리콘 질화물이나 실리콘 산화물과 같은 절연 물질과, 금속과 같은 도전성 물질을 상기 베이스 기판(BS) 상에 순차적으로 적층하고, 포토리소그래피 공정으로 상기 절연 물질과 상기 금속 물질을 패터닝함으로써 형성될 수 있다. 상기 제1 게이트 전극(GE1)은 상기 제1 소스 전극부(SEP1)와 상기 제1 드레인 전극부(DEP1) 사이에서 상기 제1 소스 전극부(SEP1) 및 제1 상기 드레인 전극부(DEP)로부터 이격되도록 패터닝되고, 상기 제2 게이트 전극(GE2)은 상기 제2 소스 전극부(SEP2)와 상기 제2 드레인 전극부(DEP2) 사이에서 상기 제2 소스 전극부(SEP2) 및 제2 상기 드레인 전극부(DEP)로부터 이격되도록 패터닝된다. 상기 스토리지 전극(STE)은 상기 구동 전압 라인(DVL)과 중첩하도록 패터닝된다. 한편, 상기 게이트 라인(GL)과 상기 제1 게이트 전극(GE1)은 일체로 형성될 수 있으며, 상기 제2 게이트 전극(GE2)과 상기 스토리지 전극(STE)은 일체로 형성될 수 있다.
그 다음, 상기 베이스 기판(BS) 상에 고농도의 불순물이 도핑된 제1 도핑부(DP1), 제2 도핑부(DP2), 제3 도핑부(DP3), 제4 도핑부(DP4)와, 불순물이 도핑되지 않은 제1 채널부(CHN1) 및 제2 채널부(CHN2)가 형성된다.
상기 제1 도핑부(DP1), 상기 제2 도핑부(DP2), 상기 제3 도핑부(DP3), 상기 제4 도핑부(DP4)와, 상기 제1 채널부(CHN1), 및 상기 제2 채널부(CHN2)는 상기 베이스 기판(BS) 상에 확산층(DFL)을 형성한 후, 상기 확산층(DFL)의 불순물이 상기 제1 산화물 반도체층(SM1) 및 상기 제2 산화물 반도체층(SM2)으로 확산되도록 어닐링함으로써 형성될 수 있다. 상기 제1 도핑부(DP1), 상기 제2 도핑부(DP2), 상기 제3 도핑부(DP3), 상기 제4 도핑부(DP4)와, 상기 제1 채널부(CHN1), 및 상기 제2 채널부(CHN2)는 는, 선택적으로, 플라즈마 공정을 이용하여 형성될 수 있다.
도 15a 및 도 15b를 참조하면, 상기 제1 베이스 기판(BS1) 상에 절연 물질로 패시베이션층(PSV)이 형성된다. 상기 패시베이션층(PSV)에는 포토리소그래피 공정을 이용하여 상기 제1 드레인 전극(DE1)의 일부를 노출하는 제1 콘택홀(CH1), 상기 제2 게이트 전극(GE2)의 일부를 노출하는 제2 콘택홀(CH2), 상기 제2 드레인 전극(DE2)의 일부를 노출하는 제3 콘택홀(CH3)이 형성된다.
도 16a 및 도 16b를 참조하면, 상기 패시베이션층(PSV)이 형성된 상기 베이스 기판(BS) 상에 브릿지 전극(BRE)과 제1 전극(EL1)이 형성된다. 상기 브릿지 전극(BRE)과 상기 제1 전극(EL1)은 도전 물질로 도전층을 형성한 다음, 포토리소그래피 공정을 이용하여 상기 도전층을 패터닝하여 형성될 수 있다. 상기 브릿지 전극(BRE)은 상기 제1 콘택홀(CH1)과 상기 제2 콘택홀(CH2)을 통해 상기 제1 드레인 전극(DE1)과 상기 제2 게이트 전극(GE2)에 각각 연결된다. 상기 제1 전극(EL1)은 상기 제3 콘택홀(CH3)을 통해 상기 제2 드레인 전극(DE2)에 연결된다.
도 17a 및 도 17b를 참조하면, 상기 베이스 기판(BS) 상에 격벽(WL)이 형성된다. 상기 격벽(WL)은 유기물 또는 무기물을 적층한 후 포토리소그래피 공정을 이용하여 패터닝함으로써 형성될 수 잇다. 상기 격벽(WL)은 상기 제1 전극(EL1)의 상면이 노출되도록 패터닝되며, 상기 격벽(WL)에 의해 상부 방향이 개구된 공간이 형성된다.
상기 공간에는 영상 표시층으로서 유기 발광층(LD)이 형성된다. 상기 유기 발광층(LD)은 예를 들어, 잉크젯 인쇄(inkjet printing) 방법과 같은 용액 공정(solution process) 또는 증착(evaporation)으로 형성할 수 있다.
상기 유기 발광층(LD) 상에는 제2 전극(EL2)이 형성된다. 상기 제2 전극(EL2)은 상기 베이스 기판(BS)의 전면에 형성될 수 있다.
도시하지는 않았으나, 상기 제2 전극(EL2) 상에는 상기 베이스 기판(BS)에 대향하는 대향 베이스 기판(BS)이 제공될 수 있다. 또는, 선택적으로, 상기 제2 전극(EL2) 상에는 상기 제2 전극(EL2)을 덮는 보호층이 제공될 수 있다.
본 발명의 실시예들에 따른 표시 장치들은 저전력으로도 안정적인 영상을 표시할 수 있다. 또한, 대면적 표시 장치에서도 저전력으로 안정적으로 구동이 가능하며, 제조 비용 또한 기존의 표시 장치들에 비해 낮다. 이에 더해, 본 발명의 실시예들에 따르면 기존 발명 대비 저온에서도 박막 트랜지스터의 형성이 가능하기 때문에, 저온 공정이 요구되는 플라스틱과 같은 가요성 기판 상에도 전자소자의 형성이 가능하다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
예를 들어, 본 발명의 실시예에 따른 박막 트랜지스터가 사용된 전자 소자로서 표시 장치를 들었으나, 이에 한정되는 것은 아니며, 박막 트랜지스터가 사용될 수 있는 다른 전자 소자에 사용될 수 있음은 물론이다. 또한, 본 발명의 일 실시예에 따른 표시 장치로서, 액정 표시 장치와 유기 발광 표시 장치게 예로서 제시되었으나, 이에 한정되는 것은 아니며, 다른 종류의 표시 장치, 예를 들어, 전기 영동 표시 장치, 전자 습윤 표시 장치 등에도 사용될 수 있음은 물론이다. 상기 전기 영동 표시 장치는 전기 영동 현상을 이용한 것으로, 영상 표시층에 대응하는 전기 영동층을 포함한다. 상기 전자 습윤 표시 장치는 두 유체 간의 젖음 현상을 이용한 것으로, 영상 표시층에 대응하는 전기습윤층을 포함한다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
CH1, CH2, 및 CH3 : 제1, 제2, 및 제3 콘택홀
CHN : 채널부 DE : 드레인 전극
DL : 데이터 라인
DP1, DP2, DP3, 및 DP4 : 제1, 제2, 제3, 및 제4 도핑부
DTR : 드라이빙 박막 트랜지스터
DVL : 구동 전압 라인 EL1 : 제1 전극
EL2 : 제2 전극 GE : 게이트 전극
GL : 게이트 라인 SE : 소스 전극
STL : 스토리지 라인 STR : 스위칭 트랜지스터
CHN : 채널부 DE : 드레인 전극
DL : 데이터 라인
DP1, DP2, DP3, 및 DP4 : 제1, 제2, 제3, 및 제4 도핑부
DTR : 드라이빙 박막 트랜지스터
DVL : 구동 전압 라인 EL1 : 제1 전극
EL2 : 제2 전극 GE : 게이트 전극
GL : 게이트 라인 SE : 소스 전극
STL : 스토리지 라인 STR : 스위칭 트랜지스터
Claims (20)
- 소스 전극;
드레인 전극;
상기 소스 전극과 상기 드레인 전극 사이에 제공된 채널부; 및
상기 채널부 상에 상기 채널부로부터 절연되어 제공된 게이트 전극을 포함하고,
상기 소스 전극, 상기 드레인 전극, 및 상기 채널부는 동일 평면 상에 제공되는 박막 트랜지스터. - 제1항에 있어서,
상기 소스 전극은 상기 소스 전극부와, 상기 소스 전극부의 적어도 일부를 커버하는 제1 도핑부를 포함하고,
상기 드레인 전극은 상기 드레인 전극부와, 상기 드레인 전극부의 적어도 일부를 커버하는 제2 도핑부를 포함하며,
상기 제1 도핑부와 상기 제2 도핑부는 도핑된 산화물 반도체로 이루어지는 박막 트랜지스터. - 제2항에 있어서,
상기 채널부는 상기 제1 도핑부와 상기 제2 도핑부 사이에 제공되며 산화물 반도체로 이루어지는 박막 트랜지스터. - 제3항에 있어서,
상기 산화물 반도체는 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 중에서 적어도 하나의 원소를 포함하는 산화물을 포함하는 박막 트랜지스터. - 상기 3항에 있어서,
상기 채널부에 있어서, 상기 산화물 반도체는 상기 제1 도핑부 및 상기 제2 도핑부의 도핑 농도보다 낮은 농도로 도핑된 박막 트랜지스터. - 제2항에 있어서,
상기 채널부와 상기 게이트 전극 사이에 제공된 게이트 절연막을 더 포함하고,
상기 게이트 전극, 상기 게이트 절연막, 및 상기 채널부는 평면상에서 볼 때 동일 크기 및 동일 형상으로 중첩되어 제공되는 박막 트랜지스터. - 제2항에 있어서,
상기 게이트 전극은 평면상에서 볼 때 상기 소스 전극부 및 상기 드레인 전극부로부터 각각 이격된 박막 트랜지스터. - 제7항에 있어서,
상기 게이트 전극은 평면상에서 볼 때, 상기 제1 도핑부의 적어도 일부를 사이에 두고 상기 소스 전극부로부터 이격된 박막 트랜지스터. - 제7항에 있어서,
상기 게이트 전극은 평면상에서 볼 때 상기 제2 도핑부의 적어도 일부를 사이에 두고 상기 드레인 전극부로부터 이격된 박막 트랜지스터. - 제7항에 있어서,
상기 소스 전극부는 상면과 측면을 포함하며, 상기 제1 도핑부는 상기 소스 전극의 상면과 측면의 적어도 일부에 직접 접촉하는 박막 트랜지스터. - 제7항에 있어서,
상기 드레인 전극부는 상면과 측면을 포함하며, 상기 제2 도핑부는 상기 소스 전극의 상면과 측면의 적어도 일부에 직접 접촉하는 박막 트랜지스터. - 제2항에 있어서,
상기 소스 전극부 및 상기 드레인 전극부 중 적어도 하나는 금속, 금속 합금, 금속 산화물 중 적어도 하나를 포함하는 박막 트랜지스터. - 표시 소자; 및
상기 표시 소자에 구동 신호를 제공하는 박막 트랜지스터;를 포함하고,
상기 박막 트랜지스터는
소스 전극;
드레인 전극;
상기 소스 전극과 상기 드레인 전극 사이에 제공된 채널부; 및
상기 채널부 상에 상기 채널부로부터 절연되어 제공된 게이트 전극을 포함하고,
상기 소스 전극, 상기 드레인 전극, 및 상기 채널부는 동일 평면 상에 제공되는 표시 장치. - 베이스 기판 상에 소스 전극부과 드레인 전극부를 형성하는 단계;
상기 소스 전극부와 상기 드레인 전극부 사이에 산화물 반도체층을 형성하는 단계;
상기 산화물 반도체층 상에 게이트 전극을 형성하는 단계; 및
상기 산화물 반도체층을 상기 게이트 전극을 마스크로 하여 불순물을 도핑하여, 상기 불순물이 도핑된 제1 도핑부 및 제2 도핑부와, 상기 제1 도핑부와 상기 제2 도핑부 사이에 채널부를 단계를 포함하는 박막 트랜지스터 제조 방법. - 제14항에 있어서,
상기 불순물을 도핑하는 단계는 불순물을 함유한 박막을 형성하는 단계하는 단계와 상기 베이스 기판을 어닐링하는 단계를 포함하는 박막 트랜지스터 제조 방법. - 제15항에 있어서,
상기 불순물은 알루미늄인 박막 트랜지스터 제조 방법. - 제14항에 있어서,
상기 불순물을 도핑하는 단계는 상기 베이스 기판에 H2 또는 NH3 기체를 이용하여 플라즈마 처리하는 단계인 박막 트랜지스터 제조 방법. - 제14항에 있어서,
상기 채널부는 평면상에서 볼 때 상기 소스 전극부와 상기 드레인 전극부 각각으로부터 이격되는 박막 트랜지스터 제조 방법. - 제14항에 있어서,
상기 소스 전극부와 상기 드레인 전극부는 단일막 또는 다중막으로 형성되는 박막 트랜지스터 제조 방법. - 베이스 기판 상에 소스 전극부과 드레인 전극부를 형성하는 단계;
상기 소스 전극부와 상기 드레인 전극부 사이에 산화물 반도체층을 형성하는 단계;
상기 산화물 반도체층 상에 게이트 전극을 형성하는 단계;
상기 산화물 반도체층을 상기 게이트 전극을 마스크로 하여 불순물을 도핑하여, 상기 불순물이 도핑된 제1 도핑부 및 제2 도핑부와, 상기 제1 도핑부와 상기 제2 도핑부 사이에 채널부를 단계;
상기 드레인 전극에 연결된 제1 전극을 형성하는 단계;
상기 제1 전극에 대향하는 제2 전극을 형성하는 단계; 및
상기 제1 전과 상기 제2 전극 사이에 영상 표시층을 형성하는 단계를 포함하는 박막 트랜지스터 제조 방법.
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