JP2014056963A - 薄膜トランジスタおよび固体撮像装置 - Google Patents

薄膜トランジスタおよび固体撮像装置 Download PDF

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Abstract

【課題】１／ｆノイズを低減することが可能な薄膜トランジスタを提供する。
【解決手段】薄膜半導体層１下にはゲート絶縁膜２を介してゲート電極３が設けられ、薄膜半導体層１上にはゲート絶縁膜４を介してゲート電極７が設けられ、ゲート電極７は薄膜半導体層１の側端部にかからないように配置され、薄膜半導体層１上において、薄膜半導体層１のゲート長方向Ｌの一端にはソース層５が接続され、他端にはドレイン層６が接続されている。
【選択図】図１

Description

本発明の実施形態は、薄膜トランジスタおよび固体撮像装置に関する。
薄膜トランジスタは絶縁体上に形成することができ、半導体素子の積層化に有効である。この薄膜トランジスタの１／ｆノイズの要因として、ゲート絶縁膜とチャネルとの界面でのトラップサイトにおけるキャリアの捕獲および放出に加え、ゲート幅方向の端部でのトラップサイトにおけるキャリアの捕獲および放出がある。
特開平９−２８９３１７号公報
本発明の一つの実施形態は、１／ｆノイズを低減することが可能な薄膜トランジスタおよび固体撮像装置を提供することを目的とする。
本発明の一つの実施形態によれば、薄膜半導体層と、第１ゲート電極と、ソース層と、ドレイン層とが設けられている。第１ゲート電極は、前記薄膜半導体層の側端部にかからないようにして、第１ゲート絶縁膜を介して前記薄膜半導体層上に設けられている。ソース層とドレイン層とは、前記薄膜半導体層に接続されている。
図１（ａ）は、第１の実施形態に係る薄膜トランジスタの概略構成を示す断面図、図１（ｂ）は、第１の実施形態に係る薄膜トランジスタの概略構成を示す平面図である。 図２（ａ）〜図２（ｆ）は、第２の実施形態に係る薄膜トランジスタの製造方法を示す断面図である。 図３は、第３の実施形態に係る薄膜トランジスタの概略構成を示す断面図である。 図４は、第４の実施形態に係る薄膜トランジスタの概略構成を示す平面図である。 図５は、第５の実施形態に係る薄膜トランジスタの概略構成を示す断面図である。 図６は、第６の実施形態に係る薄膜トランジスタの概略構成を示す断面図である。 図７は、第７の実施形態に係る薄膜トランジスタの概略構成を示す平面図である。 図８は、第８の実施形態に係る薄膜トランジスタの概略構成を示す平面図である。 図９は、第９の実施形態に係る薄膜トランジスタの概略構成を示す平面図である。 図１０は、第１０の実施形態に係る薄膜トランジスタの概略構成を示す平面図である。 図１１は、第１１の実施形態に係る薄膜トランジスタの概略構成を示す平面図である。 図１２は、第１２の実施形態に係る固体撮像装置の画素の概略構成を示す平面図である。 図１３は、図１２の画素の回路構成を示す図である。 図１４（ａ）および図１４（ｂ）は、第１３の実施形態に係る固体撮像装置の画素の製造方法を示す断面図である。 図１５（ａ）および図１５（ｂ）は、第１３の実施形態に係る固体撮像装置の画素の製造方法を示す断面図である。 図１６（ａ）および図１６（ｂ）は、第１３の実施形態に係る固体撮像装置の画素の製造方法を示す断面図である。 図１７（ａ）および図１７（ｂ）は、第１３の実施形態に係る固体撮像装置の画素の製造方法を示す断面図である。 図１８（ａ）および図１８（ｂ）は、第１３の実施形態に係る固体撮像装置の画素の製造方法を示す断面図である。 図１９（ａ）および図１９（ｂ）は、第１３の実施形態に係る固体撮像装置の画素の製造方法を示す断面図である。 図２０（ａ）および図２０（ｂ）は、第１３の実施形態に係る固体撮像装置の画素の製造方法を示す断面図である。 図２１（ａ）および図２１（ｂ）は、第１３の実施形態に係る固体撮像装置の画素の製造方法を示す断面図である。
以下に添付図面を参照して、実施形態に係る薄膜トランジスタおよび固体撮像装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１の実施形態）
図１（ａ）は、第１の実施形態に係る薄膜トランジスタの概略構成を示す断面図、図１（ｂ）は、第１の実施形態に係る薄膜トランジスタの概略構成を示す平面図である。
図１（ａ）および図１（ｂ）において、薄膜半導体層１下にはゲート絶縁膜２を介してゲート電極３が設けられている。また、薄膜半導体層１上にはゲート絶縁膜４を介してゲート電極７が設けられている。なお、ゲート電極７は薄膜半導体層１の側端部にかからないように配置することができる。また、ゲート絶縁膜４はゲート絶縁膜２よりも実効膜厚を小さくすることができる。そして、薄膜半導体層１上において、薄膜半導体層１のゲート長方向Ｌの一端にはソース層５が接続され、他端にはドレイン層６が接続されている。
ここで、ゲート電極７上にはゲートコンタクト９が形成されている。また、薄膜半導体層１から露出されるようにしてゲート電極３がゲート長方向Ｌに引き出されている。そして、ゲート電極３上には、薄膜半導体層１にかからないようにゲートコンタクト８が形成されている。
なお、薄膜半導体層１の材料は、例えば、多結晶シリコンを用いるようにしてもよいし、ＩＧＺＯ（インジウム・ガリウム・ジンク・オキサイド）などの酸化物半導体を用いるようにしてもよい。ゲート絶縁膜２の材料は、例えば、シリコン窒化膜を用いることができる。ゲート絶縁膜４の材料は、例えば、シリコン酸化膜を用いることができる。ゲート電極３の材料は、例えば、Ｃｕなどの金属を用いることができる。ソース層５、ドレイン層６およびゲート電極７の材料は、例えば、Ａｌ、Ｃｕ、Ｍｏなどの金属を用いることができる。あるいは、ソース層５、ドレイン層６およびゲート電極７の材料は、ＴｉＮでＡｌを挟んだ３層構造を用いるようにしてもよい。
そして、ソース層５にはソース電圧Ｖｓが印加され、ドレイン層６にはドレイン電圧Ｖｄが印加され、ゲート電極３にはゲート電圧Ｖｇ１が印加され、ゲート電極７にはゲート電圧Ｖｇ２が印加される。この時、ソース電圧Ｖｓはグランド電位、ドレイン電圧Ｖｄおよびゲート電圧Ｖｇ１、Ｖｇ２は正電位に設定することができる。なお、ゲート電圧Ｖｇ１、Ｖｇ２の値は正電位ならば、互いに同一であってもよいし、互いに異なっていてもよい。
ここで、薄膜半導体層１の両面にゲート電極３、７を設けることにより、チャネルからゲート絶縁膜２、４の方向への電界を緩和することが可能となるとともに、薄膜半導体層１の側端部にかからないようにゲート電極７を配置することにより、薄膜半導体層１の側端部での電界の増加を抑制することができる。このため、薄膜半導体層１の側端部でのキャリアの捕獲および放出の増大を抑制しつつ、ゲート絶縁膜２、４とチャネルとの界面でのトラップサイトにおけるキャリアの捕獲および放出を減少させることが可能となり、薄膜トランジスタの１／ｆノイズを低減させることができる。また、ゲート絶縁膜４はゲート絶縁膜２よりも実効膜厚を小さくすることにより、垂直電界の緩和効果を大きくすることができる。
（第２の実施形態）
図２（ａ）〜図２（ｆ）は、第２の実施形態に係る薄膜トランジスタの製造方法を示す断面図である。
図２（ａ）において、ＣＶＤなどの方法にて絶縁層１１を下地層１０上に成膜する。なお、下地層１０は、絶縁層であってもよいし、配線層であってもよい。また、下地層１０には集積回路が形成されていてもよい。そして、フォトリソグラフィ技術およびドライエッチング技術を用いることにより、絶縁層１１に開口部１２を形成する。
次に、図２（ｂ）に示すように、スパッタまたはＣＶＤなどの方法にて開口部１２が埋め込まれるように絶縁層１１上に電極材を成膜する。そして、ＣＭＰなどの方法にて絶縁層１１が露出するまで電極材を薄膜化することにより、開口部１２に埋め込まれたゲート電極３を下地層１０上に形成する。
次に、図２（ｃ）に示すように、ＣＶＤなどの方法にてゲート電極３および絶縁層１１上にゲート絶縁膜２を形成する。
次に、図２（ｄ）に示すように、スパッタまたはＣＶＤなどの方法にて薄膜半導体層１をゲート絶縁膜２上に成膜する。そして、フォトリソグラフィ技術およびエッチング技術を用いることにより、ゲート電極３に対向するように薄膜半導体層１をパターニングする。薄膜半導体層１の材料としてＩＧＺＯを用いた場合、塩素系ガスによるドライエッチングを用いるようにしてもよいし、酸性薬液によるウェットエッチングを用いるようにしてもよい。
次に、図２（ｅ）に示すように、ＣＶＤなどの方法にてゲート絶縁膜４を薄膜半導体層１上に成膜する。そして、フォトリソグラフィ技術およびドライエッチング技術を用いてゲート絶縁膜４をパターニングすることにより、薄膜半導体層１の両端部を露出させる。
次に、図２（ｆ）に示すように、スパッタまたはＣＶＤなどの方法にてゲート絶縁膜２、４および薄膜半導体層１上に電極材を成膜する。そして、フォトリソグラフィ技術およびエッチング技術を用いて電極材をパターニングすることにより、薄膜半導体層１の端部に接続されたソース層５およびドレイン層６を形成するとともに、薄膜半導体層１の端部にかからないようにしてゲート電極３に対向配置されたゲート電極７をゲート絶縁膜４上に形成する。
（第３の実施形態）
図３は、第３の実施形態に係る薄膜トランジスタの概略構成を示す断面図である。
図３において、図１のゲート絶縁膜２およびゲート電極７上には層間絶縁層１３が形成されている。なお、層間絶縁層１３の材料は、例えば、シリコン酸化膜を用いることができる。そして、層間絶縁層１３にはゲート電極７を露出させる開口部１４が形成され、層間絶縁層１３およびゲート絶縁膜２にはゲート電極３を露出させる開口部１５が形成されている。そして、層間絶縁層１３上には開口部１４、１５に埋め込まれた配線１６が形成され、配線１６を介してゲート電極３、７が互いに接続されている。
ここで、ゲート電極３、７を互いに接続することにより、薄膜半導体層１の両面から正電圧を印加することができる。このため、ゲート絶縁膜２、４とチャネルとの界面でのトラップサイトにおけるキャリアの捕獲および放出を減少させることが可能となり、薄膜トランジスタの１／ｆノイズを低減させることができる。
（第４の実施形態）
図４は、第４の実施形態に係る薄膜トランジスタの概略構成を示す平面図である。
図４において、この薄膜トランジスタでは、薄膜半導体層２１下にはゲート電極２３が設けられている。また、薄膜半導体層２１上にはゲート電極２３に対向するようにゲート電極２７が設けられている。なお、ゲート電極２３、２７は薄膜半導体層２１の側端部にかからないように配置することができる。そして、薄膜半導体層２１上において、薄膜半導体層２１のゲート長方向Ｌの一端にはソース層２５が接続され、他端にはドレイン層２６が接続されている。なお、ソース層２５およびドレイン層２６は、ゲート幅方向Ｗにおいて薄膜半導体層２１の側端部にかからないように配置することができる。この時、薄膜半導体層２１の幅をＷｇ、ソース層２５の幅をＷｓ、ドレイン層２６の幅をＷｄ、ゲート電極２３のゲート幅をＷ１、ゲート電極２７のゲート幅をＷ２とすると、Ｗｇ＞Ｗ１＞Ｗ２かつＷｇ＞ＷｓかつＷｇ＞Ｗｄという条件を満たすことができる。
ここで、薄膜半導体層２１の側端部にかからないようにゲート電極２３、２７を配置することにより、薄膜半導体層２１の側端部にかかる電界を緩和することができる。このため、薄膜半導体層２１の側端部でのキャリアの捕獲および放出を低減することが可能となり、薄膜トランジスタの１／ｆノイズを低減させることができる。さらに、ゲート幅方向Ｗにおいて薄膜半導体層２１の側端部にかからないようにソース層２５およびドレイン層２６を配置することにより、薄膜半導体層２１の側端部でのキャリアの捕獲および放出を低減することが可能となり、薄膜トランジスタの１／ｆノイズを低減させることができる。
（第５の実施形態）
図５は、第５の実施形態に係る薄膜トランジスタの概略構成を示す断面図である。
図５において、図４の薄膜半導体層２１とゲート電極２３との間にはゲート絶縁膜２２が形成され、薄膜半導体層２１とゲート電極２７との間にはゲート絶縁膜２４が形成されている。また、ゲート絶縁膜２２およびゲート電極２７上には層間絶縁層２９が形成され、ゲート絶縁膜２２およびゲート電極２３下には層間絶縁層２８が形成されている。なお、層間絶縁層２８、２９の材料は、例えば、シリコン酸化膜を用いることができる。そして、層間絶縁層２９にはゲート電極２７を露出させる開口部３２が形成され、層間絶縁層２８にはゲート電極２３を露出させる開口部３３が形成され、層間絶縁層２８、２９およびゲート絶縁膜２２には層間絶縁層２８、２９およびゲート絶縁膜２２を貫通する開口部３４が形成されている。そして、層間絶縁層２８下には開口部３３に埋め込まれた配線３０が形成され、層間絶縁層２９上には開口部３２、３４に埋め込まれた配線３１が形成され、配線３０、３１を介してゲート電極２３、２７が互いに接続されている。
ここで、配線３０、３１を介してゲート電極２３、２７を互いに接続することにより、薄膜半導体層２１の側端部にかからないようにゲート電極２３、２７を配置しつつ、薄膜半導体層２１の両面から正電圧を印加することができる。このため、薄膜半導体層２１の側端部でのキャリアの捕獲および放出を低減しつつ、ゲート絶縁膜２２、２４とチャネルとの界面でのトラップサイトにおけるキャリアの捕獲および放出を減少させることが可能となり、薄膜トランジスタの１／ｆノイズを低減させることができる。
（第６の実施形態）
図６は、第６の実施形態に係る薄膜トランジスタの概略構成を示す断面図である。
図６において、この薄膜トランジスタでは、図１の薄膜トランジスタのゲート電極７が除去され、ドレイン層６の代わりにドレイン層６´が設けられている。ここで、ドレイン層６´は、ゲート長方向Ｌにおいてソース層５よりもゲート電極３上への張り出しを大きくすることができる。すなわち、ドレイン層６´は、ソース層５よりもゲート電極３に対する重なり面積を大きくすることができる。
ここで、ドレイン層６´は、ソース層５よりもゲート電極３に対する重なり面積を大きくすることにより、ドレイン層６´側では薄膜半導体層１の両面に正電圧を印加することができる。このため、ドレイン層６´側ではソース層５よりも垂直電界を緩和することができ、ゲート電極３に対するソース層５の重なり面積を大きくした場合に比べて、トラップサイトにおけるキャリアの捕獲および放出に起因する１／ｆノイズを低減することができる。
（第７の実施形態）
図７は、第７の実施形態に係る薄膜トランジスタの概略構成を示す平面図である。
図７において、この薄膜トランジスタでは、図６の薄膜トランジスタのドレイン層６´の代わりにドレイン層６´´が設けられている。ここで、ドレイン層６´´は、ゲート長方向Ｌにおいてソース層５よりもゲート電極３上への張り出しを大きくすることができる。すなわち、ドレイン層６´´は、ソース層５よりもゲート電極３に対する重なり面積を大きくすることができる。また、ドレイン層６´´の張り出し部分では、ゲート幅方向Ｗにおいて薄膜半導体層１にかからないようにすることができ、ドレイン層６´´の幅をソース層５の幅よりも小さくすることができる。
ここで、ドレイン層６´´は、ソース層５よりもゲート電極３に対する重なり面積を大きくするとともに、ドレイン層６´´の張り出し部分では、ゲート幅方向Ｗにおいて薄膜半導体層１にかからないようにすることにより、ドレイン層６´´側では薄膜半導体層１の側端部でのキャリアの捕獲および放出を低減しつつ、チャネル界面のトラップサイトにおけるキャリアの捕獲および放出を低減することができ、１／ｆノイズを低減することができる。
（第８の実施形態）
図８は、第８の実施形態に係る薄膜トランジスタの概略構成を示す平面図である。
図８において、この薄膜トランジスタでは、図４の薄膜トランジスタのゲート電極２７が除去され、薄膜半導体層２１の代わりに薄膜半導体層２１´が設けられている。薄膜半導体層２１´は、ドレイン層２６とソース層２５との間において側短部が外側に湾曲している。
ここで、薄膜半導体層２１´の側短部を外側に湾曲させることにより、薄膜半導体層２１´の側短部が真っ直ぐに伸びた場合に比べて側短部の長さを増大させることができる。このため、薄膜半導体層２１´の側短部を通過するキャリアの数を減少させることができ、側短部のトラップサイトにおけるキャリアの捕獲および放出に起因する１／ｆノイズを低減することができる。
（第９の実施形態）
図９は、第９の実施形態に係る薄膜トランジスタの概略構成を示す平面図である。
図９において、薄膜半導体層５１下にはゲート電極５３が設けられている。そして、薄膜半導体層５１上において、薄膜半導体層５１のゲート長方向Ｌの一端にはソース層５５が接続され、他端にはドレイン層５６が接続されている。ここで、薄膜半導体層５１は、ドレイン層５６側ではソース層５５側に比べて幅が広げられている。この時、ゲート電極５３およびドレイン層５６は、ゲート幅方向Ｗにおいて薄膜半導体層５１の側端部にかからないように配置することができる。
ここで、ドレイン層５６側では薄膜半導体層５１の側端部にかからないようにゲート電極５３およびドレイン層５６を配置することにより、薄膜半導体層５１の側端部にかかる電界を緩和することができる。このため、ドレイン層５６側において薄膜半導体層５１の側端部でのキャリアの捕獲および放出を低減することが可能となり、薄膜トランジスタの１／ｆノイズを低減させることができる。
（第１０の実施形態）
図１０は、第１０の実施形態に係る薄膜トランジスタの概略構成を示す平面図である。
図１０において、この薄膜トランジスタでは、薄膜半導体層６１下にはゲート電極６３が設けられている。また、薄膜半導体層６１上において、薄膜半導体層６１のゲート長方向Ｌの一端にはソース層６５が接続され、他端にはドレイン層６６が接続されている。また、ソース層６５とドレイン層６６との間において、薄膜半導体層６１の側端部には側端制御層６７、６８が設けられている。なお、この側端制御層６７、６８は、負に帯電された負帯電膜を用いることができる。この負帯電膜としては、例えば、ＴｉＯまたはＨｆＯなどを用いることができる。
なお、図１０の実施形態では、ゲート電極６３、ソース層６５およびドレイン層６６がゲート幅方向Ｗに薄膜半導体層６１からはみ出す方法について示したが、ゲート電極６３、ソース層６５およびドレイン層６６はゲート幅方向Ｌにおいて薄膜半導体層６１の側端部にかからないように配置してもよい。
ここで、薄膜半導体層６１の側端部に側端制御層６７、６８を配置することにより、薄膜半導体層６１の側端部を通るキャリアを減少させることができる。このため、薄膜半導体層６１の側端部でのキャリアの捕獲および放出を低減することが可能となり、薄膜トランジスタの１／ｆノイズを低減させることができる。
（第１１の実施形態）
図１１は、第１１の実施形態に係る薄膜トランジスタの概略構成を示す平面図である。
図１１において、この薄膜トランジスタでは、図７の薄膜トランジスタに側端制御層７７、７８が追加されている。この側端制御層７７、７８は、ソース層５とドレイン層６との間において、薄膜半導体層１の側端部に配置されている。なお、この側端制御層７７、７８は、負に帯電された負帯電膜を用いることができる。この負帯電膜としては、例えば、ＴｉＯまたはＨｆＯなどを用いることができる。あるいは、この側端制御層７７、７８は、負電圧が印加される電極であってもよい。
ここで、薄膜半導体層１の側端部に側端制御層７７、７８を配置することにより、薄膜半導体層１の側端部を通るキャリアを減少させることができる。このため、薄膜半導体層１の側端部でのキャリアの捕獲および放出を低減することが可能となり、薄膜トランジスタの１／ｆノイズを低減させることができる。
（第１２の実施形態）
図１２は、第１２の実施形態に係る固体撮像装置の画素の概略構成を示す平面図である。
図１２において、Ｐ型半導体層８１には、Ｎ型不純物導入層８２およびＰ型不純物導入層８３が形成されることで光電変換層１００が形成されている。なお、Ｐ型半導体層８１の半導体材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＰ、ＧａＩｎＡｓＰ、ＧａＰ、ＩｎＧａＡｓ、ＧａＮ、ＳｉＣなどから選択することができる。また、Ｐ型半導体層８１には、Ｎ型不純物導入層８２と離間されたＮ型不純物導入層８４が形成されている。そして、Ｎ型不純物導入層８２、８４間において、Ｐ型半導体層８１上にはゲート絶縁膜８５を介してゲート電極８６が形成されている。なお、ゲート絶縁膜８５の材料は、例えば、シリコン酸化膜を用いることができる。ゲート電極８６の材料は、例えば、多結晶シリコン膜を用いることができる。また、Ｎ型不純物導入層８４およびゲート電極８６は、光電変換層１００に蓄積された電荷を読み出す読み出しトランジスタを構成することができる。
また、Ｐ型半導体層８１上には、ゲート電極８６を覆うように層間絶縁層８７が形成されている。さらに、層間絶縁層８７上には絶縁層８９が形成され、絶縁層８９にはゲート電極９０が埋め込まれている。また、層間絶縁層８７には埋め込み電極８８が埋め込まれ、ゲート電極９０は埋め込み電極８８を介してＮ型不純物導入層８４に接続されている。なお、層間絶縁層８７および絶縁層８９の材料は、例えば、シリコン酸化膜を用いることができる。ゲート電極９０の材料は、例えば、Ｃｕなどの金属を用いることができる。埋め込み電極８８の材料は、例えば、Ｗなどの金属を用いることができる。
ゲート電極９０上にはゲート絶縁膜９１を介して薄膜半導体層９２が形成されている。薄膜半導体層９２上にはゲート絶縁膜９８を介してゲート電極９９が形成されている。ゲート絶縁膜９１、薄膜半導体層９２およびゲート電極９９上には層間絶縁層９３が形成されている。層間絶縁層９３にはソース層９５およびドレイン層９７が埋め込まれている。そして、ソース層９５は、埋め込み電極９４を介して薄膜半導体層９２の一端に接続され、ドレイン層９７は、埋め込み電極９６を介して薄膜半導体層９２の他端に接続されている。なお、薄膜半導体層９２の材料は、例えば、ＩＧＺＯなどの酸化物半導体を用いることができる。ゲート絶縁膜９１の材料は、例えば、シリコン窒化膜を用いることができる。ゲート絶縁膜９８の材料は、例えば、シリコン酸化膜を用いることができる。ゲート電極９０の材料は、例えば、Ｃｕなどの金属を用いることができる。ソース層９５、ドレイン層９７およびゲート電極９９の材料は、例えば、Ａｌ、Ｃｕ、Ｍｏなどの金属を用いることができる。また、ゲート電極９０、９９、薄膜半導体層９２、ソース層９５およびドレイン層９７は、光電変換層１００から読み出された信号を増幅する薄膜トランジスタを構成することができる。この薄膜トランジスタは、図１、図４および図６〜図１１のいずれかの構成を用いることができる。
そして、Ｐ型半導体層８１の裏面側から入射光ＲＩが入射すると、入射光ＲＩが光電変換層１００にて電荷に変換され光電変換層１００に蓄積される。そして、光電変換層１００に蓄積された電荷は読み出しトランジスタを介して読み出され、ゲート電極９０に印加されることで増幅される。
ここで、光電変換層１００上に薄膜トランジスタを形成することにより、Ｐ型半導体層８１に増幅トランジスタを形成する必要がなくなる。このため、Ｐ型半導体層８１の光電変換層１００の面積を拡大することができ、固体撮像装置の感度を向上させることができる。
また、ゲート電極９９に正電圧を印加することにより、チャネル界面でのトラップサイトにおけるキャリアの捕獲および放出を減少させることが可能となり、薄膜トランジスタの１／ｆノイズを低減させることができる。なお、ゲート電極９９には、読み出しトランジスタを介して読み出された信号を印加するようにしてもよい。
図１３は、図１２の画素の回路構成を示す図である。
図１３において、画素には、フォトダイオードＰＤ、増幅トランジスタＴｂ、リセットトランジスタＴｃおよび読み出しトランジスタＴｄがそれぞれ設けられている。また、増幅トランジスタＴｂとリセットトランジスタＴｃと読み出しトランジスタＴｄとの接続点には検出ノードとしてフローティングディフュージョンＦＤが形成されている。
そして、読み出しトランジスタＴｄのソースは、フォトダイオードＰＤに接続され、読み出しトランジスタＴｄのゲートには、読み出し信号ＲＥＡＤが入力される。また、リセットトランジスタＴｃのソースは、読み出しトランジスタＴｄのドレインに接続され、リセットトランジスタＴｃのゲートには、リセット信号ＲＳＧが入力され、リセットトランジスタＴｃのドレインは、電源電位ＲＳＤに接続されている。また、増幅トランジスタＴｂのソースは、垂直信号線Ｖｌｉｎに接続され、増幅トランジスタＴｂのゲートは、読み出しトランジスタＴｄのドレインに接続され、増幅トランジスタＴｂのドレインは、電源電位ＶＤＤに接続されている。そして、電流原Ｇはカラムごとに垂直信号線Ｖｌｉｎに接続されている。
ここで、図１２の光電変換層１００はフォトダイオードＰＤを構成することができる。図１２のＮ型不純物導入層８４およびゲート電極８６は読み出しトランジスタＴｄを構成することができる。図１２のゲート電極９０、９９、薄膜半導体層９２、ソース層９５およびドレイン層９７は増幅トランジスタＴｂを構成することができる。リセットトランジスタＴｃを薄膜トランジスタにて構成するようにしてもよい。
（第１３の実施形態）
図１４（ａ）〜図２１（ａ）および図１４（ｂ）〜図２１（ｂ）は、第１３の実施形態に係る固体撮像装置の画素の製造方法を示す断面図である。
図１４（ａ）において、ＡｓまたはＰなどのＮ型不純物をＰ型半導体層８１にイオン注入することにより、Ｎ型不純物導入層８２を形成する。次に、ＢなどのＰ型不純物をＮ型不純物導入層８２上にイオン注入することにより、Ｐ型不純物導入層８３を形成する。
次に、図１４（ｂ）に示すように、熱酸化などの方法にてゲート絶縁膜８５をＰ型半導体層８１上に形成する。そして、スパッタまたはＣＶＤなどの方法にてゲート絶縁膜８５上に電極材を成膜する。そして、フォトリソグラフィ技術およびエッチング技術を用いて電極材をパターニングすることにより、Ｎ型不純物導入層８２の横に配置されたゲート電極８６をゲート絶縁膜８５上に形成する。次に、ＡｓまたはＰなどのＮ型不純物をＰ型半導体層８１にイオン注入することにより、Ｎ型不純物導入層８２に対向するようにゲート電極８６の横に配置されたＮ型不純物導入層８４を形成する。
次に、図１５（ａ）に示すように、ＣＶＤなどの方法にてゲート電極８６が覆われるように層間絶縁層８７をＰ型半導体層８１上に成膜する。そして、ＣＭＰなどの方法にて層間絶縁層８７を薄膜化することにより、層間絶縁層８７を平坦化する。
次に、図１５（ｂ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて層間絶縁層８７をパターニングすることにより、Ｎ型不純物導入層８４を露出させる開口部Ｈ１を層間絶縁層８７に形成する。
次に、図１６（ａ）に示すように、スパッタまたはＣＶＤなどの方法にて開口部Ｈ１が埋め込まれるように層間絶縁層８７上に電極材を成膜する。そして、ＣＭＰなどの方法にて層間絶縁層８７が露出するまで電極材を薄膜化することにより、開口部Ｈ１に埋め込まれた埋め込み電極８８をＮ型不純物導入層８４上に形成する。
次に、図１６（ｂ）に示すように、ＣＶＤなどの方法にて絶縁層８９を層間絶縁層８７および埋め込み電極８８上に成膜する。
次に、図１７（ａ）に示すように、フォトリソグラフィ技術およびドライエッチング技術を用いて絶縁層８９をパターニングすることにより、埋め込み電極８８を露出させる開口部Ｈ２を絶縁層８９に形成する。
次に、図１７（ｂ）に示すように、スパッタまたはＣＶＤなどの方法にて開口部Ｈ２が埋め込まれるように絶縁層８９および埋め込み電極８８上に電極材１０１を成膜する。なお、電極材１０１下にはＴａＮなどのバリアメタル膜を成膜するようにしてもよい。
次に、図１８（ａ）に示すように、ＣＭＰなどの方法にて絶縁層８９が露出するまで電極材１０１を薄膜化することにより、開口部Ｈ２に埋め込まれたゲート電極９０を層間絶縁層８７上に形成する。
次に、図１８（ｂ）に示すように、ＣＶＤなどの方法にてゲート電極９０および絶縁層８９上にゲート絶縁膜９１を形成する。
次に、図１９（ａ）に示すように、スパッタまたはＣＶＤなどの方法にて薄膜半導体層９２をゲート絶縁膜９１上に成膜する。そして、フォトリソグラフィ技術およびエッチング技術を用いることにより、ゲート電極９０に対向するように薄膜半導体層９２をパターニングする。
次に、図１９（ｂ）に示すように、ＣＶＤなどの方法にてゲート絶縁膜９８を薄膜半導体層９２上に成膜する。そして、フォトリソグラフィ技術およびドライエッチング技術を用いてゲート絶縁膜９８をパターニングすることにより、薄膜半導体層９２の両端部を露出させる。次に、スパッタまたはＣＶＤなどの方法にてゲート絶縁膜９８上に電極材を成膜する。そして、フォトリソグラフィ技術およびエッチング技術を用いて電極材をパターニングすることにより、薄膜半導体層９２の端部にかからないようにしてゲート電極９０に対向配置されたゲート電極９９をゲート絶縁膜９８上に形成する。さらに、ＣＶＤなどの方法にてゲート電極９９が覆われるように層間絶縁層９３をゲート絶縁膜９１および薄膜半導体層９２上に成膜する。
次に、図２０（ａ）に示すように、フォトリソグラフィ技術を用いることにより、開口部Ｈ３、Ｈ４が設けられたレジストパターンＲＡを層間絶縁層９３上に形成する。そして、レジストパターンＲＡをマスクとして層間絶縁層９３をエッチングすることにより、薄膜半導体層９２の端部を露出させる開口部Ｈ５、Ｈ６を層間絶縁層９３に形成する。
次に、図２０（ｂ）に示すように、フォトリソグラフィ技術を用いることにより、開口部Ｈ７、Ｈ８が設けられたレジストパターンＲＢを層間絶縁層９３上に形成する。そして、レジストパターンＲＢをマスクとして層間絶縁層９３をハーフエッチングすることにより、開口部Ｈ５、Ｈ６に接続された溝Ｈ９、Ｈ１０を層間絶縁層９３に形成する。
次に、図２１（ａ）に示すように、スパッタまたはＣＶＤなどの方法にて開口部Ｈ５、Ｈ６および溝Ｈ９、Ｈ１０が埋め込まれるように層間絶縁層９３上に電極材１０２を成膜する。
次に、図２１（ｂ）に示すように、ＣＭＰなどの方法にて層間絶縁層９３が露出するまで電極材１０２を薄膜化することにより、開口部Ｈ５、Ｈ６にそれぞれ埋め込まれた埋め込み電極９４、９６を薄膜半導体層９２上に形成するとともに、埋め込み電極９４、９６にそれぞれ接続されたソース層９５およびドレイン層９７を溝Ｈ９、Ｈ１０に埋め込む。
なお、上述した実施形態では、ゲート電極３、２３、５３、６３、９０などの第１ゲート電極がソース層およびドレイン層の下部に配置された方法について説明したが、第１ゲート電極がソース層およびドレイン層の上部に配置されていてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２１、２１´、５１、６１、９２ 薄膜半導体層、２、４、８５、９１、９８ ゲート絶縁膜、３、７、２３、２７、５３、６３、８６、９０、９９ ゲート電極、５、２５、５５、６５、９５ ソース層、６、６´、６´´、２６、５６、６６、９７ ドレイン層、８、９ ゲートコンタクト、１０ 下地層、１１、８９ 絶縁層、１２、１４、１５、３２〜３４ 開口部、１３、２８、２９、８７、９３ 層間絶縁層、１６、３０、３１ 配線、６７、６８、７７、７８ 側端制御層、Ｔｂ 増幅トランジスタ、Ｔｃ リセットトランジスタ、Ｔｄ 読み出しトランジスタ、ＰＤ フォトダイオード、ＦＤ フローティングディフュージョン、Ｖｌｉｎ 垂直信号線、８１ Ｐ型半導体層、８２、８４ Ｎ型不純物導入層、８３ Ｐ型不純物導入層、８８、９４、９６ 埋め込み電極、１００ 光電変換層

Claims (8)

  1. 薄膜半導体層と、
    前記薄膜半導体層の側端部にかからないようにして第１ゲート絶縁膜を介して前記薄膜半導体層上に設けられた第１ゲート電極と、
    前記薄膜半導体層に接続されたソース層と、
    前記薄膜半導体層に接続されたドレイン層と、
    前記薄膜半導体層の側端部にかからないようにして、前記第１ゲート電極が配置された前記薄膜半導体層の反対面上に第２ゲート絶縁膜を介して設けられた第２ゲート電極と、
    前記第１ゲート電極と前記第２ゲート電極とを接続する配線とを備えることを特徴とする薄膜トランジスタ。
  2. 薄膜半導体層と、
    前記薄膜半導体層の側端部にかからないようにして、第１ゲート絶縁膜を介して前記薄膜半導体層上に設けられた第１ゲート電極と、
    前記薄膜半導体層に接続されたソース層と、
    前記薄膜半導体層に接続されたドレイン層とを備えることを特徴とする薄膜トランジスタ。
  3. 前記薄膜半導体層の側端部にかからないようにして、前記第１ゲート電極が配置された前記薄膜半導体層の反対面上に第２ゲート絶縁膜を介して設けられた第２ゲート電極とを備えることを特徴とする請求項２に記載の薄膜トランジスタ。
  4. 薄膜半導体層と、
    ゲート絶縁膜を介して前記薄膜半導体層上に設けられたゲート電極と、
    前記薄膜半導体層に接続されたソース層と、
    前記薄膜半導体層に接続され、前記ソース層よりも前記ゲート電極に対する重なり面積の大きなドレイン層とを備えることを特徴とする薄膜トランジスタ。
  5. 前記ドレイン層は、ゲート幅方向において前記薄膜半導体層の側端部にかからないように配置されていることを特徴とする請求項４に記載の薄膜トランジスタ。
  6. 前記薄膜半導体層は、前記ドレイン層側では前記ソース層側よりもゲート幅方向に広くなっていることを特徴とする請求項４または５に記載の薄膜トランジスタ。
  7. 前記ドレイン層と前記ソース層との間において前記薄膜半導体層の側短部上に配置され、前記薄膜半導体層の側短部の電位を制御する側端制御層を備えることを特徴とする請求項１から６のいずれか１項に記載の薄膜トランジスタ。
  8. 光電変換層が形成された半導体層と、
    前記半導体層上に形成され、前記光電変換層に蓄積された電荷を読み出す読み出しトランジスタと、
    前記読み出しトランジスタ上に形成され、前記読み出しトランジスタを介して読み出された信号を増幅する薄膜トランジスタとを備え、
    前記薄膜トランジスタは、
    薄膜半導体層と、
    前記薄膜半導体層の側端部にかからないようにして、第１ゲート絶縁膜を介して前記薄膜半導体層上に設けられた第１ゲート電極と、
    前記薄膜半導体層に接続されたソース層と、
    前記薄膜半導体層に接続されたドレイン層とを備えることを特徴とする固体撮像装置。
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