JP5838704B2 - 撮像素子 - Google Patents

Description

本発明は、単結晶基板上にフォトダイオードを備えてなる撮像素子に関するものである。

従来より、例えば、特許文献１には、基板上にフォトダイオードを備えてなる撮像素子が開示されている。具体的には、撮像素子は、基板の表層部にソース領域およびドレイン領域が形成され、基板の表面のうちソース領域とドレイン領域との間にゲート絶縁膜を介してゲート電極が形成されてなる回路部を有している。そして、ソース領域がフォトダイオードと金属やポリシリコン等で構成される配線を介して電気的に接続されている。なお、フォトダイオードには、ＣｕＩｎＧａＳｅ_２材料が用いられている。

国際公開第２００８／９３８３４号公報

しかしながら、上記撮像素子では、フォトダイオードをＣｕＩｎＧａＳｅ_２材料を用いて構成しており、ＣｕＩｎＧａＳｅ_２材料は多結晶であるために各撮像素子で特性が異なる可能性があるという問題がある。

また、上記撮像素子では、フォトダイオードとソース領域とを配線を介して接続しているため、キャリアがフォトダイオードからソース領域に転送される際に配線を介してノイズが導入されやすいという問題がある。

本発明は上記点に鑑みて、各撮像素子で特性が異なることを抑制することができると共に、ノイズが導入されることを抑制することができる撮像素子を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、単結晶基板（１０）と、当該単結晶基板（１０）に形成された回路部（２０）と、回路部（２０）の一部と直接接触する状態で単結晶基板（１０）の一面に配置された単結晶第１導電型層（３１）と、単結晶第１導電型層（３１）上に配置された単結晶第２導電型層（３３）とを有するフォトダイオード（３０）と、単結晶第２導電型層（３３）と電気的に接続される電極（３５）と、を備え、単結晶基板（１０）の一面にはコンタクトホール（２３ａ）が形成された絶縁膜（２３）が配置されており、単結晶第１導電型層（３１）は、一部がコンタクトホール（２３ａ）を介して回路部（２０）の一部と直接接触しており、単結晶第２導電型層（３３）は、第１導電型層（３１）を覆う状態で配置され、コンタクトホール（２３ａ）が形成された絶縁膜（２３）と接触しており、フォトダイオード（３０）は、単結晶第１導電型層（３１）と単結晶第２導電型層（３３）との間に、単結晶第１導電型層（３１）がＮ型である場合には伝導体側に、単結晶第１導電型層（３１）がＰ型である場合には価電子帯側に、単結晶第１導電型層（３１）のエネルギーバンドに対して突出するエネルギーバンドを有する単結晶バリア層（３２）を備え、単結晶第１導電型層（３１）は、単結晶第１導電型ＩｎＡｓ層であり、単結晶第２導電型層（３３）は、単結晶第２導電型ＩｎＡｓ層であり、単結晶バリア層（３２）は、単結晶Ｉｎ _ｘ Ｇａ _{（１−ｘ）} Ａｓ層（０＜ｘ＜１）であり、単結晶Ｉｎ _ｘ Ｇａ _{（１−ｘ）} Ａｓ層（０＜ｘ＜１）は、Ｇａの組成比が０．１７以上であることを特徴としている（図４、図５参照）。

このような撮像素子では、単結晶基板（１０）上に単結晶材料を用いて構成されたフォトダイオード（３０）が形成されているため、各撮像素子で特性が異なることを抑制することができる。

また、フォトダイオード（３０）における単結晶第１導電型層（３１）と回路部（２０）の一部とが直接接触しているため、つまり、単結晶第１導電型層（３１）と回路部（２０）の一部とが配線を介さずに直接電気的に接続されているため、フォトダイオード（３０）で生成されたキャリアがそのまま回路部（２０）に転送される。このため、ノイズが導入されることを抑制することができる。

さらに、単結晶第１導電型層（３１）のうち単結晶基板（１０）の一面と相対する部分が全て回路部（２０）の一部と直接接触する場合と比較して、単結晶第１導電型層（３１）と単結晶基板（１０）との格子不整合の影響を少なくすることができる。なお、単結晶第１導電型層（３１）の一部と回路部（２０）の一部とは直接接触している部分によって電気的に接続されている。

また、単結晶バリア層（３２）によってキャリアが単結晶第２導電型層（３３）側に移動することを抑制することができ、拡散電流を低減することができる。

さらに、単結晶ＩｎＡｓ材料を用いることにより、赤外線領域に感度を有するフォトダイオード（３０）とすることができる。また、Ｇａの組成比を０．１７以上とすることにより、拡散電流を一般的に人がノイズとして認識しない１０％以下に低減することができる。

そして、請求項２に記載の発明のように、単結晶基板（１０）は第２導電型の半導体基板とされ、回路部（２０）は、単結晶基板（１０）の表層部に互いに離間して形成された第１導電型の第１、第２領域（２１、２２）と、単結晶基板（１０）の一面のうち第１領域（２１）と第２領域（２２）との間に配置された絶縁膜（２３）上に形成されたゲート電極（２４）とを有し、単結晶第１導電型層（３１）は、第１領域（２１）と直接接触する状態で配置されていることをものとすることができる。

また、請求項３に記載の発明のように、請求項２に記載の発明において、第１領域（２１）は、単結晶第１導電型層（３１）がＮ型である場合には第２領域（２２）より不純物濃度が低くされ、単結晶第１導電型層（３１）がＰ型である場合には第２領域（２２）より不純物濃度が高くされているものとすることができる。

これによれば、第１領域（２１）に転送されたキャリアを第２領域（２２）に転送し易くすることができる。

また、請求項４に記載の発明のように、単結晶第１導電型層（３１）はＮ型であり、単結晶第２導電型層（３３）は、Ｐ型であって、当該第２導電型層（３３）を覆う絶縁膜（３４）に形成されたコンタクトホール（３４ａ）を介して電極（３５）と電気的に接続されているものとすることができる。

これによれば、Ｎ型である単結晶第１導電型層（３１）が絶縁膜（３４）と接触しないため、リーク電流が発生することを抑制することができる。

さらに、請求項５に記載の発明のように、電極（３５）は、単結晶基板（１０）と電気的に接続されるものとすることができる。これによれば、複数の撮像素子を組み合わせて撮像装置を構成する場合、電極（３５）のレイアウトを特に考慮する必要もなく、電極（３５）の配置を簡便化することができる。

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態における撮像素子が複数組み合わされてなる撮像装置の一部を示す平面模式図である。 図１に示す撮像素子の断面構成を示す図である。 図２中のＡ−Ａ線に沿った撮像素子のエネルギーバンド構造を示す図である。 拡散電流と電位障壁との関係をシミュレーションにより調べた結果を示す図である。 Ｉｎ_ｘＧａ_{（１−ｘ）}Ａｓ（０＜ｘ＜１）におけるＧａの組成比、バンドギャップ、格子定数の関係を示す図である。

（第１実施形態）
本発明の第１実施形態について図面を参照しつつ説明する。図１は、本実施形態における撮像素子が複数組み合わされてなる撮像装置の一部を示す平面模式図である。

図１に示されるように、撮像装置１００は、複数の撮像素子（画素）１がマトリックス状に配置されて構成され、各撮像素子１は水平走査シフトレジスタ２と接続されていると共に垂直走査シフトレジスタ３と接続されている。撮像素子１の具体的な構成について以下に説明する。

図２は、図１に示す撮像素子１の断面構成を示す図である。図２に示されるように、撮像素子１は、シリコン基板１０に形成された回路部２０と、シリコン基板１０上に形成されたフォトダイオード３０とを備えている。なお、本実施形態では、シリコン基板１０が本発明の単結晶基板に相当しており、シリコン基板１０はＰ型とされている。

回路部２０は、本実施形態では、Ｎチャンネル型ＭＯＳトランジスタで構成されている。具体的には、シリコン基板１０の表層部にＮ型ソース領域２１およびＮ型ドレイン領域２２が互いに離間して形成されている。

なお、本実施形態では、Ｎ型ソース領域２１が本発明の第１領域に相当し、Ｎ型ドレイン領域２２が本発明の第２領域に相当しており、Ｎ型ソース領域２１の不純物濃度はＮ型ドレイン領域２２よりも低くされている。

シリコン基板１０の表面上にはＳｉＯ_２等の絶縁膜２３が形成されており、絶縁膜２３のうちＮ型ソース領域２１とＮ型ドレイン領域２２との間に位置する部分上にゲート電極２４が形成されている。つまり、絶縁膜２３のうちＮ型ソース領域２１とＮ型ドレイン領域２２との間に位置する部分がゲート絶縁膜として機能する部分となる。また、ゲート電極２４は、図１に示す垂直走査シフトレジスタ３と接続されており、垂直走査シフトレジスタ３から所定の駆動パルス信号が入力されるようになっている。なお、本実施形態では、シリコン基板１０の表面が本発明のシリコン基板の一面に相当している。

また、絶縁膜２３には、Ｎ型ソース領域２１およびＮ型ドレイン領域２２の一部を露出させるコンタクトホール２３ａ、２３ｂが形成されている。そして、コンタクトホール２３ａを介してＮ型ソース領域２１と直接接触するように、つまりＮ型ソース領域２１と直接電気的に接続されるように、シリコン基板１０上にフォトダイオード３０が形成されている。

フォトダイオード３０は、本実施形態では、赤外線領域の波長を吸収して電子正孔対を生成する単結晶ＩｎＡｓ材料を用いて構成されており、シリコン基板１０上にＮ型単結晶ＩｎＡｓ層（以下では、単にＮ型ＩｎＡｓ層という）３１、Ｐ型単結晶Ｉｎ_ｘＧａ_{（１−ｘ）}Ａｓ層（０＜ｘ＜１）（以下では、単にＩｎ_ｘＧａ_{（１−ｘ）}Ａｓ層（０＜ｘ＜１）という）３２、Ｐ型単結晶ＩｎＡｓ層（以下では、単にＰ型ＩｎＡｓ層という）３３が順に積層されて構成されている。

具体的には、絶縁膜２３に形成されたコンタクトホール２３ａを介して、Ｎ型ソース領域２１と直接接触するようにＮ型ＩｎＡｓ層３１が配置され、このＮ型ＩｎＡｓ層３１を覆うように、Ｐ型Ｉｎ_ｘＧａ_{（１−ｘ）}Ａｓ層（０＜ｘ＜１）３２およびＰ型ＩｎＡｓ層３３が順に積層されている。

なお、本実施形態では、Ｎ型ソース領域２１が本発明の回路部２０の一部に相当している。また、Ｐ型Ｉｎ_ｘＧａ_{（１−ｘ）}Ａｓ（０＜ｘ＜１）層３２は、具体的には後述するが拡散電流を低減するバリア層として機能するものである。

そして、フォトダイオード３０を覆うようにＳｉＯ_２等の絶縁膜３４が配置されており、この絶縁膜３４にはコンタクトホール３４ａが形成されている。そして、このコンタクトホール３４ａを介して電極３５がＰ型ＩｎＡｓ層３３と接続されている。この電極３５は、絶縁膜３４に沿って絶縁膜２３上まで形成されており、絶縁膜２３に形成されたコンタクトホール２３ｃを介してシリコン基板１０と電気的に接続されている。

また、コンタクトホール２３ｂを介してドレイン電極２５がＮ型ドレイン領域２２と電気的に接続されている。このドレイン電極２５は、図１に示す水平走査シフトレジスタ２と接続されており、Ｎ型ドレイン領域２２に転送されたキャリア（画素信号）を水平走査シフトレジスタ２に出力する。

以上が本実施形態における撮像素子１の構造である。なお、本実施形態では、Ｎ型が本発明の第１導電型に相当し、Ｐ型が本発明の第２導電型に相当している。また、Ｎ型ＩｎＡｓ層３１が本発明の単結晶第１導電型層に相当し、Ｐ型ＩｎＡｓ層３３が本発明の単結晶第２導電型層に相当し、Ｐ型Ｉｎ_ｘＧａ_{（１−ｘ）}Ａｓ（０＜ｘ＜１）３２が本発明の単結晶バリア層に相当している。

次に、上記撮像素子１の作動についてエネルギーバンド構造を用いつつ説明する。図３は、図２中のＡ−Ａ線に沿った撮像素子１のエネルギーバンド構造を示す図である。

図２に示す撮像素子１（フォトダイオード３０）に波長が３．３μｍ程度の赤外線が入射されると、赤外線がＮ型ＩｎＡｓ層３１およびＰ型ＩｎＡｓ層３３に吸収されて電子正孔対が生成される。そして、生成された電子正孔対（キャリア）は、Ｎ型ＩｎＡｓ層３１とＰ型ＩｎＡｓ層３３とのポテンシャル差、すなわちビルトインポテンシャルによって分離され、電子がＮ型ソース領域２１に転送されると共に正孔が電極３５に排出される。

Ｎ型ソース領域２１に転送された電子は、ゲート電極２４に所定の駆動電圧が印加されることによってＮ型ドレイン領域２２に転送され、Ｎ型ドレイン領域２２からドレイン電極２５を介して水平走査シフトレジスタ２に転送される。また、正孔は電極３５を介してシリコン基板１０に排出され、シリコン基板１０中の電子と再結合して消滅する。

このとき、Ｎ型ＩｎＡｓ層３１で生成されたキャリア（電子）がＰ型ＩｎＡｓ層３３側に移動して拡散電流が発生する可能性がある。しかしながら、本実施形態では、Ｎ型ＩｎＡｓ層３１とＰ型ＩｎＡｓ層３３との間に、Ｎ型ＩｎＡｓ層３１で生成される電子正孔対のキャリア（電子）が存在する伝導帯側にＮ型ＩｎＡｓ層３１のエネルギーバンドに対して突出するエネルギーバンドを有するＰ型Ｉｎ_ｘＧａ_{（１−ｘ）}Ａｓ層（０＜ｘ＜１）３２を備えている。このため、Ｐ型Ｉｎ_ｘＧａ_{（１−ｘ）}Ａｓ層（０＜ｘ＜１）３２によって電位障壁が形成され、Ｎ型ＩｎＡｓ層３１内で生成されたキャリア（電子）がＰ型ＩｎＡｓ層３３側に移動することを抑制することができ、拡散電流を低減することができる。

ここで、Ｐ型Ｉｎ_ｘＧａ_{（１−ｘ）}Ａｓ層（０＜ｘ＜１）３２は、次のようにされていることが好ましい。図４は、拡散電流と電位障壁との関係をシミュレーションにより調べた結果を示す図である。

図４に示されるように、電位障壁が大きくなるほど拡散電流が低減され、電位障壁が０．１７ｅＶになると拡散電流を１０％程度まで低減することが確認される。なお、この１０％とは、一般的に人がノイズとして認識しない拡散電流の割合である。図５は、Ｉｎ_ｘＧａ_{（１−ｘ）}Ａｓ（０＜ｘ＜１）におけるＧａの組成比Ｘ、バンドギャップ、格子定数の関係を示す図である。

図５に示されるように、Ｉｎ_ｘＧａ_{（１−ｘ）}Ａｓ（０＜ｘ＜１）はＧａの組成比Ｘ＝０であるとき、つまりＩｎＡｓであるときにバンドギャップが０．３５ｅＶであり、Ｇａの組成比Ｘが大きくなるほどバンドギャップが大きくなっていく。そして、Ｇａの組成比Ｘが０．１７であるときにバンドギャップが０．５２ｅＶとなってＩｎＡｓとの間の電位障壁が０．１７ｅＶとなることが確認される。このため、Ｇａの組成比Ｘは０．１７以上であることが好ましい。しかしながら、Ｇａの組成比Ｘを大きくするほど格子定数が小さくなっていき、ＩｎＡｓとＩｎ_ｘＧａ_{（１−ｘ）}Ａｓ（０＜ｘ＜１）との格子定数の差が大きくなる。このため、本実施形態では、Ｐ型Ｉｎ_ｘＧａ_{（１−ｘ）}Ａｓ層（０＜ｘ＜１）３２におけるＧａの組成比Ｘは、０．１７とされている。

以上説明したように、本実施形態では、シリコン基板１０上に単結晶材料を用いて構成されたフォトダイオード３０が形成されている。このため、各撮像素子１で特性が異なることを抑制することができる。

また、本実施形態では、Ｎ型ソース領域２１上に直接フォトダイオード３０を形成しており、フォトダイオード３０で生成されたキャリア（電子）がそのままＮ型ソース領域２１に転送される。このため、ノイズが導入されることを抑制することができる。

そして、Ｎ型ソース領域２１の不純物濃度は、Ｎ型ドレイン領域２２の不純物濃度より低くされている。このため、Ｎ型ソース領域２１の不純物濃度がＮ型ドレイン領域２２の不純物濃度と同じとされている場合と比較して、Ｎ型ドレイン領域２２のバンドギャップが価電子帯側にずれることになり、Ｎ型ソース領域２１からＮ型ドレイン領域２２に電子を転送し易くすることができる。

さらに、Ｎ型ＩｎＡｓ層３１はコンタクトホール２３ａを介して一部がＮ型ソース領域２１と直接接触しているため、Ｎ型ＩｎＡｓ層３１のうちシリコン基板１０の表面と相対する部分が全てＮ型ソース領域２１と直接接触する場合と比較して、Ｎ型ＩｎＡｓ層３１とシリコン基板１０との格子不整合の影響を少なくすることができる。

また、フォトダイオード３０は、Ｎ型ＩｎＡｓ層３１とＰ型ＩｎＡｓ層３３との間に、Ｎ型ＩｎＡｓ層３１のエネルギーバンドに対して伝導体側に突出するエネルギーバンドを有するＰ型Ｉｎ_ｘＧａ_{（１−ｘ）}Ａｓ層（０＜ｘ＜１）３２を備えている。このため、Ｎ型ＩｎＡｓ層３１で生成されたキャリア（電子）がＰ型ＩｎＡｓ層３３に移動することを抑制することができ、拡散電流を低減することができる。

さらに、Ｐ型Ｉｎ_ｘＧａ_{（１−ｘ）}Ａｓ層（０＜ｘ＜１）３２およびＰ型ＩｎＡｓ層３３は、Ｎ型ＩｎＡｓ層３１を覆う状態で配置されており、Ｎ型ＩｎＡｓ層３１が絶縁膜３４と接触しない構成とされている。このため、Ｎ型ＩｎＡｓ層３１と絶縁膜３４とが接触することによって生じるリーク電流を抑制することができる。

（他の実施形態）
上記第１実施形態において、Ｎ型ソース領域２１の不純物濃度はＮ型ドレイン領域２２の不純物濃度と同じであってもよいし、高くされていてもよい。

また、上記第１実施形態では、フォトダイオード３０を単結晶ＩｎＡｓ材料を用いて構成したものを説明したが、例えば、フォトダイオード３０を単結晶ＩｎＳｂ材料等を用いて構成することもできる。この場合は、上記フォトダイオード３０におけるＰ型Ｉｎ_ｘＧａ_{（１−ｘ）}Ａｓ層（０＜ｘ＜１）３２のように、拡散電流に対するバリア層として機能する層を第１、第２導電型層を構成する材料によって適宜選択して備えることが好ましい。また、フォトダイオード３０を構成する材料は、赤外線領域に感度を有しない材料を用いて構成することも可能である。

そして、上記第１実施形態では、電極３５がコンタクトホール２３ｃを介してシリコン基板１０と電気的に接続されている例を説明したが、電極３５が接地されていてもよいし、電圧を印加する端子に接続されていてもよい。

また、上記第１実施形態において、第１導電型をＰ型とし、第２導電型をＮ型とすることもできる。つまり、シリコン基板１０上にＰ型ＩｎＡｓ層、Ｎ型ＩｎＡｓ層を順に積層してフォトダイオード３０を構成してもよい。このような場合は、Ｐ型ＩｎＡｓ層とＮ型ＩｎＡｓ層との間に、Ｐ型ＩｎＡｓ層のエネルギーバンドに対して価電子体側に突出するエネルギーバンドを有するＮ型Ｉｎ_ｘＧａ_{（１−ｘ）}Ａｓ層（０＜ｘ＜１）を備えることが好ましい。また、第１導電型をＰ型とし、第２導電型をＮ型とした場合には、回路部２０はＰチャンネル型トランジスタとなる。このような撮像素子１では、キャリアが正孔となるため、ソース領域の不純物濃度をドレイン領域の不純物濃度より高くすることにより、ソース領域からドレイン領域に正孔を転送し易くすることができる。

１ 撮像素子
１０ シリコン基板
２０ 回路部
２１ Ｎ型ソース領域
２２ Ｎ型ドレイン領域
２４ ゲート電極
３０ フォトダイオード
３１ Ｎ型ＩｎＡｓ層
３２ Ｐ型Ｉｎ_ｘＧａ_{（１−ｘ）}Ａｓ層（０＜ｘ＜１）
３３ Ｐ型ＩｎＡｓ層
３５ 電極

Claims (5)

1. 単結晶基板（１０）と、
   当該単結晶基板（１０）に形成された回路部（２０）と、
   前記回路部（２０）の一部と直接接触する状態で前記単結晶基板（１０）の一面に配置された単結晶第１導電型層（３１）と、前記単結晶第１導電型層（３１）上に配置された単結晶第２導電型層（３３）とを有するフォトダイオード（３０）と、
   前記単結晶第２導電型層（３３）と電気的に接続される電極（３５）と、を備え、
   前記単結晶基板（１０）の一面にはコンタクトホール（２３ａ）が形成された絶縁膜（２３）が配置されており、
   前記単結晶第１導電型層（３１）は、一部が前記コンタクトホール（２３ａ）を介して前記回路部（２０）の一部と直接接触しており、
   前記単結晶第２導電型層（３３）は、前記第１導電型層（３１）を覆う状態で配置され、前記コンタクトホール（２３ａ）が形成された絶縁膜（２３）と接触しており、
   前記フォトダイオード（３０）は、前記単結晶第１導電型層（３１）と前記単結晶第２導電型層（３３）との間に、前記単結晶第１導電型層（３１）がＮ型である場合には伝導体側に、前記単結晶第１導電型層（３１）がＰ型である場合には価電子帯側に、前記単結晶第１導電型層（３１）のエネルギーバンドに対して突出するエネルギーバンドを有する単結晶バリア層（３２）を備え、
   前記単結晶第１導電型層（３１）は、単結晶第１導電型ＩｎＡｓ層であり、
   前記単結晶第２導電型層（３３）は、単結晶第２導電型ＩｎＡｓ層であり、
   前記単結晶バリア層（３２）は、単結晶Ｉｎ _ｘ Ｇａ _{（１−ｘ）} Ａｓ層（０＜ｘ＜１）であり、
   前記単結晶Ｉｎ _ｘ Ｇａ _{（１−ｘ）} Ａｓ層（０＜ｘ＜１）は、Ｇａの組成比が０．１７以上であることを特徴とする撮像素子。
2. 前記単結晶基板（１０）は第２導電型の半導体基板とされ、
   前記回路部（２０）は、前記単結晶基板（１０）の表層部に互いに離間して形成された第１導電型の第１、第２領域（２１、２２）と、前記単結晶基板（１０）の一面のうち前記第１領域（２１）と前記第２領域（２２）との間に配置された前記絶縁膜（２３）上に形成されたゲート電極（２４）と、を有し、
   前記単結晶第１導電型層（３１）は、前記第１領域（２１）と直接接触する状態で配置されていることを特徴とする請求項１に記載の撮像素子。
3. 前記第１領域（２１）は、前記単結晶第１導電型層（３１）がＮ型である場合には前記第２領域（２２）より不純物濃度が低くされ、前記単結晶第１導電型層（３１）がＰ型である場合には前記第２領域（２２）より不純物濃度が高くされていることを特徴とする請求項２に記載の撮像素子。
4. 前記単結晶第１導電型層（３１）は、Ｎ型であり、
   前記単結晶第２導電型層（３３）は、Ｐ型であって、当該第２導電型層（３３）を覆う絶縁膜（３４）に形成されたコンタクトホール（３４ａ）を介して前記電極（３５）と電気的に接続されていることを特徴とする請求項１ないし３のいずれか１つに記載の撮像素子。
5. 前記電極（３５）は、前記単結晶基板（１０）と電気的に接続されていることを特徴とする請求項１ないし４のいずれか１つに記載の撮像素子。

Images