JP2016048387A - 表示装置 - Google Patents

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Abstract

【課題】開口率を向上した液晶表示装置及び電子機器を提供することを課題とする。【解決手段】絶縁表面を有する基板と、基板上に形成されたトランジスタと、トランジスタに電気的に接続された画素電極と、を有し、トランジスタは、ゲート電極と、ゲート電極上のゲート絶縁層と、ゲート絶縁層上の微結晶構造を有する半導体層と、微結晶構造を有する半導体層上のバッファー層と、を有し、トランジスタのチャネル幅Ｗと、トランジスタのチャネル長Ｌとは、０．１≦Ｗ／Ｌ≦１．７の関係を満たすことを特徴としている。【選択図】図１

Description

本発明は、液晶表示装置及び電子機器に関する。
近年、絶縁表面を有する基板上に半導体薄膜を形成し、該半導体薄膜を用いて半導体装
置を作製する技術が広く研究されている。前述の半導体薄膜を用いた半導体装置は様々な
分野に用いることができるが、中でも、画像表示装置のスイッチング素子として用いられ
ることが多い。
上記画像表示装置のスイッチング素子としては、非晶質半導体や多結晶半導体が用いら
れる。非晶質半導体を用いる場合には、結晶化等に必要となる工程を排除して工程数を最
小限に抑えることができるため、スイッチング素子を安価に製造することができるという
メリットがある。また、多結晶半導体を用いる場合には、高性能なスイッチング素子を作
製できるというメリットがある。
スイッチング素子を用いる画像表示装置の例としては、液晶表示装置やエレクトロルミ
ネッセンス表示装置などが挙げられる。液晶表示装置は、画素電極と対向電極との間に電
位差を与えることにより、液晶分子の配向を変化させて表示を行うものである。なお、表
示に必要な電位差を一定の時間保持するために、一般的に画素には保持容量が設けられる
。エレクトロルミネッセンス表示装置は、電極間に設けられた発光材料に電荷を供給し、
キャリアの発光再結合を誘導することにより表示を行うものである。
液晶表示装置において、画素の開口率は表示品質を決定する重要なパラメーターの一つ
である。開口率が向上することにより輝度が向上し、高コントラストの表示が可能となる
。また、開口率が向上することによりバックライトの出力を低減することが可能である。
開口率を向上させる方法としては、例えば、遮光膜を用いて保持容量を形成する方法があ
る（例えば、特許文献１参照）。
ところで、半導体材料としては、非晶質半導体や多結晶半導体以外にも、微結晶半導体
が存在する。例えば、微結晶シリコンは非晶質シリコンと並び、古くから知られた材料で
ある。微結晶シリコンを用いた電界効果型トランジスタに関しては１９８０年代に遡って
みることができる（例えば、特許文献２参照）。しかしながら、今日に至るまで微結晶シ
リコンを用いたトランジスタは、非晶質シリコンを用いたトランジスタと多結晶シリコン
を用いたトランジスタに埋もれて実用化が遅れ、学会などで報告が散見されるにとどまっ
ていた（例えば、非特許文献１参照）。
特開平１０−１７０９６１号公報 米国特許第５，５９１，９８７号
トシアキ・アライ（Ｔｏｓｈｉａｋｉ Ａｒａｉ）他、エス・アイ・ディー ０７ ダイジェスト（ＳＩＤ ０７ ＤＩＧＥＳＴ）、２００７、ｐ．１３７０−１３７３
液晶表示装置において、画素部のトランジスタ（以下「画素トランジスタ」とも言う）
には高い電流駆動能力と、低いリーク電流特性が求められる。高い電流駆動能力が求めら
れるのは、保持容量の充電及び放電を速やかに行う必要があるためである。低いリーク電
流特性が求められるのは、保持容量に蓄えられた電荷を逃さないようにするためである。
画素トランジスタとして非晶質半導体を用いる場合には、上記のように安価に製造でき
るという利点がある。一方で、非晶質半導体ではキャリアの移動度が低いため、これを用
いたトランジスタの電流駆動能力も低いものとなってしまう。トランジスタのチャネル幅
を大きくすることにより電流駆動能力の向上は可能であるが、この場合にはトランジスタ
サイズが大きくなり、画素の開口率が低下するという問題が生じることになる。
トランジスタサイズを大きくした場合には他にも弊害が生じる。例えば、トランジスタ
のソース領域又はドレイン領域と、ゲート配線（ゲート電極ともいう）との間に形成され
る容量（以下、結合容量という）が大きくなるという問題である。図２３に示されるよう
に、回路図においては、結合容量２３０１と保持容量２３０２とは、ゲート配線２３０３
と液晶素子２３０４との間に直列に接続された状態として表現される。つまり、ゲート配
線２３０３の電位が変動すると、保持容量２３０２の電位も変動することになる。表示品
質を一定に保つためには、保持容量２３０２の電位変動が十分に小さいことが必要であり
、結合容量２３０１に対する保持容量２３０２の割合を高めなければならないが、保持容
量２３０２を大きくすると開口率が低下してしまうことになる。また、トランジスタサイ
ズが大きくなった場合には、同時に結合容量２３０５も大きくなるため、ソース信号のな
まり等も問題となる。
以上のように、画素トランジスタとして非晶質半導体を用いる場合には、所望の性能を
保ったまま開口率を向上することは非常に困難である。
一方、画素トランジスタとして多結晶半導体を用いる場合には、上述の移動度が低いこ
とに起因する問題は解消される。しかしながら、液晶表示装置の製造に用いられる露光装
置の分解能は数μｍ程度であり、多結晶半導体の特性を生かし切れているとは到底いえな
い。それどころか、最適なサイズよりチャネル幅が大きくなることに起因して、リーク電
流が大きくなってしまうという問題が生じる。リーク電流が大きい場合には、保持容量を
大きくする必要があるため、開口率の低下につながる。また、リーク電流を低減するため
に、トランジスタを直列に数個接続する等の工夫をする場合があるが、この場合にも開口
率は低下することになる。なお、ＬＳＩ等の場合と比較して分解能が低いのは、液晶表示
装置に用いられる基板（代表的にはガラス基板）に数十μｍ程度のたわみがあるためであ
る。このため、大面積を一度に露光する場合には露光装置の焦点深度を深くする必要があ
る。
さらに、多結晶半導体を用いる場合には、工程が煩雑になり、生産性が低下するという
問題がある。
このような問題点に鑑み、本発明では開口率を向上した液晶表示装置及び電子機器を提
供することを課題とする。
本発明では、微結晶構造を有する半導体（以下「微結晶半導体」ともいう）と非晶質半
導体の積層構造を用いてトランジスタを作製する。より詳細には、チャネル形成領域とし
て微結晶半導体を用い、微結晶半導体上に非晶質半導体が積層した構造のボトムゲート型
薄膜トランジスタを作製する。これにより、高い電流駆動能力と低いリーク電流特性とを
併せ持ったトランジスタを提供することができる。すなわち、上述のトランジスタをスイ
ッチング素子として用いることにより、開口率を向上した液晶表示装置を提供することが
できる。
本発明の液晶表示装置の一は、絶縁表面を有する基板と、基板上に形成されたトランジ
スタと、トランジスタに電気的に接続された画素電極と、を有し、トランジスタは、ゲー
ト電極と、ゲート電極上のゲート絶縁層と、ゲート絶縁層上の微結晶構造を有する半導体
層と、微結晶構造を有する半導体層上のバッファー層と、を有し、トランジスタのチャネ
ル幅Ｗと、トランジスタのチャネル長Ｌとは、０．１≦Ｗ／Ｌ≦１．７の関係を満たすこ
とを特徴としている。
本発明の液晶表示装置の他の一は、絶縁表面を有する基板と、基板上に形成されたトラ
ンジスタと、トランジスタに電気的に接続された画素電極と、を有し、トランジスタは、
ゲート電極と、ゲート電極上のゲート絶縁層と、ゲート絶縁層上の微結晶構造を有する半
導体層と、微結晶構造を有する半導体層上のバッファー層と、を有し、トランジスタのチ
ャネル幅Ｗは、１μｍ以上１０μｍ以下、（好ましくは１μｍ以上５μｍ以下）であるこ
とを特徴としている。
また、本発明の液晶表示装置の他の一は、絶縁表面を有する基板と、基板上に形成され
たトランジスタと、トランジスタに電気的に接続された画素電極と、を有し、トランジス
タは、ゲート電極と、ゲート電極上のゲート絶縁層と、ゲート絶縁層上の微結晶構造を有
する半導体層と、微結晶構造を有する半導体層上のバッファー層と、を有し、トランジス
タのチャネル幅Ｗは、トランジスタの最小加工寸法ｄ、及び、非晶質半導体を用いて電流
駆動能力を等しく作製したトランジスタのチャネル幅Ｗａに対して、ｄ≦Ｗ≦Ｗａの関係
を満たすことを特徴としている。なお、上記において、チャネル幅（Ｗａ）以外のパラメ
ーターは、本発明のトランジスタと等しい。
また、本発明の液晶表示装置の他の一は、絶縁表面を有する基板と、基板上に形成され
たトランジスタと、トランジスタに電気的に接続された画素電極と、を有し、トランジス
タは、ゲート電極と、ゲート電極上のゲート絶縁層と、ゲート絶縁層上の微結晶構造を有
する半導体層と、微結晶構造を有する半導体層上のバッファー層と、を有し、トランジス
タのチャネル幅Ｗと、トランジスタのチャネル長Ｌとは、０．１≦Ｗ／Ｌ≦１．７の関係
を満たし、少なくともトランジスタのチャネル形成領域となる微結晶構造を有する半導体
層上には、バッファー層が残存していることを特徴としている。
また、本発明の液晶表示装置の他の一は、絶縁表面を有する基板と、基板上に形成され
たトランジスタと、トランジスタに電気的に接続された画素電極と、を有し、トランジス
タは、ゲート電極と、ゲート電極上のゲート絶縁層と、ゲート絶縁層上の微結晶構造を有
する半導体層と、微結晶構造を有する半導体層上のバッファー層と、を有し、トランジス
タのチャネル幅Ｗは、１μｍ以上１０μｍ以下、（好ましくは１μｍ以上５μｍ以下）で
あり、少なくともトランジスタのチャネル形成領域となる微結晶構造を有する半導体層上
には、バッファー層が残存していることを特徴としている。
また、本発明の液晶表示装置の他の一は、絶縁表面を有する基板と、基板上に形成され
たトランジスタと、トランジスタに電気的に接続された画素電極と、を有し、トランジス
タは、ゲート電極と、ゲート電極上のゲート絶縁層と、ゲート絶縁層上の微結晶構造を有
する半導体層と、微結晶構造を有する半導体層上のバッファー層と、を有し、トランジス
タのチャネル幅Ｗは、トランジスタの最小加工寸法ｄ、及び、非晶質半導体を用いて電流
駆動能力を等しく作製したトランジスタのチャネル幅Ｗａに対して、ｄ≦Ｗ≦Ｗａの関係
を満たし、少なくともトランジスタのチャネル形成領域となる微結晶構造を有する半導体
層上には、バッファー層が残存していることを特徴としている。なお、上記において、チ
ャネル幅（Ｗａ）以外のパラメーターは、本発明のトランジスタと等しい。
また、上記の構成において、バッファー層は、非晶質半導体を用いて形成されたことを
特徴としている。また、トランジスタのチャネル形成領域となる微結晶構造を有する半導
体層上において、バッファー層には溝が形成されていることを特徴としている。
また、上記の液晶表示装置を用いて様々な電子機器を提供することができる。
なお、本明細書中、特に断りがない限りにおいて、微結晶半導体とは微結晶構造を有す
る半導体をいうものとする。つまり、微結晶半導体の構成要素として微結晶構造以外を含
んでいても良い。例えば、成膜条件等によっては、非晶質構造を含む場合がある。
なお、本明細書において、「接続」には「電気的な接続」が含まれるものとする。
また、本明細書中における表示装置とは、画像表示デバイス等の表示デバイス、照明装
置等の光源、などを含むものとする。また、ＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ
ｃｉｒｃｕｉｔ）やＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープ
、ＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）等のコネクターが取り付けられ
たモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、表
示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）が実装され
たモジュール等も全て表示装置に含まれるものとする。
本発明により、開口率を向上した液晶表示装置を提供することができる。また、これを
用いて、高品質な電子機器を提供することができる。
本発明の表示装置の作製工程を示す図である。 本発明の表示装置の作製工程を示す図である。 本発明の表示装置の作製工程を示す図である。 本発明の表示装置の平面図である。 本発明の表示装置の平面図である。 本発明の表示装置の一例を示す図である。 本発明の表示装置の作成工程を示す図である。 本発明の表示装置の断面図である。 本発明の表示装置の平面図である。 本発明の表示装置の平面図である。 本発明の表示装置の回路図である。 本発明の表示装置の断面図である。 本発明の表示装置の平面図である。 本発明の表示装置の平面図である。 本発明の表示装置の回路図である。 本発明の表示装置の断面図である。 本発明の表示装置の平面図である。 本発明の表示装置の断面図である。 本発明の表示装置の平面図である。 本発明の表示装置の断面図である。 本発明の表示装置の平面図である。 本発明の表示装置を用いた電子機器を示す図である。 従来の表示装置の回路図である。
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説
明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様
々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実
施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の
構成において、同じものを指す符号は異なる図面間で共通して用いることとする。
（実施の形態１）
本実施の形態では、本発明の液晶表示装置の作製工程、特に、薄膜トランジスタの作製
工程について、図１乃至６を用いて説明する。図１乃至３は、作製工程における断面図で
あり、図４、５は一画素における薄膜トランジスタ及び画素電極の接続領域の平面図であ
る。図６は、完成した液晶表示装置の断面図及び平面図である。
なお、平面図の構成としては様々なものが考えられるが、本実施の形態では代表的に、
チャネル形成領域、ソース領域、ドレイン領域が直線状に配置した構造の場合（図４参照
）、及びチャネル形成領域やソース領域又はドレイン領域の一方がＵ字型の構造の場合（
図５参照）を示している。もちろん本発明はこれらに限られるものではない。図５の如き
構成とすることにより、開口率の低下を伴わずに一定のチャネル幅を確保することができ
るため好ましい。また、本発明では、チャネル幅を十分に小さくすることができるため、
図４の如き直線状の構造を用いて非常に開口率の高い液晶表示装置を作成することができ
る。なお、図１乃至図３の断面図は、図４、５における線分ＡＢに対応している。
微結晶半導体を用いた薄膜トランジスタでは、ｐチャネル型よりｎチャネル型の電流駆
動能力が高い。このため、画素部のトランジスタとしてはｎチャネル型が適しているが、
本発明はこれに限られない。本実施の形態では、ｎチャネル型の薄膜トランジスタを用い
て説明する。
はじめに、基板１００上にゲート電極１０２を形成する（図１（Ａ）及び図４（Ａ）、
図５（Ａ）参照）。基板１００は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラ
ス、アルミノシリケートガラスなどの無アルカリガラス基板、セラミック基板等を用いる
ことができる。耐熱性が許せば、プラスチック基板等を用いてもよい。また、ステンレス
合金などの金属基板の表面に絶縁層を設けた基板を用いても良い。基板１００の大きさに
ついては特に限定されず、３２０ｍｍ×４００ｍｍ、３７０ｍｍ×４７０ｍｍ、５５０ｍ
ｍ×６５０ｍｍ、６００ｍｍ×７２０ｍｍ、６８０ｍｍ×８８０ｍｍ、７３０ｍｍ×９２
０ｍｍ、１０００ｍｍ×１２００ｍｍ、１１００ｍｍ×１２５０ｍｍ、１１５０ｍｍ×１
３００ｍｍ、１５００ｍｍ×１８００ｍｍ、１９００ｍｍ×２２００ｍｍ、２１６０ｍｍ
×２４６０ｍｍ、２４００ｍｍ×２８００ｍｍ、２８５０ｍｍ×３０５０ｍｍ等の基板を
適宜用いることができる。
ゲート電極１０２は、チタン、モリブデン、クロム、タンタル、タングステン、アルミ
ニウムなどの金属材料またはその合金材料を用いて形成する。ゲート電極１０２は、スパ
ッタリング法や真空蒸着法で形成した導電層を、マスクを用いてエッチングすることによ
り形成することができる。また、金、銀、銅などの導電性ナノペーストを、インクジェッ
ト法により吐出し、焼成することによって形成することもできる。なお、上記金属材料の
窒化物層を、基板１００及びゲート電極１０２の間に設けてもよい。これにより、ゲート
電極１０２の密着性を向上させることができる。また、半導体層への該金属材料の拡散を
防ぐこともできる。
なお、ゲート電極１０２は、その端部がテーパー形状となるように加工することが好ま
しい。これにより、ゲート電極１０２上に半導体層や配線等を形成する際の段切れを防止
することができる。また、ゲート電極１０２の形成と同じ工程にて、その他の配線を形成
することもできる。なお、本実施の形態においては、ゲート電極１０２を単層構造とした
が、２層以上の積層構造としても良い。例えば、アルミニウムとモリブデンとの積層構造
としても良いし、銅とモリブデンとの積層構造としても良い。また、モリブデンに代えて
、窒化チタンや窒化タンタルを用いても良い。積層構造とする場合には、上記のように低
抵抗材料をバリアメタルにて覆う構成とすることにより、半導体層中に汚染源となる金属
元素が拡散することを防止できる。
次に、ゲート電極１０２上に、ゲート絶縁層１０４ａ、ゲート絶縁層１０４ｂを形成す
る（図１（Ｂ）参照）。ゲート絶縁層１０４ａ、ゲート絶縁層１０４ｂとしては、ＣＶＤ
法やスパッタリング法等を用いて形成された、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜
、窒化酸化珪素膜等を用いればよい。本実施の形態においては、ゲート絶縁層１０４ａと
して窒化珪素または窒化酸化珪素を、ゲート絶縁層１０４ｂとして酸化珪素または酸化窒
化珪素を用いた構造を示す。なお、ゲート絶縁層を２層構造としているが、本発明はこれ
に限られない。単層としても良いし、３層以上の積層構造としても構わない。
ここで、酸化窒化珪素とは、その組成において、窒素よりも酸素の含有量（原子数）が
多いものを示し、例えば、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以
上１５原子％以下、珪素が２５原子％以上３５原子％以下、水素が０．１原子％以上１０
原子％以下の範囲で含まれるものをいう。また、窒化酸化珪素とは、その組成において、
酸素よりも窒素の含有量（原子数）が多いものを示し、例えば、酸素が５原子％以上３０
原子％以下、窒素が２０原子％以上５５原子％以下、珪素が２５原子％以上３５原子％以
下、水素が１０原子％以上２５原子％以下の範囲で含まれるものをいう。但し、上記範囲
は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒ
ｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ
Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合のものである。また、構
成元素の含有比率は、その合計が１００原子％を超えない値をとる。
なお、ゲート絶縁層１０４ｂの形成の際に水素プラズマ処理を行っても良い。ゲート絶
縁層に水素プラズマ処理を行うことにより微結晶半導体層の結晶成長を促進することがで
きる。これは、水素プラズマ処理によって、ゲート絶縁層に存在するダングリングボンド
を終端することができるためである。このように、ゲート絶縁層１０４ｂの形成の際にプ
ラズマ処理を行うことにより、得られる微結晶半導体層の特性を向上することができる。
その後、ゲート絶縁層１０４ｂ上に、微結晶半導体層１０６、バッファー層１０８、一
導電型を付与する不純物元素が添加された半導体層１１０を順に形成する（図１（Ｃ）参
照）。
微結晶半導体層１０６は、非晶質と結晶（単結晶、多結晶を含む）との中間的な構造の
半導体を含む層であり、その結晶粒径は、おおよそ２ｎｍ以上１００ｎｍ以下である。微
結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルのピークが単結晶シ
リコンを示す５２１ｃｍ−１よりも低波数側にシフトしている。即ち、単結晶シリコンを
示す５２１ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１との間に微結晶シリコ
ンのラマンスペクトルのピークがある。また、ダングリングボンドを終端するために、水
素またはハロゲンが１原子％またはそれ以上含まれていても良い。さらに、ヘリウム、ア
ルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みを助長させることによ
り、安定性が向上した良好な微結晶半導体を得ることができる。
上記の微結晶半導体層１０６は、例えば、周波数が数十ＭＨｚ乃至数百ＭＨｚの高周波
プラズマＣＶＤ、周波数が１ＧＨｚ以上のマイクロ波プラズマＣＶＤを用いて形成するこ
とができる。原料ガスとしては、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３
、ＳｉＣｌ４、ＳｉＦ４などに代表される珪素化合物を水素で希釈したものを用いること
ができる。前述の珪素化合物や水素に、ヘリウム、アルゴン、クリプトン、ネオンから選
ばれた一種または複数種の希ガス元素を添加しても良い。なお、微結晶半導体層１０６の
厚さは、２ｎｍ以上５０ｎｍ以下、好ましくは、１０ｎｍ以上３０ｎｍ以下とする。
なお、微結晶半導体層１０６は、不純物元素を意図的に添加しない場合には弱いｎ型の
導電性を示す。このため、ｐ型を付与する不純物元素を添加して、しきい値を制御しても
良い。ｐ型を付与する不純物元素としてボロンを用いる場合には、例えばボロンの濃度が
１×１０１４ａｔｏｍｓ／ｃｍ３以上６×１０１６ａｔｏｍｓ／ｃｍ３以下となるように
添加すればよい。
バッファー層１０８は非晶質半導体を含む層であり、ＳｉＨ４、Ｓｉ２Ｈ６、ＳｉＨ２
Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４などの珪素化合物の気体を用いて、プラズ
マＣＶＤ法により形成することができる。また、上記珪素化合物の気体を、ヘリウム、ア
ルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して用い
ても良い。さらに、水素を添加して、水素を含む非晶質半導体層を形成しても良いし、窒
素やアンモニアを添加して、窒素を含む非晶質半導体層を形成しても良いし、フッ素、塩
素、臭素、またはヨウ素を含む気体（Ｆ２、Ｃｌ２、Ｂｒ２、Ｉ２、ＨＦ、ＨＣｌ、ＨＢ
ｒ、ＨＩ等）を用いて、フッ素、塩素、臭素、またはヨウ素を含む非晶質半導体層を形成
しても良い。
また、バッファー層１０８は、ターゲットに非晶質半導体を用いたスパッタリング法に
より形成することもできる。スパッタリングの雰囲気としては、水素雰囲気、または希ガ
ス雰囲気が好ましいが、これに限られない。さらに、アンモニア、窒素、またはＮ２Ｏを
添加することにより、窒素を含む非晶質半導体層を形成することもできる。また、フッ素
、塩素、臭素、またはヨウ素を含む気体（Ｆ２、Ｃｌ２、Ｂｒ２、Ｉ２、ＨＦ、ＨＣｌ、
ＨＢｒ、ＨＩ等）を添加することにより、フッ素、塩素、臭素、またはヨウ素を含む非晶
質半導体層を形成することもできる。
バッファー層１０８として微結晶半導体層１０６の表面に非晶質半導体層を形成した後
、該非晶質半導体層の表面を水素プラズマ、窒素プラズマ、またはハロゲンプラズマ等で
処理して、非晶質半導体層の表面を水素化、窒化、またはハロゲン化してもよい。
バッファー層１０８の厚さは、１００ｎｍ以上５００ｎｍ以下、好ましくは、１５０ｎ
ｍ以上４００ｎｍ以下、より好ましくは２００ｎｍ以上３００ｎｍ以下とする。バッファ
ー層１０８を厚めに形成するのは、後のソース領域及びドレイン領域の形成プロセス（エ
ッチング）において、その一部を残存させるためである。バッファー層１０８を残存させ
ることにより、薄膜トランジスタのリーク電流（「オフ電流」とも言う）を低減すること
ができる。また、バッファー層が微結晶半導体層上に存在することで、その一部がチャネ
ル形成領域として機能する微結晶半導体層１０６の酸化を防止し、良好な特性を得ること
が可能である。なお、微結晶半導体層と、ソース領域又はドレイン領域と重なる領域のバ
ッファー層は、前述の膜厚（１００ｎｍ以上５００ｎｍ以下、好ましくは、１５０ｎｍ以
上４００ｎｍ以下、より好ましくは２００ｎｍ以上３００ｎｍ以下）を有し、絶縁耐圧の
向上に寄与する。
なお、オフ電流低減の効果を十分に得るためには、バッファー層１０８中にリン等のｎ
型を付与する不純物元素とボロン等のｐ型を付与する不純物元素とが同時に存在しない領
域を形成する必要がある。これらの不純物元素が同時に存在する場合には、再結合中心が
形成され、リーク電流が生じてしまうためである。特に、ｎチャネル型の薄膜トランジス
タを形成する場合には、バッファー層１０８上には、ｎ型を付与する不純物元素が添加さ
れた半導体層１１０が形成され、微結晶半導体層１０６には、しきい値電圧を制御するた
めにｐ型を付与する不純物元素が添加されている場合があるため、意図的に不純物元素が
存在しない領域を形成する等の注意が必要である。
ｎチャネル型の薄膜トランジスタを形成する場合には、一導電型を付与する不純物元素
が添加された半導体層１１０に添加する不純物元素として、例えば、リンを用いることが
できる。また、ｐチャネル型の薄膜トランジスタを形成する場合には、不純物元素として
、例えば、ボロンを用いることができる。一導電型を付与する不純物元素が添加された半
導体層１１０は２ｎｍ以上５０ｎｍ以下（好ましくは１０ｎｍ以上３０ｎｍ以下）程度の
膜厚となるように形成すればよい。作製方法としては、原料ガスに不純物元素を含有する
ガス（例えば、ＰＨ３やＢ２Ｈ６）を添加したプラズマＣＶＤ法等を用いることができる
。
次に、一導電型を付与する不純物元素が添加された半導体層１１０上にマスク１１２を
形成する（図１（Ｄ）参照）。なお、ゲート絶縁層１０４ａ、ゲート絶縁層１０４ｂ、微
結晶半導体層１０６、及びバッファー層１０８を連続的に形成してもよいし、ゲート絶縁
層１０４ａ、ゲート絶縁層１０４ｂ、微結晶半導体層１０６、バッファー層１０８、及び
一導電型を付与する不純物元素が添加された半導体層１１０を連続的に形成してもよい。
少なくとも、ゲート絶縁層１０４ａ、ゲート絶縁層１０４ｂ、微結晶半導体層１０６、及
びバッファー層１０８を大気に触れさせることなく連続的に形成することで、各界面を清
浄な状態に保つことができる。なお、マスク１１２は、フォトリソグラフィ法やインクジ
ェット法を用いて形成することができる。
次に、マスク１１２を用いて、微結晶半導体層１０６、バッファー層１０８、一導電型
を付与する不純物元素が添加された半導体層１１０をエッチングして、微結晶半導体層１
１４、バッファー層１１６、一導電型を付与する不純物元素が添加された半導体層１１８
を形成する（図１（Ｅ）参照）。なお、図１（Ｂ）は、図４（Ｂ）又は図５（Ｂ）の線分
ＡＢの断面図に相当している。
ここで、微結晶半導体層１１４、バッファー層１１６、及び一導電型を付与する不純物
元素が添加された半導体層１１８の端部を、テーパー形状にエッチングすることで、一導
電型を付与する不純物元素が添加された半導体層１１８と微結晶半導体層１１４との接触
を防止できる。本発明において、一導電型を付与する不純物元素が添加された半導体層１
１８と微結晶半導体層１１４とが接触した場合、バッファー層１１６の持つ意味が希薄に
なってしまう。したがって、上記のような対策は非常に有効である。なお、上記テーパー
形状のテーパー角は３０°以上９０°以下、好ましくは４５°以上８０°以下とする。
次に、一導電型を付与する不純物元素が添加された半導体層１１８及びゲート絶縁層１
０４ｂ上に導電層１２０ａ、導電層１２０ｂ、導電層１２０ｃを順に積層して形成する（
図２（Ａ）参照）。なお、本実施の形態においては３層構造の導電層を形成したが、本発
明はこれに限られない。単層、又は２層構造としても良いし、４層以上の積層構造として
も良い。
導電層１２０ａ、導電層１２０ｂ、導電層１２０ｃに用いることができる材料としては
、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アル
ミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオジム（
Ｎｄ）から選ばれた元素、又は前記の元素を主成分とする合金材料もしくは化合物材料等
が挙げられる。リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体
材料や、ＡｇＰｄＣｕ合金などを用いてもよい。作製方法としては、スパッタリング法や
真空蒸着法、プラズマＣＶＤ法等が挙げられる。本実施の形態においては、導電層１２０
ａ、導電層１２０ｃにモリブデン、導電層１２０ｂにアルミニウムを用いた場合を示すが
、他の構成を用いても良い。例えば、導電層１２０ａ、導電層１２０ｃにチタン、導電層
１２０ｂにアルミニウムを用いる構成としても良い。
なお、導電層１２０ａ、導電層１２０ｂ、導電層１２０ｃは、導電性ナノペーストを用
いたスクリーン印刷法や、インクジェット法などを用いて形成することも可能である。
その後、導電層１２０ａ、導電層１２０ｂ、導電層１２０ｃ上にマスク１２２を形成す
る。マスク１２２は、マスク１１２と同様に形成することができる。
次に、マスク１２２を用いて導電層１２０ａ、導電層１２０ｂ、導電層１２０ｃをエッ
チングして、ソース電極又はドレイン電極として機能する導電層１２４ａ、導電層１２４
ｂ、導電層１２４ｃ及び、ソース電極又はドレイン電極として機能する導電層１２６ａ、
導電層１２６ｂ、導電層１２６ｃを形成する（図２（Ｂ）参照）。本実施の形態ではウエ
ットエッチングにより導電層１２４ａ、導電層１２４ｂ、導電層１２４ｃ、導電層１２６
ａ、導電層１２６ｂ、導電層１２６ｃを形成するが、ウエットエッチングはドライエッチ
ングと比較して等方的なエッチングであり、マスク１２２の端部１２８ａと、導電層１２
４ａ、導電層１２４ｂ、導電層１２４ｃの端部１２８ｂは一致せず、また、マスク１２２
の端部１３０ａと導電層１２６ａ、導電層１２６ｂ、導電層１２６ｃの端部１３０ｂとは
一致しない。
次に、マスク１２２を用いて一導電型を付与する不純物元素が添加された半導体層１１
８及びバッファー層１１６をエッチングして、ソース領域又はドレイン領域１３２、ソー
ス領域又はドレイン領域１３４、バッファー層１３６を形成する（図２（Ｃ）参照）。そ
して、その後、マスク１２２を除去する。なお、バッファー層１３６はバッファー層１１
６の一部がエッチングされたものであり、微結晶半導体層１１４の表面を覆っている。
エッチングにより形成されたバッファー層１３６は溝を有しており、溝の端部は、ソー
ス領域又はドレイン領域１３２の端部とほぼ連続した面を形成している。また、前述の溝
は、マスク１２２の開口部と概略一致した領域に形成されている。
バッファー層１３６を有することにより、上でも述べた通り、薄膜トランジスタのリー
ク電流（「オフ電流」とも言う）を低減することができる。これは、オフ時には、キャリ
アのパスの主要な部分がバッファー層１３６中に形成されるためである。ただし、オン時
には微結晶半導体層のみがチャネルとして機能し、バッファー層１３６中にキャリアのパ
スは形成されない。なお、バッファー層１３６に溝を設けることにより、溝を設けない場
合と比較してリーク電流を低減することができる。これは、溝を形成する分だけリークパ
スが長くなるためである。また、一導電型を付与する不純物元素が添加された半導体層１
１８を完全に除去することにより、残渣に含まれる不純物元素等によるリーク電流を低減
することができる。また、バッファー層の溝部分に存在する水素、フッ素等により、酸素
等の不純物元素が微結晶半導体層に侵入することを防ぐことができる。また、バッファー
層１３６が微結晶半導体層１１４上に存在することで、チャネル形成領域として機能する
微結晶半導体層１１４の酸化を防止し、良好な特性を得ることが可能である。
バッファー層１３６には寄生チャネル防止の効果もある。また、バッファー層１３６は
、一導電型を付与する不純物元素が添加された半導体層１１８をエッチングする際のスト
ッパーとしても機能する。なお、バッファー層１３６を設けない場合には、エッチング時
のラジカル反応により微結晶半導体層１１４が酸化して、移動度の低下、サブスレッショ
ルド値（Ｓ値）の増大等の結果を招いてしまう。酸化防止対策としてバッファー層１３６
を用いる場合には、水素化された非晶質半導体材料、特にａ−Ｓｉ：Ｈ（水素化非晶質シ
リコン）を用いるのが好適である。これは、表面が水素で終端されていることにより、酸
化を抑制することができるためである。
また、ソース領域又はドレイン領域１３２の端部１３８と、導電層１２４ａ、導電層１
２４ｂ、導電層１２４ｃの端部１２８ｂは一致せず、ソース領域又はドレイン領域１３４
の端部１４０と、導電層１２６ａ、導電層１２６ｂ、導電層１２６ｃの端部１３０ｂとは
一致しない。端部１２８ｂ及び端部１３０ｂの内側に、端部１３８及び端部１４０が存在
する形となる。
なお、図２（Ｃ）は、図４（Ｃ）又は図５（Ｃ）の線分ＡＢの断面図に相当している。
図４（Ｃ）や図５（Ｃ）からも、端部１２８ｂ及び端部１３０ｂが、端部１３８及び端部
１４０の外側に位置することが分かる。また、ソース電極又はドレイン電極の一方は、ソ
ース配線又はドレイン配線としても機能する。
以上の工程により、チャネル形成領域として微結晶半導体層１１４を有し、該微結晶半
導体層１１４上にバッファー層１３６を有する薄膜トランジスタ１４２を形成することが
できる。
次に、薄膜トランジスタ１４２を覆うように絶縁層１４４を形成する（図３（Ａ）参照
）。絶縁層１４４は、ゲート絶縁層１０４ａやゲート絶縁層１０４ｂと同様に形成するこ
とができる。なお、絶縁層１４４は、大気中に浮遊する有機物や金属、水等の不純物の侵
入を防ぐためのものであるから、緻密な膜とすることが好ましい。
次に、絶縁層１４４にコンタクトホールを形成し、該コンタクトホールにおいて導電層
１２４ｃに接する画素電極１４６を形成する（図３（Ｂ）参照）。なお、図３（Ｂ）は、
図４（Ｄ）又は図５（Ｄ）の線分ＡＢの断面図に相当する。
画素電極１４６は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含
むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジ
ウム錫酸化物、インジウム錫酸化物（以下「ＩＴＯ」とも言う）、インジウム亜鉛酸化物
、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いるこ
とができる。
また、画素電極１４６として、導電性高分子（「導電性ポリマー」とも言う）を含む導
電性組成物を用いることもできる。導電性組成物は、薄膜におけるシート抵抗が１０００
０Ω／ｓｑ．以下であることが好ましい。また、光透過性を有する画素電極層として薄膜
を形成する場合には、波長５５０ｎｍにおける光の透過率が７０％以上であることが好ま
しい。また、含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい
。
上記の導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができ
る。例えば、ポリアニリン及びその誘導体、ポリピロール及びその誘導体、ポリチオフェ
ン及びその誘導体、又は、これらの共重合体等があげられる。
本実施の形態においては、端部１２８ｂと端部１３８、及び、端部１３０ｂと端部１４
０が一致しない構成のトランジスタを作製したが、これらが一致する構成としても良い。
図３（Ｃ）に、これらの端部が一致する形状の薄膜トランジスタの断面を示す。図３（Ｃ
）のように端部の形状を一致させるためには、異方性の強いドライエッチングを用いれば
よい。ソース電極又はドレイン電極として機能する導電層１２４ａ、導電層１２４ｂ、導
電層１２４ｃ及び、ソース電極又はドレイン電極として機能する導電層１２６ａ、導電層
１２６ｂ、導電層１２６ｃをマスクとして用いて、一導電型を付与する不純物元素が添加
された半導体層をエッチングすることでも、端部が一致した形状とすることができる。
その後、配向膜等を設けた後、対向基板の貼り合わせや、液晶の封入、各種駆動回路の
実装等を行うことにより液晶表示装置が完成する（図６参照）。図６（Ａ）は液晶表示装
置の平面図であり、図６（Ｂ）は図６（Ａ）の線分ＣＤにおける断面図である。なお、図
６では簡単のため、トランジスタの積層構造等を一部省略している。
図６に示す液晶表示装置では、基板６００上の画素部６０２と、走査線駆動回路６０４
を囲むようにして、シール材６０６が設けられている。また、画素部６０２と、走査線駆
動回路６０４の上には対向基板６０８が設けられている。つまり、画素部６０２と、走査
線駆動回路６０４と、液晶６１０は、基板６００とシール材６０６と対向基板６０８とに
よって封止されている。また、基板６００上のシール材６０６によって囲まれた領域とは
異なる領域に、別途用意された単結晶半導体又は多結晶半導体で形成された信号線駆動回
路６１２が実装されている。図６（Ｂ）では、信号線駆動回路６１２に含まれるトランジ
スタ６１４を例示している。
基板６００上の画素部６０２と、走査線駆動回路６０４は、薄膜トランジスタを複数有
している。図６（Ｂ）では、画素部６０２に含まれる薄膜トランジスタ６１６を例示して
いる。薄膜トランジスタ６１６は微結晶半導体を用いた薄膜トランジスタに相当し、上述
の工程で作製することができる。
また、画素電極６１８と対向電極６２０との間隔（セルギャップ）を制御するために、
球状のスペーサー６２２が設けられている。球状のスペーサーに代えて、絶縁層を選択的
にエッチングすることで得られるスペーサーを用いていても良い。
走査線駆動回路６０４と信号線駆動回路６１２に与えられる各種信号は、引き回し配線
６２４、引き回し配線６２６を介して、ＦＰＣ６２８から供給されている。また、引き回
し配線６２６には接続端子６３０が形成されており、ＦＰＣ６２８と接続端子６３０とは
異方性導電材料６３２を介して電気的に接続されている。なお、本実施の形態において、
接続端子６３０は画素電極６１８と同じ導電層から形成されており、また、引き回し配線
６２４、引き回し配線６２６は、配線６３４と同じ導電層で形成されているが、本発明は
これに限られない。
なお、図６には示していないが、本発明の液晶表示装置は、配向膜、偏光板を有し、更
にカラーフィルター（以下、着色膜ともいう）や遮光膜等を有していても良い。
なお、図６では信号線駆動回路６１２を別途形成し、基板６００に実装した例を示して
いるが、本発明はこれに限られない。トランジスタの特性次第では信号線駆動回路を一体
形成しても良い。もちろん、走査線駆動回路を別途形成する構成としても良い。また、信
号線駆動回路の一部や走査線駆動回路の一部を別途形成して実装する構成としても良い。
以上のように、本発明により、微結晶半導体を画素トランジスタのチャネル形成領域と
して用いた液晶表示装置が提供される。なお、上記トランジスタ、液晶表示装置の構成は
あくまで一例であり、本発明はこれに限定されるものではない。
なお、本発明の液晶表示装置に用いるトランジスタは、そのチャネル幅（Ｗ）が、最小
加工寸法（ｄ）以上となる。ここで、最小加工寸法（ｄ）とは、トランジスタにおけるコ
ンタクト部分の幅や、チャネル長、配線幅等のうちで最小のものをいう。つまり、本発明
の液晶表示装置に用いるトランジスタは、ｄ≦Ｗの関係を満たすように形成される。これ
は、微結晶半導体を用いたトランジスタのチャネル幅が、露光装置の分解能による制限を
受けないことによる。
また、チャネル幅（Ｗ）の上限は、非晶質半導体を用いて形成された等しい電流駆動能
力のトランジスタにおけるチャネル幅（Ｗａ）を参照することができる。すなわち、チャ
ネル幅（Ｗ）は、チャネル幅（Ｗａ）を用いて、Ｗ≦Ｗａと規定される。これは、非晶質
半導体におけるキャリアの移動度より微結晶半導体におけるキャリアの移動度が高く、電
流駆動能力を等しく作製した場合には、非晶質半導体を用いた場合よりチャネル幅が小さ
くなるためである。ここで、比較対象である非晶質半導体を用いたトランジスタのチャネ
ル幅（Ｗａ）以外のパラメーターについては、本発明のトランジスタと等しく設定する点
に留意が必要である。
また、本発明の液晶表示装置に用いるトランジスタにおいて、チャネル幅（Ｗ）とチャ
ネル長（Ｌ）は、０．１≦Ｗ／Ｌ≦２．０（又は０．１≦Ｗ／Ｌ＜２．０）、好ましくは
０．１≦Ｗ／Ｌ≦１．５、より好ましくは０．１≦Ｗ／Ｌ≦１．０の関係を満たす。ここ
で、非晶質半導体を用いたトランジスタを液晶表示装置の画素に用いる場合には、チャネ
ル幅（Ｗａ）及びチャネル長（Ｌａ）は、２０≦Ｗａ≦１００、３≦Ｌａ≦１０（単位は
いずれもμｍ）程度となる。つまり、２．０≦Ｗａ／Ｌａ≦３３．３程度である。一方で
、本発明の微結晶半導体を用いたトランジスタを液晶表示装置の画素に用いる場合であれ
ば、１≦Ｗ≦５、３≦Ｌ≦１０（単位はいずれもμｍ）程度である。すなわち、０．１≦
Ｗ／Ｌ≦１．７程度である。
なお、多結晶半導体を用いたトランジスタを液晶表示装置の画素に用いる場合には、露
光装置の分解能により、チャネル幅（Ｗｐ）が大幅に制限を受けてしまう。すなわち、多
結晶半導体の性能を十分に生かした画素トランジスタを作製することは困難である。移動
度等を考慮した場合、多結晶半導体を用いたトランジスタのチャネル長（Ｌｐ）と非晶質
半導体を用いたトランジスタのチャネル長が同等（３≦Ｌｐ≦１０）の条件の下において
は、Ｗｐ≦０．５が適当な条件であり、Ｗｐ／Ｌｐ≦０．６となるが、このようにして求
めたＷｐ／Ｌｐの値は現実的なものではなく、大きな意味を持たない。
なお、本発明の液晶表示装置に用いるトランジスタにおいて、チャネル幅（Ｗ）をより
具体的に規定するのであれば、１μｍ以上１０μｍ以下（より好ましくは１μｍ５μｍ以
下）とすれば良い。露光装置の分解能の限界を下限とし、「露光装置の分解能の限界＋５
μｍ」程度を上限としてチャネル幅を規定することもできる。
通常、非晶質半導体を用いたトランジスタを液晶表示装置に採用する場合には、そのチ
ャネル幅が２０μｍ以上１００μｍ以下となるように作製される。このようにチャネル幅
を大きくとるのは、非晶質半導体のキャリアの移動度が低いためである。しかしながら、
大きなチャネル幅を採用する場合にはトランジスタのサイズも大きくなり、また、結合容
量も大きくなるため、前述のように開口率が低下するという問題が生じる。この点、本発
明では、非晶質半導体と比較してキャリアの移動度が高い微結晶半導体を用いてトランジ
スタを作製するため、非晶質半導体を用いる場合と比較してチャネル幅を十分に小さくす
ることができる。つまり、結合容量の問題を解消し、開口率を向上させることができる。
また、多結晶半導体を用いたトランジスタでは、微結晶半導体を用いたトランジスタと
比較してキャリアの移動度が高いため、理論的には微結晶半導体よりチャネル幅を小さく
することが可能である。しかしながら、液晶表示装置を作製する際に用いられる露光装置
の分解能は数μｍ程度（例えば３μｍ）であり、現実問題として分解能より小さいチャネ
ル幅を採用することはできない。したがって、多結晶半導体を液晶表示装置の画素トラン
ジスタに採用するメリットは小さい。それどころか、多結晶半導体は電気伝導度が高く、
このため多結晶半導体を用いたトランジスタはオフ時のリーク電流が大きいから、表示に
必要な電荷を所定の時間保持するためには、保持容量を大きくしなければならない。つま
り、多結晶半導体を用いる場合にも、開口率は低下してしまうことになる。また、リーク
電流を低減するためにトランジスタを直列に接続する場合にも、開口率は低下する。
この点、微結晶半導体を用いたトランジスタでは、求められる電流とチャネル幅との関
係が液晶表示装置にとって最適であり、最大の開口率を有する液晶表示装置を提供するこ
とができるのである。
なお、本発明の微結晶半導体を用いたトランジスタは、チャネル形成領域の微結晶半導
体層上にバッファー層（非晶質半導体層）を積層している。これにより、主要なリークパ
スが電気伝導度の低いバッファー層（非晶質半導体層）側に形成されるため、さらにリー
ク電流を低減することができる。すなわち、保持容量をさらに小さくすることができるた
め、開口率の向上につながる。
バッファー層には他にも複数の効果がある。一例としては、チャネル形成領域の微結晶
半導体の酸化を防ぐ効果が挙げられる。別の一例としては、微結晶半導体中への不純物元
素の侵入を防ぐ効果が挙げられる。これらの効果により、トランジスタ毎の特性のばらつ
きを低減することができるため、液晶表示装置を作製する際にトランジスタのばらつきを
考慮する必要性が低下する。すなわち、トランジスタのばらつきの影響を防ぐための余裕
を持たせた設計が不要となる。これを電荷保持という観点で見れば、従来であれば余裕を
持たせて保持容量を確保していた状況においても、その余裕分は不要になるということで
ある。これにより、保持容量を小さくすることができるため、開口率を向上することが可
能である。
なお、トランジスタのばらつき低減という意味において、微結晶半導体の有する特性は
非常に好ましい。多結晶半導体は結晶粒毎の大きさがまちまちであり、また、多結晶半導
体を用いて作製したトランジスタのチャネル形成領域は少数の結晶粒にて形成されるため
、トランジスタ毎の特性のばらつきは大きくなりがちである。一方、微結晶半導体は結晶
粒の大きさが整っており、また、トランジスタのチャネル形成領域は多数の結晶粒で形成
されることになるため、トランジスタの特性のばらつきを低減することができる。
（実施の形態２）
本実施の形態では、微結晶半導体層にレーザー光を照射して結晶性を改善したトランジ
スタを作製する方法について、図７を用いて説明する。
はじめに実施の形態１と同様にして、基板上にゲート電極を形成する。そして、ゲート
電極を覆うようにゲート絶縁層を形成する（図示しない）。その後、ゲート絶縁層７００
上に微結晶半導体層を形成する（図７（Ａ）参照）。
上述のように、ゲート絶縁層７００上にプラズマＣＶＤ法等を用いて微結晶半導体層を
形成する際に、ゲート絶縁層７００と形成した半導体層７０２との界面付近に、非晶質成
分を多く含む領域（ここでは「界面領域７０４」と呼ぶことにする）が形成されることが
ある。また、プラズマＣＶＤ法等で膜厚１０ｎｍ以下の極薄い微結晶半導体層を形成しよ
うとする場合、結晶粒が均一な半導体層を得ることは困難である。このような場合、以下
に示すレーザー光を照射する処理は有効である。
半導体層７０２を形成した後、半導体層７０２が溶融しないエネルギー密度のレーザー
光を半導体層７０２の上方（界面領域７０４の反対の面の方向）から照射する（図７（Ｂ
）参照）。該レーザー処理（Ｌａｓｅｒ Ｐｒｏｃｅｓｓ、以下「ＬＰ」ともいう）は、
輻射加熱により半導体層７０２を溶融させないで固相結晶成長を行うものである。すなわ
ち、堆積された半導体層７０２が液相にならない臨界領域を利用する結晶成長法であり、
その意味において「臨界成長」ということもできる。
レーザー光を照射した後の断面を図７（Ｃ）に示す。レーザー光としては、波長４００
ｎｍ以下のエキシマレーザー光や、ＹＡＧレーザーまたはＹＶＯ４レーザーの第２高調波
（波長５３２ｎｍ）乃至第４高調波（波長２６６ｎｍ）を用いることが好ましい。波長が
同程度であれば、その他のレーザー光を用いることも可能であるが、生産性を向上させる
ためには、前述のような高出力のレーザーを用いることが好ましい。これらのレーザー光
を光学系を用いて線状又はスポット状に集光し、半導体層７０２が溶融しないエネルギー
密度に調節して照射する。レーザー光は半導体層７０２が溶融しないエネルギー密度（つ
まり低エネルギー密度）に集光するため、レーザー光の照射面積を大きくすることが可能
である。つまり、大面積の基板であっても短時間に処理すること可能である。
レーザー光は界面領域７０４にまで作用させることができる。このため、半導体層７０
２の表面付近（図の上方の面）に存在する結晶を種として、該表面から界面領域７０４に
向けて固相結晶成長が進み、概略柱状の結晶が成長することになる。ＬＰ処理による固相
結晶成長は、結晶粒径を拡大させるものではなく、むしろ半導体層の厚さ方向における結
晶性を改善し、結晶粒径を整えるためのものといえる。
この際、照射するビームの形状を矩形長尺状（線状）とすることで、例えば７３０ｍｍ
×９２０ｍｍのガラス基板上の半導体層を一度のスキャンで処理することができる。エキ
シマレーザー等のパルスレーザーを用いる場合には、線状レーザビームを重ね合わせる割
合（オーバーラップ率）を０％以上９０％以下（好ましくは０％以上６７％以下）として
行う。これにより、基板１枚当たりの処理時間を短縮することができるため、生産性の面
で有利である。ビームの形状は線状に限定されるものではなく、面状としても同様に処理
することができる。また、本実施例のＬＰ処理は上記ガラス基板のサイズに限定されず、
さまざまなサイズに適用することができる。
上述の臨界成長においては、従来のレーザー処理を用いた多結晶半導体（いわゆる低温
ポリシリコン）において見られた表面の凹凸（リッジと呼ばれる凸状体）は形成されず、
ＬＰ処理前後において、半導体表面の平滑性が変わらず良好であることも特徴である。本
実施の形態の如く成膜後の微結晶半導体層にレーザー光を照射して得られる結晶性半導体
層７０６は、成膜にて得られる微結晶半導体層とは膜質が異なっている。また、伝導加熱
により改質された微結晶半導体ともその成長メカニズム及び膜質が異なっている。
本明細書では、成膜後の微結晶半導体層にＬＰ処理を行って得られる結晶性の半導体の
うち、特にシリコンを用いた場合をＬＰＳＡＳ（Ｌａｓｅｒ Ｐｒｏｃｅｓｓ Ｓｅｍｉ
Ａｍｏｒｐｈｏｕｓ Ｓｉｌｉｃｏｎ）と呼ぶことにする。なお、ＬＰＳＡＳは従来の
微結晶シリコンと比較して、さらに良好な特性を有する半導体であるが、微結晶シリコン
の一種であることには変わりがない。したがって、本明細書において「微結晶シリコン」
とは従来の微結晶シリコンとＬＰＳＡＳの両方を表し、特に区別が必要な場合にのみ「従
来の微結晶シリコン」と「ＬＰＳＡＳ」とを使い分けるものとする。同様に、「微結晶半
導体」という場合においては従来の微結晶半導体とＬＰ処理を行った結晶性半導体の両方
を含むものとする。
次いで、結晶性半導体層７０６上にバッファー層７０８を形成する。なお、バッファー
層７０８としてａ−Ｓｉ：Ｈ（水素化アモルファスシリコン）を形成する場合には、水素
が結晶性半導体層７０６に供給されるため、結晶性半導体層７０６を結晶化した場合と同
等の効果を得ることができる。すなわち、結晶性半導体層７０６上にａ−Ｓｉ：Ｈ層を形
成することにより、結晶性半導体層７０６に水素を拡散させてダングリングボンドを終端
させることができる。なお、ａ−Ｓｉ：Ｈ層は、プラズマＣＶＤ法を用いて、３００℃以
上４００℃以下の温度にて形成すると良い。
以降の工程は、実施の形態１と同様であるため、ここでは省略する。
本実施の形態にて形成した、ＬＰＳＡＳ等のＬＰ処理を行った半導体を用いることによ
りトランジスタの電気的特性をさらに向上させることができる。
本実施の形態は、実施の形態１と適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、実施の形態１及び２にて示した薄膜トランジスタ（以下「ＴＦＴ」
ともいう）を有する液晶表示装置の詳細について、図８乃至２１用いて説明する。図８乃
至２１の液晶表示装置に用いられる薄膜トランジスタは、実施の形態１及び２にて示した
薄膜トランジスタと同様に作製することができる。
はじめにＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）方式の液晶表示装置について
説明する。ＶＡ方式とは、液晶表示パネルの液晶分子の配列を制御する方式の一種である
。ＶＡ方式の液晶表示装置は、電圧が印加されていないときに、液晶分子の長軸がパネル
面に対して垂直となるように配列する方式である。本実施の形態では、特に画素（ピクセ
ル）をいくつかの領域（サブピクセル）に分け、電圧が印加された場合に複数の異なる方
向に分子が配列するように工夫されている。これをマルチドメイン化あるいはマルチドメ
イン設計という。以下の説明では、マルチドメイン化されたＶＡ方式の液晶表示装置につ
いて説明する。
図８乃至１０に、マルチドメイン化されたＶＡ方式の液晶表示装置の一例を示す。図８
は断面図であり、図９は画素電極が形成される基板側の平面図であり、また、図１０は対
向電極が形成される基板側の平面図である。なお、図８は図９の線分ＥＦの断面に対応し
ている。以下の説明ではこれらの図面を参照して説明する。
図８は、ＴＦＴ８２８とそれに接続する画素電極８２４、及び保持容量部８３０が形成
された基板８００と、対向電極８４０等が形成される対向基板８０１とが重ね合わせられ
、液晶が注入された状態を示している。
対向基板８０１においてスペーサー８４２が形成される位置には、遮光膜８３２、第１
の着色膜８３４、第２の着色膜８３６、第３着色膜８３８、対向電極８４０が形成されて
いる。この構造により、液晶の配向を制御するための突起８４４とスペーサー８４２の高
さを異ならせている。画素電極８２４上には配向膜８４８が形成され、同様に対向電極８
４０上にも配向膜８４６が形成されている。この間に液晶層８５０が形成されている。
スペーサー８４２として、ここでは柱状スペーサーを示しているが、球状のビーズスペ
ーサーを散布してもよい。さらには、スペーサー８４２を基板８００上に形成される画素
電極８２４上に形成してもよい。
基板８００上には、ＴＦＴ８２８とそれに接続する画素電極８２４、及び保持容量部８
３０が形成されている。画素電極８２４は、第１の絶縁膜８２０、第２の絶縁膜８２２を
それぞれ貫通するコンタクトホール８２３で、配線８１８と接続されている。ＴＦＴ８２
８は実施の形態１又は２にて示した薄膜トランジスタを適宜用いることができる。保持容
量部８３０は、ＴＦＴ８２８のゲート配線８０２と同様に形成した容量配線８０４と、ゲ
ート絶縁膜８０６と、配線８１６、８１８と同様に形成した容量電極８１７で構成される
。
画素電極８２４と液晶層８５０と対向電極８４０とが重なり合うことで、液晶素子が形
成されている。
図９は、基板８００上の構造を示している。画素電極８２４は実施の形態１にて示した
材料を用いて形成することができる。画素電極８２４にはスリット８２５を設ける。スリ
ット８２５は液晶の配向を制御するためのものである。
図９に示すＴＦＴ８２９とそれに接続する画素電極８２６及び保持容量部８３１は、そ
れぞれＴＦＴ８２８とそれに接続する画素電極８２４及び保持容量部８３０と同様に形成
することができる。ＴＦＴ８２８とＴＦＴ８２９は共に配線８１６と電気的に接続してい
る。該液晶表示装置の画素（ピクセル）は、画素電極８２４と画素電極８２６により構成
されている。画素電極８２４と画素電極８２６はサブピクセルである。
図１０に対向基板側の構造を示す。遮光膜８３２上に対向電極８４０が形成されている
。対向電極８４０は、画素電極８２４と同様の材料を用いて形成することが好ましい。対
向電極８４０上には液晶の配向を制御する突起８４４が形成されている。また、遮光膜８
３２の位置に合わせてスペーサー８４２が形成されている。
該画素構造の等価回路を図１１に示す。ＴＦＴ８２８とＴＦＴ８２９は、共にゲート配
線８０２、配線８１６と接続している。この場合、容量配線８０４と容量配線８０５の電
位を異ならせることで、液層素子８５１と液晶素子８５２の動作を異ならせることができ
る。すなわち、容量配線８０４と容量配線８０５の電位を個別に制御することにより液晶
の配向を精密に制御して視野角を広げることができる。
スリット８２５を設けた画素電極８２４に電圧を印加すると、スリット８２５の近傍に
は電界の歪み（斜め電界）が発生する。このスリット８２５と、対向基板８０１側の突起
８４４とを交互に咬み合うように配置して、斜め電界を発生させることで、液晶の配向す
る方向を場所ごとに異ならせている。これにより、液晶表示パネルの視野角を広げること
ができる。
次に、上記とは異なるＶＡ方式の液晶表示装置について、図１２乃至１５を用いて説明
する。
図１２と図１３は、ＶＡ方式の液晶表示装置の一例を示している。図１２は断面図であ
り、図１３は画素電極が形成される基板側の平面図であり、また、図１４は対向電極が形
成される基板側の平面図である。なお、図１２は図１３の線分ＧＨの断面に対応している
。以下の説明ではこの両図を参照して説明する。
ここで説明する液晶表示装置は、一つの画素に複数の画素電極が存在し、それぞれの画
素電極にＴＦＴが接続された構造を有している。各ＴＦＴは、異なるゲート信号で駆動さ
れるように構成されている。すなわち、マルチドメイン化された画素において、個々の画
素電極に印加する信号を、独立して制御する構成を有している。
基板１２００上の構成を説明する。画素電極１２２４はコンタクトホール１２２３にお
いて、ＴＦＴ１２２８の配線１２１８と接続している。また、画素電極１２２６はコンタ
クトホール１２２７において、ＴＦＴ１２２９の配線１２１９と接続している。画素電極
１２２４、及び、画素電極１２２６上には配向膜１２４８が形成されている。ＴＦＴ１２
２８のゲート配線１２０２と、ＴＦＴ１２２９のゲート配線１２０３は、異なるゲート信
号を与えることができるように分離されている。一方、データ線として機能する配線１２
１６は、ＴＦＴ１２２８とＴＦＴ１２２９で共通に用いられている。ＴＦＴ１２２８とＴ
ＦＴ１２２９は実施の形態１又は２で示した薄膜トランジスタを適宜用いることができる
。また、ゲート配線１２０２及びゲート配線１２０３と同一層にて容量配線１２９０が形
成されている。
画素電極１２２４と画素電極１２２６の形状は異なっており、スリットによって分離さ
れている。Ｖ字型に広がる画素電極１２２４の外側を囲むように画素電極１２２６が形成
されている。画素電極１２２４と画素電極１２２６に印加する電圧のタイミングを、ＴＦ
Ｔ１２２８及びＴＦＴ１２２９により異ならせることで、液晶の配向を制御している。
この画素構造の等価回路を図１５に示す。ＴＦＴ１２２８はゲート配線１２０２と接続
し、ＴＦＴ１２２９はゲート配線１２０３と接続している。ゲート配線１２０２とゲート
配線１２０３に異なるゲート信号を与えることで、ＴＦＴ１２２８とＴＦＴ１２２９の動
作タイミングを異ならせることができる。
対向基板１２０１には、遮光膜１２３２、着色膜１２３６、対向電極１２４０、配向膜
１２４６が形成されている。また、着色膜１２３６と対向電極１２４０の間には平坦化膜
１２３７が形成され、液晶の配向乱れを防いでいる。対向電極１２４０は異なる画素間で
共通化されている電極であるが、スリット１２４１が形成されている。画素電極１２２４
と液晶層１２５０と対向電極１２４０が重なり合うことで、液晶素子が形成されている。
また、画素電極１２２６と液晶層１２５０と対向電極１２４０が重なり合うことで、液晶
素子が形成されている。
スリット１２４１と、画素電極１２２４及び画素電極１２２６側のスリットとを交互に
咬み合うように配置して、斜め電界を発生させることで、液晶の配向する方向を場所ごと
に異ならせている（図１４参照）。これにより、液晶表示パネルの視野角を広げることが
できる。
次に、横電界方式の液晶表示装置について説明する。横電界方式は、液晶分子に対して
水平方向の電界を加えることで液晶を駆動し、階調を表現する方式である。この方式によ
れば、視野角を約１８０度にまで広げることができる。以下の説明では、横電界方式を採
用する液晶表示装置について説明する。
図１６は、ＴＦＴ１６２８とそれに接続する第２の画素電極１６２４が形成された基板
１６００と、対向基板１６０１を重ね合わせ、液晶を注入した状態を示している。対向基
板１６０１には遮光膜１６３２、着色膜１６３６、平坦化膜１６３７、配向膜１６６０な
どが形成されている。第１の画素電極１６０７及び第２の画素電極１６２４は基板１６０
０側に有るので、対向基板１６０１側には特に電極を設ける必要はない。第２の画素電極
１６２４上には配向膜１６６１が形成されている。基板１６００と対向基板１６０１の間
には液晶層１６５０が形成されている。
基板１６００上には、第１の画素電極１６０７及び第１の画素電極１６０７に接続する
容量配線１６０４、並びにＴＦＴ１６２８が形成される。第１の画素電極１６０７には、
実施の形態１にて示した画素電極と同様の材料を用いることができる。また、第１の画素
電極１６０７は、概ね画素の形状に適合した形状に形成されている。なお、第１の画素電
極１６０７及び容量配線１６０４上にはゲート絶縁膜１６０６が形成される。
ＴＦＴ１６２８の配線１６１６、配線１６１８がゲート絶縁膜１６０６上に形成される
。配線１６１６は液晶表示パネルにおいてビデオ信号を伝達するデータ線であり、配線で
あると同時に、ソース領域１６１０と接続し、ソース電極又はドレイン電極の一方となる
。配線１６１８はソース電極又はドレイン電極の他方となり、ＴＦＴ１６２８と第２の画
素電極１６２４とを接続する配線としても機能する。
配線１６１６、配線１６１８上には絶縁膜１６２０が形成されている。また、絶縁膜１
６２０上には、絶縁膜１６２０に形成されるコンタクトホールにおいて、配線１６１８に
接続する第２の画素電極１６２４が形成されている。第２の画素電極１６２４には、実施
の形態１にて示した画素電極と同様の材料を用いることができる。
このようにして、基板１６００上にＴＦＴ１６２８とそれに接続する第２の画素電極１
６２４が形成される。なお、保持容量は第１の画素電極１６０７と第２の画素電極１６２
４、ゲート絶縁膜１６０６、絶縁膜１６２０にて形成される。
図１７は、画素電極等の構成を示す平面図である。なお、図１６は図１７の線分ＩＪに
おける断面図である。第２の画素電極１６２４にはスリット１６２５が設けられる。スリ
ット１６２５は液晶の配向を制御するためのものである。この場合、電界は第１の画素電
極１６０７と第２の画素電極１６２４との間に発生する。第１の画素電極１６０７と第２
の画素電極１６２４の間にはゲート絶縁膜１６０６等が形成されているが、これらは液晶
層と比較して十分に薄いため、実質的に基板１６００と平行な方向（水平方向）に電界が
発生する。この電界を利用して液晶分子を水平に回転させる。この場合、液晶分子は水平
方向に配列するため、見る角度によってコントラストが低減する等の問題は少なく、視野
角が広がることになる。また、第１の画素電極１６０７と第２の画素電極１６２４は共に
透光性の電極であるので、開口率を向上させることができる。
次に、横電界方式の液晶表示装置の他の一例について示す。
図１８及び図１９は、横電界方式の液晶表示装置の別の構造である。図１８は断面図で
あり、図１９は平面図である。なお、図１８は図１９のＫＬの断面に対応している。以下
の説明ではこの両図を参照して説明する。
図１８は、ＴＦＴ１８２８とそれに接続する第２の画素電極１８２４が形成された基板
１８００と、対向基板１８０１を重ね合わせ、液晶を注入した状態を示している。対向基
板１８０１には遮光膜１８３２、着色膜１８３６、平坦化膜１８３７、配向膜１８６０な
どが設けられている。第１の画素電極（共通電位線１８０９）、及び第２の画素電極１８
２４は基板１８００側にあるので、対向基板１８０１側には特に電極を設ける必要はない
。第２の画素電極１８２４上には配向膜１８６１が形成されている。基板１８００と対向
基板１８０１の間には液晶層１８５０が形成されている。
基板１８００上には、共通電位線１８０９、及び、ＴＦＴ１８２８が形成されている。
共通電位線１８０９はＴＦＴ１８２８のゲート配線１８０２と同時に形成することができ
る。なお、ここでは、第１の画素電極は共通電位線１８０９と同義である。このため、共
通電位線１８０９は画素部において、概ね画素の形状に適合した形状に形成されている。
ＴＦＴ１８２８の配線１８１６、配線１８１８がゲート絶縁膜１８０６上に形成されて
いる。配線１８１６は液晶表示装置においてビデオ信号を伝達するデータ線であり、配線
であると同時に、ソース領域又はドレイン領域と接続し、ソース電極又はドレイン電極の
一方となる。配線１８１８はソース電極又はドレイン電極の他方となり、第２の画素電極
１８２４と接続する配線である。
配線１８１６、配線１８１８上に絶縁膜１８２０が形成されている。また、絶縁膜１８
２０上には、第２の画素電極１８２４が形成されている。配線１８１８は絶縁膜１８２０
に形成されるコンタクトホール１８２３において、第２の画素電極１８２４と接続してい
る。第２の画素電極１８２４には、実施の形態１にて示した画素電極と同様の材料を用い
ることができる。なお、図１９に示すように、第１の画素電極（共通電位線１８０９）と
第２の画素電極１８２４との間に横電界が発生するように、第１の画素電極（共通電位線
１８０９）及び第２の電極が形成される。また、第２の画素電極１８２４のスリットの部
分が第１の画素電極（共通電位線１８０９）の電極部分と咬み合うように形成される。
第１の画素電極（共通電位線１８０９）と第２の画素電極１８２４との間に電位差が生
じると、第１の画素電極（共通電位線１８０９）と第２の画素電極１８２４との間に電界
が発生する。この電界を利用して液晶分子を水平に回転させる。この場合、液晶分子は水
平方向に配列するため、見る角度によってコントラストが低減する等の問題は少なく、視
野角が広がることになる。
なお、保持容量は第１の画素電極（共通電位線１８０９）と容量電極１８１５の間にゲ
ート絶縁膜１８０６を設けることにより形成されている。容量電極１８１５と第２の画素
電極１８２４はコンタクトホール１８３３を介して接続されている。
次に、ＴＮ方式の液晶表示装置について説明する。
図２０と図２１は、ＴＮ方式の液晶表示装置の画素構造を示している。図２０は断面図
であり、図２１は平面図である。なお、図２０は図２１の線分ＭＮにおける断面図である
。以下の説明ではこの両図を参照して説明する。
画素電極２０２４はコンタクトホール２０２３により、配線２０１８でＴＦＴ２０２８
と接続している。データ線として機能する配線２０１６は、ＴＦＴ２０２８と接続してい
る。ＴＦＴ２０２８は実施の形態１又は２に示すＴＦＴを適用することができる。
画素電極２０２４には、実施の形態１にて示した画素電極と同様の材料を用いることが
できる。
対向基板２００１には、遮光膜２０３２、着色膜２０３６、対向電極２０４０、配向膜
２０６０などが形成されている。また、着色膜２０３６と対向電極２０４０の間には平坦
化膜２０３７が形成され、液晶の配向乱れを防いでいる。画素電極２０２４上には配向膜
２０６１が形成されている。液晶層２０５０は画素電極２０２４と対向電極２０４０の間
に設けられている。
また、基板２０００又は対向基板２００１には、着色膜（カラーフィルター）や、ディ
スクリネーションを防ぐための遮蔽膜（ブラックマトリクス）などが形成されていても良
い。また、基板２０００のＴＦＴ２０２８が形成されている面とは逆の面に偏光板を貼り
合わせ、また対向基板２００１の対向電極２０４０が形成されている面とは逆の面に、偏
光板を貼り合わせておく。対向電極２０４０は、実施の形態１にて示した画素電極と同様
の材料を適宜用いることができる。
なお、保持容量はゲート電極２００２と同じ層にて形成された容量配線２００４とゲー
ト絶縁膜２００６、容量電極２０１５によって形成されている。容量電極２０１５と画素
電極２０２４はコンタクトホール２０３３を介して接続されている。
以上により、微結晶半導体を画素トランジスタのチャネル形成領域として用いた様々な
方式の液晶表示装置を提供することができる。
本発明の液晶表示装置は、オフ電流が小さく、また、ばらつきの少ない薄膜トランジス
タを用いているため、開口率を向上させることができる。これにより、輝度が向上し、優
れた映像を表示することが可能となる。また、バックライトの輝度を低減することが可能
であるため、バックライトの寿命向上の効果をもたらす。
なお、本実施の形態は、実施の形態１又は２と適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、本発明の液晶表示装置を用いた電子機器について、図２２を参照し
て説明する。
本発明の半導体装置を用いて作製される電子機器として、ビデオカメラ、デジタルカメ
ラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム
、音響再生装置（カーオーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末
（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備
えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ
）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げ
られる。
図２２（Ａ）はテレビ受像器又はパーソナルコンピュータのモニタである。筺体２２０
１、支持台２２０２、表示部２２０３、スピーカー部２２０４、ビデオ入力端子２２０５
等を含む。表示部２２０３には、本発明の液晶表示装置が用いられている。本発明により
、開口率を向上し、輝度が向上したテレビ受像器又はパーソナルコンピュータのモニタを
提供することができる。
図２２（Ｂ）はデジタルカメラである。本体２２１１の正面部分には受像部２２１３が
設けられており、本体２２１１の上面部分にはシャッターボタン２２１６が設けられてい
る。また、本体２２１１の背面部分には、表示部２２１２、操作キー２２１４、及び外部
接続ポート２２１５が設けられている。表示部２２１２には、本発明の液晶表示装置が用
いられている。本発明により、開口率を向上し、輝度が向上したデジタルカメラを提供す
ることができる。
図２２（Ｃ）はノート型パーソナルコンピュータである。本体２２２１には、キーボー
ド２２２４、外部接続ポート２２２５、ポインティングデバイス２２２６が設けられてい
る。また、本体２２２１には、表示部２２２３を有する筐体２２２２が取り付けられてい
る。表示部２２２３には、本発明の液晶表示装置が用いられている。本発明により、開口
率を向上し、輝度が向上したノート型パーソナルコンピュータを提供することができる。
図２２（Ｄ）はモバイルコンピュータであり、本体２２３１、表示部２２３２、スイッ
チ２２３３、操作キー２２３４、赤外線ポート２２３５等を含む。表示部２２３２にはア
クティブマトリクス表示装置が設けられている。表示部２２３２には、本発明の液晶表示
装置が用いられている。本発明により、開口率を向上し、輝度が向上したモバイルコンピ
ュータを提供することができる。
図２２（Ｅ）は画像再生装置である。本体２２４１には、表示部２２４４、記録媒体読
み込み部２２４５及び操作キー２２４６が設けられている。また、本体２２４１には、ス
ピーカー部２２４７及び表示部２２４３それぞれを有する筐体２２４２が取り付けられて
いる。表示部２２４３及び表示部２２４４それぞれには、本発明の液晶表示装置が用いら
れている。本発明により、開口率を向上し、輝度が向上した画像再生装置を提供すること
ができる。
図２２（Ｆ）は電子書籍である。本体２２５１には操作キー２２５３が設けられている
。また、本体２２５１には複数の表示部２２５２が取り付けられている。表示部２２５２
には、本発明の液晶表示装置が用いられている。本発明により、開口率を向上し、輝度が
向上した電子書籍を提供することができる。
図２２（Ｇ）はビデオカメラであり、本体２２６１には外部接続ポート２２６４、リモ
コン受信部２２６５、受像部２２６６、バッテリー２２６７、音声入力部２２６８、操作
キー２２６９が設けられている、また、本体２２６１には、表示部２２６２を有する筐体
２２６３が取り付けられている。表示部２２６２には、本発明の液晶表示装置が用いられ
ている。本発明により、開口率を向上し、輝度が向上したビデオカメラを提供することが
できる。
図２２（Ｈ）は携帯電話であり、本体２２７１、筐体２２７２、表示部２２７３、音声
入力部２２７４、音声出力部２２７５、操作キー２２７６、外部接続ポート２２７７、ア
ンテナ２２７８等を含む。表示部２２７３には、本発明の液晶表示装置が用いられている
。本発明により、開口率を向上し、輝度が向上した携帯電話を提供することができる。
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが
可能である。なお、本実施の形態は、実施の形態１乃至３と適宜組み合わせて用いること
ができる。
１００ 基板
１０２ ゲート電極
１０４ａ ゲート絶縁層
１０４ｂ ゲート絶縁層
１０６ 微結晶半導体層
１０８ バッファー層
１１０ 不純物元素が添加された半導体層
１１２ マスク
１１４ 微結晶半導体層
１１６ バッファー層
１１８ 不純物元素が添加された半導体層
１２０ａ 導電層
１２０ｂ 導電層
１２０ｃ 導電層
１２２ マスク
１２４ａ 導電層
１２４ｂ 導電層
１２４ｃ 導電層
１２６ａ 導電層
１２６ｂ 導電層
１２６ｃ 導電層
１２８ａ 端部
１２８ｂ 端部
１３０ａ 端部
１３０ｂ 端部
１３２ ソース領域又はドレイン領域
１３４ ソース領域又はドレイン領域
１３６ バッファー層
１３８ 端部
１４０ 端部
１４２ 薄膜トランジスタ
１４４ 絶縁層
１４６ 画素電極
６００ 基板
６０２ 画素部
６０４ 走査線駆動回路
６０６ シール材
６０８ 対向基板
６１０ 液晶
６１２ 信号線駆動回路
６１４ トランジスタ
６１６ 薄膜トランジスタ
６１８ 画素電極
６２０ 対向電極
６２２ スペーサー
６２４ 配線
６２６ 配線
６２８ ＦＰＣ
６３０ 接続端子
６３２ 異方性導電材料
６３４ 配線
６４０ 対向電極

Claims (4)

  1. 第１の基板上の第１の配線と、
    前記第１の基板上の第２の配線と、
    前記配線上の半導体膜と、
    前記半導体膜上の第３の配線と、
    前記半導体膜上のソースまたはドレイン電極と、
    前記ソースまたはドレイン電極上の導電膜と、を有し、
    前記第１の配線と前記第２の配線は平行な方向に配置され、
    前記第１の配線と前記第３の配線は交差する方向に配置され、
    前記第２の配線は前記導電膜の周囲に延在する領域を有し、
    前記導電膜は、開口部を有することを特徴とする表示装置。
  2. 請求項１において、
    前記導電膜と、前記第２の配線の電位差で、液晶の配向が制御されることを特徴とする表示装置。
  3. 請求項１または請求項２において、
    前記導電膜は、前記ソースまたはドレイン電極と電気的に接続し、
    前記ソース電極またはドレイン電極は、前記第２の配線と重なる領域を有することを特徴とする表示装置。
  4. 請求項１乃至請求項３のいずれか一項において、
    島状の導電膜を有し、
    前記島状の導電膜は、前記導電膜と電気的に接続され、
    前記島状の導電膜は、前記第２の配線と重なる領域を有することを特徴とする表示装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8101444B2 (en) 2007-08-17 2012-01-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2009071289A (ja) 2007-08-17 2009-04-02 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
TWI521712B (zh) * 2007-12-03 2016-02-11 半導體能源研究所股份有限公司 薄膜電晶體，包括該薄膜電晶體的顯示裝置，和其製造方法
JP5376826B2 (ja) * 2008-04-04 2013-12-25 富士フイルム株式会社 半導体装置，半導体装置の製造方法及び表示装置
CN101866082B (zh) * 2009-04-15 2012-05-23 瀚宇彩晶股份有限公司 液晶显示器的像素结构及其形成方法
KR102575653B1 (ko) 2009-05-02 2023-09-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
EP2478563B1 (en) * 2009-09-16 2021-04-07 Semiconductor Energy Laboratory Co, Ltd. Method for manufacturing a samesemiconductor device
KR101801959B1 (ko) * 2009-10-21 2017-11-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 그 액정 표시 장치를 구비하는 전자기기
JP5601821B2 (ja) * 2009-11-11 2014-10-08 三菱電機株式会社 薄膜トランジスタおよびその製造方法
WO2011089844A1 (en) * 2010-01-24 2011-07-28 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
TWI525377B (zh) 2010-01-24 2016-03-11 半導體能源研究所股份有限公司 顯示裝置
KR20230145240A (ko) 2010-02-18 2023-10-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101084273B1 (ko) * 2010-03-03 2011-11-16 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조 방법
JP2011253921A (ja) * 2010-06-02 2011-12-15 Mitsubishi Electric Corp アクティブマトリックス基板及び液晶装置
KR101932576B1 (ko) * 2010-09-13 2018-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP5564473B2 (ja) * 2011-08-05 2014-07-30 株式会社ジャパンディスプレイ 液晶表示装置
JP6199583B2 (ja) 2012-04-27 2017-09-20 株式会社半導体エネルギー研究所 半導体装置
US8860022B2 (en) 2012-04-27 2014-10-14 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
US8907385B2 (en) * 2012-12-27 2014-12-09 Taiwan Semiconductor Manufacturing Company, Ltd. Surface treatment for BSI image sensors
CN103760721A (zh) * 2014-01-08 2014-04-30 北京京东方光电科技有限公司 薄膜晶体管阵列基板及其制备方法、显示装置
CN103969875B (zh) 2014-05-04 2016-06-29 京东方科技集团股份有限公司 显示基板及其制作方法、掩膜板、掩膜板组
KR20170003674A (ko) * 2014-05-27 2017-01-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
CN104091810A (zh) * 2014-06-30 2014-10-08 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN104241345B (zh) * 2014-07-31 2017-11-28 京东方科技集团股份有限公司 铝电极、形成铝电极的方法及其电子设备
JP6393937B2 (ja) * 2014-09-05 2018-09-26 Dic株式会社 薄膜トランジスタの製造方法、薄膜トランジスタ及びトランジスタアレイ
TWI608599B (zh) * 2016-03-02 2017-12-11 Innolux Corp 顯示面板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03278480A (ja) * 1990-03-27 1991-12-10 Canon Inc 薄膜半導体装置
US6486933B1 (en) * 1998-03-12 2002-11-26 Samsung Electronics Co., Ltd. Liquid crystal display with preventing vertical cross-talk having overlapping data lines
JP2005093460A (ja) * 2003-09-12 2005-04-07 Casio Comput Co Ltd 薄膜トランジスタ
US20050156848A1 (en) * 2003-12-30 2005-07-21 Lg.Philips Lcd Co., Ltd. Thin film transistor substrate of a horizontal electric field type and method of darkening defective pixel in the same

Family Cites Families (92)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56122123A (en) * 1980-03-03 1981-09-25 Shunpei Yamazaki Semiamorphous semiconductor
US5091334A (en) * 1980-03-03 1992-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JPS6098680A (ja) 1983-11-04 1985-06-01 Seiko Instr & Electronics Ltd 電界効果型薄膜トランジスタ
JPS6187371A (ja) 1984-10-05 1986-05-02 Hitachi Ltd 薄膜半導体装置
JPS61138285A (ja) * 1984-12-10 1986-06-25 ホシデン株式会社 液晶表示素子
US5084777A (en) * 1989-11-14 1992-01-28 Greyhawk Systems, Inc. Light addressed liquid crystal light valve incorporating electrically insulating light blocking material of a-SiGe:H
JPH0480722A (ja) * 1990-07-23 1992-03-13 Hitachi Ltd アクテイブマトリックス液晶表示装置
EP0473988A1 (en) 1990-08-29 1992-03-11 International Business Machines Corporation Method of fabricating a thin film transistor having amorphous/polycrystalline semiconductor channel region
US7115902B1 (en) * 1990-11-20 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US5849601A (en) * 1990-12-25 1998-12-15 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
JP2791422B2 (ja) 1990-12-25 1998-08-27 株式会社 半導体エネルギー研究所 電気光学装置およびその作製方法
US7098479B1 (en) * 1990-12-25 2006-08-29 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
US7576360B2 (en) * 1990-12-25 2009-08-18 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device which comprises thin film transistors and method for manufacturing the same
EP0499979A3 (en) * 1991-02-16 1993-06-09 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device
JP3255942B2 (ja) * 1991-06-19 2002-02-12 株式会社半導体エネルギー研究所 逆スタガ薄膜トランジスタの作製方法
TW222345B (en) * 1992-02-25 1994-04-11 Semicondustor Energy Res Co Ltd Semiconductor and its manufacturing method
JPH06326314A (ja) * 1993-05-12 1994-11-25 Hitachi Ltd 薄膜トランジスタおよびその製造方法
JPH07142405A (ja) * 1993-11-19 1995-06-02 Sanyo Electric Co Ltd 多結晶半導体膜およびその成膜方法
JPH0888397A (ja) * 1994-09-16 1996-04-02 Casio Comput Co Ltd 光電変換素子
JPH08201853A (ja) * 1994-11-24 1996-08-09 Toshiba Electron Eng Corp 電極基板および平面表示装置
TW303526B (ja) * 1994-12-27 1997-04-21 Matsushita Electric Ind Co Ltd
JP2661594B2 (ja) * 1995-05-25 1997-10-08 日本電気株式会社 薄膜トランジスタおよびその製造方法
JPH0982978A (ja) * 1995-09-20 1997-03-28 Hitachi Ltd 半導体装置及びこれを用いた液晶表示装置
JP2762968B2 (ja) * 1995-09-28 1998-06-11 日本電気株式会社 電界効果型薄膜トランジスタの製造方法
JP3904646B2 (ja) 1996-02-29 2007-04-11 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
KR100386203B1 (ko) * 1996-02-29 2003-12-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 전기광학장치및그제조방법
JPH112836A (ja) * 1997-06-10 1999-01-06 Hitachi Ltd アクティブマトリクス液晶表示装置
KR100257158B1 (ko) 1997-06-30 2000-05-15 김영환 박막 트랜지스터 및 그의 제조 방법
KR100477130B1 (ko) * 1997-09-25 2005-08-29 삼성전자주식회사 평면구동방식액정표시장치의박막트랜지스터기판및제조방법
EP1037093A1 (en) 1997-11-28 2000-09-20 Matsushita Electric Industrial Co., Ltd. Reflection-type display device and image device using reflection-type display device
DE19836269C1 (de) * 1998-08-11 1999-08-26 Abg Allg Baumaschinen Gmbh Straßenfertiger
KR100415004B1 (ko) * 1999-03-05 2004-01-13 미쓰비시덴키 가부시키가이샤 박막 반도체 장치의 제조 방법
JP2001077366A (ja) * 1999-08-20 2001-03-23 Internatl Business Mach Corp <Ibm> 薄膜トランジスタ、液晶表示装置、及び薄膜トランジスタの製造方法
JP2001092379A (ja) * 1999-09-27 2001-04-06 Nec Corp アクティブマトリックス基板及びその製造方法
JP3819651B2 (ja) * 1999-10-20 2006-09-13 株式会社日立製作所 アクティブ・マトリクス型液晶表示装置
JP3538088B2 (ja) 1999-10-25 2004-06-14 Ｎｅｃ液晶テクノロジー株式会社 薄膜トランジスタおよびその製造方法
KR100493869B1 (ko) * 1999-12-16 2005-06-10 엘지.필립스 엘시디 주식회사 횡전계 방식의 액정표시장치 및 그 제조방법
JP3687452B2 (ja) * 1999-12-27 2005-08-24 株式会社日立製作所 液晶表示装置
JP2001318627A (ja) * 2000-02-29 2001-11-16 Semiconductor Energy Lab Co Ltd 発光装置
JP2001311963A (ja) * 2000-04-27 2001-11-09 Toshiba Corp 液晶表示装置および液晶表示装置の製造方法
KR100709704B1 (ko) * 2000-05-12 2007-04-19 삼성전자주식회사 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법
JP2001343669A (ja) * 2000-06-02 2001-12-14 Hitachi Ltd 液晶表示装置
JP4290349B2 (ja) * 2000-06-12 2009-07-01 セイコーエプソン株式会社 半導体装置の製造方法
US6879110B2 (en) * 2000-07-27 2005-04-12 Semiconductor Energy Laboratory Co., Ltd. Method of driving display device
JP3554977B2 (ja) * 2000-09-27 2004-08-18 松下電器産業株式会社 液晶表示装置
JP3914753B2 (ja) * 2000-11-30 2007-05-16 Ｎｅｃ液晶テクノロジー株式会社 アクティブマトリクス型液晶表示装置およびスイッチング素子
JP2002246605A (ja) 2001-02-20 2002-08-30 Matsushita Electric Ind Co Ltd 液晶表示用薄膜トランジスタの製造方法
TW541584B (en) * 2001-06-01 2003-07-11 Semiconductor Energy Lab Semiconductor film, semiconductor device and method for manufacturing same
JP5072157B2 (ja) * 2001-09-27 2012-11-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2003243668A (ja) * 2001-12-12 2003-08-29 Seiko Epson Corp 電気光学装置、液晶装置ならびに投射型表示装置
JP4004835B2 (ja) * 2002-04-02 2007-11-07 株式会社アドバンスト・ディスプレイ 薄膜トランジスタアレイ基板の製造方法
KR100872494B1 (ko) * 2002-12-31 2008-12-05 엘지디스플레이 주식회사 액정 표시 장치용 어레이 기판의 제조 방법
TW577176B (en) * 2003-03-31 2004-02-21 Ind Tech Res Inst Structure of thin-film transistor, and the manufacturing method thereof
TW586237B (en) * 2003-05-09 2004-05-01 Au Optronics Corp Structure of a low temperature polysilicon thin film transistor
KR101085150B1 (ko) * 2003-06-28 2011-11-18 엘지디스플레이 주식회사 횡전계 방식의 액정표시장치 및 그의 제조방법
TWI368774B (en) * 2003-07-14 2012-07-21 Semiconductor Energy Lab Light-emitting device
JP4748954B2 (ja) 2003-07-14 2011-08-17 株式会社半導体エネルギー研究所 液晶表示装置
TWI336921B (en) * 2003-07-18 2011-02-01 Semiconductor Energy Lab Method for manufacturing semiconductor device
JP4554292B2 (ja) * 2003-07-18 2010-09-29 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
US8064003B2 (en) * 2003-11-28 2011-11-22 Tadahiro Ohmi Thin film transistor integrated circuit device, active matrix display device, and manufacturing methods of the same
JP2005167051A (ja) 2003-12-04 2005-06-23 Sony Corp 薄膜トランジスタおよび薄膜トランジスタの製造方法
KR101004508B1 (ko) * 2003-12-23 2010-12-31 엘지디스플레이 주식회사 횡전계방식 액정 표시 장치용 어레이 기판 및 그 제조 방법
JP2005286320A (ja) * 2004-03-04 2005-10-13 Semiconductor Energy Lab Co Ltd パターン形成方法、薄膜トランジスタ、表示装置及びそれらの作製方法、並びにテレビジョン装置
TWI255399B (en) * 2004-06-18 2006-05-21 Integrated Circuit Solution In Input buffer circuit for transforming TTL into CMOS and for reducing the consumed powe
TWI252587B (en) * 2004-12-14 2006-04-01 Quanta Display Inc Method for manufacturing a pixel electrode contact of a thin-film transistors liquid crystal display
KR20060124998A (ko) * 2005-06-01 2006-12-06 엘지.필립스 엘시디 주식회사 횡전계 방식 액정표시장치
US7608490B2 (en) 2005-06-02 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP4577114B2 (ja) 2005-06-23 2010-11-10 ソニー株式会社 薄膜トランジスタの製造方法および表示装置の製造方法
KR101137840B1 (ko) * 2005-06-23 2012-04-20 엘지디스플레이 주식회사 횡전계방식 액정표시소자
KR101147118B1 (ko) * 2005-06-30 2012-05-25 엘지디스플레이 주식회사 미세 패턴 형성 방법과 그를 이용한 액정 표시 장치의 제조 방법
JP2007035964A (ja) 2005-07-27 2007-02-08 Sony Corp 薄膜トランジスタとその製造方法、及び表示装置
KR101157954B1 (ko) * 2005-09-28 2012-06-22 엘지디스플레이 주식회사 액정 표시 장치 및 이의 제조 방법
US8212953B2 (en) * 2005-12-26 2012-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101180718B1 (ko) * 2005-12-29 2012-09-07 엘지디스플레이 주식회사 횡전계형 액정표시장치용 어레이 기판 및 그 제조 방법
KR101184068B1 (ko) * 2005-12-30 2012-09-19 엘지디스플레이 주식회사 액정 표시 장치용 어레이 기판 및 그의 제조 방법
US8629490B2 (en) * 2006-03-31 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor storage device with floating gate electrode and control gate electrode
TWI299213B (en) * 2006-05-05 2008-07-21 Prime View Int Co Ltd Muti-channel thin film transistor
US8974918B2 (en) * 2006-07-04 2015-03-10 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
TWI311337B (en) * 2006-10-02 2009-06-21 Au Optronics Corporatio Multi-domain vertical alignment pixel structure and fabrication method thereof
US8022466B2 (en) * 2006-10-27 2011-09-20 Macronix International Co., Ltd. Non-volatile memory cells having a polysilicon-containing, multi-layer insulating structure, memory arrays including the same and methods of operating the same
JP4420032B2 (ja) * 2007-01-31 2010-02-24 ソニー株式会社 薄膜半導体装置の製造方法
JP5364293B2 (ja) * 2007-06-01 2013-12-11 株式会社半導体エネルギー研究所 表示装置の作製方法およびプラズマｃｖｄ装置
JP5331389B2 (ja) * 2007-06-15 2013-10-30 株式会社半導体エネルギー研究所 表示装置の作製方法
US8921858B2 (en) 2007-06-29 2014-12-30 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
US9176353B2 (en) * 2007-06-29 2015-11-03 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US7998800B2 (en) * 2007-07-06 2011-08-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7738050B2 (en) * 2007-07-06 2010-06-15 Semiconductor Energy Laboratory Co., Ltd Liquid crystal display device
US8334537B2 (en) * 2007-07-06 2012-12-18 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
TWI575293B (zh) * 2007-07-20 2017-03-21 半導體能源研究所股份有限公司 液晶顯示裝置
JP2009049384A (ja) * 2007-07-20 2009-03-05 Semiconductor Energy Lab Co Ltd 発光装置
TWI456663B (zh) * 2007-07-20 2014-10-11 Semiconductor Energy Lab 顯示裝置之製造方法
US7897971B2 (en) * 2007-07-26 2011-03-01 Semiconductor Energy Laboratory Co., Ltd. Display device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03278480A (ja) * 1990-03-27 1991-12-10 Canon Inc 薄膜半導体装置
US6486933B1 (en) * 1998-03-12 2002-11-26 Samsung Electronics Co., Ltd. Liquid crystal display with preventing vertical cross-talk having overlapping data lines
JP2005093460A (ja) * 2003-09-12 2005-04-07 Casio Comput Co Ltd 薄膜トランジスタ
US20050156848A1 (en) * 2003-12-30 2005-07-21 Lg.Philips Lcd Co., Ltd. Thin film transistor substrate of a horizontal electric field type and method of darkening defective pixel in the same

Also Published As

Publication number Publication date
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