JP2015164205A - 半導体装置 - Google Patents

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Abstract

【課題】酸化物半導体を用いた薄膜トランジスタを具備する画素を作製する際に、生産性の向上を図る。【解決手段】基板上に形成されたゲート電極として機能する第１の配線と、前記第１の配線上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に、低抵抗酸化物半導体層及び前記低抵抗酸化物半導体層上に導電層が積層して設けられた第２の配線、並びに前記低抵抗酸化物半導体層及び前記低抵抗酸化物半導体層の画素電極として機能する領域が露出するように前記導電層が積層して設けられた電極層と、前記ゲート絶縁膜上の前記第２の配線と前記電極層との間に形成された高抵抗酸化物半導体層と、を有する。【選択図】図１

Description

本発明は、表示装置及びその作製方法に関する。また当該表示装置を具備する電子機器に
関する。
金属酸化物は多様に存在しさまざまな用途に用いられている。酸化インジウムはよく知ら
れた材料であり、液晶ディスプレイなどで必要とされる透明電極材料として用いられてい
る。
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物は化合物
半導体の一種である。化合物半導体とは、２種以上の元素が結合してできる半導体である
。一般的に、金属酸化物は絶縁体となる。しかし、金属酸化物を構成する元素の組み合わ
せによっては、半導体となることが知られている。
例えば、金属酸化物の中で、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛など
は半導体特性を示すことが知られている。このような金属酸化物で構成される透明半導体
層を、チャネル形成領域とする薄膜トランジスタが開示されている（特許文献１乃至４、
非特許文献１）。
半導体特性を示す金属酸化物は、上述の一元系のみでなく多元系酸化物も知られている。
例えば、ホモロガス相を有するＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ：自然数）は公知の材料で
ある（非特許文献２乃至４）。
そして、上記のようなホモロガス薄膜を薄膜トランジスタのチャネル層として用いること
が可能であることが実証されている（特許文献５、非特許文献５及び６）
その他にも、金属酸化物半導体を用いた薄膜トランジスタとして、酸化亜鉛、Ｉｎ−Ｇａ
−Ｚｎ−Ｏ系酸化物半導体を用いて薄膜トランジスタを作製し、画像表示装置のスイッチ
ング素子などに用いる技術が特許文献６及び特許文献７で開示されている。
特開昭６０−１９８８６１号公報 特表平１１−５０５３７７号公報 特開平８−２６４７９４号公報 特開２０００−１５０９００号公報 特開２００４−１０３９５７号公報 特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
Ｍ． Ｗ． Ｐｒｉｎｓ， Ｋ． Ｏ． Ｇｒｏｓｓｅ−Ｈｏｌｚ， Ｇ． Ｍｕｌｌｅｒ， Ｊ． Ｆ． Ｍ． Ｃｉｌｌｅｓｓｅｎ， Ｊ． Ｂ． Ｇｉｅｓｂｅｒｓ， Ｒ． Ｐ． Ｗｅｅｎｉｎｇ， ａｎｄ Ｒ． Ｍ． Ｗｏｌｆ、「Ａ ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｔｒａｎｓｐａｒｅｎｔ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ」、 Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．、１７ Ｊｕｎｅ １９９６、 Ｖｏｌ．６８ ｐ．３６５０−３６５２ Ｍ． Ｎａｋａｍｕｒａ， Ｎ． Ｋｉｍｉｚｕｋａ， ａｎｄ Ｔ． Ｍｏｈｒｉ、「Ｔｈｅ Ｐｈａｓｅ Ｒｅｌａｔｉｏｎｓ ｉｎ ｔｈｅ Ｉｎ２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ Ｓｙｓｔｅｍ ａｔ １３５０℃」、Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９１、Ｖｏｌ．９３， ｐ．２９８−３１５ Ｎ． Ｋｉｍｉｚｕｋａ， Ｍ． Ｉｓｏｂｅ， ａｎｄ Ｍ． Ｎａｋａｍｕｒａ、「Ｓｙｎｔｈｅｓｅｓ ａｎｄ Ｓｉｎｇｌｅ−Ｃｒｙｓｔａｌ Ｄａｔａ ｏｆ Ｈｏｍｏｌｏｇｏｕｓ Ｃｏｍｐｏｕｎｄｓ， Ｉｎ２Ｏ３（ＺｎＯ）ｍ（ｍ＝３，４， ａｎｄ ５）， ＩｎＧａＯ３（ＺｎＯ）３， ａｎｄ Ｇａ２Ｏ３（ＺｎＯ）ｍ（ｍ＝７，８，９， ａｎｄ １６） ｉｎ ｔｈｅ Ｉｎ２Ｏ３−ＺｎＧａ２Ｏ４−ＺｎＯ Ｓｙｓｔｅｍ」、 Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９５、Ｖｏｌ．１１６， ｐ．１７０−１７８ 中村真佐樹、君塚昇、毛利尚彦、磯部光正、「ホモロガス相、ＩｎＦｅＯ３（ＺｎＯ）ｍ（ｍ：自然数）とその同型化合物の合成および結晶構造」、固体物理、１９９３年、Ｖｏｌ．２８、Ｎｏ．５、ｐ．３１７−３２７ Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ｋ． Ｕｅｄａ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ ｆａｂｒｉｃａｔｅｄ ｉｎ ｓｉｎｇｌｅ−ｃｒｙｓｔａｌｌｉｎｅ ｔｒａｎｓｐａｒｅｎｔ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ」、ＳＣＩＥＮＣＥ、２００３、Ｖｏｌ．３００、ｐ．１２６９−１２７２ Ｋ． Ｎｏｍｕｒａ， Ｈ． Ｏｈｔａ， Ａ． Ｔａｋａｇｉ， Ｔ． Ｋａｍｉｙａ， Ｍ． Ｈｉｒａｎｏ， ａｎｄ Ｈ． Ｈｏｓｏｎｏ、「Ｒｏｏｍ−ｔｅｍｐｅｒａｔｕｒｅ ｆａｂｒｉｃａｔｉｏｎ ｏｆ ｔｒａｎｓｐａｒｅｎｔ ｆｌｅｘｉｂｌｅ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ｕｓｉｎｇ ａｍｏｒｐｈｏｕｓ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ」、ＮＡＴＵＲＥ、２００４、Ｖｏｌ．４３２ ｐ．４８８−４９２
酸化物半導体をチャネル領域に用いた薄膜トランジスタは、アモルファスシリコンをチャ
ネル領域に用いた薄膜トランジスタよりも高い電界効果移動度が得られている。このよう
な酸化物半導体を用いて形成した薄膜トランジスタを具備する画素は、液晶ディスプレイ
、エレクトロルミネセンスディスプレイ又は電子ペーパー等の表示装置への応用が期待さ
れる。しかしながら酸化物半導体を用いた薄膜トランジスタは、アモルファスシリコンを
用いた薄膜トランジスタに比べ、生産性の点でまだ向上の余地がある。
そこで、本発明は、酸化物半導体を用いた薄膜トランジスタを具備する画素を作製する際
に、生産性の向上を図ることを課題の一とする。
本発明の一態様は、基板上に形成されたゲート電極として機能する第１の配線と、第１の
配線上に形成されたゲート絶縁膜と、ゲート絶縁膜上に、低抵抗酸化物半導体層及び低抵
抗酸化物半導体層上に導電層が積層して設けられた第２の配線、並びに低抵抗酸化物半導
体層及び低抵抗酸化物半導体層の画素電極として機能する領域が露出するように導電層が
積層して設けられた電極層と、ゲート絶縁膜上の第２の配線と電極層との間に形成された
高抵抗酸化物半導体層と、を有する表示装置である。
本発明の一態様は、基板上に形成されたゲート電極として機能する第１の配線と、第１の
配線上に形成されたゲート絶縁膜と、ゲート絶縁膜上に、島状に形成された高抵抗酸化物
半導体層と、ゲート絶縁膜上及び高抵抗酸化物半導体層上に、低抵抗酸化物半導体層及び
低抵抗酸化物半導体層上に導電層が積層して設けられた第２の配線、並びに低抵抗酸化物
半導体層及び低抵抗酸化物半導体層の画素電極として機能する領域が露出するように導電
層が積層して設けられた電極層と、を有する表示装置である。
本発明の一態様は、基板上に、低抵抗酸化物半導体層及び低抵抗酸化物半導体層上に導電
層が積層して設けられた第１の配線、並びに低抵抗酸化物半導体層及び低抵抗酸化物半導
体層の画素電極として機能する領域が露出するように導電層が積層して設けられた電極層
と、基板上の第１の配線と電極層との間に形成された高抵抗酸化物半導体層と、高抵抗酸
化物半導体層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と
して機能する第２の配線と、を有する表示装置である。
本発明の一態様は、基板上に、島状に形成された高抵抗酸化物半導体層と、基板上及び高
抵抗酸化物半導体層上に、低抵抗酸化物半導体層及び低抵抗酸化物半導体層上に導電層が
積層して設けられた第１の配線、並びに低抵抗酸化物半導体層及び低抵抗酸化物半導体層
の画素電極として機能する領域が露出するように導電層が積層して設けられた電極層と、
高抵抗酸化物半導体層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲー
ト電極として機能する第２の配線と、を有する表示装置である。
本発明の一態様は、基板上にゲート電極として機能する第１の配線を形成し、第１の配線
上にゲート絶縁膜を成膜し、ゲート絶縁膜上に、低抵抗酸化物半導体層及び低抵抗酸化物
半導体層上に導電層を積層して設け第２の配線、並びに電極層を形成し、ゲート絶縁膜上
の第２の配線と電極層との間に高抵抗酸化物半導体層を形成し、電極層の画素電極として
機能する領域の導電層をエッチングして低抵抗酸化物半導体層を露出させる表示装置の作
製方法である。
本発明の一態様は、基板上にゲート電極として機能する第１の配線を形成し、第１の配線
上にゲート絶縁膜を成膜し、ゲート絶縁膜上に、高抵抗酸化物半導体層を島状に形成し、
ゲート絶縁膜上及び高抵抗酸化物半導体層上に、低抵抗酸化物半導体層及び低抵抗酸化物
半導体層上に導電層を積層して設け第２の配線、並びに電極層を形成し、電極層の画素電
極として機能する領域の導電層をエッチングして低抵抗酸化物半導体層を露出させる表示
装置の作製方法である。
本発明の一態様は、基板上に、低抵抗酸化物半導体層及び低抵抗酸化物半導体層上に導電
層を積層して設け第１の配線、並びに電極層を形成し、基板上の第１の配線と電極層との
間に高抵抗酸化物半導体層を形成し、高抵抗酸化物半導体層上にゲート絶縁膜を形成し、
ゲート絶縁膜上にゲート電極として機能する第２の配線を形成し、電極層の画素電極とし
て機能する領域の導電層をエッチングして低抵抗酸化物半導体層を露出させる表示装置の
作製方法である。
本発明の一態様は、基板上に、高抵抗酸化物半導体層を島状に形成し、基板上及び高抵抗
酸化物半導体層上に、低抵抗酸化物半導体層及び低抵抗酸化物半導体層上に導電層を積層
して設け第１の配線、並びに電極層を形成し、高抵抗酸化物半導体層上にゲート絶縁膜を
形成し、ゲート絶縁膜上にゲート電極として機能する第２の配線を形成し、電極層の画素
電極として機能する領域の導電層をエッチングして低抵抗酸化物半導体層を露出させる表
示装置の作製方法である。
酸化物半導体を用いた薄膜トランジスタを具備する画素を作製する際に、生産性の向上を
図ることができる。従って、電気特性が高い表示装置を低コストで提供することができる
。
表示装置の作製工程について説明する図。 表示装置の作製工程について説明する図。 表示装置の作製工程について説明する図。 表示装置の作製工程について説明する図。 表示装置の作製工程について説明する図。 表示装置の作製工程について説明する図。 表示装置の作製工程について説明する図。 表示装置の作製工程について説明する図。 表示装置の作製工程について説明する図。 表示装置の作製工程について説明する図。 表示装置の作製工程について説明する図。 表示装置の作製工程について説明する図。 表示装置の作製工程について説明する図。 表示装置の作製工程について説明する図。 表示装置の作製工程について説明する図。 表示装置の作製工程について説明する図。 表示装置の作製工程について説明する図。 表示装置の作製工程について説明する図。 表示装置の作製工程について説明する図。 表示装置の作製工程について説明する図。 表示装置の作製工程について説明する図。 表示装置の作製工程について説明する図。 電子機器について説明する図。 電子機器について説明する図。
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明
に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々
に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構
成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通
して用い、その繰り返しの説明は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、又は領域は、明瞭
化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
なお、本明細書にて用いる第１、第２、第３、等の用語は、構成要素の混同を避けるため
に付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「
第２の」又は「第３の」などと適宜置き換えて説明することができる。
（実施の形態１）
薄膜トランジスタを用いて表示装置の画素を構成する例を以下に説明する。本実施の形態
では、一例として、液晶表示装置における画素が有する薄膜トランジスタ（以下、ＴＦＴ
ともいう）及び当該ＴＦＴに接続された画素電極として機能する電極（単に画素電極とも
いう）について示し、説明する。なお本実施の形態に示す構成は、画素電極として機能す
る電極に接続されたトランジスタであれば、液晶表示装置に限らず適用可能である。なお
画素とは、表示装置の各画素に設けられた各素子、例えば薄膜トランジスタ、画素電極と
して機能する電極、及び配線等の電気的な信号により表示を制御するための素子で構成さ
れる素子群、のことをいう。なお画素は、カラーフィルター及び表示素子等を含むもので
あっても良く、一画素によって、明るさを制御できる色要素一つ分としてもよい。よって
、一例として、ＲＧＢの色要素からなるカラー表示装置の場合には、画像の最小単位は、
Ｒの画素とＧの画素とＢの画素との三画素から構成されるものとなり、複数の画素によっ
て画像を得ることができるものとなる。
なお、ＡとＢとが接続されている、と記載する場合は、ＡとＢとが電気的に接続されて
いる場合と、ＡとＢとが直接接続されている場合とを含むものとする。ここで、Ａ、Ｂは
、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であると
する。
なお、表示装置とは、ＥＬ（エレクトロルミネッセンス）素子（有機物及び無機物を含む
ＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、電子放出素子、液晶素子、電子インク、電気
泳動素子など、電気磁気的作用により、コントラスト、輝度、反射率、透過率などが変化
する表示素子を有する装置のことを言う。
まず、画素の上面図について図１（Ａ）に示す。なお図１（Ａ）に示すＴＦＴの構造は、
ボトムゲート型構造であり、チャネル領域となる酸化物半導体層とゲートとなる配線の間
に、ＴＦＴのソース電極及びドレイン電極となる配線層を有する、いわゆるコプレナー（
Ｃｏｐｌａｎｅｒ）型の構成（ボトムコンタクト構造ともいう）について示している。図
１（Ａ）に示す画素１００には、ＴＦＴ１０１のゲートに接続される配線１０２（ゲート
配線、第１の配線ともいう）、ＴＦＴ１０１の電極（第１端子、第２の配線、ソース電極
ともいう）に接続される配線１０３（ソース配線ともいう）、表示素子である液晶素子に
印加する電圧を保持するために配線１０２と同層に設けられた配線１０４（容量配線、第
３の配線ともいう）、島状に設けられた酸化物半導体層１０５、画素電極として機能する
酸化物半導体層１０６、酸化物半導体層１０６に重畳し配線１０３と同層に設けられた電
極１０７（第２端子、ドレイン電極ともいう）が設けられている。また配線１０３は、酸
化物半導体層１０６と同層に設けられた酸化物半導体層１０８による配線と重畳して設け
られている。
また図１（Ｂ）には、図１（Ａ）における一点鎖線Ａ−Ｂ間の断面構造について示してい
る。図１（Ｂ）に示す断面構造で、基板１２１上には、ゲート配線である配線１０２、容
量配線である配線１０４が設けられている。配線１０２及び配線１０４を覆うように、ゲ
ート絶縁膜１２２が設けられている。ゲート絶縁膜１２２上には、酸化物半導体層１０６
及び酸化物半導体層１０８が設けられている。酸化物半導体層１０６上にはＴＦＴ１０１
に接続される領域において、電極１０７が設けられている。酸化物半導体層１０８上には
、配線１０３が設けられている。配線１０２上のゲート絶縁膜１２２を介した配線１０３
と電極１０７との間の領域に、酸化物半導体層１０５が設けられている。また、ＴＦＴ１
０１を覆うように、パッシベーション膜として機能する絶縁層１２３が設けられている。
また、酸化物半導体層１０６と配線１０４とは、ゲート絶縁膜１２２を誘電体として保持
容量１２４を形成している。
なお、図１（Ａ）、（Ｂ）に示す画素は、図２に示すように、基板１２１上に複数の画素
１００がマトリクス状に配置されるものである。図２では、基板１２１上には、画素部２
０１、ゲート線駆動回路２０２、及びソース線駆動回路２０３を有する構成について示し
ている。画素１００は、ゲート線駆動回路２０２に接続された配線１０２によって供給さ
れる走査信号により、各行ごとに選択状態か、非選択状態かが決定される。また走査信号
によって選択されている画素１００は、ソース線駆動回路２０３に接続された配線１０３
によって、配線１０３からビデオ電圧（ビデオ信号、ビデオデータともいう）が供給され
る。
図２では、ゲート線駆動回路２０２、ソース線駆動回路２０３が基板１２１上に設けられ
る構成について示したが、ゲート線駆動回路２０２またはソース線駆動回路２０３のいず
れか一が基板１２１上に設けられる構成としてもよい。また画素部２０１のみを基板１２
１上に設ける構成としても良い。
図２で画素部２０１には、複数の画素１００がマトリクス状に配置（ストライプ配置）す
る例について示している。なお、画素１００は必ずしもマトリクス状に配置されている必
要はなく、例えば、画素１００をデルタ配置、またはベイヤー配置してもよい。また画素
部２０１における表示方式はプログレッシブ方式、インターレース方式のいずれかを用い
ることができる。なお、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒ
は赤、Ｇは緑、Ｂは青）の三色に限定されず、それ以上でもよく、例えば、ＲＧＢＷ（Ｗ
は白）、又はＲＧＢに、イエロー、シアン、マゼンタなどを一色以上追加したものなどが
ある。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。
図２において、配線１０２及び配線１０３は画素の行方向及び列方向の数に応じて示して
いる。なお、配線１０２及び配線１０３は、画素を構成するサブ画素（副画素、サブピク
セルともいう）の数、または画素内のトランジスタの数に応じて、本数を増やす構成とし
てもよい。また画素間で配線１０２及び配線１０３を共有して画素１００を駆動する構成
としても良い。
なお、図１（Ａ）ではＴＦＴの形状を、配線１０３は電極１０７を囲む形状（具体的には
、Ｕ字型またはＣ字型）とし、キャリアが移動する領域の面積を増加させ、流れる電流量
を増やす構成について一例と示したが、他の形状でもよい。例えば、図３（Ａ）に示すよ
うに、酸化物半導体層１０５を矩形型とし、配線１０３及び電極１０７の形状が酸化物半
導体層１０５を間に挟んで概略平行に配置する構成としても良い。また、図３（Ｂ）に示
すように、酸化物半導体層１０５を図３（Ａ）と同様に矩形型とし、酸化物半導体層１０
５の大きさを配線１０３及び電極１０７の大きさに比べて小さくする構成としてもよい。
図３（Ａ）及び図３（Ｂ）に示すように酸化物半導体層１０５の大きさをかえることによ
り、ＴＦＴ１０１を流れる電流量を制御することができる。また図３（Ｃ）に示すように
、図１（Ａ）で説明した配線１０３が電極１０７を囲む形状とする構成について、囲む配
線の形状及び囲まれる電極の形状を異ならせ且つ数を増やすことにより、さらにキャリア
が移動する領域の面積を増加させ、流れる電流量を増やすこともできる。図３（Ａ）乃至
（Ｃ）では、配線１０２の形状を酸化物半導体層１０５の大きさに比べて大きく取る構成
について示しており、酸化物半導体層１０５の遮光を十分行うことができ、光感度による
ＴＦＴの特性のばらつきを低減することができる。
なお、図１（Ａ）及び図３（Ａ）乃至（Ｃ）に示したＴＦＴは、様々な構造をとること
ができる。例えば、ゲートが２個以上のマルチゲート構造を適用することができる。マル
チゲート構造にすると、チャネル領域が直列に接続されるため、複数のトランジスタが直
列に接続された構成となる。マルチゲート構造により、オフ電流の低減、トランジスタの
耐圧向上（信頼性の向上）を図ることができる。
なお、ＴＦＴは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有す
る素子であり、ドレイン領域とソース領域の間にチャネル領域を有しており、ドレイン領
域とチャネル領域とソース領域とを介して電流を流すことが出来る。ここで、ソースとド
レインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソースまた
はドレインであるかを限定することが困難である。そこで、ソース及びドレインとして機
能する領域を、ソースもしくはドレインと呼ばない場合がある。その場合、一例としては
、それぞれを第１端子、第２端子と表記する場合がある。あるいは、それぞれを第１電極
、第２電極と表記する場合がある。あるいは、第１領域、第２領域と表記する場合がある
。
次に図１（Ａ）、（Ｂ）に示した上面図及び断面図をもとに、画素の作製方法について図
４乃至図９を用いて説明する。
まず、透光性を有する基板１２１にはコーニング社の７０５９ガラスや１７３７ガラスな
どに代表されるバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板
を用いることができる。なお基板１２１上に基板１２１からの不純物の拡散の防止、また
は基板１２１上に設ける各素子との密着性を向上するための下地膜を設ける構成としても
よい。
次いで、導電層を基板１２１全面に形成した後、第１のフォトリソグラフィー工程を行い
、レジストマスクを形成し、エッチングにより不要な部分を除去して第１の配線等（ゲー
ト電極となる配線１０２、容量配線となる配線１０４）を形成する。このとき少なくとも
配線１０２の端部がテーパー形状となるようにエッチングする。この段階での断面図を図
４（Ａ）に示す。なお、この段階での上面図が図５に相当する。
配線１０２及び配線１０４は、アルミニウム（Ａｌ）や銅（Ｃｕ）などの低抵抗導電性材
料で形成することが望ましいが、Ａｌ単体では耐熱性が劣り、また腐蝕しやすい等の問題
点があるので耐熱性導電性材料と組み合わせて形成する。耐熱性導電性材料としては、チ
タン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（
Ｃｒ）、Ｎｄ（ネオジム）、スカンジウム（Ｓｃ）から選ばれた元素、または上述した元
素を成分とする合金か、上述した元素を組み合わせた合金膜、または上述した元素を成分
とする窒化物で形成する。
なお、インクジェットや印刷法を用いてＴＦＴを構成する配線等を形成することができる
。これらにより、室温で製造、低真空度で製造、又は大型基板上に製造することができる
。フォトマスクを用いなくても製造することができるため、トランジスタのレイアウトを
容易に変更することが出来る。さらに、レジストを用いる必要がないので、材料費が安く
なり、工程数を削減できる。またインクジェットや印刷法を用いてレジストマスク等を形
成することもできる。インクジェットや印刷法を用いてレジストを必要な部分にのみに形
成し、露光及び現像によりレジストマスクとすることで、全面にレジストを形成するより
も、低コスト化が図れる。
また、多階調マスクにより複数（代表的には二種類）の厚さの領域を有するレジストマス
クを形成し、配線等の形成を行っても良い。
次いで、配線１０２及び配線１０４上に絶縁膜（ゲート絶縁膜１２２）を全面に成膜する
。ゲート絶縁膜１２２はスパッタ法などを用いる。
例えば、ゲート絶縁膜１２２としてスパッタ法により酸化シリコン膜を用いて形成する。
勿論、ゲート絶縁膜１２２はこのような酸化シリコン膜に限定されるものでなく、酸化窒
化シリコン膜、窒化シリコン膜、酸化アルミニウム、酸化タンタル膜などの他の絶縁膜を
用い、これらの材料から成る単層または積層構造として形成しても良い。
なお、酸化物半導体膜を成膜する前に、アルゴンガスを導入してプラズマを発生させる逆
スパッタを行い、ゲート絶縁膜１２２の表面に付着しているゴミを除去することが好まし
い。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン
雰囲気に酸素、水素、Ｎ２Ｏなどを加えた雰囲気で行ってもよい。また、アルゴン雰囲気
にＣｌ２、ＣＦ４などを加えた雰囲気で行ってもよい。
次に、ゲート絶縁膜１２２上に、低抵抗酸化物半導体膜（本実施の形態では第１の酸化物
半導体膜、またはｎ＋層ともいう）を、ゲート絶縁膜１２２表面のプラズマ処理後、大気
に曝すことなく成膜する。なお低抵抗酸化物半導体膜として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非
単結晶膜を用いる。ここでは、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１としたター
ゲットを用い、成膜条件は、圧力を０．４Ｐａとし、電力を５００Ｗとし、成膜温度を室
温とし、アルゴンガス流量４０ｓｃｃｍを導入してスパッタ成膜を行う。Ｉｎ２Ｏ３：Ｇ
ａ２Ｏ３：ＺｎＯ＝１：１：１としたターゲットを意図的に用いているにも関わらず、成
膜直後で大きさ１ｎｍ〜１０ｎｍの結晶粒を含むＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜が形
成されることがある。なお、ターゲットの成分比、成膜圧力（０．１Ｐａ〜２．０Ｐａ）
、電力（２５０Ｗ〜３０００Ｗ：８インチφ）、温度（室温〜１００℃）、反応性スパッ
タの成膜条件などを適宜調節することで結晶粒の有無や、結晶粒の密度や、直径サイズは
、１ｎｍ〜１０ｎｍの範囲で調節されうると言える。
低抵抗酸化物半導体膜の成膜は、先に逆スパッタを行ったチャンバーと同一チャンバーを
用いてもよいし、先に逆スパッタを行ったチャンバーと異なるチャンバーで成膜してもよ
い。
スパッタ法にはスパッタ用電源に高周波電源を用いるＲＦスパッタ法と、ＤＣスパッタ法
があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタ法もある。ＲＦスパッタ
法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタ法は主に金属膜を成膜する場合
に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ
装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種
類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置
や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ
法を用いるスパッタ装置がある。
また、スパッタ法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分
とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に
基板にも電圧をかけるバイアススパッタ法もある。
次に、低抵抗酸化物半導体膜上に金属材料からなる導電膜をスパッタ法や真空蒸着法で形
成する。導電膜の材料としては、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、
または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げら
れる。また、２００℃〜６００℃の熱処理を行う場合には、この熱処理に耐える耐熱性を
導電膜に持たせることが好ましい。Ａｌ単体では耐熱性が劣り、また腐蝕しやすい等の問
題点があるので耐熱性導電性材料と組み合わせて形成する。Ａｌと組み合わせる耐熱性導
電性材料としては、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデ
ン（Ｍｏ）、クロム（Ｃｒ）、Ｎｄ（ネオジム）、Ｓｃ（スカンジウム）から選ばれた元
素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜、また
は上述した元素を成分とする窒化物で形成する。
ここでは、導電膜としてチタン膜の単層構造とする。また、導電膜は、２層構造としても
よく、アルミニウム膜上にチタン膜を積層してもよい。また、導電膜としてＴｉ膜と、そ
のＴｉ膜上に重ねてＮｄを含むアルミニウム（Ａｌ−Ｎｄ）膜を積層し、さらにその上に
Ｔｉ膜を成膜する３層構造としてもよい。導電膜は、シリコンを含むアルミニウム膜の単
層構造としてもよい。
次に、第２のフォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングに
より不要な部分を除去して低抵抗酸化物半導体膜でなる酸化物半導体層１０８及び酸化物
半導体層１０６、並びに導電膜でなる配線１０３及び導電層４０７を形成する。なお低抵
抗酸化物半導体膜でなる酸化物半導体層１０８と導電膜でなる配線１０３とで積層して設
けられる層を第２の配線といい、酸化物半導体層１０６と導電層４０７とで積層される層
を電極層という。この際のエッチング方法としてウェットエッチングまたはドライエッチ
ングを用いる。例えば、アンモニア過水（過酸化水素：アンモニア：水＝５：２：２）を
用いたウェットエッチングにより、Ｔｉ膜の導電膜をエッチングして配線１０３及び導電
層４０７を、低抵抗酸化物半導体膜をエッチングして酸化物半導体層１０８及び酸化物半
導体層１０６を、それぞれ形成する。図４（Ｂ）においては、導電膜及び低抵抗酸化物半
導体膜のエッチングをアンモニア過水のエッチング材によって一度に行うため、酸化物半
導体層１０８及び酸化物半導体層１０６、並びに配線１０３及び導電層４０７の端部は一
致し、連続的な構造となっている。この段階での断面図を図４（Ｂ）に示す。なお、この
段階での上面図が図６に相当する。
次いで、高抵抗酸化物半導体膜（本実施の形態では第２の酸化物半導体膜）を、ゲート絶
縁膜１２２上及び配線１０３上及び導電層４０７上に成膜する。なお高抵抗酸化物半導体
膜として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を用いる。ここでは、Ｉｎ２Ｏ３：Ｇａ２
Ｏ３：ＺｎＯ＝１：１：１としたターゲットを用い、成膜条件は、圧力０．４Ｐａとし、
電力を５００Ｗとし、アルゴンガス流量１０ｓｃｃｍ及び酸素ガス流量５ｓｃｃｍを導入
してスパッタ成膜を行う。なお、パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、
膜厚分布も均一となるために好ましい。
なお高抵抗酸化物半導体膜と低抵抗酸化物半導体膜とは、成膜条件を異ならせる。例えば
、低抵抗酸化物半導体膜の成膜条件における酸素ガス流量とアルゴンガス流量の比よりも
高抵抗酸化物半導体膜の成膜条件における酸素ガス流量の占める比率が多い条件とする。
具体的には、低抵抗酸化物半導体膜の成膜条件は、希ガス（アルゴン、又はヘリウムなど
）雰囲気下（または酸素ガス１０％以下、アルゴンガス９０％以上）とし、高抵抗酸化物
半導体膜の成膜条件は、酸素雰囲気下（又は酸素ガス流量とアルゴンガス流量の比１：１
以上）とする。なお低抵抗酸化物半導体膜の成膜は、一度、高抵抗酸化物半導体膜を成膜
した後、膜中への水素等のドーピング処理等による膜の改質を図ることで行っても良い。
なお高抵抗酸化物半導体及び低抵抗酸化物半導体は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）
で表記される。なお、Ｍは、ガリウム（Ｇａ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガ
ン（Ｍｎ）及びコバルト（Ｃｏ）から選ばれた一の金属元素又は複数の金属元素を示す。
例えばＭとして、Ｇａの場合があることの他、ＧａとＮｉ又はＧａとＦｅなど、Ｇａ以外
の上記金属元素が含まれる場合がある。また、上記酸化物半導体において、Ｍとして含ま
れる金属元素の他に、不純物元素としてＦｅ、Ｎｉその他の遷移金属元素、又は該遷移金
属の酸化物が含まれているものがある。本明細書においてはこの薄膜をＩｎ−Ｇａ−Ｚｎ
−Ｏ系非単結晶膜とも呼ぶ。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の結晶構造は、スパッタ法で成膜した後、２００℃〜
５００℃、代表的には３００〜４００℃で１０分〜１００分熱処理を行っても、アモルフ
ァス構造がＸＲＤ（Ｘ線回折）の分析では観察することができる。また、高抵抗酸化物半
導体をチャネル領域に用いたＴＦＴの電気特性もゲート電圧±２０Ｖにおいて、オンオフ
比が１０９以上、移動度が１０以上のものを作製することができる。このような電気特性
を有する酸化物半導体膜を用いて作製した薄膜トランジスタは、アモルファスシリコンを
用いて作製した薄膜トランジスタに比べ高い移動度を有し、当該薄膜トランジスタを具備
する画素部において高速駆動させることができる。またＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶
膜は、上述の高抵抗酸化物半導体及び低抵抗酸化物半導体にように、ターゲットの成分比
、成膜圧力、電力、温度、反応性スパッタの成膜条件などを適宜調節することで抵抗率を
かえることができる。
なお本実施の形態では、高抵抗酸化物半導体及び低抵抗酸化物半導体の例としてＩｎ−Ｇ
ａ−Ｚｎ−Ｏ系非単結晶を挙げて説明したが、成膜方法により組成比を換えることで抵抗
率が変化し、且つ透光性を有する酸化物半導体であればよい。例えば、Ｚｎ−Ｏ系酸化物
半導体、Ｉｎ−Ｔｉ−Ｏ系酸化物半導体、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−
Ｓｎ−Ｏ系酸化物半導体を用いてもよい。
次に、第３のフォトリソグラフィー工程を行い、レジストマスクを形成し、高抵抗酸化物
半導体膜をエッチングする。ウェットエッチングまたはドライエッチングにより、不要な
部分を除去して酸化物半導体層１０５を形成する。この段階での断面図を図４（Ｃ）に示
す。なお、この段階での上面図が図７に相当する。
次に、第４のフォトリソグラフィー工程を行い、レジストマスク４０１を形成し、電極層
中の導電層４０７の不要な部分、すなわち電極層のうち画素電極として機能する領域に相
当する導電層４０７エッチングする。そして導電層４０７に重畳していた低抵抗酸化物半
導体層１０６の一部を露出させることで、低抵抗酸化物半導体層１０６でなる画素電極を
形成する。この段階での断面図を図４（Ｄ）に示す。なお、この段階での上面図が図８に
相当する。
なお酸化物半導体層１０８、及び酸化物半導体層１０６を設けることにより、導電層であ
る配線１０３及び電極１０７と、酸化物半導体層１０５との間を良好な接合としてショッ
トキー接合に比べて熱的にも安定動作を有せしめることができる。また、チャネルのキャ
リアを供給するソースとなる第１端子、またはチャネルのキャリアを安定して吸収するド
レインとなる第２端子、との界面に作らないためにも積極的に低抵抗酸化物半導体層をＴ
ＦＴ１０１に設けると効果的である。また低抵抗酸化物半導体層により、高いドレイン電
圧でも良好な移動度を保持するＴＦＴとすることができる。
なお酸化物半導体層１０５の形成後に、２００℃〜６００℃、代表的には３００℃〜５０
０℃の熱処理を行うことが好ましい。ここでは炉に入れ、窒素雰囲気下で３５０℃、１時
間の熱処理を行う。この熱処理により酸化物半導体層１０５の原子レベルの再配列が行わ
れる。この熱処理によりキャリアの移動を阻害する歪が解放されるため、ここでの熱処理
（光アニールも含む）は重要である。なお、熱処理を行うタイミングは、酸化物半導体層
１０５の形成後であれば特に限定されず、例えば導電層４０７のエッチング後に行っても
よい。
さらに、露出している酸化物半導体層１０５のチャネル領域に、酸素ラジカル処理を行っ
てもよい。酸素ラジカル処理を行うことにより薄膜トランジスタをノーマリーオフとする
ことができる。また、ラジカル処理を行うことにより、酸化物半導体層１０５のエッチン
グによるダメージを回復することができる。ラジカル処理はＯ２、Ｎ２Ｏ、好ましくは酸
素を含むＮ２、Ｈｅ、Ａｒ雰囲気下で行うことが好ましい。
次いで、レジストマスク４０１を除去し、絶縁層を形成する。そして第５のフォトリソグ
ラフィー工程を行い、レジストマスクを形成し、絶縁層をエッチングして、ＴＦＴ１０１
を覆う絶縁層１２３を形成する。絶縁層はスパッタ法などを用いて得られる窒化シリコン
膜、酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化タンタル膜などを
用いることができる。これらの材料から成る単層または積層構造として形成しても良い。
また、配線１０４と重畳する領域において、ゲート絶縁膜１２２を誘電体として、配線１
０４と酸化物半導体層１０６とで保持容量１２４が形成される。この段階での断面図を図
４（Ｅ）に示す。なお、この段階での上面図が図９に相当する。
こうして、ボトムゲート型で、ボトムコンタクト構造のｎチャネル型であるＴＦＴ１０１
を有する画素を作製することができる。そして、これらを個々の画素に対応してマトリク
ス状に配置して画素部を構成することによりアクティブマトリクス型の表示装置を作製す
るための一方の基板とすることができる。本明細書では便宜上このような基板をアクティ
ブマトリクス基板と呼ぶ。
なお、アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画
素電極を駆動することによって、画面上に表示パターンが形成される。詳しくは選択され
た画素電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画
素電極と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パ
ターンとして観察者に認識される。液晶素子等の表示素子は画素電極として機能する酸化
物半導体層１０６上に設けられる。
また、本実施の形態は、図１（Ａ）、（Ｂ）の画素に限定されず、別の構成でもよい。一
例として、図１（Ａ）、（Ｂ）とは異なる上面図及び断面図の例を図１０（Ａ）、（Ｂ）
に示す。なお図１０（Ｂ）は、図１０（Ａ）に示す上面図の一点鎖線Ａ−Ｂ、Ｃ−Ｄ間の
断面構造である。図１０（Ａ）、（Ｂ）では容量配線を設けず、画素電極として機能する
酸化物半導体層１０６と隣り合う画素のゲート線として機能する配線とをゲート絶縁膜１
２２を介して重畳させることにより、保持容量１２４を形成する例である。この場合、図
１（Ａ）、（Ｂ）で示した容量配線として機能する配線１０４を省略することができる。
なお、図１０（Ａ）、（Ｂ）において、図１（Ａ）、（Ｂ）と同じ部分には同じ符号を付
しており、上記図１（Ａ）、（Ｂ）での説明と同様である。図１０（Ａ）、（Ｂ）では、
ゲート線として機能する配線１０２Ａ、及び配線１０２Ａを有する画素の前段における画
素のゲート線として機能する配線１０２Ｂによって保持容量を形成する構成について示し
ている。そのため、容量配線を別途設ける必要がなく、開口率の向上を図ることができる
。
また、本実施の形態は、図１（Ａ）、（Ｂ）の画素構成に限定されず、別の構成でもよい
。一例として、図１（Ａ）、（Ｂ）とは異なる上面図及び断面図の例を図１１（Ａ）、（
Ｂ）に示す。図１１（Ａ）、（Ｂ）では、図４で説明した第４のフォトリソグラフィー工
程によるレジストマスク４０１の形成を行うことなく、導電層４０７の不要な部分をエッ
チングし、導電層４０７に重畳していた低抵抗酸化物半導体層１０６の一部を露出させる
例について示している。図１１（Ａ）、（Ｂ）に示す例では、導電層４０７をエッチング
するためのマスクとして、チャネル領域となる酸化物半導体層１１０５を用い、導電層４
０７に重畳していた低抵抗酸化物半導体層１０６の一部を露出させることができる。その
ため酸化物半導体層による画素電極の形成とレジストマスクの形成とを同時に行うことが
できるため、工程の短縮化、レジスト等の材料削減により低コスト化を図ることができる
。なお、図１１（Ａ）、（Ｂ）において、図１（Ａ）、（Ｂ）と同じ部分には同じ符号を
付しており、上記図１（Ａ）、（Ｂ）での説明と同様である。
図１１（Ｂ）に示す断面図について、図４（Ａ）乃至（Ｅ）で示した作製方法と同様に図
１２（Ａ）乃至（Ｅ）で説明する。なお図１２（Ａ）に乃至（Ｅ）に示す作製方法におい
て、図４（Ａ）乃至（Ｅ）と異なる点は、第３のフォトリソグラフィー工程により高抵抗
酸化物半導体膜の形状を図１２（Ｃ）の酸化物半導体層１１０５の如く加工する点、及び
第４のフォトリソグラフィー工程によってレジストマスク４０１の形成を行うのでなく、
図１２（Ｄ）で示すように酸化物半導体層１１０５をマスクとして導電層４０７の不要な
部分をエッチングし、導電層４０７に重畳していた低抵抗酸化物半導体層１０６の一部を
露出させる点である。そのため、酸化物半導体層による画素電極の形成とレジストマスク
の警醒を同時に行うことができ、工程の短縮化、レジスト等の材料削減により低コスト化
を図ることができる。
以上説明したように本実施の形態で示す構成をとすることにより、ＴＦＴ１０１と画素電
極として機能する低抵抗酸化物半導体で構成される酸化物半導体層１０６とは、コンタク
トホール等を介することなく直接接続させることができる。直接接続させることにより、
良好なコンタクトを得ることができ、コンタクトホールを開口する等のプロセスを削減す
ることができるため、生産性を向上させることができる。またＴＦＴ１０１の電極１０７
と画素電極として機能する低抵抗酸化物半導体で構成される酸化物半導体層１０６の接触
抵抗を低減することができ、さらにコンタクトホールの数の低減による占有面積の縮小を
図ることができる。そのため、酸化物半導体を用いた薄膜トランジスタを具備する画素を
作製する際に、生産性の向上を図ることができる。従って、電気特性が高い表示装置を低
コストで提供することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態２）
上記実施の形態とは別のＴＦＴの構成の表示装置の画素を構成する例を以下に説明する。
画素の上面図について図１３（Ａ）に示す。なお図１３（Ａ）に示すＴＦＴの構造は、ボ
トムゲート型構造であり、チャネル領域となる酸化物半導体層の上に、ＴＦＴのソース電
極及びドレイン電極となる配線層を有する、いわゆるスタガ（Ｓｔａｇｇｅｒｅｄ）型の
構成（トップコンタクト構造ともいう）について示している。図１３（Ａ）に示す画素１
３００には、ＴＦＴ１３０１のゲートに接続される配線１３０２（ゲート配線、第１の配
線ともいう）、ＴＦＴ１３０１の電極（第１端子、第２の配線、ソース電極ともいう）に
接続される配線１３０３（ソース配線ともいう）、表示素子である液晶素子に印加する電
圧を保持するために配線１３０２と同層に設けられた配線１３０４（容量配線、第３の配
線ともいう）、島状に設けられた酸化物半導体層１３０５、画素電極として機能する酸化
物半導体層１３０６、酸化物半導体層１３０６に重畳し配線１３０３と同層に設けられた
電極１３０７（第２端子、ドレイン電極ともいう）が設けられている。また配線１３０３
は、酸化物半導体層１３０６と同層に設けられた酸化物半導体層１３０８による配線と重
畳して設けられている。
また図１３（Ｂ）には、図１３（Ａ）における一点鎖線Ａ−Ｂ間の断面構造について示し
ている。図１３（Ｂ）に示す断面構造で、基板１３２１上には、ゲート配線である配線１
３０２、容量配線である配線１３０４が設けられている。配線１３０２及び配線１３０４
を覆うように、ゲート絶縁膜１３２２が設けられている。ゲート絶縁膜１３２２上には、
酸化物半導体層１３０５、並びに当該酸化物半導体層１３０５に一部乗り上げて酸化物半
導体層１３０６及び酸化物半導体層１３０８が設けられている。酸化物半導体層１３０６
上にはＴＦＴ１３０１に接続される領域において、電極１３０７が設けられている。酸化
物半導体層１３０８上には、配線１３０３が設けられている。また、ＴＦＴ１３０１を覆
うように、パッシベーション膜として機能する絶縁層１３２３が設けられている。また、
酸化物半導体層１３０６と配線１３０４とは、ゲート絶縁膜１３２２を誘電体として保持
容量１３２４を形成している。
なお、図１３（Ａ）、（Ｂ）に示す画素において、上記実施の形態１の図１（Ａ）、（Ｂ
）で示した画素との違いは各層の積層順序が異なる点にある。そこで、本実施の形態では
実施の形態１の図４（Ａ）乃至（Ｅ）と同様に画素の作製工程について詳細に説明し、配
線の材料等の記載については実施の形態１の記載を援用するものとする。
次に図１３（Ａ）、（Ｂ）に示した上面図及び断面図をもとに、画素の作製方法について
図１４（Ａ）乃至（Ｅ）を用いて説明する。
基板１３２１上に導電層を基板１３２１全面に形成した後、第１のフォトリソグラフィー
工程を行い、レジストマスクを形成し、エッチングにより不要な部分を除去して第１の配
線等（ゲート電極となる配線１３０２、容量配線となる配線１３０４）を形成する。この
段階での断面図を図１４（Ａ）に示す。
次いで、配線１３０２及び配線１３０４上に絶縁膜（ゲート絶縁膜１３２２）を全面に成
膜する。
次に、ゲート絶縁膜１３２２上に、高抵抗酸化物半導体膜（本実施の形態では第１の酸化
物半導体膜）を、ゲート絶縁膜１３２２上に成膜する。そして、第２のフォトリソグラフ
ィー工程を行い、レジストマスクを形成し、高抵抗酸化物半導体膜をエッチングする。ウ
ェットエッチングまたはドライエッチングにより、不要な部分を除去して酸化物半導体層
１３０５を形成する。この段階での断面図を図１４（Ｂ）に示す。
次に低抵抗酸化物半導体膜（本実施の形態では第２の酸化物半導体膜、またはｎ＋層とも
いう）を、酸化物半導体層１３０５上及びゲート絶縁膜１３２２表面に成膜する。次いで
、低抵抗酸化物半導体膜上に金属材料からなる導電膜を形成する。
次に、第３のフォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングに
より不要な部分を除去して低抵抗酸化物半導体膜でなる酸化物半導体層１３０６及び酸化
物半導体層１３０８、並びに導電膜でなる配線１３０３及び導電層１４０７を形成する。
なお低抵抗酸化物半導体膜でなる酸化物半導体層１３０８と導電膜でなる配線１３０３と
で積層して設けられる層を第２の配線といい、酸化物半導体層１３０６と導電層１４０７
とで積層される層を電極層という。この際のエッチングにより、酸化物半導体層１３０５
の一部（図中点線部１４０５）が一部エッチングされる。そのため、酸化物半導体層１３
０５を厚く成膜しておくことが好ましい。この段階での断面図を図１４（Ｃ）に示す。
次いで、第４のフォトリソグラフィー工程を行い、レジストマスク１４０１を形成し、電
極層である導電層１４０７の不要な部分、すなわち電極層の画素電極として機能する領域
をエッチングする。そして導電層１４０７に重畳していた低抵抗酸化物半導体層１３０６
の一部を露出させ、電極１３０７を形成する。露出した低抵抗酸化物半導体層１３０６は
、画素１３００の画素電極として機能させることができる。この段階での断面図を図１４
（Ｄ）に示す。
なお酸化物半導体層１３０８、及び酸化物半導体層１３０６を設けることにより、導電層
である配線１３０３及び電極１３０７と、酸化物半導体層１３０５との間を良好な接合と
してショットキー接合に比べて熱的にも安定動作を有せしめることができる。また、チャ
ネルのキャリアを供給するソースとなる第１端子、またはチャネルのキャリアを安定して
吸収するドレインとなる第２端子、との界面に作らないためにも積極的に低抵抗酸化物半
導体層をＴＦＴ１３０１に設けると効果的である。また低抵抗酸化物半導体層により、高
いドレイン電圧でも良好な移動度を保持するＴＦＴとすることができる。
次いで、レジストマスク１４０１を除去し、絶縁層を形成する。そして第５のフォトリソ
グラフィー工程を行い、レジストマスクを形成し、絶縁層をエッチングして、ＴＦＴ１３
０１を覆う絶縁層１３２３を形成する。また、配線１３０４と重畳する領域において、ゲ
ート絶縁膜１３２２を誘電体として、配線１３０４と酸化物半導体層１３０６とで保持容
量１３２４が形成される。この段階での断面図を図１４（Ｅ）に示す。
こうして、ボトムゲート型で、トップコンタクト構造のｎチャネル型であるＴＦＴ１３０
１を有する画素を作製することができる。そして、これらを個々の画素に対応してマトリ
クス状に配置して画素部を構成することによりアクティブマトリクス型の表示装置を作製
するための一方の基板とすることができる。
また、本実施の形態は、図１３（Ａ）、（Ｂ）の画素に限定されず、別の構成でもよい。
一例として、図１３（Ａ）、（Ｂ）とは異なる上面図及び断面図の例を図１５（Ａ）、（
Ｂ）に示す。なお図１５（Ｂ）は、図１５（Ａ）に示す上面図の一点鎖線Ａ−Ｂ、Ｃ−Ｄ
間の断面構造である。図１５（Ａ）、（Ｂ）では容量配線を設けず、画素電極として機能
する酸化物半導体層１３０６と隣り合う画素のゲート線として機能する配線とをゲート絶
縁膜１３２２を介して重畳させることにより、保持容量１３２４を形成する例である。こ
の場合、図１３（Ａ）、（Ｂ）で示した容量配線として機能する配線１３０４を省略する
ことができる。なお、図１５（Ａ）、（Ｂ）において、図１３（Ａ）、（Ｂ）と同じ部分
には同じ符号を付しており、上記図１３（Ａ）、（Ｂ）での説明と同様である。図１５（
Ａ）、（Ｂ）では、ゲート線として機能する配線１３０２Ａ、及び配線１３０２Ａを有す
る画素の前段における画素のゲート線として機能する配線１３０２Ｂによって保持容量を
形成する構成について示している。そのため、容量配線を別途設ける必要がなく、開口率
の向上を図ることができる。
以上説明したように本実施の形態で示す構成をとすることにより、ＴＦＴ１３０１と画素
電極として機能する低抵抗酸化物半導体で構成される酸化物半導体層１３０６とは、コン
タクトホール等を介することなく直接接続させることができる。直接接続させることによ
り、良好なコンタクトを得ることができ、コンタクトホールを開口する等のプロセスを削
減することができるため、生産性を向上させることができる。またＴＦＴ１３０１の電極
１３０７と画素電極として機能する低抵抗酸化物半導体で構成される酸化物半導体層１３
０６の接触抵抗を低減することができ、さらにコンタクトホールの数の低減による占有面
積の縮小を図ることができる。そのため、酸化物半導体を用いた薄膜トランジスタを具備
する画素を作製する際に、生産性の向上を図ることができる。従って、電気特性が高い表
示装置を低コストで提供することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態３）
上記実施の形態とは別のＴＦＴの構成の表示装置の画素を構成する例を以下に説明する。
画素の上面図について図１６（Ａ）に示す。なお図１６（Ａ）に示すＴＦＴの構造は、ト
ップゲート型構造であり、チャネル領域となる酸化物半導体層の下に、ＴＦＴのソース電
極及びドレイン電極となる配線層を有する、いわゆるスタガ（Ｓｔａｇｇｅｒｅｄ）型の
構成（ボトムコンタクト構造ともいう）について示している。図１６（Ａ）に示す画素１
６００には、ＴＦＴ１６０１のゲートに接続される配線１６０２Ａ（ゲート配線、第２の
配線ともいう）、ＴＦＴ１６０１の電極（第１端子、第１の配線、ソース電極ともいう）
に接続される配線１６０３（ソース配線ともいう）、表示素子である液晶素子に印加する
電圧を保持するために配線１６０２Ａと同層に設けられた配線１６０２Ｂ（容量配線、第
３の配線ともいう）、島状に設けられた酸化物半導体層１６０５、画素電極として機能す
る酸化物半導体層１６０６、酸化物半導体層１６０６に重畳し配線１６０３と同層に設け
られた電極１６０７（第２端子、ドレイン電極ともいう）が設けられている。また配線１
６０３は、酸化物半導体層１６０６と同層に設けられた酸化物半導体層１６０８による配
線と重畳して設けられている。また図１６（Ａ）では、配線１６０２Ａを有する画素の前
段における画素のゲート線として機能する配線１６０２Ｂについて示している。そして、
酸化物半導体層１６０６及び配線１６０２Ｂに重畳し配線１６０３と同層に設けられた電
極１６０９が設けられている。
また図１６（Ｂ）には、図１６（Ａ）における一点鎖線Ａ−Ｂ、Ｃ−Ｄ間の断面構造につ
いて示している。図１６（Ｂ）に示す断面構造で、基板１６２１上には、酸化物半導体層
１６０８及び酸化物半導体層１６０６が設けられている。酸化物半導体層１６０８上には
、配線１６０３が設けられている。また酸化物半導体層１６０６上のＴＦＴ１６０１とな
る領域には、電極１６０７が設けられ、酸化物半導体層１６０６上の配線１６０２Ｂと重
畳する領域には電極１６０９が設けられている。また配線１６０３と電極１６０７との間
には、配線１６０３及び電極１６０７に乗り上げて、酸化物半導体層１６０５が設けられ
ている。また電極１６０９上、及び酸化物半導体層１６０５を覆うように、ゲート絶縁膜
１６２２が設けられている。ゲート絶縁膜１６２２上には、酸化物半導体層１６０５と重
畳するように、ゲート配線となる配線１６０２Ａ及び配線１６０２Ｂが設けられている。
また、ＴＦＴ１６０１を覆うように、パッシベーション膜として機能する絶縁層１６２３
が設けられている。また、電極１６０９と配線１６０２Ｂとは、ゲート絶縁膜１６２２を
誘電体として保持容量１６２４を形成している。
なお、図１６（Ａ）、（Ｂ）に示す画素において、上記実施の形態１の図１（Ａ）、（Ｂ
）で示した画素との違いは、各層の積層順序が異なる点にある。そこで、本実施の形態で
は実施の形態１の図４（Ａ）乃至（Ｅ）と同様に画素の作製工程について詳細に説明し、
配線の材料等の記載については実施の形態１の記載を援用するものとする。
次に図１６（Ａ）、（Ｂ）に示した上面図及び断面図をもとに、画素の作製方法について
図１７（Ａ）乃至（Ｅ）を用いて説明する。
基板１６２１上に、低抵抗酸化物半導体膜（本実施の形態では第１の酸化物半導体膜、ま
たはｎ＋層ともいう）を成膜する。次いで、低抵抗酸化物半導体膜上に金属材料からなる
導電膜を形成する。そして、第１のフォトリソグラフィー工程を行い、レジストマスクを
形成し、エッチングにより不要な部分を除去して低抵抗酸化物半導体膜でなる酸化物半導
体層１６０６及び酸化物半導体層１６０８、並びに導電膜でなる配線１６０３及び導電層
１７０７を形成する。なお低抵抗酸化物半導体膜でなる酸化物半導体層１６０８と導電膜
でなる配線１６０３とで積層して設けられる層を第１の配線といい、酸化物半導体層１６
０６と導電層１７０７とで積層される層を電極層という。この段階での断面図を図１７（
Ａ）に示す。
次いで、高抵抗酸化物半導体膜（本実施の形態では第２の酸化物半導体膜）を、基板１６
２１、配線１６０３、及び導電層１７０７上に成膜する。そして第２のフォトリソグラフ
ィー工程を行い、レジストマスクを形成し、高抵抗酸化物半導体膜の不要な部分をエッチ
ングする。ウェットエッチングまたはドライエッチングにより、不要な部分を除去して酸
化物半導体層１６０５を形成する。この段階での断面図を図１７（Ｂ）に示す。
次いで、酸化物半導体層１６０５、並びに配線１６０３及び導電層１７０７上に絶縁膜を
全面に成膜する。そして第３のフォトリソグラフィー工程を行い、レジストマスクを形成
し、絶縁膜の不要な部分をエッチングし、ゲート絶縁膜１６２２を形成する。なおゲート
絶縁膜１６２２は、後に保持容量を形成する領域にも絶縁膜を残して形成しておく。この
段階での断面図を図１７（Ｃ）に示す。
次に、ゲート絶縁膜１６２２上及び導電層１７０７上に、導電層を成膜した後、第４のフ
ォトリソグラフィー工程を行い、レジストマスクを形成し、導電層をエッチングして、不
要な部分を除去し、第２の配線等（ゲート電極となる配線１６０２Ａ、配線１６０２Ｂ）
を形成する。この段階での断面図を図１７（Ｄ）に示す。
次いで、配線１６０２Ａ、配線１６０２Ｂ、ゲート絶縁膜１６２２上、及び導電層１７０
７上に絶縁層を形成する。そして第５のフォトリソグラフィー工程を行い、レジストマス
クを形成し、絶縁層をエッチングして、ＴＦＴ１６０１及び保持容量１６２４を覆う絶縁
層１６２３を形成する。次に絶縁層１６２３をマスクとして、電極層である導電層１７０
７の不要な部分、すなわち電極層の画素電極として機能する領域をエッチングする。そし
て導電層１７０７に重畳していた低抵抗酸化物半導体層１６０６の一部を露出させ、電極
１６０７及び電極１６０９を形成する。露出した低抵抗酸化物半導体層１６０６は、画素
１６００の画素電極として機能させることができる。この段階での断面図を図１７（Ｅ）
に示す。
なお酸化物半導体層１６０８、及び酸化物半導体層１６０６を設けることにより、導電層
である配線１６０３及び電極１６０７と、酸化物半導体層１６０５との間を良好な接合と
してショットキー接合に比べて熱的にも安定動作を有せしめることができる。また、チャ
ネルのキャリアを供給するソースとなる第１端子、またはチャネルのキャリアを安定して
吸収するドレインとなる第２端子、との界面に作らないためにも積極的に低抵抗酸化物半
導体層をＴＦＴ１６０１に設けると効果的である。また低抵抗酸化物半導体層により、高
いドレイン電圧でも良好な移動度を保持するＴＦＴとすることができる。
こうして、トップゲート型で、ボトムコンタクト構造のｎチャネル型であるＴＦＴ１６０
１を有する画素を作製することができる。そして、これらを個々の画素に対応してマトリ
クス状に配置して画素部を構成することによりアクティブマトリクス型の表示装置を作製
するための一方の基板とすることができる。
以上説明したように本実施の形態で示す構成をとすることにより、ＴＦＴ１６０１と画素
電極として機能する低抵抗酸化物半導体で構成される酸化物半導体層１６０６とは、コン
タクトホール等を介することなく直接接続させることができる。直接接続させることによ
り、良好なコンタクトを得ることができ、コンタクトホールを開口する等のプロセスを削
減することができるため、生産性を向上させることができる。またＴＦＴ１６０１の電極
１６０７と画素電極として機能する低抵抗酸化物半導体で構成される酸化物半導体層１６
０６の接触抵抗を低減することができ、さらにコンタクトホールの数の低減による占有面
積の縮小を図ることができる。そのため、酸化物半導体を用いた薄膜トランジスタを具備
する画素を作製する際に、生産性の向上を図ることができる。従って、電気特性が高い表
示装置を低コストで提供することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態４）
上記実施の形態とは別のＴＦＴの構成の表示装置の画素を構成する例を以下に説明する。
画素の上面図について図１８（Ａ）に示す。なお図１８（Ａ）に示すＴＦＴの構造は、ト
ップゲート型構造であり、チャネル領域となる酸化物半導体層の上に、ＴＦＴのソース電
極及びドレイン電極となる配線層を有する、いわゆるコプレナー（Ｃｏｐｌａｎｅｒ）型
の構成（トップコンタクト構造ともいう）について示している。図１８（Ａ）に示す画素
１８００には、ＴＦＴ１８０１のゲートに接続される配線１８０２Ａ（ゲート配線、第２
の配線ともいう）、ＴＦＴ１８０１の電極（第１端子、第１の配線、ソース電極ともいう
）に接続される配線１８０３（ソース配線ともいう）、表示素子である液晶素子に印加す
る電圧を保持するために配線１８０２Ａと同層に設けられた配線１８０２Ｂ（容量配線、
第３の配線ともいう）、島状に設けられた酸化物半導体層１８０５、画素電極として機能
する酸化物半導体層１８０６、酸化物半導体層１８０６に重畳し配線１８０３と同層に設
けられた電極１８０７（第２端子、ドレイン電極ともいう）が設けられている。また配線
１８０３は、酸化物半導体層１８０６と同層に設けられた酸化物半導体層１８０８による
配線と重畳して設けられている。また図１８（Ａ）では、配線１８０２Ａを有する画素の
前段における画素のゲート線として機能する配線１８０２Ｂについて示している。そして
、酸化物半導体層１８０６及び配線１８０２Ｂに重畳し配線１８０３と同層に設けられた
電極１８０９が設けられている。
また図１８（Ｂ）には、図１８（Ａ）における一点鎖線Ａ−Ｂ、Ｃ−Ｄ間の断面構造につ
いて示している。図１８（Ｂ）に示す断面構造で、基板１８２１上には、酸化物半導体層
１８０５が設けられている。また酸化物半導体層１８０５に乗り上げて、酸化物半導体層
１８０８及び酸化物半導体層１８０６が設けられている。酸化物半導体層１８０８上には
、配線１８０３が設けられている。また酸化物半導体層１８０６上のＴＦＴ１８０１とな
る領域には、電極１８０７が設けられ、酸化物半導体層１８０６上の配線１８０２Ｂと重
畳する領域には電極１８０９が設けられている。また電極１８０９上、配線１８０３上、
電極１８０７上、及び酸化物半導体層１８０５上には、ゲート絶縁膜１８２２が設けられ
ている。ゲート絶縁膜１８２２上には、酸化物半導体層１８０５と重畳するように、ゲー
ト配線となる配線１８０２Ａ及び配線１８０２Ｂが設けられている。また、ＴＦＴ１８０
１を覆うように、パッシベーション膜として機能する絶縁層１８２３が設けられている。
また、電極１８０９と配線１８０２Ｂとは、ゲート絶縁膜１８２２を誘電体として保持容
量１８２４を形成している。
なお、図１８（Ａ）、（Ｂ）に示す画素において、上記実施の形態１の図１（Ａ）、（Ｂ
）で示した画素との違いは、各層の積層順序が異なる点にある。そこで、本実施の形態で
は実施の形態１の図４（Ａ）乃至（Ｅ）と同様に画素の作製工程について詳細に説明し、
配線の材料等の記載については実施の形態１の記載を援用するものとする。
次に図１８（Ａ）、（Ｂ）に示した上面図及び断面図をもとに、画素の作製方法について
図１９（Ａ）乃至（Ｅ）を用いて説明する。
基板１８２１上に、高抵抗酸化物半導体膜（本実施の形態では第１の酸化物半導体層）を
成膜する。そして第１のフォトリソグラフィー工程を行い、レジストマスクを形成し、高
抵抗酸化物半導体層の不要な部分をエッチングする。ウェットエッチングまたはドライエ
ッチングにより、不要な部分を除去して酸化物半導体層１８０５を形成する。この段階で
の断面図を図１９（Ａ）に示す。
次に、低抵抗酸化物半導体膜（本実施の形態では第２の酸化物半導体膜、またはｎ＋層と
もいう）を成膜する。次いで、低抵抗酸化物半導体膜上に金属材料からなる導電膜を形成
する。そして、第２のフォトリソグラフィー工程を行い、レジストマスクを形成し、エッ
チングにより不要な部分を除去して低抵抗酸化物半導体膜でなる酸化物半導体層１８０６
及び酸化物半導体層１８０８、並びに導電膜でなる配線１８０３及び導電層１９０７を形
成する。なお低抵抗酸化物半導体膜でなる酸化物半導体層１８０８と導電膜でなる配線１
８０３とで積層して設けられる層を第１の配線といい、酸化物半導体層１８０６と導電層
１９０７とで積層される層を電極層という。この際のエッチングにより、酸化物半導体層
１８０５の一部が一部エッチングされる。そのため、酸化物半導体層１８０５を厚く成膜
しておくことが好ましい。ここの段階での断面図を図１９（Ｂ）に示す。
次いで、基板１８２１、酸化物半導体層１８０５、配線１８０３、及び導電層１９０７上
に絶縁膜を全面に成膜する。そして第３のフォトリソグラフィー工程を行い、レジストマ
スクを形成し、絶縁膜の不要な部分をエッチングし、ゲート絶縁膜１８２２を形成する。
なおゲート絶縁膜１８２２は、後に保持容量を形成する領域にも絶縁膜を残して形成して
おく。この段階での断面図を図１９（Ｃ）に示す。
次に、ゲート絶縁膜１８２２上及び導電層１９０７上に、導電層を成膜した後、第４のフ
ォトリソグラフィー工程を行い、レジストマスクを形成し、導電層をエッチングして、不
要な部分を除去し、第２の配線等（ゲート電極となる配線１８０２Ａ、配線１８０２Ｂ）
を形成する。この段階での断面図を図１９（Ｄ）に示す。
次いで、配線１８０２Ａ、配線１８０２Ｂ、ゲート絶縁膜１８２２上、及び導電層１９０
７上に絶縁層を形成する。そして第５のフォトリソグラフィー工程を行い、レジストマス
クを形成し、絶縁層をエッチングして、ＴＦＴ１８０１及び保持容量１８２４を覆う絶縁
層１８２３を形成する。次に絶縁層１８２３をマスクとして、電極層である導電層１９０
７の不要な部分、すなわち電極層の画素電極として機能する領域をエッチングする。そし
て導電層１９０７に重畳していた低抵抗酸化物半導体層１８０６の一部を露出させ、電極
１８０７及び電極１８０９を形成する。露出した低抵抗酸化物半導体層１８０６は、画素
１８００の画素電極として機能させることができる。この段階での断面図を図１９（Ｅ）
に示す。
なお酸化物半導体層１８０８、及び酸化物半導体層１８０６を設けることにより、導電層
である配線１８０３及び電極１８０７と、酸化物半導体層１８０５との間を良好な接合と
してショットキー接合に比べて熱的にも安定動作を有せしめることができる。また、チャ
ネルのキャリアを供給するソースとなる第１端子、またはチャネルのキャリアを安定して
吸収するドレインとなる第２端子、との界面に作らないためにも積極的に低抵抗酸化物半
導体層をＴＦＴ１８０１に設けると効果的である。また低抵抗酸化物半導体層により、高
いドレイン電圧でも良好な移動度を保持するＴＦＴとすることができる。
こうして、トップゲート型で、トップコンタクト構造のｎチャネル型であるＴＦＴ１８０
１を有する画素を作製することができる。そして、これらを個々の画素に対応してマトリ
クス状に配置して画素部を構成することによりアクティブマトリクス型の表示装置を作製
するための一方の基板とすることができる。
以上説明したように本実施の形態で示す構成をとすることにより、ＴＦＴ１８０１と画素
電極として機能する低抵抗酸化物半導体で構成される酸化物半導体層１８０６とは、コン
タクトホール等を介することなく直接接続させることができる。直接接続させることによ
り、良好なコンタクトを得ることができ、コンタクトホールを開口する等のプロセスを削
減することができるため、生産性を向上させることができる。またＴＦＴ１８０１の電極
１８０７と画素電極として機能する低抵抗酸化物半導体で構成される酸化物半導体層１８
０６の接触抵抗を低減することができ、さらにコンタクトホールの数の低減による占有面
積の縮小を図ることができる。そのため、酸化物半導体を用いた薄膜トランジスタを具備
する画素を作製する際に、生産性の向上を図ることができる。従って、電気特性が高い表
示装置を低コストで提供することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態５）
本実施の形態では、実施の形態１の図１０で説明した表示装置を、発光表示装置に適用し
た例を示す。表示装置の有する表示素子としては、ここではエレクトロルミネッセンスを
利用する発光素子を用いて示す。エレクトロルミネッセンスを利用する発光素子は、発光
材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有
機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
図２０（Ａ）（Ｂ）は、アクティブマトリクス型の発光表示装置を示す。図２０（Ａ）は
発光表示装置の平面図であり、図２０（Ｂ）は図２０（Ａ）における線Ｙ−Ｚの断面図で
ある。なお、図２１に、図２０に示す発光表示装置の等価回路を示す。
ＴＦＴ２００１、２００２としては、実施の形態１の図１０で示すＴＦＴと同様に作製で
き、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜でなる酸化物半導体層を含む信頼性の高い薄膜ト
ランジスタである。なお実施の形態１乃至４で示したＴＦＴであればいずれでも、作製可
能である。
図２０（Ａ）及び図２１に示す本実施の形態の発光表示装置は、ＴＦＴ２００１、ＴＦＴ
２００２、発光素子２００３、容量素子２００４、ソース配線層２００５、ゲート配線層
２００６、電源線２００７を含む。ＴＦＴ２００１、２００２はｎチャネル型ＴＦＴであ
る。なおソース配線層２００５、ゲート配線層２００６、電源線２００７及び各ＴＦＴの
電極は、上記実施の形態で説明した配線及び電極の構造と同様に導電層と酸化物半導体層
とが重畳した構成となっている。
また、図２０（Ｂ）において、本実施の形態の発光表示装置は、ＴＦＴ２００２、及び発
光素子２０２７に用いる第１の電極層２０２０、電界発光層２０２２、第２の電極層２０
２３を有している。なお発光素子２０２７は、ＴＦＴ２００２上に隔壁を設け、当該隔壁
に乗り上げるように構成してもよい。
本実施の形態では画素のＴＦＴ２００２がｎ型であるので、画素電極層に接続される第１
の電極層２０２０として、陰極を用いるのが望ましい。具体的には、陰極としては、仕事
関数が小さい材料、例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等を用いることが
できる。または画素電極層を第１の電極層として用いてもよい。
電界発光層２０２２は、単数の層で構成されていても、複数の層が積層されるように構成
されていてもどちらでも良い。
電界発光層２０２２上に、陽極を用いた第２の電極層２０２３を形成する。第２の電極層
２０２３は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジ
ウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸
化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ
素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いて形成すること
ができる。上記透光性導電膜の他に、窒化チタン膜またはチタン膜を用いても良い。第１
の電極層２０２０と電界発光層２０２２と第２の電極層２０２３とが重なり合うことで、
発光素子２０２７が形成されている。この後、発光素子２０２７に酸素、水素、水分、二
酸化炭素等が侵入しないように、第２の電極層２０２３及び隔壁２０２１上に保護膜を形
成してもよい。保護膜としては、窒化珪素膜、窒化酸化珪素膜、ＤＬＣ膜等を形成するこ
とができる。
さらに、実際には、図２０（Ｂ）まで完成したら、さらに外気に曝されないように気密性
が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等
）やカバー材でパッケージング（封入）することが好ましい。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態６）
本実施の形態では、実施の形態１の図１０で説明した表示装置を電子ペーパー（デジタル
ペーパー、またはペーパーライクディスプレイともいわれる）として使用する例を示す。
図２２は、アクティブマトリクス型の電子ペーパーの断面構造を示す。ＴＦＴ２２８１と
しては、実施の形態１の図１０で示すＴＦＴと同様に作製でき、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系
非単結晶膜でなる酸化物半導体層を含む信頼性の高いＴＦＴである。なお実施の形態１乃
至４で示したＴＦＴであればいずれでも、作製可能である。
図２２の電子ペーパーは、ツイストボール表示方式を用いた例である。ツイストボール表
示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層である第１の電
極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差を生じさせ
ての球形粒子の向きを制御することにより、表示を行う方法である。
ＴＦＴ２２８１は、画素電極として機能する第１の電極層２２８７と電気的に接続されて
おり、第１の電極層２２８７と第２の電極層２２８８との間には黒色領域２２９０ａ及び
白色領域２２９０ｂを有し、周りに液体で満たされているキャビティ２２９４を含む球形
粒子２２８９が設けられており、球形粒子２２８９の周囲は樹脂等の充填材２２９５で充
填されている（図２２参照。）。
また、ツイストボールの代わりに、電気泳動素子を用いることもできる。電気泳動素子は
、液晶表示素子に比べて反射率が高いため、補助ライトは不要であり、また消費電力が小
さく、薄暗い場所でも表示部を認識することが可能である。また、表示部に電源が供給さ
れない場合であっても、一度表示した像を保持することが可能であるため、電波発信源か
ら表示部を有する筐体を遠ざけた場合であっても、表示された像を保存しておくことが可
能となる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
（実施の形態７）
本実施の形態においては、上記実施の形態で説明した表示装置を具備する電子機器の例に
ついて説明する。
図２３（Ａ）は携帯型遊技機であり、筐体９６３０、表示部９６３１、スピーカ９６３３
、操作キー９６３５、接続端子９６３６、記録媒体読込部９６７２、等を有することがで
きる。図２３（Ａ）に示す携帯型遊技機は、記録媒体に記録されているプログラム又はデ
ータを読み出して表示部に表示する機能、他の携帯型遊技機と無線通信を行って情報を共
有する機能、等を有することができる。なお、図２３（Ａ）に示す携帯型遊技機が有する
機能はこれに限定されず、様々な機能を有することができる。
図２３（Ｂ）はデジタルカメラであり、筐体９６３０、表示部９６３１、スピーカ９６３
３、操作キー９６３５、接続端子９６３６、シャッターボタン９６７６、受像部９６７７
、等を有することができる。図２３（Ｂ）に示すテレビ受像機能付きデジタルカメラは、
静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補正する
機能、アンテナから様々な情報を取得する機能、撮影した画像、又はアンテナから取得し
た情報を保存する機能、撮影した画像、又はアンテナから取得した情報を表示部に表示す
る機能、等を有することができる。なお、図２３（Ｂ）に示すテレビ受像機能付きデジタ
ルカメラが有する機能はこれに限定されず、様々な機能を有することができる。
図２３（Ｃ）はテレビ受像器であり、筐体９６３０、表示部９６３１、スピーカ９６３３
、操作キー９６３５、接続端子９６３６、等を有することができる。図２３（Ｃ）に示す
テレビ受像機は、テレビ用電波を処理して画像信号に変換する機能、画像信号を処理して
表示に適した信号に変換する機能、画像信号のフレーム周波数を変換する機能、等を有す
ることができる。なお、図２３（Ｃ）に示すテレビ受像機が有する機能はこれに限定され
ず、様々な機能を有することができる。
図２４（Ａ）はコンピュータであり、筐体９６３０、表示部９６３１、スピーカ９６３３
、操作キー９６３５、接続端子９６３６、ポインティングデバイス９６８１、外部接続ポ
ート９６８０等を有することができる。図２４（Ａ）に示すコンピュータは、様々な情報
（静止画、動画、テキスト画像など）を表示部に表示する機能、様々なソフトウェア（プ
ログラム）によって処理を制御する機能、無線通信又は有線通信などの通信機能、通信機
能を用いて様々なコンピュータネットワークに接続する機能、通信機能を用いて様々なデ
ータの送信又は受信を行う機能、等を有することができる。なお、図２４（Ａ）に示すコ
ンピュータが有する機能はこれに限定されず、様々な機能を有することができる。
次に、図２４（Ｂ）は携帯電話であり、筐体９６３０、表示部９６３１、スピーカ９６３
３、操作キー９６３５、マイクロフォン９６３８等を有することができる。図２４（Ｂ）
に示した携帯電話は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、
カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又
は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を
有することができる。なお、図２４（Ｂ）に示した携帯電話が有する機能はこれに限定さ
れず、様々な機能を有することができる。
本実施の形態において述べた電子機器は、情報を表示するための表示部のＴＦＴを、上記
実施の形態で説明した半導体装置の作製方法で形成することができるものである。すなわ
ち、上記実施の形態１で述べたように生産性の向上を図ることができ、電気特性が高い表
示部を有する電子機器を低コストで提供することができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
１００ 画素
１０１ ＴＦＴ
１０２ 配線
１０３ 配線
１０４ 配線
１０５ 酸化物半導体層
１０６ 酸化物半導体層
１０７ 電極
１０８ 酸化物半導体層
１２１ 基板
１２２ ゲート絶縁膜
１２３ 絶縁層
１２４ 保持容量
２０１ 画素部
２０２ ゲート線駆動回路
２０３ ソース線駆動回路
４０１ レジストマスク
４０７ 導電層
１０２Ａ 配線
１０２Ｂ 配線
１１０５ 酸化物半導体層
１３００ 画素
１３０１ ＴＦＴ
１３０２ 配線
１３０３ 配線
１３０４ 配線
１３０５ 酸化物半導体層
１３０６ 酸化物半導体層
１３０７ 電極
１３０８ 酸化物半導体層
１３２１ 基板
１３２２ ゲート絶縁膜
１３２３ 絶縁層
１３２４ 保持容量
１４０１ レジストマスク
１４０５ 点線部
１４０７ 導電層
１６００ 画素
１６０１ ＴＦＴ
１６０２ 配線
１６０３ 配線
１６０４ 配線
１６０５ 酸化物半導体層
１６０６ 酸化物半導体層
１６０７ 電極
１６０８ 酸化物半導体層
１６０９ 電極
１６２１ 基板
１６２２ ゲート絶縁膜
１６２３ 絶縁層
１６２４ 保持容量
１７０７ 導電層
１８００ 画素
１８０１ ＴＦＴ
１８０２ 配線
１８０３ 配線
１８０４ 配線
１８０５ 酸化物半導体層
１８０６ 酸化物半導体層
１８０７ 電極
１８０８ 酸化物半導体層
１８０９ 電極
１８２１ 基板
１８２２ ゲート絶縁膜
１８２３ 絶縁層
１８２４ 保持容量
１９０７ 導電層
２００１ ＴＦＴ
２００２ ＴＦＴ
２００３ 発光素子
２００４ 容量素子
２００５ ソース配線層
２００６ ゲート配線層
２００７ 電源線
２０２０ 電極層
２０２１ 隔壁
２０２２ 電界発光層
２０２３ 電極層
２０２７ 発光素子
２２８１ ＴＦＴ
２２８７ 電極層
２２８８ 電極層
２２８９ 球形粒子
２２９４ キャビティ
２２９５ 充填材
９６３０ 筐体
９６３１ 表示部
９６３３ スピーカ
９６３５ 操作キー
９６３６ 接続端子
９６３８ マイクロフォン
９６７２ 記録媒体読込部
９６７６ シャッターボタン
９６７７ 受像部
９６８０ 外部接続ポート
９６８１ ポインティングデバイス
１３０２Ａ 配線
１３０２Ｂ 配線
１６０２Ａ 配線
１６０２Ｂ 配線
１８０２Ａ 配線
１８０２Ｂ 配線

Claims (1)

  1. トランジスタと、容量素子と、を有し、
    前記トランジスタのソース電極又はドレイン電極の一方は、第１の酸化物半導体層を介して第２の酸化物半導体層と電気的に接続され、
    前記第２の酸化物半導体層は、前記トランジスタのチャネル形成領域となる第１の領域を有し、
    前記第１の酸化物半導体層は、前記ソース電極又は前記ドレイン電極の一方と接する第２の領域と、前記容量素子の電極と接する第３の領域と、を有し、
    前記ソース電極又は前記ドレイン電極の一方と、前記容量素子の電極とは、分離して設けられ、
    前記第１の領域は、第１の抵抗率を有し、
    前記第２の領域は、第２の抵抗率を有し、
    前記第３の領域は、第３の抵抗率を有し、
    前記第２の抵抗率及び前記第３の抵抗率は、前記第１の抵抗率よりも小さいことを特徴とする半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8441007B2 (en) * 2008-12-25 2013-05-14 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
US8841661B2 (en) * 2009-02-25 2014-09-23 Semiconductor Energy Laboratory Co., Ltd. Staggered oxide semiconductor TFT semiconductor device and manufacturing method thereof
US8338226B2 (en) * 2009-04-02 2012-12-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101962603B1 (ko) * 2009-10-16 2019-03-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치 및 액정 표시 장치를 포함한 전자 기기
EP3550604A1 (en) * 2009-12-25 2019-10-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101921619B1 (ko) 2009-12-28 2018-11-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR101254469B1 (ko) * 2010-04-21 2013-04-15 샤프 가부시키가이샤 반도체 소자, 반도체 소자의 제조방법, 액티브 매트릭스 기판 및 표시장치
KR102479939B1 (ko) 2010-07-02 2022-12-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2012014786A1 (en) * 2010-07-30 2012-02-02 Semiconductor Energy Laboratory Co., Ltd. Semicondcutor device and manufacturing method thereof
US8883555B2 (en) 2010-08-25 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Electronic device, manufacturing method of electronic device, and sputtering target
JP5806043B2 (ja) 2010-08-27 2015-11-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8603841B2 (en) 2010-08-27 2013-12-10 Semiconductor Energy Laboratory Co., Ltd. Manufacturing methods of semiconductor device and light-emitting display device
US8797487B2 (en) 2010-09-10 2014-08-05 Semiconductor Energy Laboratory Co., Ltd. Transistor, liquid crystal display device, and manufacturing method thereof
US8647919B2 (en) 2010-09-13 2014-02-11 Semiconductor Energy Laboratory Co., Ltd. Light-emitting display device and method for manufacturing the same
US8558960B2 (en) 2010-09-13 2013-10-15 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
US8546161B2 (en) 2010-09-13 2013-10-01 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of thin film transistor and liquid crystal display device
CN102446913A (zh) 2010-09-30 2012-05-09 北京京东方光电科技有限公司 阵列基板及其制造方法和液晶显示器
JP5241966B2 (ja) * 2010-12-01 2013-07-17 シャープ株式会社 半導体装置、ｔｆｔ基板、ならびに半導体装置およびｔｆｔ基板の製造方法
JP2012129444A (ja) * 2010-12-17 2012-07-05 Mitsubishi Electric Corp アクティブマトリックス基板、及び液晶装置
JP2012151453A (ja) 2010-12-28 2012-08-09 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の駆動方法
TWI487108B (zh) * 2011-01-13 2015-06-01 Prime View Int Co Ltd Metal oxide semiconductor structure and manufacturing method thereof
US8421071B2 (en) * 2011-01-13 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Memory device
TWI552345B (zh) * 2011-01-26 2016-10-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9494829B2 (en) * 2011-01-28 2016-11-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and liquid crystal display device containing the same
US9023685B2 (en) * 2011-02-28 2015-05-05 Sharp Kabushiki Kaisha Semiconductor device, fabrication method for the same, and display apparatus
JP6019329B2 (ja) * 2011-03-31 2016-11-02 株式会社Ｊｏｌｅｄ 表示装置および電子機器
US9960278B2 (en) * 2011-04-06 2018-05-01 Yuhei Sato Manufacturing method of semiconductor device
TWI455322B (zh) * 2011-04-22 2014-10-01 Au Optronics Corp 薄膜電晶體及其製造方法
KR101830170B1 (ko) * 2011-05-17 2018-02-21 삼성디스플레이 주식회사 산화물 반도체 소자, 산화물 반도체 소자의 제조 방법, 산화물 반도체소자를 포함하는 표시 장치 및 산화물 반도체 소자를 포함하는 표시 장치의 제조 방법
KR20120129592A (ko) * 2011-05-20 2012-11-28 삼성디스플레이 주식회사 평판 표시 장치용 백플레인, 이를 포함하는 평판 표시 장치, 및 그 제조 방법
CN102779942B (zh) * 2011-05-24 2015-11-25 京东方科技集团股份有限公司 一种有机薄膜晶体管阵列基板及其制作方法
KR101793048B1 (ko) * 2011-06-28 2017-11-21 삼성디스플레이 주식회사 평판표시장치용 백플레인 및 그의 제조방법
US8847220B2 (en) 2011-07-15 2014-09-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101212392B1 (ko) 2011-10-19 2012-12-13 하이디스 테크놀로지 주식회사 표시장치용 박막트랜지스터 및 그 제조방법
JP6122275B2 (ja) 2011-11-11 2017-04-26 株式会社半導体エネルギー研究所 表示装置
JP6076038B2 (ja) 2011-11-11 2017-02-08 株式会社半導体エネルギー研究所 表示装置の作製方法
JP6059968B2 (ja) * 2011-11-25 2017-01-11 株式会社半導体エネルギー研究所 半導体装置、及び液晶表示装置
JP6111398B2 (ja) * 2011-12-20 2017-04-12 株式会社Ｊｏｌｅｄ 表示装置および電子機器
CN102629589B (zh) * 2011-12-27 2013-06-12 京东方科技集团股份有限公司 一种阵列基板及其制作方法和显示装置
CN104205310B (zh) * 2012-04-06 2017-03-01 夏普株式会社 半导体装置及其制造方法
KR102295737B1 (ko) 2012-05-10 2021-09-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스
CN102832254B (zh) * 2012-09-10 2016-04-06 京东方科技集团股份有限公司 一种阵列基板及其制造方法、显示面板
JP2014082388A (ja) * 2012-10-17 2014-05-08 Semiconductor Energy Lab Co Ltd 半導体装置
US9905585B2 (en) * 2012-12-25 2018-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising capacitor
US9231111B2 (en) 2013-02-13 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN104058363B (zh) * 2013-03-22 2016-01-20 上海丽恒光微电子科技有限公司 基于mems透射光阀的显示装置及其形成方法
US9704894B2 (en) 2013-05-10 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Display device including pixel electrode including oxide
TWI627751B (zh) * 2013-05-16 2018-06-21 半導體能源研究所股份有限公司 半導體裝置
TW201503374A (zh) * 2013-07-01 2015-01-16 Chunghwa Picture Tubes Ltd 氧化物半導體薄膜電晶體
JP2015015440A (ja) * 2013-07-08 2015-01-22 ソニー株式会社 半導体装置およびその製造方法、並びに表示装置および電子機器
CN103474468A (zh) * 2013-07-12 2013-12-25 福建华映显示科技有限公司 氧化物半导体薄膜晶体管
CN103560211B (zh) * 2013-11-13 2017-04-05 深圳市华星光电技术有限公司 有机电致发光器件的制作方法及制作的有机电致发光器件
US20150129842A1 (en) * 2013-11-13 2015-05-14 Shenzhen China Star Optoelectronics Technology Co. Ltd. Method For Manufacturing Organic Electroluminescence Device And Organic Electroluminescence Device Manufactured With Same
US9577110B2 (en) * 2013-12-27 2017-02-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including an oxide semiconductor and the display device including the semiconductor device
KR102141168B1 (ko) 2014-01-15 2020-08-05 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
WO2015132694A1 (en) * 2014-03-07 2015-09-11 Semiconductor Energy Laboratory Co., Ltd. Touch sensor, touch panel, and manufacturing method of touch panel
TWI663726B (zh) 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
WO2016012900A1 (en) 2014-07-25 2016-01-28 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
TW201606999A (zh) * 2014-08-01 2016-02-16 中華映管股份有限公司 畫素結構及其製造方法
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
DE102015108532A1 (de) * 2015-05-29 2016-12-01 Osram Opto Semiconductors Gmbh Anzeigevorrichtung mit einer Mehrzahl getrennt voneinander betreibbarer Bildpunkte
JP6584157B2 (ja) * 2015-06-08 2019-10-02 三菱電機株式会社 薄膜トランジスタ、薄膜トランジスタ基板、液晶表示装置及び薄膜トランジスタの製造方法
CN106298799B (zh) * 2015-06-10 2020-03-13 南京瀚宇彩欣科技有限责任公司 像素结构及其制造方法
CN106298800A (zh) * 2015-06-10 2017-01-04 南京瀚宇彩欣科技有限责任公司 像素结构及其制造方法
CN105206626B (zh) * 2015-11-09 2018-11-20 深圳市华星光电技术有限公司 阵列基板及其制备方法、显示装置
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
KR20180123028A (ko) 2016-03-11 2018-11-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장비, 상기 반도체 장치의 제작 방법, 및 상기 반도체 장치를 포함하는 표시 장치
JP6802653B2 (ja) 2016-07-15 2020-12-16 株式会社ジャパンディスプレイ 表示装置
JP6756560B2 (ja) * 2016-09-27 2020-09-16 株式会社ジャパンディスプレイ 表示装置
WO2018150620A1 (ja) * 2017-02-16 2018-08-23 三菱電機株式会社 薄膜トランジスタ、薄膜トランジスタ基板、液晶表示装置、及び、薄膜トランジスタ基板の製造方法
JP6345842B2 (ja) * 2017-05-02 2018-06-20 株式会社半導体エネルギー研究所 半導体装置
JP2019053105A (ja) * 2017-09-13 2019-04-04 シャープ株式会社 表示パネル用基板の製造方法
US11067884B2 (en) * 2018-12-26 2021-07-20 Apple Inc. Through-display optical transmission, reception, or sensing through micro-optic elements
US10838556B2 (en) 2019-04-05 2020-11-17 Apple Inc. Sensing system for detection of light incident to a light emitting layer of an electronic device display
US11611058B2 (en) 2019-09-24 2023-03-21 Apple Inc. Devices and systems for under display image sensor
US11527582B1 (en) 2019-09-24 2022-12-13 Apple Inc. Display stack with integrated photodetectors
US11592873B2 (en) 2020-02-14 2023-02-28 Apple Inc. Display stack topologies for under-display optical transceivers
US11295664B2 (en) 2020-03-11 2022-04-05 Apple Inc. Display-synchronized optical emitters and transceivers
US11327237B2 (en) 2020-06-18 2022-05-10 Apple Inc. Display-adjacent optical emission or reception using optical fibers
US11487859B2 (en) 2020-07-31 2022-11-01 Apple Inc. Behind display polarized optical transceiver
US11839133B2 (en) 2021-03-12 2023-12-05 Apple Inc. Organic photodetectors for in-cell optical sensing
CN113824235B (zh) * 2021-09-15 2024-04-05 哈尔滨电气动力装备有限公司 10kV级电机绝缘系统

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0895086A (ja) * 1994-09-22 1996-04-12 Casio Comput Co Ltd 液晶表示素子用アクティブマトリクスパネルとその製造方法
JPH09203912A (ja) * 1997-02-19 1997-08-05 Hitachi Ltd 液晶表示装置
JP2007123861A (ja) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2007150157A (ja) * 2005-11-30 2007-06-14 Toppan Printing Co Ltd 薄膜トランジスタ
JP2007150158A (ja) * 2005-11-30 2007-06-14 Toppan Printing Co Ltd トランジスタおよびその製造方法
JP2007286150A (ja) * 2006-04-13 2007-11-01 Idemitsu Kosan Co Ltd 電気光学装置、並びに、電流制御用ｔｆｔ基板及びその製造方法
JP2008176262A (ja) * 2006-03-20 2008-07-31 Canon Inc 光制御装置および画像表示装置
JP2008227442A (ja) * 2007-02-13 2008-09-25 Mitsubishi Electric Corp 薄膜トランジスタアレイ基板、その製造方法、及び表示装置

Family Cites Families (144)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
US5162901A (en) * 1989-05-26 1992-11-10 Sharp Kabushiki Kaisha Active-matrix display device with added capacitance electrode wire and secondary wire connected thereto
JP2585118B2 (ja) 1990-02-06 1997-02-26 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
DE69107101T2 (de) 1990-02-06 1995-05-24 Semiconductor Energy Lab Verfahren zum Herstellen eines Oxydfilms.
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP2741336B2 (ja) * 1993-11-26 1998-04-15 エヌ・ティ・ティ移動通信網株式会社 帯域拡散信号受信機の周波数誤差補正装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
US5847410A (en) 1995-11-24 1998-12-08 Semiconductor Energy Laboratory Co. Semiconductor electro-optical device
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3641342B2 (ja) * 1997-03-07 2005-04-20 Ｔｄｋ株式会社 半導体装置及び有機ｅｌディスプレイ装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6774397B2 (en) * 2000-05-12 2004-08-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP2003150107A (ja) 2001-11-09 2003-05-23 Sharp Corp 表示装置およびその駆動方法
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP2003298062A (ja) * 2002-03-29 2003-10-17 Sharp Corp 薄膜トランジスタ及びその製造方法
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US8101467B2 (en) 2003-10-28 2012-01-24 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same, and liquid crystal television receiver
KR100585410B1 (ko) 2003-11-11 2006-06-07 엘지.필립스 엘시디 주식회사 구동회로 일체형 액정표시장치의 스위칭 소자 및 구동소자및 그 제조방법
CN102856390B (zh) 2004-03-12 2015-11-25 独立行政法人科学技术振兴机构 包含薄膜晶体管的lcd或有机el显示器的转换组件
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7302211B2 (en) * 2004-09-17 2007-11-27 Sharp Kabushiki Kaisha Charging apparatus and image forming apparatus with plated electrode
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
JP5138163B2 (ja) * 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
US7582904B2 (en) 2004-11-26 2009-09-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device and method for manufacturing thereof, and television device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
US8187410B2 (en) * 2005-05-18 2012-05-29 Woongjin Coway, Co. Ltd. Hollow fiber membrane module and method for making thereof
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073561A (ja) 2005-09-02 2007-03-22 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101667544B (zh) 2005-11-15 2012-09-05 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
KR101206033B1 (ko) 2006-04-18 2012-11-28 삼성전자주식회사 ＺｎＯ 반도체 박막의 제조방법 및 이를 이용한박막트랜지스터 및 그 제조방법
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP5204959B2 (ja) 2006-06-26 2013-06-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR20080052107A (ko) * 2006-12-07 2008-06-11 엘지전자 주식회사 산화물 반도체층을 구비한 박막 트랜지스터
US20080158217A1 (en) 2006-12-28 2008-07-03 Semiconductor Energy Laboratory Co., Ltd. Display device
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
US7947981B2 (en) 2007-01-30 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Display device
US8581260B2 (en) * 2007-02-22 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a memory
JP5121254B2 (ja) 2007-02-28 2013-01-16 キヤノン株式会社 薄膜トランジスタおよび表示装置
KR100858088B1 (ko) 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP2008270241A (ja) 2007-04-16 2008-11-06 Mitsubishi Electric Corp アクティブマトリクス表示装置及びその製造方法
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US7859021B2 (en) * 2007-08-29 2010-12-28 Sanken Electric Co., Ltd. Field-effect semiconductor device
KR101270174B1 (ko) 2007-12-03 2013-05-31 삼성전자주식회사 산화물 반도체 박막 트랜지스터의 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
TWI469354B (zh) 2008-07-31 2015-01-11 Semiconductor Energy Lab 半導體裝置及其製造方法
JP2010056541A (ja) 2008-07-31 2010-03-11 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
TWI500159B (zh) 2008-07-31 2015-09-11 Semiconductor Energy Lab 半導體裝置和其製造方法
JP5480554B2 (ja) 2008-08-08 2014-04-23 株式会社半導体エネルギー研究所 半導体装置
TWI500160B (zh) 2008-08-08 2015-09-11 Semiconductor Energy Lab 半導體裝置及其製造方法
JP5525778B2 (ja) 2008-08-08 2014-06-18 株式会社半導体エネルギー研究所 半導体装置
TWI508282B (zh) * 2008-08-08 2015-11-11 Semiconductor Energy Lab 半導體裝置及其製造方法
JP5627071B2 (ja) 2008-09-01 2014-11-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
CN102160102B (zh) 2008-09-19 2013-11-06 株式会社半导体能源研究所 显示装置
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5361651B2 (ja) 2008-10-22 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI496295B (zh) 2008-10-31 2015-08-11 Semiconductor Energy Lab 半導體裝置及其製造方法
EP2184783B1 (en) 2008-11-07 2012-10-03 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and method for manufacturing the same
TWI656645B (zh) 2008-11-13 2019-04-11 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI529949B (zh) 2008-11-28 2016-04-11 半導體能源研究所股份有限公司 半導體裝置和其製造方法
US8441007B2 (en) * 2008-12-25 2013-05-14 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0895086A (ja) * 1994-09-22 1996-04-12 Casio Comput Co Ltd 液晶表示素子用アクティブマトリクスパネルとその製造方法
JPH09203912A (ja) * 1997-02-19 1997-08-05 Hitachi Ltd 液晶表示装置
JP2007123861A (ja) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2007150157A (ja) * 2005-11-30 2007-06-14 Toppan Printing Co Ltd 薄膜トランジスタ
JP2007150158A (ja) * 2005-11-30 2007-06-14 Toppan Printing Co Ltd トランジスタおよびその製造方法
JP2008176262A (ja) * 2006-03-20 2008-07-31 Canon Inc 光制御装置および画像表示装置
JP2007286150A (ja) * 2006-04-13 2007-11-01 Idemitsu Kosan Co Ltd 電気光学装置、並びに、電流制御用ｔｆｔ基板及びその製造方法
JP2008227442A (ja) * 2007-02-13 2008-09-25 Mitsubishi Electric Corp 薄膜トランジスタアレイ基板、その製造方法、及び表示装置

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