JP2013093472A - 部材の接合構造およびその接合方法、パッケージ - Google Patents

部材の接合構造およびその接合方法、パッケージ Download PDF

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Abstract

【課題】電子部品のボンディングや動作時の温度に対して安定であり、反りや歪みを抑制できる部材の接合構造、接合方法およびそれを用いたパッケージを提供する。
【解決手段】電子部品を収容または載置する部材の接合構造であって、第1の部材と、第1の部材に接合された第2の部材と、第1の部材の接合面と、第2の部材の接合面と、の間に介在する接合部13と、を備える。接合部は、錫(Sn)、インジウム(In)および亜鉛(Zn)のうちの少なくとも1つの金属と、銅(Cu)と、を含み、第1の部材および第2の部材の少なくともいずれか一方の側に向けて金属の含有量が減少し、同じ方向に銅の含有量が増加する。
【選択図】図1

Description

本発明の実施形態は、部材の接合構造およびその接合方法、パッケージに関する。
半導体素子に代表される電子部品は、それを支持する基板上にボンディングされ、実装基板などに装着される。また、電子部品の多くは、その信頼性を向上させるために、基板を含むパッケージの内部に気密封止される。そして、基板およびパッケージには、電子部品のボンディングや動作時の温度に対して安定であることが求められる。このため、基板やパッケージを構成する複数の部材は、例えば、電子部品のボンディング温度よりも融点が高い銀ロウを用いて接合される。
しかしながら、基板やパッケージは、信号の入出力や電源の供給に用いられる回路要素や、電子部品の熱を外部に放出する放熱要素などを含む複合体である。そして、銀ロウを用いた高温下の組み立てにより、素材の異なる部材の線膨張係数の違いに起因する反りや歪みを生じる。これらの反りや歪みは、電子部品の特性を劣化させ、信頼度を低下させる要因となる。そこで、電子部品のボンディングや動作時の温度に対して安定であり、反りや歪みを抑制できる部材の接合構造およびその接合方法が必要とされている。
特開2006−13241号公報 特開2005−32834号公報
実施形態は、電子部品のボンディングや動作時の温度に対して安定であり、反りや歪みを抑制できる部材の接合構造、接合方法およびそれを用いたパッケージを提供する。
実施形態は、電子部品を収容または載置する部材の接合構造であって、第1の部材と、前記第1の部材に接合された第2の部材と、前記第1の部材の接合面と、前記第2の部材の接合面と、の間に介在する接合部と、を備える。前記接合部は、錫(Sn)、インジウム(In)および亜鉛(Zn)のうちの少なくとも1つの金属と、銅(Cu)と、を含み、前記第1の部材および前記第2の部材の少なくともいずれか一方の側に向けて前記金属の含有量が減少し、同じ方向に前記銅の含有量が増加する。
第1の実施形態に係るパッケージを示す模式図である。 第1の実施形態に係るパッケージの製造過程を示す模式図である。 第1の実施形態に係る接合構造を示す模式図である。 第1の実施形態に係る接合構造の第1の変形例を示す模式図である。 第1の実施形態に係る接合構造の第2の変形例を示す模式図である。 第1の実施形態に係る接合構造の第3の変形例を示す模式図である。 第1の実施形態に係るパッケージの別の側面を示す模式図である。 第2の実施形態に係る半導体装置を示す模式図である。 銅−錫2元素平衡状態図である。
以下、実施形態について図面を参照しながら説明する。なお、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。
〔第1の実施形態〕
図1は、第1の実施形態に係るパッケージ10を示す模式図である。図1(a)は、パッケージ10の平面図であり、図1(b)は、図1(a)におけるIb−Ib線に沿った断面図である。パッケージ10は、例えば、半導体素子、光半導体素子、圧電素子などの電子部品をその内部に収容する。
図1(a)に示すパッケージ10は、基板3と、枠体5と、フィードスルー端子(Feed through terminal)端子7と、を備える。基板3は、電子部品およびその周辺の回路要素を固着する部品載置部12と、実装基板にネジ固定するためのフランジ部14と、を有する。枠体5は、部品載置部12を囲み、フランジ部14と部品載置部12との境界を画する。
フィードスルー端子7は、基板3と枠体5との間に設けられ、パッケージ内部に気密封止された電子部品と外部回路とを電気的に接続するために設けられる。パッケージ10では、2つのフィードスルー端子7が設けられ、それぞれに外部回路に接続するリード9が接続される。
図1(b)に示すように、基板3と枠体5とは、接合部13を介して接続される。例えば、電力増幅用のパワーFET(Field Effect Transistor)を収容するパッケージでは、放熱性が重視される。このため、基板3には、銅(Cu)、もしくは、銅とモリブデン(Mo)の合金など、熱伝導の高い金属が用いられる。一方、枠体5には、剛性が求められ、例えば、鉄(Fe)にニッケル(Ni)およびコバルト(Co)を配合した合金であるコバール(KOVAL)材を用いる。
半導体素子などの電子部品は、例えば、金錫(AuSn)半田を用いて基板3の表面3a(部品載置部12)にボンディングされる。この工程において、パッケージ10は、概ね280〜300℃に加熱される。したがって、接合部13の再溶融温度は、300℃以上であることが望ましい。また、ボンディング温度と、接合部13の再溶融温度(融点)と、の間の温度差が大きいほど安定である。
例えば、銀ロウの融点は、780℃以上であり、電子部品のボンディング温度に対して安定である。このため、接合材として銀ロウが広く用いられてきた。しかしながら、基板3と枠体5とを銀ロウを用いて接合する場合、銀ロウの融点が高温であるがゆえに、その冷却過程において、例えば、銅合金からなる基板3と、コバールからなる枠体5と、の間の線熱膨張率の違いに起因する反りまたは歪みが大きくなる。
これにより、例えば、半導体素子を収容したパッケージ10を実装基板に装着した場合、基板3の裏面3bと、実装基板と、の間に隙間が生じ放熱性が低下する。また、基板3および枠体5のいずれかにセラミックを用いた場合には、その部分に割れが生じることもある。
これに対し、本実施形態では、例えば、銅と錫の液相拡散により、接合部13を形成する。銅と錫の液相拡散は、250〜300℃の温度範囲で生じ、銀ロウよりも低い温度で接合部13を形成することが可能である。これにより、基板3および枠体5の反りや歪みを抑制することができる。そして、銅と錫の液相拡散により形成される化合物の融点は、例えば、750℃であり、銀ロウとほぼ同じである。したがって、電子部品のボンディング温度やその動作温度に対して安定である。
次に、図2〜図6を参照して、接合部13の形成過程およびその構造について詳細に説明する。図2は、パッケージ10の製造過程を模式的に示す断面図である。図3〜図6は、接合部13の形成過程およびその構造を模式的に示している。
パッケージ10の製造過程では、まず、第1の部材である基板3と、第2の部材である枠体5と、を準備する。図2(a)に示すように、枠体5の接合面5aには、第1の接合金属層21が設けられている。接合金属層21は、錫(Sn)、インジウム(In)および亜鉛(Zn)のうちの少なくとも1つの低融点金属を含有する。一方、基板3の表面3aには、銅を含む第2の接合金属層23が設けられている。基板3が、銅板もしくは銅を主成分とする銅合金であれば、接合金属層23を省略しても良い。
続いて、図2(b)に示すように、基板3の銅を含む表面と、枠体5に形成された接合金属層21の表面と、を接触させる。そして、基板3と枠体5との間に荷重を加えて密着させた状態で加熱し、250〜300℃の温度範囲に保持する。これにより、接合金属層21に含まれる低融点金属が溶融し、液相状態の接合金属層21から基板3の銅を含む表面に低融点金属が拡散する。すなわち、図2(b)に示す例では、低融点金属を接合金属層23に拡散させる。ここで言う銅を含む表面とは、接合金属層23の表面、もしくは、銅を含む基板3の表面を意味する。
接合金属層21は、例えば、真空蒸着、スパッタ法、もしくは、メッキ法を用いて形成することができる。一方、接合金属層23は、例えば、基板3の表面に銅をスパッタし、堆積した銅層を所定の形状にパターニングすることにより形成することができる。また、接合金属層21と枠体5との間、および、接合金属層21と基板3との間に、それぞれの接着を強化するための、例えば、チタンまたはニッケルなどを含む接着層を設けても良い。
図3は、基板3と枠体5との間の接合構造を模式的に示す部分断面図である。図3(a)に示すように、接合金属層21の表面と、接合金属層23の表面と、を接触させ、荷重を加えて密着させる。
次に、基板3を加熱して接合金属層21および接合金属層23の温度を、例えば、250℃〜300℃の範囲に保持する。これにより、図3(b)に示すように、接合金属層21に含まれる低融点金属が接合金属層23に拡散し、拡散領域23aが形成される。
さらに、250℃〜300℃の温度において、所定時間、密着状態を維持することにより、図3(c)に示すように、接合金属層21と接合金属層23とが融合した接合部13を形成する。これにより、基板3と枠体5とが、接合部13を介して接合される。好ましくは、低融点金属の全てを接合金属層23に拡散させ、その固相が残らないようにする。
接合部13は、錫(Sn)、インジウム(In)および亜鉛(Zn)のうちの少なくとも1つの低融点金属と、銅(Cu)と、を含む。そして、基板3の側に向けて低融点金属が減少し、基板3の側において銅の割合が増加する。
例えば、接合金属層21は、厚さ4μmの錫からなり、接合金属層23は、厚さ4μmのCu層である。そして、接合金属層21と接合金属層23とを接触させ、250℃の温度において約30分間保持する。これにより、Cu層にSnが拡散した接合部13を形成することができる。
図9に、銅−錫2元素平衡状態図を示す。縦軸は温度(℃)、横軸は錫の重量百分率(wt%)である。接合金属層21および接合金属層23の温度を錫の融点232℃よりも高い250℃にすると錫は液相状態となり、錫が固相の銅に拡散される。同時に、銅も錫の側に拡散する。この結果、銅と錫とは、錫が略15wt%以下となるα固溶体を含む固溶体層を形成する。すなわち、接合金属層21は、銅と錫のα固溶体を含む。
例えば、固溶体が、90wt%の銅と、10wt%の錫と、を含む組成(破線)であれば、略330〜820℃の温度範囲において、相変化を生じることなく、高い接合強度を得ることができる。また、上記の温度範囲で形成される固溶体は、CuSnの金属間化合物(η層)やCuSnの金属間化合物(ε層)を含まないので、衝撃等に耐性を有する接合が形成される。
接合金属層21および23の厚さは、接合時間および接合強度を勘案して設定する。例えば、接合金属層21の厚さが薄いと、接合面の平坦性不足を補いきれずボイドが生じ接合強度が弱くなる場合がある。一方、厚すぎると接合に長時間を要し製造効率が低下する。例えば、接合金属層21の厚さは、10μm以下であることが好ましい。
〔第1の変形例〕
図4は、実施形態の第1の変形例に係る接合構造を模式的に示す部分断面図である。図4(a)に示すように、本変形例では、接合金属層21と、枠体5と、の間に接合金属層25が設けられている点で、図3に示す接合構造と相違する。接合金属層25は、銅を含む金属である。また、接合金属層25と枠体5との間に、例えば、チタンまたはニッケルなどを含む接着層を設けても良い。
図4(b)に示すように、接合金属層21の表面と、接合金属層23の表面と、を接触させ、例えば、250℃〜300℃の範囲に保持する。これにより、接合金属層21の表面から基板3の側に低融点金属が拡散した領域23aと、接合金属層21の裏面から枠体5の側に低融点金属が拡散した領域25aと、が形成される。
そして、図4(c)に示すように、接合金属層21と、接合金属層23および25と、が融合した接合部13を形成することができる。接合部13では、低融点金属が高い割合で含まれた領域が基板3と枠体5との間の中間位置に形成され、低融点金属は、基板3および枠体5の両方の側に向けて減少し、基板3および枠体5の両方の側に向けて銅の割合が増加する。
図4(c)に模式的に示すように、接合金属層21に含まれる低融点金属が完全に拡散して接合金属層23および接合金属層25が一体化することが好ましいが、基板3の側に設けられた銅を含む第1の層と、枠体5の側に設けられた銅を含む第2の層と、を有する接合構造であっても良い。
〔第2の変形例〕
図5は、実施形態の第2の変形例に係る接合構造を模式的に示す部分断面図である。図5(a)に示すように、本変形例では、基板31の表面に接合金属層23が設けられず、接合金属層21と枠体5との間に接合金属層25が設けられている点で、図3に示す接合構造と相違する。基板31は、例えば、銅板、もしくは、銅を主成分とする合金からなる。
図5(b)に示すように、接合金属層21の表面と、基板31の表面と、を接触させ、例えば、250℃〜300℃の範囲に保持する。これにより、接合金属層21の表面から基板31に低融点金属が拡散した領域31aと、接合金属層21の裏面から枠体5の側に低融点金属が拡散した領域25aと、が形成される。
そして、図5(c)に示すように、接合金属層21と、基板31および接合金属層25と、が融合した接合部13を形成することができる。ここで言う接合部13は、低融点金属が基板31に拡散した領域31aを含む。そして、接合部13には、基板31と枠体5との間の中間位置に低融点金属が高い割合で含まれる領域が形成される。低融点金属は、基板31および枠体5の両方の側に向けて減少し、基板3および枠体5の両方の側に向けて銅の割合が増加する。
本変形例において、枠体5の側に設けられる接合金属層25を省略することも可能である。その場合、接合部13は、基板31の側に形成された拡散領域31aを含み、低融点金属が、枠体5から基板31の方向に減少し、同じ方向に銅の割合が増加する。
〔第3の変形例〕
図6は、実施形態の第3の変形例に係る接合構造を模式的に示す部分断面図である。図6(a)に示すように、本変形例では、接合金属層21と、枠体5と、の間に接合金属層25が設けられる。さらに、基板3の銅を含む表面(接合金属層23の表面)、および、接合金属層21の表面に、保護金属層33および35が設けられた点で、図3に示す接合構造と相違する。
接合金属層21に含まれる低融点金属、および、接合金属層23に含まれる銅は、酸化され易い金属である。そして、接合金属層21の表面、および、接合金属層23の表面に酸化層が形成されると、接合金属層21から接合金属層23への低融点金属の拡散が阻害される。このため、接合金属層21および接合金属層23のそれぞれの表面に保護金属層を形成することが望ましい。
保護金属層33および35には、例えば、金(Au)または白金(Pt)を用いることができる。そして、接合金属層21の表面に設けられた保護金属層35と、接合金属層23の表面に設けられた保護金属層33と、を接触させ、例えば、250℃〜300℃の範囲に保持する。
上記の温度範囲において、接合金属層21に含まれる低融点金属が溶融すると、保護金属層33および35は、その液相中に取り込まれる。そして、図6(b)に示すように、接合金属層21の表面から基板3に低融点金属が拡散した領域31aと、接合金属層21の裏面から枠体5の側に低融点金属が拡散した領域25aと、が形成される。
さらに、接合金属層21を介して接合金属層23と接合金属層25とを密着させた状態を保持することにより、接合金属層21と、接合金属層23および接合金属層25と、を融合させた接合部13を形成することができる(図4(c)参照)。
接合部13は、基板3と枠体5との間の中間位置に低融点金属を高い割合で含み、低融点金属は、基板3および枠体5の両方の側に向けて減少し、基板3および枠体5の両方の側に向けて銅の割合が増加する。さらに、接合部13は、保護金属層33および35が取り込まれた金(Au)および白金(Pt)の少なくともいずれかを含有する。
図7は、第1の実施形態に係るパッケージ10の別の側面を示す模式図である。図7(a)は、パッケージ10の平面図であり、図7(b)は、図7(a)におけるVIIb−VIIb線に沿った断面図である。すなわち、図7(b)は、フィードスルー端子7を含む断面を示している。フィードスルー端子7は、部品載置部12に固着された電子部品に信号を入力し、また、信号を出力させる。
図7(a)に示すように、フィードスルー端子7では、第1の絶縁材7aの上にストリップライン7bが設けられ、そのストリップライン7bにリード9が接続される。第1の絶縁材7aは、例えば、アルミナ(Al)などのセラミックを用いて形成される。また、ストリップライン7bの特性インピーダンスを50Ωとして外部回路に整合させる。これにより、電子部品と外部回路との間における高周波信号の伝送損失を低減することができる。
さらに、図7(b)に示すように、フィードスルー端子7は、第1の絶縁材7aの上に、ストリップライン7bを挟んで設けられた第2の絶縁材7cを有する。第2の絶縁材7cは、ストリップライン7bと枠体5との間を電気的に絶縁する。
そして、上記の構造のフィードスルー端子7を、基板3と枠体5との間に固定するため、基板3とフィードスルー端子7との間を接合部13aを介して接続し、枠体5とフィードスルー端子7との間を接合部13bを介して接合する。すなわち、図7(b)に示すように、フィードスルー端子7の第1の絶縁材7aと、基板3と、の間は、接合部13aを介して接合され、第2の絶縁材7cと、枠体5と、の間は、接合部13bを介して接合される。
さらに、フィードスルー端子7におけるストリップライン7bと、リード9と、の接続においても、同じ接続構造を用いることができる。
接合部13aおよび13bは、それぞれ、錫(Sn)、インジウム(In)および亜鉛(Zn)のうちの少なくとも1つの低融点金属と、銅(Cu)と、を含む。そして、接合部13aでは、第1の絶縁材7aおよび基板3の少なくともいずれかの側に向けて低融点金属が減少し、銅の割合が増加する。また、接合部13bでは、第2の絶縁材7cおよび枠体5の少なくともいずれかの側に向けて低融点金属が減少し、銅の割合が増加する。
上記の通り、実施形態に示す部材の接合構造では、錫(Sn)、インジウム(In)および亜鉛(Zn)のうちの少なくとも1つの低融点金属を、銅を含む接合金属層に拡散させた接合部を用いる。これにより、反りもしくは歪みを抑制したパッケージを実現することができる。
低融点金属を拡散させる温度は、上記の250℃〜300℃の範囲に限られる訳ではなく、低融点金属の種類により異なる。例えば、インジウムを拡散させる場合は、より低温の範囲で実施することが可能であり、亜鉛の場合は、より高温の範囲で拡散させることができる。
また、上記の実施形態では、電子部品を収容するパッケージを例に説明したが、これに限られる訳ではない。例えば、ストリップラインを有する部材等を基板の上に接合した構造の所謂キャリアなどにも適用することができる。
さらに、第1の部材および第2の部材の少なくともいずれかは、アルミナ(Al)または窒化アルミ(AlN)などのセラミック材を含む部材であっても良い。
〔第2の実施形態〕
図8は、第2の実施形態に係る半導体装置100を示す模式図である。図8(a)は、半導体装置100の平面図であり、図8(b)は、図8(a)に示すVIIIb‐VIIIb線に沿った断面図である。
半導体装置100は、前述のパッケージ10に、高周波信号を増幅するパワートランジスタ41を収容した例である。このようなパワートランジスタには、例えば、GaNまたはSiCなどを材料とするHFET(Hetero Junction Field Effect Transistor)、シリコンを材料とするLDMOSFET(Lateral Double Diffuse MOS Transistor)などがある。いずれも電力増幅素子であり、大量の発熱を伴って動作する。したがって、これらを収容するパッケージ10の基板3には、放熱性の良い銅板もしくは銅合金が用いられる。
図8(a)に示すように、パッケージ10の部品載置部12には、トランジスタ41と、2つの回路基板43と、が載置される。回路基板43の表面には導電パターン43aが形成され、それぞれトランジスタ41の複数のゲート電極、および、複数ドレイン電極(もしくはソース電極)と、ストリップライン7bと、の間を電気的に接続する。回路基板43には、例えば、アルミナ(Al)を用いる。
図8(b)に示すように、トランジスタ41と、回路基板43とは、基板3の上にボンディングされる。これらのボンディングには、例えば、AuSn半田を用いる。これにより、トランジスタ41と基板3との間を電気的に接続し放熱性を向上させる。例えば、トランジスタ41は、基板3を介して接地される。
さらに、枠体5の上に蓋49が固着され、トランジスタ41を気密封止する。パッケージ10の内部には、例えば、窒素ガスが封入されトランジスタ41の動作を安定させ、信頼性を向上させる。蓋49は、例えば、AuSnを用いて枠体5に半田付けされる。
前述したように、パッケージ10では、基板3と枠体5との間、および、フィードスルー端子7と、基板3および枠体5と、の間が、例えば、錫および銅の液相拡散より接合されている。これにより、銀ロウ付けよりも低温工程となるので、基板3および枠体5の反りもしくは歪みが抑制される。そして、基板3の裏面を実装基板もしくはヒートシンクに密着させ、トランジスタ41の発熱を効率よく放散させることができる。これにより、トランジスタの動作を安定させ、信頼度を向上させることができる。
さらに、GaNやSiCなどのワイドギャップ半導体を材料とするトランジスタでは、その動作温度は600℃に達する。このような場合でも、例えば、銅に錫を拡散させた接合部の融点は動作温度を上回り、半導体装置を安定して動作させることが可能である。
本実施形態に係るパッケージ10は、上記のトランジスタに限らず、LEDやレーザなどの光半導体素子、および、SAWフィルターなどの圧電素子を収容、または、載置することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
3、31・・・基板、 3a・・・表面、 3b・・・裏面、 5・・・枠体、 5a・・・接合面、 7・・・フィードスルー端子、 7a・・・第1の絶縁材、 7b・・・ストリップライン、 7c・・・第2の絶縁材、 9・・・リード、 10・・・パッケージ、 12・・・部品載置部、 13、13a、13b・・・接合部、 14・・・フランジ部、 21、23、25・・・接合金属層、 23a、25a、31a・・・拡散領域、 33、35・・・保護金属層、 41・・・トランジスタ、 43・・・回路基板、 43a・・・導電パターン、 49・・・蓋、 100 半導体装置
接合金属層21は、例えば、真空蒸着、スパッタ法、もしくは、メッキ法を用いて形成することができる。一方、接合金属層23は、例えば、基板3の表面に銅をスパッタし、堆積した銅層を所定の形状にパターニングすることにより形成することができる。また、接合金属層21と枠体5との間、および、接合金属層23と基板3との間に、それぞれの接着を強化するための、例えば、チタンまたはニッケルなどを含む接着層を設けても良い。

Claims (13)

  1. 電子部品を収容または載置する部材の接合構造であって、
    第1の部材と、
    前記第1の部材に接合された第2の部材と、
    前記第1の部材の接合面と、前記第2の部材の接合面と、の間に介在する接合部であって、錫(Sn)、インジウム(In)および亜鉛(Zn)のうちの少なくとも1つの金属と、銅(Cu)と、を含み、前記第1の部材および前記第2の部材の少なくともいずれか一方の側に向けて前記金属の含有量が減少し、同方向に前記銅の含有量が増加する接合部と、
    を備えた部材の接合構造。
  2. 前記金属の含有量は、前記第1の部材および前記第2の部材の両方の側に向けて減少し、
    前記銅の含有量は、前記第1の部材および前記第2の部材の両方の側に向けて増加する請求項1記載の部材の接合構造。
  3. 前記接合部は、前記第1の部材の側に設けられた銅を含む第1の層と、前記第2の部材の側に設けられた銅を含む第2の層と、を有する請求項2記載の部材の接合構造。
  4. 前記接合部は、金(Au)および白金(Pt)の少なくともいずれかを含有する請求項1〜3のいずれか1つに記載の部材の接合構造。
  5. 前記第1の部材は、銅または銅合金からなり、
    前記第2の部材は、鉄(Fe)を含む合金からなる請求項1〜4のいずれか1つに記載の部材の接合構造。
  6. 前記第1の部材および前記第2の部材の少なくともいずれかは、セラミック材を含む請求項1〜4のいずれか1つに記載の部材の接合構造。
  7. 電子部品を収容または載置する部材の接合方法であって、
    第1の部材の銅(Cu)を含む表面と、第2の部材に形成された錫(Sn)、インジウム(In)および亜鉛(Zn)のうちの少なくとも1つの金属を含有する第1の接合金属層の表面と、を接触させ、
    前記第1の部材と前記第2の部材とを密着させた状態で加熱し、前記金属を前記第1の部材の銅を含む前記表面に拡散させる部材の接合方法。
  8. 前記第1の部材の表面に銅を含む第2の接合金属層が形成され、その表面と前記第1の接合金属層の前記表面とを接触させる請求項7記載の部材の接合方法。
  9. 前記第1の部材と前記第1の接合金属層との間に、銅を含む第3の接合金属層が形成された請求項7または8のいずれかに記載の部材の接合方法。
  10. 前記第1の部材の銅を含む表面および前記第1の接合金属層の表面に、保護金属層が設けられた請求項7〜9のいずれか1つに記載の部材の接合方法。
  11. 前記保護金属層は、金(Au)または白金(Pt)からなる請求項10記載の部材の接合方法。
  12. 電子部品が固着される基板と、
    前記電子部品が固着される部分を囲む枠体であって、錫(Sn)、インジウム(In)および亜鉛(Zn)のうちの少なくとも1つの金属と、銅(Cu)と、を含む接合部を介して前記基板に接合された枠体と、
    を備え、
    前記接合部において、前記金属の含有量は、前記基板および前記枠体の少なくともいずれか一方の側に向けて減少し、同じ方向に前記銅の含有量は、増加するパッケージ。
  13. 前記電子部品に信号を入力し、また、信号を出力させるためのフィードスルー端子をさらに備え、
    前記基板と前記フィードスルー端子との間、および、前記枠体と前記フィードスルー端子との間は、前記接合部を介して接合された請求項12記載のパッケージ。
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EP12178910.1A EP2587532A3 (en) 2011-10-26 2012-08-01 Joined structural body of members, joining method of members, and package for containing an electronic component
TW101127981A TWI471986B (zh) 2011-10-26 2012-08-03 構件之接合構造體、構件之接合方法、以及封裝
KR1020120086056A KR101476504B1 (ko) 2011-10-26 2012-08-07 부재의 접합 구조체, 부재의 접합 방법, 및 패키지
CN201210279989.5A CN103077934B (zh) 2011-10-26 2012-08-08 部件的接合结构体、部件的接合方法以及封装体
US14/524,282 US9357644B2 (en) 2011-10-26 2014-10-27 Joined structural body of members, joining method of members, and package for containing an electronic component

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016082024A (ja) * 2014-10-15 2016-05-16 三菱電機株式会社 半導体装置の製造方法
JP2018113678A (ja) * 2016-12-02 2018-07-19 スカイワークス ソリューションズ, インコーポレイテッドSkyworks Solutions, Inc. 基板間のキャビティ内に形成されてビアを含む電子デバイス
CN108366500A (zh) * 2018-01-03 2018-08-03 佛山杰致信息科技有限公司 一种电子元器件保护结构
US11546998B2 (en) 2014-07-31 2023-01-03 Skyworks Solutions, Inc. Multilayered transient liquid phase bonding

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5885690B2 (ja) 2012-04-27 2016-03-15 キヤノン株式会社 電子部品および電子機器
JP2013243340A (ja) * 2012-04-27 2013-12-05 Canon Inc 電子部品、実装部材、電子機器およびこれらの製造方法
JP6296687B2 (ja) 2012-04-27 2018-03-20 キヤノン株式会社 電子部品、電子モジュールおよびこれらの製造方法。
JP2014207389A (ja) 2013-04-15 2014-10-30 株式会社東芝 半導体パッケージ
JP2014207388A (ja) 2013-04-15 2014-10-30 株式会社東芝 半導体パッケージ
JP2015165527A (ja) * 2014-02-28 2015-09-17 株式会社東芝 半導体装置及びその製造方法
US20160105984A1 (en) * 2014-10-09 2016-04-14 International Rectifier Corporation Power Unit with Conductive Slats
JP6273247B2 (ja) * 2015-12-03 2018-01-31 株式会社東芝 高周波半導体増幅器
CN105537756B (zh) * 2016-01-29 2018-06-26 山东大学 一种铜与锌基合金的低温真空扩散连接方法
JP6412900B2 (ja) * 2016-06-23 2018-10-24 株式会社東芝 高周波半導体用パッケージ
CN106252422A (zh) * 2016-08-23 2016-12-21 太仓市威士达电子有限公司 一种用于光电器件封装的金属外壳
TWI683604B (zh) * 2016-12-23 2020-01-21 德商德國艾托特克公司 於接觸墊上形成可焊接焊料沉積物的方法及在活化接觸墊上暴露可焊接焊料沉積物之印刷電路板
US20190006254A1 (en) * 2017-06-30 2019-01-03 Kyocera International, Inc. Microelectronic package construction enabled through ceramic insulator strengthening and design
KR102325114B1 (ko) * 2019-12-06 2021-11-11 제엠제코(주) 반도체 패키지의 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002110726A (ja) * 2000-10-04 2002-04-12 Nec Corp 半導体装置及びその製造方法
JP2005032834A (ja) * 2003-07-08 2005-02-03 Toshiba Corp 半導体チップと基板との接合方法
JP2006013241A (ja) * 2004-06-28 2006-01-12 Matsushita Electric Ind Co Ltd 半導体装置用パッケージ、および半導体装置
WO2008149584A1 (ja) * 2007-06-04 2008-12-11 Murata Manufacturing Co., Ltd. 電子部品装置およびその製造方法
JP2010050163A (ja) * 2008-08-19 2010-03-04 Osaka Univ 電子素子の実装方法および該実装方法によって実装された電子部品

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4784974A (en) * 1982-08-05 1988-11-15 Olin Corporation Method of making a hermetically sealed semiconductor casing
US5155299A (en) * 1988-10-05 1992-10-13 Olin Corporation Aluminum alloy semiconductor packages
JPH0766949B2 (ja) * 1990-09-28 1995-07-19 富士通株式会社 Icパッケージ
US6271579B1 (en) * 1993-10-08 2001-08-07 Stratedge Corporation High-frequency passband microelectronics package
JP3500268B2 (ja) * 1997-02-27 2004-02-23 京セラ株式会社 高周波用入出力端子ならびにそれを用いた高周波用半導体素子収納用パッケージ
KR19990069950A (ko) * 1998-02-16 1999-09-06 윤종용 플립칩본딩구조 및 이를 이용한 솔더범프의 제조방법
US6342442B1 (en) * 1998-11-20 2002-01-29 Agere Systems Guardian Corp. Kinetically controlled solder bonding
JP2000307228A (ja) * 1999-04-22 2000-11-02 Mitsubishi Electric Corp 鉛を含まないはんだ接合方法及びこれによって製造された電子モジュール
WO2002049077A2 (en) * 2000-12-11 2002-06-20 Handy & Harman Barrier layer for electrical connectors and methods of applying the layer
US6793829B2 (en) * 2002-02-27 2004-09-21 Honeywell International Inc. Bonding for a micro-electro-mechanical system (MEMS) and MEMS based devices
JP2005274560A (ja) * 2004-02-27 2005-10-06 Fuji Electric Holdings Co Ltd 放射線検出器用フィルタの実装方法
JP2005288458A (ja) * 2004-03-31 2005-10-20 Toshiba Corp 接合体、半導体装置、接合方法、及び半導体装置の製造方法
US7091601B2 (en) * 2004-04-30 2006-08-15 Philliber Joel A Method of fabricating an apparatus including a sealed cavity
JP4519637B2 (ja) * 2004-12-28 2010-08-04 株式会社東芝 半導体装置
US7754343B2 (en) * 2005-08-17 2010-07-13 Oracle America, Inc. Ternary alloy column grid array
JP4569423B2 (ja) * 2005-08-31 2010-10-27 株式会社日立製作所 半導体装置の製造方法
WO2008041350A1 (en) * 2006-09-29 2008-04-10 Kabushiki Kaisha Toshiba Joint with first and second members with a joining layer located therebetween containing sn metal and another metallic material; methods for forming the same joint
US20080176096A1 (en) * 2007-01-22 2008-07-24 Yen-Hang Cheng Solderable layer and a method for manufacturing the same
JP5160201B2 (ja) * 2007-11-20 2013-03-13 株式会社豊田中央研究所 はんだ材料及びその製造方法、接合体及びその製造方法、並びにパワー半導体モジュール及びその製造方法
WO2010021268A1 (ja) * 2008-08-21 2010-02-25 株式会社村田製作所 電子部品装置およびその製造方法
WO2010031845A1 (en) * 2008-09-18 2010-03-25 Imec Methods and systems for material bonding
US20100091477A1 (en) * 2008-10-14 2010-04-15 Kabushiki Kaisha Toshiba Package, and fabrication method for the package
DE102008054415A1 (de) * 2008-12-09 2010-06-10 Robert Bosch Gmbh Anordnung zweier Substrate mit einer SLID-Bondverbindung und Verfahren zur Herstellung einer solchen Anordnung
TW201029059A (en) * 2009-01-22 2010-08-01 Univ Nat Central Tin/silver bonding structure and its method
JP2010179336A (ja) * 2009-02-05 2010-08-19 Toyota Central R&D Labs Inc 接合体、半導体モジュール、及び接合体の製造方法
CN101555557B (zh) * 2009-04-29 2011-04-13 金龙精密铜管集团股份有限公司 铜合金、铜合金的制备方法、铜管
EP2259307B1 (en) * 2009-06-02 2019-07-03 Napra Co., Ltd. Electronic device
EP2363373A1 (en) * 2010-03-02 2011-09-07 SensoNor Technologies AS Bonding process for sensitive micro-and nano-systems
JP5450313B2 (ja) * 2010-08-06 2014-03-26 株式会社東芝 高周波半導体用パッケージおよびその作製方法
JP5269864B2 (ja) * 2010-12-07 2013-08-21 株式会社東芝 半導体装置
JP2013038330A (ja) * 2011-08-10 2013-02-21 Toshiba Corp 半導体装置の製造方法及び半導体装置
JP2014049700A (ja) * 2012-09-03 2014-03-17 Toshiba Corp 部材の接合構造およびその接合方法、パッケージ
JP2014207389A (ja) * 2013-04-15 2014-10-30 株式会社東芝 半導体パッケージ
JP2014207388A (ja) * 2013-04-15 2014-10-30 株式会社東芝 半導体パッケージ

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002110726A (ja) * 2000-10-04 2002-04-12 Nec Corp 半導体装置及びその製造方法
JP2005032834A (ja) * 2003-07-08 2005-02-03 Toshiba Corp 半導体チップと基板との接合方法
JP2006013241A (ja) * 2004-06-28 2006-01-12 Matsushita Electric Ind Co Ltd 半導体装置用パッケージ、および半導体装置
WO2008149584A1 (ja) * 2007-06-04 2008-12-11 Murata Manufacturing Co., Ltd. 電子部品装置およびその製造方法
JP2010050163A (ja) * 2008-08-19 2010-03-04 Osaka Univ 電子素子の実装方法および該実装方法によって実装された電子部品

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11546998B2 (en) 2014-07-31 2023-01-03 Skyworks Solutions, Inc. Multilayered transient liquid phase bonding
JP2016082024A (ja) * 2014-10-15 2016-05-16 三菱電機株式会社 半導体装置の製造方法
JP2018113678A (ja) * 2016-12-02 2018-07-19 スカイワークス ソリューションズ, インコーポレイテッドSkyworks Solutions, Inc. 基板間のキャビティ内に形成されてビアを含む電子デバイス
CN108366500A (zh) * 2018-01-03 2018-08-03 佛山杰致信息科技有限公司 一种电子元器件保护结构

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