JP2016082024A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2016082024A
JP2016082024A JP2014210752A JP2014210752A JP2016082024A JP 2016082024 A JP2016082024 A JP 2016082024A JP 2014210752 A JP2014210752 A JP 2014210752A JP 2014210752 A JP2014210752 A JP 2014210752A JP 2016082024 A JP2016082024 A JP 2016082024A
Authority
JP
Japan
Prior art keywords
frame
solder
cap
semiconductor device
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014210752A
Other languages
English (en)
Other versions
JP6365215B2 (ja
Inventor
達人 西原
Tatsuto Nishihara
達人 西原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2014210752A priority Critical patent/JP6365215B2/ja
Priority to US14/743,709 priority patent/US9355868B2/en
Publication of JP2016082024A publication Critical patent/JP2016082024A/ja
Application granted granted Critical
Publication of JP6365215B2 publication Critical patent/JP6365215B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/057—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4817—Conductive parts for containers, e.g. caps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/162—Disposition
    • H01L2924/16251—Connecting to an item not being a semiconductor or solid-state body, e.g. cap-to-substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/163—Connection portion, e.g. seal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

【課題】本発明は、はんだがパッケージ内部に侵入することを防止できる半導体装置の製造方法を提供することを目的とする。【解決手段】金属で形成されたヒートシンクの上に、半導体素子と、該半導体素子を囲むフレームとをのせる工程と、該フレームの上面にはんだをのせる工程と、該はんだの上にキャップをのせる工程と、該キャップを該フレームに対してスクラブせずに、該フレームに向かう力を該キャップに及ぼしながら、該はんだを加熱する加熱工程と、を備え、該加熱工程では、該ヒートシンクに熱源を接触させて該熱源により該はんだを加熱する。【選択図】図１

Description

本発明は、例えばデータ通信に用いられる半導体装置の製造方法に関する。
特許文献１には、半導体封止パッケージが開示されている。この半導体封止パッケージは、はんだで接合されたセラミック製のベース（フレーム）とキャップで半導体素子を囲むものである。はんだに誘導電流を流すことではんだを溶融させ、フレームとキャップを接合する。
特開平２−１１１０５５号公報
ホットプレート等の熱源を用いてフレームとキャップの間のはんだを溶融させることがある。この場合、キャップをフレームに対して振動（スクラブ）させてはんだによる固定を確実にする必要があった。そして、このスクラブにより、溶融したはんだが粒状になってパッケージの内部に飛散したり、はんだの表面に生成された酸化皮膜が塊となってパッケージの内部に落下したりする問題があった。
これらの弊害を回避するために、はんだ付けする作業場所の酸素濃度を管理したり、作業者のはんだ付けのスキルを高めたり、全ての完成品についてパッケージ内のはんだの有無を検査したりする必要があった。
本発明は、上述のような課題を解決するためになされたもので、はんだがパッケージ内部に侵入することを防止できる半導体装置の製造方法を提供することを目的とする。
本願の発明に係る半導体装置の製造方法は、金属で形成されたヒートシンクの上に、半導体素子と、該半導体素子を囲むフレームとをのせる工程と、該フレームの上面にはんだをのせる工程と、該はんだの上にキャップをのせる工程と、該キャップを該フレームに対してスクラブせずに、該フレームに向かう力を該キャップに及ぼしながら、該はんだを加熱する加熱工程と、を備え、該加熱工程では、該ヒートシンクに熱源を接触させて該熱源により該はんだを加熱することを特徴とする。
本発明によれば、キャップをフレームに対してスクラブせずに、フレームに向かう力をキャップに及ぼしながらはんだを加熱するので、はんだがパッケージ内部に侵入することを防止できる。
実施の形態１に係る半導体装置の製造方法で製造された半導体装置の断面図である。 ヒートシンクの上に半導体素子とフレーム等をのせたことを示す半製品の断面図である。 はんだをのせることを示す半製品の斜視図である。 キャップをのせることを示す半製品の斜視図である。 キャップをはんだの上にのせた後の半製品の斜視図である。 加熱工程を説明する半製品の断面図である。 変形例に係る半導体装置の断面図である。 実施の形態２に係る半導体装置の断面図である。 実施の形態３に係る半導体装置の断面図である。 実施の形態４に係る半導体装置の断面図である。 変形例に係る半導体装置の断面図である。 別の変形例に係る半導体装置の断面図である。 実施の形態５に係る半導体装置の断面図である。 変形例に係る半導体装置の断面図である。 別の変形例に係る半導体装置の断面図である。 実施の形態６に係る半導体装置の断面図である。
本発明の実施の形態に係る半導体装置の製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置の製造方法で製造された半導体装置１０の断面図である。半導体装置１０は金属で形成されたヒートシンク１２を備えている。ヒートシンク１２の上には、フィードスルー１４とフレーム１６が設けられている。ヒートシンク１２、フレーム１６及びフィードスルー１４の表面には例えば金めっきが形成されている。フレーム１６は平面視で環状の金属であり、その大部分でヒートシンク１２に接する。フレーム１６の上面は、内縁側の第１上面１６ａと、外縁側の第２上面１６ｂを有している。第１上面１６ａは第２上面１６ｂより高い位置にある。第２上面１６ｂにはんだ１８がある。はんだ１８は平面視でリング状の形状を有している。はんだ１８によって、フレーム１６とキャップ２０とが接合されている。キャップ２０は下に凸となる凸部を有する金属である。この凸部がはんだ１８に接している。キャップ２０とフレーム１６の表面には例えば金でめっきが形成されている。
ヒートシンク１２にははんだ３０により回路基板３２と半導体素子３４が固定されている。回路基板３２と半導体素子３４はフレーム１６に囲まれた空間内にある。半導体素子３４はワイヤ３６により回路基板３２を経由してフィードスルー１４に接続されている。フィードスルー１４には、外部に伸びるリード端子３８が接続されている。従ってフィードスルー１４は、半導体素子３４と外部を電気的に接続する。
半導体装置１０の製造方法を説明する。まず、ヒートシンクの上に、半導体素子と、半導体素子を囲むフレームとをのせる。図２は、ヒートシンク１２の上に半導体素子３４とフレーム１６等をのせたことを示す半製品の断面図である。この工程では、フィードスルー１４をヒートシンク１２の上にのせ、回路基板３２をヒートシンク１２にはんだ付けする。さらに、半導体素子３４等にワイヤ３６を打つ。
次いで、図３に示すようにピンセット４０ではんだ１８を把持し、はんだ１８をフレーム１６の上面（第２上面１６ｂ）にのせる。次いで、図４に示すように、キャップ２０をはんだ１８の上にのせる。図５は、キャップ２０をはんだ１８の上にのせた後の半製品の斜視図である。
次いで、加熱工程に処理を進める。図６は、加熱工程を説明する半製品の断面図である。ヒートシンク１２に例えばホットプレートなどの熱源５０を接触させる。また、キャップ２０の上に重し６０をのせる。加熱工程では、キャップ２０をフレーム１６に対してスクラブせずに、重し６０によりフレーム１６に向かう力（図６に矢印で示されている）をキャップ２０に及ぼしながら、熱源５０ではんだ１８を加熱する。
熱源５０で生じた熱がヒートシンク１２並びに、フィードスルー１４及びフレーム１６を経由してはんだ１８に伝導し、はんだ１８が加熱される。はんだ１８が金錫（ＡｕＳｎ）系のはんだであれば、はんだ１８を２８０℃以上まで加熱する。加熱工程によりはんだ１８が溶融し、キャップ２０とフレーム１６が接合する。本発明の実施の形態１に係る半導体装置の製造方法は上述の工程を備える。
本発明の実施の形態１に係る半導体装置の製造方法では、加熱工程において、キャップ２０をフレーム１６に対してスクラブせずに、フレーム１６に向かう力をキャップ２０に及ぼす。スクラブを行わないのではんだがパッケージ内部（フレーム１６に囲まれた空間をいう、以下同じ）に侵入することを防止できる。また、フレーム１６に向かう力をキャップ２０に及ぼすので、スクラブを実施した場合と同様にフレーム１６とキャップ２０を確実に接合できる。
フレーム１６の内縁側に第２上面１６ｂよりも高い第１上面１６ａを設けたので、第１上面１６ａを含む部分は、はんだに対する防護壁として機能する。よって、はんだがパッケージ内部に侵入することを防止できる。
特許文献１の半導体封止パッケージの場合、誘導電流を特定の位置に集中させるために、セラミックフレームの一部に対しメタライズ処理を施す必要がある。従って特許文献１の半導体封止パッケージはコスト高になりやすい。これに対し、本発明の実施の形態１に係る半導体装置の製造方法では誘導加熱ではなく熱源５０によりはんだを加熱するので、部分的メタライズ処理が不要となり、低コスト化に好適である。
本発明の実施の形態１に係る半導体装置の製造方法によればはんだがパッケージ内部に侵入することを防止できるので、全ての完成品について１つずつ、はんだがパッケージ内部に侵入しているか検査する必要は無い。例えば、複数個をまとめて一度に検査したり、抜き取り検査をしたりして検査コストを抑えることができる。
図７は、変形例に係る半導体装置の断面図である。キャップ１００は凹凸のない平坦な形状である。フレーム１０２の上面１０２ａは平坦とした。このような構成においてキャップ１００をフレーム１０２に対してスクラブすると、はんだ１８がパッケージ内部に浸入するおそれがある。しかし、本発明の実施の形態１ではスクラブしないので、はんだがパッケージ内部に浸入することを防止できる。加熱工程においてキャップ１００をフレーム１０２の方に押し付けることで、キャップ１００をフレーム１０２に確実に接合させることができる。
キャップ２０の凸部側面とフレーム１６との間にクリアランスを設けてもよい。フレーム１６の第２上面１６ｂとキャップ２０の凸部と間のクリアランスははんだ１８の厚さよりも小さくすることが好ましい。溶融前のはんだ１８の内周を第２上面１６ｂの内周より大きくしておくと、はんだ１８を第２上面１６ｂにのせやすい。なお、本発明の実施の形態１に係る半導体装置の製造方法は他にも様々な変形が可能である。これらの変形は以下の実施の形態に係る半導体装置の製造方法に適宜応用できる。
以下の実施の形態に係る半導体装置の製造方法は実施の形態１との共通点が多いので、実施の形態１との相違点を中心に説明する。
実施の形態２．
図８は、実施の形態２に係る半導体装置の断面図である。キャップ１００は凹凸のない平坦な形状を有している。第１上面１６ａと第２上面１６ｂの高さの差をはんだ１８の厚さと一致させることで、キャップ１００に凸部などを設ける必要が無くなる。キャップ１００を凹凸のない平坦な形状とすることで、キャップ１００の加工費を抑制できる。
実施の形態３．
図９は、実施の形態３に係る半導体装置の断面図である。フレーム２００の上面には凹部２００ａが形成されている。凹部２００ａの形状は特に限定されないが、例えばＶ字型の溝である。加熱工程では溶融したはんだ１８がこの凹部２００ａを満たす。よって、はんだ１８がフレーム２００の上面を広範囲に渡ってぬれ広がり、はんだ１８がパッケージ内部に侵入することを防止できる。
実施の形態４．
図１０は、実施の形態４に係る半導体装置の断面図である。フレーム１０２の上面１０２ａは平坦な形状を有している。キャップ２５０は第１下面２５０ａと、第１下面２５０ａより高い位置にある第２下面２５０ｂを備えている。第１下面２５０ａと第２下面２５０ｂの高さの差ははんだ１８の厚さと一致させることが好ましい。第２下面２５０ｂは平面視で第１下面２５０ａを囲む。フレーム１０２の上面１０２ａのうち内縁を含む部分はキャップ２５０の第１下面２５０ａと直接接する。
フレーム１０２の上面１０２ａのうち内縁を含む部分と第１下面２５０ａとを直接接触させることで、加熱工程で、はんだ１８がパッケージ内部に浸入することを防止できる。また、フレーム１０２の上面１０２ａを平坦な形状とすることで、フレーム１０２の加工費を抑制できる。
はんだ１８がパッケージ内部に浸入することを確実に防止するためには、フレーム１０２の上面１０２ａのうち内縁を含む部分と、キャップ２５０との接触部分が平面視で切れ目のない環状となることが好ましい。
図１１は、変形例に係る半導体装置の断面図である。キャップ３００は第１下面３００ａと第２下面３００ｂと第３下面３００ｃを備えている。第３下面３００ｃは、第１下面３００ａと同じ高さにあり、平面視で第２下面３００ｂを囲む。フレーム１０２の上面１０２ａのうち外縁を含む部分はキャップ３００の第３下面３００ｃと直接接している。これにより、加熱工程ではんだ１８が外部にぬれ広がることを防止できる。
図１２は、別の変形例に係る半導体装置の断面図である。キャップ３５０は、第１下面３５０ａ、第２下面３５０ｂ及び第３下面３５０ｃを備えている。第２下面３５０ｂはＶ字型の凹部を形成している。図１１の第２下面３００ｂとは異なる形状の第２下面３５０ｂを採用してもはんだ１８がパッケージ内部に侵入することと、はんだ１８が外部にぬれ広がることを防止できる。
実施の形態５．
図１３は、実施の形態５に係る半導体装置の断面図である。フレーム４００の上面に第１凹部４００ａが形成されている。キャップ４０２の下面に第２凹部４０２ａが形成されている。第１凹部４００ａと第２凹部４０２ａは平面視で重なる。第１凹部４００ａの深さと第２凹部４０２ａの深さの和ははんだ１８の厚さ以下とすることが好ましい。このように、第１凹部４００ａと第２凹部４０２ａの両方にはんだ１８があることで、フレーム４００とキャップ４０２の接合強度を増加させることができる。
図１４は、変形例に係る半導体装置の断面図である。フレーム４５０の上面にＶ字型の第１凹部４５０ａを形成し、キャップ４５２の下面にＶ字型の第２凹部４５２ａを形成している。図１５は、別の変形例に係る半導体装置の断面図である。フレーム５００の上面にＵ字型の第１凹部５００ａを形成し、キャップ５０２の下面にＶ字型の第２凹部５０２ａを形成している。
実施の形態６．
図１６は、実施の形態６に係る半導体装置の断面図である。フレーム５５０は第１上面５５０ａと、第１上面５５０ａよりも高さの高い第２上面５５０ｂを有している。第２上面５５０ｂは第１上面５５０ａよりもフレーム５５０の外縁側にある。
キャップ５５２は第１下面５５２ａと、第１下面５５２ａよりも高さの高い第２下面５５２ｂを有している。第２下面５５２ｂは第１下面５５２ａよりもキャップ５５２の外縁側にある。
第２下面５５２ｂと第２上面５５０ｂの間にはんだ１８が設けられている。このような構成とすることで、溶融したはんだ１８がパッケージ内部に浸入するために必要な移動距離を長くすることができる。すなわち、溶融したはんだ１８はフレーム５５０の側面とキャップ５５２の側面の間を通り、その後第１上面５５０ａと第１下面５５２ａの間を通らなければパッケージ内部に浸入できない。これに対し、図１０の構成では、溶融したはんだは、上面１０２ａと第１下面２５０ａの間を通るだけでパッケージ内部に浸入できる。
溶融したはんだ１８がパッケージ内部に浸入するために必要な移動距離を長くする効果は、図１の構成でも得ることができる。この効果は、フレームの側面とキャップの側面が接することが得られる。なお、ここまでで説明した各実施の形態の特徴は適宜に組み合わせて用いてもよい。
１０ 半導体装置、 １２ ヒートシンク、 １４ フィードスルー、 １６ フレーム、 １６ａ 第１上面、 １６ｂ 第２上面、 １８ はんだ、 ２０ キャップ、 ３２ 回路基板、 ３４ 半導体素子、 ５０ 熱源、 ６０ 重し、 ４００ａ 第１凹部、 ４０２ａ 第２凹部

Claims (11)

  1. 金属で形成されたヒートシンクの上に、半導体素子と、前記半導体素子を囲むフレームとをのせる工程と、
    前記フレームの上面にはんだをのせる工程と、
    前記はんだの上にキャップをのせる工程と、
    前記キャップを前記フレームに対してスクラブせずに、前記フレームに向かう力を前記キャップに及ぼしながら、前記はんだを加熱する加熱工程と、を備え、
    前記加熱工程では、前記ヒートシンクに熱源を接触させて前記熱源により前記はんだを加熱することを特徴とする半導体装置の製造方法。
  2. 前記フレームの上面は、内縁側の第１上面と、外縁側の第２上面を有し、
    前記第１上面は前記第２上面より高い位置にあり、
    前記はんだは前記第２上面にのせられることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記キャップは凹凸のない平坦な形状を有することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記フレームの上面は平坦な形状を有することを特徴とする請求項１又は３に記載の半導体装置の製造方法。
  5. 前記フレームの上面には凹部が形成され、
    前記加熱工程では溶融した前記はんだが前記凹部を満たすことを特徴とする請求項１に記載の半導体装置の製造方法。
  6. 前記加熱工程では、前記フレームの上面のうち内縁を含む部分は前記キャップと直接接することを特徴とする請求項１に記載の半導体装置の製造方法。
  7. 前記加熱工程では、前記フレームの上面のうち外縁を含む部分は前記キャップと直接接することを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記フレームの上面には第１凹部が形成され、
    前記キャップの下面には平面視で前記第１凹部に重なる第２凹部が形成され、
    前記はんだは前記第１凹部と前記第２凹部に設けられたことを特徴とする請求項１に記載の半導体装置の製造方法。
  9. 前記フレームの側面と前記キャップの側面が接することを特徴とする請求項１に記載の半導体装置の製造方法。
  10. 前記フレームと前記キャップの表面にはめっきが形成されたことを特徴とする請求項１〜９のいずれか１項に記載の半導体装置の製造方法。
  11. 前記半導体素子と外部を電気的に接続するフィードスルーを備えたことを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置の製造方法。
JP2014210752A 2014-10-15 2014-10-15 半導体装置の製造方法 Active JP6365215B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2014210752A JP6365215B2 (ja) 2014-10-15 2014-10-15 半導体装置の製造方法
US14/743,709 US9355868B2 (en) 2014-10-15 2015-06-18 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014210752A JP6365215B2 (ja) 2014-10-15 2014-10-15 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2016082024A true JP2016082024A (ja) 2016-05-16
JP6365215B2 JP6365215B2 (ja) 2018-08-01

Family

ID=55749612

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014210752A Active JP6365215B2 (ja) 2014-10-15 2014-10-15 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US9355868B2 (ja)
JP (1) JP6365215B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020004770A (ja) * 2018-06-25 2020-01-09 日本電気硝子株式会社 気密パッケージ及び気密パッケージの製造方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57125538U (ja) * 1981-01-30 1982-08-05
JPS63151053A (ja) * 1986-12-16 1988-06-23 Mitsubishi Electric Corp 半導体装置
JPS6457738A (en) * 1987-08-28 1989-03-06 Sumitomo Electric Industries Package for semiconductor device
JPH02111055A (ja) * 1988-10-20 1990-04-24 Sumitomo Electric Ind Ltd 半導体封止パッケージ
JPH09186547A (ja) * 1996-01-05 1997-07-15 Toyo Commun Equip Co Ltd 表面実装型圧電部品の構造
JPH10247695A (ja) * 1997-03-05 1998-09-14 Sony Corp 半導体装置
JP2000301326A (ja) * 1999-04-20 2000-10-31 Matsushita Electric Ind Co Ltd パッケージ封止装置とこれを用いた弾性表面波デバイスの製造方法
JP2013093472A (ja) * 2011-10-26 2013-05-16 Toshiba Corp 部材の接合構造およびその接合方法、パッケージ
JP2013125912A (ja) * 2011-12-15 2013-06-24 Omron Corp 接合部の構造及びその接合方法並びに電子部品

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3946428A (en) * 1973-09-19 1976-03-23 Nippon Electric Company, Limited Encapsulation package for a semiconductor element
JPH03116947A (ja) 1989-09-29 1991-05-17 Toshiba Corp セラミックパッケージモジュール
US6218730B1 (en) * 1999-01-06 2001-04-17 International Business Machines Corporation Apparatus for controlling thermal interface gap distance
US6333460B1 (en) * 2000-04-14 2001-12-25 International Business Machines Corporation Structural support for direct lid attach
US7121402B2 (en) * 2003-04-09 2006-10-17 Reactive Nano Technologies, Inc Container hermetically sealed with crushable material and reactive multilayer material
US6661661B2 (en) * 2002-01-07 2003-12-09 International Business Machines Corporation Common heatsink for multiple chips and modules
TWI311366B (en) * 2006-06-30 2009-06-21 Advanced Semiconductor Eng A flip-chip package structure with stiffener
US7667324B2 (en) * 2006-10-31 2010-02-23 Avago Technologies Fiber Ip (Singapore) Pte. Ltd. Systems, devices, components and methods for hermetically sealing electronic modules and packages
WO2008114784A1 (ja) * 2007-03-22 2008-09-25 Tanaka Kikinzoku Kogyo K. K. 封止用の金属ペースト及び圧電素子の気密封止方法並びに圧電デバイス
JP5597727B2 (ja) * 2011-01-20 2014-10-01 京セラ株式会社 半導体素子収納用パッケージ、およびこれを備えた半導体装置
US8679900B2 (en) * 2011-12-14 2014-03-25 Stats Chippac Ltd. Integrated circuit packaging system with heat conduction and method of manufacture thereof

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57125538U (ja) * 1981-01-30 1982-08-05
JPS63151053A (ja) * 1986-12-16 1988-06-23 Mitsubishi Electric Corp 半導体装置
JPS6457738A (en) * 1987-08-28 1989-03-06 Sumitomo Electric Industries Package for semiconductor device
JPH02111055A (ja) * 1988-10-20 1990-04-24 Sumitomo Electric Ind Ltd 半導体封止パッケージ
JPH09186547A (ja) * 1996-01-05 1997-07-15 Toyo Commun Equip Co Ltd 表面実装型圧電部品の構造
JPH10247695A (ja) * 1997-03-05 1998-09-14 Sony Corp 半導体装置
JP2000301326A (ja) * 1999-04-20 2000-10-31 Matsushita Electric Ind Co Ltd パッケージ封止装置とこれを用いた弾性表面波デバイスの製造方法
JP2013093472A (ja) * 2011-10-26 2013-05-16 Toshiba Corp 部材の接合構造およびその接合方法、パッケージ
JP2013125912A (ja) * 2011-12-15 2013-06-24 Omron Corp 接合部の構造及びその接合方法並びに電子部品

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020004770A (ja) * 2018-06-25 2020-01-09 日本電気硝子株式会社 気密パッケージ及び気密パッケージの製造方法
JP7155659B2 (ja) 2018-06-25 2022-10-19 日本電気硝子株式会社 気密パッケージ及び気密パッケージの製造方法

Also Published As

Publication number Publication date
JP6365215B2 (ja) 2018-08-01
US20160111300A1 (en) 2016-04-21
US9355868B2 (en) 2016-05-31

Similar Documents

Publication Publication Date Title
KR101546572B1 (ko) 반도체 패키지 및 그 제조 방법
TWI668826B (zh) Lead frame, semiconductor device
KR20180106957A (ko) 반도체 장치와 그 제조 방법 및 전극판
JP5714157B1 (ja) パワー半導体装置
JP6365215B2 (ja) 半導体装置の製造方法
JP4557804B2 (ja) 半導体装置及びその製造方法
JP2008294172A (ja) リードフレームおよび半導体装置ならびに半導体装置の製造方法
JP6406983B2 (ja) 半導体装置およびその製造方法
JP6197606B2 (ja) 化合物半導体発光デバイスの製造方法及びこの製造方法によって製造された化合物半導体発光デバイス
WO2014024796A1 (ja) 半導体装置およびその製造方法
JP6749305B2 (ja) 異種金属の溶接方法
US8704345B2 (en) Semiconductor package and lead frame thereof
US20140326778A1 (en) Ultrasonic wire bonding wedge with multiple bonding wire slots
JP2016146458A (ja) 半導体装置
JP5971171B2 (ja) 絶縁基板及びその製造方法、半導体装置
JP2018163962A5 (ja)
CN106560919B (zh) 焊垫及焊垫制作方法
JP6205914B2 (ja) モジュール構造
CN211404492U (zh) 具线路吃锡可视角导线架结构
JP2016178152A (ja) 半導体装置及び半導体装置の製造方法
JP6068166B2 (ja) 電子装置製造用ジグおよび電子装置の製造方法
JP6255936B2 (ja) 半導体装置、半導体装置の製造方法
JP6488669B2 (ja) 基板
JP2018026409A (ja) 半導体装置
JP6005028B2 (ja) 特に電子ケーシング用のケーシング構成部品

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161202

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170904

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170912

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171016

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180109

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180605

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180618

R150 Certificate of patent or registration of utility model

Ref document number: 6365215

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250