JP2013187418A - 半導体装置およびその製造方法、並びに実装部材 - Google Patents

半導体装置およびその製造方法、並びに実装部材 Download PDF

Info

Publication number
JP2013187418A
JP2013187418A JP2012052194A JP2012052194A JP2013187418A JP 2013187418 A JP2013187418 A JP 2013187418A JP 2012052194 A JP2012052194 A JP 2012052194A JP 2012052194 A JP2012052194 A JP 2012052194A JP 2013187418 A JP2013187418 A JP 2013187418A
Authority
JP
Japan
Prior art keywords
substrate
metal layer
metal
copper
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012052194A
Other languages
English (en)
Inventor
Kazutaka Takagi
一考 高木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2012052194A priority Critical patent/JP2013187418A/ja
Publication of JP2013187418A publication Critical patent/JP2013187418A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83193—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13064—High Electron Mobility Transistor [HEMT, HFET [heterostructure FET], MODFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Die Bonding (AREA)

Abstract

【課題】半導体素子と実装部材との接合温度以上でも動作可能な半導体装置およびその製造方法、並びに実装部材を提供する。
【解決手段】半導体装置は、基板７０と、枠部３６と、半導体素子２０と、を有する。基板７０は、銅を含む金属からなる。枠部３６は、第１の絶縁材３２と、導電部３３と、を有する。接合金属層５１は、基板７０の表面の枠部３６に囲まれかつ銅を含む領域に設けられる。半導体素子２０は、接合金属層５１の上に設けられる。また、接合金属層５１は、銅および銅合金のいずれかである第１の金属と、第１の金属内に分散され、錫、亜鉛、およびインジウムのいずれかである第２の金属と、第１の金属内に分散され、金および白金のうちのいずれかである第３の金属と、を有する。第１の金属の百分率が第２の金属の百分率よりも高く、かつ第２の金属の百分率が第３の金属の百分率よりも高い固溶体層４９は、半導体素子２０と基板７０とを接合する。
【選択図】図１

Description

本発明の実施形態は、半導体装置およびその製造方法、並びに実装部材に関する。
半導体素子の線膨張係数と、実装部材の線膨張係数と、は、通常異なる。このため、絶縁材や金属板からなる実装部材上に半導体素子を昇温して接着した後の降温工程において、実装部材に反りが生じることがある。高出力半導体装置に用いられる実装部材は、例えばサイズが１０ｍｍ×１０ｍｍなどと大きくなるので、反りが大きくなる。このため、半導体装置と放熱板との間に空隙部を生じ放熱性が低下するなどの問題がある。
半導体素子と、実装部材と、の接合強度を保ちつつ、反りを抑制するために、融点が２８０度近傍のＡｕＳｎ共晶半田材が用いられることがある。
しかしながら、半田材の融点以上では、半導体素子が剥がれたりずれたりするなど接着強度が低下することがある。このため、素子温度が３００℃以上となる環境で動作させることが困難である。
特開２００５−３２８３４号公報
半導体素子と実装部材との接合温度以上でも動作可能な半導体装置およびその製造方法、並びに実装部材を提供する。
実施形態の半導体装置は、基板と、枠部と、半導体素子と、を有する。前記基板は、少なくとも銅を含む金属からなる。前記枠部は、前記基板の表面の外周領域に設けられた第１の絶縁材と、前記第１の絶縁材の上面に設けられた導電部と、を有する。前記接合金属層は、前記基板の表面のうち、前記枠部に囲まれかつ銅を含む領域に設けられる。前記半導体素子は、前記接合金属層の上に設けられる。また、前記接合金属層は、銅および銅合金のいずれかである第１の金属と、前記第１の金属内に分散され、錫、亜鉛、およびインジウムのいずれかである第２の金属と、前記第１の金属内に分散され、金および白金のうちのいずれかである第３の金属と、を有する。前記固溶体層は、前記第１の金属の重量百分率が前記第２の金属の重量百分率よりも高く、かつ前記第２の金属の重量百分率が前記第３の金属の重量百分率よりも高く、前記半導体素子と前記基板とを接合する。
図１（ａ）は第１の実施形態にかかる半導体装置の模式平面図、図１（ｂ）はＡ−Ａ線の沿った模式断面図、である。 図２は、第１の実施形態の半導体装置の製造方法を説明する模式図であり、図２（ａ）は基板と枠部との積層体の断面図、図２（ｂ）は基板の上に第３接合金属層が設けられた実装部材の断面図、図２（ｃ）は接合金属層付き半導体素子の断面図、図２（ｄ）は加熱・加圧による接合後の半導体装置の断面図、である。 比較例にかかる半導体装置の模式断面図である。 銅−錫２元素平衡状態図である。 図５（ａ）は第１の実施形態の変形例を説明する模式平面図、図５（ｂ）はＡ−Ａ線に沿った模式断面図、である。 図６（ａ）は第２の実施形態にかかる半導体装置の模式平面図、図６（ｂ）はＡ−Ａ線の沿った模式断面図、である。 図７（ａ）は第３の実施形態にかかる半導体装置の模式平面図、図７（ｂ）はＡ−Ａ線の沿った模式断面図、である。
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１（ａ）は第１の実施形態にかかる半導体装置の模式平面図であり、図１（ｂ）はＡ−Ａ線の沿った模式断面図である。
半導体装置は、例えば、ＧａＡｓ ＦＥＴ（Field Effect Transistor)またはＧａＡｓ ＨＥＭＴ（High Electron Mobility Transistor)を設けたものである。ただし、これら以外にも、例えば、窒化ガリウム系や炭化シリコン系の半導体素子を設けたものであってもよい。以下の説明では、一例として、ＧａＡｓ系の半導体素子を設けた具体例を例示する。半導体装置は、半導体素子２０と、実装部材４０と、接合金属層５１と、を有する。
半導体素子２０は、第１の面２０ａと、第１の面２０ａとは反対の側の第２の面２０ｂと、を有する。第１の面２０ａは、ドレイン、ゲート、ソース、などを含む能動領域を有する。能動領域は、ＧａＡｓからなる半絶縁性基板に設けられている。
実装部材４０は、基板７０と、枠部３６と、を少なくとも有する。基板７０は、少なくとも銅を含む金属からなる。たとえば、基板７０は、銅および銅合金のいずれかからなるものとすることができる。
枠部３６は、第１の絶縁材３２および第１の絶縁材３２の上に設けられた導電部３３を
入力リード３５ａと、出力リード３５ｂと、第３の絶縁材３４と、をさらに有していてもよい。
ＧａＡｓ ＦＥＴやＨＥＭＴのゲート電極はボンディングワイヤ２２および導電部を介してリード３５ａと接続され、ドレイン電極はボンディングワイヤ２３および導電部３３を介してリード３５ｂと接続され、ソース電極はボンディングワイヤ２４により基板３１の保護層３１ｃの表面に接続される。実装部材４０のワイヤボンディングされる領域の表面は、金などとするとワイヤボンディング強度を高く保つことができる。
また、実装部材４０は、蓋部３８をさらに有することができる。蓋部３８を第３の絶縁材３４と接合することにより半導体素子を気密封止することができる。
接合金属層５１は、基板７０の表面のうち、枠部３６に囲まれた領域内に設けられる。また、接合金属層５１は、銅（Ｃｕ）および銅合金のいずれかである第１の金属と、第１の金属内に分散され、錫（Ｓｎ）、亜鉛（Ｚｎ）、およびインジウム（Ｉｎ）のいずれかである第２の金属と、第１の金属内に分散され金（Ａｕ）および白金（Ｐｔ）のいずれかである第３の金属と、を有する。なお、銅合金は、例えば、２．３ｗｔ％（重量百分率）の鉄（Ｆｅ）、０．１ｗｔ％の亜鉛、０．０３ｗｔ％の燐（Ｐ）などを含むことができる。銅合金は、ＣｕＷやＣｕＭｏなどであってもよい。
また、接合金属層５１は、第１の金属と、第２の金属内に分散された第３の金属と、第２の金属内に分散された第３の金属と、を含む固溶体層４９を有している。
図１（ｂ）に表したように、接合金属層５１は、半導体素子２０の側に設けられ、第１の金属からなる第２接合金属層４８と、基板７０を構成し第１の金属からなる層７０ｂと、層７０ｂと半導体素子２０との間に設けられた固溶体層４９と、を有してもよい。半導体素子２０の側の第２接合金属層４８は、固溶体層４９とならずに残っていてもよい。
基板７０の表面のうち、枠部３６の内部でありかつ接合金属層５０が設けられない領域に、錫（Ｓｎ）、亜鉛（Ｚｎ）、およびインジウム（Ｉｎ）のいずれかと、銅（Ｃｕ）および銅合金のいずれかを含む表面層４６ｂが設けられている。また、基板７０の表面のうち、枠部３６の外側の領域には、Ｎｉなどのバリア金属層７１と、バリア金属層７１の上に設けられＡｕおよび白金のいずれかからなる基板保護層７２が設けられている。なお、バリア金属層７１は、チタン、クロム、バナジウム、モリブデン、白金、パラジウム、タングステン、タンタルなどでもよい。
図２は、第１の実施形態の半導体装置の製造方法を説明する模式図であり、図２（ａ）は基板と枠部との積層体の断面図、図２（ｂ）は基板の上に第３接合金属層が設けられた実装部材の断面図、図２（ｃ）は接合金属層付き半導体素子の断面図、図２（ｄ）は加熱・加圧による接合後の半導体装置の断面図、である。
図２（ａ）に表したように、第１の絶縁材３２の上に設けられた導電部３３と第３の絶縁材３４とは、例えば、焼成されて一体となっている。銅や銅合金などからなる基板７０の外周領域と第１の絶縁材３２との間、および導電部３３とリード３５との間、などは銀ロウ材により接合されている。
また、基板７０の表面のうち、枠部３６が設けられた領域と、枠部３６の内部の半導体素子マウント領域ＭＡと、を除いて、バリア金属層７１が設けられる。半導体素子マウント領域ＭＡは、表面に銅を含む。バリア金属層７１は、メッキ法などを用いて形成することができる。さらに、バリア金属層７１の表面を覆うように、金および白金のいずれかがメッキ法などで設けられ、基板保護層７２となる。半導体素子マウント領域ＭＡは、たとえば、金属やフォトレジストをマスクとして覆うことによりメッキの非形成領域とすることができる。
バリア金属層７１は、基板保護層７２を構成する金属が、基板７０を構成する金属へ拡散することを抑制することができる。このため、基板７０の表面に残った基板保護層７２は、酸化しやすい銅や銅合金の酸化を抑制し、回路基板などに確実に接着または電気的接続可能となる。なお、バリア金属層７１および基板保護層７２をメッキ法で形成するプロセスにおいて、導電部３３の表面、およびリード３５ａ、３５ｂの面にもメッキ金属層を形成することができる。
続いて、図２（ｂ）に表したように、枠部３６の内部の基板７０の表面の半導体素子マウント領域ＭＡに、錫、亜鉛、インジウムなどからなる第３接合金属層４６を、マスク蒸着法、マスクスパッタ法、および選択メッキ法などを用いて形成する。
他方、図２（ｃ）に表したように、半導体素子２０の第２の面２０ｂに、銅および銅合金のいずれかからなる第２接合金属層４８と、金および白金のいずれかからなる保護金属層４１と、を積層することにより接合金属層付き半導体素子２１が完成する。
続いて、半導体素子２０の側の保護金属層４１と、基板７０の上の第３接合金属層４６と、を重ね合わせる。続いて、第３接合金属層４６の融点以上に加熱し、第３接合金属層４６を液相状態とする。さらに半導体素子２０と基板７０とに所定の圧力Ｐを加えつつ、所定の温度で所定の時間保持する。図２（ｄ）に表したように、固溶体層４９が形成され、半導体素子２０と基板７０との内部領域とが接合される。この場合、例えば、所定の温度は２５０℃、保持時間は３０分、所定の圧力Ｐは、０．０１ＭＰａ以上とすることができる。
なお、第３接合金属層４６を構成する錫などの第２の金属は、基板７０へ拡散可能である。他方、基板７０を構成する銅などの第１の金属は、第３接合金属層４６へ拡散可能である。このため、固溶体層４９は、最初の基板７０の表面（破線）から、基板７０の内部に少し食い込んだ層７０ｂを含む。
接合プロセスにおいて、保持時間が長くなりすぎると、生産性が低下する。本実施形態では、銅などの酸化が抑制できるので、水素を用いた還元炉を用いる必要がない。このため、窒素などの不活性ガス雰囲気中で１時間以内で接合工程が完了するので、生産性を高く保つことができる。
他方、共晶半田の融点は、ＡｕＳｎで略２８２℃、ＡｕＧｅで略３５０℃、ＡｕＳｉで略３８０℃などである。このため、基板の反りや半導体素子のクラックなどを生じることがある。これに対して、本実施形態では、融点の低い錫を用いることができるので、基板の反りおよび半導体素子のクラックなどを抑制できる。
図３は、比較例にかかる半導体装置の模式断面図である。
基板１３１は、銅からなる基材１３１ａを覆うように、ニッケルからなるバリア金属層１３１ｂが設けられている。さらに、バリア金属層１３１ｂを覆うように、金からなる基材保護層１３１ｃと、が設けられている。また、錫からなる第３接合金属層１４６は、保護層１３１ｃの上に設けられているものとする。さらに、接合金属層付き半導体素子１２１は、半導体素子１２０に、銅などからなる第２接合金属層１４８と、金などからなる保護金属層１４１と、が積層されているものとする。
もし、接合金属層付き半導体素子１２１と、基板１３１と、を重ね合わせかつ加熱・加圧すると、第３接合金属層１４６と、半導体素子１２１の側の第２接合金属層１４８とは拡散接合可能である。しかし、バリア金属層１３１ｂがあるため、第３接合金属層１４６と、基材１３１ａを構成する銅とは接合を形成することができない。このため、半導体素子１２０と基板１３１との接着強度を確保することが困難である。
これに対して、第１の実施形態では、基板７０の上に第３接合金属層４６が設けられる。このため、基板７０と、第２接合金属層４８と、第３接合金属層４６と、は固溶体層４９を形成し、半導体素子２０と基板７０との接着強度を高めることができる。さらに、基板７０、リード３５、導電部３３の表面には金を含む保護層が向けられているので、酸化が抑制され回路基板への実装が確実にでできる。
図４は、銅−錫２元素平衡状態図である。
縦軸は、温度（℃）を表し、横軸は、錫の重量百分率（ｗｔ％）を表す。所定温度を錫の融点２３２℃よりも高い２５０℃とすると、錫は液相状態となる。液相状態の錫には、所定圧力が加えられつつ、所定の温度で所定の時間保持される。この結果、錫は、銅金属内に拡散する。同時に銅も錫の側に拡散する。この結果、銅と錫とは、錫が略１５ｗｔ％以下となるα固溶体を含む固溶体層４９を形成する。
例えば、固溶体が、９０ｗｔ％の銅と、１０ｗｔ％の錫と、を含む組成（破線）であるものとする。固溶体層４９は、略３３０〜８２０℃の温度範囲において、相変化を生じることなく、高い接合強度を保つことができる。
本実施形態では、錫のような第２の金属の重量百分率よりも低い百分率を有する金などの第３の金属が固溶体層４９に拡散される。
なお、銅−亜鉛２元素平衡状態図では、銅の重量百分率が略６０％以上の範囲に固溶体層が形成できる。
もし、第１の金属である銅などからなる第１接合金属層４５の表面に酸化膜を生じていると、錫などの第３接合金属層４６が、均一に銅内に拡散されにくい。本実施形態では、銅の表面に金などの保護金属層４１、４７を設けることにより銅の酸化を抑制している。金などの第３の金属の重量百分率は、錫などの第２の金属の重量百分率よりも低くてよい。すなわち、金の厚さは、例えば５００オングストローム以下であっても酸化を抑制することは容易であり、２元素平衡状態を乱すことは殆どない。微量金属の重量百分率は、例えばＳＩＭＳ（Secondary Ion Mas Spectrometry：二次イオン質量分析法）を用いると測定できる。
固溶体層４９は、Ｃｕ６Ｓｎ５の金属間化合物（η層）やＣｕ３Ｓｎの金属間化合物（ε層）を含まないので、接合強度を高く保つことができる。
もし錫が固相で残っていると、温度が融点以上において液相化し半導体素子２０が基板７０からずれたり剥離する可能性がある。本実施形態では、錫はすべて銅内に拡散され固溶体を形成しているので接合強度を高く保つことができる。他方、銅の融点は高いので、銅層が残っても接合強度を高く保つことができる。
図５（ａ）は第１の実施形態の変形例を説明する模式平面図であり、図５（ｂ）はＡ−Ａ線に沿った模式断面図である。
枠部３６の内部において、基板７０の表面が露出される領域の面積は広くてもよい。また、第３接合金属層４６は基板保護層７２に重なる領域を有してもよい。図５（ａ）に表したように、固溶体層４９は、半導体素子２０からはみ出す。また、図５（ｂ）に表したように、固溶体層４９は、基板保護層７２の上に広がる。このため、半導体素子２０と基板７０との接合はより強固となる。
図６（ａ）は第２の実施形態にかかる半導体装置の模式平面図であり、図６（ｂ）はＡ−Ａ線の沿った模式断面図である。
半導体装置は、例えば、高出力ＧａＡｓ ＦＥＴとする。半導体装置は、半導体素子２０と、実装部材４０と、導電パターン基板６０と、接合金属層５１と、を有する。
導電パターン基板６０は、第２の絶縁材６２と、その上面に設けられた導電パターン６６と、を有する。また、導電パターン基板６０の下面に、銅および銅合金のいずれかからなる接合導電層６４、金および白金のいずれかからなる保護金属層と、を積層して接合導電層付き導電パターン基板とすることができる。導電パターン基板６０は、リード３５ａと半導体素子２０との間に設けられた第１の導電パターン基板６０ａと、リード３５ｂと半導体素子２０との間に設けられた第２の導電パターン基板６０ｂ、とを含む。また、導電パターン基板６０ａ、６０ｂは、半導体素子２０、２１と、同時に基板７０の側と接合してもよい。第２の実施形態においても、固溶体層４９は、基板７０の内部に少し食い込む。
半導体素子２０が、マイクロ波のような高い周波数で動作するものとすると、入力および出力インピーダンスは外部の伝送線路の特性インピーダンス（例えば５０Ω）と整合容易であることが好ましい。この場合、半導体素子２０の近傍にインピーダンス整合回路を設けると広い増幅帯域で整合することが容易となる。例えば、図６（ａ）に表したように、導電パターンからなるストリップラインの幅を変えることによっても、整合回路とすることができる。すなわち、半導体素子２０の特性に応じて、接合金属層付き導電パターン基板６１を変えることが容易となる。
図７（ａ）は第３の実施形態にかかる半導体装置の模式平面図であり、図７（ｂ）はＡ−Ａ線の沿った模式断面図である。
図７（ａ）、（ｂ）に表したように、基板７０の表面のうち、枠部３６と、半導体素子マウント領域と、を除く領域に、錫や亜鉛からなる表面層４６ｂを設けることができる。たとえば、固溶体層４９は、銅などの第２接合金属層４８と、金と、錫の融点よりも低い約１５６度を融点とするインジウムと、を含むものとする。このようにすると、錫の融点以下において、錫と銅との間の拡散は抑制できる。このため、固溶体層４９を形成したのちも、表面層４６ｂは基板７０の表面を保護することができる。このようにすると、実装部材４０の表面の金を含む基板保護層の面積を低減することができる。
半導体素子２０の材料がシリコン（Ｓｉ）の場合、バンドギャップエネルギーは略１．１２ｅＶであり、動作温度を２００℃以上とすることが困難である。他方、ワイドバンドギャップ半導体では、高温動作が容易である。例えば、バンドギャップエネルギーは、炭化珪素（ＳｉＣ）で２．２〜３．０２ｅＶ、窒化ガリウム（ＧａＮ）で略３．３９ｅＶ、と高い。このため、ワイドバンドギャップ材料を用いると、ＭＯＳＦＥＴやＩＧＢＴ (Insulated Gate Bipolar Transistor)を、例えば、３００℃以上で動作可能である。第１〜第３の実施形態の半導体装置によれば、能動領域がこのような高温となっても、半導体素子と、実装部材と、の接着強度が確保できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
２０ 半導体素子、３２ 第１の絶縁体、３３ 導電部、３６ 枠部、４０ 実装部材、４１、４７ 保護金属層、４５ 第１接合金属層、４６ 第３接合金属層、４６ｂ 表面層、４８ 第２接合金属層、４９ 固溶体層、５１ 接合金属層、６０、６０ａ、６０ｂ 導電パターン基板、６４ 接合導電層、６６ 導電パターン、７０ 基板、７１ バリア金属層、７２ 基板保護層

Claims (11)

  1. 少なくとも銅を含む金属からなる基板と、
    前記基板の表面の外周領域に設けられた第１の絶縁材と、前記第１の絶縁材の上面に設けられた導電部と、を有する枠部と、
    前記基板の表面のうち、前記枠部に囲まれかつ銅を含む領域に設けられた接合金属層と、
    前記接合金属層の上に設けられた半導体素子と、
    を備え、
    前記接合金属層は、銅および銅合金のいずれかである第１の金属と、前記第１の金属内に分散され、錫、亜鉛、およびインジウムのいずれかである第２の金属と、前記第１の金属内に分散され、金および白金のうちのいずれかである第３の金属と、を有し、前記第１の金属の重量百分率が前記第２の金属の重量百分率よりも高く、かつ前記第２の金属の重量百分率が前記第３の金属の重量百分率よりも高い固溶体層により、前記半導体素子と前記基板とを接合可能な半導体装置。
  2. 前記基板は、銅および銅合金のいずれかからなる請求項１記載の半導体装置。
  3. 前記基板の表面のうち前記枠部と前記接合金属層とが設けられない領域に設けられ、ニッケル、チタン、クロム、バナジウム、モリブデン、白金、パラジウム、タングステン、タンタルのいずれかからなるバリア金属層と、
    前記バリア金属層を覆い金および白金のいずれかからなる基板保護層と、
    をさらに備えた請求項１または２に記載の半導体装置。
  4. 前記基板の表面のうち、前記枠部と前記接合金属層とが設けられない領域に設けられ、錫および亜鉛のいずれかからなる表面層が設けられた請求項１または２に記載の半導体装置。
  5. 前記接合金属層は、前記第１の金属からなり前記半導体素子と接合された第２接合金属層と、前記基板と前記第２接合金属層との間に設けられた前記固溶体層と、を含むことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
  6. 第１の面と前記第１の面とは反対の側の第２の面とを有する第２の絶縁材と、前記第１の面に設けられた導電パターンと、前記第２の面に設けられた接合導電部と、を有し、上方からみて前記枠部と前記半導体素子との間に設けられた導電パターン基板をさらに備え、
    前記導電パターン基板と、前記基板と、が前記接合金属層により接合されたことを特徴とする請求項１〜５のいずれか１つに記載の半導体装置。
  7. 銅および銅合金のいずれかからなる基板と、
    前記基板の外周領域に設けられた第１の絶縁材と、前記第１の絶縁材の上面に設けられた導電部と、を有する枠部と、
    前記基板の表面のうち前記枠部に囲まれた領域の内部に設けられ、錫、亜鉛、およびインジウムのいずれかからなる第３接合金属層と、
    を備えた実装部材。
  8. 前記基板の表面のうち、前記枠部と前記接合金属層とが設けられない領域に設けられたバリア金属層と、
    前記バリア金属層を覆い金および白金のいずれかからなる基板保護層と、
    をさらに備えた請求項７記載の実装部材。
  9. 前記基板の表面のうち、前記枠部と前記接合金属層が設けられない領域に設けられ錫および亜鉛のいずれかからなる表面層をさらに備えた請求項７記載の実装部材。
  10. 前記枠部は、前記導電部の上に設けられた入力リードおよび出力リードと、前記導電部の表面と前記入力リードの表面と前記出力リードの表面とを覆いかつ金および白金のいずれかからなる枠部保護金属層と、をさらに有する請求項７〜９のいずれか１つに記載の実装部材。
  11. 半導体素子の一方の面に設けられた銅および銅合金のいずれかの表面と、請求項７記載の実装部材の前記第３接合金属層と、を重ね合わせる工程と、
    前記半導体素子と前記実装部材とに所定の圧力を加えつつ所定の温度に所定の時間保つことにより、錫、亜鉛、インジウムのいずれかが銅および銅合金のいずれかの内部にそれぞれ拡散した固溶体層を形成し前記半導体素子と前記実装部材とを接合する工程と、
    を備えた半導体装置の製造方法。
JP2012052194A 2012-03-08 2012-03-08 半導体装置およびその製造方法、並びに実装部材 Pending JP2013187418A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012052194A JP2013187418A (ja) 2012-03-08 2012-03-08 半導体装置およびその製造方法、並びに実装部材

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012052194A JP2013187418A (ja) 2012-03-08 2012-03-08 半導体装置およびその製造方法、並びに実装部材

Publications (1)

Publication Number Publication Date
JP2013187418A true JP2013187418A (ja) 2013-09-19

Family

ID=49388592

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012052194A Pending JP2013187418A (ja) 2012-03-08 2012-03-08 半導体装置およびその製造方法、並びに実装部材

Country Status (1)

Country Link
JP (1) JP2013187418A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9013034B2 (en) 2013-04-15 2015-04-21 Kabushiki Kaisha Toshiba Semiconductor package
US9041190B2 (en) 2013-04-15 2015-05-26 Kabushiki Kaisha Toshiba Semiconductor package
DE112017007299T5 (de) 2017-03-23 2020-01-02 Mitsubishi Electric Corporation Halbleiterelement-bonding-körper, halbleitereinheit und verfahren zur herstellung eines halbleiterelement-bonding-körpers

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9013034B2 (en) 2013-04-15 2015-04-21 Kabushiki Kaisha Toshiba Semiconductor package
US9041190B2 (en) 2013-04-15 2015-05-26 Kabushiki Kaisha Toshiba Semiconductor package
DE112017007299T5 (de) 2017-03-23 2020-01-02 Mitsubishi Electric Corporation Halbleiterelement-bonding-körper, halbleitereinheit und verfahren zur herstellung eines halbleiterelement-bonding-körpers
US11011440B2 (en) 2017-03-23 2021-05-18 Mitsubishi Electric Corporation Semiconductor element bonding body, semiconductor device, and method of manufacturing semiconductor element bonding body
DE112017007299B4 (de) 2017-03-23 2024-10-10 Mitsubishi Electric Corporation Halbleiterelement-bonding-körper, halbleitereinheit und verfahren zur herstellung eines halbleiterelement-bonding-körpers

Similar Documents

Publication Publication Date Title
JP5588419B2 (ja) パッケージ
JP2014053384A (ja) 半導体装置およびその製造方法
KR20140135786A (ko) 화합물 반도체용 구리 상호접속부에 관련된 개선된 구조체, 소자 및 방법
JP2012038875A (ja) 高周波半導体用パッケージおよびその作製方法
JP6102598B2 (ja) パワーモジュール
JP2007243145A (ja) 高放熱型電子部品収納用パッケージ及びその製造方法
JP2013187303A (ja) 半導体装置およびその製造方法、並びに実装部材
WO2016189643A1 (ja) 半導体装置の製造方法
JP2013187418A (ja) 半導体装置およびその製造方法、並びに実装部材
JP7063186B2 (ja) 化合物半導体装置、化合物半導体装置の製造方法及び増幅器
JP2013077741A (ja) 半導体装置、接合金属層付き半導体素子、実装部材、並びに半導体装置の製造方法
NL2021598B1 (en) Seed layer for electroplating eutectic AuSn solder
JP5418654B2 (ja) 半導体装置
JP2017011176A (ja) 半導体装置および半導体装置の製造方法
JP2019110280A (ja) 半導体装置の製造方法
JP6046010B2 (ja) 半導体装置及びその製造方法
JP6427838B2 (ja) 半導体装置
JP5982303B2 (ja) 半導体装置用パッケージ、およびその製造方法、並びに半導体装置
US20230056682A1 (en) Semiconductor device
WO2015079808A1 (ja) 半導体装置
US20230055505A1 (en) Semiconductor device and method of manufacturing the same
JP2014086581A (ja) 半導体素子収納用パッケージ
JP2022081809A (ja) 半導体装置、半導体装置の製造方法及び電子装置
JP2024042491A (ja) 半導体装置
JP2019134076A (ja) 半導体装置の製造方法