JP2006091089A - 画素駆動回路及び画像表示装置 - Google Patents

Abstract

【課題】 製造プロセスの簡素化や歩留まりの向上を図りつつ、開口率や信頼性の向上を実現して、表示品質が良好な画素駆動回路及び画像表示装置を提供する。
【解決手段】 表示画素ＥＭＡは、走査ラインＳＬとデータラインＤＬとの各交点近傍に、ゲート端子が走査ラインＳＬに、ソース端子及びドレイン端子がデータラインＤＬ及び接点Ｎ１１に各々接続された薄膜トランジスタＴｒ１１と、トップゲート端子ＴＧ及びボトムゲート端子ＢＧが接点Ｎ１１に、ソース端子Ｓが電源ラインＶＬに各々接続されたダブルゲート型トランジスタＴｒ１２と、接点Ｎ１１と所定の低電位電源Ｖssとの間に接続されたコンデンサＣ１１とを備えた画素駆動回路ＤＣＡ、及び、該画素駆動回路ＤＣＡのダブルゲート型トランジスタＴｒ１２のドレイン端子Ｄにアノード端子が接続され、カソード端子が接地電位に接続された有機ＥＬ素子ＯＥＬを有して構成されている。
【選択図】 図２

Description

本発明は、画素駆動回路及び画像表示装置に関し、特に、階調信号に応じた発光駆動電流に基づいて、電流制御型の発光素子を所定の輝度階調で発光動作させるための画素駆動回路、及び、該画素駆動回路と上記発光素子とからなる表示画素を２次元配列した表示パネルを備えた画像表示装置に関する。

従来、有機エレクトロルミネッセント素子（以下、「有機ＥＬ素子」と略記する）や無機エレクトロルミネッセント素子、発光ダイオード（ＬＥＤ）等のように、供給される駆動電流の電流値に応じて所定の輝度階調で発光動作する電流制御型の発光素子を具備する表示画素を、２次元配列した表示パネルを備えた発光素子型のディスプレイ（表示装置）が知られている。

特に、アクティブマトリックス駆動方式を適用した発光素子型ディスプレイは、携帯情報機器を始め、パーソナルコンピュータやテレビジョン受像器等、様々な電子機器に広く利用されている液晶表示装置（ＬＣＤ）に比較して、表示応答速度が速く、また、視野角依存性もなく、高輝度・高コントラスト化、表示画質の高精細化等が可能であるとともに、液晶表示装置の場合のように、バックライトを必要としないので、一層の薄型軽量化や低消費電力化が可能である、という極めて優位な特徴を有しており、次世代のディスプレイとして研究開発が盛んに行われている。

そして、このような発光素子型ディスプレイにおいては、上述した電流制御型の発光素子を発光制御するための駆動制御機構や制御方法が種々提案されている。例えば、特許文献１や特許文献２等に記載されているように、表示パネルを構成する各表示画素ごとに、上記発光素子に加えて、該発光素子を発光制御するための複数のスイッチング手段からなる駆動回路（画素駆動回路）を備えたものが知られている。

以下、従来技術における、画素駆動回路を備えた表示画素について簡単に説明する。
図２４は、従来技術における発光素子型ディスプレイの要部を示す概略構成図である。図２５は、従来技術における発光素子型ディスプレイに適用可能な各表示画素（画素駆動回路及び発光素子）の要部構成例を示す等価回路図である。

従来技術におけるアクティブマトリクス型の発光素子型ディスプレイ（有機ＥＬ表示装置）は、概略、図２４に示すように、行、列方向に配設された複数の走査ライン（選択ライン）ＳＬｐ及びデータライン（信号ライン）ＤＬｐの各交点近傍に、複数の表示画素ＥＭｐがマトリクス状に配置された表示パネル１１０Ｐと、各走査ラインＳＬｐに接続された走査ドライバ（走査線駆動回路）１２０Ｐと、各データラインＤＬｐに接続されたデータドライバ（データ線駆動回路）１３０Ｐと、を備え、データドライバ１３０Ｐにおいて表示データに応じた階調信号（後述する階調信号電圧Ｖpix、もしくは、階調信号電流Ｉpix）を生成して、各データラインＤＬｐを介して各表示画素ＥＭｐに供給する構成を有している。

ここで、特許文献１等に記載された表示画素ＥＭｐは、図２５（ａ）に示すように、ゲート端子が走査ラインＳＬｐに、ソース端子及びドレイン端子がデータラインＤＬｐ及び接点Ｎ１１１に各々接続された薄膜トランジスタ（ＴＦＴ）Ｔｒ１１１と、ゲート端子が接点Ｎ１１１に接続され、ソース端子に接地電位Ｖgndが印加された薄膜トランジスタＴｒ１１２と、を備えた画素駆動回路ＤＰ１、及び、該画素駆動回路ＤＰ１の薄膜トランジスタＴｒ１１２のドレイン端子にアノード端子が接続され、カソード端子に接地電位Ｖgndよりも低い低電源電圧Ｖssが印加された有機ＥＬ素子（電流制御型の発光素子）ＯＥＬを有して構成されている。

ここで、図２５（ａ）において、ＣＰ１は、薄膜トランジスタＴｒ１１２のゲート−ソース間に形成される寄生容量（保持容量）である。また、薄膜トランジスタＴｒ１１１は、ｎチャネル型の電界効果型トランジスタにより構成され、薄膜トランジスタＴｒ１１２は、ｐチャネル型の電界効果型トランジスタにより構成されている。

そして、このような構成を有する表示画素ＥＭｐからなる表示パネル１１０Ｐを備えた表示装置においては、まず、走査ドライバ１２０Ｐから各行の走査ラインＳＬｐに選択レベル（ハイレベル）の走査信号Ｖselを順次印加することにより、行ごとの表示画素ＥＭｐ（画素駆動回路ＤＰ１）の薄膜トランジスタＴｒ１１１がオン動作して、当該表示画素ＥＭｐが選択状態に設定される。

この選択タイミングに同期して、データドライバ１３０Ｐにより表示データに応じた電圧値を有する階調信号電圧Ｖpixを生成して、各列のデータラインＤＬｐに印加することにより、当該階調信号電圧Ｖpixが各表示画素ＥＭｐ（画素駆動回路ＤＰ１）の薄膜トランジスタＴｒ１１１を介して、接点Ｎ１１１（すなわち、薄膜トランジスタＴｒ１１２のゲート端子）に印加される。これにより、薄膜トランジスタＴｒ１１２が当該階調信号電圧Ｖpixに応じた導通状態でオン動作して、接地電位Ｖgndから所定の発光駆動電流が薄膜トランジスタＴｒ１１２及び有機ＥＬ素子ＯＥＬを介して低電源電圧Ｖssに流れ、有機ＥＬ素子ＯＥＬが表示データに応じた輝度階調で発光動作する。

次いで、走査ドライバ１２０Ｐから走査ラインＳＬｐに非選択レベル（ローレベル）の走査信号Ｖselを印加することにより、行ごとの各行の表示画素ＥＭｐの薄膜トランジスタＴｒ１１１がオフ動作して、当該表示画素ＥＭｐが非選択状態に設定され、データラインＤＬｐと画素駆動回路ＤＰ１とが電気的に遮断される。このとき、薄膜トランジスタＴｒ１１２のゲート端子に印加され、寄生容量ＣＰ１に保持された電圧に基づいて、薄膜トランジスタＴｒ１１２は、オン状態を持続することになり、上記選択状態と同様に、接地電位Ｖgndから所定の発光駆動電流が薄膜トランジスタＴｒ１１２を介して有機ＥＬ素子ＯＥＬに流れて、発光動作が継続される。この発光動作は、次の表示データに応じた階調信号電圧Ｖpixが各行の表示画素ＥＭｐに印加される（書き込まれる）まで、例えば、１フレーム期間継続するように制御される。

このような駆動制御方法は、各表示画素ＥＭｐ（画素駆動回路ＤＰ１の薄膜トランジスタＴｒ１１２のゲート端子）に印加する電圧（階調信号電圧Ｖpix）を調整することにより、有機ＥＬ素子ＯＥＬに流す発光駆動電流の電流値を制御して、所定の輝度階調で発光動作させていることから、電圧指定方式（又は、電圧印加方式）と呼ばれている。

一方、特許文献２等に記載された表示画素は、図２５（ｂ）に示すように、相互に並行して配設された一組の走査ラインＳＬｐ１、ＳＬｐ２（上述した走査ラインＳＬｐに相当する）とデータラインＤＬｐとの各交点近傍に、ゲート端子が走査ラインＳＬｐ１に、ソース端子及びドレイン端子がデータラインＤＬｐ及び接点Ｎ１２１に各々接続された薄膜トランジスタＴｒ１２１と、ゲート端子が走査ラインＳＬｐ２に、ソース端子及びドレイン端子が接点Ｎ１２１及び接点Ｎ１２２に各々接続された薄膜トランジスタＴｒ１２２と、ゲート端子が接点Ｎ１２２に、ドレイン端子が接点Ｎ１２１に各々接続され、ソース端子に高電圧Ｖddが印加された薄膜トランジスタＴｒ１２３と、ゲート端子が接点Ｎ１２２に接続され、ソース端子に高電源電圧Ｖddが印加された薄膜トランジスタＴｒ１２４とを備えた画素駆動回路ＤＰ２、及び、該画素駆動回路ＤＰ２の薄膜トランジスタＴｒ１２４のドレイン端子にアノード端子が接続され、カソード端子に接地電位Ｖgndが印加された有機ＥＬ素子ＯＥＬを有して構成されている。

ここで、図２５（ｂ）において、ＣＰ２は、薄膜トランジスタＴｒ１２３及びＴｒ１２４のゲート−ソース間に形成される寄生容量（保持容量）である。また、薄膜トランジスタＴｒ１２１は、ｎチャネル型の電界効果型トランジスタにより構成され、薄膜トランジスタＴｒ１２２乃至Ｔｒ１２４は、ｐチャネル型の電界効果型トランジスタにより構成されている。

そして、このような構成を有する表示画素ＥＭｐからなる表示パネル１１０Ｐを備えた表示装置においては、まず、走査ドライバ１２０Ｐから各行の走査ラインＳＬｐ１にハイレベルの走査信号Ｖsel1を、走査ラインＳＬｐ２にローレベルの走査信号Ｖsel2を各々印加して行ごとの表示画素ＥＭｐ（画素駆動回路ＤＰ２）を選択状態に設定することにより、薄膜トランジスタＴｒ１２１、Ｔｒ１２２及びＴｒ１２３がオン動作し、この選択タイミングに同期して、データドライバ１３０Ｐにより表示データに応じた電流値を有する階調信号電流Ｉpixを生成して、各列のデータラインＤＬｐに供給することにより、当該階調信号電流Ｉpixが薄膜トランジスタＴｒ１２１及びＴｒ１２３を介して高電圧Ｖddに流れる。

このとき、薄膜トランジスタＴｒ１２２により薄膜トランジスタＴｒ１２３のゲート−ドレイン間が電気的に短絡されるため、薄膜トランジスタＴｒ１２３は、飽和領域でオン動作する。これにより、上記階調信号電流Ｉpixの電流レベルが薄膜トランジスタＴｒ１２３により電圧レベルに変換されてゲート−ソース間に所定の電圧が生じる（書込動作）。

この薄膜トランジスタＴｒ１２３のゲート−ソース間に生じた電圧に応じて薄膜トランジスタＴｒ１２４がオン動作し、高電源電圧Ｖddから所定の発光駆動電流が薄膜トランジスタＴｒ１２４及び有機ＥＬ素子ＯＥＬを介して接地電位Ｖgndに流れ、有機ＥＬ素子ＯＥＬが表示データに応じた輝度階調で発光動作する（発光動作）。

次いで、走査ラインＳＬｐ２にハイレベルの走査信号Ｖsel2を印加すると、薄膜トランジスタＴｒ１２２がオフ動作することにより、薄膜トランジスタＴｒ１２３のゲート−ソース間に生じた電圧が寄生容量ＣＰ２により保持され、次に、走査ラインＳＬｐ１にローレベルの走査信号Ｖsel1を印加すると、薄膜トランジスタＴｒ１２１がオフ動作することにより、データラインＤＬｐと画素駆動回路ＤＰ２とが電気的に遮断される。これにより、上記寄生容量ＣＰ２に保持された電圧に基づく電位差により、薄膜トランジスタＴｒ１２４が継続してオン動作し、高電源電圧Ｖddから所定の発光駆動電流が薄膜トランジスタＴｒ１２４及び有機ＥＬ素子ＯＥＬを介して接地電位に流れ、有機ＥＬ素子ＯＥＬの発光動作が継続される。この発光動作は、次の表示データに応じた階調信号電流Ｉpixが各表示画素ＥＭｐに書き込まれるまで、例えば、１フレーム期間継続するように制御される。

このような駆動制御方法は、各表示画素ＥＭｐ（画素駆動回路ＤＰ２の薄膜トランジスタＴｒ１２３のソース−ドレイン間）に供給する電流（階調信号電流Ｉpix）に応じて、寄生容量（保持容量）ＣＰ２に保持される電圧を調整することにより、有機ＥＬ素子ＯＥＬに流す発光駆動電流の電流値を制御して、所定の輝度階調で発光動作させていることから、電流指定方式又は電流印加方式と呼ばれている。

なお、図２５に示した各回路構成は、電圧指定方式及び電流指定方式の駆動制御方法に対応した表示画素（画素駆動回路）の一例を示すものに過ぎず、画素駆動回路を構成するスイッチング手段（薄膜トランジスタ）の個数やそのチャネル極性については、各種考案されており、例えば、単一のチャネル極性の薄膜トランジスタのみを用いた回路構成も知られている。

特開２００２−１５６９２３号公報 （第３頁〜第４頁、図１、図２） 特開２００１−１４７６５９号公報 （第７頁〜第８頁、図１）

上述したような回路構成を有する表示画素（画素駆動回路）を適用した表示パネルにおいて、当該表示パネルの大型化や高精細化に伴って、画素数が増加すると、製造プロセスの増加や煩雑化、製品歩留まりの低下や製品コストの高騰を招く。そこで、画素駆動回路を構成する各薄膜トランジスタを、例えば、アモルファスシリコンを用いたトランジスタ構造にすることにより、単結晶シリコンを適用した場合に比較して、製造プロセスが簡単で、かつ、その製造技術が確立され、さらに、素子特性の安定性も高い、アモルファスシリコン製造プロセスを適用することができるので、安価に素子特性に優れた表示パネルを実現することができる。

しかしながら、アモルファスシリコン薄膜トランジスタは、電子移動度が低いため、例えば、発光素子に発光駆動電流を供給する発光駆動用の薄膜トランジスタにこのようなアモルファスシリコン薄膜トランジスタを適用した場合、所定の階調信号に対応した駆動電流を流すために、（１）当該薄膜トランジスタのゲート電極幅（ゲート幅）を大きく設定するとともに、（２）ゲート電極の長さ（ゲート長）を短く設定したり、あるいは、（３）所定の駆動電流を流すために、ゲートに印加される電圧（ゲート電圧）を高く設定したり、する必要があった。

この場合、ゲート幅を大きく設定することは、予め規定された各表示画素の形成面積において、当該ゲートが占める面積が大きくなるため、相対的に発光素子の発光領域の面積が減少することになり、開口率の低下を招くという問題を有している。
また、ゲート長を短く設定することは、微細加工を必要とするため、製品歩留まりの低下や製品コストの上昇を招くという問題を有している。
さらに、ゲート電圧を高く設定することは、消費電力の増加を招くとともに、当該薄膜トランジスタの特性劣化が進行して製品寿命が短命化し、動作不良等が生じて製品の信頼性の低下を招くという問題を有している。

そこで、本発明は、上述した課題に鑑み、製造プロセスの簡素化や歩留まりの向上を図りつつ、開口率や信頼性の向上を実現して、表示品質が良好な画素駆動回路及び画像表示装置を提供することを目的とする。

請求項１記載の発明は、表示画素に設けられた電流制御型の発光素子に対して、階調信号に応じた電流値を有する発光駆動電流を供給して、前記階調信号に基づく所定の輝度階調で発光動作させる画素駆動回路において、少なくとも、前記階調信号に基づく電荷を電圧成分として保持する電荷保持手段と、該電荷保持手段に保持された電圧成分に基づいて、前記発光駆動電流を生成して、前記発光素子に供給する駆動電流制御手段と、を備え、前記駆動電流制御手段は、半導体層の上方に設けられた第１のゲート電極と、前記半導体層の下方に設けられた第２のゲート電極と、前記半導体層の両端部に設けられたソース電極及びドレイン電極と、を具備するダブルゲート型の薄膜トランジスタ構造を有していることを特徴とする。

請求項２記載の発明は、請求項１記載の画素駆動回路において、前記駆動電流制御手段は、前記第１のゲート電極と前記第２のゲート電極が電気的に接続されていることを特徴とする。
請求項３記載の発明は、請求項１又は２記載の画素駆動回路において、前記電荷保持手段は、前記第１のゲート電極及び前記第２のゲート電極と前記ソース電極が対向することにより形成される容量成分であることを特徴とする。

請求項４記載の発明は、請求項１乃至３のいずれかに記載の画素駆動回路において、前記駆動電流制御手段は、前記半導体層がアモルファスシリコンからなることを特徴とする。
請求項５記載の発明は、請求項１乃至４のいずれかに記載の画素駆動回路において、前記駆動電流制御手段は、前記ソース電極及び前記ドレイン電極が前記半導体層上に設けられた絶縁膜上に延在するように設けられていることを特徴とする。

請求項６記載の発明は、請求項１乃至４のいずれかに記載の画素駆動回路において、前記駆動電流制御手段は、前記ソース電極及び前記ドレイン電極が前記半導体層上に直接延在するように設けられていることを特徴とする。
請求項７記載の発明は、請求項５又は６記載の画素駆動回路において、前記駆動電流制御手段は、前記ソース電極及び前記ドレイン電極が前記半導体層上に重なり合うように延在する寸法が、同一になるように設定されていることを特徴とする。

請求項８記載の発明は、請求項５又は６記載の画素駆動回路において、前記駆動電流制御手段は、前記ソース電極及び前記ドレイン電極が前記半導体層上に重なり合うように延在する寸法が、異なるように設定されていることを特徴とする。
請求項９記載の発明は、請求項８記載の画素駆動回路において、前記駆動電流制御手段は、前記ソース電極及び前記ドレイン電極のうち、前記発光素子に直接接続される側の一の電極が前記半導体層上に重なり合うように延在する寸法が、他の電極の延在する寸法に対して短くなるように設定されていることを特徴とする。

請求項１０記載の発明は、請求項１乃至９のいずれかに記載の画素駆動回路において、前記駆動電流制御手段は、前記第１のゲート電極が前記ソース電極と前記ドレイン電極との間の領域に設けられていることを特徴とする。
請求項１１記載の発明は、請求項１乃至１０のいずれかに記載の画素駆動回路において、前記階調信号は、前記輝度階調に応じた電流値を有する信号電流であることを特徴とする。

請求項１２記載の発明は、請求項１乃至１０のいずれかに記載の画素駆動回路において、前記階調信号は、前記輝度階調に応じた電圧値を有する信号電圧であることを特徴とする。
請求項１３記載の発明は、請求項１乃至１２のいずれかに記載の画素駆動回路において、前記画素駆動回路は、前記階調信号を前記電荷保持手段に供給するタイミングを制御する階調信号制御手段を備えていることを特徴とする。

請求項１４記載の発明は、請求項１３記載の画素駆動回路において、前記階調信号制御手段は、単一のゲート電極を備える電界効果型トランジスタにより構成されていることを特徴とする。
請求項１５記載の発明は、請求項１３記載の画素駆動回路において、前記階調信号制御手段は、ダブルゲート型の薄膜トランジスタ構造を有していることを特徴とする。

請求項１６記載の発明は、表示パネルに互いに直行するように配設された複数の走査ライン及び複数の信号ラインの各交点近傍に配置された複数の表示画素に対して、前記各信号ラインを介して、表示データに応じた階調信号を供給することにより、前記表示パネルに所望の画像情報を表示する画像表示装置において、前記各表示画素は、電流制御型の発光素子と、前記発光素子の発光動作を制御する画素駆動回路と、を備え、前記画素駆動回路は、少なくとも、前記階調信号に基づく電荷を電圧成分として保持する電荷保持手段と、該電荷保持手段に保持された電圧成分に基づいて、前記発光駆動電流を生成して、前記発光素子に供給する駆動電流制御手段と、前記階調信号を前記電荷保持手段に供給するタイミングを制御する階調信号制御手段と、を備え、前記駆動電流制御手段は、半導体層の上方に設けられた第１のゲート電極と、前記半導体層の下方に設けられた第２のゲート電極と、前記半導体層の両端部に設けられたソース電極及びドレイン電極と、を具備するダブルゲート型の薄膜トランジスタ構造を有していることを特徴とする。

請求項１７記載の発明は、請求項１６記載の画像表示装置において、前記画像表示装置は、少なくとも、前記走査ラインに選択信号を印加して、前記走査ラインに接続された前記表示画素に設けられた前記階調信号制御手段により、前記階調信号の当該表示画素への書き込みを可能とする選択状態に設定する走査駆動手段と、前記選択状態に設定された前記表示画素に対応した前記表示データに基づく前記階調信号を生成して、前記信号ラインに供給する信号駆動手段と、を備えることを特徴とする。

請求項１８記載の発明は、請求項１６又は１７記載の画像表示装置において、前記信号駆動手段から供給される前記階調信号は、前記表示データに応じた電流値を有する信号電流であることを特徴とする。
請求項１９記載の発明は、請求項１６又は１７記載の画像表示装置において、前記信号駆動手段から供給される前記階調信号は、前記表示データに応じた電圧値を有する信号電圧であることを特徴とする。

請求項２０記載の発明は、請求項１６乃至１９のいずれかに記載の画像表示装置において、前記画素駆動回路に設けられる前記駆動電流制御手段は、前記第１のゲート電極と前記第２のゲート電極が電気的に接続されていることを特徴とする。
請求項２１記載の発明は、請求項１６乃至２０のいずれかに記載の画像表示装置において、前記画素駆動回路に設けられる前記駆動電流制御手段は、前記ソース電極及び前記ドレイン電極が前記半導体層上に設けられた絶縁膜上に延在するように設けられていることを特徴とする。

請求項２２記載の発明は、請求項１６乃至２０のいずれかに記載の画像表示装置において、前記画素駆動回路に設けられる前記駆動電流制御手段は、前記ソース電極及び前記ドレイン電極が前記半導体層上に直接延在するように設けられていることを特徴とする。
請求項２３記載の発明は、請求項２１又は２２記載の画像表示装置において、前記画素駆動回路に設けられる前記駆動電流制御手段は、前記ソース電極及び前記ドレイン電極が前記半導体層上に重なり合うように延在する寸法が、同一になるように設定されていることを特徴とする。

請求項２４記載の発明は、請求項２１又は２２記載の画像表示装置において、前記画素駆動回路に設けられる前記駆動電流制御手段は、前記ソース電極及び前記ドレイン電極が前記半導体層上に重なり合うように延在する寸法が、異なるように設定されていることを特徴とする。

請求項２５記載の発明は、請求項１６乃至２４のいずれかに記載の画像表示装置において、前記画素駆動回路に設けられる前記駆動電流制御手段は、前記第１のゲート電極が前記ソース電極と前記ドレイン電極との間の領域に設けられていることを特徴とする。
請求項２６記載の発明は、請求項１６記載の画像表示装置において、前記画素駆動回路に設けられる前記階調信号制御手段は、単一のゲート電極を備える電界効果型トランジスタにより構成されていることを特徴とする。

請求項２７記載の発明は、請求項１６記載の画像表示装置において、前記画素駆動回路に設けられる前記階調信号制御手段は、ダブルゲート型の薄膜トランジスタ構造を有していることを特徴とする。
請求項２８記載の発明は、請求項１６乃至２７のいずれかに記載の画像表示装置において、前記発光素子は、有機エレクトロルミネッセント素子であることを特徴とする。

すなわち、本発明に係る画素駆動回路は、有機ＥＬ素子や発光ダイオード等のように、供給される電流値に応じて所定の輝度で自己発光する電流制御型の発光素子に対して、所望の輝度階調で発光動作させるための発光駆動電流を供給する画素駆動回路において、少なくとも、階調信号（階調信号電圧、階調信号電流）に対応した電流値を有する発光駆動電流を上記発光素子に流す駆動電流制御手段を構成するスイッチング素子が、ダブルゲート型トランジスタにより構成されている。

ここで、画素駆動回路に供給された階調信号は、容量成分からなる電荷保持手段に電圧成分として保持され、該電圧成分が上記ダブルゲート型トランジスタのゲート端子（トップゲート端子及びボトムゲート端子）に印加されて、上記発光駆動電流の電流値が制御される。

このような構成を有する画素駆動回路によれば、駆動電流制御手段を構成するダブルゲート型トランジスタが、電子移動度が比較的低いアモルファスシリコン半導体層を用いたトランジスタ構造を有している場合であっても、単一のゲート電極を備えた周知の電界効果型トランジスタ（薄膜トランジスタ）に比較して、電圧−電流特性（ゲート電圧に対するドレイン電流）が改善するので、同一のゲート電圧で、より大きなドレイン電流（発光駆動電流）を発光素子に流すことができる。

また、これは換言すると、同一のドレイン電流（発光駆動電流）を流すためには、駆動電流制御手段を構成するスイッチング素子の素子サイズ（ダブルゲート型トランジスタのゲート幅）を小さくすることができることを意味するので、表示画素の形成領域の面積が一定の場合には、相対的に発光素子（有機ＥＬ素子等）の形成面積を増やすことができ、発光輝度を向上させることができる。

また、この場合、発光素子を同一の輝度で発光させる場合、発光駆動電流の電流密度を小さくすることができることにもなるので、有機ＥＬ素子の素子特性の劣化や消費電力を抑制することもできる。
さらに、同一のドレイン電流を流すために、ゲート電圧を低く設定することができるので、ゲート電極に高電圧が継続的に印加されることによるトランジスタ特性の劣化を抑制して、動作特性に優れた画素駆動回路を実現することができる。

また、本発明に係る画素駆動回路においては、駆動電流制御手段を構成するダブルゲート型トランジスタのゲート端子に、階調信号に応じたゲート電圧を印加する電荷保持手段として、ダブルゲート型トランジスタを構成するトップゲート電極（第１のゲート電極）とソース電極、及び、ボトムゲート電極（第２のゲート電極）とソース電極とを所定の絶縁膜を介して対向して（積層して）形成することにより、所望の容量値を有する容量成分を、比較的狭い領域（面積）で形成することができる。

また、本発明に係る画素駆動回路において、階調電流として所望の電流値を有する階調信号電流を供給して、発光駆動電流の電流値を制御する場合（電流印加方式）にあっては、駆動電流制御手段としてダブルゲート型トランジスタを適用することにより、書込電流（階調信号電流）に対する発光駆動電流の関係（電流特性）が良好な線形性を示し、また、書込電流（階調信号電流）に対する書込率（書込特性）も、単一のゲート電極を備えた周知の電界効果型トランジスタに比較して顕著に改善するので、発光素子を階調信号に応じた適切な輝度階調で発光動作させることができる。

さらに、本発明に係る画素駆動回路においては、駆動電流制御手段を構成するダブルゲート型トランジスタのソース、ドレイン電極が半導体層上に延在する寸法を異なるように形成した構成を有するものであってもよいし、ソース、ドレイン電極を半導体層上に直接延在するように形成された構成を有するものであってもよい。

これにより、ダブルゲート型トランジスタの電圧−電流特性（ゲート電圧に対するドレイン電流）が、顕著に改善するので、発光素子を同一の輝度で発光させる場合（すなわち、同一の発光駆動電流を流す場合）、ダブルゲート型トランジスタのトランジスタサイズをより小さくできるとともに、ゲート電圧を低電圧化してトランジスタ特性の劣化を一層抑制することができる。

そして、本発明に係る画像表示装置は、上述したような回路構成を有する画素駆動回路と電流制御型の発光素子とを備えた表示画素を、相互に直交する複数の走査ラインと複数の信号ライン（データライン）の各交点近傍に、配列した表示パネルを備えることにより、走査駆動手段（走査ドライバ）により各走査ラインに接続された表示画素を選択状態に設定し、信号駆動手段（データドライバ）により表示データに基づく電圧値又は電流値を有する階調信号（階調信号電圧、階調信号電流）を、当該表示画素に供給することにより、階調信号（表示データ）に応じた輝度階調で各表示画素（発光素子）を発光動作させる。

これにより、各表示画素に設けられる画素駆動回路が、電圧印加方式及び電流印加方式のいずれの駆動制御方法に対応した画素駆動回路であっても、発光素子に発光駆動電流を供給する駆動電流制御手段がダブルゲート型トランジスタにより構成されていることにより、電圧−電流特性が改善するので、所定の発光輝度で発光素子を発光動作させる場合（所定の電流値を有する発光駆動電流を発光素子に流す場合）、トランジスタサイズを周知の電界効果型トランジスタに比較して縮小することができ、相対的に発光素子の形成面積を増加させて、表示パネルの開口率を向上させることができる。

また、所定の発光輝度で発光素子を発光動作させる場合、ダブルゲート型トランジスタに印加するゲート電圧を低電圧化することができるので、当該トランジスタの素子特性の劣化を抑制して、表示特性に優れた表示パネルを実現することができるとともに、画像表示動作に伴う消費電力を抑制することができる。その場合、発光素子に流す発光駆動電流の電流密度を小さくすることができるので、発光素子の素子特性の劣化を抑制して表示パネルの製品寿命を長くすることができる。

以下に、本発明に係る画素駆動回路及び該画素駆動回路を表示パネルに備えた画像表示装置の実施の形態について、詳しく説明する。
＜画像表示装置の全体構成＞
まず、本発明に係る画像表示装置の全体構成について、図面を参照して説明する。
図１は、本発明に係る表示装置の全体構成の一例を示すブロック図である。

図１に示すように、本発明に係る表示装置１００は、概略、行方向及び列方向に各々配設された複数の走査ラインＳＬと複数のデータライン（信号ライン）ＤＬとの各交点近傍に、電流制御型の発光素子を備えた複数の表示画素ＥＭが配列された表示パネル１１０と、該表示パネル１１０の各走査ラインＳＬに接続され、各走査ラインＳＬに所定のタイミングで順次走査信号Ｖselを印加することにより、行ごとの表示画素ＥＭを選択状態に設定（走査）する走査ドライバ（走査駆動手段）１２０と、表示パネル１１０の各データラインＤＬに接続され、表示データに基づく階調信号Ｄpxを生成して、各データラインＤＬに供給するデータドライバ（信号駆動手段）１３０と、少なくとも、走査ドライバ１２０及びデータドライバ１３０の動作状態を制御するための走査制御信号及びデータ制御信号を生成して出力するシステムコントローラ１４０と、表示装置１００の外部から供給される映像信号に基づいて、デジタル信号からなる表示データ（表示信号）を生成して、上記データドライバ１３０に供給するとともに、該表示データに基づいて表示パネル１１０に所定の画像情報を表示するためのタイミング信号（システムクロック等）を抽出、又は、生成してシステムコントローラ１４０に供給する表示信号生成回路１５０と、を備えて構成されている。

（表示パネル）
表示パネル１１０にマトリクス状に配列された表示画素ＥＭは、走査ドライバ１２０から走査ラインＳＬに印加される走査信号Ｖsel、及び、信号ドライバ１３０からデータラインＤＬに供給される階調信号Ｄpx（具体的には、階調信号電圧Ｖpix又は階調信号電流Ｉpix）に基づいて、表示画素ＥＭへの当該階調信号Ｄpxの書込動作、及び、階調信号Ｄpxに基づく輝度階調での発光素子の発光動作を制御する画素駆動回路と、該画素駆動回路から供給される発光駆動電流の電流値に応じた輝度階調で発光動作する有機ＥＬ素子ＯＥＬや発光ダイオード等の電流制御型の発光素子と、を有して構成されている。

ここで、画素駆動回路は、走査信号Ｖselに基づいて選択状態又は非選択状態に設定され、選択状態において表示データに応じた階調信号Ｄpxを取り込んで電圧レベルとして保持し、非選択状態において保持した電圧レベルに応じた発光駆動電流を発光素子に流して、所定の輝度階調で継続的に発光させる機能を有している。なお、本発明に適用可能な表示画素（画素駆動回路）の具体例については後述する。

（走査ドライバ１２０）
走査ドライバ１２０は、システムコントローラ１４０から供給される走査制御信号に基づいて、各走査ラインＳＬに選択レベル（例えば、ハイレベル）の走査信号Ｖselを順次印加することにより、各行ごとの表示画素ＥＭを選択状態に設定し、データドライバ１３０により各データラインＤＬを介して供給される、表示データに基づく階調信号Ｄpxを、各表示画素ＥＭ（画素駆動回路）に書き込むように制御する。

ここで、走査ドライバ１２０は、例えば、シフトレジスタとバッファからなるシフトブロックが、各走査ラインＳＬに対応して複数段設けられ、後述するシステムコントローラ１４０から供給される走査制御信号（走査スタート信号、走査クロック信号等）に基づいて、シフトレジスタによりシフト信号を順次シフトしつつ、生成されたシフト信号を、バッファを介して所定の電圧レベル（ハイレベル）に変換して走査信号Ｖselとして各走査ラインＳＬに順次出力する、周知の構成を適用することができる。

（データドライバ１３０）
データドライバ１３０は、システムコントローラ１４０から供給されるデータ制御信号（出力イネーブル信号、データラッチ信号、サンプリングスタート信号、シフトクロック信号等）に基づいて、表示信号生成回路１５０から供給される表示データを所定のタイミングで取り込んで保持し、該表示データに対応するアナログ信号電圧又はアナログ信号電流を生成して、階調信号Ｄpx（階調信号電圧Ｖdata又は階調信号電流Ｉpix）として各データラインＤＬに供給するように制御する。

（システムコントローラ１４０）
システムコントローラ１４０は、後述する表示信号生成回路１５０から供給されるタイミング信号に基づいて、少なくとも、走査ドライバ１２０及びデータドライバ１３０に対して、走査制御信号及びデータ制御信号を生成して出力することにより、各ドライバを所定のタイミングで動作させて、走査信号Ｖsel及び階調信号Ｄpxを生成させ、各走査ラインＳＬ及びデータラインＤＬに印加して各表示画素（画素駆動回路及び発光素子）ＥＭにおける発光動作を連続的に実行させて、所定の映像信号に基づく画像情報を表示パネル１１０に表示させる制御を行う。

（表示信号生成回路１５０）
表示信号生成回路１５０は、例えば、表示装置１００の外部から供給される映像信号から輝度階調信号成分を抽出して、表示パネル１１０の１行分ごとに、該輝度階調信号成分をデジタル信号からなる表示データとしてデータドライバ１３０に供給する。ここで、上記映像信号が、テレビ放送信号（コンポジット映像信号）のように、画像情報の表示タイミングを規定するタイミング信号成分を含む場合には、表示信号生成回路１５０は、図１に示すように、上記輝度階調信号成分を抽出する機能のほか、タイミング信号成分を抽出してシステムコントローラ１４０に供給する機能を有するものであってもよい。この場合においては、上記システムコントローラ１４０は、表示信号生成回路１５０から供給されるタイミング信号に基づいて、走査ドライバ１２０やデータドライバに対して個別に供給する走査制御信号及びデータ制御信号を生成する。

なお、表示装置１００の外部から供給される映像信号がデジタル信号により形成され、また、タイミング信号が映像信号とは別に供給されている場合には、当該映像信号（デジタル信号）をそのまま表示データとして、データドライバ１３０に供給するとともに、当該タイミング信号を直接システムコントローラ１４０に供給するようにして、表示信号生成回路１５０を省略するようにしてもよい。

＜表示画素＞
次に、上述した本実施形態に係る表示装置に適用される表示パネルに配列される表示画素（画素駆動回路）について、図面を参照して詳しく説明する。
ここで、本発明に係る画像表示装置に適用される表示画素は、上述した従来技術に示したような、電圧印加方式の駆動制御方法に対応した画素駆動回路を備えるものであってもよいし、電流印加方式に対応した画素駆動回路を備えるものであってもよい。また、以下に示す構成例においては、各駆動制御方法に対応した画素駆動回路を備えた表示画素について、各々一例を示すが、本発明はこれに限定されるものではなく、表示データに基づく階調信号電圧又は階調信号電流に応じた電圧成分を保持し、当該電圧成分に基づく発光駆動電流を生成して、電流制御型の発光素子に供給する構成を有するものであれば、他の回路構成を有するものであってもよい。

（第１の実施形態）
図２は、本発明に係る画素駆動回路を備えた表示画素の第１の実施形態を示す回路構成図である。
図２に示すように、本実施形態に係る表示画素ＥＭＡは、上述した表示パネル１１０に相互に直交するように配設された走査ラインＳＬとデータラインＤＬとの各交点近傍に、例えば、ゲート端子が走査ラインＳＬに、ソース端子及びドレイン端子がデータラインＤＬ及び接点Ｎ１１に各々接続された薄膜トランジスタ（ＴＦＴ；階調信号制御手段）Ｔｒ１１と、トップゲート端子ＴＧ及びボトムゲート端子ＢＧが接点Ｎ１１に、ソース端子Ｓが電源ラインＶＬ（高電位電源Ｖdd）に各々接続されたダブルゲート型の薄膜トランジスタ（ダブルゲート型トランジスタ；駆動電流制御手段）Ｔｒ１２と、接点Ｎ１１と所定の低電位電源Ｖss（例えば、接地電位）との間に接続されたコンデンサ（電荷保持手段）Ｃ１１とを備えた画素駆動回路ＤＣＡ、及び、該画素駆動回路ＤＣＡのダブルゲート型トランジスタＴｒ１２のドレイン端子Ｄにアノード端子が接続され、カソード端子が接地電位に接続された有機ＥＬ素子（発光素子）ＯＥＬを有して構成されている。

また、本実施形態に係る画素駆動回路ＤＣＡにおいては、薄膜トランジスタＴｒ１１及びダブルゲート型トランジスタＴｒ１２は、例えば、いずれもｎチャネル型の半導体層をチャネル領域として備えた素子構造を有し、特に、ダブルゲート型トランジスタＴｒ１２は、当該半導体層がアモルファスシリコンにより形成されている。

すなわち、本実施形態に係る画素駆動回路においては、少なくとも、発光素子である有機ＥＬ素子ＯＥＬに発光駆動電流を供給する発光駆動用のスイッチング素子として、一般的な電界効果型トランジスタ（薄膜トランジスタ）ではなく、後述するようなダブルゲート型の薄膜トランジスタ（ダブルゲート型トランジスタ）を適用した構成を有している。なお、ダブルゲート型トランジスタの素子構造及びその素子特性については、詳しく後述する。

このような構成を有する画素駆動回路ＤＣＡの駆動制御動作は、まず、走査ドライバ１２０から走査ラインＳＬに対してハイレベルの走査信号Ｖselを印加することにより、トランジスタＴｒ１１がオン動作して当該画素駆動回路ＤＣＡが選択状態に設定される。この選択状態に同期して、データドライバ１３０からデータラインＤＬを介して表示データに基づく電圧値を有する階調信号電圧Ｖpixを印加することにより、当該階調信号電圧Ｖpixが薄膜トランジスタＴｒ１１を介して、ダブルゲート型トランジスタＴｒ１２のトップゲート端子ＴＧ及びボトムゲート端子ＢＧに印加される。これにより、ダブルゲート型トランジスタＴｒ１２が階調信号電圧Ｖpixに応じた導通状態でオン動作して、電源ラインＶＬからダブルゲート型トランジスタＴｒ１２を介して所定の発光駆動電流が流れ、有機ＥＬ素子ＯＥＬが表示データに応じた輝度階調で発光する。

次いで、選択ラインＳＬにローレベルの走査信号Ｖselを印加することにより、トランジスタＴｒ１１がオフ動作して当該画素駆動回路ＤＣＡが非選択状態に設定される。これにより、データラインＤＬと画素駆動回路ＤＣＡとが電気的に遮断されて、ダブルゲート型トランジスタＴｒ１２のトップゲート端子ＴＧ及びボトムゲート端子ＢＧに印加された電圧がコンデンサＣ１１に保持されて、ダブルゲート型トランジスタＴｒ１２は、オン状態を維持することになり、電源ラインＶＬからダブルゲート型トランジスタＴｒ１２を介して有機ＥＬ素子ＯＥＬに所定の発光駆動電流が流れて、発光動作が継続される。この発光動作は、次の表示データに応じた階調信号電圧Ｖpixが当該表示画素ＥＭＡ（画素駆動回路ＤＣＡ）に書き込まれるまで、例えば、１フレーム期間継続されるように制御される。

（第２の実施形態）
図３は、本発明に係る画素駆動回路を備えた表示画素の第２の実施形態を示す回路構成図である。
図３に示すように、本実施形態に係る表示画素ＥＭＢは、上述した表示パネル１１０に相互に直交するように配設された走査ラインＳＬとデータラインＤＬとの各交点近傍に、例えば、ゲート端子が走査ラインＳＬに、ソース端子及びドレイン端子が電源ラインＶＬ（電源電圧Ｖsc）及び接点Ｎ２１に各々接続された薄膜トランジスタＴｒ２１と、ゲート端子が走査ラインＳＬに、ソース端子及びドレイン端子がデータラインＤＬ及び接点Ｎ２２に各々接続された薄膜トランジスタ（階調信号制御手段）Ｔｒ２２と、トップゲート端子ＴＧ及びボトムゲート端子ＢＧが接点Ｎ２１に、ソース端子Ｓ及びドレイン端子Ｄが電源ラインＶＬ及び接点Ｎ２２に各々接続されたダブルゲート型の薄膜トランジスタ（ダブルゲート型トランジスタ；駆動電流制御手段）Ｔｒ２３と、接点Ｎ２１と接点Ｎ２２の間に接続されたコンデンサ（電荷保持手段）Ｃ２１と、を備えた画素駆動回路ＤＣＢ、及び、該画素駆動回路ＤＣＢの接点Ｎ２２にアノード端子が接続され、カソード端子が接地電位に接続された有機ＥＬ素子（発光素子）ＯＥＬを有して構成されている。ここで、コンデンサＣ２１は、ダブルゲート型トランジスタＴｒ２３のトップゲート電極及びボトムゲート電極とソース電極間に形成される容量成分であってもよい。

また、本実施形態に係る画素駆動回路ＤＣＢにおいては、薄膜トランジスタＴｒ２１、Ｔｒ２２及びダブルゲート型トランジスタＴｒ２３は、例えば、いずれもｎチャネル型の半導体層をチャネル領域として備えた素子構造を有し、特に、ダブルゲート型トランジスタＴｒ２３は、当該半導体層がアモルファスシリコンにより形成されている。

すなわち、本実施形態に係る画素駆動回路においても、少なくとも、発光駆動用のスイッチング素子として、一般的な電界効果型トランジスタ（薄膜トランジスタ）ではなく、後述するようなダブルゲート型の薄膜トランジスタ（ダブルゲート型トランジスタ）を適用した構成を有している。

次いで、本実施形態に係る表示画素（画素駆動回路）の駆動制御方法について、詳しく説明する。なお、ここでは、上述した回路構成を有する画素駆動回路を備えた表示画素が、複数２次元配列された上記表示パネル１１０における画像情報の表示動作と関連付けながら説明する。
図４は、本実施形態に係る表示画素（画素駆動回路）の動作状態を示す概念図であり、図５は、本実施形態に係る画素駆動回路を適用した表示画素の基本動作を示すタイミングチャ−トである。

上述したような構成を有する画素駆動回路ＤＣＢにおける発光素子（有機ＥＬ素子ＯＥＬ）の駆動制御方法（発光駆動制御）は、例えば、図５に示すように、一走査期間Ｔscを１サイクルとして、該一走査期間Ｔsc内に、走査ラインＳＬに接続された表示画素ＥＭＢを選択して表示データに応じた階調信号電流Ｉpixを書き込み、電圧成分として保持する書込動作期間（選択期間）Ｔseと、該書込動作期間Ｔseに書き込み、保持された電圧成分に基づいて、上記表示データに応じた発光駆動電流を生成して有機ＥＬ素子ＯＥＬに供給し、所定の輝度階調で発光動作させる発光動作期間（非選択期間）Ｔnseと、を包むように設定することにより実行される（Ｔsc≧Ｔse＋Ｔnse）。ここで、各行の走査ラインＳＬごとに設定される書込動作期間Ｔseは、相互に時間的な重なりが生じないように設定される。

（書込動作期間）
まず、表示画素ＥＭＢの書込動作期間Ｔseにおいては、図５に示すように、まず、走査ドライバ１２０から走査ライン（例えば、ｉ行目の走査ライン；ｉは、走査ラインＳＬを特定するための任意の自然数）ＳＬに対して、ハイレベルの走査信号Ｖselが印加されて当該行の表示画素ＥＭＢが選択状態に設定されるとともに、当該行の表示画素ＥＭＢの電源ラインＶＬに対して、ローレベルの電源電圧Ｖscが印加される。また、このタイミングに同期して、データドライバ１３０から当該行の表示データに対応する電流値を有する負極性の階調信号電流（−Ｉpix）がデータラインＤＬに供給される。

これにより、画素駆動回路ＤＣＢを構成する薄膜トランジスタＴｒ２１及びＴｒ２２がオン動作して、ローレベルの電源電圧Ｖscが接点Ｎ２１（すなわち、ダブルゲート型トランジスタＴｒ２３のトップゲート端子ＴＧ及びボトムゲート端子ＢＧ、並びに、コンデンサＣ２１の一端側）に印加されるとともに、データドライバ１３０によりデータラインＤＬを介して負極性の階調信号電流（−Ｉpix）を引き込む動作が行われることにより、ローレベルの電源電圧Ｖscよりも低電位の電圧レベルが接点Ｎ２２（すなわち、ダブルゲート型トランジスタＴｒ２３のソース端子Ｓ、及び、コンデンサＣ２１の他端側）に印加される。

このように、接点Ｎ２１及びＮ２２間（ダブルゲート型トランジスタＴｒ２３のゲート−ソース間）に電位差が生じることにより、ダブルゲート型トランジスタＴｒ２３がオン動作して、図４（ａ）に示すように、電源ラインＶＬからダブルゲート型トランジスタＴｒ２３、接点Ｎ２２、薄膜トランジスタＴｒ２２、データラインＤＬを介して、データドライバ１３０に、階調信号電流Ｉpixの電流値に対応した書込電流Ｉａが流れる。

このとき、コンデンサＣ２１には、接点Ｎ２１及びＮ２２間（ダブルゲート型トランジスタＴｒ２３のゲート−ソース間）に生じた電位差に対応する電荷が蓄積され、電圧成分として保持される（充電される）。また、電源ラインＶＬには、接地電位Ｖgnd以下の電圧レベルを有する電源電圧Ｖscが印加され、さらに、書込電流ＩａがデータラインＤＬ方向に流れるように制御されることから、有機ＥＬ素子ＯＥＬのアノード端子（接点Ｎ２２）に印加される電位はカソード端子の電位（接地電位Ｖgnd）よりも低くなり、有機ＥＬ素子ＯＥＬに逆バイアス電圧が印加されることになるため、有機ＥＬ素子ＯＥＬには発光駆動電流が流れず、発光動作は行われない。

（発光動作期間）
次いで、書込動作期間Ｔse終了後の発光動作期間Ｔnseにおいては、図５に示すように、走査ドライバ１２０から当該走査ラインＳＬに対して、ローレベルの走査信号Ｖselが印加されて表示画素ＥＭＢが非選択状態に設定されるとともに、当該行の表示画素ＥＭＢの電源ラインＶＬに対して、ハイレベルの電源電圧Ｖscが印加される。また、このタイミングに同期して、データドライバ１３０による階調信号電流Ｉpixの引き込み動作（階調信号電流Ｉpixの供給動作）が停止される。

これにより、画素駆動回路ＤＣＢを構成する薄膜トランジスタＴｒ２１及びＴｒ２２がオフ動作して、接点Ｎ２１（すなわち、ダブルゲート型トランジスタＴｒ２３のトップゲート端子ＴＧ及びボトムゲート端子ＢＧ、並びに、コンデンサＣ２１の一端側）への電源電圧Ｖscの印加が遮断されるとともに、接点Ｎ２２（すなわち、ダブルゲート型トランジスタＴｒ２３のソース端子Ｓ、及び、コンデンサＣ２１の他端側）へのデータドライバ１３０による階調信号電流Ｉpixの引き込み動作に起因する電圧レベルの印加が遮断されるので、コンデンサＣ２１は、上述した書込動作期間Ｔseにおいて蓄積された電荷を保持する。

このように、コンデンサＣ２１が書込動作時の充電電圧を保持することにより、接点Ｎ２１及びＮ２２間（ダブルゲート型トランジスタＴｒ２３のゲート−ソース間）の電位差が保持されることになり、ダブルゲート型トランジスタＴｒ２３はオン状態を維持する。また、電源ラインＶＬには、接地電位Ｖgndよりも高い電圧レベルを有する電源電圧Ｖscが印加されるので、有機ＥＬ素子ＯＥＬのアノード端子（接点Ｎ２２）に印加される電位はカソード端子の電位（接地電位）よりも高くなる。

したがって、図４（ｂ）に示すように、電源ラインＶＬからダブルゲート型トランジスタＴｒ２３、接点Ｎ２２を介して、有機ＥＬ素子ＯＥＬに順バイアス方向に所定の発光駆動電流Ｉｂが流れ、有機ＥＬ素子ＯＥＬが発光する。ここで、コンデンサＣ２１により蓄積された電荷に基づく電位差（充電電圧）は、ダブルゲート型トランジスタＴｒ２３において階調信号電流Ｉpixに対応した書込電流Ｉａを流す場合の電位差に相当するので、有機ＥＬ素子ＯＥＬに供給される発光駆動電流Ｉｂは、上記書込電流Ｉａと同等の電流値を有することになる。これにより、書込動作期間Ｔse後の発光動作期間Ｔnseにおいては、書込動作期間Ｔseに書き込まれた表示データ（階調信号電流Ｉpix）に対応する電圧成分に基づいて、ダブルゲート型トランジスタＴｒ２３を介して、発光駆動電流Ｉｂが継続的に供給されることになり、有機ＥＬ素子ＯＥＬは表示データに対応する輝度階調で発光する動作を継続する。

そして、上述した一連の動作を、表示パネル１１０を構成する全ての走査ラインＳＬについて順次繰り返し実行することにより、表示パネル１画面分の表示データが書き込まれて、所定の輝度階調で発光し、所望の画像情報が表示される。
ここで、本実施例に係る画素駆動回路ＤＣＢにおいては、少なくとも、ダブルゲート型トランジスタＴｒ２３を構成する半導体層（チャネル層）がｎチャネル型のアモルファスシリコンにより形成された構成を有しているが、薄膜トランジスタＴｒ２１、Ｔｒ２２についても、同じチャネル極性（ｎチャネル型）を有することから、半導体層（チャネル層）をｎチャネル型のアモルファスシリコンにより形成することにより、すでに確立されたアモルファスシリコン製造技術を適用して、動作特性の安定した画素駆動回路を比較的安価に製造することができる。

また、本実施形態に係る画素駆動回路ＤＣＢにおいては、上述したように（図５参照）、電源ラインＶＬに所定の電圧値を有する電源電圧Ｖscを印加する必要があるが、そのための構成としては、例えば、図１に示した表示装置１００の構成に加え、表示パネル１１０の各走査ラインＳＬに並行に配設された複数の電源ラインＶＬに接続された電源ドライバを備え、上述したシステムコントローラ１４０から供給される電源制御信号に基づいて、走査ドライバ１２０から出力される走査信号Ｖselに同期するタイミング（図５参照）で、当該電源ドライバから所定の電圧値を有する電源電圧Ｖscを、走査ドライバ１２０により走査信号Ｖselが印加される行（選択状態に設定される表示画素ＥＭＢ）の電源ラインＶＬに対して印加するようにした構成を適用するものであってもよいし、走査ドライバ１２０から出力される走査信号Ｖselに同期するタイミングで電源ラインＶＬに印加されることから、走査ドライバ１２０において、走査信号Ｖsel（又は、走査信号を生成するためのシフト出力信号）を反転処理し、所定の信号レベルに増幅して、電源ラインＶＬに対して印加するようにした構成を適用するものであってもよい。

＜ダブルゲート型トランジスタの素子構造及び素子特性＞
次に、上述した各実施形態に示した画素駆動回路の発光駆動用トランジスタとして適用されるダブルゲート型トランジスタの素子構造及び素子特性について、図面を参照して詳しく説明する。

＜第１の構成例＞
図６は、本発明に係る画素駆動回路の発光駆動用トランジスタに適用されるダブルゲート型トランジスタの素子構造の第１の構成例を示す断面構成図及び回路図である。また、図７は、本構成例に係るダブルゲート型トランジスタを、上述した各実施形態に係る表示画素（画素駆動回路）に適用した場合の素子構造の一例を示す概略構成図である。なお、図７においては、図示の都合上、図７（ａ）に示した平面構成図のトップゲート電極を２点鎖線で表し、図７（ｂ）、（ｃ）に示した断面構成図のハッチングを一部省略した。

図６に示すように、本実施形態に係る発光駆動トランジスタに適用されるダブルゲート型トランジスタＤＧＴは、概略、アモルファスシリコン等の半導体層（チャネル領域）３１と、半導体層３１の両端に、各々ｎ^＋シリコンからなる不純物層（オーミックコンタクト層）３７、３８を介して形成されたソース電極３２（ソース端子Ｓ）及びドレイン電極３３（ドレイン端子Ｄ）と、半導体層３１の上方（図面上方）にブロック絶縁膜（エッチングストッパ膜）３４及びトップゲート絶縁膜３５を介して形成されたトップゲート電極ＥＬｔ（第１のゲート電極；トップゲート端子ＴＧ）と、半導体層３１の下方（図面下方）にボトムゲート絶縁膜３６を介して形成されたボトムゲート電極ＥＬｂ（第２のゲート電極；ボトムゲート端子ＢＧ）と、を有して構成されている。

また、このような構成を有するダブルゲート型トランジスタＤＧＴは、図６（ａ）に示すように、ガラス基板等の絶縁性基板ＳＵＢ上に形成されている。また、該ダブルゲート型トランジスタＤＧＴを含む絶縁性基板ＳＵＢの一面側全域には保護絶縁膜３９が被覆形成されている。なお、図６（ａ）に示した素子構造において、半導体層３１上に設けられたブロック絶縁膜３４は、半導体層３１上に設けられるソース電極３２及びドレイン電極３３をパターニング形成する際のエッチング工程における、エッチングストッパとしての機能を有するとともに、当該エッチングによる半導体層３１へのダメージを防止するための機能を有するものである。

ここで、ダブルゲート型トランジスタＤＧＴを構成するトップゲート電極ＥＬｔ、ボトムゲート電極ＥＬｂは、例えば、アルミニウムとチタンの合金（アルミチタン）等の導電性材料により形成され、ソース電極３２及びドレイン電極３３は、クロム又はクロム合金等の導電性材料により形成されている。また、ブロック絶縁膜３４、トップゲート絶縁膜３５、ボトムゲート絶縁膜３６及び保護絶縁膜３９は、例えば、シリコン窒化膜（ＳｉＮ）等の絶縁性材料により形成されている。
なお、図６（ａ）に示した構成を有するダブルゲート型トランジスタは、一般に、図６（ｂ）に示すような等価回路により表される。

そして、このような構成を有するダブルゲート型トランジスタＤＧＴを、上述したような表示画素ＥＭＡ、ＥＭＢの画素駆動回路ＤＣＡ（図２参照）、ＤＣＢ（図３参照）に適用する場合にあっては、例えば、トップゲート電極ＥＬｔ（トップゲート端子ＴＧ）とボトムゲート電極ＥＬｂ（ボトムゲート端子ＢＧ）とが電気的に接続（短絡）された構成を有している。この場合、図６に示したダブルゲート型トランジスタＤＧＴの素子構造において、例えば、図７（ａ）、（ｃ）に示すように、ダブルゲート型トランジスタＤＧＴの形成領域近傍に設けられたコンタクト領域Ｒcntにおいて、延在して形成されたトップゲート電極ＥＬｔがトップゲート絶縁膜３５及びボトムゲート絶縁膜３６を貫通して形成された開口部（コンタクトホール）を介して、延在して形成されたボトムゲート電極ＥＬｂに電気的に接続されるように構成されている。

また、画素駆動回路ＤＣＡ（図２参照）、ＤＣＢ（図３参照）において、ゲート−ソース間にコンデンサＣ１１、Ｃ１２が接続された構成を有していることから、例えば、図７（ａ）、（ｂ）に示すように、ダブルゲート型トランジスタＤＧＴの形成領域近傍に設けられた容量領域ＲＧｃにおいて、各々延在して形成されたトップゲート電極ＥＬｔ及びソース電極３２がトップゲート絶縁膜３５を介して対向（積層）して設けられることにより容量成分Ｃａが形成され、また、各々延在して形成されたボトムゲート電極ＥＬｂ及びソース電極３２がボトムゲート絶縁膜３６を介して対向（積層）して設けられることにより、容量成分Ｃｂが形成されている。

したがって、画素駆動回路ＤＣＡ、ＤＣＢに設けられたコンデンサＣ１１、Ｃ１２の容量値は、各々、同一の容量領域ＲＧｃに形成された上記容量成分Ｃａ及びＣｂの総和に相当するので、このような素子構造を有する容量領域ＲＧｃを適用することにより、所望の容量値をより狭い領域（面積）で実現することができる。

次いで、上述したような素子構造及び接続構造を有するダブルゲート型トランジスタの素子特性について説明する。
図８は、本構成例に係るダブルゲート型トランジスタにおいて、トップゲート端子とボトムゲート端子とを電気的に独立した状態における電圧−電流特性を示す図（シミュレーション結果）であり、図９は、本構成例に係るダブルゲート型トランジスタにおいて、トップゲート端子とボトムゲート端子とを電気的に接続（短絡）した状態における電圧−電流特性を示す図（シミュレーション結果）である。

まず、上述したダブルゲート型トランジスタＤＧＴにおいて、トップゲート端子とボトムゲート端子とを電気的に独立した状態（すなわち、図６に示したダブルゲート型トランジスタの基本構成）における、ボトムゲート電圧Ｖgbに対するドレイン電流（オン電流）Ｉｄの変化傾向（電圧−電流特性）について検証する。

トップゲート端子（トップゲート電極）とボトムゲート端子（ボトムゲート電極）とを電気的に独立した状態のダブルゲート型トランジスタＤＧＴにおいては、図８（ａ）、（ｂ）に示すように、ソース−ドレイン端子間の電位差（すなわち、バイアス電圧）Ｖdsが比較的大きい場合には（Ｖds＝２０Ｖ）、ボトムゲート電圧Ｖgbに対するドレイン電流Ｉｄの変化傾向は、トップゲート電圧Ｖgtに正の電圧（１０Ｖ→２０Ｖ→３０Ｖ）を印加することにより、ドレイン電流Ｉｄが顕著に増加し、また、トップゲート電圧Ｖgtに負の電圧（−１０Ｖ→−２０Ｖ）を印加することにより、ドレイン電流Ｉｄが顕著に減少することが観測された。

これに対して、ソース−ドレイン端子間のバイアス電圧Ｖdsが比較的小さい場合には（Ｖds＝０．１Ｖ）、ボトムゲート電圧Ｖgbに対するドレイン電流Ｉｄの変化傾向は、トップゲート電圧Ｖgtに負の電圧（−１０Ｖ→−２０Ｖ）を印加することにより、ドレイン電流Ｉｄが顕著に減少するものの、トップゲート電圧Ｖgtに正の電圧（１０Ｖ→２０Ｖ→３０Ｖ）を印加した場合には、ドレイン電流Ｉｄの大幅な増加は観測されなかった。

これは、図６に示したダブルゲート型トランジスタＤＧＴの素子構造において、半導体層３１上のブロック絶縁膜３４上に延在して形成されたソース電極３２、ドレイン電極３３が、半導体層に形成されるチャネル領域に対して、擬似的なトップゲート電極としての役割を果たし、当該ソース電極３２及びドレイン電極３３の上方に設けられた本来のトップゲート電極ＥＬｔによるチャネル領域への寄与は、ソース電極３２及びドレイン電極３３が形成されていないチャネル領域中央部に限定されることに起因すると考えられる。

また、他の原因として、チャネル領域内の抵抗分布に起因するものと考えられる。すなわち、ソース−ドレイン端子間のバイアス電圧Ｖdsが比較的小さい場合（線形動作領域）には、チャネル領域の抵抗分布は、ソース側からドレイン側にわたり、ほぼ一様に低抵抗状態を示す。したがって、この状態においては、トップゲート電圧を印加することによりチャネル領域の中央部における抵抗値が減少したとしても、ドレイン電流（オン電流）Ｉｄの大幅な増加は生じないため、図８（ａ）に示したような電圧−電流特性が得られたものと考えられる。

一方、ソース−ドレイン端子間のバイアス電圧Ｖdsが充分大きい場合（飽和動作領域）には、チャネル領域の抵抗分布は、中央部やドレイン側近傍において高抵抗状態を示す。したがって、この状態においては、トップゲート電圧を印加することによりチャネル領域の中央部における抵抗値を減少させることにより、ドレイン電流（オン電流）Ｉｄの大幅な増加が生じるため、図８（ｂ）に示したような電圧−電流特性が得られたものと考えられる。

特に、上述した第２の実施形態に示したような表示画素ＥＭＢ（画素駆動回路ＤＣＢ）においては、薄膜トランジスタＴｒ２１がオン動作することにより、ダブルゲート型トランジスタＴｒ２３のゲート電極（ゲート端子）とドレイン電極（ドライバ端子）が短絡した状態となり、飽和状態で動作することになるため、図８（ｂ）に示したように、トップゲート電圧Ｖgtを制御することにより、ドレイン電流Ｉｄを顕著に増大させることができるので、これを言い換えれば、所望の電流値のドレイン電流（オン電流）を得るために必要なトランジスタの形成領域の面積を大幅に削減することができることになる。

なお、図８（ａ）、（ｂ）において、ダブルゲート型トランジスタＤＧＴのトップゲート電圧Ｖgtを０Ｖに設定した場合の電圧−電流特性は、トップゲート電圧がチャネル領域に全く寄与していないと考えることができることから、単一のゲート電極を備えた、一般（周知）の電界効果型トランジスタにおける電圧−電流特性と同等であると考えることができる。

また、ダブルゲート型トランジスタＤＧＴのトップゲート電圧Ｖgtとボトムゲート電圧Ｖgbとを同一の電圧値に設定した場合のボトムゲート電圧に対するドレイン電流は、トップゲート電極とボトムゲート電極とを電気的に接続（短絡）した状態の電圧−電流特性と同等であると考えることができる。

したがって、単一のゲート電極を備えた薄膜トランジスタとダブルゲート型トランジスタＤＧＴにおける電圧−電流特性を比較すると、図８に示した場合と同様に、ソース−ドレイン端子間のバイアス電圧Ｖdsが比較的大きい場合には（Ｖds＝２０Ｖ）、ゲート電圧（ボトムゲート電圧）Ｖgbに対するドレイン電流Ｉｄの変化傾向は、図９（ｂ）に示すように、ダブルゲート型トランジスタＤＧＴにおけるドレイン電流Ｉｄの方が顕著に増加し、また、バイアス電圧Ｖdsが比較的小さい場合においても（Ｖds＝０．１Ｖ）、図９（ａ）に示すように、ダブルゲート型トランジスタＤＧＴにおけるドレイン電流Ｉｄの方が僅かながら増加することが観測された。なお、図９（ａ）、（ｂ）において、Ｓtftは、単一のゲート電極を備えた電界効果型トランジスタにおける電圧−電流特性を示す特性線であり、Ｓdgtは、本構成例に係るトップゲート電極とボトムゲート電極とを短絡したダブルゲート型トランジスタにおける電圧−電流特性を示す特性線である。

このことから、図２、図３に示したような第１及び第２の実施形態に係る表示画素ＥＭＡ、ＥＭＢにおいて、画素駆動回路ＤＣＡ、ＤＣＢの発光駆動用トランジスタとして、図７に示したようなトップゲート電極ＥＬｔとボトムゲート電極ＥＬｂとを短絡した素子構造を有するダブルゲート型トランジスタＤＧＴを適用することにより、電子移動度が比較的低いアモルファスシリコン半導体層を用いたトランジスタ構造においても、同一のゲート電圧で、より大きなドレイン電流（発光駆動電流）を有機ＥＬ素子ＯＥＬに流すことができる。

これは換言すると、電圧印加方式及び電流印加方式のいずれの駆動制御方法に対応した画素駆動回路においても、同一のドレイン電流（発光駆動電流）を流すために、ダブルゲート型トランジスタのトランジスタサイズ（特に、ゲート幅）を小さくすることができることになるので、各表示画素の形成領域の面積が一定の場合には、相対的に有機ＥＬ素子の形成面積（発光領域）を増やすことができ、表示パネルの開口率を向上させることができる。

また、同一のドレイン電流を流すために、ダブルゲート型トランジスタのゲート電圧を低く設定することができるので、ゲート電極に高電圧が継続的に印加されることによるトランジスタ特性（電圧−電流特性）の劣化を抑制して、動作特性に優れた画素駆動回路（すなわち、表示特性に優れた表示パネル）を実現することができるとともに、画像表示動作に伴う消費電力を抑制することができる。その場合、有機ＥＬ素子に流す発光駆動電流の電流密度を小さくすることができるので、有機ＥＬ素子の素子特性の劣化を抑制して寿命を長くすることができる。

次に、本構成例に係るダブルゲート型トランジスタを、上述した第２の実施形態に係る画素駆動回路（すなわち、電流印加方式に対応した画素駆動回路；図３参照）に適用した場合に特有の効果について説明する。
図１０は、第２の実施形態に示した画素駆動回路におけるダブルゲート型トランジスタの書込動作を検証するためのシミュレーションモデル（簡略化した等価回路）を示す回路図である。また、図１１は、本構成例に係るダブルゲート型トランジスタを、第２の実施形態に示した画素駆動回路に適用した場合における階調信号電流（入力電流）と発光駆動電流（出力電流）の関係（電流特性）を示す特性図（シミュレーション結果）であり、図１２は、本構成例に係るダブルゲート型トランジスタを、第２の実施形態に示した画素駆動回路に適用した場合における階調信号電流（入力電流）と当該画素駆動回路への書込率との関係を示す特性図（シミュレーション結果）である。

上述した第２の実施形態に示した表示画素ＥＭＢ（画素駆動回路ＤＣＢ）において、書込動作における、各スイッチング素子（薄膜トランジスタＴｒ２１、Ｔｒ２２及びダブルゲート型トランジスタＴｒ２３）の導通状態は、図４（ａ）に示したように、薄膜トランジスタＴｒ２２及びダブルゲート型トランジスタＴｒ２３がオン動作するので、階調信号電流Ｉpixが供給される（引き抜かれる）データラインＤＬから、薄膜トランジスタＴｒ２２、接点２２、ダブルゲート型トランジスタＴｒ２３及び電源ラインＶＬに至る経路が一本につながって、書込電流Ｉａが電源ラインＶＬから画素駆動回路ＤＣＢを介してデータラインＤＬ方向に流れる。

一方、この状態においては、薄膜トランジスタＴｒ２１がオン動作するので、ダブルゲート型トランジスタＴｒ２３のゲート端子（トップゲート端子及びボトムゲート端子）とドレイン端子が接続された状態と等価となる。
したがって、書込動作状態における表示画素ＥＭＢの回路構成を簡略化すると、概略、図１０（ａ）に示すように、書込電流Ｉａ（階調信号電流Ｉpixに相当する）の電流供給源ＳＣｉと接地電位との間に電流路が形成され、トップゲート端子及びボトムゲート端子とドレイン端子が短絡されたダブルゲート型トランジスタＴｒ２３と、該ダブルゲート型トランジスタＴｒ２３のゲート−ソース間に接続されたコンデンサＣ２１と、からなる等価回路で表すことができる。

また、表示画素ＥＭＢ（画素駆動回路ＤＣＢ）において、発光動作における、各スイッチング素子（薄膜トランジスタＴｒ２１、Ｔｒ２２及びダブルゲート型トランジスタＴｒ２３）の導通状態は、図４（ｂ）に示したように、薄膜トランジスタＴｒ２１及びＴｒ２２がオフ動作し、ダブルゲート型トランジスタＴｒ２３がオン動作を継続するので、電源ラインＶＬから、ダブルゲート型トランジスタＴｒ２３、接点２２、有機ＥＬ素子ＯＥＬ及び接地電位Ｖgndに至る経路が一本につながって、発光駆動電流（出力電流）Ｉｂが電源ラインＶＬから画素駆動回路ＤＣＢ及び有機ＥＬ素子ＯＥＬを介して接地電位Ｖgnd方向に流れる。

一方、この状態においては、コンデンサＣ２１に保持された電荷によりダブルゲート型トランジスタＴｒ２３のトップゲート端子及びボトムゲート端子には、ハイレベルのゲート電圧が印加されるとともに、ハイレベルの電源電圧Ｖscに設定された電源ラインＶＬから当該ダブルゲート型トランジスタＴｒ２３を介して、発光駆動電流Ｉｂが流れることにより、接点２１の電位（ダブルゲート型トランジスタＴｒ２３のゲート電圧）はさらに上昇して、実質的に電源ラインＶＬのハイレベルと同等になり、ダブルゲート型トランジスタＴｒ２３のゲート端子（トップゲート端子及びボトムゲート端子；接点Ｎ２１）とドレイン端子（電源ラインＶＬ）が接続された状態と等価となる。

したがって、発光動作状態における表示画素ＥＭＢの回路構成を簡略化すると、概略、図１０（ｂ）に示すように、電源電圧Ｖscの電圧供給源ＳＣｖと接地電位との間に電流路が形成され、トップゲート端子及びボトムゲート端子とドレイン端子が短絡されたダブルゲート型トランジスタＴｒ２３と、該ダブルゲート型トランジスタＴｒ２３のソース端子と接地電位間に接続された有機ＥＬ素子ＯＥＬと、からなる等価回路で表すことができる。

このような等価回路（シミュレーションモデル）において、ダブルゲート型トランジスタＴｒ２３のしきい値電圧Ｖth＝０Ｖ、チャネル長Ｌ＝７μｍ、コンデンサＣ２１容量＝２０ｐＦ、書込電流Ｉａ＝５０μＡ、書込時間＝８０μsecに設定して解析を行った結果、図１１に示すように、表示画素ＥＭＢ（画素駆動回路ＤＣＢ）への書込電流Ｉａ（≒階調電流Ｉpix）に対する、有機ＥＬ素子ＯＥＬに供給される発光駆動電流（出力電流）Ｉｂの電流値の関係（電流特性）は、ダブルゲート型トランジスタＴｒ２３のトップゲート端子及びボトムゲート端子に印加するゲート電圧Ｖｇを増加させるほど（０Ｖ→１０Ｖ→２０Ｖ→３０Ｖ）、書込電流Ｉａに対して同等の電流値を有する（線形性を有する）出力電流Ｉｂが有機ＥＬ素子ＯＥＬに供給される、理想的な書込状態を示す電流特性線Ｓriに近似するとともに、非線形性が改善されて略線形性を示すシミュレーション結果が得られた。

また、この場合、図１２に示すように、書込電流Ｉａに対する書込率の関係（書込特性）も、ダブルゲート型トランジスタＴｒ２３に印加するゲート電圧Ｖｇを増加させるほど（０Ｖ→１０Ｖ→２０Ｖ→３０Ｖ）、書込率が顕著に上昇する傾向を示すシミュレーション結果が得られた。

このことは、上述した電圧−電流特性においても説明したように、ダブルゲート型トランジスタにおいては、単一のゲート電極のみを備えた一般の薄膜トランジスタに比較して、同一の書込電流を流すために必要なゲート電圧を低減することができるので、ダブルゲート型トランジスタのゲート−ソース間に接続されるコンデンサＣ２１に充電すべき書込電圧を低減することができ、それに伴って、当該書込動作に要する時間を短く設定することができることに基づくものである。

このように、本構成例に係るダブルゲート型トランジスタを、第２の実施形態に示したような表示画素ＥＭＢ（電流印加方式に対応した画素駆動回路ＤＣＢ）に適用することにより、上述したような電圧−電流特性の改善に伴って、ダブルゲート型トランジスタのゲート幅を小さくして開口率を向上することができ、また、ゲート電圧を低電圧化してトランジスタ特性の劣化や消費電力を抑制することができるとともに、電流特性及び書込特性の改善に伴って、書込電流に対する出力電流の線形性、及び、書込電流に対する書込率を向上させることができるので、画像情報を適切な輝度階調で表示することができ、表示画質に優れた画像表示装置を実現することができる。

なお、本構成例に係るダブルゲート型トランジスタが適用される、上述した第１及び第２の実施形態においては、画素駆動回路ＤＣＡ、ＤＣＢにおいて、発光素子である有機ＥＬ素子ＯＥＬに発光駆動電流を供給する発光駆動用トランジスタ（スイッチング素子）に対してのみ、ダブルゲート型トランジスタを適用した構成について説明したが、本発明はこれに限定されるものでなく、例えば、画素駆動回路を構成する全てのスイッチング素子をダブルゲート型トランジスタで構成するものであってもよい。

この場合、発光駆動用トランジスタにおいては、回路構成上、飽和動作領域でオン動作するので、上述したような電圧−電流特性に基づいて、ゲート電圧に対する発光駆動電流（ドレイン電流）を増大させることができるが、画素駆動回路における発光駆動用トランジスタ以外の薄膜トランジスタについては、線形動作領域でオン動作するので、上記電圧−電流特性に基づく発光駆動電流の顕著な増大効果は得られないものの、トップゲートが設けられていない単一のゲート電極のみを有する、一般の薄膜トランジスタ（電界効果型トランジスタ）に比較して、半導体層（チャネル領域）上に不透明なトップゲート電極が設けられたダブルゲート型トランジスタの方が、チャネル領域に入射する外光に起因する光誘起リーク電流を低減する効果や、外部電界の影響を遮断する効果を得ることができ、画素駆動回路（表示画素）を安定的に動作させて良好な表示画質を実現することができる。

図１３は、本構成例に係るダブルゲート型トランジスタの素子構造の他の構成例を示す断面構成図である。ここで、上述した構成例（図６参照）と同等の構成については同一の符号を付してその説明を簡略化する。
上述した第１の構成例においては、ダブルゲート型トランジスタＤＧＴの素子構造として、図６に示したように、半導体層３１の上方に、ソース電極３２及びドレイン電極３３が延在して形成され、当該半導体層３１、ソース電極３２及びドレイン電極３３の上方に、トップゲート絶縁膜３５を介して半導体層３１の平面的な広がりに対応する形状を有するトップゲート電極ＥＬｔを設けた構成を示したが、上述したように、半導体層３１上のブロック絶縁膜３４上に延在して形成されたソース電極３２及びドレイン電極３３が、半導体層３１に形成されるチャネル領域に対して、擬似的なトップゲート電極としての役割を果たし、トップゲート電極ＥＬｔによるチャネル領域への実質的な寄与は、ソース電極３２及びドレイン電極３３が形成されていない領域（チャネル領域中央部）に限定されることから、図１３に示すように、半導体層３１上のブロック絶縁膜３４上であって、ソース電極３２及びドレイン電極３３間の領域（すなわち、チャネル領域中央部上方に、トップゲート電極ＥＬtaを設けた構成を有するものであってもよい。

このような構成を有するダブルゲート型トランジスタＤＧＴａによれば、トップゲート電極ＥＬtaが、トップゲート絶縁膜３５を介さずに半導体層３１上のブロック絶縁膜３４上に直接設けられているため、上述した構成例の場合と同じトップゲート電圧Ｖgtで、より高い効果が得られるとともに、画素駆動回路ＤＣＢを構成する積層構造における積層数を少なくすることができるので、製造プロセスを簡素化してプロセス数を削減し、製造歩留まりの向上や製造コストの削減を図ることができる。

＜第２の構成例＞
次いで、本発明に係る画素駆動回路に適用されるダブルゲート型トランジスタの素子構造の第２の構成例について図面を参照して説明する。
図１４は、本発明に係る画素駆動回路の発光駆動用トランジスタに適用されるダブルゲート型トランジスタの素子構造の第２の構成例を示す断面構成図及び回路図である。

上述した第１の構成例に係るダブルゲート型トランジスタＤＧＴにおいては、半導体層３１上のブロック絶縁膜３４上に延在して形成されるソース電極３２及びドレイン電極３３と、ブロック絶縁膜３４との重なり寸法が、略均等（すなわち、図６及び図１３に示した構成においては、左右対称）になるように形成した素子構造を示したが、本構成例に係るダブルゲート型トランジスタＤＧＴｂにおいては、図１４（ａ）、（ｂ）に示すように、ソース電極３２及びドレイン電極３３と、ブロック絶縁膜３４との重なり寸法が異なる（すなわち、左右非対称）ように形成した素子構造を有している。

具体的には、例えば、図１４（ａ）、（ｂ）に示すように、ダブルゲート型トランジスタＤＧＴｂにおいて、ソース電極３２とブロック絶縁膜３４との重なり寸法ＯＬｓが、ドレイン電極３３とブロック絶縁膜３４との重なり寸法ＯＬｄに比較して短くなる（ＯＬｓ＜ＯＬｄ）とともに、ソース電極３２とドレイン電極３３との離間距離Ｌspが上述した第１の構成例に示した構成（図６及び図１３）におけるソース電極３２及びドレイン電極３３の離間距離と同一になるように形成されている。すなわち、表示画素ＥＭＢ（画素駆動回路ＤＣＢ）において、発光駆動電流（出力電流）Ｉｂが発光素子（有機ＥＬ素子ＯＥＬ）に流れ出す側の電極とブロック絶縁膜３４との重なり寸法を、相対的に短くなるように形成する。

次いで、上述したような素子構造を有するダブルゲート型トランジスタの素子特性について説明する。
図１５は、本構成例に係るダブルゲート型トランジスタにおいて、トップゲート端子とボトムゲート端子とを電気的に独立した状態における電圧−電流特性を示す図（シミュレーション結果）であり、図１６は、本構成例に係るダブルゲート型トランジスタを、第２の実施形態に示した画素駆動回路に適用した場合における電圧−電流特性を説明するためのである。

また、図１７は、本構成例に係るダブルゲート型トランジスタを、第２の実施形態に示した画素駆動回路に適用した場合における階調信号電流（入力電流）と発光駆動電流（出力電流）の関係（電流特性）を示す特性図（シミュレーション結果）であり、図１８は、本構成例に係るダブルゲート型トランジスタを、第２の実施形態に示した画素駆動回路に適用した場合における階調信号電流（入力電流）と当該画素駆動回路への書込率との関係を示す特性図（シミュレーション結果）である。

まず、本実施形態に係るダブルゲート型トランジスタＤＧＴｂにおいて、トップゲート端子ＴＧとボトムゲート端子ＢＧとを電気的に独立した状態における、ボトムゲート電圧Ｖgbに対するドレイン電流（オン電流）Ｉｄの変化傾向（電圧−電流特性）について検証する。

ここでは、検証の対象となるダブルゲート型トランジスタの素子構造として、半導体層３１上のブロック絶縁膜３４のソース−ドレイン方向（図１４の左右方向）の長さを、例えば７μｍ、ソース電極３２及びドレイン電極３３とブロック絶縁膜３４との各重なり寸法を、例えば１μｍ及び３μｍに設定した場合について観測した。なお、比較対象として、ソース電極３２及びドレイン電極３３とブロック絶縁膜３４との各重なり寸法を、例えば２μｍに設定した場合についても観測した。

本構成例に係るダブルゲート型トランジスタＤＧＴｂにおいて、トップゲート端子（トップゲート電極）とボトムゲート端子（ボトムゲート電極）とを電気的に独立した状態で電圧−電流特性を観測すると、図１５に示すように、ソース電極３２及びドレイン電極３３とブロック絶縁膜３４との重なり寸法が同一になるように形成した素子構造（すなわち、第１の構成例に示したダブルゲート型トランジスタＤＧＴ）に対して、ソース電極３２及びドレイン電極３３とブロック絶縁膜３４との重なり寸法が異なるように形成した素子構造の場合の方が、ボトムゲート電圧Ｖgbに対するドレイン電流Ｉｄの変化傾向が顕著に改善することが判明した。

なお、図１５において、Ｓsmaは、ソース電極及びドレイン電極とブロック絶縁膜との重なり寸法が同一になるように形成した素子構造を有するダブルゲート型トランジスタにおいて、トップゲート電圧を印加していない状態（Ｖgt＝０Ｖ）における電圧−電流特性を示す特性線であり、Ｓsmbは、ソース電極及びドレイン電極とブロック絶縁膜との重なり寸法が同一になるように形成した素子構造を有するダブルゲート型トランジスタにおいて、トップゲート電圧を印加した状態（Ｖgt＝３０Ｖ）における電圧−電流特性を示す特性線であり、Ｓdfは、本構成例に係るソース電極及びドレイン電極とブロック絶縁膜との重なり寸法が異なるように形成した素子構造を有するダブルゲート型トランジスタにおいて、トップゲート電圧を印加した状態（Ｖgt＝３０Ｖ）における電圧−電流特性を示す特性線である。

これは、例えば、図１６（ａ）に示すような薄膜トランジスタ構造（すなわち、ダブルゲート型トランジスタＤＧＴのトップゲート電極ＥＬｔをなくした素子構造、もしくは、ダブルゲート型トランジスタＤＧＴにおいて、トップゲート端子ＴＧにゲート電圧Ｖgtを印加していない状態）において、上述した場合と同様に、ソース電極３２及びドレイン電極３３が半導体層３１上のブロック絶縁膜３４上に延在することにより、擬似的なトップゲート電極としての役割を果たすことに起因するものと説明することができる。

すなわち、図１６（ａ）に示した素子構造を有するトランジスタにおいては、半導体層３１上にブロック絶縁膜３４を介してソース電極３２及びドレイン電極３３が重なり合っている領域では、これら電極に印加された電圧により半導体層にチャネル領域が形成され、ソース電極３２及びドレイン電極３３が形成されていない領域に形成される本来のチャネル領域（すなわち、トップゲート電圧Ｖgtにより半導体層３１の略中央部に形成されるチャネル領域）に加え、ソース電極３２及びドレイン電極３３に対応する領域にもチャネル領域が形成されて、ブロック絶縁膜３４が形成された、ソース電極３２からドレイン電極３３に至る領域の半導体層３１にチャネル領域Ｒchが形成される。このとき、チャネル領域には、ソース−ドレイン端子間に印加されるバイアス電圧（ソース電圧及びドレイン電圧）に応じた電位変化が生じる。

ここで、図１６（ｂ）に示すように、ソース−ドレイン端子間に所定のバイアス電圧が印加され、ソース電極３２に低電位電圧Ｖslが、また、ドレイン電極３３に高電位電圧Ｖdhが印加されると、低電位電圧Ｖslが印加されるソース電極３２側ではチャネル電位を下げる方向、すなわち電圧Ｖslに収束（近似）する方向に作用するため、オン電流（ドレイン電流）が抑制され、一方、高電位電圧Ｖdhが印加されるドレイン電極３３側ではチャネル電位を上げる方向、すなわち電圧Ｖdhに収束（近似）する方向に作用するため、オン電流が増加する。なお、図１６（ｂ）において、破線は、チャネル領域における電位変化の理想値を示す。

第１の構成例に示したダブルゲート型トランジスタＤＧＴにおいては、ソース電極３２及びドレイン電極３３とチャネル領域（ブロック絶縁膜３４）との重なりが同一の寸法になるように均等に形成されていることにより、図１６（ｂ）に示したようなチャネル電位を下降又は上昇させる作用は、同等になって均衡しているが、本構成例に係るダブルゲート型トランジスタＤＧＴｂにおいては、ソース電極３２及びドレイン電極３３とチャネル領域（ブロック絶縁膜３４）との重なりが異なり、ソース電極３２側に比較してドレイン電極３３側の重なり寸法が大きくなると、チャネル領域における電位変化が高電位側に偏ることになり、ドレイン電流Ｉｄが増加する方向に作用することになる。

このことから、図２、図３に示したような第１及び第２の実施形態に係る表示画素ＥＭＡ、ＥＭＢにおいて、画素駆動回路ＤＣＡ、ＤＣＢの発光駆動用トランジスタとして、図１４に示したように、チャネル領域（ブロック絶縁膜３４）とソース電極及びドレイン電極との重なり寸法を非対称に形成した素子構造を有するダブルゲート型トランジスタを適用することにより、電圧−電流特性を向上させることができ、電子移動度が比較的低いアモルファスシリコン半導体層を用いたトランジスタ構造においても、同一のゲート電圧で、より大きなドレイン電流（発光駆動電流）を有機ＥＬ素子ＯＥＬに流すことができる。

すなわち、同一のドレイン電流を流すために印加すべきゲート電圧を低く設定することができるので、ダブルゲート型トランジスタのトランジスタサイズ（特に、ゲート幅）を小さくすることができ、各表示画素の形成領域における有機ＥＬ素子の形成面積（発光領域）を相対的に増加させて、表示パネルの開口率を向上させることができるとともに、ゲート電極に高電圧が印加されることによるトランジスタ特性（電圧−電流特性）の劣化を抑制して、動作特性に優れた画素駆動回路（すなわち、表示特性に優れた表示パネル）を実現することができる。

また、本構成例に係るダブルゲート型トランジスタＤＧＴｂのトップゲート端子及びボトムゲート端子を電気的に接続（短絡）して、第２の実施形態に係る表示画素ＥＭＢ（画素駆動回路ＤＣＢ）の発光駆動用トランジスタＴｒ２３に適用した場合、図１０（ａ）、（ｂ）に示したシミュレーションモデル（各種設定条件は、上述した第１の構成例における場合と同等）を用いて、上述した書込動作及び発光動作における電流特性を検証すると、図１７に示すように、表示画素ＥＭＢ（画素駆動回路ＤＣＢ）への書込電流Ｉａ（≒階調電流Ｉpix）に対する、有機ＥＬ素子ＯＥＬに供給される発光駆動電流（出力電流）Ｉｂの電流値の関係は、ダブルゲート型トランジスタＴｒ２３に適用される素子構造（図１４）のソース電極３２及びドレイン電極３３とブロック絶縁膜３４との重なり寸法を非対称に設定した場合の方が、重なり寸法を同一に設定した場合（図６（ａ）に示した素子構造）に比較して、書込電流Ｉａに対する出力電流Ｉｂの電流値が線形性を示す理想的な電流特性（特性線Ｓri）により近似するとともに、非線形性がさらに改善されるシミュレーション結果が得られた。

なお、図１７において、Ｐsmaは、ソース電極及びドレイン電極とブロック絶縁膜との重なり寸法が同一になるように形成した素子構造を有するダブルゲート型トランジスタにおいて、トップゲート電圧を印加していない状態（Ｖgt＝０Ｖ）における電流特性を示す特性線であり、Ｐsmbは、ソース電極及びドレイン電極とブロック絶縁膜との重なり寸法が同一になるように形成した素子構造を有するダブルゲート型トランジスタにおいて、トップゲート電圧を印加した状態（Ｖgt＝３０Ｖ）における電流特性を示す特性線であり、Ｐdfは、本構成例に係るソース電極及びドレイン電極とブロック絶縁膜との重なり寸法が異なるように形成した素子構造を有するダブルゲート型トランジスタにおいて、トップゲート電圧を印加した状態（Ｖgt＝３０Ｖ）における電流特性を示す特性線である。

また、この場合、図１８に示すように、書込電流Ｉａに対する書込率の関係（書込特性）も、ソース電極３２及びドレイン電極３３とブロック絶縁膜３４との重なり寸法を非対称に設定した場合の方が、書込率が顕著に上昇する傾向を示すシミュレーション結果が得られた。

なお、図１８において、Ｑsmaは、ソース電極及びドレイン電極とブロック絶縁膜との重なり寸法が同一になるように形成した素子構造を有するダブルゲート型トランジスタにおいて、トップゲート電圧を印加していない状態（Ｖgt＝０Ｖ）における書込特性を示す特性線であり、Ｑsmbは、ソース電極及びドレイン電極とブロック絶縁膜との重なり寸法が同一になるように形成した素子構造を有するダブルゲート型トランジスタにおいて、トップゲート電圧を印加した状態（Ｖgt＝３０Ｖ）における書込特性を示す特性線であり、Ｑdfは、本構成例に係るソース電極及びドレイン電極とブロック絶縁膜との重なり寸法が異なるように形成した素子構造を有するダブルゲート型トランジスタにおいて、トップゲート電圧を印加した状態（Ｖgt＝３０Ｖ）における書込特性を示す特性線である。

このように、本構成例に係るダブルゲート型トランジスタを、第２の実施形態に示したような表示画素ＥＭＢ（電流印加方式に対応した画素駆動回路ＤＣＢ）に適用することにより、上述したような電圧−電流特性の改善に伴って、ダブルゲート型トランジスタのゲート幅を小さくして表示パネルの開口率を向上することができ、また、ゲート電圧を低電圧化してトランジスタ特性の劣化や消費電力を抑制することができるとともに、電流特性及び書込特性の顕著な改善に伴って、書込電流に対する出力電流の線形性、及び、書込電流に対する書込率を顕著に向上させることができるので、画像情報を適切な輝度階調で表示することができ、表示画質がさらに優れた画像表示装置を実現することができる。

図１９は、本構成例に係るダブルゲート型トランジスタの素子構造の他の構成例と、当該ダブルゲート型トランジスタを、電流印加方式に対応した画素駆動回路（表示画素）に適用した場合の他の回路構成例を示す図である。ここで、上述したダブルゲート型トランジスタの素子構造（図１４）及び表示画素（画素駆動回路；図３）と同等の構成については同一の符号を付してその説明を簡略化する。

上述した第２の構成例に係るダブルゲート型トランジスタＤＧＴｂにおいては、図１４に示したように、ソース電極３２とブロック絶縁膜３４との重なり寸法ＯＬｓに対して、ドレイン電極３３とブロック絶縁膜３４との重なり寸法ＯＬｄを大きく設定し、かつ、ドレイン電極３３（ドレイン端子Ｄ）に高電位電圧が、また、ソース電極３２（ソース端子Ｓ）に低電位電圧が印加されたバイアス状態に設定することにより、ソース電極３２を介して有機ＥＬ素子（発光素子）ＯＥＬに流れる発光駆動電流Ｉｂ（ドレイン電流Ｉｄ）を増加させることができる（電圧−電流特性を向上させることができる）ことについて説明したが、ドレイン電極３３（ドレイン端子Ｄ）及びソース電極３２（ソース端子Ｓ）が印加されるバイアス電圧の関係が逆極性に設定されている場合には、図１９（ａ）に示すように、ドレイン電極側の重なり寸法ＯＬｄをソース電極側の重なり寸法ＯＬｓよりも小さく設定した素子構造を有するダブルゲート型トランジスタＤＧＴｃを適用することができる。

なお、このように、ソース電極３２（ソース端子Ｓ）に高電位電圧が、また、ドレイン電極３３（ドレイン端子Ｄ）に低電位電圧が印加されたバイアス状態で、有機ＥＬ素子（発光素子）ＯＥＬに負の発光駆動電流（ドレイン電流）を供給する（引き抜く）素子構造を有するダブルゲート型トランジスタＤＧＴｃは、例えば、図１９（ｂ）に示すように、ゲート端子が走査ラインＳＬに、ソース端子及びドレイン端子がデータラインＤＬ及び接点Ｎ４１に各々接続された薄膜トランジスタＴｒ４２と、ゲート端子が走査ラインＳＬに、ソース端子及びドレイン端子が接点Ｎ４１及び接点Ｎ４２に各々接続された薄膜トランジスタＴｒ４１と、ゲート端子が接点Ｎ４２に、ドレイン端子が電源ラインＶＬに接続されるとともに、ソース端子が接点Ｎ４１に各々接続されたダブルゲート型トランジスタＴｒ４３（本構成例に係るダブルゲート型トランジスタＤＧＴｃに相当する）と、接点Ｎ４２及び電源ラインＶＬ間に接続されたコンデンサＣ４１と、を備えた画素駆動回路ＤＣＣ、及び、該画素駆動回路ＤＣＣの接点Ｎ４２にカソード端子が接続され、アノード端子が接地電位に接続された有機ＥＬ素子（発光素子）ＯＥＬを有して構成される表示画素ＥＭＣに良好に適用することができる。ここで、ダブルゲート型トランジスタＴｒ４３は、トップゲート端子ＴＧ及びボトムゲート端子ＢＧが電気的に短絡するように接続されている。

このような表示画素ＥＭＣ（画素駆動回路ＤＣＣ）においては、上述したデータトランジスタ１３０からの階調信号電流Ｉpixの書込動作時には、図４（ａ）に示した動作状態とは逆に、データラインＤＬ側から画素駆動回路ＤＣＣ（薄膜トランジスタＴｒ４２、接点Ｎ４１、ダブルゲート型トランジスタＴｒ４３）を介して電源ラインＶＬ方向に、書込電流Ｉａが流れる。一方、表示画素ＥＭＣにおける発光動作時には、図４（ｂ）に示した動作状態とは逆に、有機ＥＬ素子ＯＥＬ側から画素駆動回路ＤＣＣ（接点Ｎ４１、ダブルゲート型トランジスタＴｒ４３）を介して電源ラインＶＬ方向に、発光駆動電流Ｉｂが流れる。

この場合においても、図１９（ａ）に示したような、ソース電極及びドレイン電極とブロック絶縁膜（チャネル領域）との重なり寸法が異なる素子構造を有するダブルゲート型トランジスタを、発光駆動用トランジスタとして適用することにより、上述した場合と同様に、電圧−電流特性を改善して、当該ダブルゲート型トランジスタのトランジスタサイズ（ゲート幅）を小さくすることができるので、表示パネル１１０の開口率を向上させることができ、また、ゲート電圧を低電圧化してトランジスタ特性の劣化や消費電力を抑制することができるとともに、電流特性及び書込特性を顕著に改善して、表示画質に優れた画像表示装置を実現することができる。

このように、本構成例に係るダブルゲート型トランジスタを、第２の実施形態に示したような表示画素ＥＭＢ（電流印加方式に対応した画素駆動回路ＤＣＢ）に適用することにより、上述したような電圧−電流特性の改善に伴って、ダブルゲート型トランジスタのゲート幅を小さくして開口率を向上することができ、また、ゲート電圧を低電圧化してトランジスタ特性の劣化や消費電力を抑制することができるとともに、電流特性及び書込特性の改善に伴って、書込電流に対する出力電流の線形性、及び、書込電流に対する書込率を向上させることができるので、画像情報を適切な輝度階調で表示することができ、表示画質に優れた画像表示装置を実現することができる。

＜第３の構成例＞
次いで、本発明に係る画素駆動回路に適用されるダブルゲート型トランジスタの素子構造の第３の構成例について図面を参照して説明する。
図２０は、本発明に係る画素駆動回路の発光駆動用トランジスタに適用されるダブルゲート型トランジスタの素子構造の第３の構成例を示す断面構成図である。また、図２１は、本構成例に係るダブルゲート型トランジスタを、上述した各実施形態に係る表示画素（画素駆動回路）に適用した場合の素子構造の一例を示す概略構成図である。なお、図２１においては、図示の都合上、図７（ａ）に示した平面構成図のトップゲート電極を２点鎖線で表し、図２１（ｂ）、（ｃ）に示した断面構成図のハッチングを一部省略した。また、上述した各実施形態と同等の構成については、同一の符号を付してその説明を簡略化する。

上述した第１及び第２の構成例に係るダブルゲート型トランジスタＤＧＴ、ＤＧＴａ〜ＤＧＴｃにおいては、半導体層３１上にブロック絶縁膜３４を介して、当該ブロック絶縁膜３４上にソース電極３２及びドレイン電極３３が延在して形成された素子構造を示したが、本構成例に係るダブルゲート型トランジスタＤＧＴｄにおいては、図２０（ａ）に示すように、半導体層（チャネル領域）３１の両端領域に、該半導体層３１上に直接形成されたｎ^＋シリコンからなる不純物層（オーミックコンタクト層）３７、３８を介して、ソース電極３２（ソース端子Ｓ）及びドレイン電極３３（ドレイン端子Ｄ）が形成された素子構造を有している。すなわち、図６（ａ）に示した第１の構成例に係るダブルゲート型トランジスタの素子構造において、半導体層３１上に形成されたブロック絶縁膜３４を除いた構成を有している。

そして、このような構成を有するダブルゲート型トランジスタＤＧＴｄを、上述したような表示画素ＥＭＡ、ＥＭＢの画素駆動回路ＤＣＡ（図２参照）、ＤＣＢ（図３参照）に適用する場合にあっては、トップゲート電極ＥＬｔ（トップゲート端子ＴＧ）とボトムゲート電極ＥＬｂ（ボトムゲート端子ＢＧ）とが電気的に接続（短絡）された構成を有していることから、上述した第１の構成例に係るダブルゲート型トランジスタＤＧＴと同様に、例えば、図２１（ａ）、（ｃ）に示すように、ダブルゲート型トランジスタＤＧＴｄの形成領域近傍に設けられたコンタクト領域Ｒcntにおいて、延在して形成されたトップゲート電極ＥＬｔがトップゲート絶縁膜３５及びボトムゲート絶縁膜３６を貫通して形成された開口部（コンタクトホール）を介して、延在して形成されたボトムゲート電極ＥＬｂに電気的に接続されるように構成されている。

また、画素駆動回路ＤＣＡ（図２参照）、ＤＣＢ（図３参照）において、ゲート−ソース間に接続されるコンデンサＣ１１、Ｃ１２は、例えば、図２１（ａ）、（ｂ）に示すように、ダブルゲート型トランジスタＤＧＴｄの形成領域近傍に設けられた容量領域ＲＧｃにおいて、各々延在して形成されたトップゲート電極ＥＬｔ及びソース電極３２がトップゲート絶縁膜３５を介して対向することにより容量成分Ｃａが形成され、また、各々延在して形成されたボトムゲート電極ＥＬｂ及びソース電極３２がボトムゲート絶縁膜３６を介して対向することにより、容量成分Ｃｂが形成される。そして、これらの容量成分Ｃａ、Ｃｂの総和が各コンデンサＣ１１、Ｃ１２の容量値となる。

次いで、上述したような素子構造及び接続構造を有するダブルゲート型トランジスタの素子特性について説明する。
図２２は、本構成例に係るダブルゲート型トランジスタにおいて、トップゲート端子とボトムゲート端子とを電気的に独立した状態における電圧−電流特性を示す図（シミュレーション結果）であり、図２３は、本構成例に係るダブルゲート型トランジスタにおいて、トップゲート端子とボトムゲート端子とを電気的に接続（短絡）した状態における電圧−電流特性を示す図（シミュレーション結果）である。

まず、上述したダブルゲート型トランジスタＤＧＴにおいて、トップゲート端子とボトムゲート端子とを電気的に独立した状態における、ボトムゲート電圧Ｖgbに対するドレイン電流（オン電流）Ｉｄの変化傾向（電圧−電流特性）について検証すると、図２２（ａ）、（ｂ）に示すように、ボトムゲート電圧Ｖgbに対するドレイン電流Ｉｄの変化傾向は、ソース−ドレイン端子間の電位差（すなわち、バイアス電圧）Ｖdsが比較的大きい場合（Ｖds＝２０Ｖ）であっても、また、比較的小さい場合（Ｖds＝０．１Ｖ）であっても、上述した第１の構成例に係るダブルゲート型トランジスタの素子特性（図８（ａ）、（ｂ）参照）に比較して、トップゲート電圧Ｖgtに正の電圧（１０Ｖ→２０Ｖ→３０Ｖ）を印加した場合には、ドレイン電流Ｉｄが増加する傾向を示し、また、トップゲート電圧Ｖgtに負の電圧（−１０Ｖ→−２０Ｖ）を印加した場合には、ドレイン電流Ｉｄが顕著に減少する傾向を示すことが観測された。特に、トップゲート電圧Ｖgtに正の電圧を印加した場合には、ドレイン電流Ｉｄが顕著に増加することが判明した。

これは、本構成例に係るダブルゲート型トランジスタＤＧＴｄにおいては、図６に示したダブルゲート型トランジスタＤＧＴの素子構造のように、半導体層３１とソース電極３２及びドレイン電極３３との間にブロック絶縁膜３４上が介在しないため、上述した擬似的なトップゲート電極としての機能が働かず、図２０（ｂ）に示すように、ソース電極３２及びドレイン電極３３が延在して形成されていない領域の半導体層３１においてのみ、チャネル領域Ｒchが形成されて、トップゲート電極ＥＬｔに印加されたゲート電圧Ｖgtによる当該チャネル領域Ｒchへの電界の影響が遮られることがないことによるものと考えられる。

また、図２２（ａ）、（ｂ）において、ダブルゲート型トランジスタＤＧＴｄのトップゲート電圧Ｖgtを０Ｖに設定した場合の電圧−電流特性は、トップゲート電極を備えず、単一のゲート電極のみからなる一般の電界効果型トランジスタ（薄膜トランジスタ）における電圧−電流特性と同等と考えることができるので、当該薄膜トランジスタと、本構成例に係るダブルゲート型トランジスタＤＧＴｄにおいてトップゲート端子とボトムゲート端子とを電気的に接続した素子構造（図２１）と、における電圧−電流特性を比較すると、図２２に示した場合と同様に、ソース−ドレイン端子間のバイアス電圧Ｖdsの大小に関わらず、ゲート電圧（ボトムゲート電圧）Ｖgbに対するトレイン電流Ｉｄの変化傾向は、図２３（ａ）、（ｂ）に示すように、ダブルゲート型トランジスタＤＧＴにおけるドレイン電流Ｉｄの方が顕著に増加することが観測された。なお、図２３（ａ）、（ｂ）において、Ｙtftは、単一のゲート電極を備えた電界効果型トランジスタにおける電圧−電流特性を示す特性線であり、Ｙdgtは、本構成例に係るトップゲート電極とボトムゲート電極とを短絡したダブルゲート型トランジスタにおける電圧−電流特性を示す特性線である。

このことから、図２、図３に示したような第１及び第２の実施形態に係る表示画素ＥＭＡ、ＥＭＢにおいて、画素駆動回路ＤＣＡ、ＤＣＢの発光駆動用トランジスタとして、図２１に示したようなトップゲート電極ＥＬｔとボトムゲート電極ＥＬｂとを短絡した素子構造を有するダブルゲート型トランジスタＤＧＴｄを適用することにより、電子移動度が比較的低いアモルファスシリコン半導体層を用いたトランジスタ構造においても、同一のゲート電圧で、より大きなドレイン電流（発光駆動電流）を有機ＥＬ素子ＯＥＬに流すことができる。

したがって、電圧印加方式及び電流印加方式のいずれの駆動制御方法に対応した画素駆動回路においても、同一のドレイン電流（発光駆動電流）を流すために、ダブルゲート型トランジスタのトランジスタサイズ（特に、ゲート幅）を小さくすることができるので、各表示画素における有機ＥＬ素子の形成面積（発光領域）を相対的に増やすことができ、表示パネルの開口率を向上させることができる。

また、同一のドレイン電流を流すために、ダブルゲート型トランジスタのゲート電圧を低く設定することができるので、トランジスタ特性（電圧−電流特性）の劣化を抑制して、動作特性に優れた画素駆動回路（すなわち、表示特性に優れた表示パネル）を実現することができるとともに、画像表示動作に伴う消費電力を抑制することができる。

さらに、本構成例に係るダブルゲート型トランジスタにおいては、ソース−ドレイン端子間の電位差（バイアス電圧）Ｖdsが比較的小さい場合であっても、ドレイン電流Ｉｄが顕著に増加する傾向を示すことから、画素駆動回路ＤＣＡやＤＣＢにおいて、発光駆動用トランジスタのような、バイアス電圧が大きい飽和動作領域で動作する場合のみならず、バイアス電圧が比較的小さい線形動作領域で動作する場合においても、ドレイン電流Ｉｄを増加させることができるので、例えば、画素駆動回路ＤＣＡやＤＣＢを構成する薄膜トランジスタＴｒ１１や、薄膜トランジスタＴｒ２１、Ｔｒ２２等の、発光駆動用トランジスタ以外の薄膜トランジスタにも良好に適用することができ、これらの薄膜トランジスタのトランジスタサイズ（ゲート幅）を縮小して、表示パネルの開口率を一層向上させることができる。

なお、上述した各実施形態においては、画素駆動回路における発光素子に発光駆動電流を流すダブルゲート型トランジスタの、トップゲート端子とボトムゲート端子とが短絡される構成としたが、これに限るものではなく、例えば、トップゲート端子にボトムゲート端子とは異なる電圧を印加するようにしてもよい。この場合、例えばトップゲート端子にボトムゲート端子より高い電圧を印加することにより、トップゲート端子とボトムゲート端子とを短絡した場合に比較して、電圧−電流特性（ゲート電圧に対するドレイン電流）を更に改善して、同一のゲート電圧で、より大きな発光駆動電流を流すことができ、また、同一の発光駆動電流を流すためのスイッチング素子の素子サイズを更に小さくすることができる。

本発明に係る表示装置の全体構成の一例を示すブロック図である。 本発明に係る画素駆動回路を備えた表示画素の第１の実施形態を示す回路構成図である。 本発明に係る画素駆動回路を備えた表示画素の第２の実施形態を示す回路構成図である。 第２の実施形態に係る表示画素（画素駆動回路）の動作状態を示す概念図である。 第２の実施形態に係る画素駆動回路を適用した表示画素の基本動作を示すタイミングチャ−トである。 本発明に係る画素駆動回路の発光駆動用トランジスタに適用されるダブルゲート型トランジスタの素子構造の第１の構成例を示す断面構成図及び回路図である。 第１の構成例に係るダブルゲート型トランジスタを、上述した各実施形態に係る表示画素（画素駆動回路）に適用した場合の素子構造の一例を示す概略構成図である。 第１の構成例に係るダブルゲート型トランジスタにおいて、トップゲート端子とボトムゲート端子とを電気的に独立した状態における電圧−電流特性を示す図（シミュレーション結果）である。 第１の構成例に係るダブルゲート型トランジスタにおいて、トップゲート端子とボトムゲート端子とを電気的に接続（短絡）した状態における電圧−電流特性を示す図（シミュレーション結果）である。 第２の実施形態に示した画素駆動回路におけるダブルゲート型トランジスタの書込動作を検証するためのシミュレーションモデル（簡略化した等価回路）を示す回路図である。 第１の構成例に係るダブルゲート型トランジスタを、第２の実施形態に示した画素駆動回路に適用した場合における階調信号電流（入力電流）と発光駆動電流（出力電流）の関係（電流特性）を示す特性図（シミュレーション結果）である。 第１の構成例に係るダブルゲート型トランジスタを、第２の実施形態に示した画素駆動回路に適用した場合における階調信号電流（入力電流）と当該画素駆動回路への書込率との関係を示す特性図（シミュレーション結果）である。 第１の構成例に係るダブルゲート型トランジスタの素子構造の他の構成例を示す断面構成図である。 本発明に係る画素駆動回路の発光駆動用トランジスタに適用されるダブルゲート型トランジスタの素子構造の第２の構成例を示す断面構成図及び回路図である。 第２の構成例に係るダブルゲート型トランジスタにおいて、トップゲート端子とボトムゲート端子とを電気的に独立した状態における電圧−電流特性を示す図（シミュレーション結果）である。 第２の構成例に係るダブルゲート型トランジスタを、第２の実施形態に示した画素駆動回路に適用した場合における電圧−電流特性を説明するためのである。 第２の構成例に係るダブルゲート型トランジスタを、第２の実施形態に示した画素駆動回路に適用した場合における階調信号電流（入力電流）と発光駆動電流（出力電流）の関係（電流特性）を示す特性図（シミュレーション結果）である。 第２の構成例に係るダブルゲート型トランジスタを、第２の実施形態に示した画素駆動回路に適用した場合における階調信号電流（入力電流）と当該画素駆動回路への書込率との関係を示す特性図（シミュレーション結果）である。 第２の構成例に係るダブルゲート型トランジスタの素子構造の他の構成例と、当該ダブルゲート型トランジスタを、電流印加方式に対応した画素駆動回路（表示画素）に適用した場合の他の回路構成例を示す図である。 本発明に係る画素駆動回路の発光駆動用トランジスタに適用されるダブルゲート型トランジスタの素子構造の第３の構成例を示す断面構成図及び回路図である。 第３の構成例に係るダブルゲート型トランジスタを、上述した各実施形態に係る表示画素（画素駆動回路）に適用した場合の素子構造の一例を示す概略構成図である。 第３の構成例に係るダブルゲート型トランジスタにおいて、トップゲート端子とボトムゲート端子とを電気的に独立した状態における電圧−電流特性を示す図（シミュレーション結果）である。 第３の構成例に係るダブルゲート型トランジスタにおいて、トップゲート端子とボトムゲート端子とを電気的に接続（短絡）した状態における電圧−電流特性を示す図（シミュレーション結果）である。 従来技術における発光素子型ディスプレイの要部を示す概略構成図である。 従来技術における発光素子型ディスプレイに適用可能な各表示画素（画素駆動回路及び発光素子）の要部構成例を示す等価回路図である。

符号の説明

１００ 表示装置
１１０ 表示パネル
１２０ 走査ドライバ
１３０ データドライバ
ＳＬ 走査ライン
ＤＬ データライン
ＥＭ、ＥＭＡ〜ＥＭＣ 表示画素
ＤＣＡ〜ＤＣＣ 画素駆動回路
ＤＧＴ、ＤＧＴａ〜ＤＧＴｄ ダブルゲート型トランジスタ
ＯＥＬ 有機ＥＬ素子

Claims (28)

1. 表示画素に設けられた電流制御型の発光素子に対して、階調信号に応じた電流値を有する発光駆動電流を供給して、前記階調信号に基づく所定の輝度階調で発光動作させる画素駆動回路において、
   少なくとも、
   前記階調信号に基づく電荷を電圧成分として保持する電荷保持手段と、
   該電荷保持手段に保持された電圧成分に基づいて、前記発光駆動電流を生成して、前記発光素子に供給する駆動電流制御手段と、
   を備え、
   前記駆動電流制御手段は、半導体層の上方に設けられた第１のゲート電極と、前記半導体層の下方に設けられた第２のゲート電極と、前記半導体層の両端部に設けられたソース電極及びドレイン電極と、を具備するダブルゲート型の薄膜トランジスタ構造を有していることを特徴とする画素駆動回路。
2. 前記駆動電流制御手段は、前記第１のゲート電極と前記第２のゲート電極が電気的に接続されていることを特徴とする請求項１記載の画素駆動回路。
3. 前記電荷保持手段は、前記第１のゲート電極及び前記第２のゲート電極と前記ソース電極が対向することにより形成される容量成分であることを特徴とする請求項１又は２記載の画素駆動回路。
4. 前記駆動電流制御手段は、前記半導体層がアモルファスシリコンからなることを特徴とする請求項１乃至３のいずれかに記載の画素駆動回路。
5. 前記駆動電流制御手段は、前記ソース電極及び前記ドレイン電極が前記半導体層上に設けられた絶縁膜上に延在するように設けられていることを特徴とする請求項１乃至４のいずれかに記載の画素駆動回路。
6. 前記駆動電流制御手段は、前記ソース電極及び前記ドレイン電極が前記半導体層上に直接延在するように設けられていることを特徴とする請求項１乃至４のいずれかに記載の画素駆動回路。
7. 前記駆動電流制御手段は、前記ソース電極及び前記ドレイン電極が前記半導体層上に重なり合うように延在する寸法が、同一になるように設定されていることを特徴とする請求項５又は６記載の画素駆動回路。
8. 前記駆動電流制御手段は、前記ソース電極及び前記ドレイン電極が前記半導体層上に重なり合うように延在する寸法が、異なるように設定されていることを特徴とする請求項５又は６記載の画素駆動回路。
9. 前記駆動電流制御手段は、前記ソース電極及び前記ドレイン電極のうち、前記発光素子に直接接続される側の一の電極が前記半導体層上に重なり合うように延在する寸法が、他の電極の延在する寸法に対して短くなるように設定されていることを特徴とする請求項８記載の画素駆動回路。
10. 前記駆動電流制御手段は、前記第１のゲート電極が前記ソース電極と前記ドレイン電極との間の領域に設けられていることを特徴とする請求項１乃至９のいずれかに記載の画素駆動回路。
11. 前記階調信号は、前記輝度階調に応じた電流値を有する信号電流であることを特徴とする請求項１乃至１０のいずれかに記載の画素駆動回路。
12. 前記階調信号は、前記輝度階調に応じた電圧値を有する信号電圧であることを特徴とする請求項１乃至１０のいずれかに記載の画素駆動回路。
13. 前記画素駆動回路は、前記階調信号を前記電荷保持手段に供給するタイミングを制御する階調信号制御手段を備えていることを特徴とする請求項１乃至１２のいずれかに記載の画素駆動回路。
14. 前記階調信号制御手段は、単一のゲート電極を備える電界効果型トランジスタにより構成されていることを特徴とする請求項１３記載の画素駆動回路。
15. 前記階調信号制御手段は、ダブルゲート型の薄膜トランジスタ構造を有していることを特徴とする請求項１３記載の画素駆動回路。
16. 表示パネルに互いに直行するように配設された複数の走査ライン及び複数の信号ラインの各交点近傍に配置された複数の表示画素に対して、前記各信号ラインを介して、表示データに応じた階調信号を供給することにより、前記表示パネルに所望の画像情報を表示する画像表示装置において、
    前記各表示画素は、電流制御型の発光素子と、前記発光素子の発光動作を制御する画素駆動回路と、を備え、
    前記画素駆動回路は、少なくとも、前記階調信号に基づく電荷を電圧成分として保持する電荷保持手段と、該電荷保持手段に保持された電圧成分に基づいて、前記発光駆動電流を生成して、前記発光素子に供給する駆動電流制御手段と、前記階調信号を前記電荷保持手段に供給するタイミングを制御する階調信号制御手段と、を備え、
    前記駆動電流制御手段は、半導体層の上方に設けられた第１のゲート電極と、前記半導体層の下方に設けられた第２のゲート電極と、前記半導体層の両端部に設けられたソース電極及びドレイン電極と、を具備するダブルゲート型の薄膜トランジスタ構造を有していることを特徴とする画像表示装置。
17. 前記画像表示装置は、少なくとも、
    前記走査ラインに選択信号を印加して、前記走査ラインに接続された前記表示画素に設けられた前記階調信号制御手段により、前記階調信号の当該表示画素への書き込みを可能とする選択状態に設定する走査駆動手段と、
    前記選択状態に設定された前記表示画素に対応した前記表示データに基づく前記階調信号を生成して、前記信号ラインに供給する信号駆動手段と、
    を備えることを特徴とする請求項１６記載の画像表示装置。
18. 前記信号駆動手段から供給される前記階調信号は、前記表示データに応じた電流値を有する信号電流であることを特徴とする請求項１６又は１７記載の画像表示装置。
19. 前記信号駆動手段から供給される前記階調信号は、前記表示データに応じた電圧値を有する信号電圧であることを特徴とする請求項１６又は１７記載の画像表示装置。
20. 前記画素駆動回路に設けられる前記駆動電流制御手段は、前記第１のゲート電極と前記第２のゲート電極が電気的に接続されていることを特徴とする請求項１６乃至１９のいずれかに記載の画像表示装置。
21. 前記画素駆動回路に設けられる前記駆動電流制御手段は、前記ソース電極及び前記ドレイン電極が前記半導体層上に設けられた絶縁膜上に延在するように設けられていることを特徴とする請求項１６乃至２０のいずれかに記載の画像表示装置。
22. 前記画素駆動回路に設けられる前記駆動電流制御手段は、前記ソース電極及び前記ドレイン電極が前記半導体層上に直接延在するように設けられていることを特徴とする請求項１６乃至２０のいずれかに記載の画像表示装置。
23. 前記画素駆動回路に設けられる前記駆動電流制御手段は、前記ソース電極及び前記ドレイン電極が前記半導体層上に重なり合うように延在する寸法が、同一になるように設定されていることを特徴とする請求項２１又は２２記載の画像表示装置。
24. 前記画素駆動回路に設けられる前記駆動電流制御手段は、前記ソース電極及び前記ドレイン電極が前記半導体層上に重なり合うように延在する寸法が、異なるように設定されていることを特徴とする請求項２１又は２２記載の画像表示装置。
25. 前記画素駆動回路に設けられる前記駆動電流制御手段は、前記第１のゲート電極が前記ソース電極と前記ドレイン電極との間の領域に設けられていることを特徴とする請求項１６乃至２４のいずれかに記載の画像表示装置。
26. 前記画素駆動回路に設けられる前記階調信号制御手段は、単一のゲート電極を備える電界効果型トランジスタにより構成されていることを特徴とする請求項１６記載の画像表示装置。
27. 前記画素駆動回路に設けられる前記階調信号制御手段は、ダブルゲート型の薄膜トランジスタ構造を有していることを特徴とする請求項１６記載の画像表示装置。
28. 前記発光素子は、有機エレクトロルミネッセント素子であることを特徴とする請求項１６乃至２７のいずれかに記載の画像表示装置。

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