JP2021052187A - 表示装置 - Google Patents

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Abstract

【課題】信頼性の高い、良好な表示特性を有する表示装置を提供する。【解決手段】選択トランジスタ４００ｂ、駆動トランジスタ４００ａ及び発光素子３５０を含む画素６０１において、駆動トランジスタ４００ａとして、酸化物半導体膜にチャネルが形成され、そのチャネル長が０．５μｍ以上４．５μｍ以下、好ましくは１μｍより大きく４μｍ以下、より好ましくは１μｍより大きく３．５μｍ以下、より好ましくは１μｍより大きく２．５μｍ以下であるトランジスタを適用する。また、駆動トランジスタ４００ａとして、酸化物半導体膜の上層及び下層にそれぞれ重なる第１のゲート電極及び第２のゲート電極を有し、各ゲート電極が互いに電気的に接続している構成とする。また、電界効果移動度が要求されない画素の選択トランジスタ４００ｂのチャネル長を、少なくとも駆動トランジスタ４００ａのチャネル長よりも大きくする。【選択図】図１

Description

本明細書等で開示する発明は、表示装置及びその作製方法に関する。特に、本発明の一
態様は、酸化物半導体膜を有するトランジスタを備えた表示装置及びその作製方法に関す
る。
有機エレクトロルミネッセンス（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ、以下ＥＬ
とも記す）等の発光素子を用いた表示装置は視認性が高く、薄型化に最適であると共に、
視野角にも制限が無いため、ＣＲＴ（ｃａｔｈｏｄｅ ｒａｙ ｔｕｂｅ）や液晶表示装
置に替わる表示装置として注目されている。発光素子を用いたアクティブマトリクス型の
表示装置は通常、少なくとも発光素子と、画素へのビデオ信号の入力を制御するトランジ
スタ（スイッチング（選択）用トランジスタ）と、当該発光素子に供給する電流値を制御
するトランジスタ（駆動用トランジスタ）とが、各画素に設けられている。
表示装置に用いられているトランジスタは、ガラス基板上に形成された非晶質シリコン
、単結晶シリコンまたは多結晶シリコンなどのシリコン半導体によって構成されている。
また、近年、シリコン半導体に代わって、半導体特性を有する金属酸化物（酸化物半導
体）をトランジスタに用いる技術が注目されている。例えば、酸化物半導体として、酸化
亜鉛、またはＩｎ−Ｇａ−Ｚｎ酸化物を用いたトランジスタを作製し、該トランジスタを
表示装置の画素のスイッチング用トランジスタなどに用いる技術が開示されている（特許
文献１参照）。
特開２００７−１２３８６１号公報
発光素子を含む表示装置では、駆動用トランジスタのドレイン電流が発光素子に供給さ
れる。従って、駆動用トランジスタが劣化し、しきい値電圧が変動すると、発光素子の輝
度も変動する。従って、駆動用トランジスタのしきい値電圧の変動を抑制することは、表
示装置の画質向上を図る上で重要な課題である。
また、表示装置の高速駆動のためには、駆動用トランジスタとして、電界効果移動度の
高いトランジスタを用いることが望まれる。
一方、表示装置の低消費電力化のためには、選択用トランジスタとして、しきい値電圧
がプラスとなる電気特性（ノーマリーオフ特性ともいう。）のトランジスタを適用するこ
とが望まれる。または、選択用トランジスタとして、ドレイン電流（Ｉｄ）−ゲート電圧
（Ｖｇ）特性カーブにおいて、ゲート電圧が０Ｖの時のドレイン電流（カットオフ電流（
Ｉｃｕｔ））の値が低減されたトランジスタを適用することが望まれる。
上述の問題に鑑み、本発明の一態様は、トランジスタのしきい値電圧の変動による影響
が低減された表示装置を提供することを課題の一とする。または、本発明の一態様は、信
頼性の高い表示装置を提供することを課題の一とする。
また、本発明の一態様は、良好な表示特性を有する表示装置を提供することを課題の一
とする。
また、本発明の一態様は、低消費電力化を達成した表示装置を提供することを課題の一
とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。本発明の一態様
は、これらの課題の全てを解決する必要はないものとする。また、上記以外の課題は、明
細書等の記載から自ずと明らかになるものであり、明細書等の記載から上記以外の課題を
抽出することが可能である。
選択トランジスタ、駆動トランジスタ及び発光素子を含む画素において、駆動トランジ
スタとして、酸化物半導体膜にチャネルが形成され、そのチャネル長が０．５μｍ以上４
．５μｍ以下、好ましくは１μｍより大きく４μｍ以下、より好ましくは１μｍより大き
く３．５μｍ以下、より好ましくは１μｍより大きく２．５μｍ以下であるトランジスタ
を適用する。また、該駆動トランジスタとして、酸化物半導体膜の上層及び下層にそれぞ
れ重なる第１のゲート電極及び第２のゲート電極を有し、各ゲート電極が互いに電気的に
接続している構成とする。これによって、駆動トランジスタの電界効果移動度及びオン電
流を向上させることができ、高駆動周波数においても良好な表示を行うことが可能な表示
装置とすることができる。また、駆動トランジスタほどの電界効果移動度が要求されない
画素の選択トランジスタのチャネル長を、少なくとも駆動トランジスタのチャネル長より
も大きくすることで、画素の開口率を高めながら低消費電力化を達成することが可能とな
る。
より具体的には、例えば以下の構成とすることができる。
本発明の一態様は、発光素子と、発光素子の駆動トランジスタとして機能する第１のト
ランジスタと、第１のトランジスタと電気的に接続し、選択トランジスタとして機能する
第２のトランジスタと、を含む画素を有し、第１のトランジスタは、絶縁表面上の第１の
ゲート電極と、第１のゲート電極上の第１の絶縁膜と、第１の絶縁膜を介して第１のゲー
ト電極と重なる第１の酸化物半導体膜と、第１の酸化物半導体膜と電気的に接続し、第１
の酸化物半導体膜上に端部を有する一対の電極と、第１の酸化物半導体膜上の第２の絶縁
膜と、第２の絶縁膜を介して、第１の酸化物半導体膜上に設けられ、第１のゲート電極と
重なる第２のゲート電極と、を有し、第２のゲート電極は、チャネル幅方向において第２
の絶縁膜を介して第１の酸化物半導体膜の側面と対向する領域を有し、第２のトランジス
タは、絶縁表面上の第３のゲート電極と、第３のゲート電極上の第１の絶縁膜と、第１の
絶縁膜を介して第３のゲート電極と重なる第２の酸化物半導体膜と、第２の酸化物半導体
膜と電気的に接続し、第２の酸化物半導体膜上に端部を有する一対の電極と、を有し、第
１のトランジスタの一対の電極の間隔は、０．５μｍ以上４．５μｍ以下であり、第２の
トランジスタの一対の電極の間隔は、第１のトランジスタの一対の電極の間隔よりも広い
ことを特徴とする表示装置である。
また、本発明の一態様は、発光素子と、発光素子の駆動トランジスタとして機能する第
１のトランジスタと、第１のトランジスタと電気的に接続し、選択トランジスタとして機
能する第２のトランジスタと、を含む画素を有し、第１のトランジスタは、絶縁表面上の
第１のゲート電極と、第１のゲート電極上の第１の絶縁膜と、第１の絶縁膜を介して第１
のゲート電極と重なる第１の酸化物半導体膜と、第１の酸化物半導体膜と電気的に接続し
、第１の酸化物半導体膜上に端部を有する一対の電極と、第１の酸化物半導体膜上の第２
の絶縁膜と、第２の絶縁膜を介して、第１の酸化物半導体膜上に設けられ、第１のゲート
電極と重なる第２のゲート電極と、を有し、第２のゲート電極は、チャネル幅方向におい
て第２の絶縁膜を介して第１の酸化物半導体膜の側面と対向する領域を有し、第２のトラ
ンジスタは、絶縁表面上の第３のゲート電極と、第３のゲート電極上の第１の絶縁膜と、
第１の絶縁膜を介して第３のゲート電極と重なる第２の酸化物半導体膜と、第２の酸化物
半導体膜と電気的に接続し、第２の酸化物半導体膜上に端部を有する一対の電極と、を有
し、第１のトランジスタの一対の電極の間隔は、０．５μｍ以上４．５μｍ以下であり、
第２のトランジスタの一対の電極の間隔は、第１のトランジスタの一対の電極の間隔より
も広く、且つ、第２のトランジスタのカットオフ電流の値は第１のトランジスタのカット
オフ電流の値より小さいことを特徴とする表示装置である。
また、上記の表示装置において、第２のトランジスタは、第２の絶縁膜を介して第２の
酸化物半導体膜上に設けられ、第３のゲート電極と重なる第４のゲート電極を有し、第３
のゲート電極及び第４のゲート電極は、互いに接する領域を有していてもよい。
また、上記の表示装置において、第１のゲート電極と第２のゲート電極は、互いに接す
る領域を有することが好ましい。
また、上記の表示装置において、第１の絶縁膜及び第２の絶縁膜の少なくとも一は、化
学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を有することが好ましい
。
本発明の一態様によって、酸化物半導体膜を含むトランジスタのしきい値電圧の変動に
よる影響が低減された表示装置を提供することができる。
また、本発明の一態様によって、信頼性の高い表示装置を提供することができる。
また、本発明の一態様によって、良好な表示特性を有する表示装置を提供することがで
きる。
また、本発明の一態様によって、低消費電力化を達成した表示装置を提供することがで
きる。
表示装置の一態様を示す概念図及び画素の一態様を示す回路図。 表示装置の一態様を示す平面図及び断面図。 表示装置の作製方法の一態様を説明する断面図。 表示装置の作製方法の一態様を説明する断面図。 表示装置の作製方法の一態様を説明する断面図。 表示装置の作製方法の一態様を説明する断面図。 表示装置の一態様を示す平面図及び断面図。 表示装置の一態様を示す平面図及び断面図。 表示装置の一態様を示す平面図、断面図及び回路図。 回路記号とトランジスタの構成を示す図。 表示装置の一態様を示す平面図及び断面図。 表示装置の一態様を示す平面図及び断面図。 表示装置の作製方法の一態様を説明する断面図。 表示装置の作製方法の一態様を説明する断面図。 表示装置の作製方法の一態様を説明する断面図。 表示装置の画素構成の一態様を説明する平面図。 表示装置の画素構成の一態様を説明する断面図。 表示装置の画素構成の一態様を説明する断面図。 表示装置の一形態を説明する断面図。 表示装置の一形態を説明する平面図及び断面図。 表示装置の一形態を説明する断面図。 トランジスタのバンド構造を説明する図。 表示装置の画素構成の一態様を説明する回路図。 表示装置を説明する上面図および断面図。 電子機器の一例を説明する図。 実施例に係る、トランジスタのＶｇ−Ｉｄ特性。 実施例に係る、トランジスタのＶｇ−Ｉｄ特性。 実施例に係る、トランジスタのＶｇ−Ｉｄ特性。 計算に用いたトランジスタの構造と、計算により得られた電界効果移動度及びオン電流を説明する図。 計算に用いたトランジスタのモデルを説明する図。 計算によって得られた飽和移動度のチャネル長依存性を説明する図。 計算によって得られたオン電流のチャネル長依存性を説明する図。 計算によって得られたトランジスタのＶｇ−Ｉｄ特性及び酸化物半導体膜中の電流分布を説明する図。 計算によって得られたトランジスタのＶｇ−Ｉｄ特性及びシリコン膜中の電流分布を説明する図。 計算に用いた電子トラップ及び計算によって得られた飽和移動度のチャネル長依存性を説明する図。 トランジスタのオフ状態及びオン状態におけるキャリアの流れを説明する図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明
は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発
明は、以下に示す実施の形態及び実施例の記載内容に限定して解釈されるものではない。
また、以下に説明する実施の形態及び実施例において、同一部分又は同様の機能を有する
部分には同一の符号又は同一のハッチパターンを異なる図面間で共通して用い、その繰り
返しの説明は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、又は領域は、明
瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない
。
また、本明細書にて用いる第１、第２等の序数詞は、構成要素の混同を避けるために付
したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「第２
の」又は「第３の」等と適宜置き換えて説明することができる。
また、「ソース」や「ドレイン」の機能は、回路動作において電流の方向が変化する場
合などには入れ替わることがある。このため、本明細書等においては、「ソース」や「ド
レイン」の用語は、入れ替えて用いることができるものとする。
また、電圧とは、２点間における電位差のことをいい、電位とはある一点における静電
場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。
ただし、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位
差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが
多い。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよい
し、電圧を電位と読み替えてもよいこととする。
本明細書において、フォトリソグラフィ工程を行った後にエッチング工程を行う場合は
、フォトリソグラフィ工程で形成したマスクは除去するものとする。
（実施の形態１）
本実施の形態では、本発明の一態様の表示装置及びその作製方法について、図面を参照
して説明する。
＜表示装置の構成例＞
図１（Ａ）に、表示装置の一例のブロック図を示す。図１（Ａ）に示す表示装置は、画
素部６００と、走査線駆動回路６０４と、信号線駆動回路６０６と、各々が平行又は略平
行に配置され、且つ走査線駆動回路６０４によって電位が制御されるｍ本の走査線６０７
と、各々が平行又は略平行に配置され、且つ信号線駆動回路６０６によって電位が制御さ
れるｎ本の信号線６０９と、を有する。さらに画素部６００はマトリクス状に配置された
複数の画素６０１を有する。また、走査線駆動回路６０４及び信号線駆動回路６０６をま
とめて駆動回路部という場合がある。
各走査線６０７は、画素部６００においてｍ行ｎ列に配置された画素６０１のうち、い
ずれかの行に配置されたｎ個の画素６０１と電気的に接続される。また、各信号線６０９
は、ｍ行ｎ列に配置された画素６０１のうち、いずれかの列に配置されたｍ個の画素６０
１に電気的に接続される。ｍ、ｎはともに１以上の整数である。また、各容量線６１５は
、ｍ行ｎ列に配置された画素６０１のうち、いずれかの行に配置されたｎ個の画素６０１
と電気的に接続される。なお、容量線６１５が、信号線６０９に沿って、各々が平行又は
略平行に配置されている場合は、ｍ行ｎ列に配置された画素６０１のうち、いずれかの列
に配置されたｍ個の画素６０１と電気的に接続される。
＜画素の構成例＞
図１（Ｂ）は、図１（Ａ）に示す表示装置の画素６０１に用いることができる回路構成
の一例を示している。
図１（Ｂ）に示す画素６０１は、選択トランジスタとして機能するトランジスタ４００
ｂと、駆動トランジスタとして機能するトランジスタ４００ａと、容量素子３７０と、発
光素子３５０と、を有する。
トランジスタ４００ａのソース電極及びドレイン電極の一方は、発光素子３５０の一方
の電極に電気的に接続され、トランジスタ４００ａのソース電極及びドレイン電極の他方
は、高電源電位が与えられるアノード線（図示せず）と電気的に接続される。また、トラ
ンジスタ４００ａは、半導体膜を間に挟んで重なり合う一対のゲート電極を有しており、
トランジスタ４００ａのゲート電極の一方は、トランジスタ４００ａのゲート電極の他方
、トランジスタ４００ｂのソース電極及びドレイン電極の一方、及び容量素子３７０の一
方の電極に電気的に接続される。トランジスタ４００ｂのゲート電極は、走査線６０７に
電気的に接続され、トランジスタ４００ｂのソース電極及びドレイン電極の他方は、信号
線６０９に電気的に接続される。また、容量素子３７０の他方の電極は、容量線６１５に
電気的に接続され、発光素子３５０の他方の電極は、低電源電位が与えられるカソード線
（図示せず）に電気的に接続される。
トランジスタ４００ａは、オン状態又はオフ状態になることにより、発光素子３５０に
流れる電流を制御する機能を有する。
駆動トランジスタとして機能するトランジスタ４００ａは、発光素子３５０に十分な輝
度を得るために、オン電流の高いトランジスタを適用することが求められる。また、表示
装置の駆動周波数を向上させてより滑らかな動画表示を実現するために、電界効果移動度
が高いトランジスタを適用することが求められる。
そこで、本実施の形態の表示装置においては、トランジスタ４００ａとして、チャネル
長が０．５μｍ以上４．５μｍ以下、好ましくは１μｍより大きく４μｍ以下、より好ま
しくは１μｍより大きく３．５μｍ以下、より好ましくは１μｍより大きく２．５μｍ以
下であるトランジスタを適用する。トランジスタのオン電流は、チャネル幅に対するチャ
ネル長の比（Ｌ／Ｗ比）が小さいほど増加するため、トランジスタ４００ａのチャネル長
を上述の範囲程度に縮小することで、オン電流を向上させることができる。または、チャ
ネル長を上述の範囲程度に縮小し、且つチャネル幅も縮小することで、オン電流を一定に
保ったままトランジスタサイズを小さくすることができ、画素の開口率を向上させること
ができる。
また、トランジスタ４００ａは、チャネルが形成される酸化物半導体膜と、酸化物半導
体膜を間に挟んで重なり合う第１のゲート電極と第２のゲート電極を有する。また、トラ
ンジスタ４００ａに含まれる第１のゲート電極及び第２のゲート電極は電気的に接続して
いる。このように、酸化物半導体膜を挟んで一対のゲート電極を設け、且つ該一対のゲー
ト電極を電気的に接続させることで、一対のゲート電極の片方にだけ一定の電位を与える
場合とは異なり、一対のゲート電極に同じ電位が与えられるので、チャネル形成領域が増
え、トランジスタ４００ａのドレイン電流の増加を実現することができる。よって、オン
電流の低下を抑えつつトランジスタ４００ａのサイズを小さく抑えることができる。
さらに、第１のゲート電極と第２のゲート電極とを接続するために、酸化物半導体膜の
チャネル幅方向の側面の少なくとも一方に重なるように第２のゲート電極が設けられる。
これによって、酸化物半導体膜のチャネル幅方向の側面にも電界が印加されることとなり
、電流の流れる領域を拡大することが可能となる。したがって、トランジスタ４００ａの
電界効果移動度を向上させることができる。
また、電気的に接続された一対のゲート電極を設けることで、酸化物半導体膜に空乏層
ができやすくなるため、トランジスタ４００ａのサブスレッショルド特性を改善すること
ができる。
また、チャネル長を短縮することで、トランジスタのしきい値電圧がマイナス方向に変
動する場合がある。しかしながら、トランジスタ４００ａでは、第１のゲート電極に加え
て、バックチャネル領域側に第２のゲート電極（バックゲート電極）を設けることで、バ
ックチャネル領域にマイナスの電荷が生じるのを防ぎ、トランジスタのしきい値電圧がマ
イナス方向へシフトするのを抑えることができる。
トランジスタ４００ｂは、オン状態又はオフ状態となることにより、データ信号の書き
込みを制御する機能を有する。
トランジスタ４００ｂとしては、しきい値電圧がプラスとなる電気特性（ノーマリーオ
フ特性ともいう。）を有するトランジスタを適用することが好ましい。また、カットオフ
電流の低減されたトランジスタを適用することが好ましい。
上述したように、トランジスタのチャネル長を小さくすることで、高いオン電流が得ら
れる一方で、トランジスタのしきい値電圧がマイナス方向に変動（マイナスシフト）する
場合がある。本実施の形態の表示装置では、高いオン電流、高い電界効果移動度が要求さ
れる駆動トランジスタとして機能するトランジスタ４００ａのチャネル長を０．５μｍ以
上４．５μｍ以下とし、且つ電気的に接続された一対のゲート電極を設けることで、オン
電流及び電界効果移動度を向上させつつ、しきい値電圧のマイナスシフトを抑制する。
一方、選択トランジスタとして機能するトランジスタ４００ｂは、トランジスタ４００
ａほど高い電界効果移動度を要しないため、そのチャネル長をトランジスタ４００ａのチ
ャネル長よりも大きくすることで、トランジスタ４００ｂのしきい値電圧のマイナスシフ
トを抑制する。これによって、表示装置の高速動作及び低消費電力化を図ることが可能と
なる。
例えば、トランジスタ４００ａのチャネル長を０．５μｍ以上４．５μｍ以下とした場
合には、トランジスタ４００ｂのチャネル長を６μｍとすることができる。ただし、トラ
ンジスタ４００ｂのチャネル長は、少なくともトランジスタ４００ａのチャネル長よりも
大きければよく、表示装置に求められる特性によって適宜設定することができる。
また、トランジスタ４００ｂのカットオフ電流の値は、トランジスタ４００ａのカット
オフ電流の値よりも小さいことが好ましい。例えば、トランジスタ４００ｂのチャネル幅
に対するチャネル長の比（Ｌ／Ｗ比）をトランジスタ４００ａのＬ／Ｗ比よりも大きくす
ることにより、トランジスタ４００ｂのカットオフ電流の値を、トランジスタ４００ａの
カットオフ電流の値よりも小さくできる。また、トランジスタ４００ａとトランジスタ４
００ｂのチャネル幅が同等の場合には、トランジスタ４００ｂのチャネル長をトランジス
タ４００ａのチャネル長よりも大きくすることで、トランジスタ４００ｂのカットオフ電
流の値を低減することが可能となる。
なお、トランジスタ４００ｂを、トランジスタ４００ａと同様に、電気的に接続された
一対のゲート電極を有する構成としてもよい。ただし、トランジスタ４００ｂを前述の構
成とした場合、一対のゲート電極を接続するための領域が必要になり、結果として、トラ
ンジスタ４００ｂの面積が大きくなり、画素の開口率が低下してしまう。そのため、トラ
ンジスタ４００ｂはシングルゲート構造が好ましい。また、表示装置が大型化した場合、
トランジスタ４００ｂのゲート配線の寄生容量が表示装置の動作速度に影響を与えるよう
になる。そのため、トランジスタ４００ｂは、ゲート配線の寄生容量が小さいシングルゲ
ート構造が好ましい。
発光素子３５０としては、例えば、有機エレクトロルミネセンス素子（有機ＥＬ素子）
、又は無機ＥＬ素子を用いることができる。
＜トランジスタの回路記号＞
ここで、本明細書で用いる、酸化物半導体膜を間に挟んで重なり合う一対のゲート電極
を有するトランジスタの回路記号について、図１０（Ａ）に示す。図１０（Ａ）に示す回
路記号では、一対のゲート電極をＦＧ、ＢＧで示し、ソース電極をＳ、ドレイン電極をＤ
で示している。
図１０（Ｂ２）は、図１０（Ｂ１）の回路記号で表すことのできるトランジスタ４００
ａの断面図の一例を示している。図１０（Ｂ２）に示すトランジスタ４００ａは、ソース
電極またはドレイン電極として機能する一対の電極２０ａ、２０ｂが、酸化物半導体膜１
７ａ上において、ゲート電極３１と部分的に重なっている。図１０（Ｂ１）に示す回路記
号では、図１０（Ａ）に示す回路記号と同様に、一対のゲート電極をＦＧ、ＢＧで示し、
ソース電極をＳ、ドレイン電極をＤで示している。
図１０（Ｂ２）に示すトランジスタ４００ａは、チャネル長方向において、一対の電極
２０ａ、２０ｂの端部の距離Ｗｓｄが、ゲート電極３１の端部間の距離Ｗｂｇに比べて短
い。そして、チャネル長方向における断面図では、ゲート電極３１の一対の端部が、一対
の電極２０ａ、２０ｂと重なっている。
図１０（Ｃ２）は、図１０（Ｃ１）の回路記号で表すことのできるトランジスタ４００
ａの断面図の一例を示している。図１０（Ｃ２）に示すトランジスタ４００ａは、ソース
電極またはドレイン電極として機能する一対の電極２０ａ、２０ｂが、酸化物半導体膜１
７ａ上において、ゲート電極３１と重なっていない。図１０（Ｃ１）に示す回路記号では
、図１０（Ａ）に示す回路記号と同様に、一対のゲート電極をＦＧ、ＢＧで示し、ソース
電極をＳ、ドレイン電極をＤで示している。
図１０（Ｃ２）に示すトランジスタ４００ａは、チャネル長方向において、一対の電極
２０ａ、２０ｂの距離Ｗｓｄが、ゲート電極３１の端部間の距離Ｗｂｇに比べて長い。そ
して、チャネル長方向における断面図では、ゲート電極３１の一対の端部が、一対の電極
２０ａ、２０ｂと重なってない。
本明細書に添付された図面では、図１０（Ａ）に示す回路記号が、図１０（Ｂ１）の回
路記号で表される構造のトランジスタ４００ａと、図１０（Ｃ１）の回路記号で表される
構造のトランジスタ４００ａとを、含むものとする。
＜画素に含まれるトランジスタの構成例＞
次いで、表示装置の画素に含まれるトランジスタの具体的な構成について説明する。
図２（Ａ１）乃至図２（Ｃ２）に、表示装置の画素６０１に含まれるトランジスタ４０
０ａ及びトランジスタ４００ｂの上面図及び断面図を示す。図２（Ａ１）は駆動トランジ
スタとしての機能を有するトランジスタ４００ａの上面図であり、図２（Ａ２）は選択ト
ランジスタとしての機能を有するトランジスタ４００ｂの上面図であり、図２（Ｂ）は、
図２（Ａ１）の一点鎖線Ａ１−Ｂ１間及び図２（Ａ２）の一点鎖線Ａ２−Ｂ２間の断面図
であり、図２（Ｃ１）は、図２（Ａ１）の一点鎖線Ｃ１−Ｄ１間の断面図であり、図２（
Ｃ２）は、図２（Ａ２）の一点鎖線Ｃ２−Ｄ２間の断面図である。なお、図２（Ａ１）及
び図２（Ａ２）では、明瞭化のため、基板１１及び絶縁膜１５などを省略している。
図２（Ａ１）、図２（Ｂ）及び図２（Ｃ１）に示すトランジスタ４００ａは、チャネル
エッチ型のトランジスタであり、基板１１上に設けられるゲート電極１３ａと、基板１１
及びゲート電極１３ａ上に形成される絶縁膜１５と、絶縁膜１５を介して、ゲート電極１
３ａと重なる酸化物半導体膜１７ａと、酸化物半導体膜１７ａに接する一対の電極２０ａ
、２０ｂとを有する。また、絶縁膜１５、酸化物半導体膜１７ａ、及び一対の電極２０ａ
、２０ｂ上に、酸化物絶縁膜２３、酸化物絶縁膜２５、及び窒化物絶縁膜２７で構成され
る絶縁膜２８と、絶縁膜２８上に形成されるゲート電極３１とを有する。ゲート電極３１
は、絶縁膜１５及び絶縁膜２８に設けられた開口部４２、４３においてゲート電極１３ａ
と接続する。また、一対の電極２０ａ、２０ｂの一方、ここでは電極２０ｂに接続する電
極３２が、窒化物絶縁膜２７上に形成される。なお、電極３２は画素電極として機能する
。
図２（Ｂ）及び図２（Ｃ２）に示すトランジスタ４００ｂは、チャネルエッチ型のトラ
ンジスタであり、基板１１上に設けられるゲート電極１３ｂと、基板１１及びゲート電極
１３ｂ上に形成される絶縁膜１５と、絶縁膜１５を介して、ゲート電極１３ｂと重なる酸
化物半導体膜１７ｂと、酸化物半導体膜１７ｂに接する一対の電極２０ｃ、２０ｄとを有
する。また、絶縁膜１５、酸化物半導体膜１７ｂ、及び一対の電極２０ｃ、２０ｄ上に、
酸化物絶縁膜２３、酸化物絶縁膜２５、及び窒化物絶縁膜２７で構成される絶縁膜２８と
、を有する。
トランジスタ４００ａ及びトランジスタ４００ｂにおいて、絶縁膜１５は、ゲート絶縁
膜（トランジスタ４００ａにおいては第１のゲート絶縁膜）として機能する。また、絶縁
膜２８は、トランジスタ４００ａの第２のゲート絶縁膜として機能し、トランジスタ４０
０ｂにおいては、保護絶縁膜として機能する。
本実施の形態に示すトランジスタ４００ａは、チャネル長が０．５μｍ以上４．５μｍ
以下、好ましくは１μｍより大きく４μｍ以下、より好ましくは１μｍより大きく３．５
μｍ以下、より好ましくは１μｍより大きく２．５μｍ以下である。また、トランジスタ
４００ａは、チャネル幅方向において、ゲート電極１３ａ及びゲート電極３１の間に、絶
縁膜１５及び絶縁膜２８を介して酸化物半導体膜１７ａが設けられている。また、ゲート
電極３１は図２（Ａ１）に示すように、上面から見て、絶縁膜２８を介して酸化物半導体
膜１７ａの端部と重なる。
トランジスタ４００ａに含まれる酸化物半導体膜１７ａは、チャネル長方向の側面が、
一対の電極２０ａ、２０ｂと重なり、チャネル幅方向の側面が、ゲート電極３１と重なる
構成を有する。酸化物半導体膜１７ａの端部は、酸化物半導体膜１７ａを島状に加工する
ためのエッチング処理でプラズマに曝される際に、エッチングガスから生じた塩素ラジカ
ル、フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸
化物半導体膜１７ａの端部では、当該金属元素と結合していた酸素が脱離しやすい状態に
あるため、酸素欠損が形成され、ｎ型化しやすい場合がある。特に、酸化物半導体膜１７
ａの端部のうち、破線３３及び破線３４で囲まれた領域がｎ型化すると、この領域を介し
て、一対の電極２０ａ、２０ｂの間にリーク電流が流れやすい。しかしながら、トランジ
スタ４００ａでは、上述の領域がゲート電極３１と重なるため、ゲート電極３１（ゲート
電極３１と同電位のゲート電極１３ａを含む）の電位を制御することにより、当該領域に
印加される電界を制御することができる。よって、酸化物半導体膜１７ａの端部がｎ型化
されていたとしても、一対の電極２０ａ、２０ｂ間に流れうるリーク電流を、一対のゲー
ト電極に与える電位によって制御することができる。
具体的に、トランジスタ４００ａが非導通状態となるような電位を一対のゲート電極に
与えたときには、破線３３及び破線３４で囲まれた酸化物半導体膜１７ａの端部を介して
一対の電極２０ａ、２０ｂ間に流れるオフ電流を小さく抑えることができる。そのため、
トランジスタ４００ａでは大きなオン電流を得るためにチャネル長を短くし、その結果、
酸化物半導体膜１７ａの端部における一対の電極２０ａ、２０ｂ間の長さが短くなっても
、オフ電流を小さく抑えることが可能となる。すなわち、トランジスタ４００ａは、導通
状態の場合には、大きなオン電流を得ることができ、非導通状態の場合には、オフ電流を
小さく抑えることが可能なトランジスタである。
また、本実施の形態に示すトランジスタ４００ｂのチャネル長は、トランジスタ４００
ａのチャネル長よりも大きい。これにより、シングルゲート構造であるトランジスタ４０
０ｂのしきい値電圧のマイナス方向への変動を抑制し、カットオフ電流の値を小さく抑え
ることができる。
絶縁膜１５及び絶縁膜２８には複数の開口部を有する。代表的には、図２（Ｂ）に示す
ように、一対の電極２０ａ、２０ｂの一方を露出する開口部４１を有する。また、図２（
Ｃ１）に示すように、チャネル幅方向において、酸化物半導体膜１７ａを挟む開口部４２
、４３を有する。即ち、酸化物半導体膜１７ａの側面の外側に開口部４２、４３を有する
。開口部４１において、一対の電極２０ａ、２０ｂの一方、ここでは電極２０ｂと電極３
２が接続する。また、開口部４２、４３において、ゲート電極１３ａ及びゲート電極３１
が接続する。即ち、チャネル幅方向において、ゲート電極１３ａ及びゲート電極３１は、
絶縁膜１５及び絶縁膜２８を介して酸化物半導体膜１７ａを囲む。また、当該開口部４２
、４３の側面において、ゲート電極３１は酸化物半導体膜１７ａの側面と対向する。
なお、図２（Ｃ１）に示すように、チャネル幅方向において、酸化物半導体膜１７ａの
側面と開口部４２、４３におけるゲート電極３１との距離ｄは、絶縁膜１５の膜厚ｔ１と
絶縁膜２８の膜厚ｔ２を足し合わせた膜厚の１倍以上７．５倍以下とする。酸化物半導体
膜１７ａの側面と開口部４２、４３におけるゲート電極３１との距離ｄが、絶縁膜１５の
膜厚ｔ１と絶縁膜２８の膜厚ｔ２を足し合わせた膜厚の１倍以上の場合、図２（Ｄ）の電
気力線４４４で示すように、ゲート電極３１の電界が酸化物半導体膜１７ａの側面、また
は側面及びその近傍を含む端部に影響するため、酸化物半導体膜１７ａの側面または端部
における寄生チャネルの発生を抑制することができる。一方、酸化物半導体膜１７ａの側
面と開口部４２、４３におけるゲート電極３１との距離ｄが、絶縁膜１５の膜厚ｔ１と絶
縁膜２８の膜厚ｔ２を足し合わせた膜厚の７．５倍以下の場合、トランジスタの面積をよ
り小さくすることができる。
トランジスタ４００ａに含まれる酸化物半導体膜１７ａと、トランジスタ４００ｂに含
まれる酸化物半導体膜１７ｂは、同一の作製工程にて形成することが可能である。酸化物
半導体膜１７ａ及び酸化物半導体膜１７ｂは、少なくともＩｎ若しくはＺｎを含む金属酸
化物で形成され、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸
化物（ＭはＡｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）等で形成される。
なお、酸化物半導体膜１７ａ及び酸化物半導体膜１７ｂがＩｎ−Ｍ−Ｚｎ酸化物である
とき、ＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、Ｉｎが２５ａｔｏｍｉｃ％
以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、
Ｍが６６ａｔｏｍｉｃ％未満とする。
酸化物半導体膜１７ａ及び酸化物半導体膜１７ｂは、エネルギーギャップが２ｅＶ以上
、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネルギ
ーギャップの広い酸化物半導体を用いることで、トランジスタ４００ａ及びトランジスタ
４００ｂのオフ電流を低減することができる。
酸化物半導体膜１７ａ及び酸化物半導体膜１７ｂの厚さは、３ｎｍ以上２００ｎｍ以下
、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とす
る。
酸化物半導体膜１７ａ及び酸化物半導体膜１７ｂがＩｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、
Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、Ｉｎ−Ｍ−Ｚｎ酸化物を成膜するた
めに用いるスパッタリングターゲットの金属元素の原子数比は、Ｉｎ≧Ｍ、Ｚｎ≧Ｍを満
たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として
、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝３
：１：２が好ましい。なお、成膜される酸化物半導体膜１７ａ及び酸化物半導体膜１７ｂ
の原子数比はそれぞれ、誤差として上記のスパッタリングターゲットに含まれる金属元素
の原子数比のプラスマイナス４０％の変動を含む。
酸化物半導体膜１７ａ及び酸化物半導体膜１７ｂとしては、キャリア密度の低い酸化物
半導体膜を用いる。例えば、酸化物半導体膜１７ａ及び酸化物半導体膜１７ｂは、キャリ
ア密度が１×１０１７個／ｃｍ３以下、好ましくは１×１０１５個／ｃｍ３以下、さらに
好ましくは１×１０１３個／ｃｍ３以下、より好ましくは１×１０１１個／ｃｍ３以下の
酸化物半導体膜を用いる。
なお、これらに限られず、必要とするトランジスタの半導体特性及び電気特性（電界効
果移動度、しきい値電圧等）に応じて各々の酸化物半導体膜に適切な組成のものを用いれ
ばよい。また、必要とするトランジスタの半導体特性を得るために、酸化物半導体膜１７
ａ及び酸化物半導体膜１７ｂのキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の
原子数比、原子間距離、密度等を適切なものとすることが好ましい。
なお、酸化物半導体膜１７ａ及び酸化物半導体膜１７ｂとして、不純物濃度が低く、欠
陥準位密度の低い酸化物半導体膜を用いることで、さらに優れた電気特性を有するトラン
ジスタを作製することができ好ましい。なお、不純物としては、水素、窒素、アルカリ金
属、またはアルカリ土類金属等が挙げられる。本明細書では、不純物濃度が低く、欠陥準
位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性とよぶ。
高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないた
め、キャリア密度を低くすることができる。従って、当該酸化物半導体膜にチャネル領域
が形成されるトランジスタは、しきい値電圧がプラスとなる電気特性（ノーマリーオフ特
性ともいう。）になりやすい。また、高純度真性または実質的に高純度真性である酸化物
半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、
高純度真性または実質的に高純度真性である酸化物半導体膜を用いたトランジスタは、オ
フ電流が著しく小さく、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから
１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すな
わち１×１０−１３Ａ以下という特性を得ることができる。従って、当該酸化物半導体膜
にチャネル領域が形成されるトランジスタは、電気特性の変動が小さく、信頼性が高い。
なお、酸化物半導体膜のトラップ準位に捕獲された電荷は、消失するまでに要する時間が
長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高
い酸化物半導体膜にチャネル領域が形成されるトランジスタは、電気特性が不安定となる
場合がある。
酸化物半導体膜に含まれる水素は金属原子と結合する酸素と反応して水になり、水素と
反応した酸素は金属原子から脱離して、格子（または酸素が脱離した部分）に酸素欠損を
形成する。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合があ
る。また、水素の一部が金属原子と結合する酸素と結合することで、キャリアである電子
を生成する場合がある。従って、水素が含まれている酸化物半導体を用いたトランジスタ
はノーマリーオン特性となりやすい。
このため、酸化物半導体膜１７ａ及び酸化物半導体膜１７ｂは酸素欠損と共に、水素が
できる限り低減されていることが好ましい。具体的には、酸化物半導体膜１７ａ及び酸化
物半導体膜１７ｂにおいて、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉ
ｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、２×１０２０
ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好まし
くは１×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１８ａｔｏｍｓ／ｃ
ｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１
０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下
とする。
酸化物半導体膜１７ａ及び酸化物半導体膜１７ｂにおいて、第１４族元素の一つである
シリコンや炭素が含まれると、酸化物半導体膜１７ａ及び酸化物半導体膜１７ｂにおいて
酸素欠損が増加し、ｎ型化してしまう。このため、酸化物半導体膜１７ａ及び酸化物半導
体膜１７ｂにおけるシリコンや炭素の濃度（二次イオン質量分析法により得られる濃度）
を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３
以下とする。
また、酸化物半導体膜１７ａ及び酸化物半導体膜１７ｂにおいて、二次イオン質量分析
法により得られるアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍ
ｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。アルカリ金属
及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、ト
ランジスタのオフ電流が増大してしまうことがある。このため、酸化物半導体膜１７ａ及
び酸化物半導体膜１７ｂのアルカリ金属またはアルカリ土類金属の濃度を低減することが
好ましい。
また、酸化物半導体膜１７ａ及び酸化物半導体膜１７ｂに窒素が含まれていると、キャ
リアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含ま
れている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。従って
、当該酸化物半導体膜において、窒素はできる限り低減されていることが好ましい、例え
ば、二次イオン質量分析法により得られる窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３
以下にすることが好ましい。
酸化物半導体膜１７ａ及び酸化物半導体膜１７ｂに含まれる不純物濃度を上述の値まで
低減することで、トランジスタ４００ａ、４００ｂにしきい値電圧がプラスとなる電気特
性（ノーマリーオフ特性ともいう。）を付与することが可能となる。
また、酸化物半導体膜１７ａ及び酸化物半導体膜１７ｂは、例えば非単結晶構造でもよ
い。非単結晶構造は、例えば、後述するＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ
Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶構造、
後述する微結晶構造、または非晶質構造を含む。非単結晶構造において、非晶質構造は最
も欠陥準位密度が高く、ＣＡＡＣ−ＯＳは最も欠陥準位密度が低い。
なお、酸化物半導体膜１７ａをＣＡＡＣ−ＯＳ膜で形成することで、チャネル長の小さ
い、代表的には０．５μｍ以上４．５μｍ以下、好ましくは１μｍより大きく４μｍ以下
、より好ましくは１μｍより大きく３．５μｍ以下、より好ましくは１μｍより大きく２
．５μｍ以下とした場合であってもチャネルエッチ型のトランジスタを作製することが可
能であるため、好ましい。
なお、酸化物半導体膜１７ａ及び酸化物半導体膜１７ｂが、非晶質構造の領域、微結晶
構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の二種以上を有する
混合膜であってもよい。混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結
晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のいずれか二種以上の領域を有
する場合がある。また、混合膜は、例えば、非晶質構造の領域、微結晶構造の領域、多結
晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のいずれか二種以上の領域の積
層構造を有する場合がある。
酸化物半導体膜を有するトランジスタは、蓄積型のトランジスタである。ここで、酸化
物半導体膜を有するトランジスタのオフ状態及びオン状態におけるキャリアの流れについ
て、図３６に示す模式図を用いて説明する。また、図３６（Ａ）及び図３６（Ｂ）は、チ
ャネル長方向の断面図であり、図３６（Ｃ）は、チャネル幅方向の断面図である。
図３６において、酸化物半導体膜を有するトランジスタは、ゲート電極ＧＥ＿１と、ゲ
ート電極ＧＥ＿１上のゲート絶縁膜ＧＩ＿１と、ゲート絶縁膜ＧＩ＿１上の酸化物半導体
膜ＯＳと、酸化物半導体膜ＯＳ上の電極Ｓ、Ｄと、酸化物半導体膜ＯＳ及び電極Ｓ、Ｄ上
のゲート絶縁膜ＧＩ＿２と、ゲート絶縁膜ＧＩ＿２上のゲート電極ＧＥ＿２とを有する。
酸化物半導体膜ＯＳは、チャネル領域ｉと、電極Ｓ、Ｄに接する低抵抗領域ｎ＋とを有す
る。ゲート電極ＧＥ＿１及びゲート電極ＧＥ＿２は、図３６（Ｃ）に示すように、接続さ
れている。
トランジスタがオフ状態の場合、図３６（Ａ）に示すように、ゲート電極ＧＥ＿１、Ｇ
Ｅ＿２に負の電圧が印加されると、酸化物半導体膜ＯＳのチャネル領域ｉから電子が排斥
され、チャネル領域ｉは完全に空乏化する。この結果、トランジスタのオフ電流が極めて
小さくなる。
一方、オン状態の場合、図３６（Ｂ）に示すように、電極Ｓと接する低抵抗領域ｎ＋か
ら電極Ｄと接する低抵抗領域ｎ＋へかけて電子が蓄積され、矢印で示すように電流パスが
形成される。図３６（Ｃ）に示すように、ゲート電極ＧＥ＿１及びゲート電極ＧＥ＿２を
同電位とし、且つ酸化物半導体膜ＯＳの側面がゲート電極ＧＥ＿２と対向することで、さ
らには、チャネル幅方向において、ゲート電極ＧＥ＿１及びゲート電極ＧＥ＿２が、ゲー
ト絶縁膜ＧＩ＿１及びゲート絶縁膜ＧＩ＿２を介して酸化物半導体膜ＯＳを囲むことで、
図３６（Ｂ）に示すように、酸化物半導体膜ＯＳにおいてキャリアが、ゲート絶縁膜ＧＩ
＿１、ＧＩ＿２と酸化物半導体膜ＯＳとの界面のみでなく、酸化物半導体膜ＯＳ中の広い
範囲において流れるため、トランジスタにおけるキャリアの移動量が増加する。この結果
、トランジスタのオン電流が大きくなると共に、電界効果移動度が高くなり、代表的には
電界効果移動度が１０ｃｍ２／Ｖ・ｓ以上、さらには２０ｃｍ２／Ｖ・ｓ以上となる。な
お、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値ではな
く、トランジスタの飽和領域における電界効果移動度である。なお、トランジスタのチャ
ネル長（Ｌ長ともいう。）を０．５μｍ以上６．５μｍ以下、好ましくは１μｍより大き
く６μｍ未満、より好ましくは１μｍより大きく４μｍ以下、より好ましくは１μｍより
大きく３．５μｍ以下、より好ましくは１μｍより大きく２．５μｍ以下とすることで、
電界効果移動度の増加が顕著である。また、チャネル長が０．５μｍ以上６．５μｍ以下
のように小さいことで、チャネル幅も小さくすることが可能である。このため、図３６（
Ｃ）に示すように、ゲート電極ＧＥ＿１及びゲート電極ＧＥ＿２の接続部となるための領
域を設けても、トランジスタの面積を縮小することが可能である。
図２（Ａ１）、図２（Ｂ）、図２（Ｃ１）、及び図２（Ｄ）に示すトランジスタ４００
ａでは、ゲート電極１３ａ及びゲート電極３１を有することで、それぞれが外部からの電
界を遮蔽する機能を有するため、基板１１及びゲート電極１３ａの間、ゲート電極３１上
に存在する固定電荷が酸化物半導体膜１７ａに影響しない。この結果、ストレス試験（例
えば、ゲート電極にマイナスの電位を印加する−ＧＢＴ（Ｇａｔｅ Ｂｉａｓ−Ｔｅｍｐ
ｅｒａｔｕｒｅ）ストレス試験）の劣化が抑制されると共に、異なるドレイン電圧におけ
るオン電流の立ち上がり電圧の変動を抑制することができる。
なお、ＢＴストレス試験は加速試験の一種であり、長期間の使用によって起こるトラン
ジスタの特性変化（即ち、経年変化）を、短時間で評価することができる。特に、ＢＴス
トレス試験前後におけるトランジスタのしきい値電圧の変動量は、信頼性を調べるための
重要な指標となる。ＢＴストレス試験前後において、しきい値電圧の変動量が少ないほど
、信頼性が高いトランジスタであるといえる。
トランジスタのチャネル長を微細化すると、しきい値電圧がマイナス方向にシフトする
場合がある。しかしながら、本実施の形態の表示装置においては、画素の選択トランジス
タとして機能するトランジスタ４００ｂのチャネル長を駆動トランジスタとして機能する
トランジスタ４００ａよりも長くすることで、表示装置の高速動作と低消費電力化を図る
ことができる。
また、酸化物半導体膜１７ａ及び酸化物半導体膜１７ｂ上に設けられる絶縁膜２８にお
いて、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜が含まれること
が好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、加熱
により酸素の一部が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化
物絶縁膜は、表面温度が１００℃以上７００℃以下、または１００℃以上５００℃以下の
範囲で行われるＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏ
ｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃ
ｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物絶縁膜であ
る。
絶縁膜２８において、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁
膜が含まれると、絶縁膜２８に含まれる酸素の一部を酸化物半導体膜１７ａ及び酸化物半
導体膜１７ｂに移動させ、該酸化物半導体膜に含まれうる酸素欠損を低減することが可能
である。
酸化物半導体膜中に酸素欠損が含まれている酸化物半導体膜を用いたトランジスタは、
しきい値電圧がマイナス方向に変動しやすく、ノーマリーオン特性となりやすい。これは
、酸化物半導体膜に含まれる酸素欠損に起因して電荷が生じ、酸化物半導体膜が低抵抗化
するためである。トランジスタがノーマリーオン特性を有すると、動作時に動作不良が発
生しやすくなる、または非動作時の消費電力が高くなるなどの、様々な問題が生じる。ま
た、時間経過やストレス試験により、トランジスタの電気特性、代表的にはしきい値電圧
の変動量が増大するという問題がある。
しかしながら、本実施の形態に示すトランジスタ４００ａ及びトランジスタ４００ｂは
、酸化物半導体膜１７ａ、１７ｂ上に設けられる絶縁膜２８に、化学量論的組成を満たす
酸素よりも多くの酸素を含む酸化物絶縁膜が含まれることで、絶縁膜２８に含まれる酸素
を酸化物半導体膜１７ａ、１７ｂに移動させ、該酸化物半導体膜の酸素欠損を低減するこ
とが可能である。また、絶縁膜２８は、エッチング雰囲気に曝されていないため、欠陥が
少ない。これらの結果、ノーマリーオフ特性を有するトランジスタとなる。また、時間経
過やストレス試験において、トランジスタの電気特性、代表的には動作時間に対するしき
い値電圧の変動量を低減することができる。さらには、ストレス試験を繰り返しても、し
きい値電圧の変動を低減することができる。
また、トランジスタ４００ａ及びトランジスタ４００ｂがチャネルエッチ型のトランジ
スタであることも、電気特性の向上に有効である。ここで、チャネルエッチ型のトランジ
スタとチャネル保護型のトランジスタとを比較する。例えば、酸化物半導体膜を挟んで２
つのゲート電極を有するチャネル保護型のトランジスタは、第１のゲート電極上に第１の
ゲート絶縁膜が形成され、第１のゲート絶縁膜上に酸化物半導体膜が形成される。酸化物
半導体膜上にチャネル保護膜が形成され、該チャネル保護膜上に酸化物半導体膜と接する
一対の電極が形成される。さらに、チャネル保護膜及び一対の電極上に第２のゲート絶縁
膜が形成され、第２のゲート絶縁膜上に第２のゲート電極が形成される。
チャネル保護膜は、一対の電極を形成する際のエッチング工程において、プラズマに曝
され、ダメージを受ける。このため、チャネル保護膜には欠陥が形成されやすい。この結
果、酸化物半導体膜を流れるキャリアがチャネル保護膜の欠陥に捕獲されてしまい、トラ
ンジスタの電気特性が動作時間と共に変動し、信頼性が低い。しかしながら、本実施の形
態に示すトランジスタ４００ａ及びトランジスタ４００ｂは、チャネルエッチ型であり、
絶縁膜２８において、酸化物半導体膜１７ａ又は酸化物半導体膜１７ｂと重なる領域は、
エッチングの雰囲気に曝されない。このため、絶縁膜２８の欠陥が少なく、信頼性の高い
トランジスタである。
また、チャネル保護型のトランジスタにおいて、酸化物半導体膜において一対の電極と
重なる領域では、一対の電極が第２のゲート電極の電界を遮蔽してしまい、第２のゲート
電極の電界が酸化物半導体膜に均一に影響しない。この結果、第２のゲート電極の電界に
より誘起されて酸化物半導体膜を流れるキャリア量が減少してしまう。しかしながら、本
実施の形態に示すトランジスタ４００ａは、チャネルエッチ型のトランジスタであり、ゲ
ート電極３１の電界が、酸化物半導体膜１７ａのバックチャネルに均一に影響する。さら
には、酸化物半導体膜１７ａの側面においてもゲート電極３１の電界の影響を受ける。こ
れらの結果、酸化物半導体膜１７ａの広い範囲においてキャリアが流れるため、トランジ
スタの電界効果移動度が上昇すると共に、オン電流が増大する。
また、チャネル保護型のトランジスタは、酸化物半導体膜と一対の電極それぞれとを接
続させるため、一対の電極それぞれの一方の端部をチャネル保護膜上に位置させる。また
、一対の電極それぞれの一方の端部は、酸化物半導体膜と一対の電極それぞれとの接続領
域よりも内側に位置する。これらのため、フォトマスクの位置ずれを考慮すると、酸化物
半導体膜と一対の電極それぞれの接続領域の間隔を広く設計する必要がある。一方、チャ
ネルエッチ型のトランジスタは、酸化物半導体膜に一対の電極それぞれの一方の端部が直
接接続するため、チャネルエッチ型のトランジスタは、チャネル保護型のトランジスタと
比較して、一対の電極間の距離を小さくすることが容易である。特に本発明の一態様の表
示装置で画素の駆動トランジスタとして機能するトランジスタ４００ａはチャネル長の短
いトランジスタであるため、チャネルエッチ型とすることで、表示装置を歩留りよく作製
することが可能となる。
さらには、トランジスタ４００ａ及びトランジスタ４００ｂの双方がチャネルエッチ型
であり、トランジスタ４００ｂとトランジスタ４００ａの構成の相違点は、チャネル長の
長さ及びトランジスタ４００ａがバックゲート電極として機能するゲート電極３１の有す
る点である。したがって、トランジスタ４００ａ及びトランジスタ４００ｂを同一の工程
で作製することが可能である。よって、表示装置の作製工程の簡略化を図ることが可能と
なる。
＜トランジスタの構成要素の詳細＞
以下に、トランジスタ４００ａ、トランジスタ４００ｂの構成の詳細について説明する
。
基板１１の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の
耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サフ
ァイア基板等を、基板１１として用いてもよい。また、シリコンや炭化シリコンなどの単
結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯ
Ｉ基板等を適用することも可能であり、これらの基板上に半導体素子が設けられたものを
、基板１１として用いてもよい。なお、基板１１として、ガラス基板を用いる場合、第６
世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８
世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１
０世代（２９５０ｍｍ×３４００ｍｍ）等の大面積基板を用いることで、大型の表示装置
を作製することができる。
また、基板１１として、可撓性基板を用い、可撓性基板上に直接、トランジスタ４００
ａ、トランジスタ４００ｂを形成してもよい。または、基板１１とトランジスタ４００ａ
、トランジスタ４００ｂの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を
一部あるいは全部完成させた後、基板１１より分離し、他の基板に転載するのに用いるこ
とができる。その際、トランジスタ４００ａ、トランジスタ４００ｂは耐熱性の劣る基板
や可撓性の基板にも転載できる。
ゲート電極１３ａ、１３ｂは、アルミニウム、クロム、銅、タンタル、チタン、モリブ
デン、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か
、上述した金属元素を組み合わせた合金等を用いて形成することができる。また、マンガ
ン、ジルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。また
、ゲート電極１３ａ、１３ｂは、単層構造でも、二層以上の積層構造としてもよい。例え
ば、シリコンを含むアルミニウム膜の単層構造、チタン膜上にアルミニウム膜を積層する
二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステ
ン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜
を積層する二層構造、チタン膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜
上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。ま
た、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム
、スカンジウムから選ばれた元素の膜、または複数組み合わせた合金膜、もしくは窒化膜
を用いてもよい。
また、ゲート電極１３ａ、１３ｂは、インジウム錫酸化物（ＩＴＯ）、酸化タングステ
ンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタン
を含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物
、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用する
こともできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とする
こともできる。
絶縁膜１５は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリ
コン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属酸化物
、窒化シリコンなどを用いればよく、積層または単層で設ける。
また、絶縁膜１５として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加された
ハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネー
ト（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料
を用いることでトランジスタのゲートリークを低減できる。
絶縁膜１５の厚さは、５ｎｍ以上４００ｎｍ以下、より好ましくは１０ｎｍ以上３００
ｎｍ以下、より好ましくは５０ｎｍ以上２５０ｎｍ以下とするとよい。
一対の電極２０ａ、２０ｂ及び一対の電極２０ｃ、２０ｄは、アルミニウム、チタン、
クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、また
はタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層
構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、チタン膜上にア
ルミニウム膜を積層する二層構造、タングステン膜上にアルミニウム膜を積層する二層構
造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に
銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造、チタン膜または
窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜
を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン
膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアル
ミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を
形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導
電材料を用いてもよい。
絶縁膜２８は、酸化物半導体膜１７ａ、１７ｂに接する酸化物絶縁膜２３、酸化物絶縁
膜２３に接する酸化物絶縁膜２５、酸化物絶縁膜２５に接する窒化物絶縁膜２７を有する
。絶縁膜２８は、少なくとも、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化
物絶縁膜を有することが好ましい。ここでは、酸化物絶縁膜２３として、酸素を透過する
酸化物絶縁膜を形成し、酸化物絶縁膜２５として、化学量論的組成を満たす酸素よりも多
くの酸素を含む酸化物絶縁膜を形成し、窒化物絶縁膜２７として、水素及び酸素をブロッ
クする窒化物絶縁膜を形成する。なお、ここでは、絶縁膜２８を３層構造としたが、適宜
１層、２層、または４層以上とすることができる。なお、これらの場合、少なくとも、化
学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を有することが好ましい
。
酸化物絶縁膜２３は、酸素を透過する酸化物絶縁膜である。このため、酸化物絶縁膜２
３上に設けられる、酸化物絶縁膜２５から脱離する酸素を、酸化物絶縁膜２３を介して酸
化物半導体膜１７ａ、１７ｂに移動させることができる。また、酸化物絶縁膜２３は、後
に形成する酸化物絶縁膜２５を形成する際の、酸化物半導体膜１７ａ、１７ｂへのダメー
ジ緩和膜としても機能する。
酸化物絶縁膜２３としては、厚さが５ｎｍ以上１５０ｎｍ以下、好ましくは５ｎｍ以上
５０ｎｍ以下の酸化シリコン、酸化窒化シリコン等を用いることができる。なお、本明細
書中において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多
い膜を指し、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多い
膜を指す。
また、酸化物絶縁膜２３は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ（Ｅ
ｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）測定により、シリコンのダングリング
ボンドに由来するｇ＝２．００１に現れる信号のスピン密度が３×１０１７ｓｐｉｎｓ／
ｃｍ３以下であることが好ましい。これは、酸化物絶縁膜２３に含まれる欠陥密度が多い
と、当該欠陥に酸素が結合してしまい、酸化物絶縁膜２３における酸素の透過量が減少し
てしまうためである。
また、酸化物絶縁膜２３と酸化物半導体膜１７ａ、１７ｂとの界面における欠陥量が少
ないことが好ましく、代表的には、ＥＳＲ測定により、酸化物半導体膜１７ａ、１７ｂの
欠陥に由来するｇ＝１．９３に現れる信号のスピン密度が１×１０１７ｓｐｉｎｓ／ｃｍ
３以下、さらには検出下限以下であることが好ましい。
なお、酸化物絶縁膜２３においては、外部から酸化物絶縁膜２３に入った酸素が全て酸
化物絶縁膜２３の外部に移動する場合がある。または、外部から酸化物絶縁膜２３に入っ
た酸素の一部が、酸化物絶縁膜２３にとどまる場合もある。また、外部から酸化物絶縁膜
２３に酸素が入ると共に、酸化物絶縁膜２３に含まれる酸素が酸化物絶縁膜２３の外部へ
移動することで、酸化物絶縁膜２３において酸素の移動が生じる場合もある。
酸化物絶縁膜２３に接するように酸化物絶縁膜２５が形成されている。酸化物絶縁膜２
５は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を用いて形成す
る。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜は、加熱により酸
素の一部が脱離する。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜
は、表面温度が１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲で行
われるＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍ
ｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物絶縁
膜である。
酸化物絶縁膜２５としては、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ
以上４００ｎｍ以下の、酸化シリコン、酸化窒化シリコン等を用いることができる。
また、酸化物絶縁膜２５は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定
により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン
密度が１．５×１０１８ｓｐｉｎｓ／ｃｍ３未満、更には１×１０１８ｓｐｉｎｓ／ｃｍ
３以下であることが好ましい。なお、酸化物絶縁膜２５は、酸化物絶縁膜２３と比較して
酸化物半導体膜１７ａ、１７ｂから離れているため、酸化物絶縁膜２３より、欠陥密度が
多くともよい。
窒化物絶縁膜２７は、少なくとも、水素及び酸素のブロッキング効果を有する。さらに
、好ましくは、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果
を有する。絶縁膜２８に窒化物絶縁膜２７を設けることで、酸化物半導体膜１７ａ、１７
ｂからの酸素の外部への拡散と、外部から酸化物半導体膜１７ａ、１７ｂへの水素、水等
の侵入を防ぐことができる。
窒化物絶縁膜２７としては、厚さが５０ｎｍ以上３００ｎｍ以下、好ましくは１００ｎ
ｍ以上２００ｎｍ以下の、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸
化アルミニウム等がある。
なお、窒化物絶縁膜２７の代わりに、酸素、水素、水等のブロッキング効果を有する酸
化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜
としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム
、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等が
ある。
トランジスタ４００ａにおいて、ゲート電極３１及び電極３２は、透光性を有する導電
膜を用いる。透光性を有する導電膜は、インジウム錫酸化物（以下、ＩＴＯともいう。）
、インジウム亜鉛酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステン
を含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むイ
ンジウム錫酸化物、酸化ケイ素を含むインジウム錫酸化物等がある。
＜Ｄｕａｌ Ｇａｔｅ駆動による電流駆動力の向上について＞
本実施の形態の表示装置では、高いオン電流及び高い電界効果移動度が望まれる画素の
駆動トランジスタとして機能するトランジスタ４００ａとして、チャネルが形成される酸
化物半導体膜１７ａの上層及び下層にそれぞれ重なるゲート電極１３ａ及びゲート電極３
１を有し、各ゲート電極が互いに電気的に接続している、すなわちデュアルゲート駆動（
Ｄｕａｌ Ｇａｔｅ駆動）を行うトランジスタを用い、且つそのチャネル長を０．５μｍ
以上４．５μｍ以下と微細化している。以下では、酸化物半導体膜を挟んで対向するゲー
ト電極が接続し、両電極が同電位であるＤｕａｌ Ｇａｔｅ駆動のトランジスタにおいて
、チャネル長Ｌを小さくすることにより、電流駆動力が向上することについて説明する。
＜＜理想的なモデルにおける飽和移動度について＞＞
はじめに、界面準位や界面散乱などの効果を考慮しない、理想的なモデルについてシミ
ュレーションで検討を行った。図３０に、計算で用いたトランジスタのモデルを示す。な
お、計算にはデバイスシミュレーションソフト Ａｔｌａｓ（Ｓｉｌｖａｃｏ社製）を用
いた。
図３０に示すトランジスタは、ゲート電極ＧＥ＿１上にゲート絶縁膜ＧＩ＿１が形成さ
れ、ゲート絶縁膜ＧＩ＿１上に酸化物半導体膜ＯＳが形成される。ゲート絶縁膜ＧＩ＿１
及び酸化物半導体膜ＯＳ上にソース電極Ｓ及びドレイン電極Ｄが形成される。酸化物半導
体膜ＯＳ、ソース電極Ｓ及びドレイン電極Ｄ上にゲート絶縁膜ＧＩ＿２が形成される。ゲ
ート絶縁膜ＧＩ＿２上にゲート電極ＧＥ＿２が形成される。また、ゲート電極ＧＥ＿１及
びゲート電極ＧＥ＿２は、ゲート絶縁膜ＧＩ＿１及びゲート絶縁膜ＧＩ＿２に形成される
開口部（図示しない。）において、接続する。
計算に用いた条件を表１に示す。
Figure 2021052187
ゲート電極ＧＥ＿１及びゲート電極ＧＥ＿２は接続されているため、常に等電位である
。また、当該モデルは二次元シミュレーションを用いているため、チャネル幅方向の効果
については考慮されない。また、ドレイン電圧（Ｖｄ）が１０ＶのときのＶｇ−Ｉｄ特性
の値を数式１に代入することよって飽和移動度μＦＥを算出した。なお、ここでは、飽和
領域の電界効果移動度を飽和移動度として説明する。なお、計算によって得られる飽和移
動度の最大値は、飽和領域（ゲート電圧（Ｖｇ）＜ドレイン電圧（Ｖｄ）＋しきい値電圧
（Ｖｔｈ））における電流駆動力の指標であって、酸化物半導体膜の物性値としての移動
度の近似値とは異なる。
Figure 2021052187
なお、数式１において、Ｗはトランジスタのチャネル幅であり、ＣＢｏｔｔｏｍは、ゲ
ート電極ＧＥ＿１及び酸化物半導体膜ＯＳの間の単位面積当たりの容量値である。
Ｄｕａｌ Ｇａｔｅ駆動のトランジスタの計算結果を図３１（Ａ）に示し、ゲート電極
ＧＥ＿２を有さないＳｉｎｇｌｅ Ｇａｔｅ駆動のトランジスタの計算結果を図３１（Ｂ
）に示す。
図３１より、Ｄｕａｌ Ｇａｔｅ駆動のトランジスタ、及びＳｉｎｇｌｅ Ｇａｔｅ駆
動のトランジスタそれぞれにおいて、鋭いピークを有する飽和移動度が得られた。また、
Ｌ長が短いほど飽和移動度のピーク値が高くなっている。
ここで、チャネル長Ｌが短くなるにつれ飽和移動度が向上しているが、これがトランジ
スタの電流駆動力の向上に相当するかについて、以下に説明する。
理想的なモデルのシミュレーションから得られた結果において、ゲート電圧がＶｇ＝Ｖ
ｔｈ＋５ＶのときとＶｇ＝Ｖｔｈ＋１０Ｖのときにおける、オン電流をＬ長に対してプロ
ットしたグラフを図３２に示す。図３２の上段は、オン電流を示し、図３２の下段は、オ
ン電流×チャネル長を示す。なお、図３２において、左欄はドレイン電圧（Ｖｄ）が１Ｖ
のときの計算結果であり、右欄はドレイン電圧（Ｖｄ）が１０Ｖのときの計算結果である
。
図３２に示すオン電流は、チャネル長（Ｌ）に反比例している。これは、オン電流はチ
ャネル長（Ｌ）に反比例するためである。
また、オン電流が完全にチャネル長に反比例するのであれば、オン電流×チャネル長の
値は、チャネル長に依存せず一定値となる。図３２において、ドレイン電圧（Ｖｄ）が１
Ｖの場合は、オン電流×チャネル長の値は、チャネル長（Ｌ）に対して略一定値となって
いる。一方、ドレイン電圧（Ｖｄ）が１０Ｖの場合は、チャネル長（Ｌ）が短くなるにつ
れ、オン電流×チャネル長の値が増加している。これは、ドレイン電圧（Ｖｄ）が１０Ｖ
の場合は、実効チャネル長（後述において説明する）が、図３０において定められるチャ
ネル長（ソース電極Ｓとドレイン電極Ｄの間の距離）よりも短くなっていることを表して
いる。
＜＜バルク電流の理論＞＞
以下、理想的なモデルのトランジスタの飽和移動度において、低いゲート電圧でピーク
が生じる原因について説明する。
図３０に示すトランジスタにおいて、酸化物半導体膜ＯＳに含まれる電子密度は、酸化
物半導体膜ＯＳの膜厚方向に一定の値ｎ０（ｙ）で表されると仮定する。ｙは酸化物半導
体膜ＯＳ内のチャネル長方向の任意の位置を表している。酸化物半導体膜ＯＳの膜厚方向
におけるポテンシャルφは数式２に示され、一定となる。ただし、ゲート電極ＧＥ＿１の
ゲート電圧Ｖｇ＿１及びゲート電極ＧＥ＿２のゲート電圧Ｖｇ＿２が同電位であり、ゲー
ト電極ＧＥ＿１側及びゲート電極ＧＥ＿２側におけるフラットバンド電圧を共に、フラッ
トバンド電圧ＶＦＢと仮定する。
Figure 2021052187
このとき、蓄積型である酸化物半導体膜を有するトランジスタにおいて、ドレイン電流
Ｉｄは、数式３に示すようなバルク電流Ｉｂｕｌｋのみで近似的に与えられる。
Figure 2021052187
なお、数式３において、ｔは酸化物半導体膜の膜厚、μは酸化物半導体膜の電子移動度
、ｋＢはボルツマン定数、Ｔは絶対温度、Ｌｅｆｆは実効チャネル長である。なお、ここ
では、チャネル長はソース電極及びドレイン電極の間隔のことであり、実効チャネル長と
は酸化物半導体膜において、ソース電極下から広がるｎ領域と、ドレイン電極下から広が
るｎ領域の間の距離を表す。特に、チャネル長が短い場合あるいはドレイン電圧が高い場
合、実効チャネル長はチャネル長よりも短くなる。
なお、ｎ０（０）は、上述の実効チャネル長で定められる領域のソース電極側端部にお
ける電子密度であり、数式４で表させる。また、ｎ０（Ｌｅｆｆ）は、上述の実効チャネ
ル長で定められる領域のドレイン電極側端部における電子密度であり、数式５で表される
。なお、数式４及び数式５において、ＮＤは酸化物半導体膜のチャネル領域のドナー密度
であり、ｑは素電荷である。
Figure 2021052187
Figure 2021052187
Ｖｄ＞Ｖｇ−Ｖｔｈ、且つＶｇ＞Ｖｔｈの飽和領域の場合、ドレイン電圧ＶｄはＶｇ−
Ｖｔｈに置き換えられるので、数式３は数式６となる。
Figure 2021052187
数式６で得られるドレイン電流Ｉｄに対して、飽和移動度μＦＥ ｓａｔを計算すると数
式７となる。
Figure 2021052187
数式７において、ＶｇをＶｔｈとすると、分母が０になり、飽和移動度μＦＥｓａｔは
無限大に発散する。この性質が、図３１に示されるような飽和移動度における、低いゲー
ト電圧Ｖｇでのピークの原因である。すなわち、酸化物半導体膜ＯＳの内部を流れるバル
ク電流がドレイン電流の主要因であればあるほど、図３１のチャネル長が２μｍのときの
飽和移動度のように、よりはっきりとしたピークが表れる。
また、飽和移動度が大きくなる他の要因の一つとして、実効チャネル長Ｌｅｆｆがチャ
ネル長Ｌに比べて短くなることが考えられる。例えば、酸化物半導体膜ＯＳにおいて、ソ
ース電極Ｓ及びドレイン電極Ｄと接する領域近傍において、ｎ領域が広がることにより、
実効チャネル長Ｌｅｆｆがチャネル長Ｌより短くなる。この影響は、数式７に示す飽和移
動度μＦＥ ｓａｔのＬ／Ｌｅｆｆに対する比例関係からも明らかである。
＜＜酸化物半導体膜中の電流密度＞＞
バルク電流が飽和移動度に影響することは、蓄積型のデバイスである酸化物半導体膜を
有するトランジスタに特有の現象であり、半導体膜としてシリコン膜を有するトランジス
タのような、反転型のデバイスではバルク電流の影響が少ない。
次に、デバイスシミュレーションによって得られた電流密度分布をプロットしたグラフ
を図３３（Ｂ）及び図３３（Ｃ）に示す。図３３（Ａ）は、ドレイン電圧を１０Ｖとして
計算で得られたＶｇ−Ｉｄ特性を示し、図３３（Ｂ）及び図３３（Ｃ）は、図３０に示す
酸化物半導体膜のＡ１−Ａ２の断面方向の電流密度分布を示す。図３３（Ｂ）は飽和領域
（Ｖｇ＝０．５Ｖ）、図３３（Ｃ）は線形領域（Ｖｇ＝１５Ｖ）における電流密度分布を
示す。なお、計算に用いたトランジスタのチャネル長Ｌ／チャネル幅Ｗは２μｍ／５０μ
ｍであり、ドレイン電圧Ｖｄを１０Ｖとした。
図３３（Ｂ）より、飽和領域（低いゲート電圧Ｖｇ）では、酸化物半導体膜ＯＳ中にほ
ぼ一様に電流密度が分布している。一方で、図３３（Ｃ）に示すように、線形領域（高い
ゲート電圧Ｖｇ）では、酸化物半導体膜ＯＳの表面付近を流れる電流が支配的になってい
る。図３３（Ｂ）に示すように飽和領域では、酸化物半導体膜ＯＳ中において電流密度が
ほぼ一様に分布していることから、飽和移動度にピークが生じている原因の一つは、バル
ク電流であることが分かる。
一方、デバイスシミュレーションによって得られた反転型デバイスの半導体膜の電流密
度分布を図３４（Ｂ）及び図３４（Ｃ）に示す。図３４は、図３０に示すトランジスタの
酸化物半導体膜ＯＳを、ｎ−ｐ−ｎ接合を含む半導体膜（シリコン）に置き換えた場合の
計算結果である。半導体膜のチャネル領域には、１×１７／ｃｍ３の密度をもつアクセプ
ター型不純物を仮定した。
図３４（Ａ）は、ドレイン電圧を１０Ｖとして計算で得られたＶｇ−Ｉｄ特性を示し、
図３４（Ｂ）及び図３４（Ｃ）は、図３０に示す半導体膜のＡ１−Ａ２の断面方向の電流
密度分布を示す。図３４（Ｂ）は飽和領域（Ｖｇ＝０．５Ｖ）、図３４（Ｃ）は線形領域
（Ｖｇ＝１５Ｖ）における電流密度分布である。なお、計算に用いたトランジスタのチャ
ネル長Ｌ／チャネル幅Ｗは２μｍ／５０μｍであり、ドレイン電圧Ｖｄを１０Ｖとした。
蓄積型デバイスである酸化物半導体膜を有するトランジスタと異なり、反転型デバイス
である半導体膜を有するトランジスタは、図３４（Ｂ）に示すように、しきい値電圧近傍
においても、半導体膜の表面を流れる電流が多くなっており、バルク電流の寄与は蓄積型
デバイスと比べると小さい。
以上のことから、蓄積型デバイスである酸化物半導体膜を有するトランジスタにおいて
、理想的なモデルでは、バルク電流によって飽和移動度に鋭いピークが生じることが分か
る。また、バルク電流によって、チャネル長Ｌが短くなるほど飽和移動度が向上している
。
なお、チャネル長Ｌが短くなるほど、バルク電流によって生じた飽和移動度のピーク値
が高くなる原因として、酸化物半導体膜ＯＳにおいて、ソース電極Ｓ及びドレイン電極Ｄ
と接する領域近傍において、ｎ領域が広がることにより、実効チャネル長Ｌｅｆｆがチャ
ネル長Ｌより短くなることが考えられる。また、チャネル長Ｌが小さいと、ソース電極Ｓ
及びドレイン電極Ｄの影響で酸化物半導体膜ＯＳの伝導帯下端のエネルギー（Ｅｃ）が低
くなり、伝導帯下端のエネルギーとフェルミエネルギーが近づく現象（ＣＢＬ効果（Ｃｏ
ｎｄｕｃｔｉｏｎ ｂａｎｄ ｌｏｗｅｒｉｎｇ ｅｆｆｅｃｔ））により、実効チャネ
ル長Ｌｅｆｆがチャネル長Ｌより短くなることが考えられる。飽和移動度は、数式７に示
したように、実効チャネル長Ｌｅｆｆが小さくなることで、Ｌ／Ｌｅｆｆに比例して大き
くなる。この効果は、チャネル長Ｌが小さいほど顕著に生じるので、チャネル長Ｌが小さ
いほど飽和移動度が向上していると考えられる。
＜＜浅い電子トラップ準位を仮定したモデル＞＞
次に、実際のトランジスタの飽和移動度に近似させるために、理想的なモデルのトラン
ジスタにおいて、ゲート絶縁膜ＧＩ＿１及び酸化物半導体膜ＯＳの界面に、電子をトラッ
プすると負に帯電するアクセプター型の準位、即ち浅い電子トラップ準位を仮定して計算
した結果を図３５に示す。
図３５（Ａ）に、ゲート絶縁膜ＧＩ＿１及び酸化物半導体膜ＯＳの界面に仮定した電子
トラップ準位のＤＯＳ（ｄｅｎｓｉｔｙ ｏｆ ｓｔａｔｅ）を示す。
次に、Ｄｕａｌ Ｇａｔｅ駆動のトランジスタ及びＳｉｎｇｌｅ Ｇａｔｅ駆動のトラ
ンジスタそれぞれの飽和移動度を計算した。Ｄｕａｌ Ｇａｔｅ駆動のトランジスタの計
算結果を図３５（Ｂ）に示し、Ｓｉｎｇｌｅ Ｇａｔｅ駆動のトランジスタの計算結果を
図３５（Ｃ）に示す。
図３５（Ｂ）及び図３５（Ｃ）より、Ｄｕａｌ Ｇａｔｅ駆動のトランジスタ及びＳｉ
ｎｇｌｅ Ｇａｔｅ駆動のトランジスタの飽和移動度において、理想的なモデルで得られ
たような鋭いピークが現れなかった。また、図３５（Ｃ）より、Ｓｉｎｇｌｅ Ｇａｔｅ
駆動のトランジスタでは、チャネル長Ｌにあまり依存せず、飽和移動度のピーク値はおよ
そ５ｃｍ２／Ｖ・ｓｅｃ前後であった。一方、Ｄｕａｌ Ｇａｔｅ駆動のトランジスタで
は、チャネル長Ｌが小さくなるほど、飽和移動度のピーク値が高くなり、その値は１５乃
至２０ｃｍ２／Ｖ・ｓｅｃとなった。この結果は、後述する実施例の結果と同じ傾向であ
る。
このことから、Ｄｕａｌ Ｇａｔｅ駆動のトランジスタにおいて、チャネル長Ｌを小さ
くする程、飽和移動度が上昇することが分かる。
＜Ｄｕａｌ Ｇａｔｅ駆動におけるチャネルエッチ型のトランジスタ及びチャネル保護型
のトランジスタの比較＞
以下に、チャネルエッチ型のトランジスタ及びチャネル保護型のトランジスタの電気特
性について計算を行った結果を用いて、チャネルエッチ型のトランジスタ及びチャネル保
護型のトランジスタ、それぞれの電界効果移動度及びオン電流について比較する。なお、
ここでは、酸化物半導体膜を挟んで対向するゲート電極が接続し、同電位であるＤｕａｌ
Ｇａｔｅ駆動のトランジスタの電界効果移動度（μＦＥ）及びオン電流（Ｉｏｎ）につ
いて比較するものとする。
図２９（Ａ）に、計算で用いたチャネル保護型のトランジスタの構造を示す。なお、計
算にはデバイスシミュレーションソフト Ａｔｌａｓ（Ｓｉｌｖａｃｏ社製）を用いた。
チャネル保護型のトランジスタは、ゲート電極ＧＥ＿１上にゲート絶縁膜ＧＩ＿１が形
成され、ゲート絶縁膜ＧＩ＿１上に酸化物半導体膜ＯＳが形成される。ゲート絶縁膜ＧＩ
＿１及び酸化物半導体膜ＯＳ上にソース電極Ｓ及びドレイン電極Ｄが形成される。なお、
ソース電極Ｓ及びドレイン電極Ｄの端部と酸化物半導体膜ＯＳの間にはチャネル保護膜Ｃ
Ｓが形成される。酸化物半導体膜ＯＳ、ソース電極Ｓ及びドレイン電極Ｄ、並びにチャネ
ル保護膜ＣＳ上にゲート絶縁膜ＧＩ＿２が形成される。ゲート絶縁膜ＧＩ＿２上にゲート
電極ＧＥ＿２が形成される。また、ゲート電極ＧＥ＿１及びゲート電極ＧＥ＿２は、ゲー
ト絶縁膜ＧＩ＿１及びゲート絶縁膜ＧＩ＿２に形成される開口部（図示しない。）におい
て、接続する。
チャネルエッチ型のトランジスタは、チャネル保護膜ＣＳが設けられず、ソース電極Ｓ
及びドレイン電極Ｄの端部が、酸化物半導体膜ＯＳに接する構造である。
計算に用いた条件を表２に示す。
Figure 2021052187
図２９（Ａ）は、Ｄｕａｌ Ｇａｔｅ駆動のトランジスタを示すが、比較例として、ゲ
ート電極ＧＥ＿２を有さない、Ｓｉｎｇｌｅ Ｇａｔｅ駆動のトランジスタに関しても、
Ｄｕａｌ Ｇａｔｅ駆動のトランジスタと同様の計算を行った。Ｓｉｎｇｌｅ Ｇａｔｅ
駆動のトランジスタは、図２（Ａ２）、図２（Ｂ）、及び図２（Ｃ２）の選択トランジス
タとして機能するトランジスタ４００ｂに相当する。
チャネル保護型のトランジスタにおいて、チャネル保護膜ＣＳを介して、酸化物半導体
膜ＯＳとソース電極Ｓまたはドレイン電極Ｄとが重畳する領域の長さをＳｏｖとする。ま
た、ソース電極Ｓ及びドレイン電極Ｄにおいて、チャネル保護膜ＣＳを介して酸化物半導
体膜ＯＳと重畳する領域をＳｏｖ領域とする。Ｓｏｖと電界効果移動度との関係を計算し
た結果を図２９（Ｂ）に示し、Ｓｏｖとオン電流との関係を計算した結果を図２９（Ｃ）
に示す。
また、チャネルエッチ型のトランジスタにおいては、Ｓｏｖを０μｍとして、電界効果
移動度及びオン電流を計算した。また、計算結果をそれぞれ図２９（Ｂ）及び図２９（Ｃ
）に示す。
なお、図２９（Ｂ）は、ドレイン電圧Ｖｄを１Ｖとしたときの結果である。また、図２
９（Ｃ）は、ドレイン電圧Ｖｄを１Ｖ、ゲート電圧Ｖｇを１０Ｖとしたときの結果である
。
図２９（Ｂ）に示すように、チャネルエッチ型のトランジスタ（Ｓｏｖが０μｍ）では
、Ｓｉｎｇｌｅ Ｇａｔｅ駆動のトランジスタと比較して、Ｄｕａｌ Ｇａｔｅ駆動のト
ランジスタの電界効果移動度は約２倍になっている。一方、チャネル保護型のトランジス
タでは、Ｄｕａｌ Ｇａｔｅ駆動のトランジスタの電界効果移動度は、Ｓｏｖの長さが大
きくなるに従って減少している。
また、図２９（Ｃ）に示すように、チャネルエッチ型のトランジスタ（Ｓｏｖが０μｍ
）では、Ｓｉｎｇｌｅ Ｇａｔｅ駆動のトランジスタと比較して、Ｄｕａｌ Ｇａｔｅ駆
動のトランジスタのオン電流は約２倍になっている。一方、チャネル保護型のトランジス
タでは、Ｄｕａｌ Ｇａｔｅ駆動のトランジスタのオン電流は、Ｓｏｖの長さが大きくな
るに従って減少している。
チャネル保護型のトランジスタでは、ソース電極Ｓ及びドレイン電極ＤにおけるＳｏｖ
領域がゲート電極ＧＥ＿２の電界を遮蔽する。このため、酸化物半導体膜ＯＳにおいて、
ゲート電極ＧＥ＿２の電圧によりキャリア密度を制御ができない領域が広がる。この結果
、Ｓｏｖの長さが大きくなるにつれ、電界効果移動度が低減し、オン電流が小さくなると
考えられる。以上のことから、チャネル保護型のトランジスタと比較して、チャネルエッ
チ型のトランジスタの方が、Ｄｕａｌ Ｇａｔｅ駆動における電界効果移動度の上昇効果
及び電流増幅効果が高い。すなわち、本実施の形態の表示装置において発光素子の駆動ト
ランジスタとして用いられるトランジスタ４００ａには、チャネルエッチ型のトランジス
タを適用することが効果的である。
また、チャネルエッチ型のトランジスタは、チャネル保護型のトランジスタと比較して
、一対の電極の距離を小さくすることが容易である。このため、トランジスタ４００ａは
、チャネル長を０．５μｍ以上４．５μｍ以下、好ましくは１μｍより大きく４μｍ以下
、より好ましくは１μｍより大きく３．５μｍ以下、より好ましくは１μｍより大きく２
．５μｍ以下とすることができる。
＜表示装置の作製方法＞
次に、図２に示すトランジスタ４００ａ及びトランジスタ４００ｂを含む表示装置の作
製方法について、図３乃至図６を用いて説明する。なお、図３乃至図６において、Ａ１−
Ｂ１に示すチャネル長方向の断面図及びＣ１−Ｄ１に示すチャネル幅方向の断面図を用い
て、トランジスタ４００ａの作製方法を説明し、Ａ２−Ｂ２に示すチャネル長方向の断面
図を用いてトランジスタ４００ｂの作製方法を説明する。
なお、トランジスタ４００ｂのチャネル幅方向の断面図は、開口部４２、４３において
ゲート電極１３ａと接するゲート電極３１を有さない点以外はトランジスタ４００ａと同
様である。
図３（Ａ）に示すように、基板１１上に、のちにゲート電極１３ａ、１３ｂとなる導電
膜１２を形成する。
ここでは、基板１１としてガラス基板を用いる。
導電膜１２は、スパッタリング法、ＣＶＤ法、蒸着法等により形成する。
ここでは、導電膜１２として、厚さ１００ｎｍのタングステン膜をスパッタリング法に
より形成する。
次に、導電膜１２上に第１のフォトマスクを用いたフォトリソグラフィ工程によりマス
クを形成する。次に、該マスクを用いて導電膜１２の一部をエッチングして、ゲート電極
１３ａ、１３ｂを形成する。この後、マスクを除去する（図３（Ｂ）参照。）。
導電膜１２の一部をエッチングする方法としては、ウエットエッチング法、ドライエッ
チング法等があり、これらの一方または両方を用いることができる。
ここでは、フォトリソグラフィ工程によりマスクを形成し、当該マスクを用いて導電膜
１２をドライエッチングして、ゲート電極１３ａ、１３ｂを形成する。
なお、ゲート電極１３ａ、１３ｂは、上記形成方法の代わりに、電解メッキ法、印刷法
、インクジェット法等で形成してもよい。
次に、図３（Ｃ）に示すように、基板１１及びゲート電極１３ａ、１３ｂ上に、のちに
絶縁膜１５となる絶縁膜１４を形成し、絶縁膜１４上に、のちに酸化物半導体膜１７ａ、
１７ｂとなる酸化物半導体膜１６を形成する。
絶縁膜１４は、スパッタリング法、ＣＶＤ法、蒸着法等で形成する。
絶縁膜１４として酸化シリコン膜、酸化窒化シリコン膜、または窒化酸化シリコン膜を
形成する場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いるこ
とが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシ
ラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸
化窒素等がある。
絶縁膜１４として酸化ガリウム膜を形成する場合、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａ
ｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成するこ
とができる。
酸化物半導体膜１６は、スパッタリング法、塗布法、パルスレーザー蒸着法、レーザー
アブレーション法等を用いて形成することができる。
スパッタリング法で酸化物半導体膜１６を形成する場合、プラズマを発生させるための
電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸化雰囲気、希ガス及
び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対し
て酸素のガス比を高めることが好ましい。
また、ターゲットは、形成する酸化物半導体膜１６の組成にあわせて、適宜選択すれば
よい。
高純度真性または実質的に高純度真性である酸化物半導体膜１６を得るためには、チャ
ンバー内を高真空排気するのみならずスパッタガスの高純度化も必要である。スパッタガ
スとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以
下、より好ましくは−１００℃以下、より好ましくは−１２０℃以下にまで高純度化した
ガスを用いることで酸化物半導体膜１６に水分等が取り込まれることを可能な限り防ぐこ
とができる。
ここでは、Ｉｎ−Ｇａ−Ｚｎ酸化物ターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）を用
いたスパッタリング法により、酸化物半導体膜１６として厚さ３５ｎｍのＩｎ−Ｇａ−Ｚ
ｎ酸化物膜を形成する。
次に、酸化物半導体膜１６上に、第２のフォトマスクを用いたフォトリソグラフィ工程
によりマスクを形成した後、該マスクを用いて酸化物半導体膜１６の一部をエッチングす
ることで、素子分離された酸化物半導体膜１７ａ、１７ｂをそれぞれ形成する。この後、
マスクを除去する（図３（Ｄ）参照。）。
酸化物半導体膜１６の一部をエッチングする方法としては、ウエットエッチング法、ド
ライエッチング法等があり、これらの一方または両方を用いることができる。
ここでは、フォトリソグラフィ工程によりマスクを形成し、当該マスクを用いて酸化物
半導体膜１６をウエットエッチングして、酸化物半導体膜１７ａ、１７ｂを形成する。
なお、この後、１５０℃以上基板歪み点未満、好ましくは２００℃以上４５０℃以下、
更に好ましくは３００℃以上４５０℃以下の加熱処理を行ってもよい。この結果、酸化物
半導体膜１７ａ、１７ｂに含まれる水素、水等の含有量を低減することが可能であり、酸
化物半導体膜１７ａ、１７ｂに含まれる不純物を低減することが可能である。
次に、図４（Ａ）に示すように、のちにトランジスタ４００ａの一対の電極２０ａ、２
０ｂ、及びトランジスタ４００ｂの一対の電極２０ｃ、２０ｄとなる導電膜１８を形成す
る。
導電膜１８は、スパッタリング法、ＣＶＤ法、蒸着法等で形成する。
ここでは、厚さ５０ｎｍのタングステン膜及び厚さ３００ｎｍの銅膜を順にスパッタリ
ング法により積層し、導電膜１８を形成する。
次に、導電膜１８上に第３のフォトマスクを用いたフォトリソグラフィ工程によりマス
クを形成する。次に、該マスクを用いて導電膜１８をエッチングして、一対の電極２０ａ
、２０ｂ及び一対の電極２０ｃ、２０ｄを形成する。この後、マスクを除去する（図４（
Ｂ）参照。）。
ここでは、当該マスクを用いてタングステン膜及び銅膜をドライエッチングして、一対
の電極２０ａ、２０ｂ及び一対の電極２０ｃ、２０ｄを形成する。なお、はじめに、ウエ
ットエッチング法を用いて銅膜をエッチングし、次に、ＳＦ６を用いたドライエッチング
法により、タングステン膜をエッチングすることで、該エッチングにおいて、銅膜の表面
にフッ化物が形成される。該フッ化物により、銅膜からの銅元素の拡散が低減され、酸化
物半導体膜１７ａ、１７ｂにおける銅濃度を低減することができる。
次に、図５（Ａ）に示すように、酸化物半導体膜１７ａ及び一対の電極２０ａ、２０ｂ
上、並びに、酸化物半導体膜１７ｂ及び一対の電極２０ｃ、２０ｄ上に、後に酸化物絶縁
膜２３となる酸化物絶縁膜２２、及び後に酸化物絶縁膜２５となる酸化物絶縁膜２４を形
成する。
なお、酸化物絶縁膜２２を形成した後、大気に曝すことなく、連続的に酸化物絶縁膜２
４を形成することが好ましい。酸化物絶縁膜２２を形成した後、大気開放せず、原料ガス
の流量、圧力、高周波電力及び基板温度の一以上を調整して、酸化物絶縁膜２４を連続的
に形成することで、酸化物絶縁膜２２及び酸化物絶縁膜２４における界面の大気成分由来
の不純物濃度を低減することができると共に、酸化物絶縁膜２４に含まれる酸素を酸化物
半導体膜１７ａ、１７ｂに移動させることが可能であり、酸化物半導体膜１７ａ、１７ｂ
の酸素欠損量を低減することができる。
酸化物絶縁膜２２としては、プラズマＣＶＤ装置の真空排気された処理室内に載置され
た基板を２８０℃以上４００℃以下に保持し、処理室に原料ガスを導入して処理室内にお
ける圧力を２０Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２５０Ｐａ以
下とし、処理室内に設けられる電極に高周波電力を供給する条件により、酸化シリコン膜
または酸化窒化シリコン膜を形成することができる。
酸化物絶縁膜２２の原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用
いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、
トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素
、二酸化窒素等がある。
上記条件を用いることで、酸化物絶縁膜２２として酸素を透過する酸化物絶縁膜を形成
することができる。また、酸化物絶縁膜２２を設けることで、後に形成する酸化物絶縁膜
２５の形成工程において、酸化物半導体膜１７ａ、１７ｂへのダメージ低減が可能である
。
当該成膜条件において、基板温度を上記温度とすることで、シリコン及び酸素の結合力
が強くなる。この結果、酸化物絶縁膜２２として、酸素が透過し、緻密であり、且つ硬い
酸化物絶縁膜、代表的には、２５℃において０．５重量％のフッ酸に対するエッチング速
度が１０ｎｍ／分以下、好ましくは８ｎｍ／分以下である酸化シリコン膜または酸化窒化
シリコン膜を形成することができる。
また、加熱をしながら酸化物絶縁膜２２を形成するため、酸化物半導体膜１７ａ、１７
ｂに水素、水等が含まれる場合、当該工程において酸化物半導体膜１７ａ、１７ｂに含ま
れる水素、水等を脱離させることができる。酸化物半導体膜１７ａ、１７ｂに含まれる水
素は、プラズマ中で発生した酸素ラジカルと結合し、水となる。酸化物絶縁膜２２の成膜
工程において基板が加熱されているため、酸素及び水素の結合により生成された水は、酸
化物半導体膜１７ａ、１７ｂから脱離する。即ち、プラズマＣＶＤ法によって酸化物絶縁
膜２２を形成することで、酸化物半導体膜１７ａ、１７ｂに含まれる水及び水素の含有量
を低減することができる。
また、酸化物絶縁膜２２を形成する工程において加熱するため、酸化物半導体膜１７ａ
、１７ｂが露出された状態での加熱時間が少なく、加熱処理による酸化物半導体膜からの
酸素の脱離量を低減することができる。即ち、酸化物半導体膜１７ａ、１７ｂ中に含まれ
る酸素欠損量を低減することができる。
さらには、処理室の圧力を１００Ｐａ以上２５０Ｐａ以下とすることで、酸化物絶縁膜
２３に含まれる水の含有量が少なくなるため、トランジスタ４００ａ及びトランジスタ４
００ｂの電気特性のばらつきを低減すると共に、しきい値電圧の変動を抑制することがで
きる。
また、処理室の圧力を１００Ｐａ以上２５０Ｐａ以下とすることで、酸化物絶縁膜２２
を成膜する際に、酸化物半導体膜１７ａ、１７ｂへのダメージを低減することが可能であ
り、酸化物半導体膜１７ａ、１７ｂに含まれる酸素欠損量を低減することができる。特に
、酸化物絶縁膜２２または後に形成される酸化物絶縁膜２４の成膜温度を高くする、代表
的には２２０℃より高い温度とすることで、酸化物半導体膜１７ａ、１７ｂに含まれる酸
素の一部が脱離し、酸素欠損が形成されやすい。また、トランジスタの信頼性を高めるた
め、後に形成する酸化物絶縁膜２４の欠陥量を低減するための成膜条件を用いると、酸素
脱離量が低減しやすい。これらの結果、酸化物半導体膜１７ａ、１７ｂの酸素欠損を低減
することが困難な場合がある。しかしながら、処理室の圧力を１００Ｐａ以上２５０Ｐａ
以下とし、酸化物絶縁膜２２の成膜時における酸化物半導体膜１７ａ、１７ｂへのダメー
ジを低減することで、酸化物絶縁膜２４からの少ない酸素脱離量でも酸化物半導体膜１７
ａ、１７ｂ中の酸素欠損を低減することが可能である。
なお、シリコンを含む堆積性気体に対する酸化性気体量を１００倍以上とすることで、
酸化物絶縁膜２２に含まれる水素含有量を低減することが可能である。この結果、酸化物
半導体膜１７ａ、１７ｂに混入する水素量を低減できるため、トランジスタのしきい値電
圧のマイナスシフトを抑制することができる。
ここでは、酸化物絶縁膜２２として、流量３０ｓｃｃｍのシラン及び流量４０００ｓｃ
ｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を２２０℃と
し、２７．１２ＭＨｚの高周波電源を用いて１５０Ｗの高周波電力を平行平板電極に供給
したプラズマＣＶＤ法により、厚さ５０ｎｍの酸化窒化シリコン膜を形成する。当該条件
により、酸素が透過する酸化窒化シリコン膜を形成することができる。
酸化物絶縁膜２４としては、プラズマＣＶＤ装置の真空排気された処理室内に載置され
た基板を１８０℃以上２８０℃以下、さらに好ましくは２００℃以上２４０℃以下に保持
し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下
、さらに好ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に０
．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、さらに好ましくは０．２５Ｗ／ｃｍ２以上
０．３５Ｗ／ｃｍ２以下の高周波電力を供給する条件により、酸化シリコン膜または酸化
窒化シリコン膜を形成する。
酸化物絶縁膜２４の原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用
いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、
トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素
、二酸化窒素等がある。
酸化物絶縁膜２４の成膜条件として、上記圧力の反応室において上記パワー密度の高周
波電力を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増
加し、原料ガスの酸化が進むため、酸化物絶縁膜２５中における酸素含有量が化学量論的
組成よりも多くなる。一方、基板温度が、上記温度で形成された膜では、シリコンと酸素
の結合力が弱いため、後の工程の加熱処理により膜中の酸素の一部が脱離する。この結果
、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離す
る酸化物絶縁膜を形成することができる。また、酸化物半導体膜１７上に酸化物絶縁膜２
２が設けられている。このため、酸化物絶縁膜２４の形成工程において、酸化物絶縁膜２
２が酸化物半導体膜１７の保護膜となる。この結果、酸化物半導体膜１７へのダメージを
低減しつつ、パワー密度の高い高周波電力を用いて酸化物絶縁膜２４を形成することがで
きる。
ここでは、酸化物絶縁膜２４として、流量２００ｓｃｃｍのシラン及び流量４０００ｓ
ｃｃｍの一酸化二窒素を原料ガスとし、反応室の圧力を２００Ｐａ、基板温度を２２０℃
とし、２７．１２ＭＨｚの高周波電源を用いて１５００Ｗの高周波電力を平行平板電極に
供給したプラズマＣＶＤ法により、厚さ４００ｎｍの酸化窒化シリコン膜を形成する。な
お、プラズマＣＶＤ装置は電極面積が６０００ｃｍ２である平行平板型のプラズマＣＶＤ
装置であり、供給した電力を単位面積あたりの電力（電力密度）に換算すると０．２５Ｗ
／ｃｍ２である。
次に、加熱処理を行う。該加熱処理の温度は、代表的には、１５０℃以上４００℃以下
、好ましくは３００℃以上４００℃以下、好ましくは３２０℃以上３７０℃以下とする。
該加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いること
で、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため加熱
処理時間を短縮することができる。
加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐ
ｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウム等）
の雰囲気下で行えばよい。なお、上記窒素、酸素、超乾燥空気、または希ガスに水素、水
等が含まれないことが好ましい。
当該加熱処理により、酸化物絶縁膜２４に含まれる酸素の一部を酸化物半導体膜１７ａ
、１７ｂに移動させ、酸化物半導体膜１７ａ、１７ｂに含まれる酸素欠損量をさらに低減
することができる。
また、酸化物絶縁膜２２及び酸化物絶縁膜２４に水、水素等が含まれる場合、水、水素
等をブロッキングする機能を有する窒化物絶縁膜２６を形成した後で加熱処理を行うと、
酸化物絶縁膜２２及び酸化物絶縁膜２４に含まれる水、水素等が、酸化物半導体膜１７ａ
、１７ｂに移動し、酸化物半導体膜１７ａ、１７ｂに欠陥が生じてしまう。しかしながら
、当該加熱処理を窒化物絶縁膜２６の形成前に行うことにより、酸化物絶縁膜２２及び酸
化物絶縁膜２４に含まれる水、水素等を脱離させることが可能であり、トランジスタ４０
０ａ、トランジスタ４００ｂの電気特性のばらつきを低減すると共に、しきい値電圧の変
動を抑制することができる。
なお、加熱しながら酸化物絶縁膜２４を、酸化物絶縁膜２２上に形成することで、酸化
物半導体膜１７ａ、１７ｂに酸素を移動させ、酸化物半導体膜１７ａ、１７ｂに含まれる
酸素欠損を低減することが可能であるため、当該加熱処理を行わなくともよい。
ここでは、窒素及び酸化雰囲気で、３５０℃、１時間の加熱処理を行う。
また、一対の電極２０ａ、２０ｂ及び一対の電極２０ｃ、２０ｄを形成する際、導電膜
のエッチングによって、酸化物半導体膜１７ａ、１７ｂはダメージを受け、酸化物半導体
膜１７ａ、１７ｂのバックチャネル（酸化物半導体膜１７ａ、１７ｂにおいて、ゲート電
極１３ａ、１３ｂと対向する面と反対側の面）側に酸素欠損が生じる。しかし、酸化物絶
縁膜２４に化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を適用する
ことで、加熱処理によって当該バックチャネル側に生じた酸素欠損を低減することができ
る。これによりトランジスタ４００ａ、４００ｂの信頼性を向上させることができる。
次に、スパッタリング法、ＣＶＤ法等により、のちに窒化物絶縁膜２７となる窒化物絶
縁膜２６を形成する。
なお、窒化物絶縁膜２６をプラズマＣＶＤ法で形成する場合、プラズマＣＶＤ装置の真
空排気された処理室内に載置された基板を３００℃以上４００℃以下、さらに好ましくは
３２０℃以上３７０℃以下にとすることで、緻密な窒化物絶縁膜を形成できるため好まし
い。
窒化物絶縁膜２６としてプラズマＣＶＤ法により窒化シリコン膜を形成する場合、シリ
コンを含む堆積性気体、窒素、及びアンモニアを原料ガスとして用いることが好ましい。
原料ガスとして、窒素と比較して少量のアンモニアを用いることで、プラズマ中でアンモ
ニアが解離し、活性種が発生する。当該活性種が、シリコンを含む堆積性気体に含まれる
シリコン及び水素の結合、及び窒素の三重結合を切断する。この結果、シリコン及び窒素
の結合が促進され、シリコン及び水素の結合が少なく、欠陥が少なく、緻密な窒化シリコ
ン膜を形成することができる。一方、原料ガスにおいて、窒素に対するアンモニアの量が
多いと、シリコンを含む堆積性気体及び窒素それぞれの分解が進まず、シリコン及び水素
結合が残存してしまい、欠陥が増大した、且つ粗な窒化シリコン膜が形成されてしまう。
これらのため、原料ガスにおいて、アンモニアに対する窒素の流量比を５以上５０以下、
好ましくは１０以上５０以下とすることが好ましい。
ここでは、プラズマＣＶＤ装置の反応室に、流量５０ｓｃｃｍのシラン、流量５０００
ｓｃｃｍの窒素、及び流量１００ｓｃｃｍのアンモニアを原料ガスとし、処理室の圧力を
１００Ｐａ、基板温度を３５０℃とし、２７．１２ＭＨｚの高周波電源を用いて１０００
Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により、窒化物絶縁膜２６と
して、厚さ５０ｎｍの窒化シリコン膜を形成する。なお、プラズマＣＶＤ装置は電極面積
が６０００ｃｍ２である平行平板型のプラズマＣＶＤ装置であり、供給した電力を単位面
積あたりの電力（電力密度）に換算すると１．７×１０−１Ｗ／ｃｍ２である。
以上の工程により、酸化物絶縁膜２２、酸化物絶縁膜２４、及び窒化物絶縁膜２６を形
成することができる。
次に、加熱処理を行ってもよい。該加熱処理の温度は、代表的には、１５０℃以上４０
０℃以下、好ましくは３００℃以上４００℃以下、好ましくは３２０℃以上３７０℃以下
とする。
次に、窒化物絶縁膜２６上に第４のフォトマスクを用いたフォトリソグラフィ工程によ
りマスクを形成した後、該マスクを用いて、絶縁膜１４、酸化物絶縁膜２２、酸化物絶縁
膜２４、及び窒化物絶縁膜２６のそれぞれ一部をエッチングして、絶縁膜１５と、酸化物
絶縁膜２３、酸化物絶縁膜２５、及び窒化物絶縁膜２７で構成される絶縁膜２８とを形成
する。なお、絶縁膜２８は、トランジスタ４００ａのチャネル長方向の断面図である図５
（Ｂ）のＡ１−Ｂ１に示すように、開口部４１を有する。また、絶縁膜１５及び絶縁膜２
８には、トランジスタ４００ａのチャネル幅方向の断面図である図５（Ｂ）のＣ１−Ｄ１
に示すように、開口部４２、４３を有する。
次に、図６（Ａ）に示すように、後にゲート電極３１及び電極３２となる導電膜３０を
形成する。
導電膜３０は、スパッタリング法、ＣＶＤ法、蒸着法等により形成する。
ここでは、スパッタリング法により導電膜３０として厚さ１００ｎｍのＩＴＯ膜を形成
する。
次に、導電膜３０上に第５のフォトマスクを用いたフォトリソグラフィ工程によりマス
クを形成する。次に、該マスクを用いて導電膜の一部をエッチングして、ゲート電極３１
及び電極３２を形成する。この後、マスクを除去する。
なお、図６（Ｂ）に示すように、トランジスタ４００ａでは、チャネル幅方向において
、絶縁膜１５及び絶縁膜２８に設けられる開口部の側面において酸化物半導体膜１７ａの
側面と対向するように、ゲート電極３１を形成する。
以上の工程により、トランジスタ４００ａ及びトランジスタ４００ｂを作製することが
できる。
本実施の形態に示すトランジスタは、チャネル領域として機能する酸化物半導体膜に重
畳して、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を形成するこ
とで、当該酸化物絶縁膜の酸素を酸化物半導体膜に移動させることができる。この結果、
酸化物半導体膜に含まれる酸素欠損の含有量を低減することが可能であり、信頼性の高い
トランジスタとなる。
また、発光素子の駆動トランジスタとして機能するトランジスタ４００ａでは、チャネ
ル幅方向において、ゲート電極３１を、絶縁膜１５及び絶縁膜２８に設けられる開口部４
２、４３の側面において、酸化物半導体膜１７ａの側面と対向させることで、酸化物半導
体膜１７ａの側面においても、ゲート電極３１の電界の影響を受け、酸化物半導体膜１７
ａの広い範囲においてキャリアが流れるため、トランジスタの電界効果移動度が上昇する
と共に、オン電流が増大する。
また、発光素子の駆動トランジスタとして機能するトランジスタ４００ａのチャネル長
を、０．５μｍ以上４．５μｍ以下、好ましくは１μｍより大きく４μｍ以下、より好ま
しくは１μｍより大きく３．５μｍ以下、より好ましくは１μｍより大きく２．５μｍ以
下とすることで、トランジスタの電界効果移動度をさらに上昇させることが可能となる。
これによって、表示装置の高速駆動を実現することができる。
また、画素の選択トランジスタとして機能するトランジスタ４００ｂのチャネル長を、
トランジスタ４００ａよりも大きくすることで、カットオフ電流を低減することが可能と
なる。これによって、表示装置の低消費電力化を実現することができる。
上記より、酸化物半導体膜を有するトランジスタを備えた表示装置であって電気特性の
優れた表示装置を得ることができる。また、酸化物半導体膜を有するトランジスタを備え
た表示装置において、信頼性の高い表示装置を得ることができる。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法な
どと適宜組み合わせて用いることができる。
＜表示装置の変形例１＞
図２と異なる構造の表示装置について、図７を用いて説明する。図７に示す表示装置は
、駆動トランジスタとして機能するトランジスタ４１０ａと、選択トランジスタとして機
能するトランジスタ４００ｂと、を含む画素を有する。図７（Ａ１）は、駆動トランジス
タとして機能するトランジスタ４１０ａの上面図であり、図７（Ａ２）は、選択トランジ
スタとして機能するトランジスタ４００ｂの上面図であり、図７（Ｂ）は、図７（Ａ１）
の一点鎖線Ａ３−Ｂ３及び図７（Ａ２）の一点鎖線Ａ２−Ｂ２の断面図であり、図７（Ｃ
１）は、図７（Ａ１）の一点鎖線Ｃ３−Ｄ３間の断面図であり、図７（Ｃ２）は、図７（
Ａ２）の一点鎖線Ｃ２−Ｄ２間の断面図である。なお、図７（Ａ１）及び図７（Ａ２）で
は、明瞭化のため、基板１１及び絶縁膜などを省略している。
図７（Ａ２）、図７（Ｂ）及び図７（Ｃ２）において選択トランジスタとして機能する
トランジスタ４００ｂは、図２（Ａ２）、図２（Ｂ）及び図２（Ｃ２）の構成と同様であ
る。
トランジスタ４１０ａは、チャネル幅方向において、酸化物半導体膜１７ａの一方の側
面の外側において、ゲート電極１３ａ及びゲート電極５１が接続するが、酸化物半導体膜
１７ａの他方の側面の外側において、絶縁膜１５及び絶縁膜２８を介して、ゲート電極１
３ａ及びゲート電極５１が対向する点が、先に示すトランジスタ４００ａと異なる。
図７（Ａ１）、図７（Ｂ）及び図７（Ｃ１）に示すトランジスタ４１０ａは、チャネル
エッチ型のトランジスタであり、基板１１上に設けられるゲート電極１３ａと、基板１１
及びゲート電極１３ａ上に形成される絶縁膜１５と、絶縁膜１５を介して、ゲート電極１
３ａと重なる酸化物半導体膜１７ａと、酸化物半導体膜１７ａに接する一対の電極２０ａ
、２０ｂとを有する。また、絶縁膜１５、酸化物半導体膜１７ａ、及び一対の電極２０ａ
、２０ｂ上に、酸化物絶縁膜２３、酸化物絶縁膜２５、及び窒化物絶縁膜２７で構成され
る絶縁膜２８と、絶縁膜２８上に形成されるゲート電極５１とを有する。ゲート電極５１
は、絶縁膜１５及び絶縁膜２８に設けられた開口部４２においてゲート電極１３ａに接続
する。また、一対の電極２０ａ、２０ｂの一方、ここでは電極２０ｂに接続する電極３２
が絶縁膜２８上に形成される。なお、電極３２は画素電極として機能する。
トランジスタ４１０ａは、チャネル長が０．５μｍ以上４．５μｍ以下、好ましくは１
μｍより大きく４μｍ以下、より好ましくは１μｍより大きく３．５μｍ以下、より好ま
しくは１μｍより大きく２．５μｍ以下である。トランジスタ４１０ａは、ゲート電極１
３ａ及びゲート電極５１の間に酸化物半導体膜１７ａが設けられている。また、ゲート電
極５１は図７（Ａ１）に示すように、上面から見て、絶縁膜２８を介して酸化物半導体膜
１７ａの端部と重なる。
また、絶縁膜１５及び絶縁膜２８には複数の開口部を有する。代表的には、図７（Ｂ）
に示すように、一対の電極２０ａ、２０ｂの一方を露出する開口部４１を有する。また、
図７（Ｃ１）に示すように、酸化物半導体膜１７ａのチャネル幅方向の側面の一方の外側
において、絶縁膜１５及び絶縁膜２８に開口部４２が設けられ、該開口部４２においてゲ
ート電極５１とゲート電極１３ａとが接続する。また、ゲート電極５１は開口部４２の側
面において、酸化物半導体膜１７ａのチャネル幅方向の側面と対向する。また、酸化物半
導体膜１７ａのチャネル幅方向の側面の他方の外側においては、ゲート電極５１はゲート
電極１３ａと接続しない。また、ゲート電極５１端部は、酸化物半導体膜１７ａの側面の
外側に位置する。
なお、図７（Ｃ１）に示すように、チャネル幅方向において、絶縁膜１５及び絶縁膜２
８の界面にゲート電極５１を投影した際の端部と、酸化物半導体膜１７ａの側面との距離
ｄは、絶縁膜１５の膜厚ｔ１と絶縁膜２８の膜厚ｔ２を足し合わせた膜厚の１倍以上７．
５倍以下とすることが好ましい。距離ｄが、絶縁膜１５の膜厚ｔ１と絶縁膜２８の膜厚ｔ
２を足し合わせた膜厚の１倍以上の場合、ゲート電極５１の電界が酸化物半導体膜１７ａ
の側面、または側面及びその近傍を含む端部に影響するため、酸化物半導体膜１７ａの側
面または端部における寄生チャネルの発生を抑制することができる。一方、距離ｄが絶縁
膜１５の膜厚ｔ１と絶縁膜２８の膜厚ｔ２を足し合わせた膜厚の７．５倍以下の場合、ト
ランジスタの面積を小さくすることができる。
次に、トランジスタ４１０ａの作製工程について説明する。
図３乃至図５（Ａ）の工程を経て、基板１１上にゲート電極１３ａ、絶縁膜１４、酸化
物半導体膜１７ａ、一対の電極２０ａ、２０ｂ、酸化物絶縁膜２２、酸化物絶縁膜２４、
及び窒化物絶縁膜２６を形成する。なお、当該工程においては、第１のフォトマスク乃至
第３のフォトマスクを用いたフォトリソグラフィ工程を行う。
次に、第４のフォトマスクを用いたフォトリソグラフィ工程により窒化物絶縁膜２６上
にマスクを形成した後、絶縁膜１４、酸化物絶縁膜２２、酸化物絶縁膜２４、及び窒化物
絶縁膜２６の一部をエッチングして、図７（Ａ１）、図７（Ｂ）及び図７（Ｃ１）に示す
開口部４１、４２を形成する。
次に、図６（Ａ）に示す工程と同様に、導電膜３０を形成する。次に、第５のフォトマ
スクを用いたフォトリソグラフィ工程により導電膜３０上にマスクを形成した後、導電膜
３０の一部をエッチングして図７（Ａ１）、図７（Ｂ）及び図７（Ｃ１）に示すゲート電
極５１及び電極３２を形成する。
以上の工程により、トランジスタ４１０ａを作製することができる。
＜表示装置の変形例２＞
図２及び図７と異なる構造の表示装置について、図８を用いて説明する。図８に示す表
示装置は、駆動トランジスタとして機能するトランジスタ４２０ａと、選択トランジスタ
として機能するトランジスタ４００ｂと、を含む画素を有する。図８（Ａ１）は、駆動ト
ランジスタとして機能するトランジスタ４２０ａの上面図であり、図８（Ａ２）は、選択
トランジスタとして機能するトランジスタ４００ｂの上面図であり、図８（Ｂ）は、図８
（Ａ１）の一点鎖線Ａ４−Ｂ４及び図８（Ａ２）の一点鎖線Ａ２−Ｂ２の断面図であり、
図８（Ｃ１）は、図８（Ａ１）の一点鎖線Ｃ４−Ｄ４間の断面図であり、図８（Ｃ２）は
、図８（Ａ２）の一点鎖線Ｃ２−Ｄ２間の断面図である。なお、図８（Ａ１）及び図８（
Ａ２）では、明瞭化のため、基板１１及び絶縁膜などを省略している。
図８（Ａ２）、図８（Ｂ）及び図８（Ｃ２）において選択トランジスタとして機能する
トランジスタ４００ｂは、図２（Ａ２）、図２（Ｂ）及び図２（Ｃ２）の構成と同様であ
る。また、図８（Ａ１）、図８（Ｂ）及び図８（Ｃ１）において駆動トランジスタとして
機能するトランジスタ４２０ａは、ゲート電極１３ａ及びゲート電極６４が、導電膜６２
を介して接続している点が、先に示すトランジスタ４１０ａと異なる。
図８（Ａ１）、（Ｂ）及び図８（Ｃ１）に示すトランジスタ４２０ａは、チャネルエッ
チ型のトランジスタであり、基板１１上に設けられるゲート電極１３ａと、基板１１及び
ゲート電極１３ａ上に形成される絶縁膜１５と、絶縁膜１５を介して、ゲート電極１３ａ
と重なる酸化物半導体膜１７ａと、酸化物半導体膜１７ａに接する一対の電極２０ａ、２
０ｂとを有する。また、絶縁膜１５、酸化物半導体膜１７ａ、及び一対の電極２０ａ、２
０ｂ上に、酸化物絶縁膜２３、酸化物絶縁膜２５、及び窒化物絶縁膜２７で構成される絶
縁膜２８と、絶縁膜２８上に形成されるゲート電極６４とを有する。ゲート電極６４は、
導電膜６２を介して、ゲート電極１３ａに接続する。また、一対の電極２０ａ、２０ｂの
一方、ここでは電極２０ｂに接続する電極３２が絶縁膜２８上に形成される。なお、電極
３２は画素電極として機能する。
トランジスタ４２０ａは、チャネル長が０．５μｍ以上４．５μｍ以下、好ましくは１
μｍより大きく４μｍ以下、より好ましくは１μｍより大きく３．５μｍ以下、より好ま
しくは１μｍより大きく２．５μｍ以下である。また、トランジスタ４２０ａは、ゲート
電極１３ａ及びゲート電極６４の間に酸化物半導体膜１７ａが設けられている。また、ゲ
ート電極６４は図８（Ａ１）に示すように、上面から見て、絶縁膜２８を介して酸化物半
導体膜１７ａの端部と重なる。
また、絶縁膜１５及び絶縁膜２８は複数の開口部を有する。代表的には、図８（Ｂ）に
示すように、トランジスタ４２０ａの一対の電極２０ａ、２０ｂの一方を露出する開口部
４１を有する。また、図８（Ｃ１）に示すように、絶縁膜１５に設けられた開口部６１に
おいて、導電膜６２がゲート電極１３ａと接続する。なお、導電膜６２は、一対の電極２
０ａ、２０ｂと同時に形成される。また、絶縁膜２８に設けられた開口部６３において、
ゲート電極６４は導電膜６２と接続する。即ち、導電膜６２を介してゲート電極１３ａ及
びゲート電極６４は電気的に接続する。また、ゲート電極１３ａ及びゲート電極６４と同
電位である導電膜６２は酸化物半導体膜１７ａの側面と対向する。
なお、図８（Ｃ１）に示すように、トランジスタ４２０ａは、酸化物半導体膜１７ａの
チャネル幅方向の側面の一方の外側のみにおいて、ゲート電極１３ａ及びゲート電極６４
が導電膜６２を介して接続するが、酸化物半導体膜１７ａのチャネル幅方向の側面の双方
の外側において、ゲート電極１３ａ及びゲート電極６４が導電膜６２を介して接続しても
よい。
次に、トランジスタ４２０ａの作製工程について説明する。
図３の工程を経て、基板１１上に、ゲート電極１３ａ、絶縁膜１４、及び酸化物半導体
膜１７ａを形成する。当該工程においては、第１のフォトマスク及び第２のフォトマスク
を用いたフォトリソグラフィ工程を行う。
次に、第３のフォトマスクを用いたフォトリソグラフィ工程により絶縁膜１４上にマス
クを形成した後、絶縁膜１４の一部をエッチングして、図８（Ａ１）及び図８（Ｃ１）に
示す開口部６１を形成する。
次に、図４（Ａ）及び図４（Ｂ）に示す工程と同様に、第４のフォトマスクを用いたフ
ォトリソグラフィ工程により導電膜１８上にマスクを形成した後、導電膜１８の一部をエ
ッチングして、一対の電極２０ａ、２０ｂ、及び導電膜６２を形成する。
次に、図５（Ａ）に示す工程と同様に、酸化物絶縁膜２２、酸化物絶縁膜２４、及び窒
化物絶縁膜２６を形成する。次に、第５のフォトマスクを用いたフォトリソグラフィ工程
により窒化物絶縁膜２６上にマスクを形成した後、窒化物絶縁膜２６の一部をエッチング
して、図８（Ａ１）及び図８（Ｃ１）に示す開口部６３を形成する。
次に、図６（Ａ）に示す工程と同様に、導電膜３０を形成する。次に、第６のフォトマ
スクを用いたフォトリソグラフィ工程により導電膜３０上にマスクを形成した後、導電膜
３０の一部をエッチングして、図８（Ａ１）、図８（Ｂ）及び図８（Ｃ１）に示すゲート
電極６４及び電極３２を形成する。
以上の工程により、トランジスタ４２０ａを作製することができる。
＜表示装置の変形例３＞
図２、図７及び図８と異なる構造の表示装置について、図１１を用いて説明する。図１
１に示す表示装置は、駆動トランジスタとして機能するトランジスタ４３０ａと、選択ト
ランジスタとして機能するトランジスタ４３０ｂと、を含む画素を有する。図１１（Ａ１
）は、駆動トランジスタとして機能するトランジスタ４３０ａの上面図であり、図１１（
Ａ２）は、選択トランジスタとして機能するトランジスタ４３０ｂの上面図であり、図１
１（Ｂ）は、図１１（Ａ１）の一点鎖線Ａ５−Ｂ５及び図１１（Ａ２）の一点鎖線Ａ６−
Ｂ６の断面図であり、図１１（Ｃ１）は、図１１（Ａ１）の一点鎖線Ｃ５−Ｄ５間の断面
図であり、図１１（Ｃ２）は、図１１（Ａ２）の一点鎖線Ｃ６−Ｄ６間の断面図である。
なお、図１１（Ａ１）及び図１１（Ａ２）では、明瞭化のため、基板や絶縁膜などを省略
している。
図１１（Ａ１）、図１１（Ｂ）及び図１１（Ｃ１）に示すトランジスタ４３０ａは、一
対の電極２０ａ、２０ｂの一方に接続する電極７７が絶縁膜１５上に形成される。また、
酸化物半導体膜１７ａ及び一対の電極２０ａ、２０ｂ上にトランジスタごとに分離された
絶縁膜７４ａを有する点が、先に示す他の駆動用トランジスタと異なる。
また、図１１（Ａ２）、図１１（Ｂ）及び図１１（Ｃ２）に示すトランジスタ４３０ｂ
は、酸化物半導体膜１７ｂ及び一対の電極２０ｃ、２０ｄ上にトランジスタごとに分離さ
れた絶縁膜７４ｂを有する点が、先に示したトランジスタ４００ｂと異なる。
図１１（Ａ１）、図１１（Ｂ）及び図１１（Ｃ１）に示すトランジスタ４３０ａは、チ
ャネルエッチ型のトランジスタであり、基板１１上に設けられるゲート電極１３ａと、基
板１１及びゲート電極１３ａ上に形成される絶縁膜１５と、絶縁膜１５を介して、ゲート
電極１３ａと重なる酸化物半導体膜１７ａと、酸化物半導体膜１７ａに接する一対の電極
２０ａ、２０ｂとを有する。また、絶縁膜１５、酸化物半導体膜１７ａ、及び一対の電極
２０ａ、２０ｂ上に、酸化物絶縁膜７１ａ、酸化物絶縁膜７２ａ、及び窒化物絶縁膜７３
ａで構成されるゲート絶縁膜として機能する絶縁膜７４ａと、絶縁膜７４ａ及び窒化物絶
縁膜１５ａ上に形成されるゲート電極７６とを有する。ゲート電極７６は、窒化物絶縁膜
１５ａに設けられた開口部７５においてゲート電極１３ａと接続する。また、一対の電極
２０ａ、２０ｂの一方、ここでは電極２０ｂに接続する電極７７が絶縁膜１５上に形成さ
れる。なお、電極７７は画素電極として機能する。
また図１１（Ａ２）、図１１（Ｂ）及び図１１（Ｃ２）に示すトランジスタ４３０ｂは
、チャネルエッチ型のトランジスタであり、基板１１上に設けられるゲート電極１３ｂと
、基板１１及びゲート電極１３ｂ上に形成される絶縁膜１５と、絶縁膜１５を介して、ゲ
ート電極１３ｂと重なる酸化物半導体膜１７ｂと、酸化物半導体膜１７ｂに接する一対の
電極２０ｃ、２０ｄとを有する。また、絶縁膜１５、酸化物半導体膜１７ｂ、及び一対の
電極２０ｃ、２０ｄ上に、酸化物絶縁膜７１ｂ、酸化物絶縁膜７２ｂ、及び窒化物絶縁膜
７３ｂで構成される絶縁膜７４ｂと、を有する。
トランジスタ４３０ａ、４３０ｂに含まれる絶縁膜１５は、窒化物絶縁膜１５ａ及び酸
化物絶縁膜１５ｂで形成される。酸化物絶縁膜１５ｂは、酸化物半導体膜１７ａ、一対の
電極２０ａ、２０ｂ及び酸化物絶縁膜７１ａと重複する領域と、酸化物半導体膜１７ｂ、
一対の電極２０ｃ、２０ｄ及び酸化物絶縁膜７１ｂと重複する領域と、に形成される。
また、絶縁膜７４ａ、７４ｂは、トランジスタごとに分離されており、且つ酸化物半導
体膜１７ａ、１７ｂとそれぞれ重畳する。具体的には、図１１（Ｂ）に示すトランジスタ
４３０ａのチャネル長方向において、一対の電極２０ａ、２０ｂ上に絶縁膜７４ａの端部
が位置し、図１１（Ｃ１）に示すトランジスタ４３０ａのチャネル幅方向において、酸化
物半導体膜１７ａの外側に絶縁膜７４ａの端部が位置する。また、図１１（Ｂ）に示すト
ランジスタ４３０ｂのチャネル長方向において、一対の電極２０ｃ、２０ｄ上に絶縁膜７
４ｂの端部が位置し、図１１（Ｃ２）に示すトランジスタ４３０ｂのチャネル幅方向にお
いて、酸化物半導体膜１７ｂの外側に絶縁膜７４ｂの端部が位置する。
また、図１１（Ｃ１）に示すチャネル幅方向において、ゲート電極７６は、ゲート絶縁
膜として機能する絶縁膜７４ａの側面において、酸化物半導体膜１７ａの側面と対向する
。なお、絶縁膜７４ａの端部は、チャネル長方向において、一対の電極２０ａ、２０ｂ上
に設けられず、絶縁膜１５上に設けられてもよい。この場合、電極７７は、絶縁膜７４ａ
上に形成され、且つ絶縁膜７４ａの開口部において、一対の電極２０ａ、２０ｂの一方と
接続する。
トランジスタ４３０ａは、チャネル長が０．５μｍ以上４．５μｍ以下、好ましくは１
μｍより大きく４μｍ以下、より好ましくは１μｍより大きく３．５μｍ以下、より好ま
しくは１μｍより大きく２．５μｍ以下である。また、トランジスタ４３０ａは、チャネ
ル幅方向において、ゲート電極１３ａ及びゲート電極７６の間に、絶縁膜１５及び絶縁膜
７４ａを介して酸化物半導体膜１７ａが設けられている。また、ゲート電極７６は、図１
１（Ａ１）に示すように、上面から見て、絶縁膜７４ａを介して酸化物半導体膜１７ａの
端部と重なる。
また、トランジスタ４３０ｂのチャネル長は、トランジスタ４３０ａよりも大きい。こ
れによって、画素の選択トランジスタとして機能するトランジスタ４３０ｂのカットオフ
電流の値を低減することが可能となる。
なお、図１１（Ｃ１）ではチャネル幅方向において、酸化物半導体膜１７ａのチャネル
幅方向の側面の一方の外側のみにおいて、ゲート電極１３ａ及びゲート電極７６が接続す
る場合を例に示すが、酸化物半導体膜１７ａのチャネル幅方向の側面の双方の外側におい
て、ゲート電極１３ａ及びゲート電極７６が接続してもよい。
次に、トランジスタ４３０ａ、４３０ｂの作製方法について説明する。
トランジスタ４３０ａ、４３０ｂは、図３乃至図５（Ａ）に示す工程を経て、基板１１
上に、ゲート電極１３ａ、１３ｂ、絶縁膜１４、酸化物半導体膜１７ａ、１７ｂ、一対の
電極２０ａ、２０ｂ、一対の電極２０ｃ、２０ｄ、酸化物絶縁膜２２、酸化物絶縁膜２４
、及び窒化物絶縁膜２６を形成する。当該工程においては、第１のフォトマスク乃至第３
のフォトマスクを用いたフォトリソグラフィ工程を行う。
次に、図５（Ｂ）に示す工程において、第４のフォトマスクを用いたフォトリソグラフ
ィ工程により、窒化物絶縁膜２６上にマスクを形成した後、酸化物絶縁膜２２、酸化物絶
縁膜２４、及び窒化物絶縁膜２６の一部をエッチングして、トランジスタごとに分離され
た絶縁膜７４ａ、７４ｂを形成することができる。なお、絶縁膜１４が窒化物絶縁膜及び
酸化物絶縁膜で積層される場合、酸化物絶縁膜２３のエッチングと共に、絶縁膜１４の一
部もエッチングされる。この結果、図１１（Ｂ）に示すように、窒化物絶縁膜１５ａ及び
酸化物絶縁膜１５ｂで形成される段差を有する絶縁膜１５が形成される。
この後、図６に示す工程を経て、ゲート電極７６及び電極７７を形成する。
以上の工程により、トランジスタ４３０ａ、４３０ｂを作製することができる。
＜表示装置の変形例４＞
図２、図７、図８及び図１１と異なる構造の表示装置について、図９を用いて説明する
。図９（Ａ）に、表示装置に含まれる画素６０２の等価回路図を示す。
図９（Ａ）に示すように、本変形例の画素６０２は、発光素子３５０と、発光素子３５
０の駆動トランジスタとして機能するトランジスタ４００ａと、選択トランジスタとして
機能するトランジスタ４５０ｂと、容量素子３７０と、を有し、トランジスタ４００ａ及
びトランジスタ４５０ｂは、ともに酸化物半導体膜の上下に配置されたゲート電極を含む
いわゆるデュアルゲート型のトランジスタである。
画素６０２に含まれるトランジスタ４００ａは、図２（Ａ１）、図２（Ｂ）、図２（Ｃ
１）及び図２（Ｄ）に示した構成と同様の構成とすることができる。
また、図９（Ｂ）は、選択トランジスタとして機能するトランジスタ４５０ｂの上面図
であり、図９（Ｃ）は、図９（Ｂ）の一点鎖線Ｃ９−Ｄ９の断面図であり、図９（Ｄ）は
、図２（Ａ１）で図示したトランジスタ４００ａの一点鎖線Ａ１−Ｂ１及び図９（Ｂ）の
一点鎖線Ａ９−Ｂ９の断面図である。なお、図９（Ｂ）では、明瞭化のため、基板１１及
び絶縁膜などを省略している。
図９に示すトランジスタ４５０ｂは、絶縁膜２８上に、酸化物半導体膜１７ｂ及びゲー
ト電極１３ｂと重なるゲート電極１０９を有する点が、先に示す他の選択用トランジスタ
と異なる。
図９に示すトランジスタ４５０ｂは、チャネルエッチ型のトランジスタであり、基板１
１上に設けられるゲート電極１３ｂと、基板１１及びゲート電極１３ｂ上に形成される絶
縁膜１５と、絶縁膜１５を介して、ゲート電極１３ｂと重なる酸化物半導体膜１７ｂと、
酸化物半導体膜１７ｂに接する一対の電極２０ｃ、２０ｄとを有する。また、絶縁膜１５
、酸化物半導体膜１７ｂ、及び一対の電極２０ｃ、２０ｄ上に、酸化物絶縁膜２３、酸化
物絶縁膜２５、及び窒化物絶縁膜２７で構成されるゲート絶縁膜として機能する絶縁膜２
８と、絶縁膜２８及び絶縁膜１５上に形成されるゲート電極１０９とを有する。ゲート電
極１０９は、絶縁膜１５及び絶縁膜２８に設けられた開口部１０２、１０３においてゲー
ト電極１３ｂと接続する。
トランジスタ４５０ｂに含まれるゲート電極１０９は、トランジスタ４００ａに含まれ
るゲート電極３１と同じ層で形成される。
また、トランジスタ４５０ｂは、少なくともトランジスタ４００ａよりも大きいチャネ
ル長を有する。また、チャネル幅方向において、ゲート電極１３ｂ及びゲート電極１０９
の間に、絶縁膜１５及び絶縁膜２８を介して酸化物半導体膜１７ｂが設けられている。ま
た、ゲート電極１０９は図９（Ｂ）に示すように、上面から見て、絶縁膜２８を介して酸
化物半導体膜１７ｂの端部と重なる。
トランジスタ４００ａ、４５０ｂにおいて、エッチング等で島状に加工された酸化物半
導体膜の端部においては、加工におけるダメージにより欠陥が形成されると共に、不純物
付着などにより汚染される場合がある。このため、トランジスタにおいて酸化物半導体膜
の上側又は下側に形成されるゲート電極のうち、一方のみが形成される場合、酸化物半導
体膜が真性または実質的に真性であっても、電界などのストレスが与えられることによっ
て酸化物半導体膜の端部は活性化され、ｎ型（低抵抗領域）となりやすい。例えば、当該
ｎ型の端部が、図９（Ｂ）の破線３３、３４のように、一対の電極２０ｃ、２０ｄの間に
設けられると、ｎ型の領域がキャリアのパスとなってしまい、寄生チャネルが形成される
。この結果、しきい値電圧におけるドレイン電流の上昇が段階的であり、且つしきい値電
圧がマイナスシフトしたトランジスタとなってしまう。
しかしながら、図９に示すトランジスタ４５０ｂは、同電位であるゲート電極１３ｂ及
びゲート電極１０９を有し、チャネル幅方向において、ゲート電極１０９が、絶縁膜２８
の側面において、酸化物半導体膜１７ｂの側面と対向することで、ゲート電極１０９の電
界が酸化物半導体膜１７ｂ側面からも影響する。この結果、酸化物半導体膜１７ｂの側面
、または側面及びその近傍を含む端部における寄生チャネルの発生が抑制される。この結
果、トランジスタ４５０ｂは、しきい値電圧におけるドレイン電流の上昇が急峻である、
電気特性の優れたトランジスタとすることができる。なお、上記の記載は、トランジスタ
４００ａが有するゲート電極１３ａ、ゲート電極３１及び酸化物半導体膜１７ａについて
も適用することができる。
なお、上記に示した本実施の形態の表示装置の構成及び変形例の表示装置の構成は、一
部が異なる構成であるが、それぞれの構成を自由に組み合わせることが可能である。
以上、本実施の形態で示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、実施の形態１と異なる表示装置及びその作製方法について図面を参
照して説明する。本実施の形態では、酸化物半導体膜に含まれる酸素欠損がより低減され
たトランジスタを図１２乃至図１５を用いて説明する。
図１２に本実施の形態の表示装置の画素に含まれるトランジスタの上面図及び断面図を
示す。
本実施の形態の表示装置は、駆動トランジスタとして機能するトランジスタ４４０ａと
、選択トランジスタとして機能するトランジスタ４４０ｂと、を含む画素を有する。図１
２（Ａ１）は、駆動トランジスタとして機能するトランジスタ４４０ａの上面図であり、
図１２（Ａ２）は、選択トランジスタとして機能するトランジスタ４４０ｂの上面図であ
り、図１２（Ｂ）は、図１２（Ａ１）の一点鎖線Ａ７−Ｂ７間の断面図及び図１２（Ａ２
）の一点鎖線Ａ８−Ｂ８間の断面図であり、図１２（Ｃ１）は、図１２（Ａ１）の一点鎖
線Ｃ７−Ｄ７間の断面図であり、図１２（Ｃ２）は、図１２（Ａ２）の一点鎖線Ｃ８−Ｄ
８間の断面図である。なお、図１２（Ａ１）及び図１２（Ａ２）では、明瞭化のため、基
板１１及び絶縁膜などを省略している。
図１２（Ａ１）、図１２（Ｂ）及び図１２（Ｃ１）に示すトランジスタ４４０ａは、チ
ャネルエッチ型のトランジスタであり、基板１１上に設けられるゲート電極１３ａと、基
板１１及びゲート電極１３ａ上に形成される絶縁膜１５と、絶縁膜１５を介して、ゲート
電極１３ａと重なる酸化物半導体膜１７ａと、酸化物半導体膜１７ａに接する一対の電極
２０ａ、２０ｂとを有する。また、絶縁膜１５、酸化物半導体膜１７ａ、及び一対の電極
２０ａ、２０ｂ上に、酸化物絶縁膜８３ａ、酸化物絶縁膜８５ａ、及び窒化物絶縁膜８７
で構成される絶縁膜８８ａと、絶縁膜８８ａ上に形成されるゲート電極９１とを有する。
ゲート電極９１は、絶縁膜１５及び窒化物絶縁膜８７に設けられた開口部９６においてゲ
ート電極１３ａと接続する。また、一対の電極２０ａ、２０ｂの一方、ここでは電極２０
ｂに接続する電極９２が、窒化物絶縁膜８７上に形成される。電極９２は窒化物絶縁膜８
７に設けられた開口部９５において、電極２０ｂと接続する。なお、電極９２は画素電極
として機能する。
また、図１２（Ａ２）、図１２（Ｂ）及び図１２（Ｃ２）に示すトランジスタ４４０ｂ
は、チャネルエッチ型のトランジスタであり、基板１１上に設けられるゲート電極１３ｂ
と、基板１１及びゲート電極１３ｂ上に形成される絶縁膜１５と、絶縁膜１５を介して、
ゲート電極１３ｂと重なる酸化物半導体膜１７ｂと、酸化物半導体膜１７ｂに接する一対
の電極２０ｃ、２０ｄとを有する。また、絶縁膜１５、酸化物半導体膜１７ｂ、及び一対
の電極２０ｃ、２０ｄ上に、酸化物絶縁膜８３ｂ、酸化物絶縁膜８５ｂ、及び窒化物絶縁
膜８７で構成される絶縁膜８８ｂを有する。
トランジスタ４４０ａにおいて、絶縁膜１５及び絶縁膜８８ａはそれぞれゲート絶縁膜
として機能する。また、トランジスタ４４０ｂにおいて、絶縁膜１５はゲート絶縁膜とし
て機能する。絶縁膜１５は、窒化物絶縁膜１５ａ及び酸化物絶縁膜１５ｂで形成される。
酸化物絶縁膜１５ｂは、酸化物半導体膜１７ａ、１７ｂ、一対の電極２０ａ、２０ｂ、一
対の電極２０ｃ、２０ｄ、又は酸化物絶縁膜８３ａのいずれかと重なる領域に形成される
。
なお、トランジスタ４４０ｂにおいて、絶縁膜８８ｂ上であって、ゲート電極１３ｂ及
び酸化物半導体膜１７ｂと重なる領域に第２のゲート電極を設けてもよい。その場合、該
第２のゲート電極は、絶縁膜１５及び窒化物絶縁膜８７に設けられた開口部においてゲー
ト電極１３ｂと接続することが好ましい。
本実施の形態では、窒化物絶縁膜１５ａとして、窒化シリコン膜を用いて形成する。ま
た、酸化物絶縁膜１５ｂは、実施の形態１に示す絶縁膜１５において列挙した酸化物を適
宜用いることができる。また、窒化物絶縁膜１５ａ及び酸化物絶縁膜１５ｂはそれぞれ、
絶縁膜１４に列挙した作製方法を適宜用いることができる。また、酸化物絶縁膜８３ａ、
８３ｂは、実施の形態１に示す酸化物絶縁膜２３と同様の材料及び作製方法を適宜用いて
形成することができる。また、酸化物絶縁膜８５ａ、８５ｂは、実施の形態１に示す酸化
物絶縁膜２５と同様の材料及び作製方法を適宜用いて形成することができる。窒化物絶縁
膜８７は、実施の形態１に示す窒化物絶縁膜２７と同様の材料及び作製方法を適宜用いて
形成することができる。また、ゲート電極９１及び電極９２は、実施の形態１に示すゲー
ト電極３１及び電極３２と同様の材料及び作製方法を適宜用いて形成することができる。
また、酸化物絶縁膜８３ａ、８３ｂ及び酸化物絶縁膜８５ａ、８５ｂは、トランジスタ
ごとに分離されており、且つ酸化物半導体膜１７ａ、１７ｂとそれぞれ重畳する。具体的
には、図１２（Ｂ）に示すトランジスタ４４０ａのチャネル長方向の断面図において、一
対の電極２０ａ、２０ｂ上に酸化物絶縁膜８３ａ及び酸化物絶縁膜８５ａの端部が位置し
、図１２（Ｃ１）に示すトランジスタ４４０ａのチャネル幅方向の断面図において、酸化
物半導体膜１７ａの外側に酸化物絶縁膜８３ａ及び酸化物絶縁膜８５ａの端部が位置する
。同様に、図１２（Ｂ）に示すトランジスタ４４０ｂのチャネル長方向の断面図において
、一対の電極２０ｃ、２０ｄ上に酸化物絶縁膜８３ｂ及び酸化物絶縁膜８５ｂの端部が位
置し、図１２（Ｃ２）に示すトランジスタ４４０ｂのチャネル幅方向の断面図において、
酸化物半導体膜１７ｂの外側に酸化物絶縁膜８３ｂ及び酸化物絶縁膜８５ｂの端部が位置
する。
また、窒化物絶縁膜８７は、酸化物絶縁膜８３ａ、８３ｂ及び酸化物絶縁膜８５ａ、８
５ｂの上面及び側面を覆うように形成され、窒化物絶縁膜１５ａと接する。
なお、トランジスタ４４０ａにおいて、酸化物絶縁膜８３ａ及び酸化物絶縁膜８５ａの
端部は、チャネル長方向において、一対の電極２０ａ、２０ｂ上に設けられず、窒化物絶
縁膜１５ａ上に設けられてもよい。また、トランジスタ４４０ｂにおいて、酸化物絶縁膜
８３ｂ及び酸化物絶縁膜８５ｂの端部は、チャネル長方向において、一対の電極２０ｃ、
２０ｄ上に設けられず、窒化物絶縁膜１５ａ上に設けられてもよい。
また、図１２（Ｃ１）に示すトランジスタ４４０ａのチャネル幅方向の断面図において
、ゲート電極９１は、酸化物絶縁膜８３ａ及び酸化物絶縁膜８５ａの側面を介して、酸化
物半導体膜１７ａの側面と対向する。
本実施の形態に示すトランジスタ４４０ａは、チャネル長が０．５μｍ以上４．５μｍ
以下、好ましくは１μｍより大きく４μｍ以下、より好ましくは１μｍより大きく３．５
μｍ以下、より好ましくは１μｍより大きく２．５μｍ以下である。また、トランジスタ
４４０ａは、チャネル幅方向において、ゲート電極１３ａ及びゲート電極９１の間に、絶
縁膜１５及び絶縁膜８８ａを介して酸化物半導体膜１７ａが設けられている。また、ゲー
ト電極９１は図１２（Ａ１）に示すように、上面から見て、絶縁膜８８ａを介して酸化物
半導体膜１７ａの端部と重なる。
また、トランジスタ４４０ｂのチャネル長は、トランジスタ４４０ａよりも大きい。こ
れによって、画素の選択トランジスタとして機能するトランジスタ４４０ｂのカットオフ
電流の値を低減することが可能となる。
トランジスタ４４０ａは、図１２（Ｃ１）に示すように、酸化物半導体膜１７ａのチャ
ネル幅方向の側面の一方の外側において、絶縁膜１５及び窒化物絶縁膜８７の開口部９６
が設けられている。そして該開口部９６において、ゲート電極９１はゲート電極１３ａと
接続する。また、ゲート電極９１は酸化物絶縁膜８３ａ、８５ａの側面において、酸化物
半導体膜１７ａのチャネル幅方向の側面と対向する。また、酸化物半導体膜１７ａのチャ
ネル幅方向の側面の他方の外側においては、ゲート電極９１はゲート電極１３ａと接続し
ない。また、ゲート電極９１端部は、酸化物半導体膜１７ａの側面の外側に位置する。
なお、トランジスタ４４０ａでは、図１２（Ｃ１）に示すように、酸化物半導体膜１７
ａのチャネル幅方向の側面の一方の外側のみにおいて、ゲート電極１３ａ及びゲート電極
９１が接続するが、酸化物半導体膜１７ａのチャネル幅方向の側面の双方の外側において
、ゲート電極１３ａ及びゲート電極９１が接続してもよい。
本実施の形態に示すトランジスタ４４０ａ又はトランジスタ４４０ｂにおいて、酸化物
半導体膜１７ａ及び酸化物絶縁膜８５ａ、又は酸化物半導体膜１７ｂ及び酸化物絶縁膜８
５ｂが、窒化物絶縁膜１５ａ及び窒化物絶縁膜８７で、周囲を囲まれている。窒化物絶縁
膜１５ａ及び窒化物絶縁膜８７は、酸素の拡散係数が低く、酸素に対するバリア性を有す
るため、酸化物絶縁膜８５ａ、８５ｂに含まれる酸素の一部を効率よく酸化物半導体膜１
７ａ、１７ｂに移動させることが可能であり、酸化物半導体膜１７ａ、１７ｂの酸素欠損
量を減らすことが可能である。また、窒化物絶縁膜１５ａ及び窒化物絶縁膜８７は、水、
水素等の拡散係数が低く、水、水素等に対するバリア性を有するため、外部から酸化物半
導体膜１７ａ、１７ｂへの水、水素等の拡散を防ぐことが可能である。これらの結果、ト
ランジスタ４４０ａ及びトランジスタ４４０ｂは、信頼性の高いトランジスタとなる。
次に、トランジスタ４４０ａ及びトランジスタ４４０ｂを含む本実施の形態の表示装置
の作製工程について図１３乃至図１５を用いて説明する。
なお、図１３乃至図１５において、Ａ７−Ｂ７に示すチャネル長方向の断面図及びＣ７
−Ｄ７に示すチャネル幅方向の断面図を用いて、トランジスタ４４０ａの作製方法を説明
し、Ａ８−Ｂ８に示すチャネル長方向の断面図を用いてトランジスタ４４０ｂの作製方法
を説明する。
なお、トランジスタ４４０ｂのチャネル幅方向の断面図は、開口部９６においてゲート
電極１３ａと接するゲート電極９１を有さない点以外はトランジスタ４４０ａと同様であ
る。
トランジスタ４４０ａ及びトランジスタ４４０ｂは、図３乃至図４（Ｂ）に示す工程と
同様の工程を経て、基板１１上に、ゲート電極１３ａ、１３ｂ、窒化物絶縁膜１５ａ、酸
化物絶縁膜１４ｂ、酸化物半導体膜１７ａ、１７ｂ、一対の電極２０ａ、２０ｂ及び一対
の電極２０ｃ、２０ｄを形成する。当該工程においては、第１のフォトマスク乃至第３の
フォトマスクを用いたフォトリソグラフィ工程を行う。
次に、図１３（Ａ）に示すように、酸化物絶縁膜２２及び酸化物絶縁膜２４を形成する
。次に、加熱処理を行って、酸化物絶縁膜２４に含まれる酸素の一部を酸化物半導体膜１
７ａ及び酸化物半導体膜１７ｂに移動させる。ここでの加熱処理によって、酸化物半導体
膜１７ａ、１７ｂに含まれる酸素欠損量を低減することができる。
次に、第４のフォトマスクを用いたフォトリソグラフィ工程により、酸化物絶縁膜２４
上にマスクを形成した後、酸化物絶縁膜２２及び酸化物絶縁膜２４の一部をエッチングし
て、トランジスタごとに分離された酸化物絶縁膜８３ａ、８３ｂ及び酸化物絶縁膜８５ａ
、８５ｂを形成する。なお、酸化物絶縁膜２４のエッチングと共に、酸化物絶縁膜１４ｂ
の一部もエッチングされ、酸化物絶縁膜１５ｂが形成される。この結果、図１３（Ｂ）に
示すように、窒化物絶縁膜１５ａが露出される。即ち、段差を有する絶縁膜１５が形成さ
れる。
次に、図１４（Ａ）に示す窒化物絶縁膜８６を形成する。当該工程において、Ｃ７−Ｄ
７に示すトランジスタ４４０ａのチャネル幅方向断面図において、窒化物絶縁膜１５ａ及
び窒化物絶縁膜８６が接する。即ち、酸化物半導体膜１７ａ及び酸化物絶縁膜８５ａが、
窒化物絶縁膜１５ａ及び窒化物絶縁膜８６で周囲を囲まれている。
なお、図示しないが、窒化物絶縁膜８６を形成することで、トランジスタ４４０ｂのチ
ャネル幅方向断面図においても、酸化物半導体膜１７ｂ及び酸化物絶縁膜８５ｂが、窒化
物絶縁膜１５ａ及び窒化物絶縁膜８６で周囲を囲まれている。
次に、第５のフォトマスクを用いたフォトリソグラフィ工程により、窒化物絶縁膜８６
上にマスクを形成した後、窒化物絶縁膜８６の一部をエッチングして、開口部９５を形成
する。また、窒化物絶縁膜１５ａ及び窒化物絶縁膜８６の一部をエッチングして、開口部
９６を形成する（図１４（Ｂ）参照）。
この後、図１５（Ａ）に示すように、後にトランジスタ４４０ａのゲート電極９１及び
電極９２となる導電膜９０を形成する。導電膜９０は、実施の形態１に示す導電膜３０と
同様に形成することができる。
次に、導電膜９０上に第６のフォトマスクを用いたフォトリソグラフィ工程によりマス
クを形成する。次に、該マスクを用いて導電膜９０の一部をエッチングして、ゲート電極
９１及び電極９２を形成する。この後、マスクを除去する（図１５（Ｂ）参照。）。
なお、図１５（Ｂ）に示すように、トランジスタ４４０ａのチャネル幅方向断面図にお
いて、酸化物絶縁膜８３ａ及び酸化物絶縁膜８５ａの側面において酸化物半導体膜１７ａ
との側面と対向するように、ゲート電極９１を形成する。
この後、加熱処理を行ってもよい。酸化物絶縁膜８５ａ、８５ｂは、化学量論的組成を
満たす酸素よりも多くの酸素を含む酸化物絶縁膜で形成される。また、窒化物絶縁膜１５
ａ及び窒化物絶縁膜８７は酸素に対するバリア性が高い。これらのため、当該加熱処理に
おいて、酸化物絶縁膜８５ａ、８５ｂに含まれる酸素の外部への拡散を低減することがで
きる。また、酸化物半導体膜１７ａ、１７ｂに含まれる酸素の外部への拡散を低減するこ
とができる。この結果、酸化物半導体膜１７ａ、１７ｂの酸素欠損を低減することができ
る。さらに、窒化物絶縁膜１５ａ及び窒化物絶縁膜８７は、水素、水等に対するバリア性
が高く、外部からの酸化物半導体膜１７ａ、１７ｂへの水素、水等の拡散を低減すること
ができる。このため、酸化物半導体膜１７ａ、１７ｂの水素、水等を低減することができ
る。この結果、信頼性の高いトランジスタ４４０ａ及びトランジスタ４４０ｂを作製する
ことができる。
以上の工程により、トランジスタ４４０ａ及びトランジスタ４４０ｂを含む表示装置を
作製することができる。
以上、本実施の形態で示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
（実施の形態３）
実施の形態１及び実施の形態２に示す選択トランジスタ及び駆動トランジスタにおいて
、必要に応じて、基板１１及びゲート電極１３ａ、１３ｂの間に下地絶縁膜を設けること
ができる。下地絶縁膜としては、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化
酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、
酸化窒化アルミニウム等がある。なお、下地絶縁膜として、窒化シリコン、酸化ガリウム
、酸化ハフニウム、酸化イットリウム、酸化アルミニウム等を用いることで、基板１１か
ら不純物、代表的にはアルカリ金属、水、水素等の酸化物半導体膜１７ａ、１７ｂへの拡
散を抑制することができる。
下地絶縁膜は、スパッタリング法、ＣＶＤ法等により形成することができる。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法な
どと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、図２で示したトランジスタ４００ａ及びトランジスタ４００ｂを用
いて、酸化物半導体膜１７ａ及び一対の電極２０ａ、２０ｂ、酸化物半導体膜１７ｂ及び
一対の電極２０ｃ、２０ｄが異なる形態を有する表示装置について、図１９を用いて説明
する。なお、他のトランジスタに適宜本実施の形態を適用することができる。
トランジスタに設けられる一対の電極として、タングステン、チタン、アルミニウム、
銅、モリブデン、クロム、またはタンタル単体若しくは合金等の酸素と結合しやすい導電
材料を用いることができる。この結果、酸化物半導体膜１７ａ、１７ｂに含まれる酸素と
電極２０ａ乃至２０ｄに含まれる導電材料とが結合し、酸化物半導体膜１７ａ、１７ｂに
おいて、酸素欠損領域が形成される。また、酸化物半導体膜１７ａ、１７ｂに電極２０ａ
乃至２０ｄを形成する導電材料の構成元素の一部が混入する場合もある。これらの結果、
図１９に示すように、酸化物半導体膜１７ａ、１７ｂにおいて、電極２０ａ乃至２０ｄと
接する領域近傍に、低抵抗領域２１ａ乃至２１ｄが形成される。具体的には、低抵抗領域
２１ａ、２１ｂは、一対の電極２０ａ、２０ｂにそれぞれ接し、且つ絶縁膜１５と、一対
の電極２０ａ、２０ｂとの間に形成される。また、低抵抗領域２１ｃ、２１ｄは、一対の
電極２０ｃ、２０ｄにそれぞれ接し、且つ絶縁膜１５と、一対の電極２０ｃ、２０ｄとの
間に形成される。
低抵抗領域２１ａ乃至２１ｄは、導電性が高いため、酸化物半導体膜１７ａ、１７ｂと
、電極２０ａ乃至２０ｄとの接触抵抗を低減することが可能であり、トランジスタのオン
電流を増大させることが可能である。
なお、低抵抗領域２１ａ、２１ｂの端部は、一対の電極２０ａ、２０ｂの端部と略一致
してもよい。または、図１９に示すように、一対の電極２０ａ、２０ｂの端部より内側に
低抵抗領域２１ａ、２１ｂの端部が位置してもよい。同様に、低抵抗領域２１ｃ、２１ｄ
の端部は、一対の電極２０ｃ、２０ｄの端部と略一致してもよい。または、図１９に示す
ように、一対の電極２０ｃ、２０ｄの端部より内側に低抵抗領域２１ｃ、２１ｄの端部が
位置してもよい。酸化物半導体膜１７ａ、１７ｂにおいて、低抵抗領域２１ａ乃至２１ｄ
が形成される場合、チャネル長は酸化物半導体膜と絶縁膜２８の界面における低抵抗領域
間の距離となる。
また、電極２０ａ乃至２０ｄを、上記酸素と結合しやすい導電材料と、窒化チタン、窒
化タンタル、ルテニウム等の酸素と結合しにくい導電材料との積層構造としてもよい。こ
のような積層構造とすることで、電極２０ａ乃至２０ｄと酸化物絶縁膜２３との界面にお
いて、電極２０ａ乃至２０ｄの酸化を防ぐことが可能であり、電極２０ａ乃至２０ｄの高
抵抗化を抑制することが可能である。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法な
どと適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、実施の形態１乃至実施の形態４と比較して、酸化物半導体膜の欠陥
量をさらに低減することが可能なトランジスタを有する表示装置について図面を参照して
説明する。本実施の形態で説明するトランジスタは、実施の形態１乃至実施の形態４と比
較して、酸化物半導体膜を複数備えた多層膜を有する点が異なる。
図２０（Ａ１）乃至図２０（Ｃ２）に、表示装置が有するトランジスタ１０５ａ及びト
ランジスタ１０５ｂの上面図及び断面図を示す。トランジスタ１０５ａは、画素に含まれ
る発光素子の駆動トランジスタとして機能するトランジスタである。また、トランジスタ
１０５ｂは、画素の選択トランジスタとして機能するトランジスタである。
図２０（Ａ１）はトランジスタ１０５ａの上面図であり、図２０（Ａ２）はトランジス
タ１０５ｂの上面図である。図２０（Ｂ）は、図２０（Ａ１）の一点鎖線Ａ１０−Ｂ１０
間の断面図及び図２０（Ａ２）の一点鎖線Ａ１１−Ｂ１１間の断面図であり、図２０（Ｃ
１）は、図２０（Ａ１）の一点鎖線Ｃ１０−Ｄ１０間の断面図であり、図２０（Ｃ２）は
、図２０（Ａ２）の一点鎖線Ｃ１１−Ｄ１１間の断面図である。なお、図２０（Ａ１）、
図２０（Ａ２）では、明瞭化のため、基板１１及び絶縁膜などを省略している。
図２０に示す表示装置に含まれるトランジスタ１０５ａ及びトランジスタ１０５ｂは、
絶縁膜１５と、絶縁膜２８との間に多層膜９８ａ及び多層膜９８ｂをそれぞれ有する点に
おいて、図２に示した表示装置に含まれるトランジスタ４００ａ及びトランジスタ４００
ｂと異なる。その他の構成は、図２と同様であり、先の説明を参酌することができる。
本実施の形態に示すトランジスタ１０５ａにおいて、多層膜９８ａは、酸化物半導体膜
１７ａ及び酸化物半導体膜９７ａを有する。また、トランジスタ１０５ｂにおいて、多層
膜９８ｂは、酸化物半導体膜１７ｂ及び酸化物半導体膜９７ｂを有する。即ち、多層膜９
８ａ及び多層膜９８ｂはそれぞれ２層構造である。
トランジスタ１０５ａでは、酸化物半導体膜１７ａの一部がチャネル領域として機能し
、トランジスタ１０５ｂでは、酸化物半導体膜１７ｂの一部がチャネル領域として機能す
る。また、多層膜９８ａ及び多層膜９８ｂに接するように、酸化物絶縁膜２３が形成され
ており、酸化物絶縁膜２３に接するように酸化物絶縁膜２５が形成されている。即ち、酸
化物半導体膜１７ａと酸化物絶縁膜２３との間に、酸化物半導体膜９７ａが設けられ、且
つ、酸化物半導体膜１７ｂと酸化物絶縁膜２３との間に、酸化物半導体膜９７ｂが設けら
れている。
酸化物半導体膜９７ａ、９７ｂは、酸化物半導体膜１７ａ、１７ｂを構成する元素の一
種以上から構成される酸化物半導体膜である。このため、酸化物半導体膜１７ａと酸化物
半導体膜９７ａとの界面、及び酸化物半導体膜１７ｂと酸化物半導体膜９７ｂとの界面に
おいて、界面散乱が起こりにくい。従って、該界面においてはキャリアの動きが阻害され
ないため、トランジスタの電界効果移動度が高くなる。
酸化物半導体膜９７ａ、９７ｂに適用する酸化物半導体膜（以下、酸化物半導体膜９７
）は、少なくともＩｎ若しくはＺｎを含む金属酸化物で形成され、代表的には、Ｉｎ−Ｇ
ａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ
、Ｃｅ、またはＮｄ）であり、且つ酸化物半導体膜１７ａ、１７ｂに適用する酸化物半導
体膜（以下、酸化物半導体膜１７）よりも伝導帯の下端のエネルギーが真空準位に近く、
代表的には、酸化物半導体膜９７の伝導帯の下端のエネルギーと、酸化物半導体膜１７の
伝導帯の下端のエネルギーとの差が、０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ
以上、または０．１５ｅＶ以上、且つ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下、または
０．４ｅＶ以下である。即ち、酸化物半導体膜９７の電子親和力と、酸化物半導体膜１７
の電子親和力との差が、０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上、または
０．１５ｅＶ以上、且つ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下、または０．４ｅＶ以
下である。
酸化物半導体膜９７は、Ｉｎを含むことで、キャリア移動度（電子移動度）が高くなる
ため好ましい。
酸化物半導体膜９７として、Ａｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄをＩｎよ
り高い原子数比で有することで、以下の効果を有する場合がある。（１）酸化物半導体膜
９７のエネルギーギャップを大きくする。（２）酸化物半導体膜９７の電子親和力を小さ
くする。（３）外部からの不純物の拡散を低減する。（４）酸化物半導体膜１７と比較し
て、絶縁性が高くなる。
また、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄは、酸素との結合力が強い金属元素で
あるため、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄをＩｎより高い原子数比で有するこ
とで、酸素欠損が生じにくくなる。
酸化物半導体膜９７がＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＺｎおよびＯを除いてのＩｎ
およびＭの原子数比率は、Ｉｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上
、さらに好ましくは、Ｉｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とす
る。
また、酸化物半導体膜１７及び酸化物半導体膜９７が、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＧ
ａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜１７と比較して、酸化
物半導体膜９７に含まれるＭ（Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の原子数比が
大きく、代表的には、酸化物半導体膜１７に含まれる上記原子と比較して、１．５倍以上
、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比である。
また、酸化物半導体膜１７及び酸化物半導体膜９７が、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡ
ｌ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）の場合、酸化物半導体膜９７をＩｎ：Ｍ
：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体膜１７をＩｎ：Ｍ：Ｚｎ＝ｘ２：
ｙ２：ｚ２［原子数比］とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きく、好ましくは、
ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上である。さらに好ましくは、ｙ１／ｘ１がｙ
２／ｘ２よりも２倍以上大きく、より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３倍以
上大きい。このとき、酸化物半導体膜において、ｙ２がｘ２以上であると、当該酸化物半
導体膜を用いたトランジスタに安定した電気特性を付与できるため好ましい。ただし、ｙ
２がｘ２の３倍以上になると、当該酸化物半導体膜を用いたトランジスタの電界効果移動
度が低下してしまうため、ｙ２はｘ２の３倍未満であると好ましい。
酸化物半導体膜１７がＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ま
たはＮｄ）の場合、酸化物半導体膜１７を成膜するために用いるターゲットにおいて、金
属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１とすると、ｘ１／ｙ１は、１／３
以上６以下、さらには１以上６以下であって、ｚ１／ｙ１は、１／３以上６以下、さらに
は１以上６以下であることが好ましい。なお、ｚ１／ｙ１を１以上６以下とすることで、
酸化物半導体膜１７としてＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元
素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１
：１．２、Ｉｎ：Ｍ：Ｚｎ＝３：１：２等がある。
酸化物半導体膜９７がＩｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ま
たはＮｄ）の場合、酸化物半導体膜９７を成膜するために用いるターゲットにおいて、金
属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｘ２／ｙ２＜ｘ１／ｙ
１であって、ｚ２／ｙ２は、１／３以上６以下、さらには１以上６以下であることが好ま
しい。なお、ｚ２／ｙ２を１以上６以下とすることで、酸化物半導体膜９７としてＣＡＡ
Ｃ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、
Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：
６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８等がある。
なお、酸化物半導体膜１７及び酸化物半導体膜９７の原子数比はそれぞれ、誤差として
上記の原子数比のプラスマイナス４０％の変動を含む。
酸化物半導体膜９７ａ、９７ｂは、後に形成する酸化物絶縁膜２５を形成する際の、酸
化物半導体膜１７ａ、１７ｂへのダメージ緩和膜としても機能する。このため、酸化物絶
縁膜２３を設けず、酸化物半導体膜９７ａ、９７ｂ上に酸化物絶縁膜２５を形成してもよ
い。
酸化物半導体膜９７ａ、９７ｂの厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎ
ｍ以上５０ｎｍ以下とする。
また、酸化物半導体膜９７ａ、９７ｂは、酸化物半導体膜１７ａ、１７ｂと同様に、例
えば非単結晶構造でもよい。非単結晶構造は、例えば、後述するＣＡＡＣ−ＯＳ（Ｃ Ａ
ｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ）、多結晶構造、後述する微結晶構造、または非晶質構造を含む。
酸化物半導体膜９７ａ、９７ｂは、例えば非晶質構造でもよい。非晶質構造の酸化物半
導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。または、非晶質構造
の酸化物膜は、例えば、完全な非晶質構造であり、結晶部を有さない。
なお、酸化物半導体膜１７及び酸化物半導体膜９７によって、非晶質構造の領域、微結
晶構造の領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域の二種以上
を有する混合膜を構成してもよい。混合膜は、例えば、非晶質構造の領域、微結晶構造の
領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のいずれか二種以上
の領域を有する場合がある。また、混合膜は、例えば、非晶質構造の領域、微結晶構造の
領域、多結晶構造の領域、ＣＡＡＣ−ＯＳの領域、単結晶構造の領域のいずれか二種以上
の領域の積層構造を有する場合がある。
ここでは、酸化物半導体膜１７ａと酸化物絶縁膜２３の間、及び酸化物半導体膜１７ｂ
と酸化物絶縁膜２３の間に、それぞれ酸化物半導体膜９７ａ及び酸化物半導体膜９７ｂが
設けられている。このため、酸化物半導体膜９７ａ及び酸化物半導体膜９７ｂと酸化物絶
縁膜２３との間において、不純物及び欠陥によりトラップ準位が形成されても、当該トラ
ップ準位が形成される領域と酸化物半導体膜１７ａ及び酸化物半導体膜１７ｂとの間には
隔たりがある。この結果、酸化物半導体膜１７ａ及び酸化物半導体膜１７ｂを流れる電子
がトラップ準位に捕獲されにくく、トランジスタのオン電流を増大させることが可能であ
ると共に、電界効果移動度を高めることができる。また、トラップ準位に電子が捕獲され
ると、該電子がマイナスの固定電荷となってしまう。この結果、トランジスタのしきい値
電圧が変動してしまう。しかしながら、酸化物半導体膜１７ａ、１７ｂとトラップ準位が
形成される領域との間に隔たりがあるため、トラップ準位における電子の捕獲を低減する
ことが可能であり、トランジスタ１０５ａ及びトランジスタ１０５ｂにおけるしきい値電
圧の変動を低減することができる。
また、酸化物半導体膜９７ａ、９７ｂは、外部からの不純物を遮蔽することが可能であ
るため、外部から酸化物半導体膜１７ａ、１７ｂへ移動する不純物量を低減することが可
能である。また、酸化物半導体膜９７ａ、９７ｂは、酸素欠損を形成しにくい。これらの
ため、酸化物半導体膜１７ａ、１７ｂにおける不純物濃度及び酸素欠損量を低減すること
が可能である。
なお、酸化物半導体膜１７及び酸化物半導体膜９７は、各膜を単に積層するのではなく
連続接合（ここでは特に伝導帯の下端のエネルギーが各膜の間で連続的に変化する構造）
が形成されるように作製する。すなわち、各膜の界面において、トラップ中心や再結合中
心のような欠陥準位を形成するような不純物が存在しないような積層構造とする。仮に、
積層された酸化物半導体膜１７及び酸化物半導体膜９７の間に不純物が混在していると、
エネルギーバンドの連続性が失われ、界面でキャリアがトラップされ、あるいは再結合し
て、消滅してしまう。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装
置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層するこ
とが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体膜にとって
不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポン
プを用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）することが好
ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャン
バー内に気体、特に炭素または水素を含む気体が逆流しないようにしておくことが好まし
い。
なお、多層膜９８ａ、９８ｂの代わりに、図２１に示すトランジスタ１０６ａ、トラン
ジスタ１０６ｂのように、多層膜９４ａ、９４ｂを有してもよい。トランジスタ１０６ａ
は、画素の駆動トランジスタとして機能するトランジスタであり、トランジスタ１０６ｂ
は、画素の選択トランジスタとして機能するトランジスタである。
多層膜９４ａは、酸化物半導体膜９９ａ、酸化物半導体膜１７ａ、及び酸化物半導体膜
９７ａが順に積層されている。また、多層膜９４ｂは、酸化物半導体膜９９ｂ、酸化物半
導体膜１７ｂ、及び酸化物半導体膜９７ｂが順に積層されている。即ち、多層膜９４ａ及
び多層膜９４ｂは３層構造である。なお、多層膜９４ａと多層膜９４ｂとは、同一の工程
によって形成される。また、トランジスタ１０６ａでは、酸化物半導体膜１７ａがチャネ
ル領域として機能し、トランジスタ１０６ｂでは、酸化物半導体膜１７ｂがチャネル領域
として機能する。
また、トランジスタ１０６ａ及びトランジスタ１０６ｂにおいて、絶縁膜１５と、酸化
物半導体膜９９ａ及び酸化物半導体膜９９ｂとがそれぞれが接する。即ち、絶縁膜１５と
酸化物半導体膜１７ａ又は酸化物半導体膜１７ｂとの間に、酸化物半導体膜９９ａ又は酸
化物半導体膜９９ｂが設けられている。
また、酸化物半導体膜９７ａ及び酸化物半導体膜９７ｂと、酸化物絶縁膜２３とがそれ
ぞれ接する。即ち、酸化物半導体膜１７ａ又は酸化物半導体膜１７ｂと酸化物絶縁膜２３
との間に、酸化物半導体膜９７ａ又は酸化物半導体膜９７ｂが設けられている。
酸化物半導体膜９９ａ、９９ｂに適用される酸化物半導体膜（以下、酸化物半導体膜９
９）には、酸化物半導体膜９７と同様の材料及び形成方法を適宜用いることができる。
酸化物半導体膜９９ａ及び酸化物半導体膜９９ｂはそれぞれ、酸化物半導体膜１７ａ及
び酸化物半導体膜１７ｂより膜厚が小さいと好ましい。酸化物半導体膜９９ａ及び酸化物
半導体膜９９ｂの厚さを１ｎｍ以上５ｎｍ以下、好ましくは１ｎｍ以上３ｎｍ以下とする
ことで、トランジスタのしきい値電圧の変動量を低減することが可能である。
なお、トランジスタ１０５ａ及びトランジスタ１０５ｂと同様に、トランジスタ１０６
ａ及びトランジスタ１０６ｂに含まれる酸化物半導体膜９７ａ、９７ｂは、後に形成する
酸化物絶縁膜２５を形成する際の、酸化物半導体膜１７ａ、１７ｂへのダメージ緩和膜と
しても機能する。このため、酸化物絶縁膜２３を設けず、酸化物半導体膜９７ａ、９７ｂ
上に酸化物絶縁膜２５を形成してもよい。
本実施の形態に示すトランジスタは、チャネルが形成される酸化物半導体膜である酸化
物半導体膜１７ａ及び酸化物半導体膜１７ｂと酸化物絶縁膜２３との間に、酸化物半導体
膜９７ａ及び酸化物半導体膜９７ｂがそれぞれ設けられている。このため、酸化物半導体
膜９７ａ及び酸化物半導体膜９７ｂと酸化物絶縁膜２３の間において、不純物及び欠陥に
よりトラップ準位が形成されても、当該トラップ準位が形成される領域と酸化物半導体膜
１７ａ及び酸化物半導体膜１７ｂとの間には隔たりがある。この結果、酸化物半導体膜１
７ａ及び酸化物半導体膜１７ｂを流れる電子がトラップ準位に捕獲されにくく、トランジ
スタのオン電流を増大させることが可能であると共に、電界効果移動度を高めることがで
きる。また、トラップ準位に電子が捕獲されると、該電子がマイナスの固定電荷となって
しまう。この結果、トランジスタのしきい値電圧が変動してしまう。しかしながら、酸化
物半導体膜１７ａ及び酸化物半導体膜１７ｂとトラップ準位が形成される領域との間に隔
たりがあるため、トラップ準位に捕獲される電子の数を低減することが可能であり、しき
い値電圧の変動を低減することができる。
また、酸化物半導体膜９７ａ及び酸化物半導体膜９７ｂは、不純物の侵入をブロックす
る機能を有し、外部から酸化物半導体膜１７ａ及び酸化物半導体膜１７ｂへ侵入する不純
物量を低減することが可能である。また、酸化物半導体膜９７ａ及び酸化物半導体膜９７
ｂは、酸素欠損を形成しにくい。上記の理由から、本実施の形態に示すトランジスタは、
酸化物半導体膜１７ａ及び酸化物半導体膜１７ｂにおける不純物濃度及び酸素欠損量を低
減することが可能である。
また、絶縁膜１５と酸化物半導体膜１７ａ及び酸化物半導体膜１７ｂとの間に、それぞ
れ酸化物半導体膜９９ａ及び酸化物半導体膜９９ｂが設けられており、酸化物半導体膜１
７ａ及び酸化物半導体膜１７ｂと酸化物絶縁膜２３との間に、それぞれ酸化物半導体膜９
７ａ及び酸化物半導体膜９７ｂが設けられている。そのため、酸化物半導体膜９９ａ、９
９ｂと酸化物半導体膜１７ａ、１７ｂとの界面近傍におけるシリコンや炭素の濃度、酸化
物半導体膜１７ａ、１７ｂにおけるシリコンや炭素の濃度、または酸化物半導体膜９７ａ
、９７ｂと酸化物半導体膜１７ａ、１７ｂとの界面近傍におけるシリコンや炭素の濃度を
低減することができる。
このような構造を有する本実施の形態に係るトランジスタは、チャネルが形成される酸
化物半導体膜を含む多層膜において欠陥が極めて少ないため、トランジスタの電気特性を
向上させることが可能であり、代表的には、オン電流の増大及び電界効果移動度の向上が
可能である。また、ストレス試験の一例であるＢＴストレス試験及び光ＢＴストレス試験
におけるしきい値電圧の変動量が少なく、信頼性が高い。
＜トランジスタのバンド構造＞
次に、図２０（Ａ１）、図２０（Ｂ）、及び図２０（Ｃ１）に示すトランジスタ１０５
ａに設けられる多層膜９８ａ、及び図２１に示すトランジスタ１０６ａに設けられる多層
膜９４ａのバンド構造について、図２２を用いて説明する。なお、トランジスタ１０５ｂ
に設けられる多層膜９８ｂは、多層膜９８ａと同様の構成を有する。また、トランジスタ
１０６ｂに設けられる多層膜９４ｂは多層膜９４ａと同様の構成を有する。したがって、
以下の説明において、多層膜９８ａは多層膜９８ｂと読み替えることが可能であり、多層
膜９４ａは多層膜９４ｂと読み替えることが可能である。
ここでは、例として、酸化物半導体膜１７ａとしてエネルギーギャップが３．１５ｅＶ
であるＩｎ−Ｇａ−Ｚｎ酸化物を用い、酸化物半導体膜９７ａとしてエネルギーギャップ
が３．５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物とする。エネルギーギャップは、分光エリプ
ソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定した。
酸化物半導体膜１７ａ及び酸化物半導体膜９７ａの真空準位と価電子帯上端のエネルギ
ー差（イオン化ポテンシャルともいう。）は、それぞれ８ｅＶ及び８．２ｅＶであった。
なお、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌ
ｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（
ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定した。
したがって、酸化物半導体膜１７ａ及び酸化物半導体膜９７ａの真空準位と伝導帯下端
のエネルギー差（電子親和力ともいう。）は、それぞれ４．８５ｅＶ及び４．７ｅＶであ
った。
図２２（Ａ）は、多層膜９８ａのバンド構造の一部を模式的に示している。ここでは、
絶縁膜１５及び酸化物絶縁膜２３を酸化シリコン膜とし、多層膜９８ａと酸化シリコン膜
を接して設けた場合について説明する。なお、図２２（Ａ）に表すＥｃＩ１は酸化シリコ
ン膜の伝導帯下端のエネルギーを示し、ＥｃＳ１は酸化物半導体膜１７ａの伝導帯下端の
エネルギーを示し、ＥｃＳ２は酸化物半導体膜９７ａの伝導帯下端のエネルギーを示し、
ＥｃＩ２は酸化シリコン膜の伝導帯下端のエネルギーを示す。また、ＥｃＩ１は、図２０
（Ｂ）に示す絶縁膜１５に相当し、ＥｃＩ２は、図２０（Ｂ）示す酸化物絶縁膜２３に相
当する。
図２２（Ａ）に示すように、酸化物半導体膜１７ａ及び酸化物半導体膜９７ａにおいて
、伝導帯下端のエネルギーは障壁が無くなだらかに変化する。換言すると、連続的に変化
するともいうことができる。これは、多層膜９８ａは、酸化物半導体膜１７ａと共通の元
素を含み、酸化物半導体膜１７ａ及び酸化物半導体膜９７ａの間で、酸素が相互に移動す
ることで混合層が形成されるためであるということができる。
図２２（Ａ）より、多層膜９８ａの酸化物半導体膜１７ａがウェル（井戸）となり、多
層膜９８ａを用いたトランジスタにおいて、チャネル領域が酸化物半導体膜１７ａに形成
されることがわかる。なお、多層膜９８ａは、伝導帯下端のエネルギーが連続的に変化し
ているため、酸化物半導体膜１７ａと酸化物半導体膜９７ａとが連続接合している、とも
いえる。
なお、図２２（Ａ）に示すように、酸化物半導体膜９７ａと、酸化物絶縁膜２３との界
面近傍には、不純物や欠陥に起因したトラップ準位が形成され得るものの、酸化物半導体
膜９７ａが設けられることにより、酸化物半導体膜１７ａと該トラップ準位が形成される
領域とを遠ざけることができる。ただし、ＥｃＳ１とＥｃＳ２とのエネルギー差が小さい
場合、酸化物半導体膜１７ａの電子が該エネルギー差を越えてトラップ準位に達すること
がある。トラップ準位に電子が捕獲されることで、絶縁膜表面にマイナスの固定電荷が生
じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。したがって、ＥｃＳ
１とＥｃＳ２とのエネルギー差を、０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とする
と、トランジスタのしきい値電圧の変動が低減され、安定した電気特性となるため好適で
ある。
また、図２２（Ｂ）は、多層膜９８ａのバンド構造の一部を模式的に示し、図２２（Ａ
）に示すバンド構造の変形例である。ここでは、絶縁膜１５及び酸化物絶縁膜２３を酸化
シリコン膜とし、多層膜９８ａと酸化シリコン膜を接して設けた場合について説明する。
なお、図２２（Ｂ）に表すＥｃＩ１は酸化シリコン膜の伝導帯下端のエネルギーを示し、
ＥｃＳ１は酸化物半導体膜１７ａの伝導帯下端のエネルギーを示し、ＥｃＩ２は酸化シリ
コン膜の伝導帯下端のエネルギーを示す。また、ＥｃＩ１は、図２０（Ｂ）に示す絶縁膜
１５に相当し、ＥｃＩ２は、図２０（Ｂ）に示す酸化物絶縁膜２３に相当する。
図２０（Ｂ）に示すトランジスタにおいて、一対の電極２０ａ、２０ｂの形成時に多層
膜９８ａの上方、すなわち酸化物半導体膜９７ａがエッチングされる場合がある。一方、
酸化物半導体膜１７ａの上面は、酸化物半導体膜９７ａの成膜時に酸化物半導体膜１７ａ
と酸化物半導体膜９７ａの混合層が形成される場合がある。
例えば、酸化物半導体膜１７ａが、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ
−Ｇａ−Ｚｎ酸化物、またはＩｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］のＩｎ−Ｇａ−
Ｚｎ酸化物をスパッタリングターゲットに用いて成膜した酸化物半導体膜であり、酸化物
半導体膜９７ａが、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化
物、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、またはＩｎ
：Ｇａ：Ｚｎ＝１：３：６［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物をスパッタリングター
ゲットに用いて成膜した酸化物半導体膜である場合、酸化物半導体膜１７ａよりも酸化物
半導体膜９７ａのＧａの含有量が多いため、酸化物半導体膜１７ａの上面には、ＧａＯｘ
層または酸化物半導体膜１７ａよりもＧａを多く含む混合層が形成されうる。
したがって、酸化物半導体膜９７ａがエッチングされた場合においても、ＥｃＳ１のＥ
ｃＩ２側の伝導帯下端のエネルギーが高くなり、図２２（Ｂ）に示すバンド構造のように
なる場合がある。
図２２（Ｂ）に示すバンド構造のようになる場合、チャネル領域の断面観察時において
、多層膜９８ａは、酸化物半導体膜１７ａのみと見かけ上観察される場合がある。しかし
ながら、実質的には、酸化物半導体膜１７ａ上には、酸化物半導体膜１７ａよりもＧａを
多く含む混合層が形成されているため、該混合層を１．５番目の層として、捉えることが
できる。なお、該混合層は、例えば、ＥＤＸ分析等によって、多層膜９８ａに含有する元
素を測定した場合、酸化物半導体膜１７ａの上方の組成を分析することで確認することが
できる。例えば、酸化物半導体膜１７ａの上方の組成が、酸化物半導体膜１７ａ中の組成
よりもＧａの含有量が多い構成となることで確認することができる。
図２２（Ｃ）は、図２１に示す多層膜９４ａのバンド構造の一部を模式的に示している
。ここでは、絶縁膜１５及び酸化物絶縁膜２３を酸化シリコン膜とし、多層膜９４ａと酸
化シリコン膜を接して設けた場合について説明する。なお、図２２（Ｃ）に表すＥｃＩ１
は酸化シリコン膜の伝導帯下端のエネルギーを示し、ＥｃＳ１は酸化物半導体膜１７ａの
伝導帯下端のエネルギーを示し、ＥｃＳ２は酸化物半導体膜９７ａの伝導帯下端のエネル
ギーを示し、ＥｃＳ３は酸化物半導体膜９９ａの伝導帯下端のエネルギーを示し、ＥｃＩ
２は酸化シリコン膜の伝導帯下端のエネルギーを示す。また、ＥｃＩ１は、図２１に示す
絶縁膜１５に相当し、ＥｃＩ２は、図２１に示す酸化物絶縁膜２３に相当する。
図２２（Ｃ）に示すように、酸化物半導体膜９９ａ、酸化物半導体膜１７ａ、及び酸化
物半導体膜９７ａにおいて、伝導帯下端のエネルギーは障壁が無くなだらかに変化する。
換言すると、連続的に変化するともいうことができる。これは、多層膜９４ａは、酸化物
半導体膜１７ａと共通の元素を含み、酸化物半導体膜１７ａ及び酸化物半導体膜９７の間
で、酸素が相互に移動することで混合層が形成されるためであるということができる。
図２２（Ｃ）より、多層膜９４ａの酸化物半導体膜１７ａがウェル（井戸）となり、多
層膜９４ａを用いたトランジスタにおいて、チャネル領域が酸化物半導体膜１７ａに形成
されることがわかる。なお、多層膜９４ａは、伝導帯下端のエネルギーが連続的に変化し
ているため、酸化物半導体膜９９ａと、酸化物半導体膜１７ａと、酸化物半導体膜９７ａ
とが連続接合している、ともいえる。
なお、多層膜９４ａと、酸化物絶縁膜２３との界面近傍、多層膜９４ａと、絶縁膜１５
との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得るものの、図２２
（Ｃ）に示すように、酸化物半導体膜９７ａ、９９ａが設けられることにより、酸化物半
導体膜１７ａと該トラップ準位が形成される領域とを遠ざけることができる。ただし、Ｅ
ｃＳ１とＥｃＳ２とのエネルギー差、及びＥｃＳ１とＥｃＳ３とのエネルギー差が小さい
場合、酸化物半導体膜１７ａの電子が該エネルギー差を越えてトラップ準位に達すること
がある。トラップ準位に電子が捕獲されることで、絶縁膜表面にマイナスの固定電荷が生
じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。したがって、ＥｃＳ
１とＥｃＳ２とのエネルギー差、及びＥｃＳ１とＥｃＳ３とのエネルギー差を、０．１ｅ
Ｖ以上、好ましくは０．１５ｅＶ以上とすると、トランジスタのしきい値電圧の変動が低
減され、安定した電気特性となるため好適である。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法な
どと適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、上記実施の形態で説明した半導体装置に含まれているトランジスタ
において、酸化物半導体膜に適用可能な一態様について説明する。
酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜で構成されていることが好ましい。ＣＡＡＣ−Ｏ
Ｓ膜は、ｃ軸配向性を有する結晶を備えるが、該結晶の、明確な結晶粒界（グレインバウ
ンダリーともいう。）を確認することができない。ｃ軸配向を有する結晶はエッチングさ
れにくく、チャネルエッチ型のトランジスタにおいて、一対の電極を形成する際の酸化物
半導体膜のオーバーエッチング量が少ない。この結果、酸化物半導体膜をＣＡＡＣ−ＯＳ
膜で構成することで、チャネルエッチ型のトランジスタを作製することができる。特に、
駆動トランジスタに用いるチャネルエッチ型のトランジスタは、一対の電極の間隔、即ち
チャネル長を、０．５μｍ以上４．５μｍ以下と小さくすることが可能である。
また、酸化物半導体膜は、単結晶構造の酸化物半導体（以下、単結晶酸化物半導体とい
う。）、多結晶構造の酸化物半導体（以下、多結晶酸化物半導体という。）、微結晶構造
の酸化物半導体（以下、微結晶酸化物半導体という。）、及び非晶質構造の酸化物半導体
（以下、非晶質酸化物半導体という。）の一以上で構成されてもよい。以下に、ＣＡＡＣ
−ＯＳ、単結晶酸化物半導体、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物
半導体について説明する。
＜ＣＡＡＣ−ＯＳ＞
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つである。また、ＣＡ
ＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸配向性を有する。平面ＴＥＭ像において、ＣＡＡ
Ｃ−ＯＳ膜に含まれる結晶部の面積が２５００ｎｍ２以上、さらに好ましくは５μｍ２以
上、さらに好ましくは１０００μｍ２以上である。また、断面ＴＥＭ像において、該結晶
部を５０％以上、好ましくは８０％以上、さらに好ましくは９５％以上有することで、単
結晶に近い物性の薄膜となる。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃ
ｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち
結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、Ｃ
ＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観
察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原
子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹
凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。な
お、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配
置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直
」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従っ
て、８５°以上９５°以下の場合も含まれる。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面Ｔ
ＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列している
ことを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られ
ない。
なお、ＣＡＡＣ−ＯＳ膜に対し、電子線回折を行うと、配向性を示すスポット（輝点）
が観測される。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有し
ていることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）
装置を用いて構造解析を行うと、ＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による
解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、Ｉ
ｎＧａＺｎ酸化物の結晶の（００ｘ）面（ｘは整数）に帰属されることから、ＣＡＡＣ−
ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いて
いることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐ
ｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピーク
は、ＩｎＧａＺｎ酸化物の結晶の（１１０）面に帰属される。ＩｎＧａＺｎ酸化物の単結
晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ
軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結
晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２
θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は
不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平
行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に
配列した金属原子の各層は、結晶のａ−ｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を
行った際に形成される。上述したように、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面
または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜
の形状をエッチングなどによって変化させた場合、結晶部のｃ軸がＣＡＡＣ−ＯＳ膜の被
形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ
膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上
面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部
分的に結晶化度の異なる領域が形成されることもある。
なお、ＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°
近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近
傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶部が含まれるこ
とを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°
近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素
、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリ
コンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸
化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させ
る要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半
径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜
の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不
純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化
物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによっ
てキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性また
は実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体
膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当
該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノ
ーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度
真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体
膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる
。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する
時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高
く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定とな
る場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特
性の変動が小さい。
＜単結晶酸化物半導体＞
単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低い（酸素欠損が少ない
）酸化物半導体膜である。そのため、キャリア密度を低くすることができる。従って、単
結晶酸化物半導体膜を用いたトランジスタは、ノーマリーオンの電気特性になることが少
ない。また、単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低いため、キ
ャリアトラップが少なくなる場合がある。従って、単結晶酸化物半導体膜を用いたトラン
ジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
なお、酸化物半導体膜は、欠陥が少ないと密度が高くなる。また、酸化物半導体膜は、
結晶性が高いと密度が高くなる。また、酸化物半導体膜は、水素などの不純物濃度が低い
と密度が高くなる。単結晶酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜よりも密度が高い。また
、ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも密度が高い。また、多結晶酸化物半
導体膜は、微結晶酸化物半導体膜よりも密度が高い。また、微結晶酸化物半導体膜は、非
晶質酸化物半導体膜よりも密度が高い。
＜多結晶酸化物半導体＞
多結晶酸化物半導体膜は、ＴＥＭによる観察像で、結晶粒を確認することができる。多
結晶酸化物半導体膜に含まれる結晶粒は、例えば、ＴＥＭによる観察像で、２ｎｍ以上３
００ｎｍ以下、３ｎｍ以上１００ｎｍ以下または５ｎｍ以上５０ｎｍ以下の粒径であるこ
とが多い。また、多結晶酸化物半導体膜は、ＴＥＭによる観察像で、結晶粒界を確認でき
る場合がある。
多結晶酸化物半導体膜は、複数の結晶粒を有し、当該複数の結晶粒間において結晶の方
位が異なっている場合がある。また、多結晶酸化物半導体膜に対し、ＸＲＤ装置を用いて
構造解析を行うと、例えばＩｎＧａＺｎ酸化物の結晶を有する多結晶酸化物半導体膜のｏ
ｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピーク、２θが３６°近
傍のピーク、またはそのほかのピークが現れる場合がある。
多結晶酸化物半導体膜は、高い結晶性を有するため、高い電子移動度を有する場合があ
る。従って、多結晶酸化物半導体膜を用いたトランジスタは、高い電界効果移動度を有す
る。ただし、多結晶酸化物半導体膜は、結晶粒界に不純物が偏析する場合がある。また、
多結晶酸化物半導体膜の結晶粒界は欠陥準位となる。多結晶酸化物半導体膜は、結晶粒界
がキャリアトラップやキャリア発生源となる場合があるため、多結晶酸化物半導体膜を用
いたトランジスタは、ＣＡＡＣ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動
が大きく、信頼性の低いトランジスタとなる場合がある。
＜微結晶酸化物半導体＞
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することがで
きない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以
下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎ
ｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓ
ｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏ
ｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、Ｔ
ＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以
上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異な
る結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。
従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない
場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ
装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を
示すピークが検出されない。また、ｎｃ−ＯＳ膜は、結晶部よりも大きい径（例えば５０
ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハ
ローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜は、結晶部の大き
さと近いか結晶部より小さい径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子
線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測される。また、ｎ
ｃ−ＯＳ膜のナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い
領域が観測される場合がある。また、ｎｃ−ＯＳ膜のナノビーム電子線回折を行うと、リ
ング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そ
のため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし
、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−
ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法な
どと適宜組み合わせて用いることができる。
（実施の形態７）
実施の形態１乃至実施の形態６に示す表示装置の作製方法において、酸化物半導体膜１
７ａ、１７ｂ上に電極２０ａ乃至２０ｄを形成した後、酸化物半導体膜１７ａ、１７ｂを
酸化雰囲気で発生させたプラズマに曝し、酸化物半導体膜１７ａ、１７ｂに酸素を供給す
ることができる。酸化雰囲気としては、酸素、オゾン、一酸化二窒素、二酸化窒素等の雰
囲気がある。さらに、当該プラズマ処理において、基板１１側にバイアスを印加しない状
態で発生したプラズマに酸化物半導体膜１７ａ、１７ｂを曝すことが好ましい。この結果
、酸化物半導体膜１７ａ、１７ｂにダメージを与えず、且つ酸素を供給することが可能で
あり、酸化物半導体膜１７ａ、１７ｂに含まれる酸素欠損量を低減することができる。ま
た、エッチング処理により酸化物半導体膜１７ａ、１７ｂの表面に残存する不純物、例え
ば、フッ素、塩素等のハロゲン等を除去することができる。また、当該プラズマ処理を３
００℃以上で加熱しながら行うことが好ましい。プラズマ中の酸素と酸化物半導体膜１７
ａ、１７ｂに含まれる水素が結合し、水となる。基板が加熱されているため、当該水は酸
化物半導体膜１７ａ、１７ｂから脱離する。この結果、酸化物半導体膜１７ａ、１７ｂに
含まれる水素及び水の含有量を低減することができる。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法な
どと適宜組み合わせて用いることができる。
（実施の形態８）
本実施の形態では、本発明の一態様の表示装置に含まれる画素の構成について、図面を
用いて説明する。なお、先の実施の形態に示す符号と同様の箇所、または同様の機能を有
する部分については、同様の符号を付し、その詳細の説明は省略する。
図２３は、表示装置の画素に用いることができる回路構成の一例を示している。
図２３に示す画素６０３は、データ信号のデータ書き込みを制御する選択トランジスタ
として機能するトランジスタ３００ｂと、駆動トランジスタとして機能するトランジスタ
３００ａと、トランジスタ３００ｃと、容量素子３７０と、発光素子３５０と、を有する
。
トランジスタ３００ａのソース電極及びドレイン電極の一方は、アノード線として機能
する配線ＡＮＯ１と電気的に接続され、トランジスタ３００ａのソース電極及びドレイン
電極の他方は、発光素子３５０の一方の電極に電気的に接続される。さらにトランジスタ
３００ａのゲート電極は、トランジスタ３００ｂのソース電極及びドレイン電極の一方、
及び容量素子３７０の一方の電極に電気的に接続される。
トランジスタ３００ａは、オン状態又はオフ状態になることにより、発光素子３５０に
流れる電流を制御する機能を有する。本実施の形態において、トランジスタ３００ａは、
チャネル長を０．５μｍ以上４．５μｍ以下とし、且つ、酸化物半導体膜の上層及び下層
にそれぞれ配置され、互いに電気的に接続された第１のゲート電極及び第２のゲート電極
を有する。すなわち、トランジスタ３００ａは、オン電流及び電界効果移動度が向上し、
且つしきい値電圧のマイナス方向への変動が抑制されたトランジスタである。
トランジスタ３００ｂのソース電極及びドレイン電極の他方は、データ信号が与えられ
る信号線ＳＬに電気的に接続される。さらにトランジスタ３００ｂのゲート電極は、ゲー
ト信号が与えられる走査線ＧＬに電気的に接続される。
トランジスタ３００ｂは、オン状態又はオフ状態となることにより、データ信号の書き
込みを制御する機能を有する。すなわち、トランジスタ３００ｂは、選択トランジスタと
しての機能を有する。
本実施の形態において、トランジスタ３００ｂのチャネル長は、トランジスタ３００ａ
のチャネル長よりも大きい。トランジスタ３００ｂはしきい値電圧のマイナス方向への変
動（シフト）を抑制されたトランジスタであり、カットオフ電流の値が小さい。
トランジスタ３００ｃのソース電極及びドレイン電極の一方は、データの基準電位が与
えられる配線ＭＬと接続され、トランジスタ３００ｃのソース電極及びドレイン電極の他
方は、発光素子３５０の一方の電極、及び容量素子３７０の他方の電極に電気的に接続さ
れる。さらに、トランジスタ３００ｃのゲート電極は、ゲート信号が与えられる走査線Ｇ
Ｌに電気的に接続される。
トランジスタ３００ｃは、発光素子３５０に流れる電流を調整する機能を有する。例え
ば、トランジスタ３００ａのしきい値電圧や電界効果移動度のばらつき、又はトランジス
タ３００ａが劣化した場合に配線ＭＬに流れる電流をモニタリングすることで、発光素子
３５０に流れる電流を補正することができる。配線ＭＬに与えられる電位としては、例え
ば、発光素子３５０のしきい値電圧以下の電圧とすることができる。
本実施の形態において、トランジスタ３００ｃのチャネル長は、例えば、トランジスタ
３００ａのチャネル長よりも大きくすることが好ましい。なお、トランジスタ３００ｃは
シングルゲート構造としてもよいし、トランジスタ３００ａと同様にデュアルゲート構造
としてもよい。ただし、トランジスタ３００ｃをシングルゲート構造とすると、第１のゲ
ート電極と第２のゲート電極を接続するための領域を削除することができるため、トラン
ジスタの面積を縮小することができる。これによって、画素の開口率を増加させることが
できるため、好ましい。
容量素子３７０の一対の電極の一方は、トランジスタ３００ｂのソース電極及びドレイ
ン電極の一方、及びトランジスタ３００ａのゲート電極と電気的に接続され、容量素子３
７０の一対の電極の他方は、トランジスタ３００ｃのソース電極及びドレイン電極の他方
、及び発光素子３５０の一方の電極に電気的に接続される。
図２３に示す画素６０３の構成において、容量素子３７０は、書き込まれたデータを保
持する保持容量としての機能を有する。
発光素子３５０の一対の電極の一方は、トランジスタ３００ａのソース電極及びドレイ
ン電極の他方、容量素子３７０の他方、及びトランジスタ３００ｃのソース電極及びドレ
イン電極の他方と電気的に接続される。また、発光素子３５０の一対の電極の他方は、カ
ソードとして機能する配線ＣＡＴに電気的に接続される。
発光素子３５０としては、例えば、有機エレクトロルミネセンス素子（有機ＥＬ素子）
、又は無機ＥＬ素子を用いることができる。
また、配線ＭＬと平行な方向に延伸した配線ＡＮＯ２が設けられる。配線ＡＮＯ２は、
アノード線として機能する配線ＡＮＯ１と接続しており、配線ＡＮＯ１の配線抵抗を低減
することが可能である。この結果、大面積基板を用いた表示装置において、配線の電圧降
下を低減することが可能であり、表示装置の輝度ムラを低減することができる。
配線ＡＮＯ１、ＡＮＯ２と、配線ＣＡＴとの一方には、高電源電位ＶＤＤが与えられ、
他方には低電源電位ＶＳＳが与えられる。図２３に示す構成においては、配線ＡＮＯ１、
ＡＮＯ２に高電源電位ＶＤＤを、配線ＣＡＴに低電源電位ＶＳＳを、それぞれ与える構成
としている。
図２３の画素６０３を有する表示装置では、走査線駆動回路により各行の画素６０３を
順次選択し、トランジスタ３００ｂをオン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素６０３は、トランジスタ３００ｂがオフ状態になることで保
持状態となる。さらにトランジスタ３００ｂは、容量素子３７０と接続しているため、書
き込まれたデータを長時間保持することが可能となる。また、トランジスタ３００ａによ
り、ソース電極とドレイン電極の間に流れる電流量が制御され、発光素子３５０は、流れ
る電流量に応じた輝度で発光する。
次に、図２３に示す画素６０３に用いることのできる構成について、図１６乃至図１８
を用いて以下説明を行う。
図１６は、画素６０３に用いることのできる画素回路の上面図の一部を表している。ま
た、図１７は、図１６に示す一点鎖線Ｘ１−Ｘ２間の断面を、図１８は、図１６に示す一
点鎖線Ｘ３−Ｘ４及びＸ５−Ｘ６間の断面を、それぞれ表している。
図１６において、走査線として機能する配線ＧＬは、信号線に略直交する方向（図中左
右方向）に延伸して設けられている。信号線として機能する配線ＳＬは、走査線に略直交
する方向（図中上下方向）に延伸して設けられている。データの基準電位が与えられる配
線ＭＬは、配線ＳＬと平行方向に延伸して設けられている。アノード線として機能する配
線ＡＮＯ２は、配線ＳＬ及び配線ＭＬと平行方向に延伸して設けられている。
トランジスタ３００ａ、３００ｂ、３００ｃは、画素６０３内に設けられている。なお
、トランジスタ３００ａ、３００ｂ、３００ｃは、それぞれゲート電極として機能する導
電膜と、ゲート絶縁膜と、ゲート絶縁膜上に形成されたチャネル領域が形成される酸化物
半導体膜と、一対の電極として機能する導電膜により構成される。例えば、トランジスタ
３００ａにおいては、ゲート電極１３ａと、ゲート絶縁膜（図示しない）と、酸化物半導
体膜１７ａと、電極２０ａ、２０ｂにより構成される。
また、トランジスタ３００ｂにおいては、ゲート電極１３ｂと、ゲート絶縁膜（図示し
ない）と、酸化物半導体膜１７ｂと、電極２０ｃ、２０ｄにより構成される。
なお、トランジスタ３００ｃの構成については、特に言及しないが、トランジスタ３０
０ｂに示す構成と同様の構成とすることができる。
また、電極１３ｃは、開口部３５２ａにおいて、電極２０ａと電気的に接続されている
。また、電極２０ｂは、開口部３５４、３５６ｂにおいて、画素電極３２２と電気的に接
続されている。また、電極１３ｄは、開口部３５２ｂ及び開口部３５２ｃにおいて、電極
２０ｅと電気的に接続されている。
また、電極２０ｂの下方には、ゲート電極１３ａが形成されている。電極２０ｂと、ゲ
ート電極１３ａ上に形成される誘電膜と、ゲート電極１３ａによって、容量素子が形成さ
れる。該容量素子は、図２３に示す容量素子３７０に相当する。
次に、図１６に示す一点鎖線Ｘ１−Ｘ２間、一点鎖線Ｘ３−Ｘ４間及び一点鎖線Ｘ５−
Ｘ６間の断面について、図１７及び図１８を用いて説明する。
図１７及び図１８に示す画素は、基板１１と、基板１１上のゲート電極１３ａ、１３ｂ
及び電極１３ｃ、１３ｄと、基板１１、ゲート電極１３ａ、１３ｂ及び電極１３ｃ、１３
ｄ上に形成された絶縁膜３０６ａ、３０６ｂと、絶縁膜３０６ｂ上の酸化物半導体膜１７
ａ、１７ｂと、酸化物半導体膜１７ａ、１７ｂ上にそれぞれ設けられた一対の電極２０ａ
、２０ｂ及び一対の電極２０ｃ、２０ｄと、電極２０ａ乃至２０ｄと同一の工程で形成さ
れた電極２０ｅと、酸化物半導体膜１７ａ、１７ｂ、及び電極２０ａ乃至２０ｅ上に形成
された酸化物絶縁膜３１４と、酸化物絶縁膜３１４上に形成された窒化物絶縁膜３１６と
、窒化物絶縁膜３１６上に設けられ、且つ酸化物半導体膜１７ａと重畳する位置に形成さ
れたゲート電極３２０と、窒化物絶縁膜３１６上に設けられ、且つ酸化物半導体膜１７ａ
と重畳する位置に開口部３５６ａが設けられた絶縁膜３１８と、ゲート電極３２０と同一
工程で形成され、絶縁膜３１８上に形成された画素電極３２２と、トランジスタ、及び画
素電極３２２の端部を覆うように形成された絶縁膜３２４と、を有する。
また、絶縁膜３０６ａ、３０６ｂは、トランジスタ３００ａ、トランジスタ３００ｂの
ゲート絶縁膜（トランジスタ３００ａにおいては第１のゲート絶縁膜）として機能し、酸
化物絶縁膜３１４及び窒化物絶縁膜３１６は、トランジスタ３００ａの第２のゲート絶縁
膜として機能する。
また、電極２０ｂ及びゲート電極１３ａに挟持された領域においては、絶縁膜３０６ａ
、３０６ｂは誘電体としての機能を有する。すなわち、電極２０ｂ、絶縁膜３０６ａ、３
０６ｂ、及びゲート電極１３ａは容量素子を形成する。
また、画素電極３２２及び絶縁膜３２４上には、ＥＬ層３２６が形成され、ＥＬ層３２
６上には電極３２８が形成される。また、画素電極３２２と、ＥＬ層３２６と、電極３２
８によって、発光素子３５０が形成されている。ＥＬ層３２６は、少なくとも発光性の物
質が含まれる発光層が形成されていればよく、該発光層以外に、ホール注入層、ホール輸
送層、電子輸送層、電子注入層、及び電荷発生層などの機能層が形成されていてもよい。
ＥＬ層３２６は、一対の電極（ここでは、画素電極３２２と電極３２８）から電子と正孔
が注入され電流が流れる。そして、該電子と正孔が再結合することによって発光性の物質
が励起状態を形成し、その励起状態が基底状態に戻る際に発光することができる。
また、絶縁膜３１８は、画素電極３２２の下方に形成される凹凸を平坦化させる機能を
有していればよく、例えば、有機絶縁膜等を用いて形成することができる。
また、絶縁膜３２４は、ＥＬ層３２６を隣接する画素間で分離する機能、すなわち隔壁
としての機能を有する。絶縁膜３２４としては、絶縁性を有していればよく、例えば、有
機絶縁膜または無機絶縁膜を用いることができる。有機絶縁膜としては、例えば、ポリイ
ミド系樹脂、ポリアミド系樹脂、アクリル系樹脂、シロキサン系樹脂、エポキシ系樹脂、
またはフェノール系樹脂等を用いることができる。無機絶縁膜としては、酸化シリコン、
酸化窒化シリコン等を用いることができる。特に、感光性の有機樹脂材料を用いることで
、絶縁膜３２４の作製が容易となるため好ましい。
また、電極１３ｃ上の絶縁膜３０６ａ、３０６ｂには、開口部３５２ａが形成されてい
る。電極１３ｃは、開口部３５２ａを介して電極２０ａと接続される。また、電極１３ｄ
上の絶縁膜３０６ａ、３０６ｂには、開口部３５２ｂ、３５２ｃが形成されている。電極
１３ｄは、開口部３５２ｂ、３５２ｃを介して電極２０ｅと接続される。電極１３ｄ上に
形成された開口部３５２ｂ、３５２ｃのように、複数の開口部を設けることによって、電
極２０ｅと電極１３ｄの接触抵抗を低くすることができる。なお、図１８においては、開
口部３５２ｂ、３５２ｃの開口部を２つ形成する場合について例示したが、これに限定さ
れず、１つの開口部または３つ以上の複数の開口部を形成してもよい。
また、トランジスタ３００ａ上の絶縁膜３１８には、開口部３５６ａが形成されている
。開口部３５６ａを形成することによって、ゲート電極３２０と、酸化物半導体膜１７ａ
の距離を短くすることができる。したがって、ゲート電極３２０からの電界を酸化物半導
体膜１７ａに好適に印加することができる。
また、電極２０ｂ上の酸化物絶縁膜３１４及び窒化物絶縁膜３１６には、開口部３５４
が形成されている。また、開口部３５４上の絶縁膜３１８には開口部３５６ｂが形成され
ている。電極２０ｂは、開口部３５４、３５６ｂを介して、画素電極３２２と電気的に接
続されている。
なお、図１７及び図１８に示す画素に用いることのできる材料としては、実施の形態１
又は実施の形態２に示す記載を援用することができる。
なお、本実施の形態に示す構成及び方法などは、他の実施の形態に示す構成及び方法な
どと適宜組み合わせて用いることができる。
（実施の形態９）
本実施の形態では、本発明の一態様であるアクティブマトリクス型表示装置の一例につ
いて、図２４を用いて説明する。
図２４（Ａ）は本発明の一態様の表示装置の上面図である。また、図２４（Ｂ）は、一
点鎖線Ｍ１−Ｍ２およびＮ１−Ｎ２における断面図に相当する。
図２４（Ａ）、（Ｂ）に示すアクティブマトリクス型の表示装置は、支持基板８０１上
に、発光部８０２、駆動回路部８０３（ゲート線駆動回路等）、駆動回路部８０４（信号
線駆動回路等）および封止材８０５を有する。発光部８０２および駆動回路部８０３、８
０４は、支持基板８０１、封止基板８０６および封止材８０５で形成された空間８１０に
封止されている。
駆動回路部８０３及び駆動回路部８０４は、上記実施の形態で説明したトランジスタの
構成を用いて形成してもよい。なお、それぞれの駆動回路等を分割し、画素を挟んだ対向
側に配置してもよい。
図２４（Ｂ）に示す発光部８０２は、データ信号のデータの書込を制御する機能を有す
る選択トランジスタとして機能する第１のトランジスタ（図示しない。）と、発光素子に
流れる電流を調整する機能を有する駆動トランジスタとして機能する第２のトランジスタ
８１１と、第２のトランジスタ８１１の配線（ソース電極またはドレイン電極）に電気的
に接続された第１の電極８３１とを含む複数の画素により形成されている。
発光素子８４０はトップエミッション（上面射出）構造であり、第１の電極８３１、Ｅ
Ｌ層８３３、および第２の電極８３５によって構成されている。また、第１の電極８３１
の端部を覆って隔壁として機能する絶縁膜８３９が形成されている。
トランジスタ８１１は、デュアルゲート構造であり、絶縁膜８４４上に、第１の電極８
３１と同時に形成されるゲート電極８３２を有する。絶縁膜８３９の下にトランジスタ８
１１を設けることで、ゲート電極８３２における外光の反射を低減することができる。
支持基板８０１上には、駆動回路部８０３、８０４に外部からの信号（ビデオ信号、ク
ロック信号、スタート信号、またはリセット信号等）や電位を伝達する外部入力端子を接
続するための引き出し配線８０９が設けられる。ここでは、外部入力用の配線としてＦＰ
Ｃ８０８（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）を設ける例を示してい
る。
駆動回路部８０３、８０４は複数のトランジスタを有する。図２４（Ｂ）では、駆動回
路部８０３が、ｎチャネル型のトランジスタ８５２、８５３を有するＮＭＯＳ回路を有す
る例を示している。駆動回路部の回路は、種々のＣＭＯＳ回路、ＰＭＯＳ回路またはＮＭ
ＯＳ回路で形成することができる。また、本実施の形態では、発光部が形成された基板上
に駆動回路が形成された駆動回路一体型を示すが、この構成に限定されるものではなく、
発光部が形成された基板とは別の基板に駆動回路を形成することもできる。
工程数の増加を防ぐため、引き出し配線８０９は、発光部や駆動回路部に用いる電極や
配線と同一の材料、同一の工程で作製することが好ましい。例えば、引き出し配線８０９
を発光部８０２および駆動回路部８０３に含まれるトランジスタのゲート電極と同一の材
料、同一の工程で作製することができる。
支持基板８０１は表示装置の作製工程に耐えられる程度の耐熱性を備えた基板を用いる
ことができる。当該基板の厚さおよび大きさは製造装置に適用可能であれば特に限定され
ない。
支持基板８０１はガスバリア性を有すると好ましい。また、ガスバリア性を有する膜を
積層して用いても良い。具体的には、ガスバリア性が水蒸気透過率として１０−５ｇ／ｍ
２・ｄａｙ以下、好ましくは１０−６ｇ／ｍ２・ｄａｙ以下であると、表示装置の信頼性
を高めることができる。
また、支持基板８０１は可撓性を有していてもよい。可撓性を有する基板としては、代
表的にはプラスチック基板をその例に挙げる事ができる他、厚さが５０μｍ以上５００μ
ｍ以下の薄いガラスや、金属箔などを用いることもできる。
例えば、支持基板８０１に適用可能な基板としては、無アルカリガラス基板、バリウム
ホウケイ酸ガラス基板、アルミノホウケイ酸ガラス基板、セラミック基板、石英基板、サ
ファイア基板、金属基板、ステンレス基板、プラスチック基板、ポリエチレンテレフタレ
ート基板、ポリイミド基板等が挙げられる。
駆動回路部８０３が有するトランジスタの構造は特に限定されない。図２４（Ｂ）に図
示したトランジスタは、チャネルエッチ型のボトムゲート構造を一例として示したが、チ
ャネル保護型のボトムゲート構造、セルフアライン型のトップゲート構造またはノンセル
フアライン型のトップゲート構造であってもよい。
チャネルが形成される領域に酸化物半導体を用いたトランジスタには、極めてオフ電流
が低い特性を有するものがある。当該トランジスタを用いると、画素（容量素子）に入力
された信号の保持能力が高くなり、例えば静止画表示などにおいてフレーム周波数を小さ
くすることができる。フレーム周波数を小さくすることによって、表示装置の消費電力を
低減させることができる。
絶縁膜８３９は、第１の電極８３１の端部を覆って設けられている。絶縁膜８３９は、
当該隔壁の上層に形成されるＥＬ層８３３や第２の電極８３５の被覆性を向上させるため
、端部が曲面となるような形状とすることが好ましい。
また、絶縁膜８３９は、ＥＬ層８３３よりも屈折率の小さい材料を用いることが好まし
い。当該材料で絶縁膜８３９を形成することで、ＥＬ層８３３と絶縁膜８３９の界面で全
反射を起こさせることができ、絶縁膜８３９中に進入する光を減少させ、光の取り出し効
率を向上させることができる。
表示装置が備える発光素子は、一対の電極（第１の電極８３１および第２の電極８３５
）と、当該一対の電極間に設けられたＥＬ層８３３とを有する。当該一対の電極の一方は
陽極として機能し、他方は陰極として機能する。
トップエミッション構造の発光素子では、上部電極に可視光に対して透光性を有する導
電膜を用いる。また、下部電極には、可視光を反射する導電膜を用いることが好ましい。
ボトムエミッション（下面射出）構造の発光素子では、下部電極に可視光に対して透光性
を有する導電膜を用いる。また、上部電極には、可視光を反射する導電膜を用いることが
好ましい。デュアルエミッション（両面射出）構造の発光素子では、上部電極および下部
電極の双方に可視光に対して透光性を有する導電膜を用いる。
第１の電極８３１と第２の電極８３５の間に、発光素子のしきい値電圧より高い電圧を
印加すると、ＥＬ層８３３に第１の電極８３１側から正孔が注入され、第２の電極８３５
側から電子が注入される。注入された電子と正孔はＥＬ層８３３において再結合し、ＥＬ
層８３３に含まれる発光物質が発光する。
ＥＬ層８３３は発光層を有する。ＥＬ層８３３は、発光層以外の層として、正孔注入性
の高い物質、正孔輸送性の高い物質、正孔ブロック材料、電子輸送性の高い物質、電子注
入性の高い物質、またはバイポーラ性の物質（電子輸送性および正孔輸送性が高い物質）
等を含む層をさらに有していても良い。
ＥＬ層８３３には低分子系化合物および高分子系化合物のいずれを用いることもでき、
無機化合物を含んでいても良い。ＥＬ層８３３を構成する層は、それぞれ、蒸着法（真空
蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法等の方法で形成することが
できる。
また、発光素子８４０の第１の電極８３１と第２の電極８３５を用いて、微小共振器（
マイクロキャビティともいう）を構成できる。例えば、第１の電極８３１にＥＬ層８３３
が発する光を反射する導電膜を用い、第２の電極８３５に、当該光の一部を反射し、一部
を透過する半透過・半反射膜性の導電膜を用いて構成できる。
また、光学調整層を第１の電極８３１と第２の電極８３５の間に設けることができる。
光学調整層は反射性の第１の電極８３１と半透過・半反射性の第２の電極８３５の間の光
学距離を調整する層であり、光学調整層の厚さを調整することにより、第２の電極８３５
から優先的に取り出す光の波長を調整できる。
光学調整層に用いることができる材料としては、ＥＬ層を適用できる。例えば、電荷発
生領域を用いて、その厚さを調整してもよい。特に正孔輸送性の高い物質とアクセプター
性物質を含む領域を光学調整層に用いると、光学調整層が厚い構成であっても駆動電圧の
上昇を抑制できるため好ましい。
また、光学調整層に用いることができる他の材料としては、ＥＬ層８３３が発する光を
透過する透光性の導電膜を適用できる。例えば、反射性の導電膜の表面に該透光性を有す
る導電膜を積層して、第１の電極８３１を構成できる。この構成によれば、隣接する第１
の電極８３１の光学調整層の厚さを変えることが容易であるため好ましい。
絶縁膜８４４は、実施の形態１に示す酸化物絶縁膜及び窒化物絶縁膜を用いることがで
きる。
絶縁膜８４６としては、トランジスタ起因の表面凹凸を低減するために平坦化膜として
機能する絶縁膜を選択するのが好適である。
封止材８０５および封止基板８０６は、大気中の不純物（代表的には水および／または
酸素）をできるだけ透過しない材料で形成することが望ましい。封止材８０５にはエポキ
シ系樹脂や、ガラスフリット等を用いることができる。
封止基板８０６に用いることができる材料としては、支持基板８０１に適用可能な基板
の他、ＰＶＦ（ポリビニルフロライド）、ポリエステルまたはアクリル等からなるプラス
チック基板や、ＦＲＰ（Ｆｉｂｅｒ Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）等をそ
の例に挙げることができる。
また、支持基板８０１側に形成する構造物と封止基板８０６側に形成する構造物とが接
しない空間８１０には、透光性を有する材料が含まれていてもよい。
当該透光性を有する材料としては、例えば、発光素子の信頼性を損なう不純物（代表的
には水および／または酸素）と反応、或いは不純物を吸着する材料を用いることができる
。これにより、当該不純物は、発光素子の信頼性を損なう前に、充填物に含まれる材料と
優先的に反応、または吸着され、その活性を失わせることができる。したがって、表示装
置の信頼性を向上させることができる。
当該透光性を有する材料には、例えば、正孔輸送性の高い物質、発光物質、ホスト材料
、電子輸送性の高い物質、電子注入性の高い物質または／およびアクセプター性物質等を
用いることができる。
具体的には、導電性高分子、ポリ（３，４−エチレンジオキシチオフェン）／ポリ（ス
チレンスルホン酸）（ＰＥＤＯＴ／ＰＳＳ）、乾燥剤、ＥＬ層８３３に適用可能な材料、
４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＮＰ
Ｂまたはα−ＮＰＤ）、トリス（８−キノリノラト）アルミニウム（ＩＩＩ）（略称：Ａ
ｌｑ）などが挙げられる。
また、当該透光性を有する材料は、第２の電極８３５と封止基板８０６（封止基板８０
６上に形成される構造物を含む）とを光学的に接続することができる。これにより、発光
素子８４０から射出される光が第２の電極８３５から封止基板８０６に至る光路において
、屈折率の急激な変化（屈折率の段差ともいう）が抑制され、第２の電極８３５側から封
止基板８０６に、発光素子８４０の発光を効率よく取り出すことができる。したがって、
表示装置の発光効率を向上させることができる。
当該透光性を有する材料は、第２の電極８３５よりも屈折率が大きい材料であることが
好ましい。当該材料を用いることで、第２の電極８３５と当該材料との界面における全反
射を抑制し、光を効率よく取り出すことができる。
なお、第２の電極８３５と封止基板８０６とを光学的に接続することができる材料とし
ては、上述した材料の他に、液晶材料、フッ素系不活性液体（パーフルオロカーボン等）
透光性を有する樹脂などを用いることができる。なお、これらの材料から、必要に応じて
発光素子の信頼性を損なう不純物を除去してもよい。また、これらの材料に当該不純物と
反応、または吸着する材料を分散してもよい。
なお、液晶材料としては、ネマチック液晶、コレステリック液晶、スメクチック液晶、
ディスコチック液晶、サーモトロピック液晶、リオトロピック液晶、低分子液晶、高分子
液晶、高分子分散型液晶（ＰＤＬＣ）、強誘電液晶、反強誘電液晶、主鎖型液晶、側鎖型
高分子液晶、バナナ型液晶等の液晶、またはこれらの液晶とカイラル剤等の混合材料を用
いることができる。
カラーフィルタ８６６は、光源からの光を調色し、色純度を高める目的で設けられてい
る。例えば、白色の発光素子を用いてフルカラーの表示装置とする場合には、異なる色の
カラーフィルタを設けた複数の画素を用いる。その場合、赤色（Ｒ）、緑色（Ｇ）、青色
（Ｂ）の３色のカラーフィルタを用いてもよいし、これに黄色（Ｙ）を加えた４色とする
こともできる。また、Ｒ、Ｇ、Ｂ（およびＹ）に加えて白色（Ｗ）の画素を用い、４色（
または５色）としてもよい。
また、隣接するカラーフィルタ８６６の間に、ブラックマトリクス８６４が設けられて
いる。ブラックマトリクス８６４は隣接する画素から回り込む光を遮光し、隣接画素間に
おける混色を抑制する。ブラックマトリクス８６４は異なる発光色の隣接画素間にのみ配
置し、同色画素間には設けない構成としてもよい。ここで、カラーフィルタ８６６の端部
を、ブラックマトリクス８６４と重なるように設けることにより、光漏れを抑制すること
ができる。
ブラックマトリクス８６４は、光を遮光する材料を用いることができ、金属材料や顔料
を含む樹脂材料などを用いて形成することができる。なお、ブラックマトリクス８６４を
駆動回路部などの発光部８０２以外の領域に重ねて設けると、導波光などによる意図しな
い光漏れを抑制することができる。
また、図２４（Ｂ）に示すように、カラーフィルタ８６６とブラックマトリクス８６４
を覆うオーバーコート８６８を設けると、カラーフィルタ８６６やブラックマトリクス８
６４に含まれる顔料などの不純物が発光素子等に拡散することを抑制できる。オーバーコ
ート８６８は透光性を有し、無機絶縁材料や有機絶縁材料で形成することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態１０）
本実施の形態では、本発明の一態様の表示装置を搭載することのできる電子機器につい
て説明する。
表示装置を適用した電子機器として、例えば、テレビジョン装置（テレビ、またはテレ
ビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビ
デオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）
、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが
挙げられる。これらの電子機器の具体例を図２５に示す。
図２５（Ａ）は、テレビジョン装置の一例を示している。テレビジョン装置７１００は
、筐体７１０１に表示部７１０３が組み込まれている。表示部７１０３により、映像を表
示することが可能であり、表示装置を表示部７１０３に用いることができる。また、ここ
では、スタンド７１０５により筐体７１０１を支持した構成を示している。
テレビジョン装置７１００の操作は、筐体７１０１が備える操作スイッチや、別体のリ
モートコントローラ７１１０により行うことができる。リモートコントローラ７１１０が
備える操作キー７１０９により、チャンネルや音量の操作を行うことができ、表示部７１
０３に表示される映像を操作することができる。また、リモートコントローラ７１１０に
、当該リモートコントローラから出力する情報を表示する表示部７１０７を設ける構成と
してもよい。
なお、テレビジョン装置７１００は、受信機やモデムなどを備えた構成とする。受信機
により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線
による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方
向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である
。
図２５（Ｂ）はコンピュータであり、本体７２０１、筐体７２０２、表示部７２０３、
キーボード７２０４、外部接続ポート７２０５、ポインティングデバイス７２０６等を含
む。なお、コンピュータは、表示装置をその表示部７２０３に用いることにより作製され
る。
図２５（Ｃ）は携帯型遊技機であり、筐体７３０１と筐体７３０２の２つの筐体で構成
されており、連結部７３０３により、開閉可能に連結されている。筐体７３０１には表示
部７３０４が組み込まれ、筐体７３０２には表示部７３０５が組み込まれている。また、
図２５（Ｃ）に示す携帯型遊技機は、その他、スピーカ部７３０６、記録媒体挿入部７３
０７、ＬＥＤランプ７３０８、入力手段（操作キー７３０９、接続端子７３１０、センサ
７３１１（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度
、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、
振動、においまたは赤外線を測定する機能を含むもの）、マイクロフォン７３１２）等を
備えている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも表示
部７３０４および表示部７３０５の両方、または一方に表示装置を用いていればよく、そ
の他付属設備が適宜設けられた構成とすることができる。図２５（Ｃ）に示す携帯型遊技
機は、記録媒体に記録されているプログラムまたはデータを読み出して表示部に表示する
機能や、他の携帯型遊技機と無線通信を行って情報を共有する機能を有する。なお、図２
５（Ｃ）に示す携帯型遊技機が有する機能はこれに限定されず、様々な機能を有すること
ができる。
図２５（Ｄ）は、携帯電話機の一例を示している。携帯電話機７４００は、筐体７４０
１に組み込まれた表示部７４０２の他、操作ボタン７４０３、外部接続ポート７４０４、
スピーカ７４０５、マイク７４０６などを備えている。なお、携帯電話機７４００は、表
示装置を表示部７４０２に用いることにより作製される。
図２５（Ｄ）に示す携帯電話機７４００は、表示部７４０２を指などで触れることで、
情報を入力することができる。また、電話を掛ける、或いはメールを作成するなどの操作
は、表示部７４０２を指などで触れることにより行うことができる。
表示部７４０２の画面は主として３つのモードがある。第１は、画像の表示を主とする
表示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表
示モードと入力モードの２つのモードが混合した表示＋入力モードである。
例えば、電話を掛ける、或いはメールを作成する場合は、表示部７４０２を文字の入力
を主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場
合、表示部７４０２の画面のほとんどにキーボードまたは番号ボタンを表示させることが
好ましい。
また、携帯電話機７４００内部に、ジャイロ、加速度センサ等の傾きを検出するセンサ
を有する検出装置を設けることで、携帯電話機７４００の向き（縦か横か）を判断して、
表示部７４０２の画面表示を自動的に切り替えるようにすることができる。
また、画面モードの切り替えは、表示部７４０２を触れること、または筐体７４０１の
操作ボタン７４０３の操作により行われる。また、表示部７４０２に表示される画像の種
類によって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動
画のデータであれば表示モード、テキストデータであれば入力モードに切り替える。
また、入力モードにおいて、表示部７４０２の光センサで検出される信号を検知し、表
示部７４０２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モー
ドから表示モードに切り替えるように制御してもよい。
表示部７４０２は、イメージセンサとして機能させることもできる。例えば、表示部７
４０２に掌や指で触れ、掌紋、指紋等を撮像することで、本人認証を行うことができる。
また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシング用
光源を用いれば、指静脈、掌静脈などを撮像することもできる。
図２５（Ｅ）は、折りたたみ式のコンピュータの一例を示している。折りたたみ式のコ
ンピュータ７４５０は、ヒンジ７４５４で接続された筐体７４５１Ｌと筐体７４５１Ｒを
備えている。また、操作ボタン７４５３、左側スピーカ７４５５Ｌおよび右側スピーカ７
４５５Ｒの他、コンピュータ７４５０の側面には図示されていない外部接続ポート７４５
６を備える。なお、筐体７４５１Ｌに設けられた表示部７４５２Ｌと、筐体７４５１Ｒに
設けられた表示部７４５２Ｒが互いに対峙するようにヒンジ７４５４を折り畳むと、表示
部を筐体で保護することができる。
表示部７４５２Ｌと表示部７４５２Ｒは、画像を表示する他、指などで触れると情報を
入力できる。例えば、インストール済みのプログラムを示すアイコンを指でふれて選択し
、プログラムを起動できる。または、表示された画像の二箇所に触れた指の間隔を変えて
、画像を拡大または縮小できる。または、表示された画像の一箇所に触れた指を移動して
画像を移動できる。また、キーボードの画像を表示して、表示された文字や記号を指で触
れて選択し、情報を入力することもできる。
また、コンピュータ７４５０に、ジャイロ、加速度センサ、ＧＰＳ（Ｇｌｏｂａｌ Ｐ
ｏｓｉｔｉｏｎｉｎｇ Ｓｙｓｔｅｍ）受信機、指紋センサ、ビデオカメラを搭載するこ
ともできる。例えば、ジャイロ、加速度センサ等の傾きを検出するセンサを有する検出装
置を設けることで、コンピュータ７４５０の向き（縦か横か）を判断して、表示する画面
の向きを自動的に切り替えるようにすることができる。
また、コンピュータ７４５０はネットワークに接続できる。コンピュータ７４５０はイ
ンターネット上の情報を表示できる他、ネットワークに接続された他の電子機器を遠隔か
ら操作する端末として用いることができる。
図２５（Ｆ）は、本実施の形態の表示装置の照明装置への適用例を示している。照明装
置７５００は、筐体７５０１と、光源として本発明の一態様の表示装置が組み込まれた発
光部７５０３ａ、発光部７５０３ｂ、発光部７５０３ｃ、発光部７５０３ｄを有する。照
明装置７５００は、天井や壁等に取り付けることが可能である。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
本実施例では、トランジスタを作製し、そのＶｇ−Ｉｄ特性および信頼性の評価を行っ
た結果について説明する。
＜試料の作製＞
本実施例では、本発明の一態様の表示装置の画素の駆動トランジスタとして適用可能な
試料１、２と、選択トランジスタとして適用可能な試料３をそれぞれ作製した。より具体
的には、本発明の一態様である試料１として、図７（Ａ１）、図７（Ｂ）及び図７（Ｃ１
）に示すトランジスタ４１０ａに相当する構成を作製した。また本発明の一態様である試
料２として、図１２（Ａ１）、図１２（Ｂ）及び図１２（Ｃ１）に示すトランジスタ４４
０ａに相当する構成を作製した。また本発明の一態様である試料３としては、図２（Ａ２
）、図２Ｂ）及び図２（Ｃ２）に示すトランジスタ４００ｂに相当する構成を作製した。
＜試料１＞
まず、基板としてガラス基板を用い、基板上にゲート電極を形成した。
ゲート電極として、スパッタリング法で厚さ２００ｎｍのタングステン膜を形成し、フ
ォトリソグラフィ工程により該タングステン膜上にマスクを形成し、該マスクを用いて該
タングステン膜の一部をエッチングして形成した。
次に、ゲート電極上にゲート絶縁膜として機能する絶縁膜を形成した。
ゲート絶縁膜として、厚さ４００ｎｍの窒化シリコン膜と、厚さ５０ｎｍの酸化窒化シ
リコン膜を積層して形成した。
なお、窒化シリコン膜は、第１の窒化シリコン膜、第２の窒化シリコン膜、および第３
の窒化シリコン膜の３層積層構造とした。
第１の窒化シリコン膜は、流量２００ｓｃｃｍのシラン、流量２０００ｓｃｃｍの窒素
、及び流量１００ｓｃｃｍのアンモニアガスを原料ガスとしてプラズマＣＶＤ装置の反応
室に供給し、反応室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用
いて２０００Ｗの電力を供給して、厚さが５０ｎｍとなるように形成された。第２の窒化
シリコン膜は、流量２００ｓｃｃｍのシラン、流量２０００ｓｃｃｍの窒素、及び流量２
０００ｓｃｃｍのアンモニアガスを原料ガスとしてプラズマＣＶＤ装置の反応室に供給し
、反応室内の圧力を１００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて２００
０Ｗの電力を供給して、厚さが３００ｎｍとなるように形成された。第３の窒化シリコン
膜は、流量２００ｓｃｃｍのシラン、及び流量５０００ｓｃｃｍの窒素を原料ガスとして
プラズマＣＶＤ装置の反応室に供給し、反応室内の圧力を１００Ｐａに制御し、２７．１
２ＭＨｚの高周波電源を用いて２０００Ｗの電力を供給して、厚さが５０ｎｍとなるよう
に形成された。なお、第１の窒化シリコン膜、第２の窒化シリコン膜、及び第３の窒化シ
リコン膜形成時の基板温度は３５０℃とした。
酸化窒化シリコン膜は、流量２０ｓｃｃｍのシラン、流量３０００ｓｃｃｍの一酸化二
窒素を原料ガスとしてプラズマＣＶＤ装置の反応室に供給し、反応室内の圧力を４０Ｐａ
に制御し、２７．１２ＭＨｚの高周波電源を用いて１００Ｗの電力を供給して形成された
。なお、酸化窒化シリコン膜形成時の基板温度は３５０℃とした。
次に、ゲート絶縁膜を介してゲート電極に重なる酸化物半導体膜を形成した。
ここでは、ゲート絶縁膜上に厚さ３５ｎｍの酸化物半導体膜をスパッタリング法で形成
した。
酸化物半導体膜は、スパッタリングターゲットをＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子
数比）のターゲットとし、流量１００ｓｃｃｍの酸素をスパッタリングガスとしてスパッ
タリング装置の反応室内に供給し、反応室内の圧力を０．６Ｐａに制御し、５ｋＷの直流
電力を供給して形成された。なお、酸化物半導体膜を形成する際の基板温度を１７０℃と
した。
次に、酸化物半導体膜に接する一対の電極を形成した。
まず、ゲート絶縁膜および酸化物半導体膜上に導電膜を形成した。該導電膜として、厚
さ５０ｎｍのタングステン膜上に厚さ４００ｎｍのアルミニウム膜を形成し、該アルミニ
ウム膜上に厚さ２００ｎｍのチタン膜を形成した。次に、フォトリソグラフィ工程により
該導電膜上にマスクを形成し、該マスクを用いて該導電膜の一部をエッチングし、一対の
電極を形成した。
次に、減圧された処理室に基板を移動し、３５０℃で加熱した後、反応室に設けられる
上部電極に２７．１２ＭＨｚの高周波電源を用いて１５０Ｗの高周波電力を供給して、一
酸化二窒素雰囲気で発生させた酸素プラズマに酸化物半導体膜を曝した。
次に、酸化物半導体膜及び一対の電極上に第２のゲート絶縁膜を形成した。ここでは、
第２のゲート絶縁膜として第１の酸化物絶縁膜、第２の酸化物絶縁膜、および窒化物絶縁
膜の３層構造とした。
第１の酸化物絶縁膜は、流量２０ｓｃｃｍのシラン及び流量３０００ｓｃｃｍの一酸化
二窒素を原料ガスとし、反応室の圧力を２００Ｐａ、基板温度を３５０℃とし、１００Ｗ
の高周波電力を平行平板電極に供給したプラズマＣＶＤ法により形成した。
第２の酸化物絶縁膜は、流量１６０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸
化二窒素を原料ガスとし、反応室の圧力を２００Ｐａ、基板温度を２２０℃とし、１５０
０Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により形成した。当該条件
により、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が
脱離する酸化窒化シリコン膜を形成することができる。
次に、加熱処理を行い、第１の酸化物絶縁膜および第２の酸化物絶縁膜から水、窒素、
水素等を脱離させると共に、第２の酸化物絶縁膜に含まれる酸素の一部を酸化物半導体膜
へ供給した。ここでは、窒素及び酸素雰囲気で、３５０℃、１時間の加熱処理を行った。
次に、第２の酸化物絶縁膜上に、厚さ１００ｎｍの窒化物絶縁膜を形成した。窒化物絶
縁膜は、流量５０ｓｃｃｍのシラン、流量５０００ｓｃｃｍの窒素、及び流量１００ｓｃ
ｃｍのアンモニアガスを原料ガスとし、反応室の圧力を１００Ｐａ、基板温度を３５０℃
とし、１０００Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により形成さ
れた。
次に、酸化物半導体膜及び一対の電極が設けられていない領域において、ゲート絶縁膜
及び第２のゲート絶縁膜の一部に、ゲート電極に達する開口部を形成した。当該開口部は
、フォトリソグラフィ工程により第２のゲート絶縁膜上にマスクを形成し、該マスクを用
いてゲート絶縁膜及び第２のゲート絶縁膜の一部をエッチングすることにより形成した。
次に、第２のゲート絶縁膜上にバックゲート電極として機能する第２のゲート電極を形
成した。バックゲート電極は、ゲート絶縁膜及び第２のゲート絶縁膜の一部に設けられた
開口部を介して、ゲート電極と電気的に接続する構成とした。
ここでは、バックゲート電極として、スパッタリング法により厚さ１００ｎｍの酸化シ
リコンを含む酸化インジウム−酸化スズ化合物（ＩＴＯ−ＳｉＯ２）の導電膜を形成した
。なお該導電膜に用いたターゲットの組成は、Ｉｎ２Ｏ３：ＳｎＯ２：ＳｉＯ２＝８５：
１０：５［重量％］とした。この後、窒素雰囲気で、２５０℃、１時間の加熱処理を行っ
た。
以上の工程により、本実施例の試料１を得た。
＜試料２＞
試料２は試料１と比較し、第２のゲート絶縁膜及びバックゲート電極の構造が異なる。
より具体的には、図１２（Ｃ１）に示すように、トランジスタのチャネル幅方向において
、第１の酸化物絶縁膜及び第２の酸化物絶縁膜の側面をバックゲート電極が覆うような構
成とした。
試料２の作製は、上述した試料１の作製工程において、第１の酸化物絶縁膜、第２の酸
化物絶縁膜を成膜し、加熱処理を行ったのちに、フォトリソグラフィ工程により第２の酸
化物絶縁膜上にマスクを形成した。続いて該マスクを用いて第１の酸化物絶縁膜、第２の
酸化物絶縁膜の一部をエッチングした。それ以外の工程は、上述した試料１と同様である
ため、試料１の記載を援用できる。
＜試料３＞
試料３は、試料１と比較し、バックゲート電極を有さない点で相違する。
試料３の作製は、上述した試料１の作製工程において、バックゲート電極の形成工程を
省略することにより作製した。それ以外の工程は、上述した試料１と同様であるため、試
料１の記載を援用できる。
なお、上述した試料１乃至試料３として、チャネル幅（Ｗ）を５０μｍであり、チャネ
ル長（Ｌ）が２μｍ、３μｍ、および６μｍである、３種類のトランジスタをそれぞれ作
製した。
＜Ｖｇ−Ｉｄ特性＞
次に、試料１乃至試料３のトランジスタの初期特性として、Ｖｇ−Ｉｄ特性を測定した
。ここでは、基板温度を２５℃とし、ソース−ドレイン間の電位差（以下、ドレイン電圧
、Ｖｄともいう）を１Ｖ、１０Ｖとし、ソース−ゲート電極間の電位差（以下、ゲート電
圧、Ｖｇともいう）を−１５Ｖ乃至１５Ｖまで変化させたときのソース−ドレイン間に流
れる電流（以下、ドレイン電流、Ｉｄともいう）の変化特性、すなわちＶｇ−Ｉｄ特性を
測定した。
ここで、試料１及び試料２においては、ゲート電極とバックゲート電極とが電気的に短
絡した状態でゲート電圧を加えるような駆動方法を用いた。このような駆動方法をＤｕａ
ｌ Ｇａｔｅ（デュアルゲート）駆動という。すなわち、Ｄｕａｌ Ｇａｔｅ駆動では、
常にゲート電極とバックゲート電極とのゲート電圧が等しくなる。
図２６に、試料３のＶｇ−Ｉｄ特性を示す。図２６（Ａ）、（Ｂ）、（Ｃ）はそれぞれ
、チャネル長（Ｌ）が２μｍ、３μｍ、６μｍであるトランジスタについての結果である
。また同様に、図２７には試料１のＶｇ−Ｉｄ特性を、図２８には試料２のＶｇ−Ｉｄ特
性をそれぞれ示している。
また、図２６、図２７、図２８のそれぞれにおいて、横軸はゲート電圧Ｖｇを、第１の
縦軸はドレイン電流Ｉｄを、第２の縦軸は、電界効果移動度Ｍｏｂｉｌｉｔｙをそれぞれ
示す。ここで、電界効果移動度は、飽和領域での値を示すために、Ｖｄ＝１０Ｖで算出し
た電界効果移動度を示している。
図２６に示す試料３（本発明の一態様の表示装置において画素の選択トランジスタに用
いることが好適なトランジスタ）は、チャネル長（Ｌ）を大きくするほど、しきい値電圧
がマイナス方向のシフトが抑制される結果が示された。特に、ドレイン電圧Ｖｄが大きい
場合でのしきい値電圧のマイナス方向へのシフトの抑制効果が顕著に確認された。なお、
チャネル長（Ｌ）によらず、電界効果移動度の値はほとんど変化しないことが分かった。
また、図２７に示す試料１（本発明の一態様の表示装置において画素の駆動トランジス
タに用いることが好適なトランジスタ）は、すべてのチャネル長（Ｌ）の条件で、上記試
料３に比べて電界効果移動度が向上していることが確認できた。さらに、チャネル長（Ｌ
）が小さいほど、電界効果移動度が向上することが分かった。また、デュアルゲート駆動
とすることで、チャネル長（Ｌ）の小さい条件（Ｌ＝２μｍ）であっても、ドレイン電圧
Ｖｄに対するしきい値電圧の変化は極めて小さいものであることが分かった。
また、図２８に示す試料２（本発明の一態様の表示装置において画素の駆動トランジス
タに用いることが好適なトランジスタ）は、すべてのチャネル長（Ｌ）の条件で、上記試
料３に比べて電界効果移動度が向上していることが確認できた。さらに、チャネル長（Ｌ
）が小さいほど、電界効果移動度が向上することが分かった。また、デュアルゲート駆動
とすることで、チャネル長（Ｌ）の小さい条件（Ｌ＝２μｍ）であっても、ドレイン電圧
Ｖｄに対するしきい値電圧の変化は極めて小さいものであることが分かった。
以上の結果から、チャネル長（Ｌ）を大きくするほど、しきい値電圧のマイナス方向の
シフトが抑制されることが確認された。また、チャネル長（Ｌ）が小さいほど電界効果移
動度が向上することが確認された。さらには、デュアルゲート駆動とすることでチャネル
が形成される酸化物半導体に対してより効果的に電界を加えることが可能となり、その結
果チャネル長（Ｌ）が小さい場合であっても、ドレイン電圧Ｖｄに対するしきい値電圧の
変化を小さくすることができていることがわかる。したがって、高い電界効果移動度が求
められる画素の駆動トランジスタにおいては、チャネル長（Ｌ）を小さく（代表的には、
Ｌ＝２μｍ）且つデュアルゲート駆動とし、ノーマリーオフ特性が求められる画素の選択
トランジスタにおいては、チャネル長（Ｌ）を該駆動トランジスタより大きくすることで
、高速駆動及び低消費電力化を実現可能な表示装置を提供することができる。
１１ 基板
１２ 導電膜
１３ａ ゲート電極
１３ｂ ゲート電極
１３ｃ 電極
１３ｄ 電極
１４ 絶縁膜
１４ｂ 酸化物絶縁膜
１５ 絶縁膜
１５ａ 窒化物絶縁膜
１５ｂ 酸化物絶縁膜
１６ 酸化物半導体膜
１７ 酸化物半導体膜
１７ａ 酸化物半導体膜
１７ｂ 酸化物半導体膜
１８ 導電膜
２０ａ 電極
２０ｂ 電極
２０ｃ 電極
２０ｄ 電極
２０ｅ 電極
２１ａ 低抵抗領域
２１ｂ 低抵抗領域
２１ｃ 低抵抗領域
２１ｄ 低抵抗領域
２２ 酸化物絶縁膜
２３ 酸化物絶縁膜
２４ 酸化物絶縁膜
２５ 酸化物絶縁膜
２６ 窒化物絶縁膜
２７ 窒化物絶縁膜
２８ 絶縁膜
３０ 導電膜
３１ ゲート電極
３２ 電極
３３ 破線
３４ 破線
４１ 開口部
４２ 開口部
４３ 開口部
５１ ゲート電極
６１ 開口部
６２ 導電膜
６３ 開口部
６４ ゲート電極
７１ａ 酸化物絶縁膜
７１ｂ 酸化物絶縁膜
７２ａ 酸化物絶縁膜
７２ｂ 酸化物絶縁膜
７３ａ 窒化物絶縁膜
７３ｂ 窒化物絶縁膜
７４ａ 絶縁膜
７４ｂ 絶縁膜
７５ 開口部
７６ ゲート電極
７７ 電極
８３ａ 酸化物絶縁膜
８３ｂ 酸化物絶縁膜
８５ａ 酸化物絶縁膜
８５ｂ 酸化物絶縁膜
８６ 窒化物絶縁膜
８７ 窒化物絶縁膜
８８ａ 絶縁膜
８８ｂ 絶縁膜
９０ 導電膜
９１ ゲート電極
９２ 電極
９４ａ 多層膜
９４ｂ 多層膜
９５ 開口部
９６ 開口部
９７ 酸化物半導体膜
９７ａ 酸化物半導体膜
９７ｂ 酸化物半導体膜
９８ａ 多層膜
９８ｂ 多層膜
９９ 酸化物半導体膜
９９ａ 酸化物半導体膜
９９ｂ 酸化物半導体膜
１０２ 開口部
１０３ 開口部
１０５ａ トランジスタ
１０５ｂ トランジスタ
１０６ａ トランジスタ
１０６ｂ トランジスタ
１０９ ゲート電極
３００ａ トランジスタ
３００ｂ トランジスタ
３００ｃ トランジスタ
３０６ａ 絶縁膜
３０６ｂ 絶縁膜
３１４ 酸化物絶縁膜
３１６ 窒化物絶縁膜
３１８ 絶縁膜
３２０ ゲート電極
３２２ 画素電極
３２４ 絶縁膜
３２６ ＥＬ層
３２８ 電極
３５０ 発光素子
３５２ａ 開口部
３５２ｂ 開口部
３５２ｃ 開口部
３５４ 開口部
３５６ａ 開口部
３５６ｂ 開口部
３７０ 容量素子
４００ａ トランジスタ
４００ｂ トランジスタ
４１０ａ トランジスタ
４２０ａ トランジスタ
４３０ａ トランジスタ
４３０ｂ トランジスタ
４４０ａ トランジスタ
４４０ｂ トランジスタ
４４４ 電気力線
４５０ｂ トランジスタ
６００ 画素部
６０１ 画素
６０２ 画素
６０３ 画素
６０４ 走査線駆動回路
６０６ 信号線駆動回路
６０７ 走査線
６０９ 信号線
６１５ 容量線
８０１ 支持基板
８０２ 発光部
８０３ 駆動回路部
８０４ 駆動回路部
８０５ 封止材
８０６ 封止基板
８０８ ＦＰＣ
８０９ 配線
８１０ 空間
８１１ トランジスタ
８３１ 電極
８３２ ゲート電極
８３３ ＥＬ層
８３５ 電極
８３９ 絶縁膜
８４０ 発光素子
８４４ 絶縁膜
８４６ 絶縁膜
８５２ トランジスタ
８５３ トランジスタ
８６４ ブラックマトリクス
８６６ カラーフィルタ
８６８ オーバーコート
７１００ テレビジョン装置
７１０１ 筐体
７１０３ 表示部
７１０５ スタンド
７１０７ 表示部
７１０９ 操作キー
７１１０ リモートコントローラ
７２０１ 本体
７２０２ 筐体
７２０３ 表示部
７２０４ キーボード
７２０５ 外部接続ポート
７２０６ ポインティングデバイス
７３０１ 筐体
７３０２ 筐体
７３０３ 連結部
７３０４ 表示部
７３０５ 表示部
７３０６ スピーカ部
７３０７ 記録媒体挿入部
７３０８ ＬＥＤランプ
７３０９ 操作キー
７３１０ 接続端子
７３１１ センサ
７３１２ マイクロフォン
７４００ 携帯電話機
７４０１ 筐体
７４０２ 表示部
７４０３ 操作ボタン
７４０４ 外部接続ポート
７４０５ スピーカ
７４０６ マイク
７４５０ コンピュータ
７４５１Ｌ 筐体
７４５１Ｒ 筐体
７４５２Ｌ 表示部
７４５２Ｒ 表示部
７４５３ 操作ボタン
７４５４ ヒンジ
７４５５Ｌ 左側スピーカ
７４５５Ｒ 右側スピーカ
７４５６ 外部接続ポート
７５００ 照明装置
７５０１ 筐体
７５０３ａ 発光部
７５０３ｂ 発光部
７５０３ｃ 発光部
７５０３ｄ 発光部

Claims (5)

  1. 発光素子と、
    前記発光素子と電気的に接続される第１のトランジスタと、
    前記第１のトランジスタと電気的に接続される第２のトランジスタと、を有し、
    前記第２のトランジスタのチャネル幅に対するチャネル長の比（Ｌ／Ｗ比）は、前記第１のトランジスタのチャネル幅に対するチャネル長の比（Ｌ／Ｗ比）よりも大きい表示装置。
  2. 発光素子と、
    前記発光素子と電気的に接続され、且つ前記発光素子に供給する電流値を制御する第１のトランジスタと、
    前記第１のトランジスタと電気的に接続され、且つビデオ信号の入力を制御する第２のトランジスタと、を有し、
    前記第２のトランジスタのチャネル幅に対するチャネル長の比（Ｌ／Ｗ比）は、前記第１のトランジスタのチャネル幅に対するチャネル長の比（Ｌ／Ｗ比）よりも大きい表示装置。
  3. 発光素子と、
    前記発光素子と電気的に接続され、且つ半導体膜を介して重なる第１のゲート電極及び第２のゲート電極を有する第１のトランジスタと、
    前記第１のトランジスタと電気的に接続されるシングルゲート構造の第２のトランジスタと、を有し、
    前記第２のトランジスタのチャネル幅に対するチャネル長の比（Ｌ／Ｗ比）は、前記第１のトランジスタのチャネル幅に対するチャネル長の比（Ｌ／Ｗ比）よりも大きい表示装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記第１のトランジスタ及び前記第２のトランジスタは、チャネル形成領域にＩｎ、Ｇａ、及びＺｎを有する酸化物半導体膜を有する表示装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記発光素子及び前記第１のトランジスタと電気的に接続される第３のトランジスタを有し、
    前記第３のトランジスタは、チャネル形成領域にＩｎ、Ｇａ、及びＺｎを有する酸化物半導体膜を有する表示装置。
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TW (1) TWI624936B (ja)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI743509B (zh) 2011-05-05 2021-10-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP2015195327A (ja) 2013-06-05 2015-11-05 株式会社半導体エネルギー研究所 半導体装置
JP6475424B2 (ja) 2013-06-05 2019-02-27 株式会社半導体エネルギー研究所 半導体装置
US9293480B2 (en) 2013-07-10 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
JP6286941B2 (ja) 2013-08-27 2018-03-07 セイコーエプソン株式会社 発光装置、発光装置の製造方法、電子機器
JP6426402B2 (ja) * 2013-08-30 2018-11-21 株式会社半導体エネルギー研究所 表示装置
US9882014B2 (en) 2013-11-29 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI666770B (zh) 2013-12-19 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置
US9472678B2 (en) 2013-12-27 2016-10-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20150086763A (ko) * 2014-01-20 2015-07-29 삼성디스플레이 주식회사 발광형 표시장치 및 그 제조방법
US9780226B2 (en) 2014-04-25 2017-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI669761B (zh) 2014-05-30 2019-08-21 日商半導體能源研究所股份有限公司 半導體裝置、包括該半導體裝置的顯示裝置
US20150380563A1 (en) * 2014-06-26 2015-12-31 Samsung Display Co., Ltd. Display apparatus and method for manufacturing the same
KR20170047314A (ko) * 2014-09-05 2017-05-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 드라이버 ic, 표시 장치, 및 전자 장치
JP6506973B2 (ja) * 2015-01-21 2019-04-24 株式会社ジャパンディスプレイ 表示装置
JP6857447B2 (ja) * 2015-01-26 2021-04-14 株式会社半導体エネルギー研究所 半導体装置
CN107210226B (zh) * 2015-02-04 2020-12-22 株式会社半导体能源研究所 半导体装置的制造方法
US10186618B2 (en) * 2015-03-18 2019-01-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN107534057B (zh) * 2015-04-20 2021-04-30 株式会社半导体能源研究所 半导体装置及电子设备
US10002970B2 (en) * 2015-04-30 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method of the same, or display device including the same
WO2016181261A1 (ja) * 2015-05-14 2016-11-17 株式会社半導体エネルギー研究所 表示装置、表示モジュール、電子機器
JP6832634B2 (ja) * 2015-05-29 2021-02-24 株式会社半導体エネルギー研究所 半導体装置
JP6503275B2 (ja) 2015-10-09 2019-04-17 株式会社ジャパンディスプレイ センサ及びセンサ付き表示装置
WO2017068490A1 (en) * 2015-10-23 2017-04-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US10083991B2 (en) 2015-12-28 2018-09-25 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, and electronic device
CN113327948A (zh) * 2015-12-28 2021-08-31 株式会社半导体能源研究所 半导体装置、包括该半导体装置的显示装置
MY196476A (en) * 2016-03-18 2023-04-13 Ricoh Co Ltd Field Effect Transistor, Display Element, Image Display Device, and System
WO2017168594A1 (ja) * 2016-03-29 2017-10-05 堺ディスプレイプロダクト株式会社 薄膜トランジスタ、表示パネル及び薄膜トランジスタの製造方法
US10403204B2 (en) 2016-07-12 2019-09-03 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, electronic device, and method for driving display device
US10475869B2 (en) 2016-08-23 2019-11-12 Semiconductor Energy Laboratory Co., Ltd. Display device including display element and transistor
CN106298806B (zh) * 2016-09-06 2019-11-05 京东方科技集团股份有限公司 一种全反射阵列基板及其制作方法和显示装置
CN106653810B (zh) * 2016-12-15 2020-09-04 武汉华星光电技术有限公司 Oled显示面板以及oled显示装置
KR20180078018A (ko) * 2016-12-29 2018-07-09 엘지디스플레이 주식회사 전계 발광 표시 장치 및 그 제조 방법
CN107454707B (zh) * 2017-05-15 2024-01-30 上海路傲电子科技有限公司 一种可吸收金属基板漏电流的led照明线性恒流驱动电路
JP6844845B2 (ja) 2017-05-31 2021-03-17 三国電子有限会社 表示装置
KR102513333B1 (ko) * 2018-01-31 2023-03-23 삼성디스플레이 주식회사 표시 장치
CN110046567B (zh) * 2019-04-11 2021-10-01 Oppo广东移动通信有限公司 显示屏组件及电子设备
CN111244119A (zh) * 2019-12-13 2020-06-05 京东方科技集团股份有限公司 一种探测基板、其制作方法及平板探测器
US20210193049A1 (en) * 2019-12-23 2021-06-24 Apple Inc. Electronic Display with In-Pixel Compensation and Oxide Drive Transistors
JP7444436B2 (ja) 2020-02-05 2024-03-06 三国電子有限会社 液晶表示装置
CN112349733B (zh) * 2020-09-09 2022-09-06 湖北长江新型显示产业创新中心有限公司 阵列基板、阵列基板的制造方法及显示装置
US12009432B2 (en) 2021-03-05 2024-06-11 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0472769A (ja) * 1990-07-13 1992-03-06 Seiko Epson Corp 薄膜トランジスタ
JP2001051622A (ja) * 1999-06-04 2001-02-23 Semiconductor Energy Lab Co Ltd 電気光学装置及び電子装置
JP2003051599A (ja) * 2001-05-24 2003-02-21 Semiconductor Energy Lab Co Ltd 半導体装置及び電子機器
JP2006011454A (ja) * 1999-06-04 2006-01-12 Semiconductor Energy Lab Co Ltd 電気光学装置及び電子装置
JP2006091089A (ja) * 2004-09-21 2006-04-06 Casio Comput Co Ltd 画素駆動回路及び画像表示装置
JP2007041571A (ja) * 2005-06-30 2007-02-15 Semiconductor Energy Lab Co Ltd 半導体装置、表示装置及びに電子機器
JP2007286150A (ja) * 2006-04-13 2007-11-01 Idemitsu Kosan Co Ltd 電気光学装置、並びに、電流制御用ｔｆｔ基板及びその製造方法
JP2010032642A (ja) * 2008-07-25 2010-02-12 Sumitomo Chemical Co Ltd アクティブマトリクス基板、ディスプレイパネル、表示装置およびアクティブマトリクス基板の製造方法
JP2010123938A (ja) * 2008-10-24 2010-06-03 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2011049548A (ja) * 2009-07-31 2011-03-10 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2011071476A (ja) * 2009-08-25 2011-04-07 Canon Inc 薄膜トランジスタ、薄膜トランジスタを用いた表示装置及び薄膜トランジスタの製造方法
JP2011076080A (ja) * 2009-09-04 2011-04-14 Semiconductor Energy Lab Co Ltd 発光装置およびその作製方法
JP2011181913A (ja) * 2010-02-05 2011-09-15 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2012064607A (ja) * 2010-09-14 2012-03-29 Casio Comput Co Ltd トランジスタ構造体、トランジスタ構造体の製造方法及び発光装置

Family Cites Families (138)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000111945A (ja) * 1998-10-01 2000-04-21 Sony Corp 電気光学装置、電気光学装置用の駆動基板、及びこれらの製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US6521474B2 (en) 1998-11-27 2003-02-18 Sanyo Electric Co., Ltd. Manufacturing method for reflection type liquid crystal display
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3813555B2 (ja) * 2001-08-29 2006-08-23 株式会社半導体エネルギー研究所 発光装置及び電子機器
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) * 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7242039B2 (en) 2004-03-12 2007-07-10 Hewlett-Packard Development Company, L.P. Semiconductor device
US7642573B2 (en) 2004-03-12 2010-01-05 Hewlett-Packard Development Company, L.P. Semiconductor device
US7250627B2 (en) 2004-03-12 2007-07-31 Hewlett-Packard Development Company, L.P. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US8314420B2 (en) 2004-03-12 2012-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device with multiple component oxide channel
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
KR101078509B1 (ko) 2004-03-12 2011-10-31 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 박막 트랜지스터의 제조 방법
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CA2585190A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7309895B2 (en) 2005-01-25 2007-12-18 Hewlett-Packard Development Company, L.P. Semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI481024B (zh) 2005-01-28 2015-04-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR100662986B1 (ko) * 2005-10-27 2006-12-28 삼성에스디아이 주식회사 발광 표시장치
CN101283444B (zh) 2005-11-15 2011-01-26 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
KR101217555B1 (ko) 2006-06-28 2013-01-02 삼성전자주식회사 접합 전계 효과 박막 트랜지스터
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP2008124215A (ja) * 2006-11-10 2008-05-29 Kochi Prefecture Sangyo Shinko Center 薄膜半導体装置及びその製造方法
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5264197B2 (ja) 2008-01-23 2013-08-14 キヤノン株式会社 薄膜トランジスタ
US8586979B2 (en) 2008-02-01 2013-11-19 Samsung Electronics Co., Ltd. Oxide semiconductor transistor and method of manufacturing the same
JP5602390B2 (ja) 2008-08-19 2014-10-08 富士フイルム株式会社 薄膜トランジスタ、アクティブマトリクス基板、及び撮像装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JPWO2010097862A1 (ja) 2009-02-24 2012-08-30 パナソニック株式会社 半導体メモリセル及びその製造方法並びに半導体記憶装置
JP5796760B2 (ja) 2009-07-29 2015-10-21 Ｎｌｔテクノロジー株式会社 トランジスタ回路
WO2011052179A1 (ja) 2009-10-29 2011-05-05 パナソニック株式会社 半導体記憶装置を駆動する方法
CN102598282B (zh) * 2009-11-06 2015-09-23 株式会社半导体能源研究所 半导体装置及其制造方法
KR101272892B1 (ko) * 2009-11-11 2013-06-11 엘지디스플레이 주식회사 어레이 기판
JP5497417B2 (ja) 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
US8648397B2 (en) * 2009-12-17 2014-02-11 Sharp Kabushiki Kaisha Semiconductor device, active matrix substrate and display device
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
JP5743407B2 (ja) 2010-01-15 2015-07-01 キヤノン株式会社 トランジスタの駆動方法及び該方法で駆動されるトランジスタを含む表示装置
KR101773641B1 (ko) * 2010-01-22 2017-09-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101706081B1 (ko) * 2010-04-06 2017-02-15 삼성디스플레이 주식회사 박막 트랜지스터, 그 제조 방법 및 이를 포함하는 액정 표시 장치
KR101403409B1 (ko) * 2010-04-28 2014-06-03 한국전자통신연구원 반도체 장치 및 그 제조 방법
KR101732988B1 (ko) 2010-05-20 2017-05-08 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 어레이 기판 및 이의 제조 방법
CN102269900B (zh) 2010-06-03 2013-04-24 北京京东方光电科技有限公司 Tft阵列基板及其制造方法
KR20120006218A (ko) 2010-07-12 2012-01-18 한국전자통신연구원 이중 게이트 구조의 비휘발성 메모리 트랜지스터
JP2012033836A (ja) 2010-08-03 2012-02-16 Canon Inc トップゲート型薄膜トランジスタ及びこれを備えた表示装置
KR101778224B1 (ko) 2010-10-12 2017-09-15 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
KR101680768B1 (ko) 2010-12-10 2016-11-29 삼성전자주식회사 트랜지스터 및 이를 포함하는 전자장치
JP2012146956A (ja) 2010-12-20 2012-08-02 Canon Inc チャネルエッチ型薄膜トランジスタとその製造方法
KR101851567B1 (ko) 2011-07-04 2018-04-25 삼성전자주식회사 트랜지스터, 트랜지스터를 포함하는 전자소자 및 이들의 제조방법
US8878176B2 (en) 2011-08-11 2014-11-04 The Hong Kong University Of Science And Technology Metal-oxide based thin-film transistors with fluorinated active layer
KR101275713B1 (ko) * 2011-10-14 2013-06-17 경희대학교 산학협력단 산화물 반도체 인버터 및 이를 이용한 디스플레이 구동장치
KR101614398B1 (ko) * 2012-08-13 2016-05-02 엘지디스플레이 주식회사 박막 트랜지스터 기판과 그 제조방법 및 그를 이용한 유기 발광장치

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0472769A (ja) * 1990-07-13 1992-03-06 Seiko Epson Corp 薄膜トランジスタ
JP2001051622A (ja) * 1999-06-04 2001-02-23 Semiconductor Energy Lab Co Ltd 電気光学装置及び電子装置
JP2006011454A (ja) * 1999-06-04 2006-01-12 Semiconductor Energy Lab Co Ltd 電気光学装置及び電子装置
JP2003051599A (ja) * 2001-05-24 2003-02-21 Semiconductor Energy Lab Co Ltd 半導体装置及び電子機器
JP2006091089A (ja) * 2004-09-21 2006-04-06 Casio Comput Co Ltd 画素駆動回路及び画像表示装置
JP2007041571A (ja) * 2005-06-30 2007-02-15 Semiconductor Energy Lab Co Ltd 半導体装置、表示装置及びに電子機器
JP2007286150A (ja) * 2006-04-13 2007-11-01 Idemitsu Kosan Co Ltd 電気光学装置、並びに、電流制御用ｔｆｔ基板及びその製造方法
JP2010032642A (ja) * 2008-07-25 2010-02-12 Sumitomo Chemical Co Ltd アクティブマトリクス基板、ディスプレイパネル、表示装置およびアクティブマトリクス基板の製造方法
JP2010123938A (ja) * 2008-10-24 2010-06-03 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2011049548A (ja) * 2009-07-31 2011-03-10 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2011071476A (ja) * 2009-08-25 2011-04-07 Canon Inc 薄膜トランジスタ、薄膜トランジスタを用いた表示装置及び薄膜トランジスタの製造方法
JP2011076080A (ja) * 2009-09-04 2011-04-14 Semiconductor Energy Lab Co Ltd 発光装置およびその作製方法
JP2011181913A (ja) * 2010-02-05 2011-09-15 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2012064607A (ja) * 2010-09-14 2012-03-29 Casio Comput Co Ltd トランジスタ構造体、トランジスタ構造体の製造方法及び発光装置

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