JP2003527034A - プログラマブルロジックデバイス回路に結合されるクロックデータリカバリ回路 - Google Patents

プログラマブルロジックデバイス回路に結合されるクロックデータリカバリ回路

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Abstract

(57)【要約】 プログラマブルロジックデバイス（“ＰＬＤ”）が多数のＣＤＲシグナリングプロトコルのうちの任意のものによって交信することを可能にするため、このＰＬＤにプログラマブルクロックデータ復元（“ＣＤＲ”）回路を装備する。ＣＤＲ回路は、ＰＬＤ内に内蔵するか、完全あるいは部分的に独立した集積回路とすることができる。この回路は、ＣＤＲ入力、ＣＤＲ出力、またはそれらの両方を行うことができる。ＣＤＲ機能は、例えば非ＣＤＲ低電圧作動シグナリング（“ＬＶＤＳ”）等のその他の非ＣＤＲシグナリング機能と組合わせて提供することができる。この回路は、大規模なシステムの一部とすることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】
この発明はクロックデータリカバリ回路に係り、より具体的にはプログラマブ
ルロジックデバイス上にまたはこれと結合して設けられるクロックデータリカバ
リ回路に関する。
【０００２】 重要性が増しているデバイス間のシグナリングタイプとして、クロック信号情
報がシリアルデータ流の中に埋め込まれ独立したクロック信号を伝送する必要が
無くなるシグナリングが挙げられる。例えば、データは所与のパターンのバイナ
リ１およびバイナリ０からなるいくつかのトレーニングビットを含んだシリアル
“ヘッダ”が先行する連続するいくつかのシリアルデータワードのパケットとし
て直列に伝送することができる。クロック信号はその信号内のハイローおよび／
またはローハイ転換群の中に埋め込まれ、これは特定数のクロック信号サイクル
の間に少なくとも１つのハイローまたはローハイ遷移（ｔｒａｎｓｉｔｉｏｎ）
を含んでいなければならない。レシーバにおいてデータ信号内のデータを適宜に
処理するためにデータ信号の中からクロック信号が“復元”される。利便性のた
めここではこのシグナリングを総称して“クロックデータリカバリ”または“Ｃ
ＤＲ”と称する。
【０００３】 ＣＤＲシグナリングは、今日多数の異なったシグナリングプロトコルの中で使
用されている。これらのプロトコルは、クロック信号周波数、ヘッダ構成、パケ
ットサイズ、パラレルチャンネル数等に従って異なるものとなる。
【０００４】 プログラマブルロジックデバイス（“ＰＬＤ”）は、例えばクリフ氏等の米国
特許第５６８９１９５号公報、クリフ氏等の米国特許第５９０９１２６号公報、
１９９９年３月１０日出願のジェファーソン氏等の米国特許出願第０９／２６６
２３５号、ならびに２０００年３月２日出願のガイ氏等の米国特許出願第０９／
５１６９２１号等によって知られている。一般的に、ＰＬＤは広範囲のロジック
タスクのうちの任意のものを実行するためにプログラムすることが可能な汎用集
積回路デバイスである。異なったロジックタスクを実行するために独立した回路
を設計して構成するよりも、これらの多様なロジックタスクを実行するようにＰ
ＬＤを多様な方式でプログラムすることができる。多くの製造業者は、製造が必
要な多様な構成要素を提供するためにＰＬＤは好適な手段であると考えている。
【０００５】 ＣＤＲシグナリングは、常に多数の異なったＣＤＲプロトコルごとに固有であ
るＣＤＲトランスミッタおよびレシーバを設計および構成することを避けながら
ＰＬＤを使用し得るために極めて重要な部分である。
【０００６】
【発明の概要】
本発明によれば、ＣＤＲレシーバ回路、ＣＤＲトランスミッタ回路、および／
またはＣＤＲレシーバ回路とＣＤＲトランスミッタ回路の両方を備えることがで
きるＣＤＲ回路が提供される。本発明のＣＤＲ回路は少なくともいくつかの点で
プログラム可能であるとともに、より従来型のＰＬＤ回路とともに集積回路上に
装備することができるか、または独立した集積回路上に少なくとも部分的に含ま
れるものとすることが好適である。ＣＤＲ回路が独立した回路上に少なくとも部
分的に含まれる場合、より従来型のＰＬＤ回路への効率的な結合を実行すること
ができるよう構成することができる（例えば、一般的なＰＬＤとのパッケージ）
。
【０００７】 本発明に係るＣＤＲリカバリ回路は、処理すべきＣＤＲデータ信号源あるいは
その他の好適なクロック信号源から、独立したかつ追加的な基準クロック信号を
受信することが好適である。基準クロック信号の周波数は、ＣＤＲデータ信号の
周波数に対して既知の相関性を有しているが、ＣＤＲデータ信号と同位相である
必要ことは必要ない。独立した基準クロック信号の必要性は典型的なＣＤＲシグ
ナリングとは相違しているが、これによって本発明に係る回路が広範なＣＤＲ周
波数のうち任意のもので動作するようプログラム可能になることを補助する。独
立した基準クロック信号がＣＤＲデータ信号に対して特別な位相関係を有する必
要がないため、基準クロック信号とＣＤＲデータ信号間に生じ得るスキュー（す
なわち位相シフト）に関する制限は存在しない。（スキューに関連する問題はＣ
ＤＲシグナリングを使用する動機の一つであり、これはＣＤＲシグナリングによ
ってクロック信号がデータ信号内に埋め込まれ、このためデータ信号に対してス
キューが生じることがあり得ないためである。）ＣＤＲレシーバ回路はＣＤＲデ
ータ信号から埋め込まれたクロック信号を復元するために基準クロック信号とＣ
ＤＲデータ信号を使用する。このＣＤＲデータ信号クロックの復元に使用する種
々のパラメータは、プログラム可能であることが好適である。復元されたクロッ
ク信号は、好適にはワード長パラメータ等のプログラム可能なパラメータを使用
してＣＤＲデータ信号を非直列化するために使用される。その後非直列化された
データは、異なったクロックレジームで処理するために同期化またはバッファリ
ングされる（例えば、ＣＤＲ回路に結合されているより従来型のＰＬＤ回路内の
クロック信号に従って）。
【０００８】 本発明に係るＣＤＲトランスミッタ回路も、伝送されるＣＤＲデータ信号の宛
先からあるいはその他の好適な基準クロック信号源から、独立したかつ追加的な
基準クロック信号を受信することが好適である。この基準クロック信号は、前述
したＣＤＲレシーバ回路によって使用される基準クロック信号と同様な特徴を有
している。伝送されるデータのソースは、ＣＤＲトランスミッタ回路と結合され
た従来型のＰＬＤ回路とすることができる。伝送されるデータはいくつかのパラ
レルビットからなる連続するワードとして表示することができる。このデータの
多様な特徴（ワード周波数、ワード長等々）は選択可能（すなわちプログラム可
能）とすることが好適である。この段落で述べた基準クロック信号は、好適には
プログラム可能なパラメータに従って処理することができ、その後ＣＤＲトラン
スミッタ回路内に伝送されるデータ流を同期化するために使用することができる
。処理された基準クロック信号も、好適にはプログラムによって選択可能なワー
ド長パラメータに従って、伝送されるデータの各ワードのビットを直列化するた
めに使用することができる。
【０００９】 前述したプログラム可能の観点において、本発明に係るＣＤＲレシーバおよび
／またはトランスミッタ回路はその他の点に関してもプログラム可能とすること
ができる。例えば、ＣＤＲ回路は任意の数のＣＤＲデータレシーバおよび／また
はトランスミッタサブ回路を並列して動作させる性能を備えることができる。別
の例として、ＣＤＲ回路は任意の数の異なった基準クロック信号を並列に処理し
従って任意の数の異なったＣＤＲレシーバおよび／またはトランスミッタを動作
させる能力を有することができる。
【００１０】 本発明の回路は、さらに非ＣＤＲ低電圧差動シグナリング（“ＬＶＤＳ”）等
の他の非ＣＤＲシグナリング形式をサポートようプログラムすることもできる。
本発明の回路は、回路の種々の部分をリセットするために使用し得るロック欠如
（ｌｏｓ ｏｆ ｌｏｃｋ）およびランレングス違反（ｖｉｏｌａｔｉｏｎ）信
号等の信号を提供するように構成することもできる。回路の様々な部分のリセッ
トおよび／またはパワーダウンを実行するための回路も提供される。回路の様々
な部分のテストを実行するために、回路内において種々のタイプのテストループ
を選択的に形成する回路も提供することができる。特定の動作モードにおいて基
準クロック信号をプログラムによって変更するための回路を提供することもでき
る（特にプログラマブルロジックデバイスによる基準クロック信号出力）。
【００１１】 本発明はＰＬＤによってＣＤＲデータを処理することを促進するため、ＰＬＤ
のロジックを任意のプロトコルに従って（例えば、バイト配列、カンマディテク
ト、ワード長、その他のレシーバ側のデータのデコーディングおよび／またはト
ランスミッタ側のデータのエンコーディング特性等に従って）データを処理する
ために使用することができる。従って、このＣＤＲとＰＬＤの組合せは極めて効
果的なものとなる。
【００１２】 本発明のその他の構成要素、特徴および種々の利点は、添付図面を参照しなが
ら以下に記述する好適な実施例の詳細な説明によって明らかにされる。
【００１３】
【好適な実施例の詳細な説明】
図１には、本発明に係るＣＤＲシグナリング装置１０の説明的な実施例が示さ
れている。この装置はＣＤＲ信号源（ソース）２０とレシーバ４０とから構成さ
れている。要素２０と４０は同一の集積回路上に設けることができるが、これは
一般的なケースを示したものであり、これらは集積回路または回路アセンブリの
より典型的な各部分である。例えば、図１２に示されているようなシステムにお
いて、レシーバ４０は要素５００／６００の一部であるのに対し、ソース２０は
その他の要素（要素群）１００４，１００６，１００８および／または１０１０
の一部とすることができる。
【００１４】 ＣＤＲ信号源２０は基準クロック信号源２２とＣＤＲデータ信号源３０を備え
ており、このＣＤＲデータ信号源は従来型のものまたは実質的に従来型のものと
することができる。基準クロック信号源２２は、ＣＤＲデータ信号源３０によっ
て形成されるＣＤＲデータ信号内に埋め込まれたクロック周波数に対して正確な
周波数相関性を持った基準クロック信号を形成する。例えば、基準クロック信号
源２２は、ＣＤＲデータ信号内に埋め込まれたクロック周波数と同じ周波数かま
たは適宜な分数あるいは倍数の周波数を有する基準クロック信号を形成すること
ができる。特に、基準クロック信号周波数ＲＥＦＣＬＫは埋め込まれたクロック
周波数ＥＭＢＣＬＫに対して以下の相関性を有し： ＲＥＦＣＬＫ＊Ｗ＝ＥＭＢＣＬＫ ここでＷは０．５，１，２，４等の適宜なスケールファクタとすることができる
。要素２２と３０の間の点線はこれらの要素の出力の間に周波数相関性があるこ
とを示しており、従ってソース２２によって形成される基準クロック信号の周波
数（またはこの信号の任意の分数あるいは整数倍の周波数）がＣＤＲデータ信号
の周波数を確立するために要素３０によって使用され得る。しかしながら、要素
２０と３０の出力信号の間に特定の位相関係が存在する必要はない。
【００１５】 基準クロック信号源２２の出力信号は一般的な差動シグナリングドライバ２４
に付加されリード２６ａおよび２６ｂ上にペアの差動ＲＥＦＣＬＫ出力が形成さ
れる。（オプショナルとして、必要であれば要素２０と４０の間において基準ク
ロック信号を単一の信号として単一のリード上で伝送することもできる。）
【００１６】 前述したように、ＣＤＲデータ信号源３０は従来型のＣＤＲデータ信号源とす
ることができる。この信号は一般的な差動シグナリングドライバ３２に付加され
リード３４ａおよび３４ｂ上にペアの差動ＣＤＲ出力信号が形成される。（ここ
でも再びＣＤＲデータ信号の差動シグナリングはオプショナルであり、ＣＤＲデ
ータ信号は要素２０と４０の間において単一のリード上で伝送することもできる
。）
【００１７】 レシーバ４０においてリード２６ａおよび２６ｂ上の差動ＲＥＦＣＬＫは一般
的な差動ドライバ４２に付加され、この受信したＲＥＦＣＬＫを変換して単一リ
ード上の信号に戻しＣＤＲ回路５０に付加する。同様に、リード３４ａおよび３
４ｂ上の差動ＣＤＲデータ信号は一般的な差動ドライバ４４に付加され、受信し
たＣＤＲデータ信号を変換して単一リード上の信号に戻しＣＤＲ回路５０に付加
する。
【００１８】 ＣＤＲ回路５０は、受信したＲＥＦＣＬＫとＣＤＲデータ信号を使用してＣＤ
Ｒデータ信号からクロック信号とデータ信号を抽出する。これらの信号はデシリ
アライザ６０に付加され、これは付加された直列データを並列データに変換する
。並列データ信号はＣＤＲ回路５０によって形成されたクロック信号と同期させ
てシンクロナイザ７０に付加する。シンクロナイザ７０は、並列データをバッフ
ァしてＰＬＤコア８０によってシンクロナイザ７０に供給される別のクロック信
号８２に同期させてＰＬＤコア８０に最終的に付加する。
【００１９】 図１ＡにはＣＤＲシグナリング装置１０′の代替的実施例が示されており、こ
れにおいてはレシーバ４０によって使用される基準クロック信号源２２′がＣＤ
Ｒ信号源２０′から分離されている。ＣＤＲ信号源２０′は、基準クロック信号
をレシーバ４０に送信するための図１に示された要素２４に相当する要素を備え
ていない点を除いて基本的に図１のＣＤＲ信号源２０と同様なものである。これ
に代えて、独立した基準クロック信号源２２′がリード２６ａ′および２６ｂ′
を介して基準クロック信号をレシーバ４０に送信する。基準クロック信号源２２
′は図１の基準クロック信号源２２と類似のものとすることができ、図１のソー
ス２２に対して述べた全てのものが図１Ａのソース２２′対して同様に適用する
ことができる（勿論、ソース２２′がソース２０′から独立しておりソース３０
に対して入力またはクロック基準を提供しない点は除く）。加えて、ソース２２
と２２′の間には正確で既知の周波数相関性が必要であるが（再び、これらの周
波数間には０．５，１，２，４等のスケールファクタが存在し得る）、これらの
ソースの周波数は同一である必要は無いとともにソース２２と２２′の間に特定
の位相相関性がある必要は無い。図１Ａのレシーバ４０は図１のレシーバ４０と
同等なものとすることができる。
【００２０】 図１Ａに示されているタイプの構成はソース２０′とレシーバ４０とが比較的
遠くに離間している場合に使用することができ、大きく離れた要素２０′と４０
との間においてＣＤＲデータリード３４と基準クロックリード２６の両方を動作
させることを不要にし得る。この場合、ソース２２′はレシーバ４０に対して比
較的に近接して配置することができ、従ってリード３４のみを比較的長くする必
要があり、他方リード２６′は比較的短いものとすることができる。特徴的な説
明として、要素２０′および４０はそれぞれ異なった領域に設けることができ、
ソース２２′はレシーバ４０の近くに設け従ってＣＤＲデータ信号３４自体のた
めに領域間リンクのみが必要となる。（これに関して、リンク３４，２６，２６
′のいずれかを代替的に単一信号とすることができ、これらは代替的にワイヤ線
等のその他の手段によって（全体的または部分的に）伝送することができること
に着目すべきである。例えば、これらは全体的または部分的に無線、光線、また
はその他の好適な方式で伝送することができる。これと同じことが、図７および
図７Ａに示されているようなその他の実施例においても伝送ことが必要な信号に
対して有効である。）
【００２１】 図２には、ＣＤＲ回路５０の部分１００の実施例がより詳細に示されている。
回路１００は基本的に位相ロックループ（“ＰＬＬ”）回路であり、従って場合
によってそのように呼称することがある。ＰＬＬ１００は位相周波数検出器（“
ＰＦＤ”）回路１１０を備えており、これは図１のバッファ４２によるＲＥＦＣ
ＬＫならびにＷプリスケーラ回路の出力信号を受信する。ＰＦＤ１１０は従来型
のものとすることができ、受信した２つの信号の位相と周波数を比較してＲＥＦ
ＣＬＫ信号の位相および周波数がより適正に一致するためにプリスケーラ１４０
の出力信号がスピードアップすべきかまたはスローダウンすべきかを示す信号を
出力する。チャージポンプ回路１２０（これも従来型のものとすることができる
）はＰＦＤ１１０の出力信号を積算してＶＣＯ電流制御信号を形成し、これは電
圧制御発振器（“ＶＣＯ”）１３０の出力信号（Ｗプリスケーラ１４０によって
処理された後）が位相および周波数に関してＲＥＦＣＬＫ信号により適正に一致
するような方式でＶＣＯ１３０を制御するために適したものである。ＶＣＯ１３
０の出力信号はＷプリスケーラ１４０に付加され、これはＶＣＯ出力信号をスケ
ールファクタＷで除算しＰＦＤ１１０に付加される２つの信号のうちの一つを形
成する。スケールファクタＷは、前述したＲＥＦＣＬＫとＥＭＢＣＬＫの相関に
おいて使用したものと同一の数値とされる。Ｗプリスケーラ１４０は、いくつか
のＷ数値のうちのいずれかを使用して動作するようプログラム可能であるか、ま
たはその他の方式によって制御可能であることが好適である。例えば、所要のＷ
値をレシーバ４０の一部分である１つまたは複数のプログラム可能な機能制御要
素（“ＦＣＥｓ”）内に記録することができる。
【００２２】 ＰＬＬ１００の説明から、この回路の動作はＶＣＯ１３０がＥＭＢＣＬＫ周波
数に殆ど一致する周波数で動作することを誘起するものであることが明らかであ
る。ＶＣＯ１３０は８個のクロック信号を出力し、これらは全てＥＭＢＣＬＫ周
波数を有しているが相互に位相シフトしており、従ってこれらは全体としてＥＭ
ＢＣＬＫ信号の周期を８個の同等な時間インタバルに分割している。ＶＣＯ１３
０は、広範な動作周波数で動作することを補助するためにプログラム可能とする
かまたはその他と方式によりＤ信号によって制御可能とすることができる。例え
ば、Ｄ信号はＶＣＯ１００の“荒”調整と呼ばれるような制御を行い、一方チャ
ージポンプ１２０からのＶＣＯ電流制御信号はＶＣＯの“細密”調整のためのも
のである。所要のＤ値は、レシーバ４０の一部分である１つまたは複数のプログ
ラマブルＦＣＥ内に記憶することができる。
【００２３】 図２に示されたリセット信号はＰＬＬ１００をリセットして制御された方式に
よる始動を許可することを可能にする。例えば、ＰＬＬ１００内において同期ロ
ック喪失（ロス・オブ・ロック）状態が検出された場合にＰＬＬ１００のリセッ
トが必要あるいは要望されるものとなる。（種々のリセット動作のこれらおよび
その他の特徴はこの明細書において後により詳細に説明される。）リセット信号
はチャージポンプ１２０、ＶＣＯ１３０、およびＷプリスケーラ１４０をリセッ
トする。Ｗ、Ｄ、およびリセット信号は全てＰＬＤコア８０から送信される（図
１）。
【００２４】 図２に示されているパワーダウン信号は、ＰＬＬ１００が使用されない場合に
これをターンオフすることを可能にする。このことはパワーダウン信号によって
ＶＣＯ１３０への電流をターンオフすることによって実施される。このことは、
以下に詳細に記述する図３に示されたＶＣＯ１３０構成例において、電流源１３
１をターンオフしその結果差動ドライバ１３２への電流をターンオフすることに
よって実施することができる。パワーダウン信号はＰＬＬ１００に結合されたＦ
ＣＥから送信することができる。このようにしてＰＬＬ１００をターンオフする
ことによってＰＬＬが使用されない場合に電力を節約することができる。
【００２５】 図３には、ＶＣＯ１３０の説明的な構成の一部がより詳細に示されている。差
動ドライバ１３２ａ−ｄは閉ループ列として相互接続される。このループの１つ
の完全な回路を作成するための信号伝達（正式なまたは補完的なパスを介して）
に必要とされる時間は、クロック信号の周期の半分である。各ドライバ１３２が
動作する速度、従ってループの信号伝達速度は、（少なくともある程度は）電流
源１３１からドライバに提供される電流量によって決定されるものとなる。（図
２に関連して前述した）Ｄ信号は、電流源１３１が動作するいくつかの電流レン
ジのいずれか１つをプログラムによって選択するために使用することができる。
従ってＤ信号は前述した電流源１３１ならびにＶＣＯ１３０の“荒”調整を制御
する。（図２のチャージポンプからの）ＶＣＯ電流制御信号は、電流源１３１に
よって提供される電流の追加的な動的制御を実施する。特に、ＶＣＯ電流制御信
号は電流源１３１によって提供される電流をＤ信号によって選択されたいずれか
のレンジ内において調節する。このようにしてＶＣＯ電流制御信号は電流源１３
１ならびにＶＣＯ１３０の動的な“細密”制御を実施する。（同様に図２に関連
して説明したパワーダウン信号はＰＬＬ１００が全く使用されないケースにおい
て電流源１３１をプログラムによってターンオフするよう使用し得る。） 前述した説明から、（Ｄ信号を使用して選択される、可能ないくつかの周波数
レンジいずれかの範囲において）クロック信号の周波数はＶＣＯ電流制御信号を
変化させることによって上昇または低下させることができることが理解される。
ドライバ１３２の閉ループを通じた真または補のパスは、全体としてクロック信
号周期を８つの等時間インタバルに有効に分割する８つの点においてタップされ
る。これらの８つの点における信号は、前述した８つの等間隔で位相シフトされ
たクロック信号として出力される。
【００２６】 ＶＣＯ１３０内において差動ドライバ１３２に代えてシングルエンド型のドラ
イバを使用することもできるが、いくつかの理由のため差動ドライバの方が好適
である。それらの理由のうち１つは、差動ドライバはノイズが少ない傾向がある
ためである。差動ドライバはより小さな入力信号振幅において動作するよう形成
することがより簡単である（例えば、３Ｖの代わりに３００ｍＶ）。差動ドライ
バはさらにより簡単に高速化することができ、より効果的にジッタを防止し、ノ
イズに対する抵抗力もより高いものである。ＶＣＯ１３０に差動ドライバを使用
することが好適である別の理由は、ＶＣＯによって差動出力信号が必要とされる
からである。前述した電流制御に代えてＶＣＯ１３０の電圧制御を使用し得るこ
とは勿論であるが、現状において電流制御が好適である。
【００２７】 ＣＤＲ回路５０の別の部分１５０の実施例が図４に示されている。少なくとも
特にアナログ回路において有利であるＰＬＬ１００と異なって、図４に示された
回路１５０はデジタル回路とすることが好適である。デジタルであるとともに位
相ロックループのごとく動作するため、回路１５０は本明細書においてデジタル
位相ロックループ（“ＤＰＬＬ”）回路１５０と称することもある。
【００２８】 ＤＰＬＬ１５０は、（図１のドライバ４４からの）ＣＤＲデータ信号とマルチ
プレクサ１９０によるクロック出力信号の両方を受信する位相検出器１６０を備
えている。以下により詳細に説明するように、マルチプレクサ１９０の２つの出
力のうちのいずれか１つはＣＤＲデータ信号の立ち上がりエッジと比較すること
を目的としており、マルチプレクサ１９０の２つの出力のうちの他の１つはＣＤ
Ｒデータ信号の立ち下りエッジと比較するためのものである。位相検出器１６０
は受信した信号の位相を比較し、ＣＤＲデータ信号内のトランジション位相と共
により有効に動作するためにクロック信号をスピードアップする必要がある場合
にＵＰ出力信号パルスを形成し、ＣＤＲデータ信号内のトランジション位相と共
により有効に動作するためにクロック信号をスローダウンする必要がある場合に
はＤＯＷＮ出力信号パルスを形成する。これらのＵＰおよびＤＯＷＮ信号パルス
は位相補間ステートマシン１６２に付加される。
【００２９】 位相補間ステートマシン１６２は、ＵＰおよびＤＯＷＮ信号のそれぞれに対し
て内部状態を変更することによって応答する。しかしながら、ステートマシン１
６２は、受信した全てのＵＰまたはＤＯＷＮ信号パルスに応答して出力信号を形
成するわけではない。代わりに、ステートマシン１６２は、受信した信号内に所
定の傾向が見られた後のみにさらなるＵＰまたはＤＯＷＮ信号パルスを出力する
。言い換えると、ステートマシン１６２はデジタルローパスフィルタのように動
作し、図４の回路の残り部分が位相検出器１６０によって形成される極短時間の
位相不整合表示に過剰に速く反応することを防止する。従ってステートマシン１
６２は、図４に示された回路に所要の待ち時間をもたらす（回路１６２のデバッ
グ出力はオプショナルのものであり、必要であれば回路の性能を監視するために
使用される。）
【００３０】 ステートマシン１６２によって出力されるＵＰおよびＤＯＷＮ信号パルスは、
ＵＰ／ＤＯＷＮカウンタおよびデコーダ回路１６４によってカウントおよびデコ
ードされる。（回路１６４のデバッグ出力信号もオプショナルであり、さらに回
路性能を監視するためのものである。）回路１６４の出力のうちのいくつかはク
ロックマルチプレクサ回路１７０によって使用され、（１）ＰＬＬ１００からの
８個のクロック信号のうちＣＤＲデータ信号の立ち上がりエッジに最も適合して
動作する２つを選択し、ＰＬＬ１００からの８個のクロック信号のうちＣＤＲデ
ータ信号の立ち下がりエッジに最も適合して動作する２つを選択する。前述の説
明により、選択されたクロック信号のそれぞれは位相に関して直ぐ隣接（８個の
クロック信号の中にある８個の位相の中から）している信号を含むことが明らか
である。さらに、各ペアの信号のうちのそれぞれが別のペアの中の信号のそれぞ
れ１つに対して位相が１８０°離れていることが理解される。従って、８個の入
力クロック信号の中から、回路１７０は４個の出力クロック信号を動的に選択す
る。例えば、８個の入力クロック信号について位相順に０−７の番号を付けると
、回路１７０は一定の時間周期の間にＣＤＲデータ信号の立ち上がりエッジに最
も適合して動作するものとしてクロック信号０および１を選択し、ＣＤＲデータ
信号の立ち下がりエッジに最も適合して動作するものとしてクロック信号４およ
び５を選択する。回路１７０によって選択された４つのクロック信号は、アナロ
グ補間回路１８０ならびにデジタル補間回路１８２に付加される。デバイスの使
用者は、これら２つの補間回路のうちいずれを使用するかを選択することができ
る。
【００３１】 アナログ補間回路１８０は、回路１７０から受信した各クロック信号のペア内
の２つのクロック信号間の時間インタバルを８個の等しいサブインタバルに分割
するよう動作する。アナログ補間回路１８０はさらに回路１６４の出力信号を受
信し、これは各ペアのクロック信号に対して前記サブインタバルのうち１つを選
択するとともにこのサブインタバルと同期するシフトされたクロック信号を形成
するよう補間回路を制御する。選択されたサブインタバル（およびシフトされた
クロック信号）は、ＣＤＲデータ信号内の立ち上がりまたは立ち下がりエッジの
うち適宜の１つに最も適合して動作するものである。従って、アナログ補間回路
１８０によって形成された２つのシフトされたクロック信号は、それぞれＣＤＲ
データ信号内の立ち上がりエッジまたは立ち下がりエッジとともに動作するよう
に最適化（または殆ど最適化）されたものである。マルチプレクサ１９０はこれ
らの２つの信号を位相検出器１６０にフィードバックするようプログラムによっ
て制御する（ＦＣＥによって）ことができる。マルチプレクサ１９０の立ち上が
りエッジと共に動作する信号出力は図４の回路の復元されたクロック出力信号で
もある。位相検出器１６０は、その他の機能（前述された）に加えて、マルチプ
レクサ１９０によってフィードバックされた信号のうち１つによってクロックさ
れるレジスタにＣＤＲデータ信号を伝送し、図４のリタイムされたデータ出力信
号を形成する。このリタイムされたデータ出力信号は、本発明の装置によってさ
らに（復元されたクロック信号を使用して）処理されるデータ信号である。
【００３２】 次にデジタル補間回路１８２を参照すると、回路１７０によって出力された２
つのペアのクロック信号を受信し、回路１６４からの制御信号に基づいて各ペア
の中からより好適なタイミングを有する１つの信号を選択する。マルチプレクサ
１９０は、回路１８２によって選択された２つの信号を前述した使用目的（回路
１８０の出力信号の代わりに）のために出力するよう制御され得る。
【００３３】 図４に示されたリセット信号は、一般的に図２のリセット信号と同じ目的を有
している。従って、ＤＰＬＬ１５０をリセットすることが必要あるいは要望され
る（例えばロックの喪失状態が検出されて）場合、要素１６２，１６４，１８０
および１８２をリセットするようリセット信号が発行される。図２のリセット信
号と同様に、図４のリセット信号もＰＬＤコア８０（図１）から発信される。
【００３４】 図４に示されたパワーダウン信号は、ＤＰＬＬ１５０が使用されない際に全て
の８個の入力クロック信号をゲートオフするよう使用される。入力クロック信号
の全てをゲートオフすることによって、図４の回路は全く動作せず従って電力を
極僅かに消費するかあるいは全く消費しない。
【００３５】 前述の説明から、適宜な動作周期の後、ＤＰＬＬ１５０の出力信号が図１のド
ライバ４４によって受信されたＣＤＲデータ信号内に埋め込まれたクロック信号
と実質的に等しい位相および周波数を有することが理解される。適正な周波数は
ＰＬＬ１００によって確立され、これはさらにその周波数を有するとともにいく
つかの異なった候補位相を有するクロック信号の一群を形成する。ＤＰＬＬ１５
０は最適な候補位相（マルチプレクサ１７０の出力信号）を取り出し、その後候
補の間で適正な調節または選択を実施することによって位相選択をさらに改善す
る。ＤＰＬＬ１５０は、さらにＰＬＬ出力と入力されたＣＤＲデータ信号内に埋
め込まれたクロック情報との間に生じ得る比較的小さな相違にも留意することが
できる。言い換えると、ＤＰＬＬ１５０は、充分なＣＤＲデータ伝送を妨害する
ことなくこのような比較的小さな周波数相違が存在することを可能にする。この
能力は、図１Ａに示されているように実際のＣＤＲクロックとＲＥＦＣＬＫ信号
に対して異なったソース２２および２２′が使用される実施例の動作を補助する
ものである。
【００３６】 図５には、デシリアライザ６０（図１）の説明的な実施例がより詳細に示され
ている。この実施例において、デシリアライザ６０は、マルチステージシフトレ
ジスタ２００とマルチステージパラレルバッファレジスタ２１０とプログラマブ
ルディバイダ２２０とを備えている。例えば、レジスタ２００および２１０のそ
れぞれは２０のステージを有し、ディバイダ２２０は付加されたクロック信号を
１ないし２０の選択可能な複数の数値Ｊのいずれかによって除算する（１つまた
は複数のＦＣＥを使用して）ようプログラムすることができる。ＤＰＬＬ１５０
（図４）からのリタイムされたシリアルＣＤＲデータは、シフトレジスタ２００
のシリアルデータ入力に付加される。シフトレジスタ２００はさらにＤＰＬＬ１
５０からの復元されたクロック信号を受信する。従って、シフトレジスタ２００
は、ＥＭＢＣＬＫのレートかつＣＤＲ信号内に埋め込まれたクロック信号情報と
完全に同期してシリアルデータをいくつかのステージにシフトする。
【００３７】 各タイムディバイダ２２０はＪの数値と等しい数のクロックパルスを受信し、
ディバイダ２２０の出力信号は、バッファレジスタ２１０がクロック信号に応答
してシフトレジスタ２００の水平方向に隣接するステージの内容を記憶すること
を可能にするレベルに転換する。言い換えると、シフトレジスタ２００はデータ
をシリアルに記憶し、バッファレジスタ２１０はシフトレジスタ２００の内容を
周期的かつパラレル受信および記録する。Ｊはデシリアライザ６０によって出力
される各ワードの長さ（すなわちワードごとのビット数）である。デシリアライ
ザ６０の別の出力信号は、Ｊによって除算されたクロック信号（すなわちＣＬＫ
／Ｊ）である。
【００３８】 図５に示されているＪおよびリセット信号はＰＬＤコア８０（図１）から提供
される。前述した他のリセット信号と同様に、図５のリセット信号は回路をリセ
ットすることが必要あるいは要望される場合にディバイダ２２０をリセットする
よう使用される（例えば、ロックの喪失が検出されたことによって）。
【００３９】 図６には、シンクロナイザ７０（図１）の説明的な実施例がより詳細に示され
ている。この実施例において、シンクロナイザ７０はＲＡＭアレー２５０と書き
込みアドレスロジック２６０と読み取りアドレスロジック２７０とを備えている
。これらの要素は独立した読み取りおよび書き込みを備える先入れ先出し（“Ｆ
ＩＦＯ”）メモリとして動作する。書き込みアドレスロジック２６０は、基本的
にデシリアライザ６０（図５）によって出力されたＣＬＫ／Ｊ信号内のパルス数
を（繰り返しサイクルで）カウントするリングカウンタとすることができる。従
って、書き込みアドレスロジック２６０は、ＣＬＫ／Ｊ信号内のパルスと同期し
て繰り返しサイクルで、連続するワード記憶ロケーションをＲＡＭアレー２５０
内にアドレスする。ＥＮＷ信号が適正なレベルを有していると仮定すると、ＲＡ
Ｍアレー２５０はデシリアライザ６０からの信号内のデータを受信および蓄積す
るよう付勢される。このようにして、デシリアライザ６０から提供された連続す
るパラレルデータワードは、ＲＡＭアレー２５０内の連続するワード記憶ロケー
ションに蓄積される。前述したようにＲＡＭ２５０への書き込みはＥＮＷ信号に
よって選択的に付勢され、この信号はＰＬＤコア８０（図１）から提供すること
ができるとともに、ＲＡＭアレー２５０がＦＵＬＬ出力信号（以下に説明する）
を形成するまで付勢する。
【００４０】 読み取りアドレスロジック２７０は書き込みアドレスロジック２６０とは別の
リングカウンタとすることができる。しかしながら、読み取りアドレスロジック
２７０は、デシリアライザ６０からのクロックパルスをカウントする代わりにＰ
ＬＤコア８０（図１）によって形成されたクロックパルス（ＣＯＲＥＣＬＫ）を
カウントする。従って、読み取りアドレスロジック２６０はＥＮＲ信号によって
読み取りが付勢されている限りＲＡＭ２５０内の連続するロケーション（このロ
ケーションはＣＯＲＥＣＬＫと同期して繰り返しアドレスされる）からデータワ
ードを読み取ることを誘起する。ＥＮＷ信号と同様にＥＮＲ信号も通常ＰＬＤコ
ア８０（図１）から提供され、特にＲＡＭアレー２５０がＥＭＰＴＹ出力信号（
以下に説明する）を形成しない限り付勢を行う。ＲＡＭアレー２５０から読み取
られるデータワードはＰＬＤコア８０に付加される。
【００４１】 前述した説明から、ＲＡＭアレー２５０とこれに結合された要素が可能な２つ
のクロックレジーム（すなわちＣＤＲクロックおよびＰＬＤコアクロック）の間
でデータをバッファすることが理解される。例えば、データワードのＰＬＤコア
処理は、時々入力されたＣＤＲデータ流に遅れることがあり得る（例えば、割り
込みの最中あるいはシンクロナイザ７０に付加されたＣＯＲＥＣＬＫ信号のスロ
ーダウンに際して）。その後ＰＬＤは入力されるＣＤＲデータ流に追いつくため
にデータをより高速に処理することができる。ＲＡＭアレー２５０（または結合
された要素）は、ＰＬＤコア８０に付加されるＦＵＬＬおよびＥＭＰＴＹ信号を
形成し、ＲＡＭアレーが充満または空状態である際にこれをそれぞれＰＬＤコア
に伝達することができる。例えば、ＦＵＬＬ信号に応答してＰＬＤコア８０はシ
ンクロナイザ７０からのデータの読み取りをスピードアップするか、および／ま
たは使用者がＦＵＬＬ信号に応答してＥＮＷ信号を使用することによってＰＬＤ
コア８０にＲＡＭアレー２５０への新たな書き込みを中止させることを選択でき
る。ＥＭＰＴＹ信号に応答してＰＬＤコア８０はシンクロナイザ７０からのデー
タの読み取りをスローダウンするか、および／または使用者がＦＵＬＬ信号に応
答してＥＮＲ信号を使用することによってＰＬＤコア８０にＲＡＭアレー２５０
からの新たな読み取りを中止させることを選択できる。
【００４２】 図６に示されたリセット信号は、回路をリセットすることが必要または要望さ
れる際（例えば、ロックの喪失の検出に応答して）にＲＡＭアレー２５０の内容
を消去するために使用される。前述した他のリセット信号と同様に、図６のリセ
ット信号もＰＬＤコア８０（図１）から提供することができる。
【００４３】 図７には、本発明に係る別のＣＤＲシグナリング装置３００の説明的な実施例
が示されている。再び、主要な構成要素３１０および３２０は同一の集積回路上
に設けることができるが、これらはより典型的には分離された集積回路または回
路アセンブリの一部とされる。例えば、図１２において、要素３２０は要素５０
０／６００と結合することができ、一方要素３１０はその他のいずれかの要素１
００４，１００６，１００８および／または１０１０と結合することができる。
【００４４】 装置１０において、ＰＬＤコア８０はＣＤＲ信号のレシーバ４０と結合されて
いる。装置３００において、ＰＬＤコア８０はＣＤＲ信号のトランスミッタ３２
０に結合される。ここで再び、ＣＤＲクロック信号の周波数に関して広範なレン
ジが予想されるＣＤＲレシーバ３１０と交信し得るプログラム可能なＰＬＤベー
スのトランスミッタの提供を達成するために、装置３００はレシーバ３１０内に
基準クロック信号源２２を備えている。要素２２，２４，２６，４２および１０
０はいずれも図１および図２の同一参照符号の要素と類似のものである。従って
、基準クロック信号源２２の出力信号の周波数（ＲＥＦＣＬＫ）は所要のＣＤＲ
クロック信号周波数（ＥＭＢＣＬＫ）に対して以下の相関性を有しており： ＲＥＦＣＬＫ＊Ｗ＝ＥＭＢＣＬＫ ここでＷは０．５，１，２，４等の適宜なスケールファクタとすることができる
。この基準クロック信号は図１に関連して記述したようにトランスミッタ３２０
に伝送される。トランスミッタ３２０内のＰＬＬ１００は図２に関連して記述し
たようにこの信号を処理し、所要のＣＤＲクロック周波数に正確に等しい周波数
を有する出力信号を形成する。この信号は図２の出力と同様に８個のクロック信
号のうち１つとすることができ、これはこの信号の位相が重要ではないからであ
る。（以下により詳細に記述するように、一般的なＣＤＲ信号レシーバ３５０は
位相多様型であり、従って特定の位相を有する受信ＣＤＲ信号に束縛されること
はない。）
【００４５】 ＰＬＬ１００によって形成されるＣＤＲクロック信号（または以下に詳細に記
述するようにこの信号の数倍のもの）は、シンクロナイザ３３０ならびにシリア
ライザ３４０に付加される。シンクロナイザ３３０もＰＬＤコア８０からデータ
およびクロック信号を受信する。シンクロナイザ３３０は、受信した信号をコア
８０からのデータをＣＤＲクロック信号に同期させて出力するために使用する。
シリアライザ３４０は通常パラレルであるシンクロナイザ３３０からのデータを
通常シリアルであるＣＤＲデータに変換する。シリアライザ３４０によって出力
されたシリアルＣＤＲデータは、一般的な差動ドライバ３４２、リード３４４ａ
および３４４ｂ、ならびに一般的な差動ドライバ３４６を介してＣＤＲ信号レシ
ーバ３５０に伝送される。（要素３４２，３４４および３４６は、それぞれ図１
の要素２４，２６および４２と類似のものとである。図１の場合と同様に差動シ
グナリングはオプショナルのものである。）一般的なＣＤＲ信号レシーバ３５０
は、受信したＣＤＲ信号内に埋め込まれたクロック情報を使用して一般的な方式
によってこの信号からデータを抽出する。
【００４６】 図１に示された装置と同様に、図７の装置は広範なＣＤＲ周波数のうちいずれ
か１つにおいて動作することができる。ＣＤＲシグナリングにおいては一般的で
ないが、レシーバ３１０内の基準クロック信号源２２を使用してトランスミッタ
３２０に基準クロック信号を提供することにより、広範なＣＤＲ周波数をサポー
トするようプログラム可能な総合的なトランスミッタ装置を提供することができ
る。
【００４７】 図７Ａには図７に示された回路の代替的な実施例が示されている。図７および
図７Ａの実施例の関係は、図１および図１Ａの実施例の関係と同様である。図７
Ａは、基準クロック信号源２２′をレシーバ３１０′から分離し得ることを示し
ている。（他の点においてソース２２′はソース２２と同様である。）図１Ａの
場合と同様に、トランスミッタ３２０に近接するものとし得る分離されたソース
２２′を提供することによって、要素３１０′と３２０を互いに比較的大きく離
間して配置することができ、これはＣＤＲデータ信号のみ（ＲＥＦＣＬＫ信号は
不要）を要素３１０′と３２０の間において比較的遠距離を介して伝送する必要
があるためである。
【００４８】 図８には、シンクロナイザ３３０の代替的な実施例がより詳細に示されている
。この実施例においてシンクロナイザ３３０は、ＲＡＭアレー３６０、書き込み
アドレスロジック３７０、クロックディバイダ３８０、および読み取りアドレス
ロジック３９０を備えている。ＲＡＭアレー３６０は、ＰＬＤコア８０（図７）
から書き込みアドレスロジック３７０に付加されたＣＯＲＥＣＬＫ信号と同期し
てＰＬＤコア８０からのパラレルデータワードを受信する。書き込みアドレスロ
ジック３７０は図６の書き込みアドレスロジック２６０と同様なものとすること
ができ、繰り返しサイクルでＲＡＭアレー３６０内に連続するデータワード記憶
ロケーションをアドレスする。従ってＰＬＤコア８０によって提供された連続す
るデータワードは、同様にＰＬＤコア８０によって提供されるＥＮＷ信号によっ
て書き込みが付勢されている限り、ＣＯＲＥＣＬＫ信号に同期させながら繰り返
しサイクルでＲＡＭアレー３６０内の連続するロケーション内に記憶される。コ
ア８０は通常ＲＡＭアレー３６０がＦＵＬＬ信号を形成しない限り書き込み付勢
ＥＮＷ信号を提供する。
【００４９】 クロック信号周波数ディバイダ３８０は、ＰＬＬ１００（図７）によって出力
されたＣＤＲＣＬＫ信号をＪによって除算する。Ｊの数値はプログラム可能な装
置パラメータとすることが好適である（例えば、１つまたは複数のＦＣＥ内に記
憶される）。図５に関連して記述したように、Ｊは図８の装置がＰＬＤコア８０
（図７）から受信した各パラレルデータワード内のビット数に等しい整数である
。ディバイダ３８０の出力信号は読み取りアドレスロジック３９０に付加される
。ロジック３９０は図６の読み取りアドレスロジック２７０と同様なものとする
ことができる。従って、ロジック３９０は繰り返しサイクルでＲＡＭアレー３６
０内に連続するワード記憶ロケーションをアドレスし、同様にコア８０から提供
されたＥＮＲ信号によって読み取りが付勢されている限りディバイダ３８０から
の出力信号に同期して前記ロケーションからデータワードを読み取る。。コア８
０は通常ＲＡＭアレー３６０がＥＭＰＴＹ信号を形成しない限り読み取り付勢Ｅ
ＮＲ信号を提供する。ＲＡＭアレー３６０から読み取られたデータは、シリアラ
イザ３４０（図７）にパラレルで付加される。
【００５０】 前述の説明から、シンクロナイザ３３０（図６のシンクロナイザ７０と同様に
）が可能な２つのクロックレジームの間でデータをバッファするＦＩＦＯメモリ
のように動作することが理解される。この場合、バッファされるデータはシリア
ライザ３４０へ伝送中のＰＬＤコア８０からのデータである。既に記述したよう
に、シンクロナイザ３３０は、充満または空状態に際してＰＬＤコア８０に対し
てそれぞれＦＵＬＬまたはＥＭＰＴＹ信号を形成することができる。
【００５１】 図８に示されたリセット信号は、回路をリセットすることが必要あるいは要望
される際に（例えばロックの喪失が検出されたことに応答して）、ＲＡＭアレー
３６０の内容を消去しディバイダ３８０をリセットするために使用される。前述
した他のリセット信号と同様に、図８のリセット信号もＰＬＤコア８０（図７）
から提供することができる。
【００５２】 図９にはシリアライザ３４０の説明的な実施例がより詳細に示されている。こ
の実施例において、シリアライザ３４０はパラレルデータレジスタ４００および
シフトレジスタ４１０を備えている。図８のクロック周波数ディバイダ３８０も
再び使用される。ＲＡＭアレー３６０からのパラレルデータはレジスタ４００に
付加され、ディバイダ３８０の出力信号によってゲートされたＣＤＲＣＬＫ信号
パルスに応答してこのレジスタ内に記憶される。（図９に示されたＣＤＲＣＬＫ
信号は図８内の類似の標記のものと同等とすることができる。）レジスタ４００
に記憶されたデータは、ディバイダ３８０の出力信号がレジスタ４１０に対して
ＣＤＲＣＬＫ信号パルスの間にデータを受信するべきであることを指示している
際に、ＣＤＲＣＬＫ信号パルスに応答してシフトレジスタ４１０へパラレル伝送
される。ＣＤＲＣＬＫパルスの間、シフトレジスタ４１０はそのシリアルデータ
出力リードの方向へデータをシフトさせる。特に、シフトレジスタ４１０は、各
ＣＤＲＣＬＫパルスに応答してその内容をそのシリアルデータ出力リードの方向
に１ステージシフトさせる。従って、シリアライザ３４０は、Ｊビットの各パラ
レルデータワードをＣＤＲＣＬＫ信号に同期したシリアルＣＤＲ出力に変換する
。結果として得られるＣＤＲデータ信号は差動ドライバ３４２に付加され、図１
においてＣＤＲデータ信号がソース３０からレシーバ４０へ伝送される場合と同
様な方式でレシーバ３１０に伝送される。
【００５３】 図１０には、前述したレシーバ４０（図１）およびトランスミッタ３２０（図
７）の全ての機能ならびに以下に記述する追加的な機能を備えたＰＬＤ５００の
説明的な実施例の代表的な部分が示されている。図１０内の構成要素は既に記述
した同一の参照符号を有する要素と類似のものである。図１０において、２つ以
上使用される要素を個別に参照するために“ａ”および“ｂ”添え字が付けられ
ている。図１０において、５００番台の参照符号は以前の図には特に示されてい
ないかあるいは図１０において追加された要素対して使用しており、従って以前
の図には対応するものは存在しない。図１０において、いくつかの要素は、以前
の図に関連して説明されたＣＤＲシグナリングモードに対する代替的なシグナリ
ングモードをサポートするためのオプショナルとして変更あるいは追加されてい
る。例えば、図１または図７において提供されたクロック信号は差動信号でなけ
ればならないことはなく、代わりにシングルエンド信号とすることもできる。図
１０はこの代替方式をサポートする装置を示している。別の例として、図１０は
非ＣＤＲ低電圧差動シグナリング（“ＬＶＤＳ“）をサポートする装置を示して
いる。（非ＣＤＲ−ＬＶＤＳに関する追加的な技術背景は、例えば１９９９年６
月２５日提出のグエン氏等の米国特許出願第０９／３４０２２号を参照すべきで
ある。）
【００５４】 図面の過密化を防止するため、図１０には以前の図の全ての回路が繰り返し示
されているわけではないことは勿論である。例えば、図１０には以前のいくつか
の図に示された種々のリセットならびにパワーダウン信号は示されていない。さ
らに、図１０には以前のいくつかの図に示されたＥＮＷおよびＥＮＲ信号は示さ
れていない。しかしながら、図１０の回路においてもこれらの信号が好適に存在
するこは勿論である。
【００５５】 まず入力面について説明すると、図１０には２つの代表的な入力クロックサブ
回路が示されている（例えば、ＣＤＲシグナリングに関連して、代替的にＬＶＤ
Ｓクロック信号を受信するためのＰＬＬ１００ｂおよびこれに結合された回路の
場合に使用される基準クロック信号）。図１０にはさらに２つの代表的なデータ
入力サブ回路が示されている（例えばＣＤＲまたはＬＶＤＳ信号を受信するため
に）。これらの種々のサブ回路は互いに完全にまたは部分的に独立するか、また
は広範な組合せで統合して使用し得ることは勿論である。例えば、いくつかのサ
ブ回路をＣＤＲシグナリングのために使用し、その他のサブ回路をＬＶＤＳ用に
することができる。デバイス５００はこれらの種々のサブ回路をさらに多くまた
は全て備え得ることが理解される。
【００５６】 典型的なクロック入力サブ回路は要素４２ａ，５１０ａ，５１２および１００
ａからなる。要素５１０ａは単純なドライバであり、入力されるクロック信号（
例えばＣＤＲ基準クロック信号）が差動ではなくシングルエンドである際に差動
ドライバ４２ａに代えてプログラムによって選択することができる。プログラマ
ブルロジックコネクタ（“ＰＬＣ”）５１２は、ドライバ４２ａ／５１２ａの出
力信号およびＰＬＤコア８０内のいくつかのグローバルクロック信号コンダクタ
５２０のいずれか上のクロック信号の中からＰＬＬ１００ａに付加されるクロッ
ク信号をプログラムによって選択することを可能にする。例えばＰＬＬ１００ａ
がＬＶＤＳ伝送のためのクロック信号を形成するために使用される際にグローバ
ルクロック信号のうちの１つを選択することができる。この目的で使用する場合
、ＰＬＬ１００ａによって形成されたクロック信号はＬＶＤＳ差動ドライバ５３
０を介して出力される。伝送（ＬＶＤＳ伝送を含む）については本明細書におい
て後により詳細に説明する。ＰＬＬ１００ｂはＬＶＤＳ伝送に使用することがで
きないため、このＰＬＬ１００ｂに結合されたＰＬＣ５１２は備えていない。し
かしながら、ＰＬＬ１００ｂはＬＶＤＳ入力に付随する必要があるクロック信号
のために使用される。以前に記述したものと同様にＣＤＲシグナリングに使用す
る場合、ＰＬＬ１００ａはドライバ４２ａまたは５１０ａの出力信号を受信し、
８個の位相シフトされた候補ＣＤＲクロック信号を出力する。同様な８個の信号
グループがＰＬＬ１００ｂによって出力され得る。
【００５７】 図１０においてＰＬＬ１００は以前の図には示されていない別の出力信号を有
することができる。これは各ＰＬＬに結合されたリード５１４上の“ロックの喪
失”信号である。このロック喪失信号は結合されたＰＬＬが付加されるクロック
信号にロックされているかどうかを示すフラグである。ロック状態を示すロック
喪失信号数値は、例えばＰＦＤ１１０（図２）の出力信号が予め設定された時間
インタバルにわたって比較的低振幅であった後に形成することができる。そうで
ない場合、ロック喪失信号はロックが喪失されたことを示す数値に伴って形成さ
れる。リード５１４上の信号は、ＰＬＤコア８０のプログラマブルロジックが必
要とするいずれかの使用目的のためにこのコアに付加される。例えば、コア８０
は、その時点でロックの喪失が示されているサブ回路から受信したデータを無視
するか、および／またはこのサブ回路に対して前述したリセット信号を形成する
ようプログラムすることができる。
【００５８】 各ＤＰＬＬ１５０は結合されたＰＬＣ５４０を備えており、これによってＰＬ
Ｌ１００ａまたはＰＬＬ１００ｂによる８個の出力信号からなる２つのグループ
のうちのいずれかを選択してＤＰＬＬに付加することを可能にする。従って、各
ＤＰＬＬ１５０はＰＬＬ１００のうちのいずれかと共に使用することができる。
各ＤＰＬＬ１５０はこれに結合された差動入力ドライバ４４（例えばＣＤＲ信号
の受信用に）を備えている。各ＤＰＬＬ１５０は、付加されたＣＤＲ信号と候補
ＣＤＲクロック信号を処理して、以前の記述と同様に結合された要素６０および
２２０に付加される最終的なＣＤＲクロック信号を形成する。各ＤＰＬＬ１５０
は結合された要素６０に付加するリタイムされたＣＤＲデータ信号を形成する（
図１０においては過密化を防ぐためにＣＤＲデータ入力ドライバ４４から結合さ
れた要素６０へ直接的な接続として示されている）。（ＤＰＬＬ１５０が全ての
ＬＶＤＳシグナリングに使用されるわけではないことは勿論である。このため各
ＤＰＬＬ１５０は、ＰＬＬ１００ｂの８個の出力信号のうちの選択された１つを
このＤＰＬＬをバイパスさせてこのＤＰＬＬに結合された要素６０および２２０
に付加することを可能にするための結合されたＰＬＣ５１８を備えている。入力
されたＬＶＤＳデータは、結合されたＤＰＬＬ１５０を使用せずに、入力ドライ
バ４４から結合されたデシリアライザ６０へ直接伝送される。）
【００５９】 図１０に示されているように、各ＤＰＬＬ１５０は前述の説明にはない他の２
つの出力を有することができる。これらは各ＤＰＬＬに結合されたリード５１６
上の“ランレングス違反（ＲＬＶ）”フラグ、ならびに各ＤＰＬＬに結合された
リード５１７上の“デジタルロックの喪失”フラグである。ランレングス違反信
号は、結合されたＤＰＬＬ１５０が付加されたＣＤＲ信号のレベルの遷移（ｔｒ
ａｎｓｉｔｉｏｎ）が無いまま許可された数以上のＣＤＲクロック信号サイクル
が経過したことを検出した際にランレングス違反を示す数値を有する。この種の
ランレングス違反信号は各ＤＰＬＬ１５０内のカウンタ／コンパレータ回路によ
って形成することができる。カウンタは各ＣＤＲ信号パルスをカウントするが、
ＣＤＲ信号内の各遷移によってリセットされる。コンパレータは、カウンタ内の
カウント数値を、有効なＣＤＲ信号内の遷移間において生じることが許される許
容ＣＤＲクロック信号サイクル数あるいはパルス数を示す、予め設定された数値
（好適にはプログラムによって）と比較する。カウンタのカウント数が許容数値
を超過したことをコンパレータが示すと、ランレングス違反が生じたことを示す
ためにランレングス違反数値信号が形成される。
【００６０】 図１０ＡにはＲＬＶ信号５１６を形成するために使用することができる回路６
００の説明的な実施例が示されている。この回路内のアップカウンタ６２０は復
元されたクロック信号パルスをカウントするが（図４のソース参照）、排他的Ｏ
Ｒ（“ＸＯＲ”）ゲート６１２の出力信号が高位になる度にゼロにリセットされ
る。ＸＯＲゲート６１２はその入力を介してリタイムされたデータ信号（図４の
ソース参照）を受信し、さらに別の入力を介してレジスタ６１０の出力を受信す
る。レジスタ６１０は、リタイムされたデータ信号を記録するために復元された
クロック信号によってクロックされる。ＸＯＲゲート６１２の出力は、このゲー
トへの入力のうち１つ（両方ではなく）が高位になる度に高位なる。リタイムさ
れたデータ信号が立ち上がりエッジを有すると、ＸＯＲゲート６１２の出力信号
が高位になるが（これによってカウンタ６２０をリセットする）、レジスタ６１
０が依然として先の低レベルのリタイムされたデータ信号を出力し続けるからで
ある。その後、レジスタ６１０の出力は高位になり、リタイムされたデータ信号
が立ち下がりエッジを有していなかった場合ＸＯＲゲートの出力信号は低位にな
り、カウンタ６２０がカウントを開始することを可能にする。この状態（すなわ
ちリタイムされたデータ信号内に立ち下がりエッジが存在しない）が過度に多く
の復元されたクロック信号サイクル間にわたって持続した場合、カウンタ６２０
はリード６２２を介してこれに提供された閾値に到達する。この閾値カウントパ
ラメータはプログラム可能（例えばＦＣＥを使用して）とすることが好適である
。閾値カウント値に到達すると同時に、カウンタ６２０は、レジスタ６３０をセ
ットしこれによってレジスタ６３０の出力信号を即座にロジック１に変更する。
次のＰＬＤクロック信号（ＰＬＤコア８０（図１０）からの）に対応して、レジ
スタ６４０はレジスタ６３０の高位の出力信号を記録し、これによってランレン
グス違反が発生したことを示すＲＬＶ出力信号５１６を形成する。レジスタ６３
０は、カウンタ６２０からのセット信号が除去された後いずれかのＰＬＤクロッ
ク信号パルスに応答してロジック０を出力する状態に回帰する。充分短い時間の
うちに立ち上がりエッジが後続していない立ち下がりエッジがリタイムされたデ
ータ信号内に存在することに対して、回路６００は一般的に同様な方式で応答す
る。しかしながら、リタイムされたデータ信号内の立ち下がりおよび立ち上がり
エッジが時間的に充分接近している場合、カウンタ６２２は充分に頻繁にリセッ
トされ、従って閾値カウントには決して到達せずＲＬＶフラグ信号５１６は形成
されない。
【００６１】 ＲＬＶ検出はＰＬＤコア８０内で代替的に実行することもできるが、ここに示
されるようにＣＤＲ回路内に含める方がＰＬＤコアを他の使用目的のために保存
できるため好適である。また、ＲＬＶ検出にＰＬＤコア８０を使用する場合より
も早くＲＬＶフラグ信号を得ることができる。回路６００のようなＲＬＶ検出回
路は、高速の復元されたクロック信号の使用を可能にし、これによってＲＬＶ状
態の検出が高速化される。
【００６２】 図１０に戻って説明すると、前述したＰＬＬ１００がロック喪失信号５１４を
形成する場合と同様な状況においてＤＰＬＬ１５０によってデジタルロックの喪
失信号５１７が形成される。例えば、デジタルロック喪失信号はＤＰＬＬ１５０
が予め設定された時間周期の間比較的安定的になるまでこのＤＰＬＬ１５０によ
って形成することができる。安定性のために要求される周期はプログラム可能（
例えばＦＣＥによって）とすることが好適であり、これによって回路５００を広
範なＤＰＬＬ周波数で使用することを達成する。
【００６３】 図１０Ｂには、デジタルロック喪失（“ＤＬＯＬ”）信号５１７を形成するた
めの回路７００が示されている。この回路は、いくつかのロック喪失時間インタ
バルまたはウィンドウをプログラムによって選択する（例えばリード７０２上に
マルチプレクサ制御信号を提供するＦＣＥを介して）ことを可能にする。ａ−ｎ
の各グループの要素７１０／７１２／７２０／７２２／７３０／７４０は可能な
ＤＬＯＬ時間ウィンドウのうちの１つをそれぞれ提供する。各時間ウィンドウは
、基本的に要素グループ内のこの時間ウィンドウに相関する要素７１０および７
２０の遅延によって実行される。例えば、代表的なグループａについて説明する
と、遅延要素７１０ａは一定量の遅延時間の後にリタイムされたデータ信号（図
４のソース参照）を伝送する。遅延要素７２０ａは復元されたクロック信号（図
４のソース参照）を同じ遅延時間の後に伝送する。レジスタ７１２ａは、遅延要
素７１０ａの出力信号をデータ信号として受信し復元されたクロック信号によっ
てクロックされる。レジスタ７２２ａはデータ信号としてリタイムされたデータ
信号を受信し遅延要素７２０ａの出力信号によってクロックされる。復元された
クロック信号の中の立ち上がりエッジがリタイムされたデータインタバルのそれ
ぞれ略中央に配置されるべきである。従って適宜にタイム設定されると、レジス
タ７１２ａと７２２ａの両方がデータを捕捉し、結合されたＸＯＲゲート７３０
ａの出力信号がロジック０となり、それによってロック喪失問題が発生していな
いことを示す。他方、リタイムされたデータパルスが充分に遅く要素７１０ａの
遅延がレジスタ７１２ａによって記録されるには遅過ぎるようになると、レジス
タ７１２ａの出力信号はロジック０となり、一方レジスタ７２２ａの出力信号は
ロジック１となる。このことによってＸＯＲゲートの出力信号がロジック１にさ
れ、これはロック喪失状態を示すものである。同様に、リタイムされたデータパ
ルスが復元されたクロックの立ち上がりエッジに対して早過ぎると、要素７２０
ａの遅延はレジスタ７２２ａがデータパルスを記録することを妨害するために充
分なものとなる。このことによってレジスタ７２２ａの出力信号をロジック０に
することができ、一方レジスタ７１２ａの出力信号はロジック１となる。これに
よって再びＸＯＲゲート７３０ａの出力信号がロジック１にされロック喪失問題
を示すことができる。
【００６４】 ＸＯＲゲート７３０によって形成されるいずれのロジック１出力信号も、復元
されたクロック信号に応答して結合されたレジスタ７４０によって記録される。
マルチプレクサ７５０はリード７０２（前述された）上の信号によってプログラ
ム制御され、レジスタ７４０の信号のうち任意の１つを出力する。従ってマルチ
プレクサ７５０の出力信号は、選択されたレジスタ７４０を含む要素グループに
相関する遅延ウィンドウに基づいたエラー信号である。マルチプレクサ７５０の
いずれのロジック１出力信号も即座にレジスタ７６０をセットする。レジスタ７
６０のセッティングは、次のＰＬＤクロック信号を受信した際にＤＬＯＬカウン
タ７７０によってカウントされる。カウンタ７７０は、レジスタ７６０がセット
される限りカウントを継続する。（レジスタ７６０は、このレジスタ７６０がマ
ルチプレクサ７５０からの信号を受信していない間に生じるいずれかのＰＬＤク
ロックパルスによって有効にリセットされる。）カウンタ７７０が予め設定され
た閾値（リード７０４を介して提供され、また好適にはプログラム可能（ＦＣＥ
を使用して）である）に到達すると、カウンタ７７０はリード５１７を介してロ
ック喪失フラグ信号を出力する。図１０Ｂには示されていないが、カウンタ７７
０は必要に応じて（例えばロック喪失の検出ステップが適宜に実行された後）常
にリセットする（例えばＰＬＤコア８０からの信号によって）ことができる。
【００６５】 図１０Ｂに示された種々の異なった遅延は、いくつかのＣＤＲクロック信号周
波数レンジのいずれかにおいてロック喪失を検出するために適宜に選択すること
ができる。従って、いくつかの遅延ウィンドウのうちいずれかをプログラムによ
って選択することは、本発明の回路を広範なＣＤＲクロック周波数のうちいずれ
かと共に使用するために有用である。この機能は、ＣＤＲデータと復元されたＣ
ＤＲクロックとの間のドリフトに対してプログラムによってレベルを選択できる
異なった許容差を提供することを可能にする。ＤＬＯＬ回路の感度も、リード７
０４上のＤＬＯＬ選択信号を介してプログラム選択することができる。
【００６６】 再び図１０に戻ると、ランレングス違反信号５１６およびデジタルロック焼失
信号５１７は、考えられるロジックコア８０のプログラマブルロジックによる使
用のためこのコアに付加される。例えば、コア８０は、ランレングス違反信号５
１６がその時点でランレングス違反が発生していることを示す数値を有している
サブ回路（サブ回路群）からの入力データの使用を保留するか、および／または
このような回路（群）に対して前述したリセット信号を形成するようプログラム
することができる。デジタルロック喪失に対しても同様な動作（あるいは複数動
作）を実行することができる。
【００６７】 各ドライバ４４からのデータ信号（実際はＣＤＲモードにおいて結合されたＤ
ＰＬＬ１５０からの）はさらに結合されたデシリアライザ６０に付加される。各
デシリアライザ６０はさらに２つのクロック信号を受信し、１つは結合されたＰ
ＬＣ５１８からのものであり、もう１つは結合されたディバイダ２２０からのも
のである。各デシリアライザ６０は、入力された信号を使用して付加されたシリ
アルデータをそれぞれＪビットからなる連続するパラレルデータに変換する。デ
ータはＣＤＲ入力データまたはＬＶＤＳ等のその他の形式のデータとすることが
できる。
【００６８】 ディバイダ２２０（またドライバ３８０）の出力信号は、これらのディバイダ
の信号のいずれかがＰＬＤコア８０内におけるクロック信号として必要である場
合に、ＰＬＣ５２２を介してグローバルクロック信号コンダクタ５２０のうちの
異なったいずれかに付加される。勿論、クロック信号コンダクタ５２０上の信号
は、ローカル発振器、クロック入力ピン、またはコア８０内の出力信号ロジック
要素等のその他ソースから代替的に選択することもできる。
【００６９】 各デシリアライザ６０からのパラレルデータ出力は、以前の図に関連して記述
したものと同様に結合されたシンクロナイザ７０に付加するか、またはこのデー
タはシンクロナイザをバイパスし結合されたＰＬＣ５４０を介して直接ＰＬＤコ
ア８０に付加することができる。前者のルーティングは典型的にＣＤＲシグナリ
ングのためのものであり（必要であればＬＶＤＳにも使用できるが）、この場合
シンクロナイザ７０は結合されたディバイダ２２０およびＰＬＤコア８０の両方
からのクロック信号をＣＤＲ（またはＬＶＤＳ）クロックレジームとＰＬＤコア
クロックレジーム間の一時的インタフェースを介してデータを伝送するために使
用する。特に、ＰＬＣ５４２は、ＰＬＤコア８０内のいくつかのソースからのク
ロック信号（例えばグローバルクロック信号コンダクタ５２０のいずれか、また
はＰＬＤコア８０内のその他の好適なソースからの）を結合されたシンクロナイ
ザ７０に対して選択することを可能にする。前述したように、各シンクロナイザ
７０によるパラレルデータ信号出力は、ＰＬＤがそのような選択を行うようプロ
グラムされている場合、結合されたＰＬＣ５４０を介してＰＬＤコア８０に付加
される。既に説明したように、結合されたＰＬＣ５４０がそのようなルーティン
グを可能にするようにプログラムされている場合、結合されたデシリアライザ６
０のパラレル出力を直接ＰＬＤコア８０に付加するために各シンクロナイザ７０
をバイパスすることができる。このことは、ＰＬＤコア８０内で使用されるもの
と同一のクロックを有するＣＤＲまたはＬＶＤＳ入力に対して実行される。
【００７０】 各シンクロナイザ７０の出力信号５４４（例えば前述したＦＵＬＬおよびＥＭ
ＰＴＹ信号）も考えられるＰＬＤコア８０による使用（例えばコアのプログラマ
ブルロジックによって）のためこのコアに付加される。例えば、ＰＬＤコア８０
は、これらの信号を利用してその時点でＥＭＰＴＹ出力信号を形成しているシン
クロナイザ７０からの読み取りを一時的に停止することができる。これに代えて
または追加して、ＰＬＤコア８０は“ストップ”信号をトランスミッタ（例えば
図１の要素２０等）に送信しその時点でＦＵＬＬ出力信号を形成しているシンク
ロナイザ７０へのそれ以上のデータ送信を停止することができる。
【００７１】 ここで出力面について説明すると、図１０には２つの代表的な出力サブ回路が
示されている（例えば、ＣＤＲまたはＬＶＤＳ信号の伝送用）。これらのサブ回
路のそれぞれは、ＰＬＤコア８０からのパラレルデータを受信するシンクロナイ
ザ３３０か始まっている。他方、このデータは結合されたＰＬＣ５５０を介して
シンクロナイザ３３０をバイパスすることができる。このバイパスルーティング
はＬＶＤＳに使用することができ、一方シンクロナイザルートは以前の図に関連
して説明したようにＣＤＲに対して使用することができる。シンクロナイザ３３
０を介するルーティングと仮定すると、このシンクロナイザは結合されたＰＬＣ
５５２からのコアクロック信号も受信する。各ＰＬＣ５５２は、いずれかのグロ
ーバルクロック信号コンダクタ５２０、コア８０内のロジック要素等の可能ない
くつかのソースの中からコアクロック信号を選択することを可能にする。各シン
クロナイザ３３０は、さらに結合されたディバイダ３８０からのＣＤＲまたはＬ
ＶＤＳクロック信号（Ｊによる除算後の）を受信する。（各ディバイダ３８０は
そのＣＤＲ／ＬＶＤＳクロック信号を結合されたＰＬＣ３６０から受信し、これ
がいずれかのＰＬＬ１００の出力のうちから使用するＣＤＲ／ＬＶＤＳクロック
信号を選択することができる。（ＣＤＲの場合、一般的に適正なＰＬＬ１００の
８個の出力のいずれを使用することも可能である。ＬＶＤＳの場合、スキュー問
題を緩和するＰＬＬ１００ａの１出力を選択することが好適である。））従って
、各シンクロナイザ３３０は、以前の図に関連して説明したものと同様に、ＰＬ
Ｄコアクロックレジームと外部ＣＤＲあるいはＬＶＤＳクロックレジームとの間
でデータをインタフェースすることができる。
【００７２】 各シンクロナイザ３３０に結合されたＰＬＣ５５０は、このシンクロナイザに
よってデータを出力するか、またはこのシンクロナイザをバイパスして結合され
たシリアライザ３４０にデータを付加することを可能にする。各シンクロナイザ
３３０のその他の出力信号（例えば前述したＦＵＬＬおよびＥＭＰＴＹ信号）は
、結合されたリード５５４を介してＰＬＤコア８０に付加することができる。Ｐ
ＬＤコア８０は、これらの信号を必要とされる任意の方式で使用することができ
る（例えば、前述したシンクロナイザ７０によるＦＵＬＬおよびＥＭＰＴＹ出力
信号の使用と同様に）。
【００７３】 前述したように各シリアライザ３４０は結合されたＰＬＣ５５０のパラレル出
力信号をシリアルデータに変換するよう動作し、これは結合された出力ドライバ
３４２に付加される。このため、各シリアライザ３４０は、結合されたディバイ
ダ３８０によって導出されたファクタＪを介して互いに相関するクロック信号を
使用する。前述したように、これらの信号のソースはＰＬＬ１００の出力信号の
うちの１つである。シリアライザ３４０がＣＤＲ信号を処理している場合、この
シリアライザに付加されるクロック信号は、ドライバ４２または５１０のうち１
つを介してＰＬＤ５００に付加されたＣＤＲ基準クロック信号上で動作するＰＬ
Ｌ１００から伝送される。ＰＬＬ１００ａの場合、このＰＬＬに付加するために
ＣＤＲクロック基準信号がＰＬＣ５１２によって選択される。他方、シリアライ
ザ３４０がＬＶＤＳ信号を処理している場合、このシリアライザに付加されるク
ロック信号はＰＬＬ１００ａから伝送され、この場合これはＰＬＣ５１２によっ
て選択されたＰＬＤコア８０（例えば、いくつかのリード５２０のいずれか）か
らのクロック信号（ＬＶＤＳクロック信号と呼ばれることもある）上で動作する
。ＬＶＤＳ出力信号は特にデータとクロック信号とを別々のリード上に有するた
め、ＰＬＬ１００ａはさらにリード５２８を介してＬＶＤＳクロック信号を出力
する。この信号は、ＰＬＣ３６０に付加されるＰＬＬ１００ａの出力リード上の
信号に対して適宜な位相相関性を有する。周波数ディバイダ５２９によって可能
な周波数の調節が行われた後、リード５２８上のＬＶＤＳクロック信号は差動ド
ライバ５２０に付加され、これは付加されたクロック信号をＬＶＤＳ基準に従っ
てＰＬＤ５００から出力するための２つの差動信号に変換する。従ってＰＬＤ５
００はドライバ３４２のいずれか１つまたは複数を介してＬＶＤＳデータ信号を
出力し得るとともに、ドライバ５３０を介して同期ＬＶＤＳクロック信号を出力
することができる。
【００７４】 ユーザによっては相関するＬＶＤＳデータ出力信号の形成に関わる要素１００
ａ，３３０および３４０によって使用される周波数とは異なった周波数有するＬ
ＶＤＳクロック出力信号を要望するため、周波数ディバイダ５２９が設けられて
いる。例えば、ＬＶＤＳデータはＰＬＤコア８０によって４２ＭＨｚおよび２０
ビットで提供することができる。この種のデータを処理するために、ＰＬＬ１０
０ａは８４０ＭＨｚでクロック信号を出力する必要がある（すなわちＰＬＬ１０
０ａのＲＥＦＣＬＫが４２ＭＨｚであり、このＰＬＬ内のＷが２０である）。結
合されたＬＶＤＳデータサブ回路内のＪも２０となる。しかしながら、ユーザは
ドライバ５３０から（８４０ＭＨｚではなく）４２０ＭＨｚのＬＶＤＳクロック
信号を望むこともある。そのため、リード５２８上の８４０ＭＨｚの出力信号を
Ｂ（前記の例においてはＢ＝２）で分割するために周波数ディバイダ５２９が設
けられており、その結果ドライバ５２０は４２０ＭＨｚのＬＶＤＳクロック信号
を受信ならびに出力する。ディバイダ５２９はＢに関してプログラム可能である
ことが好適であり（例えば１つまたは複数のＦＣＥを使用して）、Ｂはその他の
複数の数値とすることができる。ＢはＰＬＤコア８０によって周波数ディバイダ
５２９に提供することができる。
【００７５】 前述の説明から、ＰＬＤ５００はその入力および出力サブ回路を多様な方式で
使用できることが理解される。例えば、広範なＣＤＲおよび／またはＬＶＤＳ入
力および／または出力の組合せを同時に行うことができる。２つのＣＤＲサブ回
路を使用する場合、これらのサブ回路は同一または異なったクロック周波数を有
することができる。同様に２つのサブ回路を使用する場合、両方が入力し両方が
出力するか、または１つが入力、他方が出力を行うことができる。図１０に示さ
れたより多数のデータ回路を反復して追加することができ、その結果各クロック
サブ回路は任意の数のデータサブ回路と組合わせて使用することができる。ＬＶ
ＤＳまたはデシリアライザ６０および／またはシリアライザ３４０の使用を必要
としないその他のシグナリングモードをサポートまたは実行するために、データ
信号がこれらの要素をバイパスすることを可能にする別のルーティングを設ける
ことができる。結果として、広範なＣＤＲシグナリングプロトコルのいずれかを
サポートするように回路がプログラム可能であるため、広範な非ＣＤＲ−ＬＶＤ
Ｓまたはその他のプロトコルに関しても同様に柔軟であることが理解される。
【００７６】 必要であれば図１０に示された形式の回路を図１０Ｃに示されているように追
加的な回路で拡大することができる。各データ信号レシーバサブ回路は、入力ド
ライバ４４と残りのレシーバ回路６０／ＥＴＣの間に直列接続されたＰＬＣ５６
０を備えることができる。（ここでは便宜上プログラマブルロジックコネクタあ
るいはＰＬＣ５６０と呼称されるが、要素５６０は時にはＰＬＤコア８０によっ
て動的に制御することもできる。しかしながら、便宜上ＰＬＣという用語を継続
して使用する。ＰＬＣ５７０についても同様なことが有効であり、また本明細書
中に記載されているその他のＰＬＣについても同様である。）ＰＬＣ５６０への
別の入力は、結合された出力データサブ回路内のトランスミッタ回路３４０／Ｅ
ＴＣの出力である。ＰＬＣ５６０は、その入力うちのいずれかをレシーバ回路６
０／ＥＴＣに付加するために選択することができる。ＰＬＣ５６０は、この選択
を行うようＰＬＣ５６２の出力信号によって制御される。ＰＬＣ５６２は、固定
されたロジック０信号またはＰＬＤコア８０の出力信号をＰＬＣ５６０の制御入
力端子に付加するようＦＣＥ５６４によってプログラム制御される。固定された
ロジック０を付加する場合、ＰＬＣ５６０は常にドライバ回路４４の出力信号を
回路６０／ＥＴＣに付加する。ＰＬＤコア８０の出力信号を付加する場合、この
信号はロジック０またはロジック１のいずれかとすることができ、信号レベルは
装置の動作中の異なった時点ごとに異なったものとなる。信号がロジック０であ
る場合、ＰＬＣ５６０はドライバ４４を回路６０／ＥＴＣに接続する。信号がロ
ジック１である場合、ＰＬＣ５６はトランスミッタ回路３４０／ＥＴＣの出力を
回路６０／ＥＴＣに接続する。
【００７７】 要素５７０，５７２および５７４は、図１０Ｃに示された出力サブ回路に関し
て同様に動作する。従ってＰＬＣ５７０は、トランスミッタ回路３４０／ＥＴＣ
の出力または入力ドライバ４４の出力のうちのいずれか一方をドライバ３４２に
付加することができる。ＰＬＣ５７０はこの選択を行うようＰＬＣ５７２によっ
て制御される。ＰＬＣ５７２の出力は、ＦＣＥ５７４のプログラム状態に従って
、固定されたロジック０またはＰＬＤコア８０の出力信号のいずれかとすること
ができる。ＰＬＣ５７２の出力がロジック０（固定されたものまたはＰＬＤコア
８０からのもの）である場合、ＰＬＣ５７０は回路３４０／ＥＴＣをドライバ３
４２に接続する。他方、ＰＬＣ５７２の出力がロジック１（ＰＬＤコア８０から
の）である場合、ＰＬＣ５７０は入力ドライバ４４の出力をドライバ３４２に接
続する。
【００７８】 前述の説明から、要素５６０／５７０およびこれに結合された回路は種々の異
なったテストループを提供するために使用し得ることが理解される。例えば、要
素５６０は、トランスミッタ回路３４０／ＥＴＣの出力信号をレシーバ回路６０
／ＥＴＣへ戻すようにルーティングするよう制御することができる。このルーテ
ィングは、ＰＬＣコア８０が回路３４０／ＥＴＣを介してテストデータを伝送し
、回路６０／ＥＴＣを介して返送されたデータを受信することを可能にするため
使用し得る。ＰＬＤコア８０にテストデータが正確に返送された場合、コア８０
は回路３４０／ＥＴＣおよび回路６０／ＥＴＣが適正に動作していることを検知
する。別の例として、要素５７０はドライバ４４を介して受信したテストデータ
をドライバ３４２を介して返送するルーティングを行うよう制御することができ
る。これは、ドライバ４４と３４２の適正な動作を検査するための便利な方式で
ある。勿論、ドライバ４４を介し要素５６０，６０／ＥＴＣ，８０，３４０／Ｅ
ＴＣおよび５７０によって受信したテストデータをドライバ３４２によって返送
する、別のテストモードも可能である。通常の（すなわち非テストモード）ルー
ティングは、ＰＬＣ５６０がドライバ４４を回路６０／ＥＴＣに接続し、ＰＬＣ
５７０が回路３４０／ＥＴＣをドライバ３４２に接続するものである。
【００７９】 本明細書に記載されている種々の状態監視信号（例えばロック喪失およびラン
レングス違反信号等）、ならびにユーザがＰＬＤコア８０内にプログラムするこ
とができる種々の動作チェック、さらに種々のリセット信号をＰＬＤコア８０が
使用して、多様な状況下において回路５００の多様な部分を自動リセットするこ
とができる。このような考えられるリセット手段の例として、“グローバルリセ
ット”および“チャネルリセット”と呼ばれるものが挙げられる。グローバルリ
セットは、全てのＰＬＬ１００、全てのＤＰＬＬ１５０、全てのカウンタ（ＰＬ
Ｌ、ＤＰＬＬ、シリアライザ、デシリアライザ内のカウンタ／ディバイダ／マル
チプライア）、ならびに全てのＦＩＦＯ（すなわちＲＡＭアレー２５０および３
６０）をリセットする。チャネルリセットは、ペアのレシーバ内と、互いに結合
されたあるいはリセットされるチャネルを形成するために組合されたトランスミ
ッタサブ回路内のＦＩＦＯをリセットする。チャネルリセットは、さらにリセッ
トされるチャネル内のＤＰＬＬをリセットする。ＰＬＬ、ＤＰＬＬ、シリアライ
ザ、デシリアライザ、またはシンクロナイザＦＩＦＯ等の各要素内のリセットさ
れる構成部分は、前述した各図内のリセット信号の受信部によってより明らかに
されている。
【００８０】 前述したように、多様なタイプのリセットが実施される状況はＰＬＤコア８０
内にプログラムすることができる。例えば、グローバルリセットはＰＬＬによっ
てロック喪失信号が出力された際に実行することができる。別の例として、チャ
ネルリセットは、以下のいずれかの状況が検出された際に実行することができ：
それらは（１）ランレングス違反、（２）デジタル（すなわちＤＰＬＬ）ロック
喪失、（３）ユーザによって定義されたエラーまたは異常状態（例えば、ＰＬＤ
コア８０内におけるユーザのロジックがデータ伝送エラーを検出する）である。
前述したように、ランレングス違反、ロック喪失、デジタルロック喪失の検出に
使用されるパラメータは、勿論プログラム可能（例えばＰＬＤコア８０のプログ
ラミングによって）とすることが好適である。
【００８１】 図１０においては単一の集積回路上に全てが示されているが、実施例によって
は構成要素および／または機能のうちのいくつかを（完全にまたは部分的に）第
２の集積回路上に設けることが好適である。例えば、図１１Ａには、全ての高周
波ＰＬＬ（図１０のＰＬＬ１００等）および全てのＤＰＬＬ（図１０のＤＰＬＬ
１５０等）がマルチチップモジュール８００内の１つのチップ（集積回路）８１
０上に設けられている説明的な実施例が示されている。図１０内のその他の主要
な機能要素（例えば、デシリアライザ６０、シリアライザ３４０、シンクロナイ
ザ７０および３３０、ならびにＰＬＤコア８０）は、マルチチップモジュール内
の第２のチップ（集積回路）８２０上に設けられている。チップ８１０および８
２０は互いに独立しているがマルチチップモジュール８００内において近接して
組合わせることが好適である。例えば、チップ８１０と８２０の間において全て
または殆どの信号ついて差動シグナリングを使用することができる。目的によっ
ては（例えば、ＣＤＲまたは特定の高周波非ＣＤＲシグナリング等）、チップ８
２０はシップ８１０を介して外部の回路と交信することができる。その他の目的
において、チップ８２０は外部の回路と直接交信することもできる。高周波ＰＬ
ＬおよびＤＰＬＬをＰＬＤコア８０等のその他の回路から分離することによって
、このその他の回路との間の高周波干渉を低減することが可能になる。図１１Ａ
にはチップ８１０および８２０内の種々の要素がどのように相互接続されるかは
示されていないが、この相互接続は基本的に図１０に示されたものと同様である
ことが理解される。
【００８２】 図１１Ｂには、本発明に係るマルチチップモジュール８００′の別の説明的な
実施例が示されている。図１１Ｂにおいて、マルチチップモジュールの１つのチ
ップ８３０は、図１１（チップ８１０）に示された全ての高周波ＰＬＬ１００お
よびＤＰＬＬ１５０′を含んでいる。加えてこの回路チップ８３０は、ＰＬＬ１
００の出力信号を２で分割してその結果をチップ８４０に付加する回路８０２を
含んでいる。チップ８３０は、さらにデシリアライザ６０′、シンクロナイザ７
０′、シンクロナイザ３３０′、シリアライザ３４０′を含んでいる。チップ８
３０は、高周波外部（例えばＣＤＲ）クロックレジームと低周波ＰＬＤコアクロ
ックレジームとの間において信号をトランスレートするために必要な動作の一部
を実行する設定されている。チップ８３０は、特にこの機能のうちの高周波部分
を実行する。チップ８４０は、この機能のうちの低周波部分を実行する。従って
、チップ８４０は、ＰＬＤコア８０、ならびにそれぞれ要素６０′、７０′、３
３０′および３４０′に類似であるがより低い周波数で動作する追加的な要素６
０″、７０″、３３０″および３４０″を備えている。図示された実施例におい
て、チップ８３０は、信号によって示される情報に相関する最高（外部）周波数
とこの最高周波数の半分の周波数の間で信号をトランスレートするために必要な
全ての操作を実行する。チップ８４０は、最高周波数の半分の周波数とＰＬＤコ
アクロック周波数の間において信号をトランスレートする操作を実行する。前記
のことは、信号送信ならびに信号受信の両方に対して好適である。この方式によ
り、チップ８４０は、最高または外部クロック信号周波数の半分よりも高い周波
数有する信号を受信または処理する必要がなくなる。例えば、システムが１．２
５ＧＨｚのクロック信号周波数を扱っている場合、チップ８３０はこの周波数を
６２５ＭＨｚにステップダウンしてチップ８４０に付加するために必要な全ての
ことを実行する。チップ８４０は６２５ＭＨｚよりも高い周波数を有するデータ
またはクロック信号を取り扱うことはない。これは、高周波ＰＬＬおよびＤＰＬ
Ｌをオンボードに備えていないがチップ８２０が最高周波数のクロック信号（例
えばチップ８１０からの）を処理する必要がある図１１Ａの実施例とは対照的で
ある。
【００８３】 図１１Ｂの実施例の考えられる制限は、全周波数変換を要素８０２に相関する
除数の倍数としなければならないことである。（この除数は２に限定されるもの
ではなく、３または４等の数字とすることができる。）例えば、除数が２である
場合、奇数ワード長（例えば３，５，７等のワード長）を簡便に非直列化または
直列化することができない。図１１Ａの場合のように、チップ８３０と８４０の
間を伝送される殆どまたは少なくとも多くの信号に対して差動シグナリングを使
用することが好適である。
【００８４】 図１１Ｂの実施例について考えてみると、チップ８３０と８４０の間のデータ
交信のデータ速度がチップ８３０から外部回路への接続に関連した最高周波数デ
ータ速度よりも低いため、チップ８３０の１つの外部データ接続のためにチップ
８３０と８４０の間のより多数のデータ接続が必要となる。例えば、図１１Ｂの
回路８０２に相関する除数が２である場合、チップ８３０から外部回路への各デ
ータ接続のためにチップ８３０と８４０の間に２つのデータ接続が必要となる。
このことは以下に記す図１３Ａおよび図１３Ｂの説明によってより明らかにされ
る。これらの図の両方が図１１Ｂの回路８０２に相関する除数が２であると仮定
したものであるが、図１３Ａおよび図１３Ｂの回路がその他の除数値のためにど
のように変更し得るかが明らかとなっている。
【００８５】 図１３Ａにはチップ８３０および８４０内のレシーバ回路がより詳細に示され
ている。デシリアライザ６０′は、クロック速度ＣＬＫを有するシリアル入力デ
ータをそれぞれＣＬＫ／２のクロック速度を有するとともに元のシリアルデータ
入力信号情報のそれぞれ半分を含んだ２つのパラレルデータ出力信号に変換する
点を除いて、図５のデシリアライザ６０に極めて類似している。（勿論、これら
２つのデータ信号はなおシリアルデータ信号である。）これら２つのデータ出力
信号のそれぞれは、チップ８３０のその他の回路（例えばシンクロナイザ７０′
（図１１Ｂ）および出力ドライバ（図１０の出力ドライバ３４２に類似）を分離
して伝送することができ、その後チップ８４０に付加される。この信号経路内に
おいて、シンクロナイザ７０′は、データ出力信号をリタイムしてディバイダ８
０２のＣＬＫ／２出力信号とより良好に同期させるために使用することができ、
前記の出力信号はさらに出力ドライバ（図１０の出力ドライバ５３０に類似）等
のその他の回路を介してチップ８３０の外部へ伝送されチップ８４０に付加され
る。（デシリアライザ６０′はチップ８３０上のＤＰＬＬ１５０からの復元され
たＣＬＫ信号と共に動作するがディバイダ８０２はチップ８３０上のＰＬＬ１０
０の出力信号と共に動作するため、このリタイミングが必要または有用なものと
なる。これら２つの信号は同じ周波数を有するが、異なった位相を有することが
あり得る。）
【００８６】 図１３Ａのチップ８４０上において、各入力データは最初に入力ドライバ等（
図１０の入力ドライバ４４に類似）のさらにその他の回路を介して伝送すること
ができ、その後デシリアライザ６０ａ″および６０ｂ″のうち適宜な１つにそれ
ぞれ付加される。（デシリアライザ６０ａ″および６０ｂ″は単一のディバイダ
回路２２０″を共有しているように示されているが、必要であれば別々のディバ
イダ回路を代わりに使用することができる。）デシリアライザ６０″のそれぞれ
は、（既に明らかなように）各デシリアライザ６０″が元の入力シリアルデータ
の半分のみを処理する点を除いて、再び図５のデシリアライザ６０に類似してい
る。加えて、結合されたディバイダ回路２２０″は、Ｊ／２（Ｊではなく）によ
って受け取ったＣＬＫ／２信号を分割するためにのみ必要とされる。両方のデシ
リアライザ６０ａ″および６０ｂ″のパラレル出力信号は、合わせて元のシリア
ルデータ入力信号の全パラレルデータ出力バージョンである。このパラレル出力
信号は（例えば図１０に関連して）前述したようにさらに処理される。例えば、
チップ８４０上のシンクロナイザ７０″は、パラレルデータ信号をＰＬＤコア８
０に相関するクロックレジームにリタイムするために使用することができる。
【００８７】 図１３Ｂには、チップ８３０および８４０上のデータトランスミッタ回路がよ
り詳細に示されている。シリアライザ３４０ａ″および３４０ｂ″はそれぞれ図
９のシリアライザ３４０に類似している。シリアライザ３４０ａ″および３４０
ｂ″はディバイダ回路３８０″を共有しているように示されているが、必要であ
れば各シリアライザがそれぞれ独自のディバイダを備えることもできる。各シリ
アライザ３４０ａ″および３４０ｂ″は、全パラレル入力データの半分を２つの
シリアル出力信号の一方にそれぞれ変換する。これらの信号は、チップ８４０か
ら送出され（例えば図１０の出力ドライバ３４２に類似する出力ドライバを介し
て）チップ８３０に付加される。チップ８３０上の入力ドライバ（例えば図１０
の４４に類似）およびその他の回路がこれらの信号を受信し、シリアライザ３４
０′の入力側にパラレル付加するために処理する。（シンクロナイザ３３０′は
、チップ８４０上のシリアライザ３４０ａ″および３４０ｂ″によって使用され
るＰＬＬに基づいたクロックレジームからのデータ信号をチップ８３０上のシリ
アライザ３４０′によって使用されるＤＰＬＬに基づいたクロックレジームにリ
タイムするために使用することができる。）シリアライザ３４０′は再び図９の
シリアライザ３４０に類似しており、パラレルに受信した２つのデータ信号をシ
リアルデータ出力信号に変換する。
【００８８】 このように、図１３Ａおよび図１３Ｂは図１１Ｂ内のチップ８３０および８４
０内のいくつかの要素がどのように相互接続され得るかを示している。図１１Ｂ
の要素のその他相互接続は一般的に図１０に示されたものと同様にすることがで
きる。
【００８９】 図１１Ｃには、本発明に係るマルチチップモジュール８００″のさらに別の説
明的な実施例が示されている。この実施例において、チップ８６０は、図１０の
デバイス５００と同一かあるいは実質的に同一のものとすることができる。しか
しながら、システムよって受信されたＣＤＲ信号をチップ８６０に伝送する前に
“クリーンアップ”し、および／またはチップ８６０によって形成されたＣＤＲ
信号を外部回路に伝送する前に同様に“クリーンアップ”するためのインタフェ
ースチップ８６０が追加されている。従ってチップ８５０は外部回路からＣＤＲ
信号を受信することができる。チップ８５０はＰＬＬ１００′およびＤＰＬＬ１
５０′を使用してこれらの信号からクロックを復元する。チップ８５０はシンク
ロナイザ７０′（これらの信号をバッファおよび／またはリタイムするために）
を介してＣＤＲ信号を伝送し、また結合されたＣＬＫＲＥＦ信号を出力すること
もできる。これらのチップ８５０の出力ＣＤＲ信号は、このチップ８５０が受信
したものよりも一般的に良好な信号品質を有しているが、その他の点に関しては
入力および出力ＣＤＲ信号は同等なものとなる。チップ８６０はこのチップ８５
０の出力信号を受信し、これらはより高い信号品質を有しているため元の信号よ
りも信頼性の高い処理を行うことができる。チップ８５０上において非直列化は
必要とされず、チップ８６０上においてのみ実行することができる。チップ８５
０による外向き信号処理も同様であり、チップ８６０からの入力ＣＤＲ信号とチ
ップ８５０から外部回路への出力信号との間においてバッファおよび／またはリ
タイムを行うためにシンクロナイザ３３０′を使用することを含んでいる。図１
１Ａおよび図１１Ｂの場合と同様に、チップ８５０と８６０の間で伝送される多
くの信号（全てではない）について差動シグナリングを使用することが好適であ
る。また、前述の説明により、チップ８５０と８６０の間において、モジュール
８００″によってＣＤＲ信号として受信されたものかあるいはモジュール８００
″によってＣＤＲ信号として出力されるもののいずれか信号に対してＣＤＲシグ
ナリングが使用されることが少なくとも示唆されている。図１１Ａおよび図１１
Ｂの場合と同様に、図１１Ｃに示された種々の要素の間の相互接続は一般的に図
１０に示されているものと同様である。
【００９０】 以下の記述においては、既に説明した種々のマルチチップモジュール８００，
８００′および８００″の全てが参照符号８００をもって総称される。
【００９１】 図１２には、データ処理システム１００２内に設けられた本発明に係るＰＬＤ
５００またはマルチチップモジュール８００が示されている。データ処理システ
ム１００２は以下の構成要素のうち１つまたは複数を備えており：それらはプロ
セッサ１００４；メモリ１００６；Ｉ／Ｏ回路１００８；および周辺デバイス１
０１０である。これらの構成要素はシステムバスまたはその他の相互接続要素１
０２０を介して互いに結合され、エンドユーザシステム１０４０内に内蔵された
回路基板１０３０上に装備されている。要素５００／８００およびその他の要素
の間のいずれの相互接続も前述したＣＤＲまたはＬＶＤＳシグナリングを使用し
て形成することができる。
【００９２】 システム１００２は、コンピュータネットワーキング、データネットワーキン
グ、ビデオ処理、デジタル信号処理、またはプログラマブルあるいはリプログラ
マブルロジックデバイスの利点を活用することが望まれる、広範な適用形態で使
用することができる。ＰＬＤ／モジュール５００／８００は多様なロジック機能
を広範囲に実行するために使用することができる。例えば、ＰＬＤ／モジュール
５００／８００はプロセッサ１００４と組合されて動作するプロセッサまたはコ
ントローラとして構成することができる。ＰＬＤ／モジュール５００／８００は
、さらにシステム１００２内の共有リソースへのアクセスを仲介するアービタと
して構成することもできる。さらに別の例として、ＰＬＤ／モジュール５００／
８００は、プロセッサ１００４とシステム１００２内の他の構成要素との間のイ
ンタフェースとして構成することもできる。システム１００２は１つの例であり
、本発明の視点ならびに精神は請求の範囲によってのみ定義されることは勿論で
ある。
【００９３】 本発明の特徴を有するＰＬＤ５００またはマルチチップモジュール８００、な
らびにこれらのデバイスの種々の構成要素（例えば、先述したＰＬＣおよびこの
ＰＬＣを制御するプログラム可能な機能制御要素（“ＦＣＥ”）を実施するため
に多様な技術を使用することができる。例えば、各ＰＬＣは、いくつかの入力を
１つの出力に接続するためのスイッチまたはスイッチ群等の比較的単純なプログ
ラマブルコネクタとすることができる。他方、各ＰＬＣは、接続を行うだけでな
くロジック（例えば、複数の入力のロジック結合）を実行することができるより
複雑な要素とすることもできる。後者において、各ＰＬＣはＡＮＤ、ＮＡＮＤ、
ＯＲ、またはＮＯＲ等の機能を実施するｐ項ロジックとすることができる。ＰＬ
Ｃを構成するために適した要素の例としては、ＥＰＲＯＭ、ＥＥＰＲＯＭ、パス
トランジスタ、伝達ゲート、アンチヒューズ、レーザヒューズ、メタルオプショ
ナルリンク等が挙げられる。ＰＬＣおよびその他の回路要素は、多様なプログラ
マブル機能制御要素（“ＦＣＥ”）によって制御することができる。（特定に実
施形態（例えばヒューズおよびメタルオプショナルリンク）については独立した
ＦＣＥデバイスは必要でない。）ＦＣＥもいくつかの異なった方式で実施するこ
とができる。例えば、ＦＣＥは、ＳＲＡＭ、ＤＲＡＭ、先入れ先出し（“ＦＩＦ
Ｏ”）メモリＥＰＲＯＭ、ＥＥＰＲＯＭ、機能制御レジスタ（例えば、ウォール
ストロームの米国特許第３４７３１６０号に記載）、強誘電メモリ、ヒューズ、
アンチヒューズ等から構成することができる。前述の多様な例から、本発明は一
回のみプログラム可能なデバイスおよびリプログラム可能なデバイスの両方に適
用可能であることが理解される。
【００９４】 以上の記述は単に本発明の原理を説明したものであり、当業者においては本発
明の視点および精神を逸脱することなく種々の設計変更をなし得ることは勿論で
ある。構成要素５００／６００上の種々のリソースの数は、図示ならびに記述さ
れた実施例とは異なった数とすることができる。
【図面の簡単な説明】
【図１】 本発明に係るＣＤＲシグナリング装置の説明的な実施例を示す簡略化された概
略ブロック線図である。
【図１Ａ】 本発明に係るＣＤＲシグナリング装置の別の実施例を示す簡略化された概略ブ
ロック線図である。
【図２】 図１の本発明に係る装置の説明的な実施例の一部をより詳細に示したものであ
るがなお簡略化された概略ブロック線図である。
【図３】 図２の本発明に係る装置の説明的な実施例の一部をより詳細に示したものであ
るがなお簡略化された概略ブロック線図である。
【図４】 図１の本発明に係る装置の説明的な実施例の別の一部をより詳細に示したもの
であるがなお簡略化された概略ブロック線図である。
【図５】 図１の本発明に係る装置の説明的な実施例のさらに別の一部をより詳細に示し
たものであるがなお簡略化された概略ブロック線図である。
【図６】 図１の本発明に係る装置の説明的な実施例のさらに別の一部をより詳細に示し
たものであるがなお簡略化された概略ブロック線図である。
【図７】 本発明に係るＣＤＲシグナリング装置の別の実施例を示す簡略化された概略ブ
ロック線図である。
【図７Ａ】 本発明に係るＣＤＲシグナリング装置のさらに別の実施例を示す簡略化された
概略ブロック線図である。
【図８】 図７の本発明に係る装置の説明的な実施例の一部をより詳細に示したものであ
るがなお簡略化された概略ブロック線図である。
【図９】 図７の本発明に係る装置の説明的な実施例の別の一部をより詳細に示したもの
であるがなお簡略化された概略ブロック線図である。
【図１０】 本発明の以上の図面に示された特徴ならびにその他特徴を組合わせたプログラ
マブルロジックデバイスの説明的な実施例の代表的な部分を示す簡略化された概
略ブロック線図である。
【図１０Ａ】 本発明に係る図１０の回路内に含まれることができる回路の説明的な実施例を
示す簡略化された概略ブロック線図である。
【図１０Ｂ】 本発明に係る図１０の回路内に含まれることができる別の回路の説明的な実施
例を示す簡略化された概略ブロック線図である。
【図１０Ｃ】 本発明に係る図１０の回路の代表的な部分の可能な変更の説明的な実施例を示
す簡略化された概略ブロック線図である。
【図１１Ａ】 本発明に係る図１０に示される形式の回路の代替的な実施例を示す簡略化され
た概略ブロック線図である。
【図１１Ｂ】 本発明に係る図１０に示される形式の回路の別の代替的な実施例を示す簡略化
された概略ブロック線図である。
【図１１Ｃ】 本発明に係る図１０に示される形式の回路のさらに別の代替的な実施例を示す
簡略化された概略ブロック線図である。
【図１２】 本発明に係る回路を使用するシステムの説明的な実施例を示す簡略化された概
略ブロック線図である。
【図１３Ａ】 図１１Ｂの回路の代表的な部分の説明的な実施例をより詳細に示す簡略化され
た概略ブロック線図である。
【図１３Ｂ】 図１１Ｂの回路の別の代表的な部分の説明的な実施例をより詳細に示す簡略化
された概略ブロック線図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ， ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，Ｇ Ｍ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ， ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ， ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｂ Ｚ，ＣＡ，ＣＨ，ＣＮ，ＣＯ，ＣＲ，ＣＵ，ＣＺ，ＤＥ ，ＤＫ，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ， ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，Ｉ Ｓ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ， ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，Ｐ Ｔ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ， ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者 ルイ，ヘンリー アメリカ合衆国、カリフォルニア 95134、 サン ホセ、イノベーション ドライブ 101、ケアオブ アルテラ コーポレーシ ョン (72)発明者 バトラー，ポール アメリカ合衆国、カリフォルニア 95134、 サン ホセ、イノベーション ドライブ 101、ケアオブ アルテラ コーポレーシ ョン (72)発明者 ターナー，ジョン アメリカ合衆国、カリフォルニア 95134、 サン ホセ、イノベーション ドライブ 101、ケアオブ アルテラ コーポレーシ ョン (72)発明者 パテル，ラケシュ アメリカ合衆国、カリフォルニア 95134、 サン ホセ、イノベーション ドライブ 101、ケアオブ アルテラ コーポレーシ ョン (72)発明者 リー，チョン アメリカ合衆国、カリフォルニア 95134、 サン ホセ、イノベーション ドライブ 101、ケアオブ アルテラ コーポレーシ ョン Ｆターム(参考） 5K047 AA15 GG03 LL05 MM46

Claims (101)

    【特許請求の範囲】
  1. 【請求項１】 ＰＬＤ回路と； ＣＤＲ信号を受信するよう構成された第１の入力回路と； 基準クロック信号を受信するよう構成された第２の入力回路と； 少なくとも部分的に前記ＰＬＤ回路によって制御されＣＤＲ信号からデータ情
    報を復元するために基準クロック信号を使用するよう構成された処理回路、 とからなるＣＤＲ信号の受信および処理装置。
  2. 【請求項２】 ＰＬＤ回路、第１および第２の入力回路、ならびに処理回路
    が全て単一の集積回路デバイス内に内蔵されている請求項１記載の装置。
  3. 【請求項３】 第１の入力回路が位相同期ループ回路からなる請求項１記載
    の装置。
  4. 【請求項４】 位相同期ループは動作パラメータに関連してプログラム可能
    である請求項３記載の装置。
  5. 【請求項５】 位相同期ループはプログラム可能なパワーダウン信号に応答
    してパワーダウンするよう構成される請求項３記載の装置。
  6. 【請求項６】 第２の入力回路が位相同期ループ回路からなる請求項１記載
    の装置。
  7. 【請求項７】 位相同期ループは動作パラメータに関連してプログラム可能
    である請求項６記載の装置。
  8. 【請求項８】 位相同期ループはプログラム可能なパワーダウン信号に応答
    してパワーダウンするよう構成される請求項６記載の装置。
  9. 【請求項９】 第１の入力回路が： 位相同期ループ回路の出力信号を受信してＣＤＲ信号と同期する復元されたク
    ロック信号を形成するよう構成されたさらに別の位相同期ループ回路を備える、 請求項６記載の装置。
  10. 【請求項１０】 さらに別の位相同期回路はさらに位相ロックループ回路の
    出力信号の位相を調整して復元されたクロック信号を形成するよう構成された請
    求項９記載の装置。
  11. 【請求項１１】 処理回路は： データ情報をシリアルからパラレル形式に変換するよう構成されたデシリアラ
    イザ回路を備える請求項１記載の装置。
  12. 【請求項１２】 デシリアライザ回路は動作パラメータに関連してプログラ
    ム可能である請求項１１記載の装置。
  13. 【請求項１３】 デシリアライザ回路はさらにＰＬＤ回路によって選択的に
    形成されるリセット信号に応答してリセットするよう構成された請求項１１記載
    の装置。
  14. 【請求項１４】 処理回路は： 基準クロック信号に関連付けられたクロックレジームとこれとは異なったクロ
    ックレジームとの間においてデータ情報をバッファするよう構成されたバッファ
    回路を備える請求項１記載の装置。
  15. 【請求項１５】 バッファ回路はさらにＰＬＤ回路によって選択的に形成さ
    れるリセット信号に応答してリセットするよう構成された請求項１４記載の装置
    。
  16. 【請求項１６】 第１の入力、第２の入力、および処理回路の少なくとも１
    つがこの少なくとも１つの回路の動作状態を示す状態監視信号をＰＬＤ回路に付
    加するよう構成された請求項１記載の装置。
  17. 【請求項１７】 第１の入力、第２の入力、および処理回路の少なくとも１
    つがＰＬＤ回路によって選択的に形成されるリセット信号によってリセットされ
    る構成要素を備える請求項１記載の装置。
  18. 【請求項１８】 第１の入力回路はさらに非ＣＤＲデータ信号を代替的に使
    用するために受信するよう構成され；第２の入力回路はさらに前記非ＣＤＲデー
    タ信号と同期する非ＣＤＲクロック信号を代替的に使用するために受信するよう
    構成され；処理回路はさらに非ＣＤＲクロック信号を使用して代替的な使用のた
    めに非ＣＤＲデータ信号からデータ情報を派生させるよう構成される請求項１記
    載の装置。
  19. 【請求項１９】 非ＣＤＲデータ信号はＬＶＤＳ信号である請求項１８記載
    の装置。
  20. 【請求項２０】 ＰＬＤ回路からのさらなるデータ情報を受信するとともに
    、このさらなるデータ情報をさらなるＣＤＲ信号としてエンコードし装置から出
    力するために基準クロック信号を使用するよう構成された出力回路をさらに備え
    る請求項１記載の装置。
  21. 【請求項２１】 さらなるＣＤＲ信号をＣＤＲ信号として選択的に使用する
    よう構成されたループバック回路をさらに備える請求項２０記載の装置。
  22. 【請求項２２】 ループバック回路はＰＬＤ回路からの信号によって制御し
    得るよう構成される請求項２１記載の装置。
  23. 【請求項２３】 さらなるＣＤＲ信号の代わりに装置によって出力するため
    にＣＤＲ信号を選択的にルーティングするよう構成されたループバック回路をさ
    らに備える請求項２０記載の装置。
  24. 【請求項２４】 ループバック回路はＰＬＤ回路からの信号によって制御し
    得るよう構成される請求項２３記載の装置。
  25. 【請求項２５】 ループバック回路はさらにＰＬＤ回路によって選択的に制
    御し得るよう構成される請求項２１記載の装置。
  26. 【請求項２６】 データ情報を形成するよう構成されたＰＬＤ回路と； 基準クロック信号を受信するよう構成された入力回路と； 基準クロック信号を使用してデータ情報を含んだＣＤＲ信号を形成するよう構
    成された出力回路とを備える： ＣＤＲ信号を形成ならびに送信する装置。
  27. 【請求項２７】 ＰＬＤ回路、入力回路、ならびに出力回路が全て単一の集
    積回路デバイス内に内蔵されている請求項２６記載の装置。
  28. 【請求項２８】 入力回路は： 位相同期ループ回路からなる請求項２６記載の装置。
  29. 【請求項２９】 位相同期ループは動作パラメータに関連してプログラム可
    能である請求項２８記載の装置。
  30. 【請求項３０】 位相同期ループはプログラム可能なパワーダウン信号に応
    答してパワーダウンするよう構成される請求項２８記載の装置。
  31. 【請求項３１】 出力回路は： ＰＬＤ回路に関連付けられたクロックレジームとこれと異なり基準クロック信
    号に関連付けられたクロックレジームとの間においてデータ情報をバッファする
    よう構成されたバッファ回路を備える請求項２６記載の装置。
  32. 【請求項３２】 出力回路は： データ情報をパラレルからシリアル形式に変換するよう構成されたデシリアラ
    イザ回路を備える請求項２６記載の装置。
  33. 【請求項３３】 シリアライザ回路は動作パラメータに関連してプログラム
    可能である請求項３２記載の装置。
  34. 【請求項３４】 入力および出力回路のうち少なくとも１つがこの少なくと
    も１つの回路の動作状態を示す状態監視信号をＰＬＤ回路に付加するよう構成さ
    れた請求項２６記載の装置。
  35. 【請求項３５】 入力および出力回路のうち少なくとも１つがＰＬＤ回路に
    よって選択的に形成されるリセット信号によってリセットされる構成要素を備え
    る請求項２６記載の装置。
  36. 【請求項３６】 ＰＬＤ回路はさらにデータ情報と同期する非ＣＤＲクロッ
    ク信号を形成するよう構成され、出力回路はさらに非ＣＤＲクロック信号と並行
    して非ＣＤＲ形式のデータ情報を出力において代替的に使用するよう構成される
    請求項２６記載の装置。
  37. 【請求項３７】 出力回路はさらに非ＣＤＲクロック信号を周波数スケール
    された形式で出力する前にこの非ＣＤＲクロック信号を予め設定されたスケール
    ファクタによって選択的に周波数スケールするよう構成される請求項３６記載の
    装置。
  38. 【請求項３８】 出力回路はスケールファクタに関連してプログラム可能で
    ある請求項３７記載の装置。
  39. 【請求項３９】 非ＣＤＲデータ情報はＬＶＤＳ信号である請求項３６記載
    の装置。
  40. 【請求項４０】 データ情報の中に埋め込まれたこのデータ情報のためのク
    ロック情報を有するデータ情報を含んだ情報信号を受信するものであり： 情報信号を受信するための第１の入力回路と； 予め設定されたスケールファクタによってクロック情報の周波数に相関する基
    準周波数を有する基準クロック信号を受信するよう構成された第２の入力回路と
    ； 情報信号および基準クロック信号を使用してクロック情報の位相および周波数
    にそれぞれ対応する位相ならびに周波数を有する復元されたクロック信号を形成
    するよう構成された基準クロック信号処理回路と； 復元されたクロック信号および情報信号を使用して情報信号内のデータ情報を
    表すデータ出力信号を形成するよう構成されたデータ復元回路とからなる装置。
  41. 【請求項４１】 さらにスケールファクタに関連してプログラム可能である
    ように構成された請求項４０記載の装置。
  42. 【請求項４２】 データ出力信号を複数のパラレルデータサブ信号に変換す
    るよう構成されたデシリアライザをさらに備え、このサブ信号のそれぞれがデー
    タ出力信号によって表されるデータ情報の各部分を示す請求項４０記載の装置。
  43. 【請求項４３】 デシリアライザ回路は何個のパラレルデータサブ信号が形
    成されるかに関連してプログラム可能である請求項４２記載の装置。
  44. 【請求項４４】 データ出力信号を、基準クロック信号および復元されたク
    ロック信号の位相および周波数に実質的に相関していない位相および周波数を有
    することができる読み取り制御信号と同期するさらなるデータ出力信号に変換す
    るよう構成されたシンクロナイザ回路をさらに備える請求項４０記載の装置。
  45. 【請求項４５】 データ出力信号またはさらなるデータ出力信号のいずれか
    を最終的なデータ出力信号として選択するよう構成された選択回路をさらに備え
    る請求項４４記載の装置。
  46. 【請求項４６】 基準クロック信号処理回路はさらに復元されたクロック信
    号を形成する際にスケールファクタを使用するよう構成される請求項４０記載の
    装置。
  47. 【請求項４７】 基準クロック信号処理回路はスケールファクタに関連して
    プログラム可能である請求項４６記載の装置。
  48. 【請求項４８】 情報信号は差動信号のペアとして第１の入力回路に付加さ
    れ、第１の入力回路はこれらの差動信号を使用して装置によってさらに処理され
    る単一の出力信号を形成するよう構成された差動ドライバ回路を備える請求項４
    ０記載の装置。
  49. 【請求項４９】 基準クロック信号は差動信号のペアとして第２の入力回路
    に付加され、第２の入力回路はこれらの差動信号を使用して装置によってさらに
    処理される出力信号を形成するよう構成された差動ドライバ回路を備える請求項
    ４０記載の装置。
  50. 【請求項５０】 基準クロック信号処理回路は： 基準クロック信号およびスケールファクタを使用してそれぞれがクロック情報
    の周波数を有するとともに他の全ての候補基準クロック信号とは異なった位相を
    有する複数のさらなる候補基準クロック信号を形成するよう構成される位相同期
    ループ回路を備える請求項４０記載の装置。
  51. 【請求項５１】 基準クロック信号処理回路はさらに： 情報信号およびさらなる候補基準クロック信号を使用して復元されたクロック
    信号を形成するよう構成されたさらなる位相同期ループ回路を備える請求項５０
    記載の装置。
  52. 【請求項５２】 さらなる位相同期ループ回路は： 復元されたクロック信号としてクロック情報の位相と最も適合して動作する位
    相を有する候補基準クロック信号を選択するよう構成された選択回路を備える請
    求項５１記載の装置。
  53. 【請求項５３】 データ復元回路は： 情報信号が付加されるデータ入力端子と復元されたクロック信号が付加される
    クロック入力端子とを有するレジスタ回路を備え、このレジスタ回路はデータ入
    力端子に付加される信号のサンプルをクロック入力端子に付加される信号と同期
    させて記憶および出力するよう構成される請求項４０記載の装置。
  54. 【請求項５４】 データ復元回路は： 復元されたクロック信号と同期してレジスタによって出力される複数の連続す
    る信号サンプルを記憶するとともに別の独立した読み取りクロック信号に応答し
    てこれらのサンプルを同じ順序で出力するよう構成されたバッファメモリ回路を
    さらに備える請求項５３記載の装置。
  55. 【請求項５５】 情報信号はＪ個のシリアルデータビットからなる連続する
    ワードを示すとともに、データ復元回路は： シリアル接続された複数のステージを有するとともに連続する情報信号サンプ
    ル内において復元されたクロック信号と同期してシフトを行うよう構成されたシ
    フトレジスタ回路と； 復元されたクロック信号をＪによって除算しさらなる基準クロック信号を形成
    するよう構成された周波数ディバイダ回路と； 前記のさらなる基準クロック信号と同期してパラレルワード形式でシフトレジ
    スタの全てのステージをアンロードするよう構成されたアンロード回路とを備え
    る請求項４０記載の装置。
  56. 【請求項５６】 周波数ディバイダ回路はＪに関連してプログラム可能であ
    る請求項５５記載の装置。
  57. 【請求項５７】 データ復元回路は： 前記の別のさらなる基準クロック信号と同期してアンロード回路からの複数の
    連続するパラレルワードを記憶するとともに別の独立した読み取りクロック信号
    に応答してこれらのパラレルワードを同じ順序で出力するよう構成されたバッフ
    ァメモリ回路をさらに備える請求項５５記載の装置。
  58. 【請求項５８】 データ出力信号を使用するよう構成されたＰＬＤ回路をさ
    らに備える請求項４０記載の装置。
  59. 【請求項５９】 全ての回路が単一の集積回路上に配置される請求項５８記
    載の装置。
  60. 【請求項６０】 復元されたクロック信号を示す信号をＰＬＤ回路に対して
    選択的に付加するよう構成されたルーティング回路をさらに備える請求項５８記
    載の装置。
  61. 【請求項６１】 読み取り制御信号を形成するよう構成されたＰＬＤ回路を
    さらに備える請求項４４記載の装置。
  62. 【請求項６２】 ＰＬＤ回路はさらにデータ出力信号を使用するよう構成さ
    れる請求項６１記載の装置。
  63. 【請求項６３】 請求項４０に記載の装置と； 第１の情報信号のソースと； 第２の基準クロック信号のソースと； 第１のソースと第１の入力回路との間の第１の接続と； 第２のソースと第２の入力回路との間の第２の接続と、 からなるシグナリングシステム。
  64. 【請求項６４】 第１および第２の入力回路は第１および第２のソースは含
    んでいない共通の集積回路上に配置される請求項６３記載のシステム。
  65. 【請求項６５】 情報信号はクロックデータ復元信号である請求項４０記載
    の装置。
  66. 【請求項６６】 基準クロック信号に基づくとともに情報信号には無関係で
    あるさらなる代替的な基準クロック信号を選択的に形成するよう構成された代替
    基準クロック信号処理回路をさらに備える請求項４０記載の装置。
  67. 【請求項６７】 処理回路と； 前記処理回路に結合されたメモリと； この処理回路およびメモリに結合された請求項４０記載の装置とからなるデジ
    タル処理システム。
  68. 【請求項６８】 請求項４０記載の装置が実装されたプリント回路基板。
  69. 【請求項６９】 プリント回路基板上に装着され装置に結合されたメモリを
    さらに備える請求項６８記載のプリント回路基板。
  70. 【請求項７０】 プリント回路基板上に装着され装置に結合された処理回路
    をさらに備える請求項６８記載のプリント回路基板。
  71. 【請求項７１】 データ情報の中に埋め込まれたこのデータ情報のためのク
    ロック情報を有するデータ情報を含んだ情報信号を送信するためのものであり： 予め設定されたスケールファクタによってクロック情報の周波数に相関する基
    準周波数を有する基準クロック信号を受信するよう構成された入力回路と； 基準クロック信号を使用してクロック情報の周波数を有するさらなる基準クロ
    ック信号を形成するよう構成された基準クロック信号処理回路と； データ情報を表すデータ信号を形成するよう構成されたソース回路と； さらなる基準クロック信号に基づいてデータ信号を処理し情報信号を形成する
    よう構成されたデータ処理回路とからなる装置。
  72. 【請求項７２】 さらにスケールファクタに関連してプログラムすることが
    できるよう構成された請求項７１記載の装置。
  73. 【請求項７３】 データソース回路はデータ信号をそれぞれがデータ情報の
    各部分を示す複数のパラレルデータサブ信号として形成するよう構成され、デー
    タ信号処理回路は： 前記複数のパラレルデータサブ信号を単一のシリアルデータ信号に変換するよ
    う構成されたシリアライザ回路を備える請求項７１記載の装置。
  74. 【請求項７４】 シリアライザ回路は何個のパラレルデータサブ信号が変換
    されるかに関連してプログラム可能である請求項７３記載の装置。
  75. 【請求項７５】 データ信号処理回路は： 書き込み制御信号と同期してデータ信号を受信するとともにこれに続いてさら
    なる基準クロック信号に同期してデータ信号を出力するよう構成されたシンクロ
    ナイザ回路を備え、書き込み制御信号は基準クロック信号およびさらなる基準ク
    ロック信号の位相ならびに周波数に対して実質的に相関していない位相ならびに
    周波数を有することが可能である、 請求項７１記載の装置。
  76. 【請求項７６】 データ信号処理回路は： データ信号がシンクロナイザ回路を選択的にバイパスすることを可能にするよ
    う構成された選択回路をさらに備える請求項７５記載の装置。
  77. 【請求項７７】 基準クロック信号処理回路はさらなる基準クロック信号を
    形成する際にスケールファクタを使用するよう構成される請求項７１記載の装置
    。
  78. 【請求項７８】 基準クロック信号処理回路はスケールファクタに関してプ
    ログラム可能である請求項７７記載の装置。
  79. 【請求項７９】 基準クロック信号は差動信号のペアとして入力回路に付加
    され、入力回路はこれらの差動信号を使用して装置によってさらに処理される単
    一の出力信号を形成するよう構成された差動ドライバ回路を備える請求項７１記
    載の装置。
  80. 【請求項８０】 データ信号処理回路は情報信号を差動信号のペアとして送
    信するよう構成された差動ドライバ回路を備える請求項７１記載の装置。
  81. 【請求項８１】 基準クロック信号処理回路は： 基準クロック信号およびスケールファクタを使用してさらなる基準クロック信
    号を形成するよう構成された位相同期ループ回路を備える請求項７１記載の装置
    。
  82. 【請求項８２】 データ信号処理回路は： データ信号が付加されるデータ入力端子とさらなる基準クロック信号が付加さ
    れるクロック入力端子とを有するレジスタ回路を備え、このレジスタ回路はデー
    タ入力端子に付加される信号のサンプルを記憶するとともにこのサンプルをクロ
    ック入力端子に付加される信号と同期させて出力するよう構成される請求項７１
    記載の装置。
  83. 【請求項８３】 データ信号はデータ情報の各部分をそれぞれ示す複数のパ
    ラレルデータサブ信号からなり、データ情報処理回路は： データサブ信号がそれぞれ付加される複数のデータ入力端子とさらなる基準ク
    ロック信号が付加されるクロック入力端子とを有するレジスタ回路を備え、この
    レジスタ回路はデータ入力端子に付加される信号のサンプルを記憶するとともに
    このサンプルをクロック入力端子に付加される信号と同期させて直列に出力する
    よう構成される請求項７１記載の装置。
  84. 【請求項８４】 データ信号処理回路は： 独立した別の書き込みクロック信号に応答して各データサブ信号の複数の連続
    するサンプルを記憶するとともにさらなる基準クロック信号に同期してこれらの
    サンプルを同じ順序で出力するよう構成されたバッファメモリ回路をさらに備え
    る請求項８３記載の装置。
  85. 【請求項８５】 複数のパラレルデータサブ信号はＪ個のパラレルデータサ
    ブ信号からなり、レジスタ回路は： シリアル接続された複数のステージを有するとともにさらなる基準クロック信
    号と同期してこれらのステージの内容を直列にシフトアウトするよう構成された
    シフトレジスタ回路と； さらなる基準クロック信号をＪによって除算し別のさらなる基準クロック信号
    を形成するよう構成された周波数ディバイダ回路と； 前記の別のさらなる基準クロック信号と同期してデータサブ信号のサンプルを
    含んだシフトレジスタ回路の全てのステージを並列にロードするよう構成された
    ロード回路とを備える請求項８３記載の装置。
  86. 【請求項８６】 周波数ディバイダ回路はＪに関連してプログラム可能であ
    る請求項８５記載の装置。
  87. 【請求項８７】 レジスタ回路は： 独立した別の書き込みクロック信号に応答してデータサブ信号のサンプルから
    なる複数の連続するパラレルワードを記憶するとともに前記別のさらなるクロッ
    ク信号に同期してこれらのパラレルワードを同じ順序で出力するよう構成された
    バッファメモリ回路をさらに備える請求項８５記載の装置。
  88. 【請求項８８】 データソース回路はＰＬＤ回路を備える請求項７１記載の
    装置。
  89. 【請求項８９】 全ての回路が単一の集積回路上に配置されている請求項８
    ８記載の装置。
  90. 【請求項９０】 さらなる基準クロック信号を示す信号をＰＬＤ回路に対し
    て選択的に付加するよう構成されたルーティング回路をさらに備える請求項８８
    記載の装置。
  91. 【請求項９１】 書き込み制御信号を形成するよう構成されたＰＬＤ回路を
    さらに備える請求項７５記載の装置。
  92. 【請求項９２】 ＰＬＤ回路はさらにデータソース回路を含むよう構成され
    る請求項９１記載の装置。
  93. 【請求項９３】 請求項７１に記載の装置と； 第１の基準クロック信号のソースと； 第２の情報信号のレシーバと； 第１のソースと入力回路との間の第１の接続と； データ信号処理回路と第２のレシーバとの間の第２の接続と、 からなるシグナリングシステム。
  94. 【請求項９４】 入力回路およびデータ信号処理回路は第１のソースおよび
    第２のレシーバは含んでいない共通の集積回路上に配置される請求項９３記載の
    システム。
  95. 【請求項９５】 情報信号はクロックデータ復元信号である請求項７１記載
    の装置。
  96. 【請求項９６】 代替的なクロック信号を形成するよう構成された代替基準
    クック信号ソース回路と； データ処理回路が代替クロック信号をさらなる基準クロック信号として選択的
    に代替使用することを可能にするよう構成された選択回路と； 代替クロック信号を情報信号と並列に出力するよう構成された出力回路とを、 さらに備える請求項７１記載の装置。
  97. 【請求項９７】 データ信号処理回路は情報信号を第１の差動信号のペアと
    して送信するよう構成された第１の差動ドライバ回路を備え、出力回路は代替ク
    ロック信号を第２の差動信号のペアとして送信するよう構成された第２の差動ド
    ライバ回路を備える請求項９６記載の装置。
  98. 【請求項９８】 処理回路と； 前記処理回路に結合されたメモリと； この処理回路およびメモリに結合された請求項７１記載の装置とからなるデジ
    タル処理システム。
  99. 【請求項９９】 請求項７１記載の装置が実装されたプリント回路基板。
  100. 【請求項１００】 プリント回路基板上に装着され装置に結合されたメモリ
    をさらに備える請求項９９記載のプリント回路基板。
  101. 【請求項１０１】 プリント回路基板上に装着され装置に結合された処理回
    路をさらに備える請求項９９記載のプリント回路基板。
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