JPH11317731A - 受信装置 - Google Patents
受信装置Info
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- JPH11317731A JPH11317731A JP10135991A JP13599198A JPH11317731A JP H11317731 A JPH11317731 A JP H11317731A JP 10135991 A JP10135991 A JP 10135991A JP 13599198 A JP13599198 A JP 13599198A JP H11317731 A JPH11317731 A JP H11317731A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 位相が大きく異なるる場合にもデジタルＰＬ
Ｌの収束に時間がかからず、デジタル回路の回路規模を
小さくできるデジタルＰＬＬ回路を用いた受信装置を提
供する。 【解決手段】 受信データを等化部により等化した後復
調する一方、前記受信データに基づき同期タイミングを
生成して出力するデジタルＰＬＬ回路（ＤＰＬＬ）を備
えた受信装置において、受信装置内には、等化部の出力
から位相補正量を得て前記ＤＰＬＬに出力する位相補正
量指示部を有し、位相補正量指示部は、等化部の出力か
ら目的とする周波数の位相補正量を検出する位相補正量
検出部１１〜２０と、位相補正量検出部１１〜２０によ
る位相補正量の大小を判定して位相補正量が大きい時に
は位相補正量検出部１１〜２０の出力の任意周期の平均
値により位相補正量の指示を出力する平均・変換部１５
と、位相補正量検出部１１〜２０による位相補正量が小
さい時には位相補正量検出部１１〜２０の出力を計数し
て位相補正量の指示を出力する計数部１７を備える。
Ｌの収束に時間がかからず、デジタル回路の回路規模を
小さくできるデジタルＰＬＬ回路を用いた受信装置を提
供する。 【解決手段】 受信データを等化部により等化した後復
調する一方、前記受信データに基づき同期タイミングを
生成して出力するデジタルＰＬＬ回路（ＤＰＬＬ）を備
えた受信装置において、受信装置内には、等化部の出力
から位相補正量を得て前記ＤＰＬＬに出力する位相補正
量指示部を有し、位相補正量指示部は、等化部の出力か
ら目的とする周波数の位相補正量を検出する位相補正量
検出部１１〜２０と、位相補正量検出部１１〜２０によ
る位相補正量の大小を判定して位相補正量が大きい時に
は位相補正量検出部１１〜２０の出力の任意周期の平均
値により位相補正量の指示を出力する平均・変換部１５
と、位相補正量検出部１１〜２０による位相補正量が小
さい時には位相補正量検出部１１〜２０の出力を計数し
て位相補正量の指示を出力する計数部１７を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、通信装置の受信側
においてビット同期をとるためのデジタルＰＬＬ回路を
備えた受信装置に関し、更に詳しくは、ロックするまで
の収束時間を短くすると共に回路規模の小型化を可能に
するための位相補正量指示手段を有するデジタルＰＬＬ
回路を備えた受信装置に関する。
においてビット同期をとるためのデジタルＰＬＬ回路を
備えた受信装置に関し、更に詳しくは、ロックするまで
の収束時間を短くすると共に回路規模の小型化を可能に
するための位相補正量指示手段を有するデジタルＰＬＬ
回路を備えた受信装置に関する。
【０００２】
【従来の技術】従来のデジタルＰＬＬ回路を備えた受信
装置の入力段について、その構成を示すブロック図であ
る図４を用いて説明する。図４に示すように、従来の受
信装置の入力段に備えられたデジタルＰＬＬ回路（ＤＰ
ＬＬ）は、位相比較部４、ランダムウォークフィルタ
５、発振器６、分周器７にて構成されており、コンパレ
ータ部２から入力される信号により同期タイミングを出
力するものである。又、この図４の従来の受信装置にお
ける受信データは、アンプ１で増幅された後に、デジタ
ル信号処理部ＤＳＰ内の等化部３と、コンパレータ部２
を介してデジタルＰＬＬ回路の位相比較部４（ＤＳＰ
内）に入力される。尚、図４では、デジタルＰＬＬ回路
（ＤＰＬＬ）における位相比較部４を除く構成はデジタ
ル回路（ＰＬＤ）の一部として構成され、位相比較部４
のみがデジタル信号処理装置（ＤＳＰ）の一部として構
成される。従来のＤＰＬＬにおいては、コンパレータ部
２から受信信号の立ち上がりタイミング信号を受け取る
と、位相比較部４にて、ＤＰＬＬ内で生成されたタイミ
ング信号と位相比較され、その比較結果、即ち、生成さ
れたタイミング信号が受信データの信号より進んでいる
か遅れているかの判定結果を位相比較部４から出力す
る。従って、位相比較部４においては、入力する２信号
の位相を比較して生成されたタイミング信号の位相が進
んでいるか、遅れているだけの判断のみを行い、入力す
る２信号の位相差が大きい場合も小さい場合も、単に進
んでいるか遅れているかだけの信号が出力される。
装置の入力段について、その構成を示すブロック図であ
る図４を用いて説明する。図４に示すように、従来の受
信装置の入力段に備えられたデジタルＰＬＬ回路（ＤＰ
ＬＬ）は、位相比較部４、ランダムウォークフィルタ
５、発振器６、分周器７にて構成されており、コンパレ
ータ部２から入力される信号により同期タイミングを出
力するものである。又、この図４の従来の受信装置にお
ける受信データは、アンプ１で増幅された後に、デジタ
ル信号処理部ＤＳＰ内の等化部３と、コンパレータ部２
を介してデジタルＰＬＬ回路の位相比較部４（ＤＳＰ
内）に入力される。尚、図４では、デジタルＰＬＬ回路
（ＤＰＬＬ）における位相比較部４を除く構成はデジタ
ル回路（ＰＬＤ）の一部として構成され、位相比較部４
のみがデジタル信号処理装置（ＤＳＰ）の一部として構
成される。従来のＤＰＬＬにおいては、コンパレータ部
２から受信信号の立ち上がりタイミング信号を受け取る
と、位相比較部４にて、ＤＰＬＬ内で生成されたタイミ
ング信号と位相比較され、その比較結果、即ち、生成さ
れたタイミング信号が受信データの信号より進んでいる
か遅れているかの判定結果を位相比較部４から出力す
る。従って、位相比較部４においては、入力する２信号
の位相を比較して生成されたタイミング信号の位相が進
んでいるか、遅れているだけの判断のみを行い、入力す
る２信号の位相差が大きい場合も小さい場合も、単に進
んでいるか遅れているかだけの信号が出力される。
【０００３】その出力された判定結果は、ランダムウォ
ークフィルタ５に入力される。ランダムウォークフィル
タ５とは、「±Ｎ」段のアップダウンカウンタのことで
あり、「０」からカウントをスタートし、位相比較部４
からの比較結果の入力（生成タイミング信号が進んでい
るか遅れているかの判定結果）によってカウントアップ
したり、カウントダウンしたりする。そして、そのカウ
ントアップ又はカウントダウンされた結果が「＋Ｎ」ま
たは「−Ｎ」に達した時に、分周器７に対して生成され
るタイミング信号の位相を進ませるか遅らせるかの指示
となる信号を出力する。分周器７では、ランダムウォー
クフィルタ５からの指示信号に従って、発振器６からの
基本クロック信号の分周比を変化させ、生成されるタイ
ミング信号の位相を進ませたり遅らせたりする。図４の
従来のＤＰＬＬでは、位相比較部４だけがＤＳＰの一部
として実現され、その他のブロックはＰＬＤ内で実現さ
れていることから、分周器７で生成されるタイミング信
号はＰＬＤからＤＳＰへ出力され、ＤＳＰの位相比較部
４では、そのタイミング信号と受信データの位相を比較
し、その比較結果、つまりタイミング信号が、受信信号
より進んでいるか遅れているかの判定結果のみをＤＳＰ
はＰＬＤに渡していた。
ークフィルタ５に入力される。ランダムウォークフィル
タ５とは、「±Ｎ」段のアップダウンカウンタのことで
あり、「０」からカウントをスタートし、位相比較部４
からの比較結果の入力（生成タイミング信号が進んでい
るか遅れているかの判定結果）によってカウントアップ
したり、カウントダウンしたりする。そして、そのカウ
ントアップ又はカウントダウンされた結果が「＋Ｎ」ま
たは「−Ｎ」に達した時に、分周器７に対して生成され
るタイミング信号の位相を進ませるか遅らせるかの指示
となる信号を出力する。分周器７では、ランダムウォー
クフィルタ５からの指示信号に従って、発振器６からの
基本クロック信号の分周比を変化させ、生成されるタイ
ミング信号の位相を進ませたり遅らせたりする。図４の
従来のＤＰＬＬでは、位相比較部４だけがＤＳＰの一部
として実現され、その他のブロックはＰＬＤ内で実現さ
れていることから、分周器７で生成されるタイミング信
号はＰＬＤからＤＳＰへ出力され、ＤＳＰの位相比較部
４では、そのタイミング信号と受信データの位相を比較
し、その比較結果、つまりタイミング信号が、受信信号
より進んでいるか遅れているかの判定結果のみをＤＳＰ
はＰＬＤに渡していた。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
デジタルＰＬＬ回路を備えた受信装置においては、位相
比較部に入力される２つの信号の位相が大きく違ってい
る場合には、ランダムウオークフィルタによる計数に時
間がかかり、デジタルＰＬＬの収束に時間がかかるとい
う問題があった。又、その場合には、ランダムウォーク
フィルタの計数値が大きくなることから、デジタル回路
で実現するランダムウオークフィルタの回路規模が大き
くなってしまうという問題もあった。本発明は、上記の
問題に鑑みて、位相が大きく違っている場合にもランダ
ムウオークフィルタの計数に時間がかからず、従って、
デジタルＰＬＬの収束に時間がかからず、更に、デジタ
ル回路の回路規模を小さくできるデジタルＰＬＬ回路を
備えた受信装置を提供することを目的とする。
デジタルＰＬＬ回路を備えた受信装置においては、位相
比較部に入力される２つの信号の位相が大きく違ってい
る場合には、ランダムウオークフィルタによる計数に時
間がかかり、デジタルＰＬＬの収束に時間がかかるとい
う問題があった。又、その場合には、ランダムウォーク
フィルタの計数値が大きくなることから、デジタル回路
で実現するランダムウオークフィルタの回路規模が大き
くなってしまうという問題もあった。本発明は、上記の
問題に鑑みて、位相が大きく違っている場合にもランダ
ムウオークフィルタの計数に時間がかからず、従って、
デジタルＰＬＬの収束に時間がかからず、更に、デジタ
ル回路の回路規模を小さくできるデジタルＰＬＬ回路を
備えた受信装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記した課題を解決する
ために、本発明の受信装置では、受信データを等化部に
より等化した後復調する一方、前記受信データに基づき
同期タイミングを生成して出力するデジタルＰＬＬ回路
を備えた受信装置において、前記受信装置内には、前記
等化部の出力から位相補正量を得て前記デジタルＰＬＬ
回路に出力する位相補正量指示部を有し、該位相補正量
指示部は、前記等化部の出力から目的とする周波数の位
相補正量を検出する位相補正量検出部と、該位相補正量
検出部による位相補正量の大小を判定して該位相補正量
が大きい時には前記位相補正量検出部の出力の任意周期
の平均値により位相補正量の指示を出力する平均・変換
部と、前記位相補正量検出部による位相補正量が小さい
時には前記位相補正量検出部の出力を計数して位相補正
量の指示を出力する計数部を備えることを特徴とし、位
相補正量指示部をデジタル信号処理装置ＤＳＰで実現
し、その位相補正量指示部の指示により、位相補正量が
大きい時には平均・変換部を用い、位相補正量が小さい
時には計数部を用いるようにした。
ために、本発明の受信装置では、受信データを等化部に
より等化した後復調する一方、前記受信データに基づき
同期タイミングを生成して出力するデジタルＰＬＬ回路
を備えた受信装置において、前記受信装置内には、前記
等化部の出力から位相補正量を得て前記デジタルＰＬＬ
回路に出力する位相補正量指示部を有し、該位相補正量
指示部は、前記等化部の出力から目的とする周波数の位
相補正量を検出する位相補正量検出部と、該位相補正量
検出部による位相補正量の大小を判定して該位相補正量
が大きい時には前記位相補正量検出部の出力の任意周期
の平均値により位相補正量の指示を出力する平均・変換
部と、前記位相補正量検出部による位相補正量が小さい
時には前記位相補正量検出部の出力を計数して位相補正
量の指示を出力する計数部を備えることを特徴とし、位
相補正量指示部をデジタル信号処理装置ＤＳＰで実現
し、その位相補正量指示部の指示により、位相補正量が
大きい時には平均・変換部を用い、位相補正量が小さい
時には計数部を用いるようにした。
【０００６】
【発明の実施の形態】以下、本発明を図示した実施形態
に基づいて説明する。図１は、本発明によるデジタルＰ
ＬＬ回路を備えた受信装置の入力段の一実施形態を示す
ブロック図である。図１に示すように、本実施形態の受
信装置の入力段に備えられたデジタルＰＬＬ回路（ＤＰ
ＬＬ）は、位相補正量指示部８、発振器６、分周器７に
て構成されており、等化部３から入力される信号により
同期タイミングを出力するものである。又、この図１の
実施形態の受信装置における受信データは、アンプ１で
増幅された後に、デジタル信号処理部ＤＳＰ内の等化部
３に入力される。等化部３の出力は、復調されると共に
位相補正量指示部８に送出される。本実施形態のデジタ
ルＰＬＬ回路（ＤＰＬＬ）においては、位相補正量指示
部８はデジタル信号処理装置（ＤＳＰ）の一部により構
成され、それを除く発振器６と分周器７はデジタル回路
（ＰＬＤ）の一部により構成される。本実施形態のＤＰ
ＬＬにおいては、等化部３から等化された受信信号（入
力信号）を受け取ると、位相補正量指示部８にて、ＤＰ
ＬＬ内で生成されたタイミング信号と位相比較され、そ
の比較結果、即ち、生成されたタイミング信号が受信信
号よりどの程度進んでいるか遅れているか（位相補正が
どの程度どちら向きに必要か）の判定を行う。その判定
結果から、位相補正量が多い場合と少ない場合で補正指
示を発生する手段を切り替える。位相補正量が少ない場
合には、従来のように位相が進んでいるか、遅れている
だけが識別された信号出力が計数されて出力されるが、
位相補正量が大きい場合には、その補正するレベルの差
に応じた出力が分周器７へ出力される。分周基７では、
位相補正量指示部８から入力した信号により、発振器６
からの基本クロック信号の分周比を変化させ、生成され
るタイミング信号の位相を進ませたり遅らせたりする。
に基づいて説明する。図１は、本発明によるデジタルＰ
ＬＬ回路を備えた受信装置の入力段の一実施形態を示す
ブロック図である。図１に示すように、本実施形態の受
信装置の入力段に備えられたデジタルＰＬＬ回路（ＤＰ
ＬＬ）は、位相補正量指示部８、発振器６、分周器７に
て構成されており、等化部３から入力される信号により
同期タイミングを出力するものである。又、この図１の
実施形態の受信装置における受信データは、アンプ１で
増幅された後に、デジタル信号処理部ＤＳＰ内の等化部
３に入力される。等化部３の出力は、復調されると共に
位相補正量指示部８に送出される。本実施形態のデジタ
ルＰＬＬ回路（ＤＰＬＬ）においては、位相補正量指示
部８はデジタル信号処理装置（ＤＳＰ）の一部により構
成され、それを除く発振器６と分周器７はデジタル回路
（ＰＬＤ）の一部により構成される。本実施形態のＤＰ
ＬＬにおいては、等化部３から等化された受信信号（入
力信号）を受け取ると、位相補正量指示部８にて、ＤＰ
ＬＬ内で生成されたタイミング信号と位相比較され、そ
の比較結果、即ち、生成されたタイミング信号が受信信
号よりどの程度進んでいるか遅れているか（位相補正が
どの程度どちら向きに必要か）の判定を行う。その判定
結果から、位相補正量が多い場合と少ない場合で補正指
示を発生する手段を切り替える。位相補正量が少ない場
合には、従来のように位相が進んでいるか、遅れている
だけが識別された信号出力が計数されて出力されるが、
位相補正量が大きい場合には、その補正するレベルの差
に応じた出力が分周器７へ出力される。分周基７では、
位相補正量指示部８から入力した信号により、発振器６
からの基本クロック信号の分周比を変化させ、生成され
るタイミング信号の位相を進ませたり遅らせたりする。
【０００７】図１の本実施形態のＤＰＬＬでは、位相補
正量指示部８がＤＳＰの一部として実現され、その他の
ブロックはＰＬＤ内で実現されていることから、分周器
７で生成されるタイミング信号はＰＬＤからＤＳＰへ出
力され、ＤＳＰの位相補正量指示部８では、そのタイミ
ング信号と等化器３から入力された入力信号の位相を比
較し、その比較結果、生成されたタイミング信号が受信
信号よりどの程度進んでいるか遅れているか（位相補正
がどの程度どちら向きに必要か）の判定結果をＤＳＰは
ＰＬＤに渡す。図２は、本発明の受信装置の入力段にお
ける位相補正量指示部のブロック図である。尚、この図
２の構成は全てデジタル信号処理装置ＤＳＰの内部に構
成される。等化部３の出力信号（入力信号）は、遅延ブ
ロック１１、１２によって、信号波形上の位置Ａ、Ｂと
識別位置Ｃの検出タイミングにおける各レベルを得るこ
とが出来る。尚、この各レベルを得る位置Ａ、Ｂ、Ｃに
ついては、図３により後述する。加算器１９は、位置Ａ
のレベルと位置Ｂのレベルの差を算出して出力する。３
値識別ブロック１３は、等化後の受信データ波形の値が
正側電圧か、０Ｖか、負側電圧かを識別して、その識別
結果から１、０、−１を出力する。乗算器２０は、加算
器１９から入力した位置ＡＢ間のレベル差に３値識別ブ
ロック１３から入力した信号１、０、−１の何れかを掛
け合わせることによって、受信データが負側電圧の場合
には−１が乗算されることから、乗算器２０から出力さ
れるＡＭＩ信号のレベルを全て入力信号の正側電圧の値
に変換して、レベル差入力信号分岐手段であるデマルチ
プレクサ（ＤＭＵＸ）１４に入力する。
正量指示部８がＤＳＰの一部として実現され、その他の
ブロックはＰＬＤ内で実現されていることから、分周器
７で生成されるタイミング信号はＰＬＤからＤＳＰへ出
力され、ＤＳＰの位相補正量指示部８では、そのタイミ
ング信号と等化器３から入力された入力信号の位相を比
較し、その比較結果、生成されたタイミング信号が受信
信号よりどの程度進んでいるか遅れているか（位相補正
がどの程度どちら向きに必要か）の判定結果をＤＳＰは
ＰＬＤに渡す。図２は、本発明の受信装置の入力段にお
ける位相補正量指示部のブロック図である。尚、この図
２の構成は全てデジタル信号処理装置ＤＳＰの内部に構
成される。等化部３の出力信号（入力信号）は、遅延ブ
ロック１１、１２によって、信号波形上の位置Ａ、Ｂと
識別位置Ｃの検出タイミングにおける各レベルを得るこ
とが出来る。尚、この各レベルを得る位置Ａ、Ｂ、Ｃに
ついては、図３により後述する。加算器１９は、位置Ａ
のレベルと位置Ｂのレベルの差を算出して出力する。３
値識別ブロック１３は、等化後の受信データ波形の値が
正側電圧か、０Ｖか、負側電圧かを識別して、その識別
結果から１、０、−１を出力する。乗算器２０は、加算
器１９から入力した位置ＡＢ間のレベル差に３値識別ブ
ロック１３から入力した信号１、０、−１の何れかを掛
け合わせることによって、受信データが負側電圧の場合
には−１が乗算されることから、乗算器２０から出力さ
れるＡＭＩ信号のレベルを全て入力信号の正側電圧の値
に変換して、レベル差入力信号分岐手段であるデマルチ
プレクサ（ＤＭＵＸ）１４に入力する。
【０００８】上述のようにして、位相補正量が検出され
る。次に、その位相補正量の検出結果から、補正量の大
小により２通りの処理から選択されて処理が行われるこ
とについて説明する。検出結果が入力されたでマルチプ
レクサ（ＤＭＵＸ）１４は、初期状態ではＸ側（平均・
変換ブロック１５側）に信号を出力するように設定して
あるので、まず、入力信号のＡＢ間のレベルの差の検出
結果が平均・変換ブロック１５に入力される。平均・変
換ブロック１５では、このＡＢ間のレベルの差をｍ周期
にわたって得て、そのｍ個のＡＢ間レベルの差の平均を
取り、その平均のレベル差に応じて変換された信号が、
出力信号選択手段であるマルチプレクサ（ＭＵＸ）１８
のＸ端子に入力される。マルチプレクサ１８は、この平
均・変換ブロック１５からの入力により位相補正量指示
信号を出力し、図１の分周部３に供給する。
る。次に、その位相補正量の検出結果から、補正量の大
小により２通りの処理から選択されて処理が行われるこ
とについて説明する。検出結果が入力されたでマルチプ
レクサ（ＤＭＵＸ）１４は、初期状態ではＸ側（平均・
変換ブロック１５側）に信号を出力するように設定して
あるので、まず、入力信号のＡＢ間のレベルの差の検出
結果が平均・変換ブロック１５に入力される。平均・変
換ブロック１５では、このＡＢ間のレベルの差をｍ周期
にわたって得て、そのｍ個のＡＢ間レベルの差の平均を
取り、その平均のレベル差に応じて変換された信号が、
出力信号選択手段であるマルチプレクサ（ＭＵＸ）１８
のＸ端子に入力される。マルチプレクサ１８は、この平
均・変換ブロック１５からの入力により位相補正量指示
信号を出力し、図１の分周部３に供給する。
【０００９】平均・変換ブロック１５において、入力信
号のＡＢ間のレベルの差が小さくなったと判断した場合
には、平均・変換ブロック１５からデマルチプレクサ１
４とマルチプレクサ１８の制御入力へのコントロール信
号が出力され、デマルチプレクサ１４からの出力信号と
マルチプレクサ１８の入力信号はＹ側、つまり、デマル
チプレクサ１４からの出力信号は３値識別ブロック１６
側に出力され、その３値識別ブロック１６の出力信号は
アップダウンカウンタ１７で計数されて所定値に達した
ら出力されてマルチプレクサ１８に入力される。よっ
て、その入力信号のＡＢ間レベルの差が小さくなったと
判断された後では、アップダウンカウンタ１７が、従来
技術のランダムウォークフィルタと同様に動作するので
細かい制御が可能になる。この場合のデマルチプレクサ
１４からの出力信号は、位相が進んでいる場合には正側
の電圧が出力され、位相が遅れている場合には負側の電
圧が出力され、位相差が無い場合には、０Ｖが出力され
て、アップダウンカウンタ１７で計数される。また、デ
ータ識別位置Ｃのレベルが入力される３値識別ブロック
１３の出力が、平均・変換ブロック１５とアップ・ダウ
ンカウンタ１７に入力されて、入力信号に対する位相補
正量が正側か負側かをマルチプレクサ１８を介して分周
器７へ出力することができる。
号のＡＢ間のレベルの差が小さくなったと判断した場合
には、平均・変換ブロック１５からデマルチプレクサ１
４とマルチプレクサ１８の制御入力へのコントロール信
号が出力され、デマルチプレクサ１４からの出力信号と
マルチプレクサ１８の入力信号はＹ側、つまり、デマル
チプレクサ１４からの出力信号は３値識別ブロック１６
側に出力され、その３値識別ブロック１６の出力信号は
アップダウンカウンタ１７で計数されて所定値に達した
ら出力されてマルチプレクサ１８に入力される。よっ
て、その入力信号のＡＢ間レベルの差が小さくなったと
判断された後では、アップダウンカウンタ１７が、従来
技術のランダムウォークフィルタと同様に動作するので
細かい制御が可能になる。この場合のデマルチプレクサ
１４からの出力信号は、位相が進んでいる場合には正側
の電圧が出力され、位相が遅れている場合には負側の電
圧が出力され、位相差が無い場合には、０Ｖが出力され
て、アップダウンカウンタ１７で計数される。また、デ
ータ識別位置Ｃのレベルが入力される３値識別ブロック
１３の出力が、平均・変換ブロック１５とアップ・ダウ
ンカウンタ１７に入力されて、入力信号に対する位相補
正量が正側か負側かをマルチプレクサ１８を介して分周
器７へ出力することができる。
【００１０】次に、本発明のデジタルＰＬＬ（ＤＰＬ
Ｌ）における位相補正量検出部の原理を、本発明の受信
装置の入力段における位相補正量検出の原理を示す図で
ある図３を用いて説明する。まず、どのように受信信号
とＤＰＬＬで生成されたタイミング信号の初期位相量を
判断するかを図３を用いて説明する。尚、図３における
曲線は、受信データが等化部により等化された後の波形
であり、縦軸が信号レベル、横軸が時間である。また、
縦の点線は、ＤＰＬＬで生成されたサンプリング用のタ
イミングであり、そのサンプリングの１間隔をｔとす
る。まず、データの識別位置Ｃを、取得したサンプルデ
ータのうち最も大きい値を呈する位置と仮定する。そし
て、図３の曲線（波形図）に示すようにデータ識別位置
Ｃの前後「±ｎｔ」の位置にＡ、Ｂの位置をとる。この
図３の波形は、波形のひずみが補正された等化後波形で
あるため、識別位置が正しければＡ、Ｂのレベルは等し
くなるはずである。また、このＡとＢの差が大きければ
大きいほど識別位置Ｃの位相がずれているという事にな
る。即ち、本発明の実施形態では、この識別位置Ｃ（最
も大きいと仮定された値の位置）の位相のずれを検出
し、位相補正を行うために、その前後のサンプリングデ
ータのレベルが等しくなるように制御する点を特徴とす
る。上記のように構成して動作させることで、デジタル
ＰＬＬ回路を用いた受信装置において、デジタル信号処
理装置ＤＳＰの位相補正量指示部から、補正量に応じて
デジタル回路ＰＬＤの分周器７への位相補正量指示が出
力されるので、デジタル回路ＰＬＤにおけるランダムウ
オークフィルタ等に使用されるゲート規模を縮小し、よ
り速い収束時間と小さな回路規模を実現することができ
る。
Ｌ）における位相補正量検出部の原理を、本発明の受信
装置の入力段における位相補正量検出の原理を示す図で
ある図３を用いて説明する。まず、どのように受信信号
とＤＰＬＬで生成されたタイミング信号の初期位相量を
判断するかを図３を用いて説明する。尚、図３における
曲線は、受信データが等化部により等化された後の波形
であり、縦軸が信号レベル、横軸が時間である。また、
縦の点線は、ＤＰＬＬで生成されたサンプリング用のタ
イミングであり、そのサンプリングの１間隔をｔとす
る。まず、データの識別位置Ｃを、取得したサンプルデ
ータのうち最も大きい値を呈する位置と仮定する。そし
て、図３の曲線（波形図）に示すようにデータ識別位置
Ｃの前後「±ｎｔ」の位置にＡ、Ｂの位置をとる。この
図３の波形は、波形のひずみが補正された等化後波形で
あるため、識別位置が正しければＡ、Ｂのレベルは等し
くなるはずである。また、このＡとＢの差が大きければ
大きいほど識別位置Ｃの位相がずれているという事にな
る。即ち、本発明の実施形態では、この識別位置Ｃ（最
も大きいと仮定された値の位置）の位相のずれを検出
し、位相補正を行うために、その前後のサンプリングデ
ータのレベルが等しくなるように制御する点を特徴とす
る。上記のように構成して動作させることで、デジタル
ＰＬＬ回路を用いた受信装置において、デジタル信号処
理装置ＤＳＰの位相補正量指示部から、補正量に応じて
デジタル回路ＰＬＤの分周器７への位相補正量指示が出
力されるので、デジタル回路ＰＬＤにおけるランダムウ
オークフィルタ等に使用されるゲート規模を縮小し、よ
り速い収束時間と小さな回路規模を実現することができ
る。
【００１１】
【発明の効果】本発明は、以上に説明した如く、位相補
正量指示部をデジタル信号処理装置ＤＳＰで実現し、そ
の位相補正量指示部の指示により、位相補正量が大きい
時には平均・変換部を用い、位相補正量が小さい時には
計数部を用いて、その位相補正量に合わせて分周部への
位相補正量を指示してやることにより、ＤＰＬＬのロッ
クするまでの収束時間を短く、且つ、小さな回路規模を
実現でき、また、ランダムウォークフィルタをＰＬＤか
らＤＳＰへ移したことにより、デジタル回路ＰＬＤのゲ
ート規模を縮小することができた。
正量指示部をデジタル信号処理装置ＤＳＰで実現し、そ
の位相補正量指示部の指示により、位相補正量が大きい
時には平均・変換部を用い、位相補正量が小さい時には
計数部を用いて、その位相補正量に合わせて分周部への
位相補正量を指示してやることにより、ＤＰＬＬのロッ
クするまでの収束時間を短く、且つ、小さな回路規模を
実現でき、また、ランダムウォークフィルタをＰＬＤか
らＤＳＰへ移したことにより、デジタル回路ＰＬＤのゲ
ート規模を縮小することができた。
【図１】本発明のデジタルＰＬＬ回路を備えた受信装置
の入力段の構成を示すブロック図である。
の入力段の構成を示すブロック図である。
【図２】本発明の受信装置の入力段における位相補正量
指示部のブロック図である。
指示部のブロック図である。
【図３】本発明の受信装置の入力段における位相補正量
検出の原理を示す図である。
検出の原理を示す図である。
【図４】従来のデジタルＰＬＬ回路を備えた受信装置の
入力段の構成を示すブロック図である。
入力段の構成を示すブロック図である。
１…アンプ、２…コンパレータ部、３…等化部、４…位
相比較部、５…ランダムウォークフィルタ、６…発振
器、７…分周器、８位相補正量指示部、１１、１２…遅
延ブロック、１３、１６…３値識別ブロック、１４…デ
マルチプレクサ、１５…平均・変換ブロック、１７…ア
ップ・ダウンカウンタ、１８…マルチプレクサ、１９…
加算器、２０…乗算器、Ａ…レベル測定位置、Ｂ…レベ
ル測定位置、Ｃ…識別位置、ｎｔ…位相差測定のための
適当な時間、
相比較部、５…ランダムウォークフィルタ、６…発振
器、７…分周器、８位相補正量指示部、１１、１２…遅
延ブロック、１３、１６…３値識別ブロック、１４…デ
マルチプレクサ、１５…平均・変換ブロック、１７…ア
ップ・ダウンカウンタ、１８…マルチプレクサ、１９…
加算器、２０…乗算器、Ａ…レベル測定位置、Ｂ…レベ
ル測定位置、Ｃ…識別位置、ｎｔ…位相差測定のための
適当な時間、
Claims (4)
- 【請求項１】 受信データを等化部により等化した後復
調する一方、前記受信データに基づき同期タイミングを
生成して出力するデジタルＰＬＬ回路を備えた受信装置
において、前記受信装置内には、前記等化部の出力から
位相補正量を得て前記デジタルＰＬＬ回路に出力する位
相補正量指示部を有し、該位相補正量指示部は、前記等
化部の出力から目的とする周波数の位相補正量を検出す
る位相補正量検出部と、該位相補正量検出部による位相
補正量の大小を判定して該位相補正量が大きい時には前
記位相補正量検出部の出力の任意周期の平均値により位
相補正量の指示を出力する平均・変換部と、前記位相補
正量検出部による位相補正量が小さい時には前記位相補
正量検出部の出力を計数して位相補正量の指示を出力す
る計数部を備えることを特徴とする受信装置。 - 【請求項２】 前記位相補正量検出部は、直列に接続さ
れた２個の同遅延量の遅延素子と、該両遅延素子の間の
レベルが入力されて該レベルが負の値であるか基準値で
あるか正の値であるかを識別して−１，０，１の何れか
の信号を出力する３値識別部と、前記２個が直列に接続
された遅延素子の遅延前と遅延後の両端のレベルを入力
し該両レベルの差を出力する加算素子と、該加算素子の
出力と前記３値識別部の出力が入力されて前記両遅延素
子間のレベルが負の値である場合に正の値に変換して出
力する乗算素子とにより構成されることを特徴とする請
求項１に記載の受信装置。 - 【請求項３】 前記位相補正量指示部は、前記位相補正
量検出部から出力されるレベル差の大小により前記平均
変換部と前記計数部の何れかに信号経路を分岐させるレ
ベル差入力信号分岐部と、前記平均変換部の出力または
前記計数部の出力が入力されて前記レベル差により出力
される出力信号選択部とを有することを特徴とする請求
項２に記載の受信装置。 - 【請求項４】 前記位相補正量指示部は、デジタル信号
処理装置内に設置されることを特徴とする請求項１〜３
の何れか１項に記載の受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10135991A JPH11317731A (ja) | 1998-04-30 | 1998-04-30 | 受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10135991A JPH11317731A (ja) | 1998-04-30 | 1998-04-30 | 受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11317731A true JPH11317731A (ja) | 1999-11-16 |
Family
ID=15164651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10135991A Pending JPH11317731A (ja) | 1998-04-30 | 1998-04-30 | 受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11317731A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7227918B2 (en) | 2000-03-14 | 2007-06-05 | Altera Corporation | Clock data recovery circuitry associated with programmable logic device circuitry |
| US7333570B2 (en) | 2000-03-14 | 2008-02-19 | Altera Corporation | Clock data recovery circuitry associated with programmable logic device circuitry |
-
1998
- 1998-04-30 JP JP10135991A patent/JPH11317731A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7227918B2 (en) | 2000-03-14 | 2007-06-05 | Altera Corporation | Clock data recovery circuitry associated with programmable logic device circuitry |
| US7333570B2 (en) | 2000-03-14 | 2008-02-19 | Altera Corporation | Clock data recovery circuitry associated with programmable logic device circuitry |
| US7684532B2 (en) | 2000-03-14 | 2010-03-23 | Altera Corporation | Clock data recovery circuitry associated with programmable logic device circuitry |
| JP2010172014A (ja) * | 2000-03-14 | 2010-08-05 | Altera Corp | プログラマブルロジックデバイス回路に結合されるクロックデータリカバリ回路 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |