JPH04199912A - 非同期信号の同期方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、異なる周波数のクロックで動作する２つのデ
ィジタル同期回路間での送受信信号の同期を行なう非同
期信号の同期方式に関する。

（従来の技術） 第２図は従来の非同期信号の同期方式の一例を示すブロ
ック図である。

同図において、１は周波数ｆ１のクロックで動作する回
路、２は周波数ｆ２のクロックで動作する回路、３は周
波数ｆ１のクロックを発生するオシレータ、４はオシレ
ータ３の出力である周波数ｆ、のクロックが供給され、
周波数ｆ１で動作するディジタル同期回路である。ここ
で、オシレータ３とディジタル同期回路４は回路１を構
成する。

また、５は周波数ｆ２のクロックを発生するオシレータ
、６はオシレータ５の出方である周波数ｆ２のクロック
が供給され、周波数ｆ２で動作するディジタル同期回路
、７はオシレータ５の出力が供給されており、ディジタ
ル同期回路５からの出力信号８（周波数ｆ１に同期した
信号）を受信し、周波数ｆ２に同期した信号に変換して
ディジタル同期回路６に出力する信号同期回路である。

これらのオシレータ５とディジタル同期回路６と信号同
期回路７は、回路２を構成する。

更に、信号同期回路７の具体的構成を第３図に示す。

第３図は、第２図の信号同期回路７の一構成例を示す回
路図である。同図において、信号同期回路７は、オシレ
ータ５の周波数ｆ２のクロックで動作するＤフリップフ
ロップ７−１と、オシレータ５の周波数ｆ２のクロック
で動作するＪＫフリップフロップ７−２とから構成され
る。ここで、Ｄフリップフロップ７−１の入力端子りに
は入力信号８と（ディジタル同期回路４の出力信号７が
供給され、かつ出力端子ＱはＪＫフリップフロップ７−
２の入力端子５に接続されている。また、ＪＫフリップ
フロップ７−２の入力端子には接地されている。また、
Ｄフリップフロップ７−１及びＪＫフリップフロップ７
−２の各クロック端子Ｃにはオシレータ５の出力クロッ
クか供給されるようになっている。また。ＪＫフリップ
フロップ７−２の出力端子Ｑからの出力信号は、ディジ
タル同期回路６に供給されるようになっている。

次に動作について説明する。なお、異なる周波数のクロ
ックで動作する２つのディジタル同期回路４，６間で信
号をやり取りする（ここでは、ディジタル同期回路４か
らディジタル同期回路６へ信号を送る）場合を例にとる
ものとする。

回路１のディジタル同期回路４の出力信号８（周波数ｆ
１に同期した信号）が回路２の信号同期回路７に送られ
る。信号同期回路７において、ディジタル同期回路４か
らの出力信号８は入力信号８として１段目のＤフリップ
フロップ７−１に供給され、Ｄフリップフロップ７−１
でラッチされた後、−ｃ（＝　１／ｆ２）時間後、再び
２段目のＪＫフリップフロップ７−２でラッチされ、周
波数ｆ２に同期した出力信号としてディジタル同期回路
６に出力される。

次に第３図の動作について第４図、第５図を用いて詳述
する。なお、第４図及び第５図は、第３図の動作タイム
チャートである。

（■）、入力信号８がオシレータ５のクロックの立上り
前に十分な時間的余裕をもって変化し、１段目のＤフリ
ッブフロツフ″７−１のセットアツプ／ホールド時間を
満足した場合の動作について第４図を用いて説明する。

なお、同図（ａ）はオシレータ５の出力クロックを示し
、同図（ｂ）は、入力信号８を示し、同図（Ｃ）はＤフ
リップフロップ７−１の出力を示し、同図（ｄ）はＪＫ
フリップフロップ７−２の出力を示している。

この場合、１段目のＤフリップフロップ？−１の出力は
、同図（ｃ）に示す如く正常に変化して、２段目のＪＫ
フリップフロップ７− れ、周波数ｆ２に同期した同図（ｄ）に示すような出力
信号として出力される。このとき、同図（ｂ）に示す入
力信号８の変化が、ＪＫフリップフロップ７−２の出力
に現われるまでの時間Ｔは、ｔｏ　　（入力信号８の変
化からオシレータ５の出力クロックの立上りまでの時間
）十℃（・１＃ｚ）　＋ｔｄ’（２段目のＪＫフリップ
フロップ７−２の遅延時間）により与えられる。ここて
、ｔｏは０〜ての範囲て一様分布するため、ｔｏ＝て／
２とおけば、Ｔの平均は、　１．５で＋ｔｄ’　となる
。

（ＩＩ）、人力信号８の変化がオシレータ５のクロック
の立上りと略同時てあり、１段目のＤフリップフロップ
７−１のセットアツプ／ホールド時間を満足していない
場合の動作について第５図を用いて説明する。なお、同
図（ａ）は、オシレータ５の出力クロックを示し、同図
（ｂ）は入力信号８を示し、同図（ｃ）はＤフリップフ
ロップ７−１の出力を示し、同図（ｄ）はＪＫフリップ
フロップ７−２の出力を示している。

この場合、同図（ｂ）に示す入力信号８の変化が、同図
（ａ）に示すオシレータ５の出力クロックの立上りと略
同時であるため、１段目のＤフリップフロップ７−１は
メタステーブル状態となり、Ｄフリップフロップ７−１
の出力は同図（Ｃ）に示す如く、ｔｍ（数＋ｎ’ｓ　）
の間、不安定状態となる。しかし、２段目のＪＫフリッ
プフロップ７−２では、同図（Ｃ）に示すようにＤフリ
ップフロッゾ７−１の出力が出てからて（＞ｔｍ）後、
Ｄフリップフロップ７−１の出力の不安定状態がおさま
ってから、Ｄフリップフロップ７−１の出力をラッチす
るため、Ｄフリップフロップ７−１の出力の不安定状態
がＪＫフリップフロップ７−２の出力に同図（ｄ）に示
す如く現われることはない。

以上のように、同期を２回取ることによって、入力信号
をあるクロックから別のクロックに同期させる際の不安
定状態を回避している。

（発明が解決しようとする課題） しかしながら、上述した従来の非同期信号の同期方式で
は、次のような問題があった。

１）信号同期回路７において、入力信号の変化が出力側
に伝わるまでに平均１．５で（て：オシレータ５の出力
クロックの周期）の遅れがあるため、回路２として高速
性が要求される回路では性能低下の原因となっていた。

２）使用できるクロック周波数ｆ２については、３０Ｍ
Ｈｚ程度が限界とされ、それ以上の周波数では分周した
クロックにより同期をとることになるので、更に大きな
遅れをもたらしていた。

そこで、本発明の目的は、このような従来の問題点に鑑
み、より少ない遅延で同期を行なうことができる非同期
信号の同期方式を提供することにある。

（課題を解決するための手段） 本発明は、それぞれ異なる周波数のクロックを用いた２
つのディジタル同期回路間で信号をやり取りする場合に
、一方のディジタル同期回路からの、他方のディジタル
同期回路のクロックに同期していない信号を、前記他方
のディジタル同期回路のクロックに同期させるようにし
た非同期信号の同期方式において、前記２つのディジタ
ル同期回路か用いる２つのクロック間の位相関係を、Ｐ
ＬＬの原理を用いて合わせ、その位相関係によって前記
信号の変化のタイミングを制御し、前記信号を前記他方
のディジタル同期回路のクロックにメタステーブル状態
を起さずに同期させる信号同期回路を備えてなるもので
ある。

（作用） 本発明の非同期信号の同期方式においては、それぞれ異
なる周波数のクロックを用いた２つのディジタル同期回
路間で信号をやり取りする場合に、一方のディジタル同
期回路からの、他方のディジタル同期回路のクロックに
同期していない信号を、信号同期回路により他方のディ
ジタル同期回路のクロックに同期させる。この場合、２
つのディジタル同期回路が用いる２つのクロック間の位
相関係を、Ｐ　Ｌ　Ｌ　（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　
Ｌｏｏｐ）の原理を用いて合わせ、その位相関係によっ
て前記信号を、他方のディジタル同期回路のクロックに
メタステーブル状態を起さずに同期させる。メタステー
ブル状態を起すような場合、予め前記位相関係によって
前記信号の変化のタイミングを制御することで、メタス
テーブル状態を回避し、高速な信号伝達を行なう。

（実施例） 次に本発明の実施例につき図面を用いて説明する。第１
図は、本発明の一実施例を示すブロック図である。同図
において、１１は周波数ｆｔのクロックで動作するディ
ジタル回路、１２は周波数ｆ２のクロックで動作するデ
ィジタル回路である。ディジタル回路１１は、周波数ｆ
１のクロック１５を出力するオシレータ１３と、オシレ
ータ１３の出力である周波数ｆ２のクロック１５か供給
され、周波数ｆ、のクロックで動作するディジタル同期
回路１４とから構成される。また、ディジタル回路１２
は、周波数ｆ２のクロック１７を出力するオシレータを
兼ねた信号同期回路１６と、信号同期回路１６から周波
数ｆ２のクロック１７及び入力信号２０を周波数ｆ２の
クロックに同期させた信号１８が供給され、周波数ｆ２
のクロックで動作するディジタル同期回路１９とから構
成される。なお、入力信号２０は、ディジタル同期回路
１４の出力信号である。

信号同期回路１６の具体的構成例を第６図に示す。

第６図は、第１図の入力信号同期回路１６の一構成例を
示す回路図である。

第６図において、１６−１は、電圧制御オシレータ（以
下ＶＣ○という。）であって、この■Ｃ０１６−１は、
周波数ｆ２の近辺で発振する。ｖＣ○１６−１の出力は
分周器１６−２及びディジタル同期回路１９に供給され
る。１６−２は、ＶＣ○１６−１（７）出力（周波数ｆ
２のクロック）１７をｌ／ｒ＋ｚに分周する分周器、１
６−３は、オシレータ１３からの周波数で、のクロック
を１／ｎ、に分周する分周器である。

また、１６−４は、分周器１６−２及び１６−３の出力
である分周周波数ｆｚ／ｎａのクロック１６−５及び分
周周波数ｆ＋／ｒ＋＋のクロック１６−６が供給され、
分周器１６−２の出力（ｆ２／ｎｚのクロック）　１６
−５と分周器１６−３の出力（Ｌ／ｎｌのクロック）　
１６−６の位相を比較してＶＣ０１６−１の周波数を加
減するための■Ｃ○制御信号１６−７を発生するための
位相比較器である。この位相比較器１６−４の出力であ
るｖＣ○制御信号１６−７ハＶ　ＣＯ１６−Ｈ：：供給
される。ココで、ＶＣ○１６−１と分周器１６−２と位
相比較器１６−４は、ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅ
ｄ　Ｌｏｏｐ）回路を構成しており、分周器１６−２の
出力１６−５と分周器１６−３の出力１６−６を一致さ
せるように動作する。このため、オシレータ１３からの
周波数ｆ１のクロック１５とＶＣ０１６−１の出力であ
る周波数ｆ２のクロック１７とは、各々の分周周波数Ｌ
／ｒ＋＋　、ｆ２／ｎｚを媒介として同期がとられ、ｆ
＋／ｎ＋　（＝ｆｚ／ｎｚ　）の周期で同じ位相関係を
繰返すことになる（後述する第７図（ａ）〜（ｄ）参照
）。

また、１６−８はカウンタとコンパレータからなるゲー
ト制御器であって、このゲート制御器１６−８には、Ｖ
　ＣＯ１６−１出力（周波数ｆｚ（７）クロック）１７
及び分周器１６−２の出力１６−５が供給される。そし
て、ケート制御器１６−８は、Ｖ　ＣＯ１６−１（７）
出力１７及び分周器１６−２の出力１６−５により２つ
のｆ、、ｆ２のクロック１５．１７の位相関係を判断し
、メタステーブルを生ずる可能性のある場合にゲート信
号１６−９を出力するものである。また、１６−１０は
、アンドゲートであって、このアンドゲート１６−１０
の一方の入力端にはゲート制御器１６−８からのゲート
信号１６−９が供給され、かつその他方の入力端には入
力信号２ｏ、即ちディジタル同期回路１４の出力信号２
０が供給されるようになっている。従って、アンドゲー
ト１６−１０は、ゲート制御器１６−８のゲート信号１
６−９を受けて、ＪＫフリップフロップ＋６−１１への
入力を制限するものである。このＪＫフリップフロップ
１６−１１の入力端子Ｊは、アントゲ−１６−１０の出
力端に接続され、かつその入力端子には接地されている
。

また、ＪＫフリップフロップ１６−１１のクロック端子
Ｃには、■Ｃ○１６−１の出力クロック（周波数ｆ２の
クロック）１７が供給されるようになっている。また、
ＪＫフリップフロップ１６−１１の出力端子Ｑからは、
出力信号１８がディジタル同期回路１９へ供給されるよ
うになっている。

べに動作について第７図を用いて説明する。

なお、第７図は、第６図の動作タイムチャートであり、
周波数ｆ＋　　：　ｆｚ　”５　：４の場合の例を示し
たものである。第７図（ａ）は、オシレータ１３の出力
である周波数ｆ、のクロック１５を示し、同図（ｂ）及
び（Ｃ）は分周器１６−３及び＋６−１２の各出力１６
−６．１６−５を示し、同図（ｄ）はＶ　ＣＯ１６−１
の出力である周波数ｆ２のクロック１７を示している。

また、同図（ｅ）はメタステーブルとなるタイミングを
示し、特に図示の斜線部は、ＪＫフリップフロップ１６
−１１において入力か変化した場合に（入力のタイミン
グにより）、メタステーブルとなるタイミングを示して
いる。また、同図（ｆ）は、ゲート制御器１６−８の出
力（ゲート信号）　１６−９を示している。また、同図
（ｇ）及び（ｈ）は、それぞれメタステーブルが起らな
いタイミングで入力信号２０が変化した場合（通常の場
合）の、入力信号２０及び出力信号１８を示している。

また、同図（ｉ）及び（ｊ）は、それぞれメタステーブ
ルが生じ得るタイミングで、入力信号２０が変化した場
合の、入力信号２０及び出力信号１８を示している。

オシレータ１３の第７図（ａ）に示すような出力クロッ
ク（周波数ｆ、のクロック）は、ディジタル回路１１内
のディジタル周期回路１４及びディジタル回路１２内の
信号同期回路１６に供給される。ディジタル同期回路１
４は、クロック周波数ｆ１に同期した出力信号２０を入
力信号２０として信号同期回路１６に供給する。ここで
は、出力信号２０（入力信号２０）の立上がりは、クロ
ック１５の立上がりよりクロック１５の１パルス幅分の
遅れ（時間ｔｌを有するものとする（第７図（ａ）及び
（ｇ）、第７図（ａ）及び（ｉ）参照）。

信号同期回路１６においては、ディジタル同期回路１４
の出力信号２０が、入力信号２０（ここでは、第７図（
ｇ）又は（ｉ）に示すような入力信号２０）としてアン
ドゲート１６−１０に供給される。また、分周器１６−
３は、オシレータ１３からの第７図（ａ）に示すような
りロック１５を１／ｎ１に分周して、第７図（ｂ）に示
すような出力１６−６を位相比較器１６−４に供給する
。Ｖ　Ｃ０１６−１は、第７図（ｄ）に示すような周波
数ｆ２のクロック１７を分周器１６−２、ゲート制御器
１６−８、ＪＫフリップフロップ１６−１１のクロック
端子Ｃ及びディジタル同期回路１９に供給する。分周器
１６−２は、ｖｃ○１６−１の第７図（ｄ）に示すよう
な出力クロック１７を１／ｎ２に分周して、第７図（ｃ
）に示すような出力１６−５を位相比較器１６−４及び
ゲート制御器１６−８に供給する。位相比較器１６−４
は、分周器１６−２の出力（ｆｚ／ｎ２のクロック）　
１６−５と分周器１６−３の出力（ｆ、／ｎ、のクロッ
ク）　１６−６の位相を比較して、Ｌ／ｎ＋　＝　ｆ２
／ｎｚとずべくＶＣＯ制御信号１６−７をＶ　Ｃ０１６
−１に供給する。ここでＶＣ０１６−１と分周器１６−
２と位相比較器１６−４はＰＬＬ回路を構成しており、
分周器１６−２の出力１６−５と分周器１６−３の出力
１６−６を一致させるように動作する。従って、第７図
（ｂ）の波形と第７図（Ｃ）の波形は一致することにな
る。そして、第７図（ａ）〜（ｄ）に示すように、オシ
レータ１３からの周波数ｆ１のクロック１５とｖＣ○１
６−１の出力である周波数ｆ２のクロック１７とは、分
周周波数ｆ＋／ｎ＋、ｆ２／ｎｚを媒介として同期がと
られ、Ｌ／ｎ＋（＝ｆ２／ｎ２）の周期で同じ位相関係
を繰返すことになる。従って、Ｖ　ＣＯ１６−１の出力
クロック１７は、第７図（ｄ）に示す如＜　ｆ　＋／ｎ
＋　　（＝　ｆｚ／ｎｚ　）の周期で■〜■の４パター
ンを繰返す。ゲート制御器１６−８は、第７図（ｄ）に
示すようなＶＣＯ１６−１の出力１７及び第７図（ｃ）
に示すような分周器１６−２の出力１６−５により、第
７図（ａ）、（ｄ）に示す２つのクロック１５．１７の
位相関係を判断し、ＪＫフリップフロップ１６−１１に
おいてメタステーブルを生ずる可能性のある場合に、た
とえば第７図（ｆ）に示すようにゲート信号１６−９を
アントゲート１６−１０に出力する。アントゲート１６
−１０の出力は、ＪＫフリップフロップ１６−１１の入
力端子Ｊに供給される。ＪＫフリップフロップ１６−１
１は、出力端子Ｑより出力信号１８（ここでは、第７図
（ｈ）又は（ｊ）に示すような出力信号１８をディジタ
ル同期回路１９へ送出する。

ここで、入力信号２０かアンドゲート１６−１０、ＪＫ
フリップフロップ１６−１１を介して出力される場合に
ついて、更に詳述する前に、まずゲート制御器１６−８
より第７図（ｆ）に示すようなゲート信号１６−９か出
力される場合について説明する。

第７図（ｅ）に示′を斜線部は、入力信号２ｏか変化し
た場合に（入力信号２ｏのタイミングにより）、ＪＫフ
リップフロップ１６−１１においてメタステーブルか起
るタイミングを示す。実際には、クロック１５（第７図
（ａ））、分周器１６−３の出力１６−６　（第７図（
ｂ））、分周器１６−２の出力１６−５（第７図（ｃ）
）、■Ｃ○１６−１の出力クロック１７（第７図（ｄ）
）及びメタステーブルとなるタイミング（第７図（ｅ）
）と、第７図（ａ）のクロック１５に対する入力信号２
０の変化の遅延ｔｄ（ここではｔｌ）により、第７図（
ｄ）に示す４つのパターン■〜■のうち、どのパターン
の立上りタイミングでメタステーブルが生じ得るか予期
することかできる。

本実施例では、入力信号２０は、前述したように第７図
（ａ）に示すクロック１５の立上りからし１時間（クロ
ック１５の１パルス幅分の時間）遅れるものとするから
、第７図（ａ）に示すクロック１５の立上りからｔ１時
間後、入力信号２０の立上りのタイミングが、第７図（
ｄ）に示すクロック１７の立上りのタイミングと一致す
るとき、メタステーブルが起ることになる。

ゲート制御器１６−８では、ＶＣ０１６−１の出力クロ
ック１７と分周器１６−２の出力１６−５により第７図
（ａ）に示すクロック１５が判るので、クロック１５の
立上りからｔ１時間後にクロック１７の立上りがくるの
をチエツクすると、第７図（ａ）の３番目のクロックパ
ルスの立上りＣに対してｔ。

１時間後にくる第７図（ｄ）に示すクロック１７の第３
番目のパターン◎のＸ印で示す箇所の立上りｄを求める
ことができる。従って、この第７図（ｄ　’）のパター
ン◎の立上りｄ箇所に対応する第７図（ｅ）の斜線部が
本実施例におけるメタステーブルとなるタイミングであ
る。そこで、第７図（ｄ）のパターン◎の立上りｄと一
致するタイミングに入力される入力信号２０をアンドゲ
ート１６−１０で阻止して、ＪＫフリップフロップ１６
−１１でメタステーブルが生ずるのを予め回避する必要
かある。このため、ゲート制御器１６−８では、コンパ
レータでクロック１５とクロック１７の位相が一致する
か否かをチエツクし、一致したときカウンタを動作させ
クロック１５のクロックパルスの数を数えていき、第７
図（ａ）に示すように３発目のクロックパルスの立上り
Ｃに同期してゲート信号１６−９を第７図（ｆ）に示す
如く出力する。これにより、入力信号２０をアンドゲー
ト１６−１０で阻止し、ＪＫフリップフロップ１６−１
１でメタステーブルが起きるのを回避することかできる
。

次に、入力信号２０かアンドゲート１６−１０、ＪＫフ
リップフロップ１６−１１を介して出力される場合につ
いて、以下説明する。

（Ｉ）、メタステーブルとならない、第７図（ｄ）のパ
ターンａのタイミングで、しかも第７図（ａ）のクロッ
ク１５の立上りａよりｔ１時間後に入力信号２０が第７
図（ｇ）に示すように変化した場合（通常の場合）につ
いて説明する。

この場合、ゲート制御器１６−８は、第７図（ｆ）に示
すようにゲート信号１６−９を送出しないので、第７図
（ｇ）に示す入力信号２ｏは、アンドゲート１６−１０
を介してＪＫフリップフロップ１６−１１の入力端子Ｊ
に供給される。そして、入力信号２０は、第７図（ｄ）
に示すパターン■の立上りｂのタイミングでＪＫフリッ
プフロップ１６−１１によりラッチされ、第７図（ｈ）
に示すように出力される。入力信号２０がＪＫフリップ
フロップ１６−１１より出力されるまでの遅延時間は、
第７図（ｈ）に示すようにｔａであり、ｔａ＜て８（こ
こに、では第７図（ｄ）に示すクロック１７の周期（１
／ｆ２）である。）である。

７図（ｄ）に示すクロック１７の周期（１／ｆｚ）であ
る。）である。

以上は、メタステーブルとならない、第７図（ｄ）のパ
ターン■、■のタイミングで、入力信号２０が変化した
場合でも同様である。

（ＩＩ）、メタステーブルを生じ得る、第７図（ｄ）の
パターンＣのタイミングで、しかも第７図（ａ）のクロ
ック１５の立上りＣよりｔ１時間後に、入力信号２０が
第７図（ｉ）に示すように変化した場合（メタステーブ
ル回避の場合）について説明する。

この場合、ゲート制御器１６−８は、第７図（ｆ）に示
すようにゲート信号１６−９をアンドゲート１６−１０
に送出している。従って、ゲート信号１６−９が送出さ
れている間、第７図（ｉ）に示す入力信号２０は、アン
ドゲートｌ５−１０により阻止される。このため、入力
信号２０がＪＫフリップフロップ１６−１１に供給され
ず、入力信号２０は、第７図（ｄ）のパターンＣの立上
り（Ｘ印で示す）６点で、ＪＫフリップフロップ１６−
１１によりラッチされない。やがて、ゲート制御器１６
−８によるゲート信号１６−９が解除される（オフとな
る）と、入力信号２０はアンドゲート１６−１０を介し
てＪＫフリップフロップ１６−１１の入力端子Ｊに供給
される。そして、入力信号２ｏは、１クロツタ後のパタ
ーン■の立上り０点で、ＪＫフリップフロップ１６−１
１によりラッチされる。これにより、メタステーブル状
態は回避される。このときの第７図（ｉ）に示す入力信
号２０が、入力信号同期回路１６かも出力されるまでの
遅延時間、即ち入力信号２０がアントゲ−、ト１６−１
０を介してＪＫフリップフロップ１６−１１より出力さ
れるまでの遅延時間は、第７図（ｊ）に示すようにｔｃ
＋でであり、て＜ｔＣ＋τく２てである。

以上、（Ｉ）、（ＩＩ）の場合を考慮した入力信号同期
回路１６における入力信号２０の平均遅延時間ｔは、次
の１）式で計算される。

ｔ＝（ｔａ　＋ｔｂ　＋ｔｄ）弓／４＋（ｔｃ　＋テ）
　・１／４・・・（１） ここに、ｔａは、第７図（ｄ）のパターン■の場合の、
入力信号２０の変化とクロック１７の立上りの差とし、
ｔｂは同図（ｄ）のパターン■の場合の、入力信号２０
の変化とクロック１７の立上りの差とし、ｔｃは同図（
ｄ）のパターン◎の場合の、入力信号２０の変化とクロ
ック１７の立上りの差とし、ｔｄは同図（ｄ）のパター
ン■の場合の、入力信号２０の変化とクロック１７の立
上りの差とする。

（１）式において、ｔａ　＝ｔｂ　＝ｔｃ　＝ｔｄ　＝
て／２として、ｔを求めると、ｔ＝０．７５である。

従って、第１図のディジタル同期回路１４とディジタル
同期回路１９間での平均遅延時間は、従来方式の１．５
てに比べて半分に短縮される。

本実施例では、第７図（ａ）、（ｄ）に示すような周波
数ｆ１のクロック１５と周波数ｆ２のクロック１７に対
し、これら２つのクロック１５．１７の位相関係（ｆ　
＋／ｎ＋　＝　ｆｚ／ｒ＋ｚ　）のパターン周期（第７
図（ｂ）、（Ｃ）の周期）に、周波数ｆ２のクロック１
７のクロックパルスが４個（４つのパターン■〜■）あ
り、そのうちメタステーブルになり得るパターンが１個
（第７図（ｄ）のパターン＠）の場合について説明した
けれども、本発明はこれに限定されることなく、本実施
例において、一般にクロック１５の周波数ｆ１、クロツ
タ１７の周波数ｆ２をある周波数とし、これらのクロッ
ク１５．１７の位相関係（ｆ＋／ｎ＋　＝ｆｚ／ｒ＋ｚ
　）のパターン周期（第７図（ｂ）、（ｃ）の周期に相
当する。）に、周波数ｆ２のクロック１７のクロックパ
ルス（パターン）かｍ個あり、そのうち、メタステーブ
ルになり得るパターンかｎ（＜ｍ）個であるとし、入力
信号２ｏの変化から、クロック１７の立上りまでの時間
をて／２（ここに、ではクロック１７の周期である。）
とすると、入力信号同期回路１６における入力信号２０
の平均遅延時間ｔは、一般にｔ−て／２＋ｎ　て７ｍ　
（＜　　１．５で）となり、従来方式に比して、（１−
ｎ／ｍ　）でか短縮される。

本発明は本実施例に限定されることなく、本発明の要旨
を逸脱しない範囲で、種々の応用及び変形か考えられる
。

（発明の効果） 上述したように本発明を用いれば、それぞれ異なる周波
数のクロックで動作する２つのディジタル同期回路間で
信号のやり取りをする場合に、信号を他方のディジタル
回路のクロックに、メタステーブル状態を起さずに同期
させるための遅延時間を、従来方式の平均１．５で（こ
こに、では信号受は側のクロック周期）に比して、（０
，５＋γ）で（ここに、γは２つのクロックがメタステ
ーブルを生じ得る位相関係になる割合、γ＜１）の如く
、著しく短縮することかできるなどの効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
従来の非同期信号の同期方式の一例を示すブロック図、
第３図は第２図の信号同期回路７の一構成例を示す回路
図、第４図及び第５図は、第３図の動作タイムチャート
、第６図は第１図の信号同期回路１６の一構成例を示す
回路図、第７図は第６図の動作タイムチャートである。 １１．１２・・・ディジタル回路、 １３・・・オシレータ、 １４．１９・・・ディジタル同期回路、１６・・・信号
同期回路、１６−１・・・ＶＣＯ１１６−２，１６−３
・・・分周器、１６−４・・・位相比較器、１６−８・
・・ゲート制御器、　１６−１０・・・アントゲート、
１６−１１・・・ＪＫフリップフロップ。 特許出願人　沖電気工業株式会社 ’′−１７ 本発明の一実施例を示すブロック２ 第　　１　　図 従来の非同期信号の同期方法の一例を示すプロ・ツク２
第　　２　　図 第２図の信号開部回路７の−構成例 第３図

Claims (1)

1. 【特許請求の範囲】 　それぞれ異なる周波数のクロックを用いた２つのディ
   ジタル同期回路間で信号をやり取りする場合に、一方の
   ディジタル同期回路からの、他方のディジタル同期回路
   のクロックに同期していない信号を、前記他方のディジ
   タル同期回路のクロックに同期させるようにした非同期
   信号の同期方式において、 前記２つのディジタル同期回路が用いる２つのクロック
   の位相関係を、ＰＬＬの原理を用いて合わせ、その位相
   関係によって前記信号の変化のタイミングを制御し、前
   記信号を前記他方のディジタル回路のクロックにメタス
   テーブル状態を起さずに同期させる信号同期回路を備え
   たことを特徴とする非同期信号の同期方式。