TWI392318B - 同步判定裝置、包含此同步判定裝置的接收裝置及其接收方法 - Google Patents

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Bing Juo Chuang
Yu Pin Chou
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Description

同步判定裝置、包含此同步判定裝置的接收裝置及其接收方法
本發明是有關於一種同步判斷技術，特別是指一種傳輸系統的同步判斷技術。
在許多數位序列傳輸系統(例如使用USB/USB2.0/PCI－Express I/II/Serial－ATA I/II/DisplayPort…等介面者)中，傳送端先將時脈和資料合成一編碼信號，然後再由接收端以一時脈數據回復(Clock－Data Recovery，簡稱CDR)電路來分析該編碼信號，進而得到一頻率和相位都與傳送端時脈同步的回復時脈，以便正確地解碼出該傳送資料。
因此，回復時脈是接收端能否正確解碼的主要因素。習知用以確認回復時脈的電路利用一具有固定頻率的時脈(例如晶體時脈(crystal clock))來輔助確認，其確認方式是衡量在一定時間內所涵蓋的晶體時脈週期個數與回復時脈週期個數，再據以推測回復時脈頻率是否落於一相關該傳送端時脈的合理範圍內。例如，圖1顯示一定時間P內涵蓋了x個晶體時脈週期Tx ，而該段時間P內能涵蓋傳送端時脈週期的個數為y。若是回復時脈在該段時間P內的週期個數z大於y，則表示回復時脈頻率z/(xTx )過高需調降；反之，則調升。
但是，這樣的方式僅能得知回復時脈頻率是否落於一合理範圍內，並不能有效地確認回復時脈是否準確地鎖上而達成同步的頻率和相位。
因此，本發明之目的，即在提供一種可以準確地判斷回復時脈之同步狀態的同步判定裝置、包含此同步判定裝置的接收裝置及其接收方法。
於是，本發明接收裝置，包含：一回復電路，用以接收一輸入信號，並產生一串列資料和一回復時脈；一處理電路，耦接於該回復電路，處理該串列資料，並產生一已處理信號；及一同步判定裝置，依據該已處理信號與一第一參考值來判定該回復時脈的同步狀態；其中，該串列資料包含有一同步型樣，且該第一參考值係對應於至少一部份該同步型樣中經由該處理電路進行處理之數值。
而本發明同步判定裝置，位於一具有一處理電路之接收裝置內，用於判定一回復時脈的同步狀態，該同步判定裝置包括：一比較單元，耦接於該處理電路，依據一已處理信號與至少一參考值產生至少一比較信號；及一判斷單元，耦接於該比較單元，依據該至少一比較信號產生一同步狀態信號；其中，該同步狀態信號用以表示該回復時脈之同步狀態，且該處理電路係用以接收並處理一串列資料，以產生該已處理信號。
且本發明接收方法，用於判定一輸入信號之時脈的同步狀態，包含：接收該輸入信號；依據該輸入信號產生一串列資料及一回復時脈；解碼該串列資料以產生一解碼信號；及依據該解碼信號與至少一參考值來判定該回復時脈的同步狀態；其中，該串列資料包含有一同步型樣，且該 至少一參考值包含有一第一參考值，且該第一參考值係對應於至少一部份該同步型樣中經解碼所產生之一第一數值
本說明書及後續之申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。以外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。
有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之二個較佳實施例的詳細說明中，將可清楚的呈現。
許多數位序列傳輸系統(例如使用USB/USB2.0/PCI－Express I/II/Serial－ATA I/II/DisplayPort…等介面者)是由傳送端發出一具有至少一訊框(frame)的編碼信號，且在每一訊框的初期載送複數個接續的同步型樣(synchronous pattern)供接收端識別。本發明接收裝置便是利用該等同步型樣的解碼來達到確認同步的目的。該同步型樣可以有複數種，其中一例為：ANSI(American National Standards Institute，美國國家標準協會)8B/10B編碼值D10.2(即10’ b0101010101)或是ANSI 8B/10B編碼值D5.2(即10’b1010010101)。在此例中，該等同步型樣具有連續轉換特性。在本說明書係此例(係為PCI－Express I/II介面所採用 )作為說明。
在PCI－Express I/II介面的傳輸系統中，從傳輸開始時，會先傳送第一個訓練符元(Training Symbol,TS)，之後再傳送第二個訓練符元。而於第一個訓練符元期間中的第6個符元至第15個符元，會傳送D10.2，相同地，於第二個訓練符元期間中的第6個符元至第15個符元，會傳送D5.2。在接收端接收到該些訓練符元時，因可能是已同步或是未同步狀態下，而使得收到的D10.2會有兩種狀態(亦即，10’b 0101010101及10’b 1010101010)，而收到的D5.2會有六種狀態(亦即，10’b 1010010101、10’b 0100101010、10’b 1001010101、10’b 0010101010、10’b 0101010101及10’b 1010101010)。因此，在用以判斷D10.2及D5.2之狀態上，分別需要兩個及六個比較器(總共要有八個比較器)，才能作出正確的判斷。由於D10.2與D5.2在實施過程中的程序相同，故僅以D10.2為一實施例來例說本發明之精神
參閱圖之，本發明接收裝萓93之第一實施例，包含依序藉接的一回復電路(在本實施例中是一時脈數據回復(CDR)電路1)、一處理電路300及一同步判定裝置400。該處理電路300包括一串列轉並列器之及一解碼電路3(在本實施例中是一ANSI 8B/10B解碼電路；在其他實施例可為濾波電路、解調變電路)。在另一實施態樣中(如圖3)，該串列轉並列器2可獨立出該處理電路300而為接收裝置93的一包含元件。該同步判定裝置400包括一比較單元4及 一耦接於比較單元4的判斷單元5。該比較單元4具有一第一比較器51、一第二比較器52，該判斷單元5具有一第一計數器53、一第二計數器54、一第一判斷器55、一第二判斷器56及一判定器57。一較佳的第二實施例中，本發明接收裝置93還包括一信號擺動偵測單元6、一判斷時序器7及一週期產生器8。該等元件的耦接關係如圖2中所示。而本發明接收裝置93所執行的本發明接收方法於隨復對各元件的介紹中描述。
參閱圖4，該編碼信號的每一訊框內在該等同步型樣之後更載送一同步型樣結束訊息，且該編碼信號在不傳送訊框期間是處於閒置狀態。在第二實施例，所以為了有效指示同步型樣位置，該信號擺動偵測單元6使一比較要求的比較期間Tcmp 是起始於該編碼信號由閒置轉為擺動，並結束於偵測到該同步型樣結束訊息時。
因為傳送該等同步型樣的初期，接收裝置93通常尚未達成同步，所以該判斷時序器7會在發現該比較要求的切換點(這裡是指上升緣)後等待一段忽視期間Tignore ，再令一判斷要求維持一段高電位的判斷期間Tjudge ；並且在其餘時間是令該判斷要求處於低電位。其中，判斷期間Tjudge 相當於該週期產生器8所產生之信號週期的K倍。值得注意的是，忽視期間Tignore 和判斷期間Tjudge 的加總值必須小於該比較期間Tcmp ，以避免該判斷期間Tjudge 和該同步型樣結束訊息的傳送時間重疊。
回歸參閱圖2，該時脈數據回復電路1接收一輸入信號 (在本實施例中是指該編碼信號)，並據以產生一串列資料和一回復時脈，而該回復時脈可作為該串列轉並列器2、該解碼電路3、該等比較器51、52和該等計數器53、54的操作依據，當然，亦可另外由其他電路產生一時脈信號供上述電路運作。
時脈數據回復電路1可採多種方式來實現，而本較佳實施例是以一壓控振盪器11(Voltage Controlled Oscillator，VCO)和一調整器12來分離出該回復時脈，且該壓控振盪器11具有複數個如圖5所示的工作線。假設傳送端91是依據一傳送端時脈來發出該編碼信號，且傳送端時脈頻率FT 與壓控振盪器11所產生之晶體時脈頻率Fx 的比率為RAT ，回復時脈頻率FR 與晶體時脈頻率Fx 的比率為RAR 。當回復時脈頻率FR 受壓控振盪器11調整，而使得調整器12量測出比率RAR 高於比率RAT ，則代表回復時脈頻率FR 過高。當比率RAR 低於比率RAT ，則代表回復時脈頻率FR 過低。
而調整器12獲知比率RAR 、RAT 的相對關係後，對應處理方式有四。第一個方式是：調整器12直接選擇壓控振盪器11的其中一種適當工作線來使回復時脈加速收斂到理想頻率值。第二個方式是：調整器12將比率相對關係通知一外部的決策電路92，再由該決策電路92選擇壓控振盪器11的其中一種適當工作線來調整。第三個方式是：調整器12將比率相對關係通知同步判定裝置400，以由同步判定裝萱400擇一適當工作線來調整。第四個方式是：假若壓控振盪器11無法依據任一工作線來調整出逼近傳送端時脈 頻率FT 的回復時脈，則調整器12會對傳送端91發出一變頻要求。然後，傳送端91再據以調升或調降傳送端時脈頻率FT ，以期落入壓控振盪器11之工作線的工作範圍而震盪出一頻率逼近的回復時脈。
該串列轉並列器2將該串列資料轉換為一位元寬度為10的並列資料。接著，該解碼電路3處理並列資料以產生一已處理信號，若該解碼電路3係為ANSI 8B/10B解碼電路，則該已處理信號係為一位元寬度為8的解碼信號。此外，當該回復時脈達成同步時，該串列資料包含有一同步型樣(D10.2即10’b0101010101)，且一第一參考值(8’h4A)為於該同步型樣中之一第一解碼信號，一第二參考值(8’hB5)為於該同步型樣中之一第二解碼信號。本實施例中，該同步型樣為10’b0101010101，其ANSI 8B/10B解碼值實際上是第一參考值(8’h4A)；但是考慮到因漂移所造成的接收狀態差異，所以也將10’b1010101010的解碼值(即第二參考值，8’hB5)納入電路設計中。當然，可僅利用第一參考值(8’h4A)或第二參考值(8’hB5)即可完成本發明的目的。
該比較單元4依據該解碼信號與第一參考值或/及第二參考值來判定該回復時脈的同步狀態，並產生代表判定結果的一第一比較信號或/及一第二比較信號。該判斷單元5基於該第一比較信號或/及該第二比較信號來產生一代表達成同步狀態的同步狀態信號。
在比較期間Tcmp 內，若是該第一比較器51發現該解碼信號不同於第一參考值(8’h4A)，則產生該第一比較信號； 該第一計數器53依據該第一比較信號來調整所儲存之一第一累加數值，於此一實施例中，每次調整是將其累加1。若是該第二比較器52發現該解碼信號不同於第二參考值(8’hB5)則產生該第二比較信號；該第二計數器54亦會依據該第二比較信號來調整所儲存之一第二累加數值，於此一實施例中，每次調整是將其累加1。
然後，在該判斷期間Tjudge 內該等判斷器55、56分別檢視該等計數器53、54的結果進而令該判定器57(本實施例中以一及閘(AND)來實現)輸出代表同步狀態的同步狀態信號。在該第一判斷器55檢視得知該第一計數器53的第一累加數值小於一臨界值N的情況下，則產生一用以表示該回復時脈之同步狀態的第一判斷訊息，以顯示達到同步狀態。在該第二判斷器56檢視得知該第二計數器54的第二累加數值小於臨界值N的情況下，則產生一用以表示該回復時脈之同步狀態的第二判斷訊息，以顯示達到同步狀態。
接著，判定器57會依據該第一判斷訊息及/或該第二判斷訊息產生代表達成同步狀態的同步狀態信號(1值)，此時，該回復時脈的頻率和相位都與傳送端時脈同步。當其中任一者不小於該臨界值N時，該同步狀態信號呈現代表未達成同步狀態的0值，也就是該回復時脈非同步於傳送端時脈。此外，在另一實施態樣中，判定器57也可以直接依據該第一累加數值及該第二累加數值來判定該回復時脈的同步狀態，而省略該等判斷器55、56。
更具體地來說，當該同步判定裝置400偵測發現該解碼信號相同於該第一/第二參考值，則傾向判定該回復時脈處於同步狀態。當不相同時，則傾向判定該回復時脈處於非同步狀態。
值得注意的是，該同步判定裝置400也可以用其他實施態樣來取代，例如：與上述實施例相反的施作方式。如此，亦可達到相同的效果。此時，該判定器57則需以一或閘(OR gate)來加以實現。當然，該臨界值N係可視實際需要而作調動。
相反施作方式亦即：當該第一比較器51發現該解碼信號相同於該第一參考值，該第一計數器53會進行累加，且在該第一判斷器55檢視得知該第一計數器53的輸出大於一臨界值M的情況下，該第一判斷訊息顯示達到同步狀態。同理，可藉由該第二比較器52、該第二計數器54和該第二判斷器56而獲取該第二判斷訊息。
上述推論達成同步的原因是：如果幾乎都能解出正確的同步型樣解碼，那麼必定是達到鎖頻狀態，因為唯有該回復時脈頻率吻合傳送端時脈才能正確解碼。再者，這也暗示了鎖相狀態的達成，因為若是該回復時脈的切換點(上升緣或是下降緣之一)發生於該解碼信號的轉換(transition)期間，將導致解碼錯誤。
而且，該同步判定裝置400所期望的位元錯誤率(bit error rate)能藉由調整該判斷期間Tjudge 和該臨界值N來設定。例如：當要求的位元錯誤率為2－9 ＝(10N)/(T/10t bit )，代表每T/10t bit 個輸入位元中最多容許10N個錯誤位元，其中t bit 為編碼信號位元率的倒數，10是指該並列資料的位元寬度。
另外，必須再說明的是，在DisplayPort系統中，編碼信號並不載送同步型樣結束訊息，而是由傳送端91透過一輔助通道(auxiliary channel，簡稱AUX通道)來告知接收裝置93目前是否正進行傳送同步型樣(相當於該信號擺動偵測單元6所發出的比較要求)，且接收裝置93也透過該輔助通道傳遞其同步鎖定狀態到傳送端，以作為傳送端傳送同步型樣的依據。所以，當本發明應用於DisplayPort系統可逕行省略信號擺動偵測單元6。
且值得注意的是，本較佳實施例雖然是以ANSI 8B/10B編碼信號和ANSI 8B/10B解碼電路來作說明，但發明範圍不侷限於此，也可適用於其他具有同步型樣的編碼信號和對應解碼電路。此外，更請注意，上述實施例中的同步判定裝置400是可獨立出於接收裝置93。還有需注意的是，於另一實施例中，更可將解碼電路3併入於同步判定裝置400中實施。
綜上所述，本發明接收裝置93以該同步判定裝置400來在每一段判斷期間Tjudge 偵測接收到屬於或不屬於同步型樣之解碼信號的次數，因而可有效得知回復時脈的鎖頻和鎖相狀態，故確實能達成本發明之目的。
惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及發明說明內容所作之簡單的等效變化與修飾，皆仍 屬本發明專利涵蓋之範圍內。
1‧‧‧時脈數據回復電路
54‧‧‧第二計數器
11‧‧‧壓控振盪器
55‧‧‧第一判斷器
12‧‧‧調整器
56‧‧‧第二判斷器
2‧‧‧串列轉並列器
57‧‧‧判定器
3‧‧‧解碼電路
6‧‧‧信號擺動偵測單元
4‧‧‧比較單元
7‧‧‧判斷時序器
400‧‧‧同步判定裝置
8‧‧‧週期產生器
5‧‧‧判斷單元
91‧‧‧傳送端
51‧‧‧第一比較器
92‧‧‧決策電路
52‧‧‧第二比較器
93‧‧‧接收裝置
53‧‧‧第一計數器
300‧‧‧處理電路
圖1是一時序圖，說明在一定時間內所涵蓋之各時脈週期個數不同；圖2是一本發明接收裝置之較佳實施例的方塊圖；圖3是一本較佳實施例之另一實施態樣的方塊圖；圖4是一示意圖，說明編碼信號、比較要求和判斷要求的相對關係；及圖5是一示意圖，說明本較佳實施例之壓控振盪器的工作線。
1‧‧‧時脈數據回復電路
54‧‧‧第二計數器
11‧‧‧壓控振盪器
55‧‧‧第一判斷器
12‧‧‧調整器
56‧‧‧第二判斷器
2‧‧‧串列轉並列器
57‧‧‧判定器
3‧‧‧解碼電路
6‧‧‧信號擺動偵測單元
4‧‧‧比較單元
7‧‧‧判斷時序器
400‧‧‧同步判定裝置
8‧‧‧週期產生器
5‧‧‧判斷單元
91‧‧‧傳送端
51‧‧‧第一比較器
92‧‧‧決策電路
52‧‧‧第二比較器
93‧‧‧接收裝置
53‧‧‧第一計數器
300‧‧‧處理電路

Claims (19)

  1. 一種接收裝置，包含：一回復電路，用以接收一輸入信號，並產生一串列資料和一回復時脈；一處理電路，耦接於該回復電路，處理該串列資料，並產生一已處理信號；及一同步判定裝置，依據該已處理信號與一第一參考值來判定該回復時脈的同步狀態；其中，該串列資料包含有一同步型樣，且該第一參考值係對應於至少一部份該同步型樣中經由該處理電路進行處理之數值，以及該同步判定裝置包括：一第一比較器，依據該已處理信號與該第一參考值來判定該回復時脈的同步狀態；一第一計數器，依據該第一比較器所判定該回復時脈的同步狀態之結果來調整所儲存之一第一累加數值；及一第一判斷器，依據該第一累加數值產生一第一判斷訊息。
  2. 如第1項所述之接收裝置，其中，該處理電路包括有一解碼電路，且該已處理信號係為一解碼信號。
  3. 如第2項所述之接收裝置，其中，當該同步判定裝置偵測發現該解碼信號相同於該第一參考值，則判定該回復時脈處於同步狀態。
  4. 如第2項所述之接收裝置，其中，該處理電路還包括有一串列轉並列器。
  5. 如第2項所述之接收裝置，其中，該解碼電路是一ANSI 8B/10B解碼電路，該同步型樣係為10’b0101010101。
  6. 如第4項所述之接收裝置，其中該串列轉並列器將該串列資料轉換為一位元寬度為10的並列資料。
  7. 如第1項所述之接收裝置，其中，該同步型樣係為10’b0101010101，該第一參考值係為8’h4A。
  8. 如第1項所述之接收裝置，其中，該同步型樣係為10’b0101010101，該第一參考值係為8’hB5。
  9. 如第1項所述之接收裝置，其中，當該第一比較器發現該已處理信號不同於該第一參考值，該第一計數器會進行累加，且在該第一判斷器檢視得知該第一計數器的輸出小於一臨界值的情況下，該第一判斷訊息顯示達到同步狀態。
  10. 如第1項所述之接收裝置，其中，當該第一比較器發現該已處理信號相同於該第一參考值，該第一計數器會進行累加，且在該第一判斷器檢視得知該第一計數器的輸出大於一臨界值的情況下，該第一判斷訊息顯示達到同步狀態。
  11. 如第1項所述之接收裝置，其中該同步判定裝置更包括：一第二比較器，依據該已處理信號與一第二參考值來判定該回復時脈的同步狀態；一第二計數器，依據該第二比較器所判定該回復時脈的同步狀態之結果來調整所儲存之一第二累加數值； 一第二判斷器，依據該第二累加數值產生一第一第二判斷訊息；及一判定器，依據該第一判斷訊息及該第二判斷訊息產生一同步狀態信號；其中，該第二參考值係對應於至少一部份該同步型樣中經由該處理電路進行處理之數值，且該第二判斷訊息用以表示該第二判斷器所判斷出的該回復時脈之同步狀態。
  12. 如第1項所述之接收裝置，其中，該處理電路是一ANSI 8B/10B解碼電路，而該接收裝置更包含一串列轉並列器，將該串列資料轉換為一位元寬度為10的並列資料後才送往該處理電路，且該處理電路輸出之已處理信號的位元寬度為8。
  13. 一種同步判定裝置，位於一具有一處理電路之接收裝置內，用於判定一回復時脈的同步狀態，該同步判定裝置包括：一比較單元，耦接於該處理電路，依據一已處理信號與至少一參考值產生至少一比較信號；及一判斷單元，耦接於該比較單元，依據該至少一比較信號產生一同步狀態信號；其中，該同步狀態信號用以表示該回復時脈之同步狀態，且該處理電路係用以接收並處理一串列資料，以產生該已處理信號，且該比較單元更包含有：一第一比較器，依據該已處理信號與一第一參考值產生 一第一比較信號；及一第二比較器，依據該已處理信號與一第二參考值產生一第二比較信號；其中，該串列資料包含有一同步型樣，且該第一參考值係對應於至少一部份該同步型樣中經由該處理電路進行處理之一第一數值，該第二參考值係對應於至少一部份該同步型樣中經由該處理電路進行處理之一第二數值。
  14. 如第13項所述之同步判定裝置，其中該判斷單元更包含有：一第一計數器，依據該第一比較信號來進行累加；一第二計數器，依據該第二比較信號來進行累加；一第一判斷器，依據該第一計數器的累加數值與一臨界值產生一第一判斷訊息；一第二判斷器，依據該第二計數器的累加數值與該臨界值產生一第二判斷訊息；及一判定器，依據該第一判斷訊息及該第二判斷訊息產生該同步狀態信號。
  15. 如第13項所述之同步判定裝置，其中，當該同步判定裝置偵測發現該已處理信號相同於該至少一參考值中之其一，則判定該回復時脈處於同步狀態。
  16. 一種接收方法，用於判定一輸入信號之時脈的同步狀態，包含以下步驟：接收該輸入信號； 依據該輸入信號產生一串列資料及一回復時脈；解碼該串列資料以產生一解碼信號；及比較該解碼信號與至少一參考值來累加一第一累加數值，來判定該回復時脈的同步狀態；其中，該串列資料包含有一同步型樣，且該至少一參考值包含有一第一參考值，且該第一參考值係對應於至少一部份該同步型樣中經解碼所產生之一第一數值。
  17. 第16項所述之接收方法，其中判定該回復時脈的同步狀態之該步驟更包含有：比較該解碼信號與該一第二參考值來累加一第二累加數值；其中，該至少一參考值更包含有該第二參考值，且該第二參考值係對應於至少一部份該同步型樣中經解碼所產生之一第二數值。
  18. 如第17項所述之接收方法，其中判定該回復時脈的同步狀態之該步驟更包含有：依據該第一累加數值產生一第一判斷訊息；依據該第二累加數值產生一第二判斷訊息；及依據該第一判斷訊息及該第二判斷訊息判定該回復時脈的同步狀態。
  19. 如第17項所述之接收方法，其中判定該回復時脈的同步狀態之該步驟更包含有：依據該第一累加數值及該第二累加數值判定該回復時脈的同步狀態。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8516290B1 (en) * 2010-02-02 2013-08-20 Smsc Holdings S.A.R.L. Clocking scheme for bridge system
CN101964657B (zh) * 2010-09-19 2013-02-27 昆山芯视讯电子科技有限公司 低功耗usb电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010033188A1 (en) * 2000-03-14 2001-10-25 Edward Aung Clock data recovery circuitry associated with programmable logic device circuitry
US20020190751A1 (en) * 2001-03-19 2002-12-19 Altera Corporation Programmable logic device with high speed serial interface circuitry
US6724328B1 (en) * 2003-06-03 2004-04-20 Altera Corporation Byte alignment for serial data receiver

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6930512B2 (en) * 2002-11-06 2005-08-16 Broadcom Corporation One-level zero-current-state exclusive or (XOR) gate
CN100499415C (zh) 2003-04-30 2009-06-10 华为技术有限公司 一种时分复用业务恢复时钟的产生方法及装置
US7991296B1 (en) * 2006-11-10 2011-08-02 Marvell International Ltd. Method and apparatus for data frame synchronization and delineation

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010033188A1 (en) * 2000-03-14 2001-10-25 Edward Aung Clock data recovery circuitry associated with programmable logic device circuitry
US20020190751A1 (en) * 2001-03-19 2002-12-19 Altera Corporation Programmable logic device with high speed serial interface circuitry
US6724328B1 (en) * 2003-06-03 2004-04-20 Altera Corporation Byte alignment for serial data receiver

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