CN114257239B - 一种可编程逻辑芯片内部振荡校准方法和系统 - Google Patents
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Abstract
本发明提出了一种可编程逻辑芯片内部振荡校准方法和系统，该方法包括获取可编程逻辑芯片内部时钟，并对内部时钟分频得到第二时钟信号；将第一时钟信号与第二时钟信号进行逻辑运算得到频率补偿参数；第一时钟信号为可编程逻辑芯片外部时钟信号；以第二时钟信号作为采样时钟，根据频率补偿参数对可编程逻辑芯片内部时钟进行补偿。基于该方法，还提出了一种可编程逻辑芯片内部振荡校准系统，本发明从数字信号处理的角度对CPLD内部振荡进行校准，完全由可编程逻辑芯片内部逻辑根据频率补偿参数生成，不存在冗余资源，可以有效解决资源浪费问题。对内部信号的校准理论上在第二个时钟周期完成，校准时间很短。
Description
技术领域
本发明属于芯片振荡校准技术领域，特别涉及一种可编程逻辑芯片内部振荡校准方法和系统。
背景技术
时钟是CPLD芯片工作的核心，CPLD：Complex Programmable logic device；复杂可编程逻辑器件。目前，CPLD芯片工作所需的时钟大多数通过其内部集成的晶体振荡电路生成。由于制造工艺上的参差和外界环境的干扰，芯片内部集成晶振生成的时钟频率存在部分的偏差。这种偏差会在芯片工作时逐渐积累，最终带来很大的影响。因此需要对芯片内部集成晶振进行额外地校准。目前，晶振校准电路的设计思路主要分为以下三部分：时钟比较模块，控制生成模块和晶振控制模块。其中，时钟比较模块用来比较标准时钟和待校准时钟，并将比较结果传递给控制生成模块；控制生成模块根据比较结果计算出晶振控制模块所需要的控制参数。晶振控制模块用于调整待校准晶振，使其趋近于标准时钟。不断重复上述比较-调整操作，直至待调准时钟满足要求。
现有技术中关于片内晶振校准提出了一种逐次逼近算法，根据时钟比较模块输出的比较结果，利用逐次逼近算法生成步长控制信号。首先根据时钟比较结果计算得到步长N，并根据此步长得到的校准值去调整待校准时钟。如果校准后时钟依旧没有达到预期值，则继续以步长N调整；如果校准后的时钟超过预期值，则以N/2为步长反向调整时钟。以此类推，逐步缩小步长对待校准时钟进行上下微调，直至符合要求。如果以步长N/4和N/8均无法调整到预期值，则取最后两次校准值的平均值作为最终校准值。现有技术对片内晶振电路的时钟频率的调整方法是通过寄存器控制开关选择片内电容，通过改变电容来改变时钟频率，进一步达到校准时钟的目的。因为每个芯片的时钟偏差是不一样的，所以需要足够多的电容来保证校准电路的适应性。大量冗余电容会造成资源浪费，同时加大芯片集成难度。其次，每次时钟校准的步长都与上次调整的步长相关，不具有自适应性，会造成校准时间过长。
发明内容
为了解决上述技术问题，本发明提出了一种可编程逻辑芯片内部振荡校准系统，完全由CPLD内部逻辑根据频率补偿参数生成，不存在冗余资源，可以有效解决资源浪费问题。
为实现上述目的，本发明采用以下技术方案：
一种可编程逻辑芯片内部振荡校准方法，包括以下步骤：
获取可编程逻辑芯片内部时钟，并对所述内部时钟分频得到第二时钟信号；
将所述第一时钟信号与第二时钟信号进行逻辑运算得到频率补偿参数；所述第一时钟信号为可编程逻辑芯片外部时钟信号；
以第二时钟信号作为采样时钟，根据所述频率补偿参数对可编程逻辑芯片内部时钟进行补偿。
进一步的，所述将所述第一时钟信号与第二时钟信号进行逻辑运算得到频率补偿参数的过程为将所述第一时钟信号与第二时钟信号进行异或运算得到频率补偿参数。
进一步的，所述异或运算的过程为：
获取第一时钟信号A上升沿比第二时钟信号B提前到来的时间ta和获取第一时钟信号A下降沿比第二时钟信号B提前到来的时间tb；则所述T为第一时钟信号A与第二时钟信号B的周期差；将所述/>等效为第一时钟信号A与第二时钟信号B的频差Δf；
如果Δf>0，则第一时钟信号A>0，则第二时钟信号B的频率大于第一时钟信号A的频率，需要降频；如果Δf<0，则第一时钟信号A<0，则第二时钟信号B的频率小于第一时钟信号A的频率，需要升频；
所以以±|Δf|作为频率补偿参数。
进一步的，所述方法还包括：将所述频率补偿参数±|Δf|保存至可编程逻辑芯片内部的内部闪存中。
进一步的，所述以第二时钟信号作为采样时钟的过程为：
将所述第二时钟信号转换为数字信号，根据所述频率补偿参数对采样得到的数字信号进行压缩或扩展；
然后将处理后的数字信号转换成模拟信号输出。
进一步的，所述根据所述频率补偿参数对可编程逻辑芯片内部时钟进行补偿的过程为：
如果±|Δf|大于0，则对可编程逻辑芯片内部时钟进行频率补偿；
如果±|Δf|小于0，则对可编程逻辑芯片内部时间进行频率负补偿；
如果±|Δf|等于0，则不需要对可编程逻辑芯片内部时间进行频率，校准结束。
进一步的，所述方法还包括：重新计算校准后的内部时钟和外部时钟，如果得到的频率补偿参数为零，则校准结束，否则校准失败。
本发明还提出了一种可编程逻辑芯片内部振荡校准系统，包括分频模块、频率监测模块和频率补偿模块；
所述分频模块用于获取可编程逻辑芯片内部时钟，并对所述内部时钟分频得到第二时钟信号；
所述频率监测模块用于将所述第一时钟信号与第二时钟信号进行逻辑运算得到频率补偿参数；所述第一时钟信号为可编程逻辑芯片外部时钟信号；
所述频率补偿模块用于以第二时钟信号作为采样时钟，根据所述频率补偿参数对可编程逻辑芯片内部时钟进行补偿。
进一步的，所述分频模块与可编程逻辑芯片内部时钟振荡器连接。
进一步的，所述频率监测模块与可编程逻辑芯片外部时钟信号通信连接。
发明内容中提供的效果仅仅是实施例的效果，而不是发明所有的全部效果，上述技术方案中的一个技术方案具有如下优点或有益效果：
本发明提出了一种可编程逻辑芯片内部振荡校准方法和系统，该方法包括获取可编程逻辑芯片内部时钟，并对内部时钟分频得到第二时钟信号；将第一时钟信号与第二时钟信号进行逻辑运算得到频率补偿参数；第一时钟信号为可编程逻辑芯片外部时钟信号；以第二时钟信号作为采样时钟，根据频率补偿参数对可编程逻辑芯片内部时钟进行补偿。本发明从数字信号处理的角度对CPLD内部振荡进行校准，完全由可编程逻辑芯片内部逻辑根据频率补偿参数生成，不存在冗余资源，可以有效解决资源浪费问题。对内部信号的校准理论上在第二个时钟周期完成，校准时间很短。
基于一种可编程逻辑芯片内部振荡校准方法，还提出了一种可编程逻辑芯片内部振荡校准系统。分频器对内部生成时钟进行M分频，分别作为采样时钟和计数时钟供频率补偿电路和频率监测模块使用。频率监测模块主要用来分析比较外部标准时钟和CPLD的内部时钟，并计算得到频率补偿参数，然后将补偿参数传递给频率补偿电路。频率补偿电路根据获得的参数值，对CPLD内部振荡电路生成的时钟频率进行补偿，以达到校准的目的。UFM是CPLD提供给用户的一块大小为8K的内部闪存空间。校准成功后将补偿参数保存到UFM中，可以预防CPLD掉电后补偿数据丢失，避免再次校准，该系统采用数字电路，不受电压、温度等外界因素干扰，稳定性强。
附图说明
如图1为本发明实施例1一种可编程逻辑芯片内部振荡校准方法流程图；
如图2为本发明实施例1一种可编程逻辑芯片内部振荡校准方法中异或操作示意图；
如图3为本发明实施例1一种可编程逻辑芯片内部振荡校准系统示意图。
具体实施方式
为能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本发明进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。
实施例1
本发明实施例1提出了一种可编程逻辑芯片内部振荡校准方法，解决现有的校准时间过长和资源浪费的问题。如图1为本发明实施例1一种可编程逻辑芯片内部振荡校准方法流程图。
首先获取可编程逻辑芯片内部时钟，并对内部时钟分频得到第二时钟信号；本发明中采用分频器对内部时钟M分频，假设内部时钟B频率为f,那么分频后时钟频率为Mf。
其次将第一时钟信号与第二时钟信号进行逻辑运算得到频率补偿参数；第一时钟信号为可编程逻辑芯片外部时钟信号；
将第一时钟信号与第二时钟信号进行异或运算得到频率补偿参数。
如图2为本发明实施例1一种可编程逻辑芯片内部振荡校准方法中异或操作示意图，异或运算的过程为：
获取第一时钟信号A上升沿比第二时钟信号B提前到来的时间ta和获取第一时钟信号A下降沿比第二时钟信号B提前到来的时间tb；
则
所述T为第一时钟信号A与第二时钟信号B的周期差；将等效为第一时钟信号A与第二时钟信号B的频差Δf；如果信号A、B频率相同，则频差Δf为0。
如果校准后取消外部时钟，计算得到频差Δf为0。由此可以看出频差Δf可以用来作为判断是否需要校准时钟的标志。考虑到异或逻辑的性质(即1异或0等于1)，Δf的正负与当前时刻频率较小的信号相同。即如果Δf>0，则第一时钟信号A>0，则第二时钟信号B的频率大于第一时钟信号A的频率，内部时钟频率大于外部时钟，需要降频；如果Δf<0，则第一时钟信号A<0，则第二时钟信号B的频率小于第一时钟信号A的频率，外部时钟频率大于内部时钟，需要升频；所以以±|Δf|作为频率补偿参数。
最后以第二时钟信号作为采样时钟，根据频率补偿参数对可编程逻辑芯片内部时钟进行补偿。
将第二时钟信号转换为数字信号，根据频率补偿参数对采样得到的数字信号进行压缩或扩展；然后将处理后的数字信号转换成模拟信号输出。同时频率补偿参数±|Δf|保存至可编程逻辑芯片内部的内部闪存UFM中，UFM是CPLD提供给用户的一块大小为8K的内部闪存空间。校准成功后将补偿参数保存到UFM中，可以预防CPLD掉电后补偿数据丢失，避免再次校准。
根据频率补偿参数对可编程逻辑芯片内部时钟进行补偿的过程为：
如果±|Δf|大于0，则对可编程逻辑芯片内部时钟进行频率补偿；
如果±|Δf|小于0，则对可编程逻辑芯片内部时间进行频率负补偿；
如果±|Δf|等于0，则不需要对可编程逻辑芯片内部时间进行频率，校准结束。
重新计算校准后的内部时钟和外部时钟，如果得到的频率补偿参数为零，则校准结束，反之代表校准失败，需要重新校准。
本发明实施例1提出的一种可编程逻辑芯片内部振荡校准方法，从数字信号处理的角度对CPLD内部振荡进行校准，完全由可编程逻辑芯片内部逻辑根据频率补偿参数生成，不存在冗余资源，可以有效解决资源浪费问题。对内部信号的校准理论上在第二个时钟周期完成，校准时间很短。
实施例2
基于本发明实施例1提出的一种可编程逻辑芯片内部振荡校准方法，本发明实施例2还提出了一种可编程逻辑芯片内部振荡校准系统。该系统包括分频模块、频率监测模块和频率补偿模块；
分频模块用于获取可编程逻辑芯片内部时钟，并对内部时钟分频得到第二时钟信号；
频率监测模块用于将所述第一时钟信号与第二时钟信号进行逻辑运算得到频率补偿参数；所述第一时钟信号为可编程逻辑芯片外部时钟信号；
频率补偿模块用于以第二时钟信号作为采样时钟，根据所述频率补偿参数对可编程逻辑芯片内部时钟进行补偿。
如图3为本发明实施例1一种可编程逻辑芯片内部振荡校准系统示意图，分频模块采用分频器，分频器与可编程逻辑芯片内部的时钟振荡器连接。频率补偿模块采用频率补偿电路，频率补偿电路与内部闪存连接。频率监测模块与可编程逻辑芯片外部时钟信号通信连接。
分频器对内部生成时钟进行M分频，分别作为采样时钟和计数时钟供频率补偿电路和频率监测模块使用。频率监测模块主要用来分析比较外部标准时钟和CPLD的内部时钟，并计算得到频率补偿参数，然后将补偿参数传递给频率补偿电路。频率补偿电路根据获得的参数值，对CPLD内部振荡电路生成的时钟频率进行补偿，以达到校准的目的。UFM是CPLD提供给用户的一块大小为8K的内部闪存空间。校准成功后将补偿参数保存到UFM中，可以预防CPLD掉电后补偿数据丢失，避免再次校准。
通过分频器把CPLD内部振荡电路生成的时钟M分频(假设内部时钟B频率为f,那么分频后时钟频率为Mf)。然后将分频后的时钟传递给频率监测模块作为计数时钟使用。
频率监测模块中，首先将外部时钟A和内部时钟B进行异或操作。如图2为本发明实施例1一种可编程逻辑芯片内部振荡校准方法中异或操作示意图，异或运算的过程为：
获取第一时钟信号A上升沿比第二时钟信号B提前到来的时间ta和获取第一时钟信号A下降沿比第二时钟信号B提前到来的时间tb；
则
T为第一时钟信号A与第二时钟信号B的周期差；将等效为第一时钟信号A与第二时钟信号B的频差Δf；如果信号A、B频率相同，则频差Δf为0。
如果校准后取消外部时钟，计算得到频差Δf为0。由此可以看出频差Δf可以用来作为判断是否需要校准时钟的标志。考虑到异或逻辑的性质(即1异或0等于1)，Δf的正负与当前时刻频率较小的信号相同。即如果Δf>0，则第一时钟信号A>0，则第二时钟信号B的频率大于第一时钟信号A的频率，内部时钟频率大于外部时钟，需要降频；如果Δf<0，则第一时钟信号A<0，则第二时钟信号B的频率小于第一时钟信号A的频率，外部时钟频率大于内部时钟，需要升频；所以以±|Δf|作为频率补偿参数。
最后以第二时钟信号作为采样时钟，根据频率补偿参数对可编程逻辑芯片内部时钟进行补偿。
频率监测模块将频率补偿参数传递给频率补偿电路。
如果±|Δf|大于0，则对可编程逻辑芯片内部时钟进行频率补偿；
如果±|Δf|小于0，则对可编程逻辑芯片内部时间进行频率负补偿；
如果±|Δf|等于0，则不需要对可编程逻辑芯片内部时间进行频率，校准结束。
频率补偿电路的本质是一个模数-数模转换电路。其采样时钟由内部时钟分频得到。首先通过采样时钟将内部时钟转换成数字信号。然后频率补偿电路根据频率补偿参数对采样得到的数字信号进行压缩或扩展。最后将处理后的数字信号重新转换成模拟信号输出。同时将补偿参数保存到CPLD的内部UFM中。
频率监测模块继续比较分析得到的校正后时钟和外部时钟，如果计算得到的频率补偿参数为零则代表校准成功，反之代表校准失败，需要重新校准。
本发明实施例2提出的一种可编程逻辑芯片内部振荡校准系统，从数字信号处理的角度对CPLD内部振荡进行校准，完全由可编程逻辑芯片内部逻辑根据频率补偿参数生成，不存在冗余资源，可以有效解决资源浪费问题。本发明实施例2提出的校准系统采用数字电路，不受电压、温度等外界因素干扰，稳定性强。对内部信号的校准理论上在第二个时钟周期完成，校准时间很短。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。另外，本申请实施例提供的上述技术方案中与现有技术中对应技术方案实现原理一致的部分并未详细说明，以免过多赘述。
上述虽然结合附图对本发明的具体实施方式进行了描述，但并非对本发明保护范围的限制。对于所属领域的技术人员来说，在上述说明的基础上还可以做出其它不同形式的修改或变形。这里无需也无法对所有的实施方式予以穷举。在本发明的技术方案的基础上，本领域技术人员不需要付出创造性劳动即可做出的各种修改或变形仍在本发明的保护范围以内。
Claims (8)
1.一种可编程逻辑芯片内部振荡校准方法，其特征在于，包括以下步骤：
获取可编程逻辑芯片内部时钟，并对所述内部时钟分频得到第二时钟信号；
将第一时钟信号与第二时钟信号进行逻辑运算得到频率补偿参数；所述第一时钟信号为可编程逻辑芯片外部时钟信号；所述将第一时钟信号与第二时钟信号进行逻辑运算得到频率补偿参数的过程为将第一时钟信号与第二时钟信号进行异或运算得到频率补偿参数；所述异或运算的过程为：
获取第一时钟信号A上升沿比第二时钟信号B提前到来的时间和获取第一时钟信号A下降沿比第二时钟信号B提前到来的时间/>；则/>；所述/>为第一时钟信号A与第二时钟信号B的周期差；将所述/>等效为第一时钟信号A与第二时钟信号B的频差/>；
如果，则第一时钟信号/>,则第二时钟信号B的频率大于第一时钟信号A的频率，需要降频；如果/>，则第一时钟信号/>,则第二时钟信号B的频率小于第一时钟信号A的频率，需要升频；
所以以作为频率补偿参数；
以第二时钟信号作为采样时钟，根据所述频率补偿参数对可编程逻辑芯片内部时钟进行补偿 。
2.根据权利要求1所述的一种可编程逻辑芯片内部振荡校准方法，其特征在于，所述方法还包括：将所述频率补偿参数保存至可编程逻辑芯片内部的内部闪存中。
3.根据权利要求1所述的一种可编程逻辑芯片内部振荡校准方法，其特征在于，所述以第二时钟信号作为采样时钟的过程为：
将所述第二时钟信号转换为数字信号，根据所述频率补偿参数对采样得到的数字信号进行压缩或扩展；
然后将处理后的数字信号转换成模拟信号输出。
4.根据权利要求1所述的一种可编程逻辑芯片内部振荡校准方法，其特征在于，所述根据所述频率补偿参数对可编程逻辑芯片内部时钟进行补偿的过程为：
如果大于0，则对可编程逻辑芯片内部时钟进行频率补偿；
如果小于0，则对可编程逻辑芯片内部时间进行频率负补偿；
如果等于0，则不需要对可编程逻辑芯片内部时间进行频率，校准结束。
5.根据权利要求1至4任意一项所述的一种可编程逻辑芯片内部振荡校准方法，其特征在于，所述方法还包括：重新计算校准后的内部时钟和外部时钟，如果得到的频率补偿参数为零，则校准结束，否则校准失败。
6.一种可编程逻辑芯片内部振荡校准系统，其特征在于，包括分频模块、频率监测模块和频率补偿模块；
所述分频模块用于获取可编程逻辑芯片内部时钟，并对所述内部时钟分频得到第二时钟信号；
所述频率监测模块用于将第一时钟信号与第二时钟信号进行逻辑运算得到频率补偿参数；所述第一时钟信号为可编程逻辑芯片外部时钟信号；所述将第一时钟信号与第二时钟信号进行逻辑运算得到频率补偿参数的过程为将第一时钟信号与第二时钟信号进行异或运算得到频率补偿参数；所述异或运算的过程为：
获取第一时钟信号A上升沿比第二时钟信号B提前到来的时间和获取第一时钟信号A下降沿比第二时钟信号B提前到来的时间/>；则/>；所述/>为第一时钟信号A与第二时钟信号B的周期差；将所述/>等效为第一时钟信号A与第二时钟信号B的频差/>；
如果，则第一时钟信号/>,则第二时钟信号B的频率大于第一时钟信号A的频率，需要降频；如果/>，则第一时钟信号/>,则第二时钟信号B的频率小于第一时钟信号A的频率，需要升频；
所以以作为频率补偿参数；
所述频率补偿模块用于以第二时钟信号作为采样时钟，根据所述频率补偿参数对可编程逻辑芯片内部时钟进行补偿。
7.根据权利要求6所述的一种可编程逻辑芯片内部振荡校准系统，其特征在于，所述分频模块与可编程逻辑芯片内部时钟振荡器连接。
8.根据权利要求7所述的一种可编程逻辑芯片内部振荡校准系统，其特征在于，所述频率监测模块与可编程逻辑芯片外部时钟信号通信连接。
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