CN102347750A - 时钟跟随电路和时钟电路的跟随方法 - Google Patents

Abstract

本发明公开一种时钟跟随电路，包括：数字鉴相单元，用于接收本地时钟源和校准时钟源信号并对其进行分频，鉴别出分频后相同频率的本地时钟源信号和校准时钟源信号之间的相位差，根据相位差形成占空比可调脉冲PWM信号，对PWM信号进行分频并输出；数模转换单元，用于接收数字鉴相单元的分频后的PWM信号，将PWM信号转换为模拟电压控制信号并输出；时钟生成单元，用于接收来自数模转换单元的模拟电压控制信号，根据模拟电压控制信号，调节时钟生成单元内压控晶振的输出频率，形成本地时钟源信号，将本地时钟源信号反馈至数字鉴相单元。本发明还公开一种时钟电路的跟随方法。本发明可实现本地时钟与外部时钟同步，采用纯硬件实现，可提高时钟跟随的精度。

Description

时钟跟随电路和时钟电路的跟随方法

技术领域

本发明涉及时钟电路领域，尤其涉及一种时钟跟随电路和时钟电路的跟随方法。

背景技术

时钟是任何时序数字电路的关键组成部分，特别对于定时和频率要求高的通信设备、自动控制系统、计算机硬件等而言更是影响通信质量、控制准确度、计算效率等指标的关键因素。在数字同步网中，互连设备需要同步时钟来保持数据同步，但直接使用外部时钟来保持同步，存在时钟信号质量差、抖动大的问题。同步时钟源电路一般都采用专用时钟跟随电路来实现。

在通信网中，同步数字网设备占重要地位，它属于支撑网的范畴，在整个通信网中为其他数字通信设备和网络设备提供高稳定度和高精度的时钟源，关系着系统各个部分的性能及通信质量，该设备的核心技术就是时钟跟随，即本地的时钟源跟随外部输入的校准时钟源。这里跟随的标准即保持两时钟源的频率相同且相位差恒定，或相位差在一个较小的范围浮动。时钟跟随电路，一般使用数字鉴相单元对外部输入的校准时钟源和本地时钟源的反馈进行鉴相，然后根据数字鉴相单元输出的两者的相位差来调整本地时钟源，使本地时钟源和校准时钟源保持同步。

电路通过对数字鉴相单元的输出的处理来实现对校准时钟源的跟踪，实现本地时钟源和校准时钟源的同步，输出符合标准的时钟供对端数字设备使用。

现有技术中，时钟跟随电路一般由中央处理单元(Central Process Unit，简称“CPU”)、逻辑电路模块、本地时钟源、计数器、鉴相时钟、数字锁相环等组成。时钟跟随原理：逻辑电路模块对校准时钟源和本地时钟源的相位差计数，计数通过计数器使用鉴相时钟实现，由校准时钟源和本地时钟源的脉冲触发，并将鉴相计数结果发给CPU，CPU根据得到的相位差通过锁相算法实现锁相。最后，将锁相数据送给锁相环，由锁相环输出跟随时钟。

图5示出了逻辑电路模块对校准时钟源和本地时钟源的相位差计数的时序信号波形图。其中鉴相时钟信号表示用于鉴相的高频时钟，它的频率高于校准时钟源信号和本地时钟源信号。如图5所示，校准时钟源信号的上升沿触发计数器开始计数，计数器按脉冲的方式对每个鉴相时钟信号进行计数，并由本地时钟源信号的上升沿结束计数器的计数，所以这个时候的计数值对应着图中的鉴相时钟信号的脉冲数。每次计数结束时对计数值进行锁存并通知CPU，通知方法可是中断方式或者查询方式等。CPU根据得到的计数值和鉴相时钟信号、本地时钟源信号的周期算出校准时钟源和本地时钟源的相位差，然后根据锁相算法实现对设备的输出的处理，使得设备的本地时钟源始终锁定校准时钟源。该过程是一个实时跟随的过程，逻辑电路模块不停的采样两个时钟源的相位差，然后CPU根据相位差不停的调整，直到完全达到要求的跟随状态。

在实际应用中，上述电路存在以下问题：该电路需要CPU和高频率的鉴相时钟信号，CPU受其软件架构影响，其响应速度具有一定不可控性和不确定性，对时钟跟随精度造成不良影响。

发明内容

有鉴于此，本发明提出一种时钟跟随电路，实现本地时钟与外部时钟同步，可提高时钟电路的跟随精度。

本发明还提出一种时钟电路的跟随方法，实现本地时钟与外部时钟同步，可提高时钟电路的跟随精度。

为达到上述目的，本发明实施例的技术方案是这样实现的：

一种时钟跟随电路，包括：数字鉴相单元、数模转换单元、时钟生成单元，其中

数字鉴相单元，用于接收本地时钟源信号和外部输入的校准时钟源信号，对所述本地时钟源信号和校准时钟源信号进行分频，鉴别出分频后得到的相同频率的本地时钟源信号和校准时钟源信号之间的相位差，根据所述相位差形成占空比可调脉冲PWM信号，对所述PWM信号进行分频，并将分频后的PWM信号输出；

数模转换单元，用于接收来自数字鉴相单元的分频后的PWM信号，将所述PWM信号转换为模拟电压控制信号，并将所述模拟电压控制信号输出；

时钟生成单元，用于接收来自数模转换单元的模拟电压控制信号，根据所述模拟电压控制信号，调节时钟生成单元输出频率，形成本地时钟源信号反馈至数字鉴相单元。

一种时钟电路的跟随方法，包括以下步骤：

S1、接收本地时钟源信号、和校准时钟源信号，对所述本地时钟源信号和校准时钟源信号进行分频，鉴别出分频后得到的频率相同的本地时钟源信号和校准时钟源信号之间的相位差，根据所述相位差形成PWM信号，对所述PWM信号进行分频；

S2、将分频后的PWM信号转换为模拟电压控制信号，根据所述模拟电压控制信号，调节时钟频率，并将该时钟作为步骤S1所述的本地时钟源信号。

本发明的有益效果为，通过使用可编程逻辑芯片FPGA进行运算来输出外部时钟和本地的相位差，产生含相位差信息的PWM信号，调节压控晶振的输出频率，来实现本地时钟与外部时钟同步，可提高时钟电路的跟随精度。

附图说明

图1为本发明实施例的电路结构图；

图2为本发明实施例的数字鉴相单元结构示意图；

图3为本发明实施例的方法流程图；

图4为根据本发明实施例的方法流程示意图；

图5为现有技术的时序信号波形图；

图6为本发明实施例的电路信号示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下通过具体实施例并参见附图，对本发明进行详细说明。

本发明实施例中，记数字同步网设备外部输入的时钟为校准时钟源，定义数字同步网设备本地生成的时钟为本地时钟源。

本发明实施例的电路结构如图1所示，一种时钟跟随电路，包括：数字鉴相单元、数模转换单元、时钟生成单元，其中：

数字鉴相单元101，如图2所示，包括

1/N₁分频器，用于接收本地时钟源的信号，对所述本地时钟源的信号进行1/N₁分频，并将分频后的信号输出；

1/N₂分频器，用于接收校准时钟源的信号，对所述校准时钟源的信号进行1/N₂分频，并将分频后的信号输出；

上述分频是为了放大本地时钟源信号和校准时钟源信号的相位差，同时使经过1/N₁分频器和1/N₂分频器分频后的本地时钟源信号和校准时钟源信号的频率相同。

数字鉴相单元接收到的本地时钟源信号和校准时钟源信号的频率可能不相同，因为本地时钟源是数字同步网设备本地的时钟，由压控晶振产生，一般压控晶振产生的频率没有外部输入的校准时钟源信号的频率高，即一般本地时钟源信号的频率没有校准时钟源信号的频率高，只有本地时钟源信号和校准时钟源信号的频率相同时，才能进行两者相位的比较。

例如：本地时钟源信号的频率是100M，N₁为10，分频后的频率为19M×1/N₁＝19M×1/10＝1.9M。

校准时钟源信号的频率是38M，N₂为20，分频后的频率也为38M×1/N₂＝38M×1/20＝1.9M。

鉴相模块，用于接收来自1/N₁分频器和1/N₂分频器分频后的相同频率的信号，鉴别出本地时钟源信号和校准时钟源信号之间的相位差，根据所述相位差形成PWM信号(Pulse Width Modulation占空比可调脉冲)，并将所述PWM信号输出。

所述鉴别出本地时钟源信号和校准时钟源信号之间的相位差，并根据所述相位差形成PWM信号，包括：

当本地时钟源信号的上升沿来到时，PWM信号置为1；当校准时钟源信号的上升沿来到时，PWM信号置为0。

或者

当校准时钟源信号的上升沿来到时，PWM信号置为1；当本地时钟源信号的上升沿来到时，PWM信号置为0。

PWM信号置为1，表示PWM高电平；PWM信号置为0，表示PWM低电平。

即只要本地时钟源信号和校准时钟源信号有相位差，PWM信号就不会为0。

上述对PWM信号的设置是为了使PWM高电平脉宽跟随本地时钟源信号和校准时钟源信号的相位差变化而变化。本地时钟源信号和校准时钟源信号的相位差越大，PWM高电平脉宽越宽，本地时钟源信号和校准时钟源信号的相位差越小，PWM高电平脉宽越窄。

1/M分频器，用于接收来自鉴相模块的PWM信号，对所述PWM信号进行1/M分频，并将分频后的PWM信号输出。

由于输出的PWM信号会发送到数模转换单元，数模转换单元使用RC滤波电路实现，RC滤波电路是个低通滤波器，使用该滤波电路滤除单向脉动电压中的谐波分量，从而得到比较平滑的直流电压，即频率较高的谐波将被滤除。PWM信号的频率越大，通过RC滤波电路后得到的模拟电压控制信号的电压幅度越小。因此，需要进行M分频，降低频率，让谐波能量保持在期望值。

上述数字鉴相单元101包括一个鉴相模块和三个分频器，使用可编程逻辑芯片实现，即FPGA(Field Programmable Gate Array，现场可编程门阵列)。其中，鉴相模块是一个异或门。

数模转换单元102，用于接收来自数字鉴相单元101的PWM信号，通过RC滤波的方式，将所述PWM信号转换为模拟电压控制信号，并将所述模拟电压控制信号输出。

选择RC滤波电路是因为，RC滤波电路是无源滤波电路，电路简单，抗干扰能力强，有较好的低频性能，并且选用标准的阻容元件易得。PWM信号的频率f与RC滤波电路的电阻R和电容C之间的关系如下：

其中，A(f)为输出电压增益，A(f)小于1。

记PWM信号占空比为z，PWM信号输入的电压幅度为e_x，则RC滤波电路输出的模拟电压控制信号的电压幅度V为：

$V={\mathrm{ze}}_x.A\left(f\right)={\mathrm{ze}}_x\left|\frac{1}{1+j\left(2\mathrm{\πRCf}\right)}\right|---\left[1\right]$

从式[1]可以看出，PWM信号的频率和PWM信号占空比可以通过RC滤波电路转化成模拟电压控制信号。PWM信号的频率f越大，模拟电压控制信号的电压幅度越小。PWM信号占空比越大，PWM高电平脉宽越宽，模拟电压控制信号的电压幅度越大。

所述数模转换单元102使用RC滤波电路实现。

时钟生成单元103，用于接收来自数模转换单元102的模拟电压控制信号，根据所述模拟电压控制信号，调节时钟生成单元内部压控晶振的输出频率，形成本地时钟源信号，将所述本地时钟源信号反馈至数字鉴相单元101。

所述时钟生成单元为压控晶振电路。

根据所述模拟电压控制信号，调节时钟生成单元内部的压控晶振的频偏，形成本地时钟源信号，具体为：

设压控晶振的相关参数如下

Pullability(可调频偏范围)：-h～h(单位ppm，part per million百万分之，是10的-6次方)；

压控晶振频率范围：a_z～b_z(单位：赫兹)，a_z是压控晶振的起始频率；

Control Voltage range(控制电压幅度)：a_v～b_v(单位：伏特)，

则单位控制电压幅度提升的频率＝2h/(a_v-b_v)(单位：赫兹)            [2]

压控晶振输出的频率＝压控晶振起始频率+模拟电压控制信号的电压幅度×单位控制电压幅度提升的频率

根据式[1]、式[2]，可得：

模拟电压控制信号的电压幅度越高，压控晶振输出的频率上偏。模拟电压控制信号的电压幅度越低，压控晶振输出的频率下偏。

时钟生成单元103不断地将本地时钟源信号反馈给数字鉴相单元101，形成闭环反馈，PWM高电平脉宽保持趋于0的趋势，即保持缩小本地时钟源和校准时钟源相位差的趋势，最终使得本地时钟源对校准时钟源保持跟随。

数字鉴相单元101中本地时钟源信号的1/N₁分频、校准时钟源信号的1/N₂分频和PWM信号的1/M分频，决定了数模转换单元接收到的PWM信号的频率、电压幅度以及占空比，而PWM信号的频率、电压幅度及占空比决定数模转换单元102中通过RC滤波电路整流后得到的模拟电压控制信号的电压幅度，而所述电压幅度决定时钟生成单元103内压控晶振的输出频率。

简言之，N₁、N₂、M的数值控制压控晶振的输出频率。

从上可知，N₁、N₂、M的取值是由本地时钟源信号的基础频率、校准时钟源信号的频率、压控晶振参数以及RC滤波电路的阻容参数共同决定的。

具体N₁、N₂的值必须满足：

如图6所示，M是对PWM信号进行分频的分频数，即M值大小直接关系到PWM信号的频率。PWM信号是脉冲信号(数字信号)，通过RC滤波网络后，就变成一个直流电平(模拟信号，模拟电压控制信号)，而这个直流电平控制压控晶振的频偏。

所述M的取值方法为：根据本地时钟源和校准时钟源频率，预先确定M值，然后，根据预先按实际需要确定的压控晶振频偏的期望值不断调整M值，直到压控晶振频偏达到期望值。M取值方法具体如下：

本地时钟源基础频率、校准时钟源频率是基准频率，基准频率较高时，M值相应增大；如果基准频率本身就较低，M值相应减小。因此，参考所述基准频率，根据经验预估一个M值，然后根据按实际需要确定的压控晶振频偏的期望值进行调整，因为M值控制PWM频率，PWM频率影响RC滤波电路输出的电压幅度，所述电压幅度控制压控晶振频偏达到期望值。不断调整M值，直到压控晶振频偏达到期望值。

通过上述时钟跟随电路的循环反馈系统，不断调整本地时钟源信号，最终使本地时钟源信号和校准时钟源信号的频率和相位均保持同步，实现本地时钟源对校准时钟源保持跟随，从而使用同步后的设备本地的时钟源可以达到对外部数据同步的目的。

本发明电路通过纯硬件实现，使用可编程逻辑芯片FPGA进行运算来确认本地时钟源信号和校准时钟源信号的相位差，而现有技术大多是利用CPU计数来确认本地时钟源信号和校准时钟源信号的相位差，需要利用CPU和高频率的鉴相时钟源，成本较高，利用本发明电路可极大地节省成本。

同时，现有的部分时钟跟随解决方案只能解决本地时钟源信号和校准时钟源信号频率不相同的问题，但本发明达到的效果不仅仅是使本地时钟源信号和校准时钟源信号的频率相同，而且保持缩小本地时钟源信号和校准时钟源信号相位差的趋势，从而最终使得本地时钟源对校准时钟源保持跟随，可以更好地解决本地时钟源和校准时钟源的同步问题。

本发明实施例的方法流程如图3所示，一种时钟电路的跟随方法，包括以下步骤：

步骤201：接收本地时钟源和校准时钟源的信号，对本地时钟源的信号进行1/N₁分频，对校准时钟源的信号进行1/N₂分频；

分频后的本地时钟源信号和分频后的校准时钟源信号，频率是相同的。

步骤202：鉴别出分频后的本地时钟源信号和校准时钟源信号之间的相位差，根据所述相位差形成PWM信号；

所述鉴别出本地时钟源和校准时钟源之间的相位差，并根据所述相位差形成PWM信号，包括：

当本地时钟源信号的上升沿来到时，PWM信号置为1；当校准时钟源信号的上升沿来到时，PWM信号置为0。

或者

当校准时钟源信号的上升沿来到时，PWM信号置为1；当本地时钟源信号的上升沿来到时，PWM信号置为0。

所述PWM信号置为1，表示PWM高电平；PWM信号置为0，表示PWM低电平。

步骤203：对所述PWM信号进行1/M分频；

步骤204：通过RC滤波的方式，将分频后的PWM信号转换为模拟电压控制信号；

步骤205：根据所述模拟电压控制信号，调节压控晶振的输出频率，形成本地时钟源信号，并反馈至步骤201，即所述本地时钟源信号为步骤201接收到的本地时钟源信号。

不断重复步骤201～205，形成闭环反馈，PWM高电平脉宽保持趋于0的趋势，即保持缩小本地时钟源信号和校准时钟源信号相位差的趋势，从而最终使得本地时钟源对校准时钟源保持跟随。

根据本发明实施例的方法流程如图4所示，一种时钟电路的跟随方法，包括以下步骤：

步骤301：数字鉴相单元的1/N₁分频器接收本地时钟源的信号，对本地时钟源信号进行1/N₁分频，数字鉴相单元的1/N₂分频器接收校准时钟源的信号，对校准时钟源信号进行1/N₂分频；

分频后的本地时钟源信号和分频后的校准时钟源信号，频率是相同的。

步骤302：数字鉴相单元的鉴相模块鉴别出分频后的本地时钟源信号和校准时钟源信号之间的相位差，根据所述相位差形成PWM信号；

所述鉴别出本地时钟源和校准时钟源之间的相位差，并根据所述相位差形成PWM信号，包括：

当本地时钟源信号的上升沿来到时，PWM信号置为1；当校准时钟源信号的上升沿来到时，PWM信号置为0。

或者

当校准时钟源信号的上升沿来到时，PWM信号置为1；当本地时钟源信号的上升沿来到时，PWM信号置为0。

步骤303：数字鉴相单元的1/M分频器对上述PWM信号进行1/M分频；

步骤304：数模转换单元通过RC滤波的方式，将上述分频后的PWM信号转换为模拟电压控制信号；

步骤305：时钟生成单元根据所述模拟电压控制信号，调节时钟生成单元内压控晶振的输出频率，形成本地时钟源信号，并反馈至步骤301，即所述本地时钟源信号为步骤301接收到的本地时钟源信号。

不断重复步骤301～305，形成闭环反馈，PWM高电平脉宽保持趋于0的趋势，即保持缩小本地时钟源信号和校准时钟源信号相位差的趋势，从而最终使得本地时钟源对校准时钟源保持跟随。

现举例说明：

POS(IP over SDH)卡，是一种以太网转数字同步传送网(SDH网)的转发接口卡，属于同步数字网的网络边缘设备，该设备需要使用外部输入的时钟作为校准时钟源来保持输出的数据与输入的数据同步。

POS卡使用点到点协议PPP，将IP数据包映射到SDH帧上。POS卡在SDH侧，要求输出的数据与输入的数据同步。要保持数据的同步，就需要使用同源时钟或者同步的时钟。

同步传送网的数据传送到POS卡，POS卡将数据解析出来。解析的时钟存在抖动，不能直接使用，所以需要使用POS卡板上的本地时钟对SDH网的时钟进行跟随。即将SDH网输入给POS卡的时钟作为校准时钟源，将POS卡上的本地时钟作为本地时钟源。通过本发明中的时钟跟随电路，使本地时钟源对校准时钟源保持跟随，以达到校准时钟源和本地时钟源同步的目的，从而保证POS卡输出的数据与输入的数据同步。

SDH网STM-1帧使用155.52MHz时钟，POS卡通过时钟提取电路将STM-1帧数据包含的155.52MHz时钟信号解析出来，解析出的时钟作为校准时钟源。校准时钟源送往时钟跟随电路后，为放大校准时钟源信号与本地时钟源信号之间的相位差，进行1/80分频为1.944MHz时钟。POS卡本地有一个19.44MHz的压控晶振，该压控晶振产生的时钟作为本地时钟源，进入数字鉴相单元的分频器，为保证本地时钟源信号的频率与校准时钟源信号的频率相同，进行1/10分频为1.944MHz时钟，两个1.944MHz时钟进入数字鉴相单元的鉴相模块，鉴别出两个时钟信号之间的相位差，并根据相位差形成PWM信号，相位差值与PWM信号的高电平脉宽成正比。PWM信号进入数字鉴相单元的分频器进行1/6分频，使PWM成为K级频率的数字信号。

所述K级频率的PWM信号进入数模转换单元，该数模转换单元由RC滤波网络组成，RC滤波网络将PWM信号整流为平缓的模拟电压信号，将该模拟电压电平送往19.44MHz的压控晶振的控制端，以调整压控晶振的频率和相位，形成本地时钟源信号。

将调整后的本地时钟源信号再输入到数字鉴相单元，进入时钟跟随电路的循环，最终使相位差趋于0，即实现了本地时钟源对校准时钟源保持跟随的要求，最终使POS卡时钟与SDH网时钟同步，从而保证POS卡输出的数据与输入的数据同步。

熟悉本领域的技术人员可以理解，上述提到的所使用的器件可以用相同功能的任意其它器件替代或者通过设计实现相同功能的电路替代。同时，本技术领域的普通技术人员应该明白，对本发明的描述和步骤可以在形式上和细节上作各种各样的改变，而不偏离所附权利要求书所限定的本发明的精神和范围，均应包含在本发明保护的范围之内。

Claims (10)

1.一种时钟跟随电路，其特征在于，该时钟跟随电路包括：数字鉴相单元、数模转换单元、时钟生成单元，其中

数字鉴相单元，用于接收本地时钟源信号和外部输入的校准时钟源信号，对所述本地时钟源信号和校准时钟源信号进行分频，鉴别出分频后得到的相同频率的本地时钟源信号和校准时钟源信号之间的相位差，根据所述相位差形成占空比可调脉冲PWM信号，对所述PWM信号进行分频，并将分频后的PWM信号输出；

数模转换单元，用于接收来自数字鉴相单元的分频后的PWM信号，将所述PWM信号转换为模拟电压控制信号，并将所述模拟电压控制信号输出；

时钟生成单元，用于接收来自数模转换单元的模拟电压控制信号，根据所述模拟电压控制信号，调节时钟生成单元输出频率，形成本地时钟源信号反馈至数字鉴相单元。

2.根据权利要求1所述的时钟跟随电路，其特征在于，所述数字鉴相单元，为现场可编程门阵列FPGA，包括：1/N₁分频器、1/N₂分频器、鉴相模块和1/M分频器，其中

1/N₁分频器，用于接收本地时钟源的信号，对所述本地时钟源的信号进行1/N₁分频，并将分频后的信号输出；

1/N₂分频器，用于接收校准时钟源的信号，对所述校准时钟源的信号进行1/N₂分频，并将分频后的信号输出；

所述N₁、N₂的值满足：

鉴相模块，用于接收来自1/N₁分频器和1/N₂分频器的信号，鉴别出本地时钟源信号和校准时钟源信号之间的相位差，根据所述相位差形成PWM信号，并将所述PWM信号输出；

1/M分频器，用于接收来自鉴相模块的PWM信号，对所述PWM信号进行1/M分频，并将分频后的PWM信号输出；

所述M的取值使得时钟生成单元输出频率频偏达到期望值。

3.根据权利要求2所述的时钟跟随电路，其特征在于，所述鉴别出本地时钟源信号和校准时钟源信号之间的相位差，根据所述相位差形成PWM信号，包括：

当本地时钟源信号的上升沿来到时，PWM信号置为1；当校准时钟源信号的上升沿来到时，PWM信号置为0；

或者

当校准时钟源信号的上升沿来到时，PWM信号置为1；当本地时钟源信号的上升沿来到时，PWM信号置为0；

所述PWM信号置为1，表示PWM高电平，PWM信号置为0，表示PWM低电平。

4.根据权利要求1所述的时钟跟随电路，其特征在于，所述数模转换单元，为RC滤波电路，所述模拟电压控制信号的电压幅度V满足：

$V={\mathrm{ze}}_x.A\left(f\right)={\mathrm{ze}}_x\left|\frac{1}{1+j\left(2\mathrm{\πRCf}\right)}\right|$

其中，z为PWM信号占空比，e_x为PWM信号输入的电压幅度，R为RC滤波电路的电阻，C为RC滤波电路的电容，f为PWM信号的频率。

5.根据权利要求1所述的时钟跟随电路，其特征在于，所述时钟生成单元为压控晶振电路，所述压控晶振的输出频率为：

其中，V为模拟电压控制信号的电压幅度，a_z为压控晶振的起始频率，h为压控晶振的可调频偏范围，a_v、b_v为压控晶振的控制电压幅度。

6.一种时钟电路的跟随方法，其特征在于，包括以下步骤：

S1、接收本地时钟源信号、和校准时钟源信号，对所述本地时钟源信号和校准时钟源信号进行分频，鉴别出分频后得到的频率相同的本地时钟源信号和校准时钟源信号之间的相位差，根据所述相位差形成PWM信号，对所述PWM信号进行分频；

S2、将分频后的PWM信号转换为模拟电压控制信号，根据所述模拟电压控制信号，调节时钟频率，并将该时钟作为步骤S1所述的本地时钟源信号。

7.根据权利要求6所述的方法，其特征在于，所述对所述本地时钟源信号和校准时钟源信号进行分频，包括：

对本地时钟源信号进行1/N₁分频，对校准时钟源信号进行1/N₂分频，所述N₁、N₂的值由用户按照以下条件设置：

对所述PWM信号进行分频包括，对所述PWM信号进行1/M分频；其中M的取值方法为：根据本地时钟源和校准时钟源频率，预先确定M值，然后，根据预先按实际需要确定的时钟频率频偏的期望值不断调整M值，直到时钟频率频偏达到期望值。

8.根据权利要求6所述的方法，其特征在于，步骤S1中所述鉴别出分频后得到的频率相同的本地时钟源信号和校准时钟源信号之间的相位差，根据所述相位差形成PWM信号，包括：

当本地时钟源信号的上升沿来到时，PWM信号置为1；当校准时钟源信号的上升沿来到时，PWM信号置为0；

或者

当校准时钟源信号的上升沿来到时，PWM信号置为1；当本地时钟源信号的上升沿来到时，PWM信号置为0；

所述PWM信号置为1，表示PWM高电平，PWM信号置为0，表示PWM低电平。

9.根据权利要求6所述的方法，其特征在于，步骤S2中所述将分频后的PWM信号转换为模拟电压控制信号，所述模拟电压控制信号电压幅度V满足：

$V={\mathrm{ze}}_x.A\left(f\right)={\mathrm{ze}}_x\left|\frac{1}{1+j\left(2\mathrm{\πRCf}\right)}\right|$

其中，z为PWM信号占空比，e_x为PWM信号输入的电压幅度，R为RC滤波电路的电阻，C为RC滤波电路的电容，f为PWM信号的频率。

10.根据权利要求6所述的方法，其特征在于，所述根据所述模拟电压控制信号，调节时钟频率为：调节压控晶振输出的频率满足

其中，V为模拟电压控制信号的电压幅度，a_z为压控晶振的起始频率，h为压控晶振的可调频偏范围，a_v、b_v为压控晶振的控制电压幅度。

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