JPH04274542A - インターフエース回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はインターフエース回路
、例えば、ＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐ
ｒｏｃｅｓｓｏｒ）　及びその周辺ＩＣに対して好適な
インターフエース回路に関する。

【０００２】

【従来の技術】高速演算用にＤＳＰが用いられている。 ＤＳＰは、一般的にホストコンピュータ及び周辺の回路
からプログラム、データ、パラメータ、タイミング信号
等の供給を受けて演算処理を行い、その結果を出力する
ものである。ＤＳＰを、例えば、デジタルサラウンドプ
ロセッサとして用いる場合には、ホストコンピュータか
ら、ホール或いはオペラハウスといったようなサラウン
ドモード毎のプログラムと、各種のパラメータが供給さ
れるものである。

【０００３】

【発明が解決しようとする課題】上述のように、ＤＳＰ
を、例えば、デジタルサラウンドプロセッサとして用い
る場合には、ＤＳＰの周辺にＡ／Ｄ　コンバータ、イコ
ライザ等の回路が不可欠となるため、これら回路を動作
させるのに必要な各種のクロック信号、タイミング信号
を発生するクロック信号及びタイミング信号発生回路が
必要になる。

【０００４】また、ＤＳＰとホストコンピュータとのイ
ンターフエースとしては３線式シリアル伝送が主に用い
られているが、ホストコンピュータによっては、パラレ
ルデータをシリアルデータに変換し伝送する機能を備え
ていないものがある。この場合には、パラレル・シリア
ル変換回路を外付けすると共に、プログラムによって制
御する必要がある。

【０００５】上述のパラレル・シリアル変換回路、また
、クロック信号及びタイミング信号発生回路等をロジッ
クＩＣを用いて構成すると、例えば、５個程度のＩＣが
必要となり部品点数が増加し、コストの高いものとなり
、更に、比較的、大きな回路ブロックになってしまうと
いう問題点があった。

【０００６】また、複数のＩＣを用いてクロック信号、
タイミング信号を形成し供給するため、クロック信号、
タイミング信号間にズレの発生する恐れがあり、信頼性
が不十分になってしまうという問題点があった。そして
、パターンの引き回しによって、高周波成分の不要輻射
が発生する恐れがあるという問題点があった。

【０００７】更に、上述したようにホストコンピュータ
にパラレル・シリアル変換回路を外付けしてシリアル伝
送を行う技術では、高速伝送を行うことができないとい
う問題点があった。従って、パラメータ等の変更に際し
て時間がかかり、ホストコンピュータの負担が増えると
いう問題点があった。

【０００８】上述の各種問題点は、例えば、車載用機器
のように、省面積、低コスト、高信頼性を要求されるも
のに対しては、一層不利になるもので、その改善が望ま
れていた。

【０００９】従って、この発明の目的は、パラレル・シ
リアル変換機能と、各種クロック信号及びタイミング信
号の発生機能を、単体のＩＣにて実現し得るインターフ
エース回路を提供することにある。

【００１０】

【課題を解決するための手段】この発明にかかるインタ
ーフエース回路は、制御信号に基づいて並列的にデータ
を取込み、所定の順序で直列的に送出する手段と、所定
周波数の信号を形成する発振手段と、発振手段から供給
される信号に基づいて、複数の制御信号を形成して出力
する手段とを備えた構成としている。

【００１１】

【作用】この発明にかかるインターフエース回路では、
制御信号に基づいて、ホストコンピュータから並列的に
データを取込むと共に、該データを所定の順序で直列的
に送出する。また、発振手段で所定周波数の信号を形成
し、該発振手段から供給される信号に基づいて、複数の
制御信号を形成して、周辺のＩＣ、回路に供給する。

【００１２】

【実施例】以下、この発明の一実施例について図１及び
図２を参照して説明する。図１の構成に於いて、このイ
ンターフエース回路１は、単体のＩＣにて実現されてお
り、ホストインターフエース部２と、信号発生部３とか
ら主に構成されている。尚、この実施例の説明に於いて
、負論理には〔“＊”〕を付して表すものとする。

【００１３】ホストインターフエース部２は、主にパラ
レル・シリアル変換回路５によって構成されているもの
で、ホストマイクロコンピュータ〔以下、単にホストコ
ンピュータと称する〕４から供給されるパラレルデータ
を制御信号に基づいて、シリアルデータに変換して出力
するものである。

【００１４】ホストコンピュータ４からは、８ビットの
パラレルデータＰＤ０〜ＰＤ７と、ロード信号ＬＯＡＤ
＊、クロック信号ＳＣＫＩ等が、ホストインターフエー
ス部２のパラレル・シリアル変換回路５に供給される。

【００１５】パラレル・シリアル変換回路５では、上述
のロード信号ＬＯＡＤ＊がローレベルにて供給されるタ
イミングで、パラレルデータＰＤ０〜ＰＤ７が取込まれ
ると共に、クロック信号ＳＣＫＩのタイミングでシリア
ルデータＳＤＡＴに変換される。このシリアルデータＳ
ＤＡＴが端子６から取出される。また、上述のクロック
信号ＳＣＫＩは、クロック信号ＳＣＫＯとして端子７か
ら取出される。

【００１６】上述のシリアルデータＳＤＡＴは、図示せ
ぬＤＳＰ、イコライザ等のデータとして用いられ、また
、クロック信号ＳＣＫＯは、図示せぬＤＳＰ、イコライ
ザ等のクロック信号として用いられる。

【００１７】信号発生部３は、主に発振回路１０、タイ
ミングジェネレータ１１等によって構成されているもの
で、外付けされている水晶振動子１３にて発振される信
号に基づいて、各種クロック信号、タイミング信号等を
形成し、出力するものである。このように、単一の水晶
振動子１３、単一のタイミングジェネレータ１１によっ
て、各種クロック信号、タイミング信号等を形成してい
るので、各種クロック信号及びタイミング信号の精度を
向上させ得る。

【００１８】また、発振回路１０及びタイミングジェネ
レータ１１を初期状態に戻すリセット信号ＲＥＳＴ＊が
、端子１４を介して供給される。そして、端子１５、１
６は、電源供給用の端子であり、端子１５を介して電圧
ＶＤＤ、例えば、〔ＶＤＤ＝＋５Ｖ〕が供給されており
、端子１６を介して電圧ＶＳＳ、例えば、〔ＶＳＳ＝０
Ｖ〕が供給されている。

【００１９】水晶振動子１３では、図２Ａに示されるサ
ンプリング周波数ＦＳ〔ＦＳ＝４８ＫＨｚ　〕を、３８
４逓倍〔３８４　・ＦＳ〕してなる周波数の信号が形成
され、該信号が発振回路１０に供給される。

【００２０】発振回路１０では、水晶振動子１３から供
給される〔３８４　・ＦＳ〕の周波数の信号に基づいて
、〔３８４　・ＦＳ〕の周波数の基準クロック信号ＭＣ
ＬＫが形成される。この基準クロック信号ＭＣＬＫは、
タイミングジェネレータ１１に供給されると共に、端子
１９から取出される。上述の基準クロック信号ＭＣＬＫ
は、図示せぬＤＳＰ、Ａ／Ｄ　コンバータ等のクロック
として用いられる。

【００２１】タイミングジェネレータ１１では、発振回
路１０から供給される基準クロック信号ＭＣＬＫに基づ
いて、クロック信号ＢＣＫ１、ＢＣＫ２、ＡＤＣＫ、Ｌ
ＲＣＫ等が形成される。これらのクロック信号ＢＣＫ１
、ＢＣＫ２、ＡＤＣＫ、ＬＲＣＫは、図示せぬＤＳＰ、
イコライザ、Ａ／Ｄ　コンバータ等のタイミングクロッ
クとして用いられる。

【００２２】クロック信号ＢＣＫ１は、上述の基準クロ
ック信号ＭＣＬＫが分周されてなるクロック信号であり
、周波数が〔６４・ＦＳ〕とされており、端子２０から
取出される。 クロック信号ＢＣＫ２は、上述の基準クロック信号ＭＣ
ＬＫが分周されてなるクロック信号であり、例えば、図
２Ｃに示されるように周波数が〔３２・ＦＳ〕とされて
おり、端子２１から取出される。

【００２３】クロック信号ＡＤＣＫは、図２Ｃに示され
基準クロック信号ＭＣＬＫが分周されてなる周波数〔３
２・ＦＳ〕の信号と、図２Ｂに示され基準クロック信号
ＭＣＬＫが分周されてなる周波数〔２・ＦＳ〕の信号と
の論理積がとられることによって形成されるもので、図
２Ｄに示されるようなクロック信号である。

【００２４】クロック信号ＬＲＣＫは、図２Ｅに示され
るように基準クロック信号ＭＣＬＫが分周されてなるサ
ンプリング周波数ＦＳのクロック信号であり、例えば、
図２Ｅに示されるように、ハイレベルとなる期間がＲチ
ャンネル用の信号とされ、ローレベルとなる期間がＬチ
ャンネル用の信号とされる。

【００２５】この一実施例によれば、ホストコンピュー
タ４から供給されるパラレルデータＰＤ０〜ＰＤ７を取
込んでシリアルデータＳＤＡＴに変換し出力するパラレ
ル・シリアル変換回路５と、基準クロック信号ＭＣＬＫ
を形成する発振回路１０と、複数のクロック信号ＢＣＫ
１、ＢＣＫ２、ＡＤＣＫ、ＬＲＣＫを形成して出力する
タイミングジェネレータ１１とを、単体のＩＣにて実現
している。

【００２６】従って、インターフエース回路１によれば
、パラレル・シリアル変換の機能と、各種クロック信号
及びタイミング信号発生の機能を単体のＩＣにて実現し
ているので、従来に比して部品点数の削減、コストダウ
ン、省スペースを実現でき、また、クロック信号及びタ
イミング信号間に於けるズレの発生を防止でき高い信頼
性を得ることができ、更に、パターンの引き回しによっ
て発生する高周波成分の不要輻射を防止できる。

【００２７】このインターフエース回路１によれば、パ
ラレル・シリアル変換の機能と、各種クロック信号及び
タイミング信号発生の機能を単体のＩＣにて実現してい
るので、高速のシリアル伝送が行なえホストコンピュー
タ４の負担の増加を防止できる。

【００２８】この一実施例に示されるインターフエース
回路１は、車載用機器を始め省面積、低コスト、高信頼
性を要求される各種の用途に対して極めて好適である。

【００２９】次いで、この発明の他の実施例について図
３を参照して説明する。この他の実施例が前述の一実施
例と異なる点は、端子７から取出されていたクロック信
号ＳＣＫＯに、ホストコンピュータ４から供給されるク
ロック信号ＳＣＫＩではなく、タイミングジェネレータ
１１によって形成された信号を用いていることである。 尚、上述の一実施例と共通する部分には同一符号を付し
、重複する説明を省略する。

【００３０】図３の構成に於いて、このインターフエー
ス回路２５には、制御回路２６が設けられている。この
制御回路２６は、ホストコンピュータ４の制御によって
、タイミングジェネレータ１１から供給される信号を、
パラレル・シリアル変換回路５に供給すると共に、クロ
ック信号ＳＣＫＯとして端子７に出力するものである。

【００３１】制御回路２６には、ホストコンピュータ４
から信号ＲＴＳ　が供給されると共に、タイミングジェ
ネレータ１１から所定周波数、例えば、〔３２・ＦＳ〕
の周波数の信号ＣＬＫ　が供給される。

【００３２】制御回路２６では、ホストコンピュータ４
から供給される信号ＲＴＳ　が、例えば、ハイレベルと
なる期間、タイミングジェネレータ１１から供給される
信号ＣＬＫが、パラレル・シリアル変換回路５に供給さ
れると共に、クロック信号ＳＣＫＯとして端子７に供給
される。端子７では、信号ＣＬＫ　がクロック信号ＳＣ
ＫＯとして取出される。このように、単一の水晶振動子
１３、単一のタイミングジェネレータ１１によって、基
準クロック信号ＭＣＬＫ、クロック信号ＢＣＫ１、ＢＣ
Ｋ２、ＡＤＣＫ、ＬＲＣＫを形成しているので、各種ク
ロック信号及びタイミング信号の精度を向上させること
ができる。

【００３３】その他の構成、作用、効果等の内容につい
ては、前述した一実施例と同様であるので、重複する説
明を省略する。

【００３４】

【発明の効果】この発明にかかるインターフエース回路
では、パラレル・シリアル変換の機能と、各種クロック
信号及びタイミング信号発生の機能を単体のＩＣにて実
現しているので、従来に比して部品点数の低減、コスト
ダウン、省スペースを実現でき、また、クロック信号及
びタイミング信号間に於けるズレの発生を防止できて高
い信頼性を得ることができ、更に、パターンの引き回し
によって発生する高周波成分の不要輻射を防止すること
ができるという効果がある。

【００３５】この発明にかかるインターフエース回路で
は、パラレル・シリアル変換の機能と、各種クロック信
号及びタイミング信号発生の機能を単体のＩＣにて実現
しているので、高速のシリアル伝送が行なえホストコン
ピュータの負担の増加を防止できるという効果がある。

【００３６】この発明に示されるインターフエース回路
は、車載用機器を始め省面積、低コスト、高信頼性を要
求される各種の用途に対して極めて好適である。

【図面の簡単な説明】

【図１】この発明の一実施例を示すブロック図である。

【図２】各種の信号を説明する説明図である。

【図３】この発明の他の実施例を示すブロック図である
。

【符号の説明】

１、２５　　インターフエース回路 ５　　パラレル・シリアル変換回路 １０　　発振回路 １１　　タイミングジェネレータ １３　　水晶振動子 ＬＯＡＤ＊　　ロード信号 ＳＣＫＩ、ＳＣＫＯ　　クロック信号 ＰＤ０〜ＰＤ７　　パラレルデータ ＳＤＡＴ　　シリアルデータ ＭＣＬＫ　　基準クロック信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　制御信号に基づいて並列的にデータを
   取込み、所定の順序で直列的に送出する手段と、所定周
   波数の信号を形成する発振手段と、上記発振手段から供
   給される信号に基づいて、複数の制御信号を形成して出
   力する手段とを備えたことを特徴とするインターフエー
   ス回路。