JPS5862928A - デグリツチ回路 - Google Patents
デグリツチ回路Info
- Publication number
- JPS5862928A JPS5862928A JP56161615A JP16161581A JPS5862928A JP S5862928 A JPS5862928 A JP S5862928A JP 56161615 A JP56161615 A JP 56161615A JP 16161581 A JP16161581 A JP 16161581A JP S5862928 A JPS5862928 A JP S5862928A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- deglitch
- jitter
- output
- latched
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
- H03M1/0863—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches
- H03M1/0872—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches by disabling changes in the output during the transitions, e.g. by holding or latching
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明＃′ｉ、Ｄ−Ａコンバータ等の出力のグリッチを
取除くデグリッチ回路に関し、デグリツチャを制御する
デグリッチ用クロックに含まれるジッタ成分によって、
デグリッチ出力信号に雑音が発生するのを防止すること
を目的とする。
取除くデグリッチ回路に関し、デグリツチャを制御する
デグリッチ用クロックに含まれるジッタ成分によって、
デグリッチ出力信号に雑音が発生するのを防止すること
を目的とする。
第１図に、Ｄ−Ａコンバータ用デグリッチ回路の従来例
を、第２図にその動作波形を示す。これは、ＰＣＭＱ音
再生機に用いられている例である。
を、第２図にその動作波形を示す。これは、ＰＣＭＱ音
再生機に用いられている例である。
第１図において、１は直列ディジタルデータを並列ディ
ジタルデータに変換してＤ−Ａコンバータに供給する直
並列変換回路、２はＤ−Ａコンバータ、３はＤ−Ａコン
バータ２の出力のグリッチを取除くデグリッチャ、４は
水晶振動子、６Ｆ！、基準クロック発生用基準発振器、
６は基準クロックを分周し、直並列変換回路１のシフト
レジスタ用クロック、Ｄ−Ａデータ供給用クロックおよ
びデグリッチ用クロックを作るための分局器である。
ジタルデータに変換してＤ−Ａコンバータに供給する直
並列変換回路、２はＤ−Ａコンバータ、３はＤ−Ａコン
バータ２の出力のグリッチを取除くデグリッチャ、４は
水晶振動子、６Ｆ！、基準クロック発生用基準発振器、
６は基準クロックを分周し、直並列変換回路１のシフト
レジスタ用クロック、Ｄ−Ａデータ供給用クロックおよ
びデグリッチ用クロックを作るための分局器である。
第１図のａ、ｂ、ａ、ｄ、ｅの各ラインの波形は第２図
のそれぞれａ、ｂ、ｃ、ｄ、・のようになる。ａは基準
クロック、ｂは直並列変換回路のシフトレジスタ用クロ
ック、ＣはＤ−Ａデータ供給用クロック、ｄはＤ−Ａコ
ンバータ出力信号、ｅＦｉ、デグリッチ用クロックであ
る。
のそれぞれａ、ｂ、ｃ、ｄ、・のようになる。ａは基準
クロック、ｂは直並列変換回路のシフトレジスタ用クロ
ック、ＣはＤ−Ａデータ供給用クロック、ｄはＤ−Ａコ
ンバータ出力信号、ｅＦｉ、デグリッチ用クロックであ
る。
−第１図および第２図に示す例では、基準クロツりａと
して、１５．８６ＭＨｚ を使用し、それを１沖に分
周して直並列変換回路１のシフトレジスタ用クロックｂ
を作り、さらにそれを１／２０に分周してＤ−Ａデータ
供給相クロツークＣと、１／１０に分周してデグリッチ
用クロックｅとを作る。直並列変換回路１では、直列の
ディジタルデータをクロックｂのタイミングで取込んで
並列データとし、その並列データをクロックＣの立上り
タイミングでＤ−Ａコンバータ２に送り込む。Ｄ−Ａニ
ア／バーク２に送り込まれたデータはここでアナログ信
号に変換される。このアナログ信号は、第２図ｄに示す
ようにグリッチを含んでいるため、このままでは歪みや
誤差が多くなる。そこで、デグリッチャ３で、このグリ
ッチを含んだ信号から、クロックｅのノ・イレベル区間
のみ取出すことによって、グリッチを取除き、歪みや誤
差を改善するようにしている。 □ ところで、分局器６ｔｌ；ｔ、通常、ディジタルデータ
を処理する回路と同−ＩＣチップ上または、同一プリン
ト基板上に構成されることが多い７５；、このような場
合、ディジタルデータによって、電源やグランドが振ら
れることにより、分周器６の遅延時間が影響を受け、分
周出力す、ｃ、ｅにジッター成分が含まれることが多い
。
して、１５．８６ＭＨｚ を使用し、それを１沖に分
周して直並列変換回路１のシフトレジスタ用クロックｂ
を作り、さらにそれを１／２０に分周してＤ−Ａデータ
供給相クロツークＣと、１／１０に分周してデグリッチ
用クロックｅとを作る。直並列変換回路１では、直列の
ディジタルデータをクロックｂのタイミングで取込んで
並列データとし、その並列データをクロックＣの立上り
タイミングでＤ−Ａコンバータ２に送り込む。Ｄ−Ａニ
ア／バーク２に送り込まれたデータはここでアナログ信
号に変換される。このアナログ信号は、第２図ｄに示す
ようにグリッチを含んでいるため、このままでは歪みや
誤差が多くなる。そこで、デグリッチャ３で、このグリ
ッチを含んだ信号から、クロックｅのノ・イレベル区間
のみ取出すことによって、グリッチを取除き、歪みや誤
差を改善するようにしている。 □ ところで、分局器６ｔｌ；ｔ、通常、ディジタルデータ
を処理する回路と同−ＩＣチップ上または、同一プリン
ト基板上に構成されることが多い７５；、このような場
合、ディジタルデータによって、電源やグランドが振ら
れることにより、分周器６の遅延時間が影響を受け、分
周出力す、ｃ、ｅにジッター成分が含まれることが多い
。
一方、デグリッチャ３では、 Ｄ−Ａコンバータ出力ｄ
とクロックｅとが掛算されたものがアナログ信号として
出力されるが、クロックｅにジッター成分が含まれてい
ると、それがＤ−Ａコンバータ出力と掛算されるため、
アナログ信号出力には、第３図９に示すようなノイズ成
分が現れる。第３図の例は、アナログ信号として、正弦
波ｆを出力した場合を示す。第３図かられかるように、
クロック・のジッンスよるアナログ出力のノイズ成分は
、アナログ信号振幅に比例した大きさになっている。そ
して、例えば、このジッター成分が、り′ロックｅの周
期に対して１／１００００程度の場合でもアナ・グ出力
の）：：イズ成分Ｆｉｏ、０１チ程度となり、特にＰＣ
Ｍ鎌音再生機の場合は無視できな−いオーダーになる。
とクロックｅとが掛算されたものがアナログ信号として
出力されるが、クロックｅにジッター成分が含まれてい
ると、それがＤ−Ａコンバータ出力と掛算されるため、
アナログ信号出力には、第３図９に示すようなノイズ成
分が現れる。第３図の例は、アナログ信号として、正弦
波ｆを出力した場合を示す。第３図かられかるように、
クロック・のジッンスよるアナログ出力のノイズ成分は
、アナログ信号振幅に比例した大きさになっている。そ
して、例えば、このジッター成分が、り′ロックｅの周
期に対して１／１００００程度の場合でもアナ・グ出力
の）：：イズ成分Ｆｉｏ、０１チ程度となり、特にＰＣ
Ｍ鎌音再生機の場合は無視できな−いオーダーになる。
さらに前述のように、分局器６がディジタルデータ処理
回路と同−ＩＣチップ上にある場合Ｉ／ｃ＃ｉ、ジッタ
ー成分は、これよりもはるかに太きクオーダーになり得
るため、高性能で、しかもコンパクト７１ＰＣＭ鎌音再
生機の実男にとって、大きな障害となってｔｎ７ｔ。
回路と同−ＩＣチップ上にある場合Ｉ／ｃ＃ｉ、ジッタ
ー成分は、これよりもはるかに太きクオーダーになり得
るため、高性能で、しかもコンパクト７１ＰＣＭ鎌音再
生機の実男にとって、大きな障害となってｔｎ７ｔ。
本発明は、以上のような間思点を解決するデグリッチ回
路を提供す志ものである。
路を提供す志ものである。
第４図に本発明の一実轡例を示す。この実施例は、第１
図に示す従来のデグリッチ回路に、ラッチ回路７を追加
し友ものである。
図に示す従来のデグリッチ回路に、ラッチ回路７を追加
し友ものである。
第４図において、ラッチ回路７では、クロックｅをデー
タ入力とし、それを基本タロツクａでラッチし、そのラ
ッチされた出力りをデグリッチ用クロックとして用いる
ものである。
タ入力とし、それを基本タロツクａでラッチし、そのラ
ッチされた出力りをデグリッチ用クロックとして用いる
ものである。
このラッチによって、クロックｅｔｃ含まれるジッター
が除去される様子を第６図に−示す。これは、第２図に
対して、時間軸を拡大した−もので、ａｑ基本クロック
、ｅはジッターを含んだデグリッチ用クロックである。
が除去される様子を第６図に−示す。これは、第２図に
対して、時間軸を拡大した−もので、ａｑ基本クロック
、ｅはジッターを含んだデグリッチ用クロックである。
第６図に示すように、クロックｅのジッター範囲が、基
本クロックａの立上りエツジに掛らない領域に納まって
いる限りにおい６ 。
本クロックａの立上りエツジに掛らない領域に納まって
いる限りにおい６ 。
て、ラッチ回路出力りは、基本クロックａの立上りタイ
ミングに揃えられ、ジッター成分は完全に除去される。
ミングに揃えられ、ジッター成分は完全に除去される。
その結果、デグリーツチャ出力のアナログ信号には、ジ
ッターによる雑音成分や誤差成分は発生しない。
ッターによる雑音成分や誤差成分は発生しない。
と６ろで、ジッター範囲が第６図に示すよツに基本クロ
ックａの立上クエッジに掛らない領域に納まっている場
合は、ラッチによりジッター成分は除去できるが、ジッ
ター幅が大きい場合や第６図に示すようにジッター範囲
が温度変化やバラツキによって、基本クロックの立上り
エツジ腎掛る↓うになると、ラッチによりて逆にジッタ
ーが強調される場合がある。
ックａの立上クエッジに掛らない領域に納まっている場
合は、ラッチによりジッター成分は除去できるが、ジッ
ター幅が大きい場合や第６図に示すようにジッター範囲
が温度変化やバラツキによって、基本クロックの立上り
エツジ腎掛る↓うになると、ラッチによりて逆にジッタ
ーが強調される場合がある。
第７図はこの問題を解決する本発廚の第２の実施例を示
すものである。
すものである。
第４図の実施例では、−クロックｅを、基準クロックａ
−でラッチしてデグリッチ用クロックｈをｆ！っていた
のに対し、第７図の実施例では、ｔず直並列変換回路の
シフトレジスタ用クロックｂを基準クロッ）ａでラッチ
して、ジッターの含まれないクロックｉを作り、つぎに
クロックｅをクロックｌでラッチして、デグリッチ用り
ロックｈ１作るようにしている。このように分風の途中
段のクロックを介して間接的にラッチを行うことにより
、クロックｅのジッター量が多い場合でも、ジッタ＼ −のないきれいなデグリッチ用クロックを作ることがで
きる。
−でラッチしてデグリッチ用クロックｈをｆ！っていた
のに対し、第７図の実施例では、ｔず直並列変換回路の
シフトレジスタ用クロックｂを基準クロッ）ａでラッチ
して、ジッターの含まれないクロックｉを作り、つぎに
クロックｅをクロックｌでラッチして、デグリッチ用り
ロックｈ１作るようにしている。このように分風の途中
段のクロックを介して間接的にラッチを行うことにより
、クロックｅのジッター量が多い場合でも、ジッタ＼ −のないきれいなデグリッチ用クロックを作ることがで
きる。
また、第３の実施例として、第９図に示すようにｌｆク
ロックｅをクロックｂでラッチし、さらにその出力クロ
ックｉを基本クロックａでラッチしてデグリッチ用りロ
ックｈ１作るようにしても良い。
ロックｅをクロックｂでラッチし、さらにその出力クロ
ックｉを基本クロックａでラッチしてデグリッチ用りロ
ックｈ１作るようにしても良い。
なお、第７図および＃Ｅ９図の実−施例では、ラッチ回
路を７と８の２段用いるようにしているが、同様−手順
で３段以上用いる場合も本発明は有効である−０ 以上のように本発明は、基準りｉツクを分周してデグリ
ッチ用クロックを作り、とのデグリ・ノチ制御するよう
にしたものであるから、デグリッチ用クロックのジッタ
ーによるデグリッチ出力の雑音や誤差を確実に除去する
ことができる。また分周器とラッチ回路を複数段用い、
複数段の分局器の途中のクロックを介してデグリッチ用
クロックを間接的にラッチすれば、大きな幅のジッター
についても確実に除去することができる。
路を７と８の２段用いるようにしているが、同様−手順
で３段以上用いる場合も本発明は有効である−０ 以上のように本発明は、基準りｉツクを分周してデグリ
ッチ用クロックを作り、とのデグリ・ノチ制御するよう
にしたものであるから、デグリッチ用クロックのジッタ
ーによるデグリッチ出力の雑音や誤差を確実に除去する
ことができる。また分周器とラッチ回路を複数段用い、
複数段の分局器の途中のクロックを介してデグリッチ用
クロックを間接的にラッチすれば、大きな幅のジッター
についても確実に除去することができる。
第１図は従来のデグリッチ回路のブロック図、第２図は
第１図の各部の波形図、第３図は第１図で発生する雑音
の波形図、第４図は本発明の第１の実施例のブロック図
、第６図および第６図は第４図の実施例の各部の波形図
、第７図は本発明の第２の実施例のブロック図、第８図
は第７図の実施例の各部の波形図、第９図は本発明の第
３の実施例のブロック図である。 １・・・・・・直並列変換回献”２− ；−−−−Ｄ
−Ａ ：ｌンバータ、３・・・・・・デグリツチャ、６
・・・・・・基準クロック発生器、６・・・・・・分周
器、７．８・・・・・・ラッチ回路。 １１１１ ＠２図 ＠ ３ 図 哨５図 り 第 ６ ｒＡ 第７図 第８図
第１図の各部の波形図、第３図は第１図で発生する雑音
の波形図、第４図は本発明の第１の実施例のブロック図
、第６図および第６図は第４図の実施例の各部の波形図
、第７図は本発明の第２の実施例のブロック図、第８図
は第７図の実施例の各部の波形図、第９図は本発明の第
３の実施例のブロック図である。 １・・・・・・直並列変換回献”２− ；−−−−Ｄ
−Ａ ：ｌンバータ、３・・・・・・デグリツチャ、６
・・・・・・基準クロック発生器、６・・・・・・分周
器、７．８・・・・・・ラッチ回路。 １１１１ ＠２図 ＠ ３ 図 哨５図 り 第 ６ ｒＡ 第７図 第８図
Claims (1)
- （１）基準多口ツク発生器と、上記基準クロックを分周
して、デグリッチ用クロックを作る分局器と、上記デグ
リッチ用クロックを、上記基準クロックでラッチするラ
ッチ回路と、上記ラッチさ゛れたデグリッチ用クロック
によって制御されるデグリッチャとで構成されたデグリ
ッチ回路。 （巧 特許請求の範囲第１項において、分局器およびラ
ッチ回路が共に複数段で構成され、上記デグリッチ用ク
ロックが、上記複数段の分局器の途中のクロックを介し
て、間接的にラッチされるようにしたことを特徴とする
デグリッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56161615A JPS5862928A (ja) | 1981-10-09 | 1981-10-09 | デグリツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56161615A JPS5862928A (ja) | 1981-10-09 | 1981-10-09 | デグリツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5862928A true JPS5862928A (ja) | 1983-04-14 |
Family
ID=15738530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56161615A Pending JPS5862928A (ja) | 1981-10-09 | 1981-10-09 | デグリツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5862928A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63285019A (ja) * | 1987-05-18 | 1988-11-22 | Kenwood Corp | 変調ノイズ防止回路 |
| JPH0298528U (ja) * | 1989-01-21 | 1990-08-06 | ||
| US5053651A (en) * | 1988-10-31 | 1991-10-01 | Rockwell International Corporation | Deglitched digital mixer circuit |
| JP2008273448A (ja) * | 2007-05-01 | 2008-11-13 | Kubota Corp | シート装置 |
-
1981
- 1981-10-09 JP JP56161615A patent/JPS5862928A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63285019A (ja) * | 1987-05-18 | 1988-11-22 | Kenwood Corp | 変調ノイズ防止回路 |
| US5053651A (en) * | 1988-10-31 | 1991-10-01 | Rockwell International Corporation | Deglitched digital mixer circuit |
| JPH0298528U (ja) * | 1989-01-21 | 1990-08-06 | ||
| JP2008273448A (ja) * | 2007-05-01 | 2008-11-13 | Kubota Corp | シート装置 |
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