JP2001175226A - 液晶駆動回路，半導体集積回路装置，基準電圧バッファ回路及びその制御方法 - Google Patents
液晶駆動回路，半導体集積回路装置，基準電圧バッファ回路及びその制御方法Info
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Abstract
(57)【要約】
【課題】 液晶モジュールにおける基準電圧を供給する
配線構造の簡素化による装置の小型化，トータルコスト
の低減を実現する。 【解決手段】 液晶パネルに配置されるソースドライバ
４Ａ内には、チップ内基準電圧配線１７がＬＳＩチップ
の端部から端部に亘って形成されている。ソースドライ
バ４Ａ内には、各チップ内基準電圧配線１７から分岐す
る各分岐基準電圧配線１７ａと、基準電圧生成バッファ
３１と、基準電圧生成バッファ３１を制御するための制
御回路３０と、基準電圧をｎ段階に細分化するための基
準電圧生成用抵抗部３２と、細分化された電圧のうちい
ずれか１つを選択する電圧レベル選択回路３４と、出力
バッファ３５とを備えている。基準電圧は、各チップ内
基準電圧配線１７を直列に接続する配線を介して各ソー
スドライバ４に供給されるので、基準電圧を供給するた
めの配線構造を簡素化できる。
配線構造の簡素化による装置の小型化，トータルコスト
の低減を実現する。 【解決手段】 液晶パネルに配置されるソースドライバ
４Ａ内には、チップ内基準電圧配線１７がＬＳＩチップ
の端部から端部に亘って形成されている。ソースドライ
バ４Ａ内には、各チップ内基準電圧配線１７から分岐す
る各分岐基準電圧配線１７ａと、基準電圧生成バッファ
３１と、基準電圧生成バッファ３１を制御するための制
御回路３０と、基準電圧をｎ段階に細分化するための基
準電圧生成用抵抗部３２と、細分化された電圧のうちい
ずれか１つを選択する電圧レベル選択回路３４と、出力
バッファ３５とを備えている。基準電圧は、各チップ内
基準電圧配線１７を直列に接続する配線を介して各ソー
スドライバ４に供給されるので、基準電圧を供給するた
めの配線構造を簡素化できる。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶素子を駆動さ
せるための液晶駆動回路，液晶駆動回路内に配置される
半導体チップ及び半導体チップ内に形成される基準電圧
バッファ回路に関するものである。
せるための液晶駆動回路，液晶駆動回路内に配置される
半導体チップ及び半導体チップ内に形成される基準電圧
バッファ回路に関するものである。
【０００２】
【従来の技術】従来より、相対向する１対のガラス基板
の間に液晶を介在させる一方、１対のガラス基板の間に
電圧を印加して、液晶がその配向状態に応じて光の透過
率を変化させる性質を利用して、図形，文字，記号など
の各種の視覚的情報を表示しうるように構成された液晶
パネルや、この液晶パネルに駆動回路を付加した液晶モ
ジュール）が知られている。
の間に液晶を介在させる一方、１対のガラス基板の間に
電圧を印加して、液晶がその配向状態に応じて光の透過
率を変化させる性質を利用して、図形，文字，記号など
の各種の視覚的情報を表示しうるように構成された液晶
パネルや、この液晶パネルに駆動回路を付加した液晶モ
ジュール）が知られている。
【０００３】図９は、従来の液晶モジュール１００の平
面図である。同図に示すように、液晶モジュール１００
は、液晶パネル１０１と、液晶パネル１０１の液晶表示
部１０１ａ中の液晶素子１０２を駆動させるための駆動
回路とに分かれる。液晶パネル１０１の液晶表示部１０
１ａには、液晶を挟む１対のガラス基板が設けられてい
て、図９に現れている一方のガラス基板（上方のガラス
基板）と、図９には現れていない対向ガラス基板（下方
のガラス基板）との間に、液晶素子１０２とＴＦＴ１０
３とがマトリクス状に配置されている。液晶素子１０２
は、例えば上方のガラス基板の下面に形成された透明電
極と、対向ガラス基板の上面に形成された対向透明電極
の間に介在する液晶により構成されている。また、ＴＦ
Ｔ１０３は、上方のガラス基板の下面において透明電極
に接続されて、透明電極の電圧を制御するためのトラン
ジスタである。
面図である。同図に示すように、液晶モジュール１００
は、液晶パネル１０１と、液晶パネル１０１の液晶表示
部１０１ａ中の液晶素子１０２を駆動させるための駆動
回路とに分かれる。液晶パネル１０１の液晶表示部１０
１ａには、液晶を挟む１対のガラス基板が設けられてい
て、図９に現れている一方のガラス基板（上方のガラス
基板）と、図９には現れていない対向ガラス基板（下方
のガラス基板）との間に、液晶素子１０２とＴＦＴ１０
３とがマトリクス状に配置されている。液晶素子１０２
は、例えば上方のガラス基板の下面に形成された透明電
極と、対向ガラス基板の上面に形成された対向透明電極
の間に介在する液晶により構成されている。また、ＴＦ
Ｔ１０３は、上方のガラス基板の下面において透明電極
に接続されて、透明電極の電圧を制御するためのトラン
ジスタである。
【０００４】また、駆動回路は、各ＴＦＴ１０３のソー
スの電圧を制御するための複数（この例では８個）のソ
ースドライバ１０４と、各ＴＦＴ１０３のゲートの電圧
を制御するためのゲートドライバ１０５と、ソースドラ
イバ１０４及びゲートドライバ１０５に供給する電圧信
号や制御信号を生成するための電圧生成・制御用回路１
２０と、電圧生成・制御用回路１２０とソースドライバ
１０４との間に設けられた第１配線用基板１１０と、電
圧生成・制御回路１２０とゲートドライバ１０５との間
に設けられた第２配線用基板１１２とを備えている。第
１配線用基板１１０と各ソースドライバ１０４とはフレ
キシブル配線１１１を介して接続され、第２配線用基板
１１２と各ゲートドライバ１０５とはフレキシブル配線
１１３を介して接続されている。駆動回路のうち各ソー
スドライバ１０４と各ゲートドライバ１０５とは液晶表
示部１０１ａを除く液晶パネル１０１に配設されてい
る。すなわち、いわゆるＣＯＧ（Chip On Glass）タイ
プの構造となっている。各ソースドライバ１０４は、例
えば８個のＬＳＩチップ上に個別に形成されている。
スの電圧を制御するための複数（この例では８個）のソ
ースドライバ１０４と、各ＴＦＴ１０３のゲートの電圧
を制御するためのゲートドライバ１０５と、ソースドラ
イバ１０４及びゲートドライバ１０５に供給する電圧信
号や制御信号を生成するための電圧生成・制御用回路１
２０と、電圧生成・制御用回路１２０とソースドライバ
１０４との間に設けられた第１配線用基板１１０と、電
圧生成・制御回路１２０とゲートドライバ１０５との間
に設けられた第２配線用基板１１２とを備えている。第
１配線用基板１１０と各ソースドライバ１０４とはフレ
キシブル配線１１１を介して接続され、第２配線用基板
１１２と各ゲートドライバ１０５とはフレキシブル配線
１１３を介して接続されている。駆動回路のうち各ソー
スドライバ１０４と各ゲートドライバ１０５とは液晶表
示部１０１ａを除く液晶パネル１０１に配設されてい
る。すなわち、いわゆるＣＯＧ（Chip On Glass）タイ
プの構造となっている。各ソースドライバ１０４は、例
えば８個のＬＳＩチップ上に個別に形成されている。
【０００５】そして、液晶パネル１０１において、駆動
回路の各ソースドライバ１０４から図９に示す列（コラ
ム）に沿って多数のデータ線１０６が液晶表示部１０１
ａに延びており、各データ線１０６は各ＴＦＴ１０３の
ソースに接続されている。また、ゲートドライバ１０５
から図９に示す行（ロウ）に沿って多数のゲート線１０
７が液晶表示部１０１ａに延びており、各ゲート線１０
７は各ＴＦＴ１０３のゲートに接続されている。また、
液晶素子１０２に印加する電圧の制御の方式としては、
透明電極が対向透明電極よりも高電位であるときの電圧
極性を“正”と定義したときに、対向透明電極の電圧を
一定の時間間隔で正負切り換える一方、ＴＦＴ側の透明
電極の電圧はｎ段階（この例では６４段階）の電圧値に
制御するという第１のタイプと、対向透明電極の電圧は
一定（例えば中間電位ＶＤＤ／２）にしておき、ＴＦＴ
側の透明電極の電圧を一定の時間間隔で交互に正負ｎ段
階（この例では６４段階，合計１２８段階）の電圧値に
反転させる第２のタイプとがある。いずれの方式におい
ても、液晶素子１０２に印加される電圧が常に同じ極性
であれば、液晶の劣化による明度の誤差が生じるのを回
避するようにしている。
回路の各ソースドライバ１０４から図９に示す列（コラ
ム）に沿って多数のデータ線１０６が液晶表示部１０１
ａに延びており、各データ線１０６は各ＴＦＴ１０３の
ソースに接続されている。また、ゲートドライバ１０５
から図９に示す行（ロウ）に沿って多数のゲート線１０
７が液晶表示部１０１ａに延びており、各ゲート線１０
７は各ＴＦＴ１０３のゲートに接続されている。また、
液晶素子１０２に印加する電圧の制御の方式としては、
透明電極が対向透明電極よりも高電位であるときの電圧
極性を“正”と定義したときに、対向透明電極の電圧を
一定の時間間隔で正負切り換える一方、ＴＦＴ側の透明
電極の電圧はｎ段階（この例では６４段階）の電圧値に
制御するという第１のタイプと、対向透明電極の電圧は
一定（例えば中間電位ＶＤＤ／２）にしておき、ＴＦＴ
側の透明電極の電圧を一定の時間間隔で交互に正負ｎ段
階（この例では６４段階，合計１２８段階）の電圧値に
反転させる第２のタイプとがある。いずれの方式におい
ても、液晶素子１０２に印加される電圧が常に同じ極性
であれば、液晶の劣化による明度の誤差が生じるのを回
避するようにしている。
【０００６】図１０は、従来の第１のタイプのソースド
ライバ１０４Ａの構成を概略的に示すブロック回路図で
ある。同図に示すように、ソースドライバ１０４Ａ内に
は、基準電圧配線１３１が機械的に接続される部分であ
るパッド１３３と、基準電圧配線１３１の信号を受け
て、さらに細分化した基準電圧を生成する基準電圧生成
用抵抗部１３２と、基準電圧生成用抵抗部１３２に接続
される多数の電圧レベル選択回路１３４と、各電圧レベ
ル選択回路１３４の後段側に配置された出力バッファ１
３５とを備えている。つまり、電圧に関する信号をでき
るだけソースドライバ１０４Ａ内で生成するようにして
基準電圧のみを外部から生成されたものを受ける構成に
なっている。
ライバ１０４Ａの構成を概略的に示すブロック回路図で
ある。同図に示すように、ソースドライバ１０４Ａ内に
は、基準電圧配線１３１が機械的に接続される部分であ
るパッド１３３と、基準電圧配線１３１の信号を受け
て、さらに細分化した基準電圧を生成する基準電圧生成
用抵抗部１３２と、基準電圧生成用抵抗部１３２に接続
される多数の電圧レベル選択回路１３４と、各電圧レベ
ル選択回路１３４の後段側に配置された出力バッファ１
３５とを備えている。つまり、電圧に関する信号をでき
るだけソースドライバ１０４Ａ内で生成するようにして
基準電圧のみを外部から生成されたものを受ける構成に
なっている。
【０００７】基準電圧配線１３１は、電圧生成・制御用
回路１２０とソースドライバ１０４Ａとを接続する配線
であって、その一部が上記フレキシブル配線１１１とな
っている。なお、基準電圧配線以外のデータ信号線（例
えば６ビット）もソースドライバ１０４Ａに接続されて
おり、第１配線用基板１１０は、極めて多くの配線を支
持するために何層もの基板を積層した構造となってい
る。
回路１２０とソースドライバ１０４Ａとを接続する配線
であって、その一部が上記フレキシブル配線１１１とな
っている。なお、基準電圧配線以外のデータ信号線（例
えば６ビット）もソースドライバ１０４Ａに接続されて
おり、第１配線用基板１１０は、極めて多くの配線を支
持するために何層もの基板を積層した構造となってい
る。
【０００８】基準電圧生成用抵抗部１３２は、１つの液
晶素子１０２の配向状態をｎ段階（例えば６４段階）に
制御してｎ階調（例えば６４階調）の明度を与えるもの
である。例えば互いに異なる１０段階の電圧値の信号が
流れる１０本の基準電圧配線１３１が基準電圧生成抵抗
部１３２に接続され、この１０段階の電圧値を基準電圧
生成抵抗部１３２によってさらに６４段階の電圧値に細
分化するように構成されている。また、上述の第１配線
用基板１１０は基準電圧配線１３１などを支持するもの
である。
晶素子１０２の配向状態をｎ段階（例えば６４段階）に
制御してｎ階調（例えば６４階調）の明度を与えるもの
である。例えば互いに異なる１０段階の電圧値の信号が
流れる１０本の基準電圧配線１３１が基準電圧生成抵抗
部１３２に接続され、この１０段階の電圧値を基準電圧
生成抵抗部１３２によってさらに６４段階の電圧値に細
分化するように構成されている。また、上述の第１配線
用基板１１０は基準電圧配線１３１などを支持するもの
である。
【０００９】各電圧レベル選択回路１３４は、ｎ本の信
号線を介して基準電圧生成用抵抗部１３２から電圧信号
を受けており、各電圧レベル選択回路１３４は、電圧選
択制御信号Ｓvsの制御により、ｎ本の信号線のうちいず
れか１つの信号線から供給される電圧信号を通過させ
て、出力バッファ１３５を介してデータ線１０６に出力
するものである。すなわち、電圧選択制御信号Ｓvsによ
り、ＴＦＴ１０３を経て液晶素子１０２を挟む１対の透
明電極の間に印加される電圧を６４段階のうちいずれか
１つに制御することにより、当該液晶素子１０２を通過
した光の明度が制御される。また、１つのソースドライ
バ１０４Ａ内において、電圧レベル選択回路１３４は、
カラー表示の場合には例えば３８４個ずつ配置されてい
る。
号線を介して基準電圧生成用抵抗部１３２から電圧信号
を受けており、各電圧レベル選択回路１３４は、電圧選
択制御信号Ｓvsの制御により、ｎ本の信号線のうちいず
れか１つの信号線から供給される電圧信号を通過させ
て、出力バッファ１３５を介してデータ線１０６に出力
するものである。すなわち、電圧選択制御信号Ｓvsによ
り、ＴＦＴ１０３を経て液晶素子１０２を挟む１対の透
明電極の間に印加される電圧を６４段階のうちいずれか
１つに制御することにより、当該液晶素子１０２を通過
した光の明度が制御される。また、１つのソースドライ
バ１０４Ａ内において、電圧レベル選択回路１３４は、
カラー表示の場合には例えば３８４個ずつ配置されてい
る。
【００１０】また、図１１は、従来の第２のタイプのソ
ースドライバ１０４Ｂの構成を概略的に示すブロック回
路図である。同図に示すように、ソースドライバ１０４
Ｂ内には、対向透明電極に印加される中間電圧よりも高
電位の基準電圧を受ける正側基準電圧生成用抵抗部１３
２ａと、対向透明電極に印加される中間電圧よりも低電
位の基準電圧を受ける負側基準電圧生成部１３２ｂとが
設けられていて、各電圧レベル選択回路１３４は、正側
基準電圧生成抵抗部１３２ａの出力を受ける正側電圧レ
ベル選択回路１３４ａと、負側基準電圧生成抵抗部１３
２ｂの出力を受ける負側電圧レベル選択回路１３４ｂと
に分けられ、正側電圧レベル選択回路１３４ａと負側電
圧レベル選択回路１３４ｂとが交互に配置されている。
そして、正側電圧レベル選択回路１３４ａと負側電圧レ
ベル選択回路１３４ｂとの出力を受けるセレクタ１３６
により、セレクタ制御信号Ｓseに応じて、正側電圧レベ
ル選択回路１３４ａの出力と負側電圧レベル選択回路１
３４ｂの出力とを交互に切り換えて、両者の出力側に配
置される出力バッファ１３５，１３５に供給するように
制御される。つまり、相隣接する２つの出力バッファ１
３５，１３５からは、一定の時間間隔で交互に高低切り
換わる電圧信号が出力されることになる。すなわち、相
隣接するデータ線１０６に接続される液晶素子１０２に
は、常に正負逆の電圧が印加された状態となり、かつ、
その状態が一定の時間間隔で逆転することになる。この
ように、第２のタイプの液晶モジュールに配置されるソ
ースドライバ１０４Ｂにおいては、相隣接するデータ線
１０６の電圧を交互に高低切り換えることにより、１つ
の液晶素子１０２に印加される電圧を一定の時間間隔で
正負切り換えるように構成されている。
ースドライバ１０４Ｂの構成を概略的に示すブロック回
路図である。同図に示すように、ソースドライバ１０４
Ｂ内には、対向透明電極に印加される中間電圧よりも高
電位の基準電圧を受ける正側基準電圧生成用抵抗部１３
２ａと、対向透明電極に印加される中間電圧よりも低電
位の基準電圧を受ける負側基準電圧生成部１３２ｂとが
設けられていて、各電圧レベル選択回路１３４は、正側
基準電圧生成抵抗部１３２ａの出力を受ける正側電圧レ
ベル選択回路１３４ａと、負側基準電圧生成抵抗部１３
２ｂの出力を受ける負側電圧レベル選択回路１３４ｂと
に分けられ、正側電圧レベル選択回路１３４ａと負側電
圧レベル選択回路１３４ｂとが交互に配置されている。
そして、正側電圧レベル選択回路１３４ａと負側電圧レ
ベル選択回路１３４ｂとの出力を受けるセレクタ１３６
により、セレクタ制御信号Ｓseに応じて、正側電圧レベ
ル選択回路１３４ａの出力と負側電圧レベル選択回路１
３４ｂの出力とを交互に切り換えて、両者の出力側に配
置される出力バッファ１３５，１３５に供給するように
制御される。つまり、相隣接する２つの出力バッファ１
３５，１３５からは、一定の時間間隔で交互に高低切り
換わる電圧信号が出力されることになる。すなわち、相
隣接するデータ線１０６に接続される液晶素子１０２に
は、常に正負逆の電圧が印加された状態となり、かつ、
その状態が一定の時間間隔で逆転することになる。この
ように、第２のタイプの液晶モジュールに配置されるソ
ースドライバ１０４Ｂにおいては、相隣接するデータ線
１０６の電圧を交互に高低切り換えることにより、１つ
の液晶素子１０２に印加される電圧を一定の時間間隔で
正負切り換えるように構成されている。
【００１１】
【発明が解決しようとする課題】ここで、上記第１のタ
イプ，第２のタイプのいずれにおいても、ソースドライ
バ１０４に供給される基準電圧の電圧値のばらつきの少
ないことが要求される。例えば数ボルトの電圧を６４階
調や２５６階調に細分化すると、約１０〜２０ｍＶ程度
の電圧幅に細分化されるからである。かかる要請から、
従来の液晶モジュールにおいては、各ソースドライバ１
０４に、電圧生成・制御用回路１２０で生成された基準
電圧をできるだけ電圧降下がない状態で供給するため
に、第１配線用基板１１０と各ソースドライバ１０４と
を、抵抗が数Ω程度のフレキシブル配線１１１により接
続するようになされている。
イプ，第２のタイプのいずれにおいても、ソースドライ
バ１０４に供給される基準電圧の電圧値のばらつきの少
ないことが要求される。例えば数ボルトの電圧を６４階
調や２５６階調に細分化すると、約１０〜２０ｍＶ程度
の電圧幅に細分化されるからである。かかる要請から、
従来の液晶モジュールにおいては、各ソースドライバ１
０４に、電圧生成・制御用回路１２０で生成された基準
電圧をできるだけ電圧降下がない状態で供給するため
に、第１配線用基板１１０と各ソースドライバ１０４と
を、抵抗が数Ω程度のフレキシブル配線１１１により接
続するようになされている。
【００１２】しかしながら、上記従来の液晶表示モジュ
ールにおいて、第１のタイプ，第２のタイプのいずれに
も共通する不具合として、ソースドライバに基準電圧を
供給する基準電圧配線の構造の複雑さがある。特に、コ
ンピュータグラフィックなどの映像表示システムの進歩
に伴い、ソースドライバから供給すべき電圧信号をより
細分化すべき要請が高まっているので、配線数はますま
す増大することが予想される。そのために、図９に示す
構造において、ソースドライバ１０４とフレキシブル配
線１１１を介して接続される第１配線用基板１１０が多
層基板を積層した複雑なものとなり、かつ、液晶モジュ
ールのトータルコストの低減を妨げる１つの要因となっ
てきている。
ールにおいて、第１のタイプ，第２のタイプのいずれに
も共通する不具合として、ソースドライバに基準電圧を
供給する基準電圧配線の構造の複雑さがある。特に、コ
ンピュータグラフィックなどの映像表示システムの進歩
に伴い、ソースドライバから供給すべき電圧信号をより
細分化すべき要請が高まっているので、配線数はますま
す増大することが予想される。そのために、図９に示す
構造において、ソースドライバ１０４とフレキシブル配
線１１１を介して接続される第１配線用基板１１０が多
層基板を積層した複雑なものとなり、かつ、液晶モジュ
ールのトータルコストの低減を妨げる１つの要因となっ
てきている。
【００１３】本発明の目的は、各ソースドライバに供給
される基準電圧の電圧値のばらつきを抑制しつつ基準電
圧を供給するための配線の構造を簡素化しうる手段を講
ずることにより、液晶モジュールの小型化やトータルコ
ストの低減を実現することにある。
される基準電圧の電圧値のばらつきを抑制しつつ基準電
圧を供給するための配線の構造を簡素化しうる手段を講
ずることにより、液晶モジュールの小型化やトータルコ
ストの低減を実現することにある。
【００１４】
【課題を解決するための手段】本発明の液晶駆動回路
は、液晶素子を駆動するための複数のソースドライバを
液晶パネル上に配置してなる液晶駆動回路を前提とし、
上記液晶素子を駆動するための複数の基準電圧を生成す
る基準電圧生成回路と、上記基準電圧生成回路で生成さ
れた上記複数の基準電圧を上記各ソースドライバ回路装
置に供給するための基準電圧配線であって、上記液晶パ
ネル上と上記各ソースドライバ回路装置上とを通って延
びる複数の基準電圧配線を備えている。
は、液晶素子を駆動するための複数のソースドライバを
液晶パネル上に配置してなる液晶駆動回路を前提とし、
上記液晶素子を駆動するための複数の基準電圧を生成す
る基準電圧生成回路と、上記基準電圧生成回路で生成さ
れた上記複数の基準電圧を上記各ソースドライバ回路装
置に供給するための基準電圧配線であって、上記液晶パ
ネル上と上記各ソースドライバ回路装置上とを通って延
びる複数の基準電圧配線を備えている。
【００１５】これにより、従来フレキシブル配線等の配
線部材によって各ソースドライバ回路に供給されていた
基準電圧が、液晶パネル上に設けられた基準電圧配線か
ら供給されるので、基準電圧配線などのために従来設け
られていた配線用基板の構造を簡素化することができ
る。したがって、配線用基板の積層枚数の低減などによ
る液晶表示装置の小型化やトータルコストの低減の実現
を図ることができる。
線部材によって各ソースドライバ回路に供給されていた
基準電圧が、液晶パネル上に設けられた基準電圧配線か
ら供給されるので、基準電圧配線などのために従来設け
られていた配線用基板の構造を簡素化することができ
る。したがって、配線用基板の積層枚数の低減などによ
る液晶表示装置の小型化やトータルコストの低減の実現
を図ることができる。
【００１６】上記ソースドライバ回路装置は、上記ソー
スドライバ回路装置の一端部から他の一端部まで延び
て、互いに異なる複数の基準電圧を供給するための複数
のチップ内基準電圧配線と、上記複数のチップ内基準電
圧配線から分岐して延びる同数の分岐基準電圧配線と、
上記複数の分岐基準電圧配線から供給される基準電圧を
受けた後出力する同数のバッファと、上記複数のバッフ
ァから供給される基準電圧のうちいずれか１つを上記液
晶素子駆動用電圧として選択する選択回路とを備えるこ
とが好ましい。
スドライバ回路装置の一端部から他の一端部まで延び
て、互いに異なる複数の基準電圧を供給するための複数
のチップ内基準電圧配線と、上記複数のチップ内基準電
圧配線から分岐して延びる同数の分岐基準電圧配線と、
上記複数の分岐基準電圧配線から供給される基準電圧を
受けた後出力する同数のバッファと、上記複数のバッフ
ァから供給される基準電圧のうちいずれか１つを上記液
晶素子駆動用電圧として選択する選択回路とを備えるこ
とが好ましい。
【００１７】各基準電圧配線が液晶パネル上に設けられ
ると、チップ間の基準電圧配線などの抵抗値が大きくな
ることにより、基準電圧配線に電流が流れると各ソース
ドライバ回路に入力される基準電圧に電圧降下が生じる
おそれがある。それに対して、選択回路の前段側にバッ
ファを設けることにより、選択回路につながる基準電圧
配線にバッファを通過した電流が流れないので、各液晶
素子に適正な駆動用電圧を供給することが可能になる。
ると、チップ間の基準電圧配線などの抵抗値が大きくな
ることにより、基準電圧配線に電流が流れると各ソース
ドライバ回路に入力される基準電圧に電圧降下が生じる
おそれがある。それに対して、選択回路の前段側にバッ
ファを設けることにより、選択回路につながる基準電圧
配線にバッファを通過した電流が流れないので、各液晶
素子に適正な駆動用電圧を供給することが可能になる。
【００１８】本発明の半導体集積回路装置は、液晶モジ
ュール内に配置され、液晶素子を駆動するためのソース
ドライバ回路を搭載した半導体集積回路装置を前提と
し、上記ソースドライバ回路は、上記半導体集積回路装
置の一端部から他の一端部まで延びて、互いに異なる複
数の基準電圧を供給するための複数のチップ内基準電圧
配線と、上記複数のチップ内基準電圧配線から分岐して
延びる同数の分岐基準電圧配線と、上記各複数の分岐基
準電圧配線から供給される基準電圧を受けた後出力する
同数のバッファと、上記複数のバッファから供給される
基準電圧のうちいずれか１つを上記液晶素子の駆動用電
圧として選択する選択回路とを備えている。
ュール内に配置され、液晶素子を駆動するためのソース
ドライバ回路を搭載した半導体集積回路装置を前提と
し、上記ソースドライバ回路は、上記半導体集積回路装
置の一端部から他の一端部まで延びて、互いに異なる複
数の基準電圧を供給するための複数のチップ内基準電圧
配線と、上記複数のチップ内基準電圧配線から分岐して
延びる同数の分岐基準電圧配線と、上記各複数の分岐基
準電圧配線から供給される基準電圧を受けた後出力する
同数のバッファと、上記複数のバッファから供給される
基準電圧のうちいずれか１つを上記液晶素子の駆動用電
圧として選択する選択回路とを備えている。
【００１９】これにより、上述のようなパネル上に基準
電圧配線を設けた液晶駆動回路を構成するために用いる
ことができる，半導体チップからなる半導体集積回路装
置を供給することが可能になる。
電圧配線を設けた液晶駆動回路を構成するために用いる
ことができる，半導体チップからなる半導体集積回路装
置を供給することが可能になる。
【００２０】上記各バッファの出力電圧を受けて、上記
複数の基準電圧を細分化した細分化電圧を生成した後、
上記選択回路に細分化電圧を出力する細分化電圧生成回
路をさらに備え、上記選択回路が上記細分化電圧のうち
いずれか１つを選択する構成とすることにより、高精細
化された画像を表示するための液晶パネルに適した半導
体集積回路装置が得られる。
複数の基準電圧を細分化した細分化電圧を生成した後、
上記選択回路に細分化電圧を出力する細分化電圧生成回
路をさらに備え、上記選択回路が上記細分化電圧のうち
いずれか１つを選択する構成とすることにより、高精細
化された画像を表示するための液晶パネルに適した半導
体集積回路装置が得られる。
【００２１】上記バッファは、入力電圧と出力電圧との
電位差を低減するオフセットキャンセル機能を有するこ
とにより、ばらつきの小さい精度の高い基準電圧を供給
することが可能になる。
電位差を低減するオフセットキャンセル機能を有するこ
とにより、ばらつきの小さい精度の高い基準電圧を供給
することが可能になる。
【００２２】上記バッファを、一方の端子に上記バッフ
ァへの入力電圧を他方の端子に自己の出力電圧をそれぞ
れ受けて、出力電圧を入力電圧に等しくするよう動作す
る演算器と、第１，第２の電極を有し上記入力電圧と出
力電圧との電圧差に相当する電荷を蓄積するためのキャ
パシタと、上記演算器に入力電圧を導入するための入力
側ノードと、上記キャパシタの第１の電極に接続された
第１のノードと、上記キャパシタの第２の電極に接続さ
れた第２のノードと、上記演算器の出力電圧を受ける第
３のノードと、上記第２のノードと上記第３のノードと
の間に介設された第１のスイッチング素子と、上記第１
のノードと上記演算器の入力側ノードとの間に介設され
た第２のスイッチング素子と、上記第１のノードと上記
第３のノードとの間に介設された第３のスイッチング素
子とにより構成することができる。
ァへの入力電圧を他方の端子に自己の出力電圧をそれぞ
れ受けて、出力電圧を入力電圧に等しくするよう動作す
る演算器と、第１，第２の電極を有し上記入力電圧と出
力電圧との電圧差に相当する電荷を蓄積するためのキャ
パシタと、上記演算器に入力電圧を導入するための入力
側ノードと、上記キャパシタの第１の電極に接続された
第１のノードと、上記キャパシタの第２の電極に接続さ
れた第２のノードと、上記演算器の出力電圧を受ける第
３のノードと、上記第２のノードと上記第３のノードと
の間に介設された第１のスイッチング素子と、上記第１
のノードと上記演算器の入力側ノードとの間に介設され
た第２のスイッチング素子と、上記第１のノードと上記
第３のノードとの間に介設された第３のスイッチング素
子とにより構成することができる。
【００２３】上記第２のノードに付設され、上記第１の
スイッチング素子の切り換わりによる第２のノードの電
気的変化を補償するための第５のスイッチング素子を介
設した閉回路をさらに備えることにより、より安定した
基準電圧を出力することができる。
スイッチング素子の切り換わりによる第２のノードの電
気的変化を補償するための第５のスイッチング素子を介
設した閉回路をさらに備えることにより、より安定した
基準電圧を出力することができる。
【００２４】上記バッファを、外部で生成された基準電
圧を入力電圧として受ける入力側ノードと出力電圧を送
り出すための出力側ノードとの間に２つのバッファ回路
を並列に配置して構成し、上記各バッファ回路を、一方
の端子に入力電圧を他方の端子に自己の出力電圧をそれ
ぞれ受けて、出力電圧を入力電圧に等しくするよう動作
する演算器と、第１，第２の電極を有し、上記入力電圧
と出力電圧との電圧差に相当する電荷を蓄積するための
キャパシタと、上記キャパシタの第１の電極に接続され
た第１のノードと、上記キャパシタの第２の電極に接続
された第２のノードと、上記演算器の出力信号を受ける
第３のノードと、上記第２のノードと上記第３のノード
との間に介設された第１のスイッチング素子と、上記第
１のノードと上記入力側ノードとの間に介設された第２
のスイッチング素子と、上記第１のノードと上記出力側
ノードとの間に介設された第３のスイッチング素子と、
上記第３のノードと上記出力側ノードとの間に介設され
た第４のスイッチング素子とにより構成することが好ま
しい。
圧を入力電圧として受ける入力側ノードと出力電圧を送
り出すための出力側ノードとの間に２つのバッファ回路
を並列に配置して構成し、上記各バッファ回路を、一方
の端子に入力電圧を他方の端子に自己の出力電圧をそれ
ぞれ受けて、出力電圧を入力電圧に等しくするよう動作
する演算器と、第１，第２の電極を有し、上記入力電圧
と出力電圧との電圧差に相当する電荷を蓄積するための
キャパシタと、上記キャパシタの第１の電極に接続され
た第１のノードと、上記キャパシタの第２の電極に接続
された第２のノードと、上記演算器の出力信号を受ける
第３のノードと、上記第２のノードと上記第３のノード
との間に介設された第１のスイッチング素子と、上記第
１のノードと上記入力側ノードとの間に介設された第２
のスイッチング素子と、上記第１のノードと上記出力側
ノードとの間に介設された第３のスイッチング素子と、
上記第３のノードと上記出力側ノードとの間に介設され
た第４のスイッチング素子とにより構成することが好ま
しい。
【００２５】これにより、一方のバッファ回路でキャパ
シタにオフセット電圧に相当する電荷を蓄積している間
は、当該バッファ回路と出力側ノードとを電気的に遮断
しておき、他方のバッファ回路からオフセットキャンセ
ルされた基準電圧を出力側ノードに出力することが可能
になる。そして、この状態を交互に切り換えることで、
常にオフセットキャンセルされた基準電圧を出力するこ
とができ、出力を停止させなければならない無効期間を
低減することができる。
シタにオフセット電圧に相当する電荷を蓄積している間
は、当該バッファ回路と出力側ノードとを電気的に遮断
しておき、他方のバッファ回路からオフセットキャンセ
ルされた基準電圧を出力側ノードに出力することが可能
になる。そして、この状態を交互に切り換えることで、
常にオフセットキャンセルされた基準電圧を出力するこ
とができ、出力を停止させなければならない無効期間を
低減することができる。
【００２６】本発明の基準電圧バッファ回路は、液晶モ
ジュールの液晶素子を駆動するためのソースドライバ回
路に配置される基準電圧バッファ回路であって、外部で
生成された基準電圧を入力電圧として受ける入力側ノー
ドと、出力電圧を送り出すための出力側ノードとの間
に、２つのバッファ回路を並列に配置して構成され、上
記２つのバッファ回路のうちの各バッファ回路は、一方
の端子に入力電圧を他方の端子に自己の出力電圧をそれ
ぞれ受けて、出力電圧を入力電圧に等しくするよう動作
する演算器と、第１，第２の電極を有し、上記入力電圧
と出力電圧との電圧差に相当する電荷を蓄積するための
キャパシタと、上記キャパシタの第１の電極に接続され
た第１のノードと、上記キャパシタの第２の電極に接続
された第２のノードと、上記演算器の出力信号を受ける
第３のノードと、上記第２のノードと上記第３のノード
との間に介設された第１のスイッチング素子と、上記第
１のノードと上記演算器の入力側との間に介設された第
２のスイッチング素子と、上記第１のノードと上記出力
側ノードとの間に介設された第３のスイッチング素子
と、上記第３のノードと上記出力側ノードとの間に介設
された第４のスイッチング素子とにより構成されてい
る。
ジュールの液晶素子を駆動するためのソースドライバ回
路に配置される基準電圧バッファ回路であって、外部で
生成された基準電圧を入力電圧として受ける入力側ノー
ドと、出力電圧を送り出すための出力側ノードとの間
に、２つのバッファ回路を並列に配置して構成され、上
記２つのバッファ回路のうちの各バッファ回路は、一方
の端子に入力電圧を他方の端子に自己の出力電圧をそれ
ぞれ受けて、出力電圧を入力電圧に等しくするよう動作
する演算器と、第１，第２の電極を有し、上記入力電圧
と出力電圧との電圧差に相当する電荷を蓄積するための
キャパシタと、上記キャパシタの第１の電極に接続され
た第１のノードと、上記キャパシタの第２の電極に接続
された第２のノードと、上記演算器の出力信号を受ける
第３のノードと、上記第２のノードと上記第３のノード
との間に介設された第１のスイッチング素子と、上記第
１のノードと上記演算器の入力側との間に介設された第
２のスイッチング素子と、上記第１のノードと上記出力
側ノードとの間に介設された第３のスイッチング素子
と、上記第３のノードと上記出力側ノードとの間に介設
された第４のスイッチング素子とにより構成されてい
る。
【００２７】これにより、一方のバッファ回路でキャパ
シタにオフセット電圧に相当する電荷を蓄積している間
は、当該バッファ回路と出力側ノードとを電気的に遮断
しておき、他方のバッファ回路からオフセットキャンセ
ルされた基準電圧を出力側ノードに出力することが可能
になる。そして、この状態を交互に切り換えることで、
常にオフセットキャンセルされた基準電圧を出力するこ
とができる。
シタにオフセット電圧に相当する電荷を蓄積している間
は、当該バッファ回路と出力側ノードとを電気的に遮断
しておき、他方のバッファ回路からオフセットキャンセ
ルされた基準電圧を出力側ノードに出力することが可能
になる。そして、この状態を交互に切り換えることで、
常にオフセットキャンセルされた基準電圧を出力するこ
とができる。
【００２８】上記第２のノードに付設され、上記第１の
スイッチング素子の切り換わりによる第２のノードの電
気的変化を補償するための第５のスイッチング素子を介
設した閉回路をさらに備えることにより、第２のスイッ
チング素子の寄生容量をキャンセルすることで、第２の
ノードの電圧の変動を補償することができるので、演算
器の出力電圧も安定することになる。
スイッチング素子の切り換わりによる第２のノードの電
気的変化を補償するための第５のスイッチング素子を介
設した閉回路をさらに備えることにより、第２のスイッ
チング素子の寄生容量をキャンセルすることで、第２の
ノードの電圧の変動を補償することができるので、演算
器の出力電圧も安定することになる。
【００２９】本発明の基準電圧バッファ回路の制御方法
は、入力側ノードと出力側ノードとの間に、出力電圧を
入力電圧に等しくするよう動作する演算器と、第１，第
２の電極を有するキャパシタと、上記キャパシタの第１
の電極に接続された第１のノードと、上記キャパシタの
第２の電極に接続された第２のノードと、上記演算器の
出力信号を受ける第３のノードと、上記第２のノードと
上記第３のノードとの間に介設された第１のスイッチン
グ素子と、上記第１のノードと上記演算器の入力側との
間に介設された第２のスイッチング素子と、上記第１の
ノードと上記出力側ノードとの間に介設された第３のス
イッチング素子と、上記第３のノードと上記出力側ノー
ドとの間に介設された第４のスイッチング素子とをそれ
ぞれ有する２つのバッファ回路を互いに並列に接続して
構成される基準電圧バッファ回路の制御方法であって、
上記各バッファ回路において、当該バッファ回路から基
準電圧を出力する出力モードのときには、上記第３及び
第４のスイッチング素子を導通状態にして、上記第１及
び第２のスイッチング素子を非導通状態にする一方、当
該バッファ回路のキャパシタに電荷を蓄積する電荷蓄積
モードのときには、上記第３及び第４のスイッチング素
子を非導通状態にして、上記第１及び第２のスイッチン
グ素子を導通状態にする方法である。
は、入力側ノードと出力側ノードとの間に、出力電圧を
入力電圧に等しくするよう動作する演算器と、第１，第
２の電極を有するキャパシタと、上記キャパシタの第１
の電極に接続された第１のノードと、上記キャパシタの
第２の電極に接続された第２のノードと、上記演算器の
出力信号を受ける第３のノードと、上記第２のノードと
上記第３のノードとの間に介設された第１のスイッチン
グ素子と、上記第１のノードと上記演算器の入力側との
間に介設された第２のスイッチング素子と、上記第１の
ノードと上記出力側ノードとの間に介設された第３のス
イッチング素子と、上記第３のノードと上記出力側ノー
ドとの間に介設された第４のスイッチング素子とをそれ
ぞれ有する２つのバッファ回路を互いに並列に接続して
構成される基準電圧バッファ回路の制御方法であって、
上記各バッファ回路において、当該バッファ回路から基
準電圧を出力する出力モードのときには、上記第３及び
第４のスイッチング素子を導通状態にして、上記第１及
び第２のスイッチング素子を非導通状態にする一方、当
該バッファ回路のキャパシタに電荷を蓄積する電荷蓄積
モードのときには、上記第３及び第４のスイッチング素
子を非導通状態にして、上記第１及び第２のスイッチン
グ素子を導通状態にする方法である。
【００３０】この方法により、一方のバッファ回路でキ
ャパシタにオフセット電圧に相当する電荷を蓄積してい
る間は、当該バッファ回路と出力側ノードとを電気的に
遮断しておき、他方のバッファ回路からオフセットキャ
ンセルされた基準電圧を出力側ノードに出力することが
可能になる。そして、この状態を交互に切り換えること
で、常にオフセットキャンセルされた基準電圧を出力す
ることができるとともに、出力を停止させなければなら
ない無効期間を低減することができる。
ャパシタにオフセット電圧に相当する電荷を蓄積してい
る間は、当該バッファ回路と出力側ノードとを電気的に
遮断しておき、他方のバッファ回路からオフセットキャ
ンセルされた基準電圧を出力側ノードに出力することが
可能になる。そして、この状態を交互に切り換えること
で、常にオフセットキャンセルされた基準電圧を出力す
ることができるとともに、出力を停止させなければなら
ない無効期間を低減することができる。
【００３１】上記第２のノードに付設され、上記第１の
スイッチによる第１のノードの電気的変化を打ち消すた
めの第５のスイッチング素子を介設した閉回路をさらに
備え、上記第１のスイッチング素子の導通・非導通を切
り換えるときには上記第５のスイッチング素子を連動し
て逆向きに切り換えることにより、上述のように、演算
器から安定した基準電圧を出力させることができる。
スイッチによる第１のノードの電気的変化を打ち消すた
めの第５のスイッチング素子を介設した閉回路をさらに
備え、上記第１のスイッチング素子の導通・非導通を切
り換えるときには上記第５のスイッチング素子を連動し
て逆向きに切り換えることにより、上述のように、演算
器から安定した基準電圧を出力させることができる。
【００３２】上記２つのバッファ回路のうち一方のバッ
ファ回路が上記出力モードで他方のバッファ回路が上記
電荷蓄積モードの状態から、上記一方のバッファ回路が
上記電荷蓄積モードで他方のバッファ回路が上記出力モ
ードの状態に切り換える際には、上記一方のバッファ回
路の第３及び第４のスイッチング素子を非導通状態に切
り換えてから、上記他方のバッファ回路の第３及び第４
のスイッチング素子を導通状態に切り換えることによ
り、制御モードの切り換え時においても、オフセットさ
れた基準電圧が出力側ノードに出力されるのを確実に防
止することができる。
ファ回路が上記出力モードで他方のバッファ回路が上記
電荷蓄積モードの状態から、上記一方のバッファ回路が
上記電荷蓄積モードで他方のバッファ回路が上記出力モ
ードの状態に切り換える際には、上記一方のバッファ回
路の第３及び第４のスイッチング素子を非導通状態に切
り換えてから、上記他方のバッファ回路の第３及び第４
のスイッチング素子を導通状態に切り換えることによ
り、制御モードの切り換え時においても、オフセットさ
れた基準電圧が出力側ノードに出力されるのを確実に防
止することができる。
【００３３】その際、上記一方のバッファ回路の第３及
び第４のスイッチング素子を非導通状態に切り換えると
きには、上記第４のスイッチング素子を非導通状態に切
り換えた後、上記第３のスイッチング素子を非導通状態
に切り換え、上記他方のバッファ回路の第３及び第４の
スイッチング素子を導通状態に切り換えるときには、上
記第３スイッチング素子を導通状態に切り換えた後、上
記第４のスイッチング素子を導通状態に切り換えること
ができる。
び第４のスイッチング素子を非導通状態に切り換えると
きには、上記第４のスイッチング素子を非導通状態に切
り換えた後、上記第３のスイッチング素子を非導通状態
に切り換え、上記他方のバッファ回路の第３及び第４の
スイッチング素子を導通状態に切り換えるときには、上
記第３スイッチング素子を導通状態に切り換えた後、上
記第４のスイッチング素子を導通状態に切り換えること
ができる。
【００３４】
【発明の実施の形態】（第１の実施形態）図１は、本発
明の各実施形態における液晶モジュール９０の平面図で
ある。同図に示すように、各実施形態における液晶モジ
ュール９０は、液晶パネル１と、液晶パネル１の液晶表
示部１ａ中の液晶素子２を駆動させるための駆動回路と
に分かれる。液晶パネル１の液晶表示部１ａには、液晶
を挟む１対のガラス基板が設けられていて、図１に現れ
ている一方のガラス基板（上方のガラス基板）と、図１
には現れていない対向ガラス基板（下方のガラス基板）
との間に、液晶素子２とＴＦＴ３とがマトリクス状に配
置されている。液晶素子２は、例えば上方のガラス基板
の下面に形成された透明電極と、対向ガラス基板の上面
に形成された対向透明電極の間に介在する液晶により構
成されている。また、ＴＦＴ３は、上方のガラス基板の
下面において透明電極に接続されて、透明電極の電圧を
制御するためのトランジスタである。また、図１には、
示されていないが、カラーフィルタ，下方のガラス基
板，対向透明電極，偏光フィルタなどが設けられてい
て、下方に光の照射部等が設けられている。上記１対の
ガラス基板，液晶，各透明電極，ＴＦＴ，カラーフィル
タ，偏光フィルタ等により液晶パネル１が構成されてい
る。
明の各実施形態における液晶モジュール９０の平面図で
ある。同図に示すように、各実施形態における液晶モジ
ュール９０は、液晶パネル１と、液晶パネル１の液晶表
示部１ａ中の液晶素子２を駆動させるための駆動回路と
に分かれる。液晶パネル１の液晶表示部１ａには、液晶
を挟む１対のガラス基板が設けられていて、図１に現れ
ている一方のガラス基板（上方のガラス基板）と、図１
には現れていない対向ガラス基板（下方のガラス基板）
との間に、液晶素子２とＴＦＴ３とがマトリクス状に配
置されている。液晶素子２は、例えば上方のガラス基板
の下面に形成された透明電極と、対向ガラス基板の上面
に形成された対向透明電極の間に介在する液晶により構
成されている。また、ＴＦＴ３は、上方のガラス基板の
下面において透明電極に接続されて、透明電極の電圧を
制御するためのトランジスタである。また、図１には、
示されていないが、カラーフィルタ，下方のガラス基
板，対向透明電極，偏光フィルタなどが設けられてい
て、下方に光の照射部等が設けられている。上記１対の
ガラス基板，液晶，各透明電極，ＴＦＴ，カラーフィル
タ，偏光フィルタ等により液晶パネル１が構成されてい
る。
【００３５】また、駆動回路は、各ＴＦＴ３のソースの
電圧を制御するための複数の（本実施形態においては８
個の）ソースドライバ４と、各ＴＦＴ３のゲートの電圧
を制御するためのゲートドライバ５と、ソースドライバ
４及びゲートドライバ５とに供給する電圧信号や制御信
号を生成するための電圧生成・制御用回路２０とを備え
ている。また、液晶モジュール９０は、電圧生成・制御
用回路２０とソースドライバ４との間に設けられた第１
配線用基板１０と、電圧生成・制御回路２０とゲートド
ライバ５との間に設けられた第２配線用基板１２とを備
えている。第１配線用基板１０と各ソースドライバ４と
はフレキシブル配線１１を介して接続され、第２配線用
基板１２と各ゲートドライバ５とはフレキシブル配線１
３を介して接続されている。駆動回路のうち各ソースド
ライバ４と各ゲートドライバ５とは、液晶パネル１のガ
ラス基板の上に配置されている。すなわち、いわゆるＣ
ＯＧ（Chip On Glass）タイプの構造となっている。各
ソースドライバ４は、例えば８個のＬＳＩチップとして
個別に設けられている。
電圧を制御するための複数の（本実施形態においては８
個の）ソースドライバ４と、各ＴＦＴ３のゲートの電圧
を制御するためのゲートドライバ５と、ソースドライバ
４及びゲートドライバ５とに供給する電圧信号や制御信
号を生成するための電圧生成・制御用回路２０とを備え
ている。また、液晶モジュール９０は、電圧生成・制御
用回路２０とソースドライバ４との間に設けられた第１
配線用基板１０と、電圧生成・制御回路２０とゲートド
ライバ５との間に設けられた第２配線用基板１２とを備
えている。第１配線用基板１０と各ソースドライバ４と
はフレキシブル配線１１を介して接続され、第２配線用
基板１２と各ゲートドライバ５とはフレキシブル配線１
３を介して接続されている。駆動回路のうち各ソースド
ライバ４と各ゲートドライバ５とは、液晶パネル１のガ
ラス基板の上に配置されている。すなわち、いわゆるＣ
ＯＧ（Chip On Glass）タイプの構造となっている。各
ソースドライバ４は、例えば８個のＬＳＩチップとして
個別に設けられている。
【００３６】そして、液晶パネル１において、駆動回路
の各ソースドライバ４から図１に示す列（コラム）に沿
って液晶表示部１ａまで多数のデータ線６が延びてお
り、各データ線６は各ＴＦＴ３のソースに接続されてい
る。また、ゲートドライバ５から図１に示す行（ロウ）
に沿って液晶表示部１ａまで多数のゲート線７が延びて
おり、各ゲート線７は各ＴＦＴ３のゲートに接続されて
いる。
の各ソースドライバ４から図１に示す列（コラム）に沿
って液晶表示部１ａまで多数のデータ線６が延びてお
り、各データ線６は各ＴＦＴ３のソースに接続されてい
る。また、ゲートドライバ５から図１に示す行（ロウ）
に沿って液晶表示部１ａまで多数のゲート線７が延びて
おり、各ゲート線７は各ＴＦＴ３のゲートに接続されて
いる。
【００３７】ここで、本実施形態の特徴は、基準電圧配
線がフレキシブル配線１１中には含まれておらず、別に
電圧生成・制御用回路２０と１つのソースドライバ４と
の間に、導出側の基準電圧配線１５が設けられ、さら
に、各ソースドライバ４間には、それぞれ抵抗値が数１
００Ω程度の導体線からなるチップ間基準電圧配線１６
（パネル上基準電圧配線）が設けられ、後述するよう
に、各ソースドライバ４内には各チップ間基準電圧配線
１６とで１つの連続した配線となるように形成されたチ
ップ内基準電圧配線が複数個（本実施形態においては１
０本）設けられている点である。そして、フレキシブル
配線１１には、データ供給用の配線，ソースドライバ４
内の回路を制御するための信号を供給する配線，各回路
のトランジスタ駆動用電圧を供給する配線などだけが含
まれている。
線がフレキシブル配線１１中には含まれておらず、別に
電圧生成・制御用回路２０と１つのソースドライバ４と
の間に、導出側の基準電圧配線１５が設けられ、さら
に、各ソースドライバ４間には、それぞれ抵抗値が数１
００Ω程度の導体線からなるチップ間基準電圧配線１６
（パネル上基準電圧配線）が設けられ、後述するよう
に、各ソースドライバ４内には各チップ間基準電圧配線
１６とで１つの連続した配線となるように形成されたチ
ップ内基準電圧配線が複数個（本実施形態においては１
０本）設けられている点である。そして、フレキシブル
配線１１には、データ供給用の配線，ソースドライバ４
内の回路を制御するための信号を供給する配線，各回路
のトランジスタ駆動用電圧を供給する配線などだけが含
まれている。
【００３８】図２は、第１の実施形態における第１のタ
イプのソースドライバ４Ａの構成を概略的に示すブロッ
ク回路図である。同図に示すように、ＬＳＩチップによ
り構成されるソースドライバ４Ａ内には、それぞれ抵抗
値が数Ω〜数１００Ωの導体線からなる１０本のチップ
内基準電圧配線１７がＬＳＩチップの端部から端部に亘
って形成されており、各チップ内基準電圧配線１７の両
端部には、チップ間基準電圧配線１６を機械的に接続す
るための入力側パッド１８ａと出力側パッド１８ｂとが
それぞれ設けられている。また、ソースドライバ４Ａ内
には、各基準電圧配線１７からそれぞれ分岐する各分岐
基準電圧配線１７ａが設けられ、この分岐基準電圧配線
１７ａと同数の基準電圧生成バッファ３１と、基準電圧
生成バッファ３１を制御するための制御回路３０と、各
基準電圧生成バッファ３１の信号を受けて、基準電圧を
ｎ段階（例えば６４段階）に細分化するための基準電圧
生成用抵抗部３２と、基準電圧生成用抵抗部３２に接続
される多数の電圧レベル選択回路３４と、各電圧レベル
選択回路３４の後段側に配置された出力バッファ３５と
を備えている。
イプのソースドライバ４Ａの構成を概略的に示すブロッ
ク回路図である。同図に示すように、ＬＳＩチップによ
り構成されるソースドライバ４Ａ内には、それぞれ抵抗
値が数Ω〜数１００Ωの導体線からなる１０本のチップ
内基準電圧配線１７がＬＳＩチップの端部から端部に亘
って形成されており、各チップ内基準電圧配線１７の両
端部には、チップ間基準電圧配線１６を機械的に接続す
るための入力側パッド１８ａと出力側パッド１８ｂとが
それぞれ設けられている。また、ソースドライバ４Ａ内
には、各基準電圧配線１７からそれぞれ分岐する各分岐
基準電圧配線１７ａが設けられ、この分岐基準電圧配線
１７ａと同数の基準電圧生成バッファ３１と、基準電圧
生成バッファ３１を制御するための制御回路３０と、各
基準電圧生成バッファ３１の信号を受けて、基準電圧を
ｎ段階（例えば６４段階）に細分化するための基準電圧
生成用抵抗部３２と、基準電圧生成用抵抗部３２に接続
される多数の電圧レベル選択回路３４と、各電圧レベル
選択回路３４の後段側に配置された出力バッファ３５と
を備えている。
【００３９】各電圧レベル選択回路３４は、ｎ本の信号
線を介して基準電圧生成用抵抗部３２から電圧信号を受
けており、各電圧レベル選択回路３４は、電圧選択制御
信号Ｓvsの制御により、ｎ本の信号線のうちいずれか１
つの信号線から供給される電圧信号を通過させて、出力
バッファ３５を介してデータ線６に出力するものであ
る。すなわち、電圧選択制御信号Ｓvsにより、ＴＦＴ３
を経て液晶素子２を挟む１対の透明電極の間に印加され
る電圧を６４段階のうちいずれか１つに制御することに
より、当該液晶素子２を通過した光の明度が制御され
る。また、１つのソースドライバ４Ａ内において、電圧
レベル選択回路３４は、カラー表示の場合には例えば３
８４個ずつ配置されている。
線を介して基準電圧生成用抵抗部３２から電圧信号を受
けており、各電圧レベル選択回路３４は、電圧選択制御
信号Ｓvsの制御により、ｎ本の信号線のうちいずれか１
つの信号線から供給される電圧信号を通過させて、出力
バッファ３５を介してデータ線６に出力するものであ
る。すなわち、電圧選択制御信号Ｓvsにより、ＴＦＴ３
を経て液晶素子２を挟む１対の透明電極の間に印加され
る電圧を６４段階のうちいずれか１つに制御することに
より、当該液晶素子２を通過した光の明度が制御され
る。また、１つのソースドライバ４Ａ内において、電圧
レベル選択回路３４は、カラー表示の場合には例えば３
８４個ずつ配置されている。
【００４０】図３は、基準電圧生成用抵抗部３２の構成
を示す電気回路図である。同図に示すように、基準電圧
生成用抵抗部３２は、（ｎ−１）個（この例では６３
個）の抵抗体Ｒ１〜Ｒ６３を直列に接続して構成されて
いる。そして、各分岐基準電圧配線１７ａから１０段階
に分けられた基準電圧ＶＲＥＦ０〜ＶＲＥＦ９が入力さ
れると、各抵抗体Ｒ１〜Ｒ６３間のノードから、６４段
階に細分化された電圧信号Ｖ０〜Ｖ６３を出力するよう
に構成されている。
を示す電気回路図である。同図に示すように、基準電圧
生成用抵抗部３２は、（ｎ−１）個（この例では６３
個）の抵抗体Ｒ１〜Ｒ６３を直列に接続して構成されて
いる。そして、各分岐基準電圧配線１７ａから１０段階
に分けられた基準電圧ＶＲＥＦ０〜ＶＲＥＦ９が入力さ
れると、各抵抗体Ｒ１〜Ｒ６３間のノードから、６４段
階に細分化された電圧信号Ｖ０〜Ｖ６３を出力するよう
に構成されている。
【００４１】以上の構成により、本実施形態において
は、図９に示す従来の液晶モジュール１００では、第１
配線用基板１１０に基準電圧配線を含む多くの配線を搭
載し、フレキシブル配線１１１を介して基準電圧をソー
スドライバ１０４に供給していたが、本実施形態の液晶
モジュール９０においては、基準電圧は電圧生成・制御
用回路２０から、各基準電圧配線１５，１６，１７を介
して各ソースドライバ４に供給されるので、第１配線用
基板１０には基準電圧を供給するための配線を搭載する
必要がなく、その分、第１配線用基板１０の構造を簡素
化できる。すなわち、従来多数の基板を積層して構成し
ていた第１配線用基板の構造を簡素化することにより、
液晶モジュール９０の小型化とトータルコストの低減と
を図ることができる。
は、図９に示す従来の液晶モジュール１００では、第１
配線用基板１１０に基準電圧配線を含む多くの配線を搭
載し、フレキシブル配線１１１を介して基準電圧をソー
スドライバ１０４に供給していたが、本実施形態の液晶
モジュール９０においては、基準電圧は電圧生成・制御
用回路２０から、各基準電圧配線１５，１６，１７を介
して各ソースドライバ４に供給されるので、第１配線用
基板１０には基準電圧を供給するための配線を搭載する
必要がなく、その分、第１配線用基板１０の構造を簡素
化できる。すなわち、従来多数の基板を積層して構成し
ていた第１配線用基板の構造を簡素化することにより、
液晶モジュール９０の小型化とトータルコストの低減と
を図ることができる。
【００４２】ここで、上述のように、従来の液晶モジュ
ール１００における第１配線用基板１１０中の基準電圧
供給配線１３１の抵抗値は数Ω程度であるのに対し、本
実施形態の液晶モジュール９０における基準電圧配線１
５，チップ内基準電圧配線１７及びチップ間基準電圧配
線１６の抵抗値は数Ω〜数１００Ωである。したがっ
て、ソースドライバ４が電圧生成・制御用回路２０から
離れるほどソースドライバ４が受ける基準電圧は大きな
電圧降下を生じるおそれがある。
ール１００における第１配線用基板１１０中の基準電圧
供給配線１３１の抵抗値は数Ω程度であるのに対し、本
実施形態の液晶モジュール９０における基準電圧配線１
５，チップ内基準電圧配線１７及びチップ間基準電圧配
線１６の抵抗値は数Ω〜数１００Ωである。したがっ
て、ソースドライバ４が電圧生成・制御用回路２０から
離れるほどソースドライバ４が受ける基準電圧は大きな
電圧降下を生じるおそれがある。
【００４３】そこで、本実施形態においては、基準電圧
生成バッファ３１を、各ソースドライバ４内の基準電圧
生成用抵抗部３２の直前位置に配置することで、基準電
圧配線を通して基準電圧生成抵抗に流入・流出する電流
がなくなり、各基準電圧配線１５，１６，１７，１７ａ
の抵抗が数１００Ωでも電圧降下を抑制するようにして
いる。
生成バッファ３１を、各ソースドライバ４内の基準電圧
生成用抵抗部３２の直前位置に配置することで、基準電
圧配線を通して基準電圧生成抵抗に流入・流出する電流
がなくなり、各基準電圧配線１５，１６，１７，１７ａ
の抵抗が数１００Ωでも電圧降下を抑制するようにして
いる。
【００４４】さらに、この基準電圧生成バッファ３１に
おける入力電圧と出力電圧の差（オフセット電圧）をで
きるだけ低減するための手段も講じている。その点につ
いて、以下に説明する。
おける入力電圧と出力電圧の差（オフセット電圧）をで
きるだけ低減するための手段も講じている。その点につ
いて、以下に説明する。
【００４５】図４（ａ），（ｂ），（ｃ）は、本実施形
態におけるオフセットキャンセル機能を有する基準電圧
生成バッファ３１Ａの構成と、そのスイッチの開閉制御
とを示す電気回路図である。
態におけるオフセットキャンセル機能を有する基準電圧
生成バッファ３１Ａの構成と、そのスイッチの開閉制御
とを示す電気回路図である。
【００４６】図４（ａ）に示されるように、この基準電
圧生成バッファ３１Ａは、演算増幅器Ｏpaと、キャパシ
タＣoff と、４つのスイッチＳＷa1，ＳＷa2，ＳＷb1，
ＳＷb2とを備えている。演算増幅器Ｏpaの非反転入力端
子は、入力側ノードＮ０を介して入力側の信号線である
分岐基準電圧配線１７ａに接続されている。演算増幅器
Ｏpaの反転入力端子はノードＮ２を介してキャパシタＣ
off の一方の電極に接続されている。また、キャパシタ
Ｃoff の他方の電極はノードＮ１に接続され、さらに、
ノードＮ１とノードＮ０との間にスイッチＳa2が介設さ
れている。ノードＮ２にはスイッチＳＷb1を介設した閉
回路が付設されている。演算増幅器Ｏpaの出力側端子は
ノードＮ３に接続されており、ノードＮ３とノードＮ２
との間にスイッチＳＷa1が介設され、ノードＮ３とノー
ドＮ１との間にスイッチＳＷb2がそれぞれ介設されてい
る。そして、スイッチＳＷa1，ＳＷa2は制御回路３０か
ら出力される制御信号Ｓａにより開閉制御され、スイッ
チＳＷb1，ＳＷb2は制御回路３０から出力される制御信
号Ｓｂにより開閉制御される。各スイッチＳＷa1，ＳＷ
a2，ＳＷb1，ＳＷb2は、通常ＭＯＳトランジスタによっ
て構成されている。スイッチＳＷb1はスイッチＳＷa1と
オン・オフ動作を反転させて、スイッチＳＷa1の寄生容
量をキャンセルする動作補償用のものである。
圧生成バッファ３１Ａは、演算増幅器Ｏpaと、キャパシ
タＣoff と、４つのスイッチＳＷa1，ＳＷa2，ＳＷb1，
ＳＷb2とを備えている。演算増幅器Ｏpaの非反転入力端
子は、入力側ノードＮ０を介して入力側の信号線である
分岐基準電圧配線１７ａに接続されている。演算増幅器
Ｏpaの反転入力端子はノードＮ２を介してキャパシタＣ
off の一方の電極に接続されている。また、キャパシタ
Ｃoff の他方の電極はノードＮ１に接続され、さらに、
ノードＮ１とノードＮ０との間にスイッチＳa2が介設さ
れている。ノードＮ２にはスイッチＳＷb1を介設した閉
回路が付設されている。演算増幅器Ｏpaの出力側端子は
ノードＮ３に接続されており、ノードＮ３とノードＮ２
との間にスイッチＳＷa1が介設され、ノードＮ３とノー
ドＮ１との間にスイッチＳＷb2がそれぞれ介設されてい
る。そして、スイッチＳＷa1，ＳＷa2は制御回路３０か
ら出力される制御信号Ｓａにより開閉制御され、スイッ
チＳＷb1，ＳＷb2は制御回路３０から出力される制御信
号Ｓｂにより開閉制御される。各スイッチＳＷa1，ＳＷ
a2，ＳＷb1，ＳＷb2は、通常ＭＯＳトランジスタによっ
て構成されている。スイッチＳＷb1はスイッチＳＷa1と
オン・オフ動作を反転させて、スイッチＳＷa1の寄生容
量をキャンセルする動作補償用のものである。
【００４７】ここで、基準電圧生成バッファ３１Ａにお
いて、演算増幅器Ｏpaが介在することで、入力側ノード
Ｎ０からノードＮ３に電流が流入することはない。ま
た、一般的な演算増幅器は、２つの入力端子から受ける
電圧の差分を増幅する差分増幅器として機能するもので
あるが、本実施形態における演算増幅器Ｏpaは、出力電
圧を一方の入力電圧としてフィードバックする負帰還型
の構造となっており、このような演算増幅器Ｏpaは、出
力電圧Ｖout が入力電圧Ｖinに等しくなるように動作す
る。ただし、演算増幅器Ｏpaを設けただけでは、その入
力側ノードＮ０と出力側のノードＮ３との間に、ある程
度の電位差つまりオフセット電圧Ｖoff が発生する。そ
こで、キャパシタＣoff を設けることにより、オフセッ
ト電圧Ｖoff をキャンセルするようにしている。
いて、演算増幅器Ｏpaが介在することで、入力側ノード
Ｎ０からノードＮ３に電流が流入することはない。ま
た、一般的な演算増幅器は、２つの入力端子から受ける
電圧の差分を増幅する差分増幅器として機能するもので
あるが、本実施形態における演算増幅器Ｏpaは、出力電
圧を一方の入力電圧としてフィードバックする負帰還型
の構造となっており、このような演算増幅器Ｏpaは、出
力電圧Ｖout が入力電圧Ｖinに等しくなるように動作す
る。ただし、演算増幅器Ｏpaを設けただけでは、その入
力側ノードＮ０と出力側のノードＮ３との間に、ある程
度の電位差つまりオフセット電圧Ｖoff が発生する。そ
こで、キャパシタＣoff を設けることにより、オフセッ
ト電圧Ｖoff をキャンセルするようにしている。
【００４８】この基準電圧生成バッファ３１Ａにおける
動作について、図４（ｂ），（ｃ）を参照しながら説明
する。まず、図４（ｂ）に示すように、スイッチＳＷa
1，ＳＷa2を閉じて（オン状態）、スイッチＳＷb1，Ｓ
Ｗb2を開く（オフ状態）。このとき、ノードＮ１の電圧
は入力信号Ｖinの電圧値に、ノードＮ２の電圧は入力信
号Ｖinの電圧値に演算増幅器Ｏpaのオフセット電圧Ｖof
f が加わった電圧値（Ｖin＋Ｖoff ）になる。したがっ
て、ノードＮ１−Ｎ２間に介在するキャパシタＣoff に
は、演算増幅器Ｏpaのオフセット電圧Ｖoff に相当する
電荷が蓄積される。
動作について、図４（ｂ），（ｃ）を参照しながら説明
する。まず、図４（ｂ）に示すように、スイッチＳＷa
1，ＳＷa2を閉じて（オン状態）、スイッチＳＷb1，Ｓ
Ｗb2を開く（オフ状態）。このとき、ノードＮ１の電圧
は入力信号Ｖinの電圧値に、ノードＮ２の電圧は入力信
号Ｖinの電圧値に演算増幅器Ｏpaのオフセット電圧Ｖof
f が加わった電圧値（Ｖin＋Ｖoff ）になる。したがっ
て、ノードＮ１−Ｎ２間に介在するキャパシタＣoff に
は、演算増幅器Ｏpaのオフセット電圧Ｖoff に相当する
電荷が蓄積される。
【００４９】次に、図４（ｃ）に示すように、キャパシ
タＣoff に蓄積された電荷を放出しないように、スイッ
チＳＷa1，ＳＷa2を開き（オフ状態）、スイッチＳＷb
1，ＳＷb2を閉じる（オン状態）。すると、オフセット
電圧Ｖoff をキャンセルした電圧が出力電圧Ｖout とし
て出力される。これにより、入力信号Ｖinの電圧値にほ
ぼ等しい電圧を出力することができる。その後、図４
（ｂ）に示す接続状態と、図４（ｃ）に示す接続状態と
を一定の時間間隔毎に（１クロックサイクル毎とは限ら
ない）交互に切り換えて、オフセットキャンセル機能を
果たしていく。
タＣoff に蓄積された電荷を放出しないように、スイッ
チＳＷa1，ＳＷa2を開き（オフ状態）、スイッチＳＷb
1，ＳＷb2を閉じる（オン状態）。すると、オフセット
電圧Ｖoff をキャンセルした電圧が出力電圧Ｖout とし
て出力される。これにより、入力信号Ｖinの電圧値にほ
ぼ等しい電圧を出力することができる。その後、図４
（ｂ）に示す接続状態と、図４（ｃ）に示す接続状態と
を一定の時間間隔毎に（１クロックサイクル毎とは限ら
ない）交互に切り換えて、オフセットキャンセル機能を
果たしていく。
【００５０】このようなオフセットキャンセル機能を付
加した基準電圧生成バッファ３１Ａを設けることによ
り、基準電圧配線１７から細分化される前の基準電圧と
して高精度の電圧値を基準電圧生成抵抗部３２に供給す
ることができ、ひいては、各液晶素子２に印加される制
御用電圧値のばらつきを抑制することができる。
加した基準電圧生成バッファ３１Ａを設けることによ
り、基準電圧配線１７から細分化される前の基準電圧と
して高精度の電圧値を基準電圧生成抵抗部３２に供給す
ることができ、ひいては、各液晶素子２に印加される制
御用電圧値のばらつきを抑制することができる。
【００５１】（第２の実施形態）上記第１の実施形態に
おける図４（ａ）に示すオフセットキャンセル機能を有
する基準電圧生成バッファ３１Ａにおいては、基準電圧
配線から供給される基準電圧値は、図４（ｂ）に示す状
態では、ノードＮ３の電圧は（Ｖin＋Ｖoff ）となって
おり、オフセットされた基準電圧が出力されることにな
る。ところが、キャパシタＣoff にオフセット電圧Ｖof
f が充電されるまで図４（ｂ）の状態を保持する必要が
あるため、この期間が長くなると、オフセットキャンセ
ルされた電圧値が基準電圧として基準電圧生成用抵抗部
３２に供給される期間が短くなるので、今後の低電圧
化，高精細化に対応できなくなるおそれがある。
おける図４（ａ）に示すオフセットキャンセル機能を有
する基準電圧生成バッファ３１Ａにおいては、基準電圧
配線から供給される基準電圧値は、図４（ｂ）に示す状
態では、ノードＮ３の電圧は（Ｖin＋Ｖoff ）となって
おり、オフセットされた基準電圧が出力されることにな
る。ところが、キャパシタＣoff にオフセット電圧Ｖof
f が充電されるまで図４（ｂ）の状態を保持する必要が
あるため、この期間が長くなると、オフセットキャンセ
ルされた電圧値が基準電圧として基準電圧生成用抵抗部
３２に供給される期間が短くなるので、今後の低電圧
化，高精細化に対応できなくなるおそれがある。
【００５２】そこで、本実施形態では、より確実にオフ
セットキャンセルを実現できる基準電圧生成バッファを
設けた例について説明する。本実施形態においても、第
１の実施形態における液晶モジュール９０，ソースドラ
イバ４，基準電圧生成用抵抗部３２（図１〜図３参照）
の基本構成をそのまま採用するものとする。
セットキャンセルを実現できる基準電圧生成バッファを
設けた例について説明する。本実施形態においても、第
１の実施形態における液晶モジュール９０，ソースドラ
イバ４，基準電圧生成用抵抗部３２（図１〜図３参照）
の基本構成をそのまま採用するものとする。
【００５３】図５は、本実施形態の基準電圧生成バッフ
ァ３１Ｂの構成を示す電気回路図である。本実施形態に
おける基準電圧生成バッファ３１Ｂは、演算増幅器Ｏpa
と、キャパシタＣoff と、５つのスイッチＳＷa1，ＳＷ
a2，ＳＷb1，ＳＷb2，ＳＷcとを備えた第１バッファ回
路３１Baと、演算増幅器Ｏpaと、キャパシタＣoff と、
５つのスイッチＳＷa1，ＳＷa2，ＳＷb1，ＳＷb2，ＳＷ
d とを備えた第２バッファ回路３１Bbとを備えている。
第１バッファ回路３１Baにおいて、演算増幅器Ｏpaの非
反転入力端子は、入力側のノードＮ０を介して入力側の
信号線である分岐基準電圧配線１７ａに接続されてい
る。演算増幅器Ｏpaの反転入力端子はノードＮ2aを介し
てキャパシタＣoff の一方の電極に接続されている。ま
た、キャパシタＣoff の他方の電極はノードＮ1aに接続
され、さらに、ノードＮ1aとノードＮ０との間にスイッ
チＳＷa2が介設されている。ノードＮ2aにはスイッチＳ
Ｗb1を介設した閉回路が付設されている。演算増幅器Ｏ
paの出力側端子はノードＮ3aに接続されており、ノード
Ｎ3aとノードＮ2aとの間にスイッチＳＷa1が介設されて
いる。さらに、基準信号出力部となる出力側ノードＮ４
とノードＮ3aとの間にはスイッチＳＷc が、出力側ノー
ドＮ４とノードＮ1aとの間にはスイッチＳＷb2がそれぞ
れ介設されている。
ァ３１Ｂの構成を示す電気回路図である。本実施形態に
おける基準電圧生成バッファ３１Ｂは、演算増幅器Ｏpa
と、キャパシタＣoff と、５つのスイッチＳＷa1，ＳＷ
a2，ＳＷb1，ＳＷb2，ＳＷcとを備えた第１バッファ回
路３１Baと、演算増幅器Ｏpaと、キャパシタＣoff と、
５つのスイッチＳＷa1，ＳＷa2，ＳＷb1，ＳＷb2，ＳＷ
d とを備えた第２バッファ回路３１Bbとを備えている。
第１バッファ回路３１Baにおいて、演算増幅器Ｏpaの非
反転入力端子は、入力側のノードＮ０を介して入力側の
信号線である分岐基準電圧配線１７ａに接続されてい
る。演算増幅器Ｏpaの反転入力端子はノードＮ2aを介し
てキャパシタＣoff の一方の電極に接続されている。ま
た、キャパシタＣoff の他方の電極はノードＮ1aに接続
され、さらに、ノードＮ1aとノードＮ０との間にスイッ
チＳＷa2が介設されている。ノードＮ2aにはスイッチＳ
Ｗb1を介設した閉回路が付設されている。演算増幅器Ｏ
paの出力側端子はノードＮ3aに接続されており、ノード
Ｎ3aとノードＮ2aとの間にスイッチＳＷa1が介設されて
いる。さらに、基準信号出力部となる出力側ノードＮ４
とノードＮ3aとの間にはスイッチＳＷc が、出力側ノー
ドＮ４とノードＮ1aとの間にはスイッチＳＷb2がそれぞ
れ介設されている。
【００５４】第２バッファ回路３１Bbは、第１バッファ
回路３１BaにおけるスイッチＳＷcに代えてスイッチＳ
Ｗd を、スイッチＳＷa1，ＳＷa2に代えてスイッチＳＷ
b1，ＳＷb2を、スイッチＳＷb1，ＳＷb2に代えてスイッ
チＳＷa1，ＳＷa2を、ノードＮ1a，Ｎ2a，Ｎ3aに代えて
ノードＮ1b，Ｎ2b，Ｎ3bをそれぞれ配置した構成となっ
ている。そして、第１バッファ回路３１Ba及び第２バッ
ファ回路３１Bbにおいて、スイッチＳＷa1，ＳＷa2は制
御回路３０から出力される制御信号Ｓａにより開閉制御
され、スイッチＳＷb1，ＳＷb2は制御回路３０から出力
される制御信号Ｓｂにより開閉制御され、スイッチＳＷ
c は制御回路３０から出力される制御信号Ｓｃにより開
閉制御され、スイッチＳＷd は制御回路３０から出力さ
れる制御信号Ｓｄにより開閉制御される。このように、
第１バッファ回路３１Baと第２バッファ回路３１Bbとは
基本的に同じ回路構成を有していると考えてよい。つま
り、スイッチＳＷの開閉制御が逆になるだけである。
回路３１BaにおけるスイッチＳＷcに代えてスイッチＳ
Ｗd を、スイッチＳＷa1，ＳＷa2に代えてスイッチＳＷ
b1，ＳＷb2を、スイッチＳＷb1，ＳＷb2に代えてスイッ
チＳＷa1，ＳＷa2を、ノードＮ1a，Ｎ2a，Ｎ3aに代えて
ノードＮ1b，Ｎ2b，Ｎ3bをそれぞれ配置した構成となっ
ている。そして、第１バッファ回路３１Ba及び第２バッ
ファ回路３１Bbにおいて、スイッチＳＷa1，ＳＷa2は制
御回路３０から出力される制御信号Ｓａにより開閉制御
され、スイッチＳＷb1，ＳＷb2は制御回路３０から出力
される制御信号Ｓｂにより開閉制御され、スイッチＳＷ
c は制御回路３０から出力される制御信号Ｓｃにより開
閉制御され、スイッチＳＷd は制御回路３０から出力さ
れる制御信号Ｓｄにより開閉制御される。このように、
第１バッファ回路３１Baと第２バッファ回路３１Bbとは
基本的に同じ回路構成を有していると考えてよい。つま
り、スイッチＳＷの開閉制御が逆になるだけである。
【００５５】ここで、第１の実施形態においては、図４
（ａ）に示すように、基準電圧生成バッファ３１Ａにお
いてスイッチＳＷb2の出力側のノードと、スイッチＳＷ
a1の出力側のノードとが共通のノード（Ｎ３）となって
いたが、図５に示す本実施形態の基準電圧生成バッファ
３１Ｂの各バッファ回路３１Ba，３１Bbにおいては、ス
イッチＳＷb2，ＳＷa2の出力側のノードは出力信号Ｖou
t を出力するための出力側ノードＮ４に直接つながって
おり（共通化されており）、スイッチＳＷa1，ＳＷb1の
出力側のノードは演算増幅器Ｏpaの出力側とスイッチＳ
Ｗc ，ＳＷd との間のノードＮ3a，Ｎ3bにそれぞれ直接
つながっている（共通化されている）。
（ａ）に示すように、基準電圧生成バッファ３１Ａにお
いてスイッチＳＷb2の出力側のノードと、スイッチＳＷ
a1の出力側のノードとが共通のノード（Ｎ３）となって
いたが、図５に示す本実施形態の基準電圧生成バッファ
３１Ｂの各バッファ回路３１Ba，３１Bbにおいては、ス
イッチＳＷb2，ＳＷa2の出力側のノードは出力信号Ｖou
t を出力するための出力側ノードＮ４に直接つながって
おり（共通化されており）、スイッチＳＷa1，ＳＷb1の
出力側のノードは演算増幅器Ｏpaの出力側とスイッチＳ
Ｗc ，ＳＷd との間のノードＮ3a，Ｎ3bにそれぞれ直接
つながっている（共通化されている）。
【００５６】図６（ａ）は、本実施形態の基準電圧生成
バッファ３１Ｂの各スイッチの開閉を制御する手順を示
すタイミングチャートである。まず、タイミングｔ０で
は、制御信号Ｓａ，Ｓｄがハイレベルに制御信号Ｓｂ，
Ｓｃがロウレベルになることで、スイッチＳＷa1，ＳＷ
a2，ＳＷd が閉じ（オン状態）、スイッチＳＷb1，ＳＷ
b2，ＳＷc が開いている（オフ状態）。したがって、第
１バッファ回路３１Baは出力側ノードＮ４と遮断された
状態となり、第２バッファ回路３１BbのノードＮ3bか
ら、基準信号出力部である出力側ノードＮ４に基準電圧
が出力される。このとき、第２バッファ回路３１Bbは図
４（ｃ）に示す接続状態と実質的に同じ接続状態となっ
ているので、すでに説明したように、出力側ノードＮ４
からはオフセットキャンセルされた基準電圧が出力され
る。一方、第１バッファ回路３１Baは図４（ｂ）に示す
接続状態と実質的に同じ接続状態になっており、キャパ
シタＣoff にオフセット電圧Ｖoff を充電している状態
である。
バッファ３１Ｂの各スイッチの開閉を制御する手順を示
すタイミングチャートである。まず、タイミングｔ０で
は、制御信号Ｓａ，Ｓｄがハイレベルに制御信号Ｓｂ，
Ｓｃがロウレベルになることで、スイッチＳＷa1，ＳＷ
a2，ＳＷd が閉じ（オン状態）、スイッチＳＷb1，ＳＷ
b2，ＳＷc が開いている（オフ状態）。したがって、第
１バッファ回路３１Baは出力側ノードＮ４と遮断された
状態となり、第２バッファ回路３１BbのノードＮ3bか
ら、基準信号出力部である出力側ノードＮ４に基準電圧
が出力される。このとき、第２バッファ回路３１Bbは図
４（ｃ）に示す接続状態と実質的に同じ接続状態となっ
ているので、すでに説明したように、出力側ノードＮ４
からはオフセットキャンセルされた基準電圧が出力され
る。一方、第１バッファ回路３１Baは図４（ｂ）に示す
接続状態と実質的に同じ接続状態になっており、キャパ
シタＣoff にオフセット電圧Ｖoff を充電している状態
である。
【００５７】次に、タイミングｔ１で、それまでの状態
から制御信号Ｓｄのみがロウレベルとなり、スイッチＳ
Ｗd が開く（オフ状態）。その後、タイミングｔ２で、
制御信号Ｓａがロウレベルになるので、スイッチＳＷa
1，ＳＷa2が開いて（オフ状態）、第２バッファ回路３
１Bbと出力側ノードＮ４とは互いに遮断された状態にな
る。一方、第１バッファ回路３１BaのスイッチＳＷb2及
びＳＷc は開いたままであるので、第１バッファ回路３
１Baと出力側ノードＮ４とも互いに遮断された状態にな
っている。
から制御信号Ｓｄのみがロウレベルとなり、スイッチＳ
Ｗd が開く（オフ状態）。その後、タイミングｔ２で、
制御信号Ｓａがロウレベルになるので、スイッチＳＷa
1，ＳＷa2が開いて（オフ状態）、第２バッファ回路３
１Bbと出力側ノードＮ４とは互いに遮断された状態にな
る。一方、第１バッファ回路３１BaのスイッチＳＷb2及
びＳＷc は開いたままであるので、第１バッファ回路３
１Baと出力側ノードＮ４とも互いに遮断された状態にな
っている。
【００５８】その後、タイミングｔ３で、制御信号Ｓｂ
がハイレベルになり、スイッチＳＷb1，ＳＷb2が閉じ
（オン状態）、さらに、タイミングｔ４で、制御信号Ｓ
ｃがハイレベルになって、スイッチＳＷc が閉じる（オ
ン状態）と、第１バッファ回路３１Baが図４（ｃ）に示
す状態になり、出力側ノードＮ４にはオフセットキャン
セルされた基準電圧が出力される。一方、第２バッファ
回路３１Bbでは、スイッチＳＷb1，ＳＷb2が閉じること
でキャパシタＣoff が充電状態になるが、スイッチＳＷ
a2，ＳＷd が開いているので、第２バッファ回路３１Bb
は出力側ノードＮ４とは遮断された状態になっている。
がハイレベルになり、スイッチＳＷb1，ＳＷb2が閉じ
（オン状態）、さらに、タイミングｔ４で、制御信号Ｓ
ｃがハイレベルになって、スイッチＳＷc が閉じる（オ
ン状態）と、第１バッファ回路３１Baが図４（ｃ）に示
す状態になり、出力側ノードＮ４にはオフセットキャン
セルされた基準電圧が出力される。一方、第２バッファ
回路３１Bbでは、スイッチＳＷb1，ＳＷb2が閉じること
でキャパシタＣoff が充電状態になるが、スイッチＳＷ
a2，ＳＷd が開いているので、第２バッファ回路３１Bb
は出力側ノードＮ４とは遮断された状態になっている。
【００５９】したがって、タイミングｔ１〜ｔ４の間に
おいて、出力信号Ｖout としてオフセット電圧Ｖoff を
含む出力電圧（Ｖin＋Ｖoff ）が基準電圧生成用抵抗部
３２に出力されることはなく、数クロックサイクルの期
間以外はオフセットキャンセルされた基準電圧のみを供
給することが可能になる。
おいて、出力信号Ｖout としてオフセット電圧Ｖoff を
含む出力電圧（Ｖin＋Ｖoff ）が基準電圧生成用抵抗部
３２に出力されることはなく、数クロックサイクルの期
間以外はオフセットキャンセルされた基準電圧のみを供
給することが可能になる。
【００６０】その後、タイミングＴ５〜ｔ７において、
上述のタイミングｔ１〜ｔ４の制御とは逆の順序で各ス
イッチＳＷの開閉制御が行なわれる。すなわち、第１バ
ッファ回路３１Ba及び第２バッファ回路３１Bbと、出力
側ノードＮ４とを遮断した状態にしてから、第１バッフ
ァ回路３１Baを充電状態に切り換え、オフセットキャン
セルされた基準電圧を第２バッファ回路３１Bbから出力
側ノードＮ４に出力するように切り換えるのである。
上述のタイミングｔ１〜ｔ４の制御とは逆の順序で各ス
イッチＳＷの開閉制御が行なわれる。すなわち、第１バ
ッファ回路３１Ba及び第２バッファ回路３１Bbと、出力
側ノードＮ４とを遮断した状態にしてから、第１バッフ
ァ回路３１Baを充電状態に切り換え、オフセットキャン
セルされた基準電圧を第２バッファ回路３１Bbから出力
側ノードＮ４に出力するように切り換えるのである。
【００６１】一方、タイミングｔ２−ｔ３間やタイミン
グｔ６−ｔ７間においては、いずれの基準電圧生成バッ
ファ３１Ｂのバッファ回路３１Ba，３１Bbからも生成信
号が出力されないが、この無効期間は数クロック周期程
度である。
グｔ６−ｔ７間においては、いずれの基準電圧生成バッ
ファ３１Ｂのバッファ回路３１Ba，３１Bbからも生成信
号が出力されないが、この無効期間は数クロック周期程
度である。
【００６２】本実施形態においては、上記第１の実施形
態の効果に加えて、オフセットキャンセル機能をより確
実に得ることができる。つまり、構造上、単一のオフセ
ットキャンセル機能付きバッファ回路においては、オフ
セットキャンセルを実現するための充電期間の間はオフ
セット電圧を含む出力電圧を出力するか、その間出力を
停止させるようにする必要がある。そのため、基準電圧
が出力されない無効期間が長くなるおそれがある。
態の効果に加えて、オフセットキャンセル機能をより確
実に得ることができる。つまり、構造上、単一のオフセ
ットキャンセル機能付きバッファ回路においては、オフ
セットキャンセルを実現するための充電期間の間はオフ
セット電圧を含む出力電圧を出力するか、その間出力を
停止させるようにする必要がある。そのため、基準電圧
が出力されない無効期間が長くなるおそれがある。
【００６３】それに対し、本実施形態においては、一方
の生成回路３１Ba（又は３１Bb）が充電している間に、
他方の生成回路３１Bb（又は３１Ba）がオフセットキャ
ンセルされた基準電圧を出力するように動作させること
により、無効期間を数クロック周期程度に抑制しつつ、
オフセットキャンセルされた基準電圧のみを出力するこ
とができる。
の生成回路３１Ba（又は３１Bb）が充電している間に、
他方の生成回路３１Bb（又は３１Ba）がオフセットキャ
ンセルされた基準電圧を出力するように動作させること
により、無効期間を数クロック周期程度に抑制しつつ、
オフセットキャンセルされた基準電圧のみを出力するこ
とができる。
【００６４】図６（ｂ）は、図６（ａ）に示すタイミン
グｔ１，ｔ２を同じタイミングとし、タイミングｔ３，
ｔ４を同じタイミングにした本実施形態の変形例に係る
タイミングチャートである。この変形例では、本実施形
態と同様の効果を発揮でき、かつ、第１バッファ回路３
１ａと第２バッファ回路３１ｂとの充電−出力状態の切
り換えに要する時間を図６（ａ）に示すタイミングチャ
ートよりも短縮できる利点がある。
グｔ１，ｔ２を同じタイミングとし、タイミングｔ３，
ｔ４を同じタイミングにした本実施形態の変形例に係る
タイミングチャートである。この変形例では、本実施形
態と同様の効果を発揮でき、かつ、第１バッファ回路３
１ａと第２バッファ回路３１ｂとの充電−出力状態の切
り換えに要する時間を図６（ａ）に示すタイミングチャ
ートよりも短縮できる利点がある。
【００６５】（第３の実施形態）本実施形態において
は、第２のタイプのソースドライバを有する液晶モジュ
ールについて説明する。
は、第２のタイプのソースドライバを有する液晶モジュ
ールについて説明する。
【００６６】図７は、本実施形態における第２のタイプ
のソースドライバ４Ｂの構成を概略的に示すブロック回
路図である。同図に示すように、ソースドライバ４Ｂ内
には、対向透明電極に印加される中間電圧よりも高電位
の基準電圧を受ける正側基準電圧生成用抵抗部３２ａ
と、対向透明電極に印加される中間電圧よりも低電位の
基準電圧を受ける負側基準電圧生成部３２ｂとが設けら
れていて、各電圧レベル選択回路３４は、正側基準電圧
生成抵抗部３２ａの出力を受ける正側電圧レベル選択回
路３４ａと、負側基準電圧生成抵抗部３２ｂの出力を受
ける負側電圧レベル選択回路３４ｂとに分けられ、正側
電圧レベル選択回路３４ａと負側電圧レベル選択回路３
４ｂとが交互に配置されている。そして、正側電圧レベ
ル選択回路３４ａと負側電圧レベル選択回路３４ｂとの
出力を受けるセレクタ３６により、セレクタ制御信号Ｓ
seに応じて、正側電圧レベル選択回路３４ａの出力と負
側電圧レベル選択回路３４ｂの出力とを交互に切り換え
て、両者の出力側に配置される出力バッファ３５，３５
に供給するように制御される。つまり、相隣接する２つ
の出力バッファ３５，３５からは、一定の時間間隔で交
互に高低切り換わる電圧信号が出力されることになる。
すなわち、相隣接するデータ線６に接続される液晶素子
２には、常に正負逆の電圧が印加された状態となり、か
つ、その状態が一定の時間間隔で逆転することになる。
このように、第２のタイプの液晶モジュールに配置され
るソースドライバ４Ｂにおいては、相隣接するデータ線
６の電圧を交互に高低切り換えることにより、１つの液
晶素子２に印加される電圧を一定の時間間隔で正負切り
換えるように構成されている。
のソースドライバ４Ｂの構成を概略的に示すブロック回
路図である。同図に示すように、ソースドライバ４Ｂ内
には、対向透明電極に印加される中間電圧よりも高電位
の基準電圧を受ける正側基準電圧生成用抵抗部３２ａ
と、対向透明電極に印加される中間電圧よりも低電位の
基準電圧を受ける負側基準電圧生成部３２ｂとが設けら
れていて、各電圧レベル選択回路３４は、正側基準電圧
生成抵抗部３２ａの出力を受ける正側電圧レベル選択回
路３４ａと、負側基準電圧生成抵抗部３２ｂの出力を受
ける負側電圧レベル選択回路３４ｂとに分けられ、正側
電圧レベル選択回路３４ａと負側電圧レベル選択回路３
４ｂとが交互に配置されている。そして、正側電圧レベ
ル選択回路３４ａと負側電圧レベル選択回路３４ｂとの
出力を受けるセレクタ３６により、セレクタ制御信号Ｓ
seに応じて、正側電圧レベル選択回路３４ａの出力と負
側電圧レベル選択回路３４ｂの出力とを交互に切り換え
て、両者の出力側に配置される出力バッファ３５，３５
に供給するように制御される。つまり、相隣接する２つ
の出力バッファ３５，３５からは、一定の時間間隔で交
互に高低切り換わる電圧信号が出力されることになる。
すなわち、相隣接するデータ線６に接続される液晶素子
２には、常に正負逆の電圧が印加された状態となり、か
つ、その状態が一定の時間間隔で逆転することになる。
このように、第２のタイプの液晶モジュールに配置され
るソースドライバ４Ｂにおいては、相隣接するデータ線
６の電圧を交互に高低切り換えることにより、１つの液
晶素子２に印加される電圧を一定の時間間隔で正負切り
換えるように構成されている。
【００６７】また、図８は、本実施形態の正側基準電圧
生成用抵抗部３２ａと、負側基準電圧生成用抵抗部３２
ｂとの構成を示す回路図である。同図に示すように、正
側基準電圧生成用抵抗部３２ａは、（ｎ−１）個（この
例では６３個）の抵抗体Ｒ１〜Ｒ６３を直列に接続して
構成されている。そして、各分岐基準電圧配線１７ａか
ら５段階に分けられた基準電圧ＶＲＥＦ０〜ＶＲＥＦ４
が入力されると、各抵抗体Ｒ１〜Ｒ６３間のノードか
ら、６４段階に細分化された電圧信号Ｖ０〜Ｖ６３を出
力するように構成されている。負側基準電圧生成用抵抗
部３２ｂは、（ｎ−１）個（この例では６３個）の抵抗
体Ｒ６５〜Ｒ１２７を直列に接続して構成されている。
そして、各分岐基準電圧配線１７ａから５段階に分けら
れた基準電圧ＶＲＥＦ５〜ＶＲＥＦ９が入力されると、
各抵抗体Ｒ６５〜Ｒ１２７間のノードから、６４段階に
細分化された電圧信号Ｖ６５〜Ｖ１２７を出力するよう
に構成されている。
生成用抵抗部３２ａと、負側基準電圧生成用抵抗部３２
ｂとの構成を示す回路図である。同図に示すように、正
側基準電圧生成用抵抗部３２ａは、（ｎ−１）個（この
例では６３個）の抵抗体Ｒ１〜Ｒ６３を直列に接続して
構成されている。そして、各分岐基準電圧配線１７ａか
ら５段階に分けられた基準電圧ＶＲＥＦ０〜ＶＲＥＦ４
が入力されると、各抵抗体Ｒ１〜Ｒ６３間のノードか
ら、６４段階に細分化された電圧信号Ｖ０〜Ｖ６３を出
力するように構成されている。負側基準電圧生成用抵抗
部３２ｂは、（ｎ−１）個（この例では６３個）の抵抗
体Ｒ６５〜Ｒ１２７を直列に接続して構成されている。
そして、各分岐基準電圧配線１７ａから５段階に分けら
れた基準電圧ＶＲＥＦ５〜ＶＲＥＦ９が入力されると、
各抵抗体Ｒ６５〜Ｒ１２７間のノードから、６４段階に
細分化された電圧信号Ｖ６５〜Ｖ１２７を出力するよう
に構成されている。
【００６８】本実施形態においては、基準電圧生成バッ
ファ３１の構成として、第１の実施形態を採用してもよ
いし、第２の実施形態を採用してもよい。そして、本実
施形態の液晶モジュールにおいても、第１の実施形態と
同様に、基準電圧は電圧生成・制御用回路２０から、各
基準電圧配線１５，１６，１７，１７ａを介して各ソー
スドライバ４に供給されるので、第１配線用基板１０に
は基準電圧を供給するための配線を搭載する必要がな
く、その分、第１配線用基板１０の構造を簡素化でき
る。すなわち、従来多数の基板を積層して構成していた
第２配線用基板の構造を簡素化することにより、液晶モ
ジュールの小型化とトータルコストの低減とを図ること
ができる。
ファ３１の構成として、第１の実施形態を採用してもよ
いし、第２の実施形態を採用してもよい。そして、本実
施形態の液晶モジュールにおいても、第１の実施形態と
同様に、基準電圧は電圧生成・制御用回路２０から、各
基準電圧配線１５，１６，１７，１７ａを介して各ソー
スドライバ４に供給されるので、第１配線用基板１０に
は基準電圧を供給するための配線を搭載する必要がな
く、その分、第１配線用基板１０の構造を簡素化でき
る。すなわち、従来多数の基板を積層して構成していた
第２配線用基板の構造を簡素化することにより、液晶モ
ジュールの小型化とトータルコストの低減とを図ること
ができる。
【００６９】また、上記図４（ａ）又は図５に示すよう
な基準電圧生成バッファ３１Ａ（又は３１Ｂ）を、各ソ
ースドライバ４内の正又は負側の基準電圧生成用抵抗部
３２ａ，３２ｂの直前位置に配置することで、電圧降下
による各液晶素子２に印加される電圧値の変動を抑制す
ることができる。
な基準電圧生成バッファ３１Ａ（又は３１Ｂ）を、各ソ
ースドライバ４内の正又は負側の基準電圧生成用抵抗部
３２ａ，３２ｂの直前位置に配置することで、電圧降下
による各液晶素子２に印加される電圧値の変動を抑制す
ることができる。
【００７０】
【発明の効果】本発明によると、ソースドライバとして
機能する半導体集積回路装置を液晶パネル上で直列に接
続する基準電圧配線を設け、ソースドライバ内の基準電
圧の電圧降下を回避する手段を講じたので、小型化され
トータルコストの安価な液晶モジュールに用いるのに適
した液晶駆動回路，半導体集積回路装置，基準電圧バッ
ファ回路及びその制御方法を提供することができる。
機能する半導体集積回路装置を液晶パネル上で直列に接
続する基準電圧配線を設け、ソースドライバ内の基準電
圧の電圧降下を回避する手段を講じたので、小型化され
トータルコストの安価な液晶モジュールに用いるのに適
した液晶駆動回路，半導体集積回路装置，基準電圧バッ
ファ回路及びその制御方法を提供することができる。
【図１】本発明の各実施形態における液晶モジュールの
平面図である。
平面図である。
【図２】第１の実施形態における第１のタイプのソース
ドライバの構成を概略的に示すブロック回路図である。
ドライバの構成を概略的に示すブロック回路図である。
【図３】第１の実施形態における第１のタイプのソース
ドライバの基準電圧生成用抵抗部の構成を示す電気回路
図である。
ドライバの基準電圧生成用抵抗部の構成を示す電気回路
図である。
【図４】（ａ），（ｂ），（ｃ）は、第１の実施形態に
おけるオフセットキャンセル機能を有する基準電圧生成
バッファの構成と、そのスイッチの開閉制御とを示す電
気回路図である。
おけるオフセットキャンセル機能を有する基準電圧生成
バッファの構成と、そのスイッチの開閉制御とを示す電
気回路図である。
【図５】第２の実施形態の基準電圧生成バッファの構成
を示す電気回路図である。
を示す電気回路図である。
【図６】（ａ），（ｂ）は、第２の実施形態の基準電圧
生成バッファの各スイッチの開閉を制御する手順及びそ
の変形例を示すタイミングチャートである。
生成バッファの各スイッチの開閉を制御する手順及びそ
の変形例を示すタイミングチャートである。
【図７】第３の実施形態における第２のタイプのソース
ドライバの構成を概略的に示すブロック回路図である。
ドライバの構成を概略的に示すブロック回路図である。
【図８】第３の実施形態の正側基準電圧生成用抵抗部と
負側基準電圧生成用抵抗部との構成を示す回路図であ
る。
負側基準電圧生成用抵抗部との構成を示す回路図であ
る。
【図９】従来の液晶モジュールの平面図である。
【図１０】従来の第１のタイプのソースドライバの構成
を概略的に示すブロック回路図である。
を概略的に示すブロック回路図である。
【図１１】従来の第２のタイプのソースドライバの構成
を概略的に示すブロック回路図である。
を概略的に示すブロック回路図である。
１ 液晶パネル １ａ 液晶表示部 ２ 液晶素子 ３ ＴＦＴ ４ ソースドライバ ５ ゲートドライバ ６ データ線 ７ ゲート線 １０ 第１配線用基板 １１ フレキシブル配線 １２ 第２配線用基板 １３ フレキシブル配線 １５ 基準電圧配線 １６ チップ間基準電圧配線 １７ チップ内基準電圧配線 １８ａ 入力側パッド １８ｂ 出力側パッド ２０ 電圧生成・制御用回路 ３０ 制御回路 ３１ 基準電圧生成バッファ ３１ａ 正側基準電圧生成バッファ ３１ｂ 負側基準電圧生成バッファ ３１Ba 第１バッファ回路 ３１Bb 第２バッファ回路 ３２ 基準電圧生成用抵抗部 ３２ａ 正側基準電圧生成用抵抗部 ３２ｂ 負側基準電圧生成用抵抗部 ３４ 電圧レベル選択回路 ３４ａ 正側電圧レベル選択回路 ３４ｂ 負側電圧レベル選択回路 ３５ 出力バッファ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６２１ Ｇ０９Ｇ 3/20 ６２１Ｍ ６８０ ６８０Ｇ (72)発明者 西 和義 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 2H093 NA16 NA79 NC03 NC58 ND37 ND39 ND49 ND50 NE03 NE07 NF05 5C006 AA16 AA22 BB16 BC12 BC23 BF14 BF24 BF25 BF37 BF43 EB05 FA26 FA42 FA51 FA56 5C080 AA10 BB05 DD23 DD27 EE29 FF03 FF11 JJ02 JJ03 JJ04 5C094 AA15 AA44 BA03 BA43 CA19 DB02 DB04 EA04 EA07 EB02 FB12
Claims (14)
- 【請求項１】 液晶素子を駆動するための複数のソース
ドライバ回路装置を液晶パネル上に配置してなる液晶駆
動回路において、 上記液晶素子を駆動するための複数の基準電圧を生成す
る基準電圧生成回路と、 上記基準電圧生成回路で生成された上記複数の基準電圧
を上記各ソースドライバ回路装置に供給するための基準
電圧配線であって、上記液晶パネル上と上記各ソースド
ライバ回路装置上とを通って延びる複数の基準電圧配線
を備えていることを特徴とする液晶駆動回路。 - 【請求項２】 請求項１記載の液晶駆動回路において、 上記ソースドライバ回路装置は、 上記ソースドライバ回路装置の一端部から他の一端部ま
で延びて、互いに異なる複数の基準電圧を供給するため
の複数のチップ内基準電圧配線と、 上記複数のチップ内基準電圧配線から分岐して延びる同
数の分岐基準電圧配線と、 上記複数の分岐基準電圧配線から供給される基準電圧を
受けた後出力する同数のバッファと、 上記複数のバッファから供給される基準電圧のうちいず
れか１つを上記液晶素子の駆動用電圧として選択する選
択回路とを備えていることを特徴とする液晶駆動回路。 - 【請求項３】 液晶モジュール内に配置され、液晶素子
を駆動するためのソースドライバ回路を搭載した半導体
集積回路装置において、 上記ソースドライバ回路は、 上記半導体集積回路装置の一端部から他の一端部まで延
びて、互いに異なる複数の基準電圧を供給するための複
数のチップ内基準電圧配線と、 上記複数のチップ内基準電圧配線から分岐して延びる同
数の分岐基準電圧配線と、 上記複数の分岐基準電圧配線から供給される基準電圧を
受けた後出力する同数のバッファと、 上記複数のバッファから供給される基準電圧のうちいず
れか１つを上記液晶素子駆動用電圧として選択する選択
回路とを備えている半導体集積回路装置。 - 【請求項４】 請求項３記載の半導体集積回路装置にお
いて、 上記各バッファの出力電圧を受けて、上記複数の基準電
圧を細分化した細分化電圧を生成した後、上記選択回路
に細分化電圧を出力する細分化電圧生成回路をさらに備
え、 上記選択回路は、上記細分化電圧のうちいずれか１つを
選択することを特徴とする半導体集積回路装置。 - 【請求項５】 請求項３又は４記載の半導体集積回路装
置において、 上記バッファは、入力電圧と出力電圧との電位差を低減
するオフセットキャンセル機能を有することを特徴とす
る半導体集積回路装置。 - 【請求項６】 請求項５記載の半導体集積回路装置にお
いて、 上記バッファは、 一方の端子に上記バッファへの入力電圧を他方の端子に
自己の出力電圧をそれぞれ受けて、出力電圧を入力電圧
に等しくするよう動作する演算器と、 第１，第２の電極を有し上記入力電圧と出力電圧との電
圧差に相当する電荷を蓄積するためのキャパシタと、 上記演算器に入力電圧を導入するための入力側ノード
と、 上記キャパシタの第１の電極に接続された第１のノード
と、 上記キャパシタの第２の電極に接続された第２のノード
と、 上記演算器の出力電圧を受ける第３のノードと、 上記第２のノードと上記第３のノードとの間に介設され
た第１のスイッチング素子と、 上記第１のノードと上記演算器の入力側ノードとの間に
介設された第２のスイッチング素子と、 上記第１のノードと上記第３のノードとの間に介設され
た第３のスイッチング素子とにより構成されていること
を特徴とする半導体集積回路装置。 - 【請求項７】 請求項６記載の半導体集積回路装置にお
いて、 上記第２のノードに付設され、上記第１のスイッチング
素子の切り換わりによる第２のノードの電気的変化を補
償するための第５のスイッチング素子を介設した閉回路
をさらに備えていることを特徴とする半導体集積回路装
置。 - 【請求項８】 請求項５記載の半導体集積回路装置にお
いて、 上記バッファは、外部で生成された基準電圧を入力電圧
として受ける入力側ノードと、出力電圧を送り出すため
の出力側ノードとの間に、２つのバッファ回路を並列に
配置して構成されており、 上記各バッファ回路は、 一方の端子に入力電圧を他方の端子に自己の出力電圧を
それぞれ受けて、出力電圧を入力電圧に等しくするよう
動作する演算器と、 第１，第２の電極を有し、上記入力電圧と出力電圧との
電圧差に相当する電荷を蓄積するためのキャパシタと、 上記キャパシタの第１の電極に接続された第１のノード
と、 上記キャパシタの第２の電極に接続された第２のノード
と、 上記演算器の出力信号を受ける第３のノードと、 上記第２のノードと上記第３のノードとの間に介設され
た第１のスイッチング素子と、 上記第１のノードと上記入力側ノードとの間に介設され
た第２のスイッチング素子と、 上記第１のノードと上記出力側ノードとの間に介設され
た第３のスイッチング素子と、 上記第３のノードと上記出力側ノードとの間に介設され
た第４のスイッチング素子とにより構成されていること
を特徴とする半導体集積回路装置。 - 【請求項９】 液晶モジュールの液晶素子を駆動するた
めのソースドライバ回路に配置される基準電圧バッファ
回路であって、 外部で生成された基準電圧を入力電圧として受ける入力
側ノードと、出力電圧を送り出すための出力側ノードと
の間に、２つのバッファ回路を並列に配置して構成さ
れ、 上記各バッファ回路は、 一方の端子に入力電圧を他方の端子に自己の出力電圧を
それぞれ受けて、出力電圧を入力電圧に等しくするよう
動作する演算器と、 第１，第２の電極を有し、上記入力電圧と出力電圧との
電圧差に相当する電荷を蓄積するためのキャパシタと、 上記キャパシタの第１の電極に接続された第１のノード
と、 上記キャパシタの第２の電極に接続された第２のノード
と、 上記演算器の出力信号を受ける第３のノードと、 上記第２のノードと上記第３のノードとの間に介設され
た第１のスイッチング素子と、 上記第１のノードと上記演算器の入力側との間に介設さ
れた第２のスイッチング素子と、 上記第１のノードと上記出力側ノードとの間に介設され
た第３のスイッチング素子と、 上記第３のノードと上記出力側ノードとの間に介設され
た第４のスイッチング素子とにより構成されていること
を特徴とする基準電圧バッファ回路。 - 【請求項１０】 請求項９記載の基準電圧バッファ回路
において、 上記第２のノードに付設され、上記第１のスイッチング
素子の切り換わりによる第２のノードの電気的変化を補
償するための第５のスイッチング素子を介設した閉回路
をさらに備えていることを特徴とする基準電圧バッファ
回路。 - 【請求項１１】 入力側ノードと出力側ノードとの間
に、出力電圧を入力電圧に等しくするよう動作する演算
器と、第１，第２の電極を有するキャパシタと、上記キ
ャパシタの第１の電極に接続された第１のノードと、上
記キャパシタの第２の電極に接続された第２のノード
と、上記演算器の出力信号を受ける第３のノードと、上
記第２のノードと上記第３のノードとの間に介設された
第１のスイッチング素子と、上記第１のノードと上記演
算器の入力側との間に介設された第２のスイッチング素
子と、上記第１のノードと上記出力側ノードとの間に介
設された第３のスイッチング素子と、上記第３のノード
と上記出力側ノードとの間に介設された第４のスイッチ
ング素子とをそれぞれ有する２つのバッファ回路を互い
に並列に接続して構成される基準電圧バッファ回路の制
御方法であって、 上記各バッファ回路において、当該バッファ回路から基
準電圧を出力する出力モードのときには、上記第３及び
第４のスイッチング素子を導通状態にして、上記第１及
び第２のスイッチング素子を非導通状態にする一方、 当該バッファ回路のキャパシタに電荷を蓄積する電荷蓄
積モードのときには、上記第３及び第４のスイッチング
素子を非導通状態にして、上記第１及び第２のスイッチ
ング素子を導通状態にすることを特徴とする基準電圧バ
ッファ回路の制御方法。 - 【請求項１２】 請求項１１記載の基準電圧バッファ回
路の制御方法において、 上記第２のノードに付設され、上記第１のスイッチング
素子の切り換わりによる第２のノードの電気的変化を打
ち消すための第５のスイッチング素子を介設した閉回路
をさらに備えており、 上記第１のスイッチング素子の導通・非導通を切り換え
るときには上記第５のスイッチング素子を連動させて逆
向きに切り換えることを特徴とする基準電圧バッファ回
路の制御方法。 - 【請求項１３】 請求項１１又は１２記載の基準電圧バ
ッファ回路の制御方法において、 上記２つのバッファ回路のうち一方のバッファ回路が上
記出力モードで他方のバッファ回路が上記電荷蓄積モー
ドの状態から、上記一方のバッファ回路が上記電荷蓄積
モードで他方のバッファ回路が上記出力モードの状態に
切り換える際には、 上記一方のバッファ回路の第３及び第４のスイッチング
素子を非導通状態に切り換えてから、上記他方のバッフ
ァ回路の第３及び第４のスイッチング素子を導通状態に
切り換えることを特徴とする基準電圧バッファ回路の制
御方法。 - 【請求項１４】 請求項１３記載の基準電圧バッファ回
路の制御方法において、 上記一方のバッファ回路の第３及び第４のスイッチング
素子を非導通状態に切り換えるときには、上記第４のス
イッチング素子を非導通状態に切り換えた後、上記第３
のスイッチング素子を非導通状態に切り換え、 上記他方のバッファ回路の第３及び第４のスイッチング
素子を導通状態に切り換えるときには、上記第３のスイ
ッチング素子を導通状態に切り換えた後、上記第４のス
イッチング素子を導通状態に切り換えることを特徴とす
る基準電圧バッファ回路の制御方法。
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