WO2001045079A1 - Pilote de cristaux liquides, circuit integre a semi-conducteurs, circuit tampon pour tension de reference et commande de ces dispositifs - Google Patents

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Yasuyuki Doi
Tetsuro Oomori
Kazuyoshi Nishi
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Matsushita Electric Industrial Co., Ltd.
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Definitions

  • the present invention relates to a liquid crystal driving circuit for driving a liquid crystal element, a semiconductor chip disposed in the liquid crystal driving circuit, and a reference voltage buffer circuit formed in the semiconductor chip.
  • liquid crystal is interposed between a pair of glass substrates facing each other, and a voltage is applied between the pair of glass substrates to change the light transmittance of the liquid crystal according to its alignment state.
  • liquid crystal panels configured to display various types of visual information, such as figures, characters, and symbols, utilizing their properties, and liquid crystal modules in which a driving circuit is added to the liquid crystal panel.
  • FIG. 9 is a plan view of a conventional liquid crystal module 100.
  • the liquid crystal module 100 comprises a liquid crystal panel 101 and a driving circuit for driving a liquid crystal element 102 in a liquid crystal display section 101 a of the liquid crystal panel 101.
  • Divided into The liquid crystal display section 101a of the liquid crystal panel 101 is provided with a pair of glass substrates sandwiching the liquid crystal.
  • a liquid crystal element 102 and a TFT 103 are arranged in a matrix between a counter glass substrate (a lower glass substrate) not shown in FIG.
  • the liquid crystal element 102 is composed of, for example, a liquid crystal interposed between a transparent electrode formed on the lower surface of the upper glass substrate and a counter transparent electrode formed on the upper surface of the counter glass substrate.
  • TFT 103 is a transistor connected to the transparent electrode on the lower surface of the upper glass substrate to control the voltage of the transparent electrode.
  • the drive circuit controls a plurality of (eight in this example) source drivers 104 for controlling the source voltage of each TFT 103 and the gate voltage of each TFT 103.
  • a second wiring substrate 112 provided between the voltage generation / control circuit 120 and the gate driver 105.
  • the first wiring board 110 and each source driver and 104 are connected via flexible wiring 111, and the second wiring board 112 and each gate driver 105 are connected to each other. They are connected via flexible wiring 113.
  • each source driver 104 and each gate driver, 105 are disposed on the liquid crystal panel 101 except for the liquid crystal display section 101a. In other words, it has a so-called COG (Chip On Glass) type structure.
  • Each source driver 104 is individually formed on, for example, eight LSI chips.
  • a large number of data lines 106 extend from each source driver 104 of the drive circuit along the columns shown in FIG. 9 to the liquid crystal display section 101a.
  • Each data line 106 is connected to the source of each TFT 103.
  • a number of gate lines 107 extend from the gate dry line 105 to the liquid crystal display section 101a along the row shown in FIG. 9, and each gate line 107 is connected to each TFT.
  • the opposing transparent electrode is controlled.
  • the first type in which the voltage is switched between positive and negative at fixed time intervals, while the voltage of the transparent electrode on the TFT side is controlled to n levels (64 levels in this example), and the voltage of the opposite transparent electrode is constant ( For example, the potential is set to the intermediate potential VDD / 2), and the voltage of the transparent electrode on the TFT side is alternately inverted to a positive / negative n-stage voltage value (64 stages in this example, a total of 128 stages) at fixed time intervals.
  • FIG. 10 is a block circuit diagram schematically showing a configuration of a source driver 104 A of the first conventional type.
  • the source driver 104 A receives the signal of the pad 133, which is the part to which the reference voltage wiring 13 1 is mechanically connected, and the signal of the reference voltage wiring 131, Reference voltage generation to generate a more subdivided reference voltage Resistors 1 32, a number of voltage level selection circuits 1 3 4 connected to the reference voltage generation resistor 1 32, and an output buffer arranged at the subsequent stage of each voltage level selection circuit 1 3 4 1 3 and 5 are provided.
  • a signal related to the voltage is generated as much as possible in the source driver 104 A, and only the reference voltage is received from the outside.
  • the reference voltage wiring 13 1 is a wiring connecting the voltage generation / control circuit 120 and the source driver 104 A, and a part of the wiring is the flexible wiring 111. Note that data signal lines (for example, 6 bits) other than the reference voltage wiring are also connected to the source driver 104 A, and the first wiring substrate 110 is used to support an extremely large number of wirings. It has a structure in which many layers of substrates are stacked.
  • the reference voltage generating resistor section 132 controls the alignment state of one liquid crystal element 102 in n stages (for example, 64 stages) to provide n gradations (for example, 64 gradations) of brightness. is there.
  • n stages for example, 64 stages
  • n gradations for example, 64 gradations
  • 10 reference voltage wirings 13 1 through which signals having different 10-level voltage values flow are connected to the reference voltage generating resistor section 13 2, and the 10 voltage levels are referred to as the reference voltage generating resistor section. It is configured to further subdivide the voltage value into 64 levels by 1 32.
  • the above-mentioned first wiring substrate 110 supports the reference voltage wiring 131, and the like.
  • Each voltage level selection circuit 1 3 4 receives a voltage signal from the reference voltage generation resistor 1 3 2 via n signal lines, and each voltage level selection circuit 1 3 4 receives a voltage selection control signal. Under the control of S vs, a voltage signal supplied from any one of the n signal lines is passed and output to the data line 106 via the output buffer 135. is there. That is, the voltage applied between the pair of transparent electrodes sandwiching the liquid crystal element 102 via the TFT 103 by the voltage selection control signal S vs is controlled to one of 64 levels. Thereby, the brightness of the light passing through the liquid crystal element 102 is controlled. Further, in one source driver 104 A, for example, in the case of color display, 384 voltage level selection circuits 134 are arranged.
  • FIG. 11 is a block circuit diagram schematically showing a configuration of a conventional second type source dryino, 104B.
  • the source driver 104 B has a positive side receiving a reference voltage higher than the intermediate voltage applied to the opposite transparent electrode.
  • a reference voltage generation resistor 1332a and a negative reference voltage generator 1332b for receiving a reference voltage having a lower potential than the intermediate voltage applied to the opposite transparent electrode are provided.
  • the level selection circuit 13 4 receives the output of the positive-side reference voltage generation resistor 13 2 a and the output of the negative-side reference voltage generation resistor 13 2 b.
  • a negative voltage level selection circuit 134b, and positive voltage level selection circuits 134a and negative voltage level selection circuits 134b are alternately arranged.
  • the selector 13 receives the outputs of the positive-side voltage level selection circuit 13 4 a and the negative-side voltage level selection circuit 13 4 b, and the positive-side voltage level selection circuit 1 according to the selector control signal S se. Control so that the output of 34a and the output of the negative voltage level selection circuit 134b are alternately switched and supplied to the output buffers 13 5 and 13 5 arranged on both output sides Is done.
  • two adjacent output buffers 135 and 135 output voltage signals that alternately switch between high and low at fixed time intervals.
  • the liquid crystal element 102 connected to the adjacent data line 106 is always in a state where positive and negative voltages are applied, and the state is reversed at regular time intervals. Will be.
  • the voltage of the adjacent data line 106 is alternately switched between high and low, thereby forming one liquid crystal element.
  • the voltage applied to 102 is switched between positive and negative at fixed time intervals.
  • the reference voltage supplied to the source driver 104 has little variation in the voltage value. This is because, for example, when a voltage of several volts is subdivided into 64 or 256 gray levels, the voltage is subdivided into a voltage width of about 10 to 20 mV. From such a demand, in the conventional liquid crystal module, in order to supply the reference voltage generated by the voltage generation control circuit 120 to each source driver 104 with as little voltage drop as possible, The first wiring board 110 and each source driver 104 are connected by a flexible wiring 111 having a resistance of about several ⁇ .
  • the first type, the second type, A drawback common to both types is the complexity of the structure of the reference voltage wiring that supplies the reference voltage to the source driver.
  • the need to further subdivide voltage signals to be supplied from source drivers is increasing, and the number of wirings is expected to increase further. Therefore, in the structure shown in FIG. 9, the first wiring substrate 110 connected to the source driver 104 via the flexible wiring 111 becomes a complicated one in which a multilayer substrate is laminated, and This is one factor that has hindered the reduction in total cost of LCD modules.
  • An object of the present invention is to reduce the size of a liquid crystal module and reduce the size of a liquid crystal module by reducing the variation in the voltage value of the reference voltage supplied to each source driver while taking measures to simplify the wiring structure for supplying the reference voltage.
  • the goal is to reduce total cost. Disclosure of the invention
  • the liquid crystal drive circuit of the present invention is based on a liquid crystal drive circuit in which a plurality of source drivers for driving a liquid crystal element are arranged on a liquid crystal panel, and generates a plurality of reference voltages for driving the liquid crystal element.
  • the reference voltage previously supplied to each source driver circuit by a wiring member such as a flexible wiring is supplied from the reference voltage wiring provided on the liquid crystal panel.
  • the structure of the provided wiring board can be simplified. Therefore, it is possible to reduce the size of the liquid crystal display device and reduce the total cost by reducing the number of stacked wiring substrates.
  • the source driver circuit device includes a plurality of in-chip reference voltage wires extending from one end of the source driver circuit device to the other end for supplying a plurality of mutually different reference voltages;
  • the same number of branch reference voltage wires branching from the reference voltage wire and extending from the plurality of branch reference voltage wires It is preferable to include the same number of buffers that are output after receiving, and a selection circuit that selects any one of the reference voltages supplied from the plurality of buffers as the liquid crystal element driving voltage.
  • each reference voltage line When each reference voltage line is provided on the liquid crystal panel, the resistance value of the reference voltage line between the chips increases, so that when a current flows through the reference voltage line, the reference voltage input to each source driver circuit is reduced. A voltage drop may occur.
  • the current passing through the buffer does not flow to the reference voltage wiring connected to the selection circuit, so that it is possible to supply an appropriate drive voltage to each liquid crystal element. Will be possible.
  • a semiconductor integrated circuit device is premised on a semiconductor integrated circuit device which is arranged in a liquid crystal module and has a source driver circuit for driving a liquid crystal element.
  • a plurality of in-chip reference voltage wirings extending from one end of the chip to another end to supply a plurality of mutually different reference voltages; and the same number of branch reference voltages branching from the plurality of in-chip reference voltage wirings.
  • the same number of buffers that output after receiving the reference voltage supplied from each of the plurality of branch reference voltage wirings, and one of the reference voltages supplied from the plurality of buffers is used as the liquid crystal.
  • a selection circuit for selecting a driving voltage for the element. This makes it possible to configure a liquid crystal driving circuit in which the reference voltage wiring is provided on the panel as described above. Can be used, it is possible to supply the semiconductor integrated circuit device comprising a semiconductor chip.
  • a first and a second operation circuit for receiving the input voltage to the buffer at one terminal and receiving its own output voltage at the other terminal, and operating to make the output voltage equal to the input voltage;
  • a capacitor for storing charge corresponding to a voltage difference between the input voltage and the output voltage having electrodes, an input node for introducing an input voltage to the arithmetic unit, and a first node of the capacitor A first node connected to the second electrode of the capacitor, a second node connected to the second electrode of the capacitor, a third node receiving the output voltage of the arithmetic unit, A first switching element interposed between the node and the third node, and a second switching element interposed between the first node and an input node of the arithmetic unit.
  • a third switching element connected to the second node, for compensating for an electrical change of the second node due to the switching of the first switching element.
  • the buffer is configured by arranging two buffer circuits in parallel between an input node receiving an externally generated reference voltage as an input voltage and an output node for sending an output voltage.
  • Each buffer circuit is composed of a computing unit that receives an input voltage at one terminal and its own output voltage at the other terminal, and operates to make the output voltage equal to the input voltage, and a first and second electrode.
  • a second node connected to the first electrode, a third node receiving the output signal of the arithmetic unit, and a first node interposed between the second node and the third node.
  • Switching element the first node and the input side A second switching element interposed between the first node and the output node; a third switching element interposed between the first node and the output node; and a third node interposed between the second node and the output node. And a fourth switching element interposed between the output side node and the output side node.
  • the voltage corresponding to the offset voltage in one of the buffer circuits during the capacity period is obtained.
  • the buffer circuit is electrically disconnected from the output node, and the reference voltage offset-cancelled from the other buffer circuit can be output to the output node. Become. By alternately switching this state, the offset-canceled reference voltage can always be output, and the invalid period in which the output must be stopped can be reduced.
  • a reference voltage buffer circuit is a reference voltage buffer circuit arranged in a source driver circuit for driving a liquid crystal element of a liquid crystal module.
  • the reference voltage buffer circuit includes: an input node receiving an externally generated reference voltage as an input voltage; Two buffer circuits are arranged in parallel between the output side node for sending out the output voltage, and each of the two buffer circuits has an input voltage applied to one terminal.
  • An operation unit that receives its own output voltage at the other terminal and operates to make the output voltage equal to the input voltage; and a first and second electrode, and a voltage difference between the input voltage and the output voltage.
  • a third node for receiving the output signal of the arithmetic unit, a first switching element interposed between the second node and the third node, a first node and the arithmetic unit A second switching element interposed between the first node and the output node; a third switching element interposed between the first node and the output node; and a third node interposed between the first node and the output node.
  • a fourth switching element interposed between the output node and the output node.
  • It further comprises a closed circuit attached to the second node and interposed with a fifth switching element for compensating for an electrical change of the second node due to the switching of the first switching element.
  • a fifth switching element for compensating for an electrical change of the second node due to the switching of the first switching element.
  • a control method of a reference voltage buffer circuit is a method of controlling a reference voltage buffer circuit, comprising: a computing unit that operates between an input side node and an output side node to make an output voltage equal to an input voltage; A first node connected to the first electrode of the capacitor, a second node connected to the second electrode of the capacitor, and a third node receiving an output signal of the arithmetic unit. A first switching element interposed between the second node and the third node, and a first switching element interposed between the first node and an input side of the computing unit.
  • the buffer circuit while the charge corresponding to the offset voltage is accumulated in one of the buffer circuits, the buffer circuit is electrically disconnected from the output node, and the other buffer circuit is connected to the other buffer circuit.
  • the offset-cancelled reference voltage can be output to the output node. By alternately switching this state, it is possible to always output the offset-cancelled reference voltage, and to reduce the invalid period in which the output must be stopped.
  • a closed circuit provided to the second node and interposed with a fifth switching element for canceling an electrical change of the first node caused by the first switch, wherein the first switching is provided;
  • the buffer circuit When one of the two buffer circuits is in the output mode and the other is When the buffer circuit switches from the state of the charge accumulation mode to the state of the one buffer circuit in the charge accumulation mode and the state of the other buffer circuit to the state of the output mode, the third and fourth states of the one buffer circuit are switched. By switching the switching element to the non-conducting state and then switching the third and fourth switching elements of the other buffer circuit to the conducting state, the offset reference voltage is output even when the control mode is switched. Output to the side node can be reliably prevented.
  • the third switching element is switched to the non-conductive state after the fourth switching element is switched to the non-conductive state.
  • the third switching element of the other buffer circuit is switched to the conducting state, the third switching element is switched to the conducting state, and then the fourth switching element is switched to the conducting state.
  • FIG. 1 is a plan view of a liquid crystal module according to each embodiment of the present invention.
  • FIG. 2 is a block circuit diagram schematically showing a configuration of a first type source driver according to the first embodiment.
  • FIG. 3 is an electric circuit diagram showing a configuration of a reference voltage generation resistor section of the first type source driver in the first embodiment.
  • FIGS. 4A, 4B, and 4C are electric circuit diagrams showing the configuration of a reference voltage generation buffer having an offset canceling function according to the first embodiment and the switching control of the switch.
  • FIG. 5 is an electric circuit diagram illustrating a configuration of the reference voltage generation buffer according to the second embodiment.
  • FIGS. 6A and 6B are timing charts showing a procedure for controlling the opening and closing of each switch of the reference voltage generation buffer according to the second embodiment and a modification thereof.
  • FIG. 7 is a block circuit diagram schematically showing a configuration of a second type source driver according to the third embodiment.
  • FIG. 8 is a circuit diagram showing a configuration of a positive-side reference voltage generating resistor and a negative-side reference voltage generating resistor according to the third embodiment.
  • FIG. 9 is a plan view of a conventional liquid crystal module.
  • FIG. 10 is a block circuit diagram schematically showing a configuration of a conventional first type source driver.
  • FIG. 11 is a block circuit diagram schematically showing a configuration of a conventional second type source driver. Best Embodiment
  • FIG. 1 is a plan view of the liquid crystal module 90 in each embodiment of the present invention.
  • the liquid crystal module 90 in each embodiment is divided into a liquid crystal panel 1 and a drive circuit for driving a liquid crystal element 2 in a liquid crystal display 1a of the liquid crystal panel 1.
  • the liquid crystal display section 1a of the liquid crystal panel 1 is provided with a pair of glass substrates sandwiching the liquid crystal.
  • the liquid crystal element 2 and the TFT 3 are arranged in a matrix between the opposite glass substrate (the lower glass substrate).
  • the liquid crystal element 2 is composed of, for example, a liquid crystal interposed between a transparent electrode formed on the lower surface of the upper glass substrate and an opposing transparent electrode formed on the upper surface of the opposing glass substrate.
  • TFT 3 is a transistor connected to the transparent electrode on the lower surface of the upper glass substrate to control the voltage of the transparent electrode.
  • a color filter, a lower glass substrate, a counter transparent electrode, a polarizing filter, and the like are provided, and a light irradiating section and the like are provided below.
  • the liquid crystal panel 1 is composed of the above-mentioned pair of glass substrates, liquid crystal, each transparent electrode, TFT, color filter, and polarization filter.
  • the drive circuit includes a plurality of (eight in this embodiment) source drivers 4 for controlling the source voltage of each TFT 3 and a gate driver for controlling the gate voltage of each TFT 3. And a voltage generation / control circuit 20 for generating a voltage signal and a control signal to be supplied to the source driver 4 and the gate driver 5.
  • the liquid crystal module 90 includes a first wiring substrate 10 provided between the voltage generation control circuit 20 and the source driver 4, a voltage generation / control circuit 20 and the gate driver 5. And a second wiring substrate 12 provided therebetween.
  • the first wiring board 10 and each source driver 4 are connected via flexible wiring 11, and the second wiring board 12 and each gate driver 5 are connected via flexible wiring 13 .
  • the source driver 4 and the gate driver 5 of the driving circuit are arranged on the glass substrate of the liquid crystal panel 1. In other words, it has a so-called COG (Chip On Glass) type structure.
  • Each source driver 4 is individually provided as, for example, eight LSI chips.
  • a number of data lines 6 extend from each source driver 4 of the driving circuit to the liquid crystal display 1a along the columns shown in FIG. 1, and each data line 6 is connected to each TFT. Connected to 3 sources.
  • a number of gate lines 7 extend from the gate driver 5 along the row shown in FIG. 1 to the liquid crystal display section 1a, and each gate line 7 is connected to the gate of each TFT 3.
  • the reference voltage wiring is not included in the flexible wiring 11, and is separately provided between the voltage generation / control circuit 20 and one source driver 4 on the derivation side.
  • a reference voltage wiring 15 is provided, and a chip-to-chip reference voltage wiring 16 (a reference voltage wiring on the panel) is provided between the source drivers 4, each of which is a conductor having a resistance value of about 100 ⁇ .
  • the flexible wiring 11 includes only wiring for supplying data, wiring for supplying a signal for controlling a circuit in the source driver 4, and wiring for supplying a transistor driving voltage for each circuit. Have been.
  • FIG. 2 is a block circuit diagram schematically showing a configuration of a first type source driver 4A in the first embodiment.
  • the source driver 4 A composed of an LSI chip
  • An input pad 18a and an output pad 18b for mechanically connecting the reference voltage wiring 16 are provided.
  • branch reference voltage wires 17a branching from the respective reference voltage wires 17, and the same number of reference voltage generation buffers 3 as the number of the branch reference voltage wires 17a are provided.
  • the reference voltage generation resistor section 32, a number of voltage level selection circuits 34 connected to the reference voltage generation resistor section 32, and the output arranged at the subsequent stage of each voltage level selection circuit 34 The buffer 35 is provided.
  • Each voltage level selection circuit 34 receives a voltage signal from the reference voltage generation resistor 32 via n signal lines, and each voltage level selection circuit 34 controls the voltage selection control signal S vs.
  • the voltage signal supplied from any one of the n signal lines is passed and output to the data line 6 via the output buffer 35. That is, by controlling the voltage applied between the pair of transparent electrodes sandwiching the liquid crystal element 2 via the TFT 3 by the voltage selection control signal S vs to one of 64 levels, the liquid crystal element The brightness of the light passing through 2 is controlled.
  • one source driver 4A for example, in the case of color display, 384 voltage level selection circuits 34 are arranged.
  • FIG. 3 is an electric circuit diagram showing a configuration of the reference voltage generating resistor section 32.
  • the reference voltage generating resistor section 32 is configured by connecting (n-1) (63 in this example) resistors R1 to R63 in series. I have. Then, when reference voltages VREF 0 to VREF 9 divided into 10 levels are input from each branch reference voltage wiring 17 a, the voltage is subdivided into 64 levels from the nodes between the resistors R 1 to R 6. It is configured to output the converted voltage signals V0 to V63.
  • the reference voltage is supplied from the voltage generation / control circuit 20 to the respective reference voltage wirings 15 and 16. , 1 7 to each source driver 4 so that the first There is no need to mount wiring for supplying a reference voltage on the line substrate 10, and the structure of the first wiring substrate 10 can be simplified accordingly. That is, by simplifying the structure of the first wiring substrate, which has conventionally been formed by laminating a large number of substrates, it is possible to reduce the size of the liquid crystal module 90 and reduce the total cost.
  • the liquid crystal of the present embodiment The resistance values of the reference voltage wiring 15, the intra-chip reference voltage wiring 17, and the inter-chip reference voltage wiring 16 in the module 90 are several ⁇ to several hundred ⁇ . Therefore, as the source driver 4 moves away from the voltage generation / control circuit 20, the reference voltage received by the source driver 4 may cause a large voltage drop.
  • the reference voltage generation buffer 31 is arranged immediately before the reference voltage generation resistance section 32 in each source driver 4 so that the reference voltage generation buffer 31 is connected to the reference voltage generation resistance through the reference voltage wiring. There is no current flowing in and out, and the voltage drop is suppressed even if the resistance of each reference voltage wiring 15, 16, 17 and 17a is several 100 ⁇ .
  • FIGS. 4A, 4B, and 4C are electric circuit diagrams showing the configuration of the reference voltage generation buffer 31A having an offset canceling function and the switching control of the switch in the present embodiment. is there.
  • the reference voltage generation buffer 31A includes an operational amplifier ⁇ Pa, a capacitor Coff, and four switches SWa1, SW2, SW1 and SWb2. I have.
  • the non-inverting input terminal of the operational amplifier OPa is connected to a branch reference voltage wiring 17a, which is an input signal line, via an input node NO.
  • the inverting input terminal of the operational amplifier OPa is connected to one electrode of the capacitor Coff via the node N2.
  • the other electrode of the capacitor Coff is connected to the node N1, and a switch Sa2 is provided between the node N1 and the node N0.
  • the node N2 is provided with a closed circuit via a switch SWb1.
  • Operational amplifier ⁇ Pa Is connected to node N3, a switch SWa1 is interposed between node N3 and node N2, and a switch SWb2 is interposed between node N3 and node N1.
  • the switches SWa1 and SWa2 are controlled to open and close by a control signal Sa output from the control circuit 30, and the switches SWb1 and SWb2 are controlled by a control signal Sb output from the control circuit 30 (different from the control signal Sa). Opening / closing is controlled by a control signal.
  • Each switch SWa1, SWa2, SWb1, SWb2 is usually composed of a MOS transistor.
  • the switch SWb1 is for operation compensation for inverting the on / off operation of the switch SWa1 and canceling the parasitic capacitance of the switch SWa1.
  • a general operational amplifier functions as a differential amplifier that amplifies a difference between voltages received from two input terminals.
  • the operational amplifier OPa in the present embodiment uses the output voltage as one input voltage.
  • the operational amplifier OPa operates in such a way that the output voltage Vout becomes equal to the input voltage Vin.
  • a certain potential difference that is, an offset voltage Voff is generated between the input side node NO and the output side node N3. Therefore, the offset voltage Voff is canceled by providing a capacitance Coff.
  • the switches SWa1 and SWa2 are closed (ON state), and the switches SWb1 and SWb2 are opened (OFF state).
  • the voltage at the node N1 becomes the voltage value of the input signal Vin
  • the voltage at the node N2 is the voltage value (Vin + Voff) obtained by adding the voltage value of the input signal Vin and the offset voltage Voff of the operational amplifier OPa. ) become. Therefore, a charge corresponding to the offset voltage Voff of the operational amplifier OPa is accumulated in the capacitor Coff interposed between the nodes N1 and N2.
  • the switches SWa1 and SWa2 are opened (off state) so that the charges accumulated in the capacitor Coff are not released, and the switches SWb1 and Sb1 are turned off. Close Wb2 (ON state). Then, the voltage canceling the offset voltage Voff is output as the output voltage Vout. As a result, a voltage almost equal to the voltage value of the input signal Vin can be output.
  • the connection state shown in FIG. 4 (b) and the connection state shown in FIG. 4 (c) are alternately switched at regular time intervals (not necessarily every clock cycle) to perform the offset canceling function. Go.
  • the reference voltage generation buffer 31 A having such an offset cancel function, a high-precision voltage value is supplied to the reference voltage generation resistor 32 as a reference voltage before being divided from the reference voltage wiring 17. As a result, variation in the control voltage applied to each liquid crystal element 2 can be suppressed.
  • the reference voltage value supplied from the reference voltage wiring is as shown in FIG. 4B.
  • the voltage of node N3 is (Vin + Voff), and the offset reference voltage is output.
  • the offset voltage Voff is charged to the capacitor Coff. If this period is prolonged, the offset-cancelled voltage value becomes the reference voltage. Since the period of supply to the reference voltage generating resistor section 32 is shortened, there is a possibility that it will not be possible to cope with future low voltage and high definition.
  • FIG. 5 is an electric circuit diagram showing a configuration of the reference voltage generation buffer 31B of the present embodiment.
  • the reference voltage generation buffer 31B in the present embodiment includes an operational amplifier OPa, a capacity buffer Coff, and a first buffer circuit 3 IBa including five switches SWa1, SWa2, SWb1, SWb2, and SWc. It has an operational amplifier OPa, a capacity buffer Coff, and a second buffer circuit 3 LBb provided with five switches SWa1, SWa2, SWb1, SWb2, SWd.
  • the non-inverting input terminal of the operational amplifier OPa is connected to the input side signal line via the input side node N 0. It is connected to the reference voltage wiring 17a.
  • the inverting input terminal of the operational amplifier OPa is connected to one electrode of the capacitor Coff via the node N2a.
  • the other electrode of the capacitor Coff is connected to the node Nta, and a switch S Wa2 is interposed between the node N1a and the node N0.
  • Node N2a is provided with a closed circuit via switch SWb1.
  • the output terminal of the operational amplifier OPa is connected to the node N3a, and a switch SWa1 is interposed between the node N3a and the node N2a.
  • a switch SWc is provided between the output side node N4 serving as a reference signal output unit and the node N3a, and a switch SWb2 is provided between the output side node N4 and the node N1a. Further, the control circuit 30 outputs different control signals Sa, Sb, Sc, and Sd.
  • the second buffer circuit 3 IBb includes a switch SWd instead of the switch SWc in the first buffer circuit 3 IBa, a switch SWb1 and a switch SWb2 instead of the switches SWa1 and SW2, and a switch SW1 instead of the switches SWb1 and SW2.
  • SWa2 are replaced by nodes N1b, N2b, N3b instead of nodes N1a, N2a, N3a.
  • the switches SWa1 and SWa2 are controlled to open and close by a control signal Sa output from the control circuit 30, and the switches SWb1 and SWb2 are controlled by the control circuit 30b.
  • the switch SWc is controlled by the control signal Sc output from the control circuit 30, and the switch SWd is controlled by the control signal Sd output from the control circuit 30. Is done.
  • the first buffer circuit 31 Ba and the second buffer circuit 31Bb have basically the same circuit configuration. That is, the opening / closing control of the switch SW is only reversed.
  • the node on the output side of the switch SWb2 and the node on the output side of the switch SWa1 share a common node. (N 3), but in the buffer circuits 31 Ba and 31 Bb of the reference voltage generation buffer 31 B of this embodiment shown in FIG. 5, the output nodes of the switches SWb2 and SWa2 are It is directly connected to the output node N4 for outputting the output signal Vout (shared), and the output nodes of the switches SWa1 and SWb1 are connected to the output side of the operational amplifier ⁇ Pa and the switches SWc and SWd. Are directly connected to the nodes N3a and N3b (shared).
  • FIG. 6A is a timing chart showing a procedure for controlling the opening and closing of each switch of the reference voltage generation buffer 31B of the present embodiment.
  • the control signals S a and S d are set to the high level and the control signals S b and S c are set to the low level.
  • SWc is open (off state).
  • the first buffer circuit 31 Ba is cut off from the output node N4, and the reference voltage is output from the node N3b of the second buffer circuit 31B to the output node N4, which is the reference signal output unit. Is output.
  • the connection state of the second buffer circuit 3 LBb is substantially the same as the connection state shown in FIG. 4 (c).
  • the reference voltage that has been canceled is output.
  • the connection state of the first buffer circuit 31 Ba is substantially the same as the connection state shown in FIG. 4B, and the capacitor Coff is charged with the offset voltage Voff.
  • the control signal Sb goes high, the switches SWb1 and SWb2 close (on state), and at a timing t4, the control signal Sc goes high, and the switch SWc is turned on.
  • the first buffer circuit 31 Ba enters the state shown in FIG. 4 (c), and the offset-cancelled reference voltage is output to the output node N4.
  • the capacitance Coff is charged by closing the switches SWb1 and SWb2, but since the switches SWa2 and SWd are open, the second buffer circuit 3 LBb is The output side node N 4 is in a cut-off state.
  • the output signal Vout is turned off during the timing t1 to t4.
  • the output voltage (V in + V off) including the set voltage V off is not output to the reference voltage generation resistor 32, and only the offset-cancelled reference voltage is supplied except during a few clock cycles. It becomes possible to do.
  • opening and closing control of each switch SW is performed in the reverse order of the control of the timings t1 to t4 described above. That is, after the first buffer circuit 3 IBa and the second buffer circuit 3 LBb and the output side node N 4 are cut off, the first buffer circuit 3 I Ba is switched to the charged state, and the offset key is set. The output is switched so that the canceled reference voltage is output from the second buffer circuit 31Bb to the output node N4.
  • the offset cancel function can be obtained more reliably.
  • the output voltage including the offset voltage is output during the charging period for realizing the offset cancel, or the output is stopped during that time. There is a need. Therefore, the invalid period during which the reference voltage is not output may be extended.
  • the other generator circuit 31 Bb (or 3 I Ba) is offset-cancelled.
  • the other generator circuit 31 Bb (or 3 I Ba) is offset-cancelled.
  • FIG. 6B shows a timing according to a modification of this embodiment in which the timings t 1 and t 2 shown in FIG. 6A are the same, and the timings t 3 and t 4 are the same. It is a chart.
  • this modification the same effect as that of the present embodiment can be exerted, and the time required for switching between the charging and output states of the first buffer circuit 31a and the second buffer circuit 31b is shown in FIG. This has the advantage of being shorter than the timing chart shown in Figure 1.
  • liquid crystal module having a second type source driver will be described.
  • FIG. 7 is a block circuit diagram schematically showing a configuration of a second type source driver 4B in the present embodiment.
  • the source driver 4B includes a positive-side reference voltage generating resistor 32a for receiving a reference voltage higher than the intermediate voltage applied to the opposing transparent electrode, and a counter-transparent electrode.
  • a negative-side reference voltage generator 3 2b for receiving a reference voltage having a lower potential than the applied intermediate voltage, and each voltage level selection circuit 34 is provided with a positive-side reference voltage generation resistor 3 2a.
  • the positive voltage level selection circuit 34a is divided into a positive voltage level selection circuit 34a that receives the output and a negative voltage level selection circuit 34b that receives the output of the negative reference voltage generation resistor 32b.
  • the selector 36 receives the outputs of the positive-side voltage level selection circuit 34a and the negative-side voltage level selection circuit 34b, and the positive-side voltage level selection circuit 34a according to the selector control signal Sse.
  • the output and the output of the negative-side voltage level selection circuit 34b are alternately switched and controlled so as to be supplied to the output buffers 35 and 35 arranged on both output sides.
  • voltage signals that alternate between high and low are output from the two adjacent output buffers 35 and 35 at regular time intervals.
  • the liquid crystal element 2 connected to the adjacent data line 6 is always in a state in which positive and negative voltages are applied, and the state is reversed at regular time intervals.
  • the voltage of the adjacent data line 6 is alternately switched between high and low, so that the voltage applied to one liquid crystal element 2 is changed.
  • the voltage is switched between positive and negative at regular time intervals.
  • FIG. 8 is a circuit diagram showing a configuration of the positive-side reference voltage generating resistor 32a and the negative-side reference voltage generating resistor 32b of the present embodiment.
  • the positive-side reference voltage generating resistor section 32a is formed by connecting (n-1) (63 in this example) resistors R1 to R63 in series. It is configured. Then, when reference voltages VREF 0 to VREF 4 divided into five stages are input from each branch reference voltage wiring 17 a, the nodes are divided into 64 stages from the nodes between the antibodies R 1 to R 63. Voltage signal V 0 to V 6 It is configured to output 3.
  • the negative reference voltage generating resistor section 32b is configured by connecting (n-1) (63 in this example) resistors R65 to R127 in series. Then, when the reference voltages VREF 5 to VREF 9 divided into five stages are input from the respective branch reference voltage wirings 17 a, the potential between the resistors R 65 to R 127 becomes 6 It is configured to output voltage signals V65 to V127 subdivided into four stages.
  • the configuration of the reference voltage generation buffer 31 may employ the first embodiment or the second embodiment.
  • the reference voltage is supplied from the voltage generation / control circuit 20 to each of the reference voltage wires 15, 16, 17, 17 a. Is supplied to each of the source drivers 4 via the first wiring board 10. Therefore, it is not necessary to mount wiring for supplying a reference voltage on the first wiring board 10 and the first wiring board 10
  • the structure can be simplified. In other words, by simplifying the structure of the second wiring substrate, which has conventionally been formed by laminating a large number of substrates, the size of the liquid crystal module can be reduced and the total cost can be reduced.
  • the reference voltage generation buffer 31 A (or 31 B) as shown in FIG. 4 (a) or FIG. 5 is connected to the positive or negative side reference voltage generation resistor 3 2 in each source driver 4. By arranging them at positions immediately before a and 32b, it is possible to suppress fluctuations in the voltage value applied to each liquid crystal element 2 due to a voltage drop.
  • a reference voltage line is provided for connecting a semiconductor integrated circuit device functioning as a source driver in series on a liquid crystal panel, and a means for avoiding a voltage drop of the reference voltage in the source driver is provided. It is possible to provide a liquid crystal driving circuit, a semiconductor integrated circuit device, a reference voltage buffer circuit, and a control method therefor, which are suitable for use in an inexpensive liquid crystal module having a low total cost.
  • the liquid crystal drive circuit, the semiconductor integrated circuit device, the reference voltage buffer circuit, and the control method of the present invention can be used for display devices of various electric devices such as a personal computer, a television, a video deck, and a game machine.

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Description

曰月糸田 β 液晶駆動回路， 半導体集積回路装置， 基準電圧バッファ回路及びその制御方法 技術分野
本発明は、 液晶素子を駆動させるための液晶駆動回路， 液晶駆動回路内に配置 される半導体チップ及び半導体チップ内に形成される基準電圧バッファ回路に関 するものである。 背景技術
従来より、 相対向する 1対のガラス基板の間に液晶を介在させる一方、 1対の ガラス基板の間に電圧を印加して、 液晶がその配向状態に応じて光の透過率を変 化させる性質を利用して、 図形， 文字， 記号などの各種の視覚的情報を表示しう るように構成された液晶パネルや、 この液晶パネルに駆動回路を付加した液晶モ ジュールが知られている。
図 9は、 従来の液晶モジュール 1 0 0の平面図である。 同図に示すように、 液 晶モジュール 1 0 0は、 液晶パネル 1 0 1と、 液晶パネル 1 0 1の液晶表示部 1 0 1 a中の液晶素子 1 0 2を駆動させるための駆動回路とに分かれる。 液晶パネ ル 1 0 1の液晶表示部 1 0 1 aには、 液晶を挟む 1対のガラス基板が設けられて いて、 図 9に現れている一方のガラス基板 （上方のガラス基板） と、 図 9には現 れていない対向ガラス基板 （下方のガラス基板） との間に、 液晶素子 1 0 2と T F T 1 0 3とがマトリクス状に配置されている。 液晶素子 1 0 2は、 例えば上方 のガラス基板の下面に形成された透明電極と、 対向ガラス基板の上面に形成され た対向透明電極の間に介在する液晶により構成されている。 また、 T F T 1 0 3 は、 上方のガラス基板の下面において透明電極に接続されて、 透明電極の電圧を 制御するためのトランジス夕である。
また、 駆動回路は、 各 T F T 1 0 3のソースの電圧を制御するための複数 （こ の例では 8個） のソース ドラ 1 0 4と、 各 T F T 1 0 3のゲ一卜の電圧を制 御するためのゲー ドラ 1 0 5と、 ソース ドラ 1 0 4及びゲー ドライ バ 1 0 5に供給する電圧信号や制御信号を生成するための電圧生成 ·制御用回路 1 2 0と、 電圧生成■制御用回路 1 2 0とソース ドライ ノ 1 0 4との間に設けら れた第 1配線用基板 1 1 0と、 電圧生成 ·制御回路 1 2 0とゲート ドライバ 1 0 5との間に設けられた第 2配線用基板 1 1 2とを備えている。 第 1配線用基板 1 1 0と各ソースドライ ノ、 1 0 4とはフレキシブル配線 1 1 1を介して接続され、 第 2配線用基板 1 1 2と各ゲ一ト ドライ ノ 1 0 5とはフレキシブル配線 1 1 3を 介して接続されている。 駆動回路のうち各ソース ドライバ 1 0 4と各ゲ一ト ドラ イ ノ、 1 0 5とは液晶表示部 1 0 1 aを除く液晶パネル 1 0 1に配設されている。 すなわち、 いわゆる C O G (Chi p On Gl ass) タイプの構造となっている。 各ソ一 スドライ ノ 1 0 4は、 例えば 8個の L S Iチップ上に個別に形成されている。 そして、 液晶パネル 1 0 1において、 駆動回路の各ソース ドライバ 1 0 4から 図 9に示す列 （コラム） に沿って多数のデ一夕線 1 0 6が液晶表示部 1 0 1 aに 延びており、 各データ線 1 0 6は各 T F T 1 0 3のソースに接続されている。 ま た、 ゲート ドライノ ' 1 0 5から図 9に示す行 （ロウ） に沿って多数のゲート線 1 0 7が液晶表示部 1 0 1 aに延びており、 各ゲート線 1 0 7は各 T F T 1 0 3の ゲートに接続されている。 また、 液晶素子 1 0 2に印加する電圧の制御の方式と しては、 透明電極が対向透明電極よりも高電位であるときの電圧極性を "正" と 定義したときに、 対向透明電極の電圧を一定の時間間隔で正負切り換える一方、 T F T側の透明電極の電圧は n段階 （この例では 6 4段階） の電圧値に制御する という第 1のタイプと、 対向透明電極の電圧は一定 （例えば中間電位 V D D / 2 ) にしておき、 T F T側の透明電極の電圧を一定の時間間隔で交互に正負 n段階 (この例では 6 4段階， 合計 1 2 8段階） の電圧値に反転させる第 2のタイプと がある。 いずれの方式においても、 液晶素子 1 0 2に印加される電圧が常に同じ 極性であれば、 液晶の劣化による明度の誤差が生じるのを回避するようにしてい る。
図 1 0は、 従来の第 1の夕ィプのソース ドライ ノ 1 0 4 Aの構成を概略的に示 すブロック回路図である。 同図に示すように、 ソース ドライバ 1 0 4 A内には、 基準電圧配線 1 3 1が機械的に接続される部分であるパッ ド 1 3 3と、 基準電圧 配線 1 3 1の信号を受けて、 さらに細分化した基準電圧を生成する基準電圧生成 用抵抗部 1 3 2と、 基準電圧生成用抵抗部 1 3 2に接続される多数の電圧レベル 選択回路 1 3 4と、 各電圧レベル選択回路 1 3 4の後段側に配置された出力バッ ファ 1 3 5とを備えている。 つまり、 電圧に関する信号をできるだけソースドラ ィバ 1 0 4 A内で生成するようにして基準電圧のみを外部から生成されたものを 受ける構成になっている。
基準電圧配線 1 3 1は、 電圧生成 ·制御用回路 1 2 0とソース ドライバ 1 0 4 Aとを接続する配線であって、 その一部が上記フレキシブル配線 1 1 1となって いる。 なお、 基準電圧配線以外のデータ信号線 （例えば 6ビッ ト） もソース ドラ ィバ 1 0 4 Aに接続されており、 第 1配線用基板 1 1 0は、 極めて多くの配線を 支持するために何層もの基板を積層した構造となっている。
基準電圧生成用抵抗部 1 3 2は、 1つの液晶素子 1 0 2の配向状態を n段階 （ 例えば 6 4段階） に制御して n階調 （例えば 6 4階調） の明度を与えるものであ る。 例えば互いに異なる 1 0段階の電圧値の信号が流れる 1 0本の基準電圧配線 1 3 1が基準電圧生成抵抗部 1 3 2に接続され、 この 1 0段階の電圧値を基準電 圧生成抵抗部 1 3 2によってさらに 6 4段階の電圧値に細分化するように構成さ れている。 また、 上述の第 1配線用基板 1 1 0は基準電圧配線 1 3 1などを支持 するものである。
各電圧レベル選択回路 1 3 4は、 n本の信号線を介して基準電圧生成用抵抗部 1 3 2から電圧信号を受けており、 各電圧レベル選択回路 1 3 4は、 電圧選択制 御信号 S vsの制御により、 n本の信号線のうちいずれか 1つの信号線から供給さ れる電圧信号を通過させて、 出力バッファ 1 3 5を介してデ一夕線 1 0 6に出力 するものである。 すなわち、 電圧選択制御信号 S vsにより、 T F T 1 0 3を経て 液晶素子 1 0 2を挟む 1対の透明電極の間に印加される電圧を 6 4段階のうちい ずれか 1つに制御することにより、 当該液晶素子 1 0 2を通過した光の明度が制 御される。 また、 1つのソース ドライバ 1 0 4 A内において、 電圧レベル選択回 路 1 3 4は、 カラー表示の場合には例えば 3 8 4個ずつ配置されている。
また、 図 1 1は、 従来の第 2のタイプのソース ドライノ、 1 0 4 Bの構成を概略 的に示すブロック回路図である。 同図に示すように、 ソース ドライバ 1 0 4 B内 には、 対向透明電極に印加される中間電圧よりも高電位の基準電圧を受ける正側 基準電圧生成用抵抗部 1 3 2 aと、 対向透明電極に印加される中間電圧よりも低 電位の基準電圧を受ける負側基準電圧生成部 1 3 2 bとが設けられていて、 各電 圧レベル選択回路 1 3 4は、 正側基準電圧生成抵抗部 1 3 2 aの出力を受ける正 側電圧レベル選択回路 1 3 4 aと、 負側基準電圧生成抵抗部 1 3 2 bの出力を受 ける負側電圧レベル選択回路 1 3 4 bとに分けられ、 正側電圧レベル選択回路 1 3 4 aと負側電圧レベル選択回路 1 3 4 bとが交互に配置されている。 そして、 正側電圧レベル選択回路 1 3 4 aと負側電圧レベル選択回路 1 3 4 bとの出力を 受けるセレクタ 1 3 6により、 セレクタ制御信号 S seに応じて、 正側電圧レベル 選択回路 1 3 4 aの出力と負側電圧レベル選択回路 1 3 4 bの出力とを交互に切 り換えて、 両者の出力側に配置される出力バッファ 1 3 5 , 1 3 5に供給するよ うに制御される。 つまり、 相隣接する 2つの出力バッファ 1 3 5， 1 3 5からは 、 一定の時間間隔で交互に高低切り換わる電圧信号が出力されることになる。 す なわち、 相隣接するデ一夕線 1 0 6に接続される液晶素子 1 0 2には、 常に正負 逆の電圧が印加された状態となり、 かつ、 その状態が一定の時間間隔で逆転する ことになる。 このように、 第 2のタイプの液晶モジュールに配置されるソ一ス ド ライバ 1 0 4 Bにおいては、 相隣接するデータ線 1 0 6の電圧を交互に高低切り 換えることにより、 1つの液晶素子 1 0 2に印加される電圧を一定の時間間隔で 正負切り換えるように構成されている。 解決課題
ここで、 上記第 1のタイプ， 第 2のタイプのいずれにおいても、 ソース ドライ バ 1 0 4に供給される基準電圧の電圧値のばらつきの少ないことが要求される。 例えば数ボル卜の電圧を 6 4階調や 2 5 6階調に細分化すると、 約 1 0〜2 0 m V程度の電圧幅に細分化されるからである。 かかる要請から、 従来の液晶モジュ —ルにおいては、 各ソース ドライバ 1 0 4に、 電圧生成 '制御用回路 1 2 0で生 成された基準電圧をできるだけ電圧降下がない状態で供給するために、 第 1配線 用基板 1 1 0と各ソースドライバ 1 0 4とを、 抵抗が数 Ω程度のフレキシブル配 線 1 1 1により接続するようになされている。
しかしながら、 上記従来の液晶表示モジュールにおいて、 第 1のタイプ， 第 2 のタイプのいずれにも共通する不具合として、 ソースドライバに基準電圧を供給 する基準電圧配線の構造の複雑さがある。 特に、 コンピュータグラフィックなど の映像表示システムの進歩に伴い、 ソースドライバから供給すべき電圧信号をよ り細分化すべき要請が高まっているので、 配線数はますます増大することが予想 される。 そのために、 図 9に示す構造において、 ソース ドライバ 1 0 4とフレキ シブル配線 1 1 1を介して接続される第 1配線用基板 1 1 0が多層基板を積層し た複雑なものとなり、 かつ、 液晶モジュールのトータルコス トの低減を妨げる 1 つの要因となってきている。
本発明の目的は、 各ソース ドライバに供給される基準電圧の電圧値のばらつき を抑制しつつ基準電圧を供給するための配線の構造を簡素化しうる手段を講ずる ことにより、 液晶モジュールの小型化やトータルコス 卜の低減を実現することに ある。 発明の開示
本発明の液晶駆動回路は、 液晶素子を駆動するための複数のソース ドライバを 液晶パネル上に配置してなる液晶駆動回路を前提とし、 上記液晶素子を駆動する ための複数の基準電圧を生成する基準電圧生成回路と、 上記基準電圧生成回路で 生成された上記複数の基準電圧を上記各ソースドライバ回路装置に供給するため の基準電圧配線であって、 上記液晶パネル上と上記各ソース ドライバ回路装置上 とを通って延びる複数の基準電圧配線を備えている。
これにより、 従来フレキシブル配線等の配線部材によって各ソース ドライバ回 路に供給されていた基準電圧が、 液晶パネル上に設けられた基準電圧配線から供 給されるので、 基準電圧配線などのために従来設けられていた配線用基板の構造 を簡素化することができる。 したがって、 配線用基板の積層枚数の低減などによ る液晶表示装置の小型化やトータルコス 卜の低減の実現を図ることができる。 上記ソース ドライバ回路装置は、 上記ソース ドライバ回路装置の一端部から他 の一端部まで延びて、 互いに異なる複数の基準電圧を供給するための複数のチッ プ内基準電圧配線と、 上記複数のチップ内基準電圧配線から分岐して延びる同数 の分岐基準電圧配線と、 上記複数の分岐基準電圧配線から供給される基準電圧を 受けた後出力する同数のバッファと、 上記複数のバッファから供給される基準電 圧のうちいずれか 1つを上記液晶素子駆動用電圧として選択する選択回路とを備 えることが好ましい。
各基準電圧配線が液晶パネル上に設けられると、 チップ間の基準電圧配線など の抵抗値が大きくなることにより、 基準電圧配線に電流が流れると各ソース ドラ ィバ回路に入力される基準電圧に電圧降下が生じるおそれがある。 それに対して 、 選択回路の前段側にバッファを設けることにより、 選択回路につながる基準電 圧配線にバッファを通過した電流が流れないので、 各液晶素子に適正な駆動用電 圧を供給することが可能になる。
本発明の半導体集積回路装置は、 液晶モジュール内に配置され、 液晶素子を駆 動するためのソースドライバ回路を搭載した半導体集積回路装置を前提とし、 上 記ソース ドライバ回路は、 上記半導体集積回路装置の一端部から他の一端部まで 延びて、 互いに異なる複数の基準電圧を供給するための複数のチップ内基準電圧 配線と、 上記複数のチップ内基準電圧配線から分岐して延びる同数の分岐基準電 圧配線と、 上記各複数の分岐基準電圧配線から供給される基準電圧を受けた後出 力する同数のバッファと、 上記複数のバッファから供給される基準電圧のうちい ずれか 1つを上記液晶素子の駆動用電圧として選択する選択回路とを備えている これにより、 上述のようなパネル上に基準電圧配線を設けた液晶駆動回路を構 成するために用いることができる， 半導体チップからなる半導体集積回路装置を 供給することが可能になる。
上記各バッファの出力電圧を受けて、 上記複数の基準電圧を細分化した細分化 電圧を生成した後、 上記選択回路に細分化電圧を出力する細分化電圧生成回路を さらに備え、 上記選択回路が上記細分化電圧のうちいずれか 1つを選択する構成 とすることにより、 高精細化された画像を表示するための液晶パネルに適した半 導体集積回路装置が得られる。
上記バッファは、 入力電圧と出力電圧との電位差を低減するオフセッ トキヤン セル機能を有することにより、 ばらつきの小さい精度の高い基準電圧を供給する ことが可能になる。 上記バッファを、 一方の端子に上記バッファへの入力電圧を他方の端子に自己 の出力電圧をそれぞれ受けて、 出力電圧を入力電圧に等しくするよう動作する演 算器と、 第 1， 第 2の電極を有し上記入力電圧と出力電圧との電圧差に相当する 電荷を蓄積するためのキャパシ夕と、 上記演算器に入力電圧を導入するための入 力側ノードと、 上記キャパシ夕の第 1の電極に接続された第 1のノードと、 上記 キャパシ夕の第 2の電極に接続された第 2のノ一ドと、 上記演算器の出力電圧を 受ける第 3のノードと、 上記第 2のノードと上記第 3のノードとの間に介設され た第 1のスィ ツチング素子と、 上記第 1のノードと上記演算器の入力側ノードと の間に介設された第 2のスィツチング素子と、 上記第 1のノードと上記第 3のノ ードとの間に介設された第 3のスィ ツチング素子とにより構成することができる 上記第 2のノードに付設され、 上記第 1のスィ ッチング素子の切り換わりによ る第 2のノードの電気的変化を補償するための第 5のスィツチング素子を介設し た閉回路をさらに備えることにより、 より安定した基準電圧を出力することがで きる。
上記バッファを、 外部で生成された基準電圧を入力電圧として受ける入力側ノ 一ドと出力電圧を送り出すための出力側ノードとの間に 2つのバッファ回路を並 列に配置して構成し、 上記各バッファ回路を、 一方の端子に入力電圧を他方の端 子に自己の出力電圧をそれぞれ受けて、 出力電圧を入力電圧に等しくするよう動 作する演算器と、 第 1 , 第 2の電極を有し、 上記入力電圧と出力電圧との電圧差 に相当する電荷を蓄積するためのキャパシ夕と、 上記キャパシ夕の第 1の電極に 接続された第 1のノードと、 上記キャパシ夕の第 2の電極に接続された第 2のノ ードと、 上記演算器の出力信号を受ける第 3のノードと、 上記第 2のノードと上 記第 3のノードとの間に介設された第 1のスィツチング素子と、 上記第 1のノー ドと上記入力側ノードとの間に介設された第 2のスイッチング素子と、 上記第 1 のノードと上記出力側ノードとの間に介設された第 3のスィッチング素子と、 上 記第 3のノ一ドと上記出力側ノードとの間に介設された第 4のスィツチング素子 とにより構成することが好ましい。
これにより、 一方のバッファ回路でキャパシ夕にオフセッ ト電圧に相当する電 荷を蓄積している間は、 当該バッファ回路と出力側ノードとを電気的に遮断して おき、 他方のバッファ回路からオフセッ トキヤンセルされた基準電圧を出力側ノ —ドに出力することが可能になる。 そして、 この状態を交互に切り換えることで 、 常にオフセッ トキャンセルされた基準電圧を出力することができ、 出力を停止 させなければならない無効期間を低減することができる。
本発明の基準電圧バッファ回路は、 液晶モジュールの液晶素子を駆動するため のソース ドライバ回路に配置される基準電圧バッファ回路であって、 外部で生成 された基準電圧を入力電圧として受ける入力側ノードと、 出力電圧を送り出すた めの出力側ノードとの間に、 2つのバッファ回路を並列に配置して構成され、 上 記 2つのバッファ回路のうちの各バッファ回路は、 一方の端子に入力電圧を他方 の端子に自己の出力電圧をそれぞれ受けて、 出力電圧を入力電圧に等しくするよ う動作する演算器と、 第 1， 第 2の電極を有し、 上記入力電圧と出力電圧との電 圧差に相当する電荷を蓄積するためのキャパシ夕と、 上記キャパシ夕の第 1の電 極に接続された第 1のノードと、 上記キャパシ夕の第 2の電極に接続された第 2 のノードと、 上記演算器の出力信号を受ける第 3のノードと、 上記第 2のノード と上記第 3のノードとの間に介設された第 1のスィ ツチング素子と、 上記第 1の ノードと上記演算器の入力側との間に介設された第 2のスィ ッチング素子と、 上 記第 1のノードと上記出力側ノードとの間に介設された第 3のスィツチング素子 と、 上記第 3のノードと上記出力側ノードとの間に介設された第 4のスィッチン グ素子とにより構成されている。
これにより、 一方のバッファ回路でキャパシ夕にオフセッ ト電圧に相当する電 荷を蓄積している間は、 当該バッファ回路と出力側ノードとを電気的に遮断して おき、 他方のバッファ回路からオフセッ トキヤンセルされた基準電圧を出力側ノ —ドに出力することが可能になる。 そして、 この状態を交互に切り換えることで 、 常にオフセッ トキヤンセルされた基準電圧を出力することができる。
上記第 2のノードに付設され、 上記第 1のスィッチング素子の切り換わりによ る第 2のノードの電気的変化を補償するための第 5のスィツチング素子を介設し た閉回路をさらに備えることにより、 第 2のスィツチング素子の寄生容量をキヤ ンセルすることで、 第 2のノードの電圧の変動を補償することができるので、 演 算器の出力電圧も安定することになる。
本発明の基準電圧バッファ回路の制御方法は、 入力側ノードと出力側ノードと の間に、 出力電圧を入力電圧に等しくするよう動作する演算器と、 第 1 , 第 2の 電極を有するキャパシ夕と、 上記キャパシ夕の第 1の電極に接続された第 1のノ ードと、 上記キャパシ夕の第 2の電極に接続された第 2のノードと、 上記演算器 の出力信号を受ける第 3のノードと、 上記第 2のノードと上記第 3のノードとの 間に介設された第 1のスィ ツチング素子と、 上記第 1のノ一ドと上記演算器の入 力側との間に介設された第 2のスィ ツチング素子と、 上記第 1のノ一ドと上記出 力側ノードとの間に介設された第 3のスィツチング素子と、 上記第 3のノードと 上記出力側ノードとの間に介設された第 4のスィ ツチング素子とをそれぞれ有す る 2つのバッファ回路を互いに並列に接続して構成される基準電圧バッファ回路 の制御方法であって、 上記各バッファ回路において、 当該バッファ回路から基準 電圧を出力する出力モードのときには、 上記第 3及び第 4のスィツチング素子を 導通状態にして、 上記第 1及び第 2のスィツチング素子を非導通状態にする一方 、 当該バッファ回路のキャパシ夕に電荷を蓄積する電荷蓄積モードのときには、 上記第 3及び第 4のスィッチング素子を非導通状態にして、 上記第 1及び第 2の スィ ツチング素子を導通状態にする方法である。
この方法により、 一方のバッファ回路でキャパシ夕にオフセッ ト電圧に相当す る電荷を蓄積している間は、 当該バッファ回路と出力側ノードとを電気的に遮断 しておき、 他方のバッファ回路からオフセッ トキヤンセルされた基準電圧を出力 側ノードに出力することが可能になる。 そして、 この状態を交互に切り換えるこ とで、 常にオフセッ トキヤンセルされた基準電圧を出力することができるととも に、 出力を停止させなければならない無効期間を低減することができる。
上記第 2のノードに付設され、 上記第 1のスィ ッチによる第 1のノードの電気 的変化を打ち消すための第 5のスィ ツチング素子を介設した閉回路をさらに備え 、 上記第 1のスィツチング素子の導通 ·非導通を切り換えるときには上記第 5の スイッチング素子を連動して逆向きに切り換えることにより、 上述のように、 演 算器から安定した基準電圧を出力させることができる。
上記 2つのバッファ回路のうち一方のバッファ回路が上記出力モードで他方の バッファ回路が上記電荷蓄積モードの状態から、 上記一方のバッファ回路が上記 電荷蓄積モードで他方のバッファ回路が上記出力モードの状態に切り換える際に は、 上記一方のバッファ回路の第 3及び第 4のスィツチング素子を非導通状態に 切り換えてから、 上記他方のバッファ回路の第 3及び第 4のスィツチング素子を 導通状態に切り換えることにより、 制御モードの切り換え時においても、 オフセ ッ トされた基準電圧が出力側ノードに出力されるのを確実に防止することができ る。
その際、 上記一方のバッファ回路の第 3及び第 4のスィツチング素子を非導通 状態に切り換えるときには、 上記第 4のスィッチング素子を非導通状態に切り換 えた後、 上記第 3のスイッチング素子を非導通状態に切り換え、 上記他方のバッ ファ回路の第 3及び第 4のスィ ッチング素子を導通状態に切り換えるときには、 上記第 3スィ ツチング素子を導通状態に切り換えた後、 上記第 4のスィツチング 素子を導通状態に切り換えることができる。 図面の簡単な説明
図 1は、 本発明の各実施形態における液晶モジュールの平面図である。
図 2は、 第 1の実施形態における第 1のタイプのソースドライバの構成を概略 的に示すプロック回路図である。
図 3は、 第 1の実施形態における第 1のタイプのソース ドライバの基準電圧生 成用抵抗部の構成を示す電気回路図である。
図 4 ( a ) , ( b ) , ( c ) は、 第 1の実施形態におけるオフセヅ トキヤンセ ル機能を有する基準電圧生成バッファの構成と、 そのスィツチの開閉制御とを示 す電気回路図である。
図 5は、 第 2の実施形態の基準電圧生成バッファの構成を示す電気回路図であ る。
図 6 ( a ) , ( b ) は、 第 2の実施形態の基準電圧生成バッファの各スィッチ の開閉を制御する手順及びその変形例を示すタイ ミングチャートである。
図 7は、 第 3の実施形態における第 2のタイプのソース ドライバの構成を概略 的に示すプロック回路図である。 図 8は、 第 3の実施形態の正側基準電圧生成用抵抗部と負側基準電圧生成用抵 抗部との構成を示す回路図である。
図 9は、 従来の液晶モジュールの平面図である。
図 1 0は、 従来の第 1のタイプのソース ドライバの構成を概略的に示すブロッ ク回路図である。
図 1 1は、 従来の第 2のタイプのソースドライバの構成を概略的に示すブロッ ク回路図である。 最良の実施形態
一第 1の実施形態—
図 1は、 本発明の各実施形態における液晶モジュール 9 0の平面図である。 同 図に示すように、 各実施形態における液晶モジュール 9 0は、 液晶パネル 1と、 液晶パネル 1の液晶表示部 1 a中の液晶素子 2を駆動させるための駆動回路とに 分かれる。 液晶パネル 1の液晶表示部 1 aには、 液晶を挟む 1対のガラス基板が 設けられていて、 図 1に現れている一方のガラス基板 （上方のガラス基板） と、 図 1には現れていない対向ガラス基板 （下方のガラス基板） との間に、 液晶素子 2と T F T 3とがマトリクス状に配置されている。 液晶素子 2は、 例えば上方の ガラス基板の下面に形成された透明電極と、 対向ガラス基板の上面に形成された 対向透明電極の間に介在する液晶により構成されている。 また、 T F T 3は、 上 方のガラス基板の下面において透明電極に接続されて、 透明電極の電圧を制御す るためのトランジスタである。 また、 図 1には、 示されていないが、 カラーフィ ル夕， 下方のガラス基板， 対向透明電極， 偏光フィル夕などが設けられていて、 下方に光の照射部等が設けられている。 上記 1対のガラス基板， 液晶， 各透明電 極， T F T , カラーフィル夕， 偏光フィル夕等により液晶パネル 1が構成されて いる。
また、 駆動回路は、 各 T F T 3のソースの電圧を制御するための複数の （本実 施形態においては 8個の） ソースドライバ 4と、 各 T F T 3のゲートの電圧を制 御するためのゲ一ト ドラ 5と、 ソースドライバ 4及びゲ一ト ドラ 5とに 供給する電圧信号や制御信号を生成するための電圧生成 ·制御用回路 2 0とを備 えている。 また、 液晶モジュール 9 0は、 電圧生成 '制御用回路 2 0とソース ド ライバ 4との間に設けられた第 1配線用基板 1 0と、 電圧生成 ·制御回路 2 0と ゲート ドライバ 5との間に設けられた第 2配線用基板 1 2とを備えている。 第 1 配線用基板 1 0と各ソース ドライバ 4とはフレキシブル配線 1 1を介して接続さ れ、 第 2配線用基板 1 2と各ゲート ドライバ 5とはフレキシブル配線 1 3を介し て接続されている。 駆動回路のうち各ソース ドライバ 4と各ゲ一ト ドライバ 5と は、 液晶パネル 1のガラス基板の上に配置されている。 すなわち、 いわゆる C O G (Chi p On Gl ass) タイプの構造となっている。 各ソース ドライバ 4は、 例えば 8個の L S Iチップとして個別に設けられている。
そして、 液晶パネル 1において、 駆動回路の各ソース ドライバ 4から図 1に示 す列 （コラム） に沿って液晶表示部 1 aまで多数のデータ線 6が延びており、 各 データ線 6は各 T F T 3のソースに接続されている。 また、 ゲート ドライバ 5か ら図 1に示す行 （ロウ） に沿って液晶表示部 1 aまで多数のゲート線 7が延びて おり、 各ゲート線 7は各 T F T 3のゲートに接続されている。
ここで、 本実施形態の特徴は、 基準電圧配線がフレキシブル配線 1 1中には含 まれておらず、 別に電圧生成■制御用回路 2 0と 1つのソースドライバ 4との間 に、 導出側の基準電圧配線 1 5が設けられ、 さらに、 各ソースドライバ 4間には 、 それぞれ抵抗値が数 1 0 0 Ω程度の導体線からなるチップ間基準電圧配線 1 6 (パネル上基準電圧配線） が設けられ、 後述するように、 各ソースドライバ 4内 には各チップ間基準電圧配線 1 6とで 1つの連続した配線となるように形成され たチップ内基準電圧配線が複数個 （本実施形態においては 1 0本） 設けられてい る点である。 そして、 フレキシブル配線 1 1には、 デ一夕供給用の配線， ソース ドライバ 4内の回路を制御するための信号を供給する配線， 各回路のトランジス 夕駆動用電圧を供給する配線などだけが含まれている。
図 2は、 第 1の実施形態における第 1のタイプのソースドライバ 4 Aの構成を 概略的に示すブロック回路図である。 同図に示すように、 L S Iチップにより構 成されるソース ドライバ 4 A内には、 それぞれ抵抗値が数 Ω〜数 1 0 0 Ωの導体 線からなる 1 0本のチップ内基準電圧配線 1 7が L S Iチップの端部から端部に 亘つて形成されており、 各チップ内基準電圧配線 1 7の両端部には、 チップ間基 準電圧配線 1 6を機械的に接続するための入力側パッ ド 1 8 aと出力側パッ ド 1 8 bとがそれぞれ設けられている。 また、 ソース ドライバ 4 A内には、 各基準電 圧配線 1 7からそれぞれ分岐する各分岐基準電圧配線 1 7 aが設けられ、 この分 岐基準電圧配線 1 7 aと同数の基準電圧生成バッファ 3 1と、 基準電圧生成バッ ファ 3 1を制御するための制御回路 3 0と、 各基準電圧生成バッファ 3 1の信号 を受けて、 基準電圧を n段階 （例えば 6 4段階） に細分化するための基準電圧生 成用抵抗部 3 2と、 基準電圧生成用抵抗部 3 2に接続される多数の電圧レベル選 択回路 3 4と、 各電圧レベル選択回路 3 4の後段側に配置された出力バッファ 3 5とを備えている。
各電圧レベル選択回路 3 4は、 n本の信号線を介して基準電圧生成用抵抗部 3 2から電圧信号を受けており、 各電圧レベル選択回路 3 4は、 電圧選択制御信号 S vsの制御により、 n本の信号線のうちいずれか 1つの信号線から供給される電 圧信号を通過させて、 出力バッファ 3 5を介してデ一夕線 6に出力するものであ る。 すなわち、 電圧選択制御信号 S vsにより、 T F T 3を経て液晶素子 2を挟む 1対の透明電極の間に印加される電圧を 6 4段階のうちいずれか 1つに制御する ことにより、 当該液晶素子 2を通過した光の明度が制御される。 また、 1つのソ —ス ドライバ 4 A内において、 電圧レベル選択回路 3 4は、 カラー表示の場合に は例えば 3 8 4個ずつ配置されている。
図 3は、 基準電圧生成用抵抗部 3 2の構成を示す電気回路図である。 同図に示 すように、 基準電圧生成用抵抗部 3 2は、 （n— 1 ) 個 （この例では 6 3個） の 抵抗体 R 1〜R 6 3を直列に接続して構成されている。 そして、 各分岐基準電圧 配線 1 7 aから 1 0段階に分けられた基準電圧 V R E F 0〜V R E F 9が入力さ れると、 各抵抗体 R 1〜： 6 3間のノードから、 6 4段階に細分化された電圧信 号 V 0〜V 6 3を出力するように構成されている。
図 9に示す従来の液晶モジュール 1 0 0では、 第 1配線用基板 1 1 0に基準電 圧配線を含む多くの配線を搭載し、 フレキシブル配線 1 1 1を介して基準電圧を ソースドライバ 1 0 4に供給していたが、 図 1〜図 3に示す本実施形態の液晶モ ジュール 9 0においては、 基準電圧は電圧生成 ·制御用回路 2 0から、 各基準電 圧配線 1 5 , 1 6 , 1 7を介して各ソース ドライバ 4に供給されるので、 第 1配 線用基板 1 0には基準電圧を供給するための配線を搭載する必要がなく、 その分 、 第 1配線用基板 1 0の構造を簡素化できる。 すなわち、 従来多数の基板を積層 して構成していた第 1配線用基板の構造を簡素化することにより、 液晶モジユー ル 9 0の小型化と トータルコス 卜の低減とを図ることができる。
ここで、 上述のように、 従来の液晶モジュール 1 00における第 1配線用基板 1 1 0中の基準電圧供給配線 1 3 1の抵抗値は数 Ω程度であるのに対し、 本実施 形態の液晶モジュール 90における基準電圧配線 1 5 , チップ内基準電圧配線 1 7及びチップ間基準電圧配線 1 6の抵抗値は数 Ω〜数 1 00 Ωである。 したがつ て、 ソース ドライバ 4が電圧生成 ·制御用回路 20から離れるほどソース ドライ バ 4が受ける基準電圧は大きな電圧降下を生じるおそれがある。
そこで、 本実施形態においては、 基準電圧生成バッファ 3 1を、 各ソース ドラ ィバ 4内の基準電圧生成用抵抗部 32の直前位置に配置することで、 基準電圧配 線を通して基準電圧生成抵抗に流入 ·流出する電流がなくなり、 各基準電圧配線 1 5， 1 6， 1 7 , 1 7 aの抵抗が数 1 00 Ωでも電圧降下を抑制するようにし ている。
さらに、 この基準電圧生成バッファ 3 1における入力電圧と出力電圧の差 （ォ フセッ ト電圧） をできるだけ低減するための手段も講じている。 その点について 、 以下に説明する。
図 4 (a) , (b) , ( c) は、 本実施形態におけるオフセッ トキャンセル機 能を有する基準電圧生成バッファ 3 1 Aの構成と、 そのスィ ツチの開閉制御とを 示す電気回路図である。
図 4 (a) に示されるように、 この基準電圧生成バッファ 3 1 Aは、 演算増幅 器〇Paと、 キャパシ夕 Coff と、 4つのスィッチ SWa1， S Wa2, S Wb1, S W b2とを備えている。 演算増幅器 OPaの非反転入力端子は、 入力側ノード N Oを介 して入力側の信号線である分岐基準電圧配線 1 7 aに接続されている。 演算増幅 器 OPaの反転入力端子はノード N 2を介してキャパシ夕 Coff の一方の電極に接 続されている。 また、 キャパシ夕 Coff の他方の電極はノード N 1に接続され、 さらに、 ノード N 1とノード N 0との間にスィッチ Sa2が介設されている。 ノー ド N 2にはスィツチ SWb1を介設した閉回路が付設されている。 演算増幅器〇Pa の出力側端子はノード N 3に接続されており、 ノード N 3とノード N 2との間に スィツチ SWa1が介設され、 ノード N 3とノード N 1との間にスィツチ S Wb2が それぞれ介設されている。 そして、 スィ ッチ SWa1, SWa2は制御回路 3 0から 出力される制御信号 S aにより開閉制御され、 スィッチ SWb1, SWb2は制御回 路 30から出力される制御信号 Sb (制御信号 S aとは異なる制御信号） により 開閉制御される。 各スィッチ SWa1, S Wa2, SWb1， SWb2は、 通常 MO S ト ランジス夕によって構成されている。 スィッチ SWb1はスィ ッチ SWa1とオン · オフ動作を反転させて、 スィツチ SWa1の寄生容量をキャンセルする動作補償用 のものである。
ここで、 基準電圧生成バッファ 3 1 Aにおいて、 演算増幅器〇 Paが介在するこ とで、 入力側ノード N 0からノード N 3に電流が流入することはない。 また、 一 般的な演算増幅器は、 2つの入力端子から受ける電圧の差分を増幅する差分増幅 器として機能するものであるが、 本実施形態における演算増幅器 OPaは、 出力電 圧を一方の入力電圧としてフィ一ドバックする負帰還型の構造となっており、 こ のような演算増幅器 OPaは、 出力電圧 Vout が入力電圧 Vinに等しくなるように 動作する。 ただし、 演算増幅器 OPaを設けただけでは、 その入力側ノード NOと 出力側のノード N 3との間に、 ある程度の電位差つまりオフセッ ト電圧 Voff が 発生する。 そこで、 キャパシ夕 Coff を設けることにより、 オフセッ ト電圧 Vof f をキャンセルするようにしている。
この基準電圧生成バッファ 3 1 Aにおける動作について、 図 4 (b) , ( c ) を参照しながら説明する。 まず、 図 4 (b) に示すように、 スィッチ SWa1， S Wa2を閉じて （オン状態） 、 スイッチ SWb1， SWb2を開く （オフ状態） 。 この とき、 ノード N 1の電圧は入力信号 Vinの電圧値になり、 ノード N 2の電圧は入 力信号 Vinの電圧値と演算増幅器 OPaのオフセッ ト電圧 Voff とを加算した電圧 値 （Vin + Voff ) になる。 したがって、 ノード N 1—N 2間に介在するキャパ シ夕 Coff には、 演算増幅器 OPaのオフセッ ト電圧 Voff に相当する電荷が蓄積 される。
次に、 図 4 (c) に示すように、 キャパシ夕 Coff に蓄積された電荷を放出し ないように、 スィッチ SWa1， SWa2を開き （オフ状態） 、 スィッチ SWb1, S Wb2を閉じる （オン状態） 。 すると、 オフセッ ト電圧 Voff をキャンセルした電 圧が出力電圧 Vout として出力される。 これにより、 入力信号 Vinの電圧値にほ ぼ等しい電圧を出力することができる。 その後、 図 4 (b) に示す接続状態と、 図 4 ( c ) に示す接続状態とを一定の時間間隔毎に （ 1クロックサイクル毎とは 限らない） 交互に切り換えて、 オフセヅ トキヤンセル機能を果たしていく。 このようなオフセッ トキヤンセル機能を付加した基準電圧生成バッファ 3 1 A を設けることにより、 基準電圧配線 1 7から細分化される前の基準電圧として高 精度の電圧値を基準電圧生成抵抗部 32に供給することができ、 ひいては、 各液 晶素子 2に印加される制御用電圧値のばらっきを抑制することができる。
一第 2の実施形態一
上記第 1の実施形態における図 4 (a) に示すオフセッ トキャンセル機能を有 する基準電圧生成バッファ 3 1 Aにおいては、 基準電圧配線から供給される基準 電圧値は、 図 4 (b) に示す状態では、 ノード N 3の電圧は （Vin+Voff ) と なっており、 オフセッ トされた基準電圧が出力されることになる。 ところが、 キ ャパシ夕 Coff にオフセッ ト電圧 Voff が充電されるまで図 4 ( b) の状態を保 持する必要があるため、 この期間が長くなると、 オフセッ トキャンセルされた電 圧値が基準電圧として基準電圧生成用抵抗部 32に供給される期間が短くなるの で、 今後の低電圧化， 高精細化に対応できなくなるおそれがある。
そこで、 本実施形態では、 より確実にオフセッ トキャンセルを実現できる基準 電圧生成バッファを設けた例について説明する。 本実施形態においても、 第 1の 実施形態における液晶モジュール 9 0 , ソース ドライバ 4， 基準電圧生成用抵抗 部 3 2 (図 1〜図 3参照） の基本構成をそのまま採用するものとする。
図 5は、 本実施形態の基準電圧生成バッファ 3 1 Bの構成を示す電気回路図で ある。 本実施形態における基準電圧生成バッファ 3 1 Bは、 演算増幅器 OPaと、 キャパシ夕 Coff と、 5つのスィッチ SWa1, S Wa2, S Wb1, S Wb2, SWc とを備えた第 1バッファ回路 3 IBaと、 演算増幅器 OPaと、 キャパシ夕 Coff と 、 5つのスィッチ SWa1, S Wa2, SWb1, S Wb2, S Wd とを備えた第 2バッ ファ回路 3 l Bbとを備えている。 第 1バッファ回路 3 I Baにおいて、 演算増幅器 OPaの非反転入力端子は、 入力側のノ一ド N 0を介して入力側の信号線である分 岐基準電圧配線 1 7 aに接続されている。 演算増幅器 OPaの反転入力端子はノー ド N2aを介してキャパシ夕 Coff の一方の電極に接続されている。 また、 キャパ シ夕 Coff の他方の電極はノード Ntaに接続され、 さらに、 ノード N1aとノード N 0との間にスィツチ S Wa2が介設されている。 ノード N2aにはスィツチ SWb1 を介設した閉回路が付設されている。 演算増幅器 OPaの出力側端子はノード N3a に接続されており、 ノード N3aとノード N2aとの間にスィツチ SWa1が介設され ている。 さらに、 基準信号出力部となる出力側ノード N 4とノード N3aとの間に はスィツチ SWc が、 出力側ノード N4とノ一ド N1aとの間にはスィヅチ SWb2 がそれぞれ介設されている。 また、 制御回路 30からは、 各々異なる制御信号 S a, S b , S c , S dが出力される。
第 2バッファ回路 3 lBbは、 第 1バッファ回路 3 IBaにおけるスィツチ SWc に代えてスィッチ SWd を、 スィッチ SWa1， S Wa2に代えてスィッチ S Wb1, SWb2を、 スィッチ SWb1, S Wb2に代えてスィッチ S Wa1， SWa2を、 ノード N1a, N2a, N3aに代えてノード N 1b, N2b, N3bをそれぞれ配置した構成とな つている。 そして、 第 1バッファ回路 3 1 Ba及び第 2バッファ回路 3 lBbにおい て、 スィ ッチ SWa1, SWa2は制御回路 30から出力される制御信号 S aにより 開閉制御され、 スィッチ SWb1， SWb2は制御回路 30から出力される制御信号 S bにより開閉制御され、 スィツチ SWc は制御回路 30から出力される制御信 号 S cにより開閉制御され、 スィツチ SWd は制御回路 30から出力される制御 信号 S dにより開閉制御される。 このように、 第 1バッファ回路 3 1 Baと第 2バ ッファ回路 3 lBbとは基本的に同じ回路構成を有していると考えてよい。 つまり 、 スィツチ SWの開閉制御が逆になるだけである。
ここで、 第 1の実施形態においては、 図 4 (a) に示すように、 基準電圧生成 バッファ 3 1 Aにおいてスィツチ SWb2の出力側のノードと、 スィッチ SWa1の 出力側のノードとが共通のノード （N 3) となっていたが、 図 5に示す本実施形 態の基準電圧生成バッファ 3 1 Bの各バッファ回路 3 1 Ba, 3 1 Bbにおいては、 スィッチ SWb2， SWa2の出力側のノードは出力信号 Vout を出力するための出 力側ノード N4に直接つながっており （共通化されており） 、 スィッチ SWa1, SWb1の出力側のノードは演算増幅器〇Paの出力側とスィッチ SWc ， SWd と の間のノード N3a, N3bにそれぞれ直接つながっている （共通化されている） 。 図 6 (a) は、 本実施形態の基準電圧生成バッファ 3 1 Bの各スィッチの開閉 を制御する手順を示すタイ ミングチヤ一トである。 まず、 タイミング t oでは、 制御信号 S a, S dがハイレベルに制御信号 S b , S cがロウレベルになること で、 スィッチ SWa1, SWa2, SWd が閉じ （オン状態） 、 スィッチ SWb1， S Wb2, SWc が開いている （オフ状態） 。 したがって、 第 1バッファ回路 3 1 Ba は出力側ノ一ド N4と遮断された状態となり、 第 2バッファ回路 3 lBbのノ一ド N3bから、 基準信号出力部である出力側ノード N 4に基準電圧が出力される。 こ のとき、 第 2バッファ回路 3 l Bbは図 4 (c) に示す接続状態と実質的に同じ接 続状態となっているので、 すでに説明したように、 出力側ノード N 4からはオフ セッ トキヤンセルされた基準電圧が出力される。 一方、 第 1バッファ回路 3 1 Ba は図 4 (b) に示す接続状態と実質的に同じ接続状態になっており、 キャパシ夕 Coff にオフセッ ト電圧 Voff を充電している状態である。
次に、 タイ ミング t lで、 それまでの状態から制御信号 S dのみがロウレベル となり、 スィ ッチ SWd が開く （オフ状態） 。 その後、 タイ ミング t 2で、 制御 信号 S aがロウレベルになるので、 スィ ッチ SWa1, SWa2が開いて （オフ状態 ) 、 第 2バッファ回路 3 l Bbと出力側ノード N4とは互いに遮断された状態にな る。 一方、 第 1バッファ回路 3 1 Baのスィツチ S Wb2及び SWc は開いたままで あるので、 第 1バッファ回路 3 1 Baと出力側ノ一ド N 4とも互いに遮断された状 態になっている。
その後、 タイミング t 3で、 制御信号 S bがハイレベルになり、 スィッチ SW b1, SWb2が閉じ （オン状態） 、 さらに、 タイミング t 4で、 制御信号 S cがハ ィレベルになって、 スィッチ SWc が閉じる （オン状態） と、 第 1バッファ回路 3 1 Baが図 4 ( c ) に示す状態になり、 出力側ノード N 4にはオフセッ トキャン セルされた基準電圧が出力される。 一方、 第 2バッファ回路 3 l Bbでは、 スイ ツ チ SWb1, SWb2が閉じることでキャパシ夕 Coff が充電状態になるが、 スイ ツ チ SWa2， SWd が開いているので、 第 2バッファ回路 3 lBbは出力側ノード N 4とは遮断された状態になっている。
したがって、 タイ ミング t 1〜t 4の間において、 出力信号 Vout としてオフ セッ ト電圧 V off を含む出力電圧 （V i n + V off ) が基準電圧生成用抵抗部 3 2 に出力されることはなく、 数クロックサイクルの期間以外はオフセッ トキヤンセ ルされた基準電圧のみを供給することが可能になる。
その後、 タイミング t 5〜t 7において、 上述のタイ ミング t l〜t 4の制御 とは逆の順序で各スィッチ S Wの開閉制御が行なわれる。 すなわち、 第 1バッフ ァ回路 3 I Ba及び第 2バッファ回路 3 l Bbと、 出力側ノード N 4とを遮断した状 態にしてから、 第 1バッファ回路 3 I Baを充電状態に切り換え、 オフセッ トキヤ ンセルされた基準電圧を第 2バッファ回路 3 1 Bbから出力側ノ一ド N 4に出力す るように切り換えるのである。
一方、 タイ ミング t 2— t 3間やタイ ミング t 6— t 7間においては、 いずれ の基準電圧生成バッファ 3 1 Bのバッファ回路 3 1 Ba, 3 l Bbからも生成信号が 出力されないが、 この無効期間は数クロック周期程度である。
本実施形態においては、 上記第 1の実施形態の効果に加えて、 オフセッ トキヤ ンセル機能をより確実に得ることができる。 つまり、 構造上、 単一のオフセッ ト キャンセル機能付きバッファ回路においては、 オフセッ トキヤンセルを実現する ための充電期間の間はオフセッ ト電圧を含む出力電圧を出力するか、 その間出力 を停止させるようにする必要がある。 そのため、 基準電圧が出力されない無効期 間が長くなるおそれがある。
それに対し、 本実施形態においては、 一方の生成回路 3 I Ba (又は 3 1 Bb) が 充電している間に、 他方の生成回路 3 1 Bb (又は 3 I Ba) がオフセッ トキヤンセ ルされた基準電圧を出力するように動作させることにより、 無効期間を数クロッ ク周期程度に抑制しつつ、 オフセッ トキヤンセルされた基準電圧のみを出力する ことができる。
図 6 ( b ) は、 図 6 ( a ) に示すタイ ミング t 1， t 2を同じタイ ミングとし 、 タイ ミング t 3 , t 4を同じタイ ミングにした本実施形態の変形例に係るタイ ミングチャートである。 この変形例では、 本実施形態と同様の効果を発揮でき、 かつ、 第 1バッファ回路 3 1 aと第 2バッファ回路 3 1 bとの充電—出力状態の 切り換えに要する時間を図 6 ( a ) に示すタイミングチャートよりも短縮できる 利点がある。 一第 3の実施形態—
本実施形態においては、 第 2のタイプのソース ドライバを有する液晶モジユー ルについて説明する。
図 7は、 本実施形態における第 2のタイプのソース ドライバ 4 Bの構成を概略 的に示すブロック回路図である。 同図に示すように、 ソース ドライバ 4 B内には 、 対向透明電極に印加される中間電圧よりも高電位の基準電圧を受ける正側基準 電圧生成用抵抗部 3 2 aと、 対向透明電極に印加される中間電圧よりも低電位の 基準電圧を受ける負側基準電圧生成部 3 2 bとが設けられていて、 各電圧レベル 選択回路 3 4は、 正側基準電圧生成抵抗部 3 2 aの出力を受ける正側電圧レベル 選択回路 3 4 aと、 負側基準電圧生成抵抗部 3 2 bの出力を受ける負側電圧レべ ル選択回路 3 4 bとに分けられ、 正側電圧レベル選択回路 3 4 aと負側電圧レべ ル選択回路 3 4 bとが交互に配置されている。 そして、 正側電圧レベル選択回路 3 4 aと負側電圧レベル選択回路 3 4 bとの出力を受けるセレクタ 3 6により、 セレクタ制御信号 S seに応じて、 正側電圧レベル選択回路 3 4 aの出力と負側電 圧レベル選択回路 3 4 bの出力とを交互に切り換えて、 両者の出力側に配置され る出力バッファ 3 5 ， 3 5に供給するように制御される。 つまり、 相隣接する 2 つの出力バッファ 3 5 , 3 5からは、 一定の時間間隔で交互に高低切り換わる電 圧信号が出力されることになる。 すなわち、 相隣接するデータ線 6に接続される 液晶素子 2には、 常に正負逆の電圧が印加された状態となり、 かつ、 その状態が 一定の時間間隔で逆転することになる。 このように、 第 2のタイプの液晶モジュ ールに配置されるソースドライバ 4 Bにおいては、 相隣接するデ一夕線 6の電圧 を交互に高低切り換えることにより、 1つの液晶素子 2に印加される電圧を一定 の時間間隔で正負切り換えるように構成されている。
また、 図 8は、 本実施形態の正側基準電圧生成用抵抗部 3 2 aと、 負側基準電 圧生成用抵抗部 3 2 bとの構成を示す回路図である。 同図に示すように、 正側基 準電圧生成用抵抗部 3 2 aは、 （n— 1 ) 個 （この例では 6 3個） の抵抗体 R 1 〜R 6 3を直列に接続して構成されている。 そして、 各分岐基準電圧配線 1 7 a から 5段階に分けられた基準電圧 V R E F 0〜V R E F 4が入力されると、 各抵 抗体 R 1 〜R 6 3間のノードから、 6 4段階に細分化された電圧信号 V 0〜V 6 3を出力するように構成されている。 負側基準電圧生成用抵抗部 3 2 bは、 （n — 1 ) 個 （この例では 6 3個） の抵抗体 R 6 5〜R 1 2 7を直列に接続して構成 されている。 そして、 各分岐基準電圧配線 1 7 aから 5段階に分けられた基準電 圧 V R E F 5〜V R E F 9が入力されると、 各抵抗体 R 6 5〜R 1 2 7間のノ一 ドから、 6 4段階に細分化された電圧信号 V 6 5〜V 1 2 7を出力するように構 成されている。
本実施形態においては、 基準電圧生成バッファ 3 1の構成として、 第 1の実施 形態を採用してもよいし、 第 2の実施形態を採用してもよい。 そして、 本実施形 態の液晶モジュールにおいても、 第 1の実施形態と同様に、 基準電圧は電圧生成 •制御用回路 2 0から、 各基準電圧配線 1 5， 1 6 , 1 7 , 1 7 aを介して各ソ ース ドライバ 4に供給されるので、 第 1配線用基板 1 0には基準電圧を供給する ための配線を搭載する必要がなく、 その分、 第 1配線用基板 1 0の構造を簡素化 できる。 すなわち、 従来多数の基板を積層して構成していた第 2配線用基板の構 造を簡素化することにより、 液晶モジュールの小型化と トータルコス 卜の低減と を図ることができる。
また、 上記図 4 ( a ) 又は図 5に示すような基準電圧生成バッファ 3 1 A (又 は 3 1 B ) を、 各ソースドライバ 4内の正又は負側の基準電圧生成用抵抗部 3 2 a , 3 2 bの直前位置に配置することで、 電圧降下による各液晶素子 2に印加さ れる電圧値の変動を抑制することができる。
本発明によると、 ソース ドライバとして機能する半導体集積回路装置を液晶パ ネル上で直列に接続する基準電圧配線を設け、 ソースドライバ内の基準電圧の電 圧降下を回避する手段を講じたので、 小型化されトータルコス トの安価な液晶モ ジュールに用いるのに適した液晶駆動回路， 半導体集積回路装置， 基準電圧バッ ファ回路及びその制御方法を提供することができる。 産業上の利用可能性
本発明の液晶駆動回路， 半導体集積回路装置， 基準電圧バッファ回路及びその 制御方法は、 パーソナルコンピュータ， テレビジョン， ビデオデッキ， ゲーム機 など各種の電気機器の表示装置に利用することができる。

Claims

言青求の範囲
1 . 液晶素子を駆動するための複数のソースドライバ回路装置を液晶パネル上 に配置してなる液晶駆動回路において、
上記液晶素子を駆動するための複数の基準電圧を生成する基準電圧生成回路と 上記基準電圧生成回路で生成された上記複数の基準電圧を上記各ソースドライ バ回路装置に供給するための基準電圧配線であって、 上記液晶パネル上と上記各 ソースドライバ回路装置上とを通って延びる複数の基準電圧配線を備えているこ とを特徴とする液晶駆動回路。
2 . 請求項 1の液晶駆動回路において、
上記ソースドライバ回路装置は、
上記ソースドライバ回路装置の一端部から他の一端部まで延びて、 互いに異な る複数の基準電圧を供給するための複数のチップ内基準電圧配線と、
上記複数のチップ内基準電圧配線から分岐して延びる同数の分岐基準電圧配線 と、
上記複数の分岐基準電圧配線から供給される基準電圧を受けた後出力する同数 のバッファと、
上記複数のバッファから供給される基準電圧のうちいずれか 1つを上記液晶素 子の駆動用電圧として選択する選択回路と
を備えていることを特徴とする液晶駆動回路。
3 . 液晶モジュール内に配置され、 液晶素子を駆動するためのソース ドライバ 回路を搭載した半導体集積回路装置において、
上記ソースドライバ回路は、
上記半導体集積回路装置の一端部から他の一端部まで延びて、 互いに異なる複 数の基準電圧を供給するための複数のチップ内基準電圧配線と、
上記複数のチップ内基準電圧配線から分岐して延びる同数の分岐基準電圧配線 と、
上記複数の分岐基準電圧配線から供給される基準電圧を受けた後出力する同数 のバッファと、
上記複数のバッファから供給される基準電圧のうちいずれか 1つを上記液晶素 子駆動用電圧として選択する選択回路と
を備えている半導体集積回路装置。
4 . 請求項 3の半導体集積回路装置において、
上記各バッファの出力電圧を受けて、 上記複数の基準電圧を細分化した細分化 電圧を生成した後、 上記選択回路に細分化電圧を出力する細分化電圧生成回路を さらに備え、
上記選択回路は、 上記細分化電圧のうちいずれか 1つを選択することを特徴と する半導体集積回路装置。
5 . 請求項 3又は 4の半導体集積回路装置において、
上記バッファは、 入力電圧と出力電圧との電位差を低減するオフセッ トキヤン セル機能を有することを特徴とする半導体集積回路装置。
6 . 請求項 5の半導体集積回路装置において、
上記バッファは、
一方の端子に上記バッファへの入力電圧を他方の端子に自己の出力電圧をそれ それ受けて、 出力電圧を入力電圧に等しくするよう動作する演算器と、
第 1， 第 2の電極を有し上記入力電圧と出力電圧との電圧差に相当する電荷を 蓄積するためのキャパシ夕と、
上記演算器に入力電圧を導入するための入力側ノードと、
上記キャパシ夕の第 1の電極に接続された第 1のノードと、
上記キャパシ夕の第 2の電極に接続された第 2のノ一ドと、
上記演算器の出力電圧を受ける第 3のノードと、
上記第 2のノードと上記第 3のノ一ドとの間に介設された第 1のスィツチング 素子と、
上記第 1のノードと上記演算器の入力側ノードとの間に介設された第 2のスィ ツチング素子と、
上記第 1のノ一ドと上記第 3のノードとの間に介設された第 3のスィツチング 素子と
により構成されていることを特徴とする半導体集積回路装置。
7 . 請求項 6の半導体集積回路装置において、
上記第 2のノードに付設され、 上記第 1のスィ ツチング素子の切り換わりによ る第 2のノ一ドの電気的変化を補償するための第 5のスィツチング素子を介設し た閉回路をさらに備えていることを特徴とする半導体集積回路装置。
8 . 請求項 5の半導体集積回路装置において、
上記バッファは、 外部で生成された基準電圧を入力電圧として受ける入力側ノ ードと、 出力電圧を送り出すための出力側ノードとの間に、 2つのバッファ回路 を並列に配置して構成されており、
上記各バッファ回路は、
一方の端子に入力電圧を他方の端子に自己の出力電圧をそれぞれ受けて、 出力 電圧を入力電圧に等しくするよう動作する演算器と、
第 1 , 第 2の電極を有し、 上記入力電圧と出力電圧との電圧差に相当する電荷 を蓄積するためのキャパシ夕と、
上記キャパシ夕の第 1の電極に接続された第 1のノードと、
上記キャパシ夕の第 2の電極に接続された第 2のノードと、
上記演算器の出力信号を受ける第 3のノ一ドと、
上記第 2のノードと上記第 3のノードとの間に介設された第 1のスイッチング 素子と、
上記第 1のノードと上記入力側ノードとの間に介設された第 2のスィッチング 素子と、
上記第 1のノードと上記出力側ノードとの間に介設された第 3のスィツチング 素子と、
上記第 3のノードと上記出力側ノードとの間に介設された第 4のスイッチング 素子と
により構成されていることを特徴とする半導体集積回路装置。
9 . 液晶モジュールの液晶素子を駆動するためのソース ドライバ回路に配置さ れる基準電圧バッファ回路であって、
外部で生成された基準電圧を入力電圧として受ける入力側ノードと、 出力電圧 を送り出すための出力側ノードとの間に、 2つのバッファ回路を並列に配置して 構成され、
上記各バッファ回路は、
一方の端子に入力電圧を他方の端子に自己の出力電圧をそれぞれ受けて、 出力 電圧を入力電圧に等しくするよう動作する演算器と、
第 1 , 第 2の電極を有し、 上記入力電圧と出力電圧との電圧差に相当する電荷 を蓄積するためのキャパシ夕と、
上記キャパシ夕の第 1の電極に接続された第 1のノードと、
上記キャパシ夕の第 2の電極に接続された第 2のノードと、
上記演算器の出力信号を受ける第 3のノードと、
上記第 2のノードと上記第 3のノードとの間に介設された第 1のスイッチング 素子と、
上記第 1のノードと上記演算器の入力側との間に介設された第 2のスィ ッチン グ素子と、
上記第 1のノードと上記出力側ノードとの間に介設された第 3のスィッチング 素子と、
上記第 3のノードと上記出力側ノ一ドとの間に介設された第 4のスィツチング 素子と
により構成されていることを特徴とする基準電圧バッファ回路。
1 0 . 請求項 9の基準電圧バッファ回路において、 上記第 2のノードに付設され、 上記第 1のスィ ッチング素子の切り換わりによ る第 2のノードの電気的変化を補償するための第 5のスィツチング素子を介設し た閉回路をさらに備えていることを特徴とする基準電圧バッファ回路。
1 1 . 入力側ノードと出力側ノードとの間に、 出力電圧を入力電圧に等しくす るよう動作する演算器と、 第 1 , 第 2の電極を有するキャパシ夕と、 上記キャパ シ夕の第 1の電極に接続された第 1のノードと、 上記キャパシ夕の第 2の電極に 接続された第 2のノードと、 上記演算器の出力信号を受ける第 3のノードと、 上 記第 2のノードと上記第 3のノードとの間に介設された第 1のスィツチング素子 と、 上記第 1のノードと上記演算器の入力側との間に介設された第 2のスィ ツチ ング素子と、 上記第 1のノードと上記出力側ノードとの間に介設された第 3のス ィツチング素子と、 上記第 3のノードと上記出力側ノ一ドとの間に介設された第 4のスィツチング素子とをそれぞれ有する 2つのバッファ回路を互いに並列に接 続して構成される基準電圧バッファ回路の制御方法であって、
上記各バッファ回路において、 当該バッファ回路から基準電圧を出力する出力 モードのときには、 上記第 3及び第 4のスイッチング素子を導通状態にして、 上 記第 1及び第 2のスィツチング素子を非導通状態にする一方、
当該バッファ回路のキャパシ夕に電荷を蓄積する電荷蓄積モードのときには、 上記第 3及び第 4のスィツチング素子を非導通状態にして、 上記第 1及び第 2の スィツチング素子を導通状態にすることを特徴とする基準電圧バッファ回路の制 御方法。
1 2 . 請求項 1 1の基準電圧バッファ回路の制御方法において、
上記第 2のノードに付設され、 上記第 1のスィッチング素子の切り換わりによ る第 2のノードの電気的変化を打ち消すための第 5のスィツチング素子を介設し た閉回路をさらに備えており、
上記第 1のスィツチング素子の導通 ·非導通を切り換えるときには上記第 5の スィツチング素子を連動させて逆向きに切り換えることを特徴とする基準電圧バ ッファ回路の制御方法。
1 3 . 請求項 1 1又は 1 2の基準電圧バッファ回路の制御方法において、 上記 2つのバッファ回路のうち一方のバッファ回路が上記出力モードで他方の バッファ回路が上記電荷蓄積モードの状態から、 上記一方のバッファ回路が上記 電荷蓄積モードで他方のバッファ回路が上記出力モードの状態に切り換える際に は、
上記一方のバッファ回路の第 3及び第 4のスィツチング素子を非導通状態に切 り換えてから、 上記他方のバッファ回路の第 3及び第 4のスィツチング素子を導 通状態に切り換えることを特徴とする基準電圧バッファ回路の制御方法。
1 4 . 請求項 1 3の基準電圧バッファ回路の制御方法において、
上記一方のバッファ回路の第 3及び第 4のスィツチング素子を非導通状態に切 り換えるときには、 上記第 4のスィツチング素子を非導通状態に切り換えた後、 上記第 3のスイッチング素子を非導通状態に切り換え、
上記他方のバッファ回路の第 3及び第 4のスィツチング素子を導通状態に切り 換えるときには、 上記第 3のスイッチング素子を導通状態に切り換えた後、 上記 第 4のスイッチング素子を導通状態に切り換えることを特徴とする基準電圧バッ ファ回路の制御方法。
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