JPH03165118A - スイッチトキャパシタ回路 - Google Patents
スイッチトキャパシタ回路Info
- Publication number
- JPH03165118A JPH03165118A JP30310089A JP30310089A JPH03165118A JP H03165118 A JPH03165118 A JP H03165118A JP 30310089 A JP30310089 A JP 30310089A JP 30310089 A JP30310089 A JP 30310089A JP H03165118 A JPH03165118 A JP H03165118A
- Authority
- JP
- Japan
- Prior art keywords
- output
- switched capacitor
- period
- offset voltage
- operational amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 38
- 230000000295 complement effect Effects 0.000 claims description 3
- 239000000284 extract Substances 0.000 abstract 1
- 238000005070 sampling Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、スイッチトキャパシタ回路に関し、更に詳し
くはスイッチトキャパシタ回路に用いられる演算増幅器
のオフセット電圧を補償できるスイッチトキャパシタ回
路に関する。
くはスイッチトキャパシタ回路に用いられる演算増幅器
のオフセット電圧を補償できるスイッチトキャパシタ回
路に関する。
［従来の技術］
アナログ信号を取り扱う分野において、消費電力の点お
よび集積化しやすいことからスイッチトキャパシタ回路
がよく用いられている。特に演算増幅器のオフセット電
圧が影響を及ぼす場合には、第３図に示すようなオフセ
ットフリーのスイッチトキャパシタ回路が用いられる。
よび集積化しやすいことからスイッチトキャパシタ回路
がよく用いられている。特に演算増幅器のオフセット電
圧が影響を及ぼす場合には、第３図に示すようなオフセ
ットフリーのスイッチトキャパシタ回路が用いられる。
例えば、ローパスフィルタとして構成されている第３図
において、１は演算増幅器であり、ＭＯＳスイッチ７に
より反転入力端と出力端が短絡される。演算増幅器１の
非反転入力端はアナログ基準電圧へ〇に接続され、反転
入力端はコンデンサ２とＭＯＳスイッチ５．６とにより
構成された等測的な入力抵抗に接続されている。人力信
号（第４図Ｃ）は、入力端子Ｉに接続されている。さら
に、演算増幅器１の反転入力端と出力端の間には帰還コ
ンデンサとして機能するコンデンサ４とＭＯＳスイッチ
１０が直列に接続され、さらにコンデンサ３とＭＯＳス
イッチ８．９により構成された等測的な帰還抵抗として
機能する回路が接続されている。ＭＯＳスイッチ５〜１
０は第４図に示すようなりロックパルスΦｌ、Φ２で駆
動される。ＭＯＳスイッチ５．７゜９はクロックパルス
Φ１＝Ｈｉｇｈでオンし、Φ１＝Ｌｏｗでオフする。さ
らに、ＭＯＳスイッチ６．８゜１０はクロックパルスΦ
２＝ｔ＋ｉＨｈでオンし、クロックパルスΦ２ ＝ Ｌ
ｏｖｑでオフする。クロックパルスΦ１．Φ２はノンオ
ーバーラツプのクロックパルスであり、共にオンする事
はない。
において、１は演算増幅器であり、ＭＯＳスイッチ７に
より反転入力端と出力端が短絡される。演算増幅器１の
非反転入力端はアナログ基準電圧へ〇に接続され、反転
入力端はコンデンサ２とＭＯＳスイッチ５．６とにより
構成された等測的な入力抵抗に接続されている。人力信
号（第４図Ｃ）は、入力端子Ｉに接続されている。さら
に、演算増幅器１の反転入力端と出力端の間には帰還コ
ンデンサとして機能するコンデンサ４とＭＯＳスイッチ
１０が直列に接続され、さらにコンデンサ３とＭＯＳス
イッチ８．９により構成された等測的な帰還抵抗として
機能する回路が接続されている。ＭＯＳスイッチ５〜１
０は第４図に示すようなりロックパルスΦｌ、Φ２で駆
動される。ＭＯＳスイッチ５．７゜９はクロックパルス
Φ１＝Ｈｉｇｈでオンし、Φ１＝Ｌｏｗでオフする。さ
らに、ＭＯＳスイッチ６．８゜１０はクロックパルスΦ
２＝ｔ＋ｉＨｈでオンし、クロックパルスΦ２ ＝ Ｌ
ｏｖｑでオフする。クロックパルスΦ１．Φ２はノンオ
ーバーラツプのクロックパルスであり、共にオンする事
はない。
第２の期間、すなわちΦ１＝旧ｇｈのとぎに演算増幅器
１の出力端と反転入力端とが短絡され演算増幅器！のオ
フセット電圧がノートＡに加えられる。同時に、入力端
子はオフセット電圧が差し引かれてコンデンサ２に蓄え
られる。次に、第２の期間、すなわちΦ２＝Ｈｉｇｈの
時にコンデンサ２に蓄えられた電荷はコンデンサ３およ
び４に移され、この時、出力電圧が出力端子Ｏに供給さ
れる。
１の出力端と反転入力端とが短絡され演算増幅器！のオ
フセット電圧がノートＡに加えられる。同時に、入力端
子はオフセット電圧が差し引かれてコンデンサ２に蓄え
られる。次に、第２の期間、すなわちΦ２＝Ｈｉｇｈの
時にコンデンサ２に蓄えられた電荷はコンデンサ３およ
び４に移され、この時、出力電圧が出力端子Ｏに供給さ
れる。
［発明が解決しようとする課題］
演算増幅器１の出力信号は第４図りに示すように、出力
端と反転入力端とが短絡されている間、アナログ基準電
圧ＡＧ（正確にはアナログ基準電圧ＡＧと演算増幅器ｌ
のオフセット電圧との和）が出力されており、人力信号
に対応した電圧が得られない、従って、本回路に接続さ
れる次段の回路は、このような入力信号に対応しない期
間を避けるようなサンプリングのタイミングとするなど
の工夫が必要であった。
端と反転入力端とが短絡されている間、アナログ基準電
圧ＡＧ（正確にはアナログ基準電圧ＡＧと演算増幅器ｌ
のオフセット電圧との和）が出力されており、人力信号
に対応した電圧が得られない、従って、本回路に接続さ
れる次段の回路は、このような入力信号に対応しない期
間を避けるようなサンプリングのタイミングとするなど
の工夫が必要であった。
本発明は、以上の点に鑑み、演算増幅器のオフセット電
圧をキャンセルし、かつ出力を１！続的に取り出すスイ
ッチトキャパシタ回路を提供することを目的とする。
圧をキャンセルし、かつ出力を１！続的に取り出すスイ
ッチトキャパシタ回路を提供することを目的とする。
［課題を解決するための手段］
本発明は、第１の期間に演算増幅器の反転入力端と出力
端とを短絡して前記演算増幅器のオフセット電圧をキャ
ンセルし、第２の期間に前記オフセット電圧がキャンセ
ルされた出力信号を得るようなスイッチトキャパシタ回
路を互いに相補的に動作するように２つ設け、該２つの
スイッチトキャパシタ回路の第２の期間の出力を一定周
期で相互に選択して取り出す出力選択回路を設けたこと
を特徴とする。
端とを短絡して前記演算増幅器のオフセット電圧をキャ
ンセルし、第２の期間に前記オフセット電圧がキャンセ
ルされた出力信号を得るようなスイッチトキャパシタ回
路を互いに相補的に動作するように２つ設け、該２つの
スイッチトキャパシタ回路の第２の期間の出力を一定周
期で相互に選択して取り出す出力選択回路を設けたこと
を特徴とする。
［作 用１
２つのスイッチトキャパシタ回路はそれぞれ人力信号に
対応した電圧を出力する第２の期間と前記電圧を出力し
ない第１の期間とを有し、第１の期間が重ならないよう
に相補的に動作する。従って、出力を得られる状態のス
イッチトキャパシタ回路の出力を選択回路で選択するこ
とにより編線的に出力を得られる。
対応した電圧を出力する第２の期間と前記電圧を出力し
ない第１の期間とを有し、第１の期間が重ならないよう
に相補的に動作する。従って、出力を得られる状態のス
イッチトキャパシタ回路の出力を選択回路で選択するこ
とにより編線的に出力を得られる。
［実施例］
次に、図面により本発明の実施例を、説明する。
第１図は本発明のスイッチトキャパシタ回路の一例であ
る。第１図において、２０．３０はスイッチトキャパシ
タ回路でありて、構成はそれぞれ第３図のスイッチトキ
ャパシタ回路と同様であり、同じ構成要素にはサフィク
スａ、ｂが付与されている。それぞれのスイッチトキャ
パシタ回路は第２図ＡＮＤに示すようなりロックパルス
Φ３〜Φ６により駆動され入力信号をサンプルして、そ
れぞれ出力Ａ（第２図Ｆ）、出力Ｂ（第２図Ｇ）を出力
する。クロックパルスΦ３とΦ４およびΦ５とΦ６はそ
れぞれノンオーバーラツプのクロックパルスであり、Φ
４とΦ６は重なってオンしてもよい。
る。第１図において、２０．３０はスイッチトキャパシ
タ回路でありて、構成はそれぞれ第３図のスイッチトキ
ャパシタ回路と同様であり、同じ構成要素にはサフィク
スａ、ｂが付与されている。それぞれのスイッチトキャ
パシタ回路は第２図ＡＮＤに示すようなりロックパルス
Φ３〜Φ６により駆動され入力信号をサンプルして、そ
れぞれ出力Ａ（第２図Ｆ）、出力Ｂ（第２図Ｇ）を出力
する。クロックパルスΦ３とΦ４およびΦ５とΦ６はそ
れぞれノンオーバーラツプのクロックパルスであり、Φ
４とΦ６は重なってオンしてもよい。
４０は出力選択回路であって、ＭＯＳスイッチ１１．１
２からなりそれぞれ第２図Ｈ，［のクロックパルスΦＡ
、ΦＢで駆動され、それぞれスイッヂトキャパシタ回路
２０の出力とスイッチトキャバシ夕回路３０の出力とを
選択する。ＭＯＳスイッチ１１はクロックパルスΦＡ
＝ Ｈｉｇｈのときにオンし、ΦＡ ＝ Ｌｏｗのとき
にオフし、ＭＯＳスイッチ１２はΦＢ＝ｌｌｉｇｈのと
きにオンし、ΦＢ ＝ Ｌｏｗのときにオフする。ΦＡ
とΦＢは互いに反転した波形でよく、または一部重なっ
てオンしてもよい。従って、クロックパルスΦＡ、ΦＢ
はそれぞれΦ４とΦ６を用いても良い。
２からなりそれぞれ第２図Ｈ，［のクロックパルスΦＡ
、ΦＢで駆動され、それぞれスイッヂトキャパシタ回路
２０の出力とスイッチトキャバシ夕回路３０の出力とを
選択する。ＭＯＳスイッチ１１はクロックパルスΦＡ
＝ Ｈｉｇｈのときにオンし、ΦＡ ＝ Ｌｏｗのとき
にオフし、ＭＯＳスイッチ１２はΦＢ＝ｌｌｉｇｈのと
きにオンし、ΦＢ ＝ Ｌｏｗのときにオフする。ΦＡ
とΦＢは互いに反転した波形でよく、または一部重なっ
てオンしてもよい。従って、クロックパルスΦＡ、ΦＢ
はそれぞれΦ４とΦ６を用いても良い。
このようにすると、ＭＯＳスイッチ１１はスイッチトキ
ャパシタ回路が人力に対応した信号を出力するときにオ
ンして出力端子０に出力信号を出力し、ＭＯＳスイッチ
１２はスイッチトキャパシタ回路が人力信号に対応した
信号を出力するときにオンして出力端子Ｏに出力信号を
出力する。
ャパシタ回路が人力に対応した信号を出力するときにオ
ンして出力端子０に出力信号を出力し、ＭＯＳスイッチ
１２はスイッチトキャパシタ回路が人力信号に対応した
信号を出力するときにオンして出力端子Ｏに出力信号を
出力する。
以上のように構成すると出力端子０には第２図Ｊのよう
な出力が得られ演算増幅器１ａ、ｌｂのオフセット電圧
がキャンセルされしかも継続して出力信号が出力される
。第２図Ｊかられかるように見かけ上、クロックパルス
の２倍の周期でサンプリングをしたのと同し波形である
。
な出力が得られ演算増幅器１ａ、ｌｂのオフセット電圧
がキャンセルされしかも継続して出力信号が出力される
。第２図Ｊかられかるように見かけ上、クロックパルス
の２倍の周期でサンプリングをしたのと同し波形である
。
本実施例ではローパスフィルタとして構成した場合を示
したが、演算増幅器の反転入力端と出力端との間に等価
抵抗成分のみの回路で構成されたゲイン・アンプ、容量
成分のみで構成された積分器等の回路を用いた場合にも
同様の構成で良い。
したが、演算増幅器の反転入力端と出力端との間に等価
抵抗成分のみの回路で構成されたゲイン・アンプ、容量
成分のみで構成された積分器等の回路を用いた場合にも
同様の構成で良い。
さらに等値入力抵抗の２つのＭＯＳスイッチのオン・オ
フを逆にした場合、すなわち本実施例でＭＯＳスイッチ
５をクロックパルスΦ２で、 ＭＯＳスイッチ６をクロ
ックパルスΦ１で駆動させる場合においても同じ結果が
得られる。
フを逆にした場合、すなわち本実施例でＭＯＳスイッチ
５をクロックパルスΦ２で、 ＭＯＳスイッチ６をクロ
ックパルスΦ１で駆動させる場合においても同じ結果が
得られる。
［発明の効果］
本発明により演算増幅器のオフセット電圧をキャンセル
でき、しかも次段の回路では継続的にどのタイミングで
もサンプリングができる。さらに、クロックパルスの立
ち上がりと立ち下がりでサンプリングするのと同じ波形
になるため、見かけ上クロックパルスの２倍の周期でサ
ンプリングをしたのと同じ波形であり、出力の平滑性に
優れ、出力信号の有するエネルギーは２倍になっている
。
でき、しかも次段の回路では継続的にどのタイミングで
もサンプリングができる。さらに、クロックパルスの立
ち上がりと立ち下がりでサンプリングするのと同じ波形
になるため、見かけ上クロックパルスの２倍の周期でサ
ンプリングをしたのと同じ波形であり、出力の平滑性に
優れ、出力信号の有するエネルギーは２倍になっている
。
第１図は本発明の一実施例によるスイツチトキャパシタ
回路を示す図、 第２図は第１図に示したスイッチトキャパシタ回路の信
号波形図、 第３図は従来のオフセットフリーのスイツチトキャパシ
タ回路を示す図、 第４図は従来のスイッチトキャパシタ回路の信号波形を
示す図である。 １・・・演算増幅器、 ２０．３０・・・スイッチトキャバシタ、４０・・・出
力選択装置。 第３図
回路を示す図、 第２図は第１図に示したスイッチトキャパシタ回路の信
号波形図、 第３図は従来のオフセットフリーのスイツチトキャパシ
タ回路を示す図、 第４図は従来のスイッチトキャパシタ回路の信号波形を
示す図である。 １・・・演算増幅器、 ２０．３０・・・スイッチトキャバシタ、４０・・・出
力選択装置。 第３図
Claims (1)
- １）第１の期間に演算増幅器の反転入力端と出力端とを
短絡して前記演算増幅器のオフセット電圧をキャンセル
し、第２の期間に前記オフセット電圧がキャンセルされ
た出力信号を得るようなスイッチトキャパシタ回路を互
いに相補的に動作するように２つ設け、該２つのスイッ
チトキャパシタ回路の第２の期間の出力を一定周期で相
互に選択して取り出す出力選択回路を設けたことを特徴
とするスイッチトキャパシタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30310089A JPH03165118A (ja) | 1989-11-24 | 1989-11-24 | スイッチトキャパシタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30310089A JPH03165118A (ja) | 1989-11-24 | 1989-11-24 | スイッチトキャパシタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03165118A true JPH03165118A (ja) | 1991-07-17 |
Family
ID=17916892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30310089A Pending JPH03165118A (ja) | 1989-11-24 | 1989-11-24 | スイッチトキャパシタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03165118A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6982706B1 (en) | 1999-12-16 | 2006-01-03 | Matsushita Electric Industrial Co., Ltd. | Liquid crystal driving circuit, semiconductor integrated circuit device, reference voltage buffering circuit, and method for controlling the same |
-
1989
- 1989-11-24 JP JP30310089A patent/JPH03165118A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6982706B1 (en) | 1999-12-16 | 2006-01-03 | Matsushita Electric Industrial Co., Ltd. | Liquid crystal driving circuit, semiconductor integrated circuit device, reference voltage buffering circuit, and method for controlling the same |
| US7474306B2 (en) | 1999-12-16 | 2009-01-06 | Panasonic Corporation | Display panel including a plurality of drivers having common wires each for providing reference voltage |
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