JP2008145833A - 駆動ドライバ及び表示装置 - Google Patents

Abstract

【課題】階調電圧生成回路の階調補正抵抗素子の抵抗値の変更に伴うコストを低減すること。
【解決手段】本発明の駆動ドライバ（３０）は、階調電圧生成回路（３７）と、制御部（３９）とを具備している。階調電圧生成回路（３７）は、直列接続された複数の階調補正抵抗素子（Ｒ０〜Ｒ６２）を備え、基準電圧（Ｖ０〜Ｖ７）を複数の階調補正抵抗素子（Ｒ０〜Ｒ６２）により分圧して複数の階調電圧を生成する。制御部（３９）は、複数の階調電圧のうちの、表示データ（ＤＡＴＡ）に応じた出力階調電圧を選択して表示部（１０）に出力する。複数の階調補正抵抗素子（Ｒ０〜Ｒ６２）（５５）のうちの、選択階調補正抵抗素子（５５’）と、それ以外の階調補正抵抗素子（５５）は、幅（Ｗ）が異なる。
【選択図】図１０

Description

本発明は、表示データを表示する駆動ドライバ及び表示装置に関する。

ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）型液晶表示装置、単純マトリクス型液晶表示装置、エレクトロルミネセンス（ＥＬ）表示装置、プラズマ表示装置などの表示装置が普及されている。表示装置の表示部（画面）には、表示データが表示される。
例えば、従来の表示装置として、ＴＦＴ型液晶表示装置について説明する。

図１は、従来のＴＦＴ型液晶表示装置１０１の構成を示している。

ＴＦＴ型液晶表示装置１０１は、ガラス基板３と、表示部（液晶パネル）１０とを具備している。
液晶パネル１０は、ガラス基板３上にマトリクス状に配置された複数の画素１１を具備している。例えば、複数の画素１１として（ｍ×ｎ）個の画素１１がガラス基板３上に配置されている（ｍ、ｎは２以上の整数）。
（ｍ×ｎ）個の画素１１の各々は、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｅｒ：ＴＦＴ）１２と、画素容量１５とを具備している。画素容量１５は、画素電極と、画素電極に対向する対向電極とを具備している。ＴＦＴ１２は、ドレイン電極１３と、画素電極に接続されたソース電極１４と、ゲート電極１６とを具備している。

ＴＦＴ型液晶表示装置１０１は、更に、ゲートドライバ２０と、駆動ドライバであるデータドライバ１３０と、１番目からｍ番目までのｍ個のゲート線Ｇ１〜Ｇｍと、１番目からｎ番目までのｎ個のデータ線Ｄ１〜Ｄｎとを具備している。
ゲートドライバ２０は、チップ上（図示しない）に設けられ、ｍ個のゲート線Ｇ１〜Ｇｍの一端に接続されている。
データドライバ１３０は、チップ上に設けられ、ｎ個のデータ線Ｄ１〜Ｄｎの一端に接続されている。
ｍ個のゲート線Ｇ１〜Ｇｍは、それぞれ、ｍ行の画素１１のＴＦＴ１２のゲート電極１６に接続されている。
ｎ個のデータ線Ｄ１〜Ｄｎは、それぞれ、ｎ列の画素１１のＴＦＴ１２のドレイン電極１３に接続されている。

ＴＦＴ型液晶表示装置１０１は、更に、タイミングコントローラ２を具備している。

タイミングコントローラ２は、例えば、１水平期間においてゲート線Ｇ１を選択するためのゲートクロック信号ＧＣＬＫをゲートドライバ２０に供給する。
ゲートドライバ２０は、ゲートクロック信号ＧＣＬＫにより、選択信号をゲート線Ｇ１に出力する。このとき、ゲート線Ｇ１には、その一端から他端までこの順に選択信号が伝達され、ゲート線Ｇ１に対応する（１×ｎ）個の画素１１のＴＦＴ１２は、ゲート電極１６に供給される選択信号により、オンする。

タイミングコントローラ２は、クロック信号ＣＬＫと、１ライン分表示データＤＡＴＡとをデータドライバ１３０に供給する。１ライン分表示データＤＡＴＡは、データ線Ｄ１〜Ｄｎに対応するｎ個の表示データを含んでいる。
データドライバ１３０は、クロック信号ＣＬＫに従って、ｎ個の表示データをそれぞれｎ個のデータ線Ｄ１〜Ｄｎに出力する。このとき、ゲート線Ｇ１とｎ個のデータ線Ｄ１〜Ｄｎとに対応する（１×ｎ）個の画素１１のＴＦＴ１２はオンしている。このため、（１×ｎ）個の画素１１の画素容量１５には、それぞれ、ｎ個の表示データが書き込まれ、次の書き込みまで保持される。これにより、１ライン分表示データＤＡＴＡとしてｎ個の表示データが表示される。

図２は、データドライバ１３０の構成を示している。データドライバ１３０は、ｎ個の画素の表示を分担するために、１番目からｘ番目までこの順に、行方向に縦続接続（カスケード接続）されたｘ個のデータドライバ１３０−１〜１３０−ｘを具備している。ここで、ｘは、ｎ／ｙ以上の整数（ｎ＞ｙ、ｙは２以上の整数）（ただし、ｎがｙで割り切れない場合は、端数を切り上げた値をｘとする）である。

ｘ個のデータドライバ１３０−１〜１３０−ｘの各々は、シフトレジスタ３１と、データレジスタ３２と、ラッチ回路３３と、レベルシフタ３４と、デジタル／アナログ（Ｄ／Ａ）コンバータ３５と、データ出力回路３６と、階調電圧生成回路１３７とを具備している。
シフトレジスタ３１は、データレジスタ３２に接続され、データレジスタ３２は、ラッチ回路３３に接続されている。ラッチ回路３３は、レベルシフタ３４に接続され、レベルシフタ３４は、Ｄ／Ａコンバータ３５に接続されている。Ｄ／Ａコンバータ３５は、データ出力回路３６と階調電圧生成回路１３７とに接続されている。データ出力回路３６のｙ個の出力バッファは、それぞれ、ｙ個のデータ線Ｄ１〜Ｄｙの一端と接続されている。

階調電圧生成回路１３７は、直列接続された複数の階調補正抵抗素子を備えている。この階調電圧生成回路１３７は、電源回路（図示しない）からの基準電圧を複数の階調補正抵抗素子により分圧し、複数の階調電圧を生成する。例えば、ＴＦＴ型液晶表示装置１０１では６４階調表示を行なう場合、図３に示されるように、階調電圧生成回路１３７は、基準電圧Ｖ０〜Ｖ７を６３個の階調補正抵抗素子Ｒ０〜Ｒ６２により分圧し、複数の階調電圧として６４階調の正極性階調電圧を生成する。負極性階調電圧についても同様である。
シフトレジスタ３１は、ｙ個のシフトレジスタ（図示しない）を具備している。
データレジスタ３２は、ｙ個のデータレジスタ（図示しない）を具備している。
ラッチ回路３３は、ｙ個のラッチ回路（図示しない）を具備している。
レベルシフタ３４は、ｙ個のレベルシフタ（図示しない）を具備している。
Ｄ／Ａコンバータ３５は、ｙ個のＤ／Ａコンバータ（図４参照）を具備している。上記ｙ個のＤ／Ａコンバータは、正極性階調電圧を出力階調電圧として出力するＰ型コンバータ（ＰｃｈＤＡＣ）と、負極性階調電圧を出力階調電圧として出力するＮ型コンバータ（ＮｃｈＤＡＣ）とを含んでいる。例えば、上記のｙ個のＤ／Ａコンバータのうちの奇数番目のＤ／ＡコンバータをＰｃｈＤＡＣとし、偶数番目のＤ／ＡコンバータをＮｃｈＤＡＣとする。Ｄ／Ａコンバータ３５は、画素１１に正極性階調電圧と負極性階調電圧とを交互に印加する反転駆動を行なうためのｙ個のスイッチ素子（図４参照）を更に具備している。
データ出力回路３６は、ｙ個の出力バッファ（図４参照）を具備している。

ＴＦＴ型液晶表示装置１０１の動作について説明する。

例えば、タイミングコントローラ２は、クロック信号ＣＬＫと、１ライン分表示データＤＡＴＡとをｘ個のデータドライバ１３０−１〜１３０−ｘに供給し、シフトパルス信号ＳＴＨをデータドライバ１３０−１に供給する。データドライバ１３０−ｉは、クロック信号ＣＬＫとシフトパルス信号ＳＴＨにより、１ライン分表示データＤＡＴＡに含まれるｙ個の表示データをそれぞれｙ個のデータ線Ｄ１〜Ｄｙに出力する。ここで、ｉは、１≦ｉ≦ｘを満たす整数である。

この場合、データドライバ１３０−ｉ（ｉ＝１、２、…、ｘ−１）において、シフトレジスタ３１のｙ個のシフトレジスタは、それぞれ、シフトパルス信号ＳＴＨをクロック信号ＣＬＫに同期させて順にシフトさせ、データレジスタ３２のｙ個のデータレジスタに出力する。シフトレジスタ３１の第ｙシフトレジスタは、シフトパルス信号ＳＴＨをデータレジスタ３２の第ｙデータレジスタに出力すると共に、データドライバ１３０−（ｉ＋１）（ｉ＝１、２、…、ｘ−１）に出力（カスケード出力）する。データドライバ１３０−ｘでは、シフトレジスタ３１のｙ個のシフトレジスタは、それぞれ、シフトパルス信号ＳＴＨをクロック信号ＣＬＫに同期させて順にシフトさせ、データレジスタ３２のｙ個のデータレジスタに出力する。

データドライバ１３０−ｉにおいて、データレジスタ３２のｙ個のデータレジスタは、それぞれ、タイミングコントローラ２からのｙ個の表示データを、シフトレジスタ３１のｙ個のシフトレジスタからのシフトパルス信号ＳＴＨに同期して取り込み、ラッチ回路３３のｙ個のラッチ回路に出力する。そのｙ個のラッチ回路は、データレジスタ３２のｙ個のデータレジスタからのｙ個の表示データをそれぞれ同タイミングでラッチし、レベルシフタ３４のｙ個のレベルシフタに出力する。そのｙ個のレベルシフタは、それぞれ、ｙ個の表示データに対するレベル変換を行ない、Ｄ／Ａコンバータ３５のｙ個のＤ／Ａコンバータに出力する。そのｙ個のＤ／Ａコンバータは、レベルシフタ３４のｙ個のレベルシフタからのｙ個の表示データに対するデジタル／アナログ変換を行なう。

例えば、図４に示されるように、奇数番目（第１、３、…、（ｙ−１））のＤ／ＡコンバータであるＰｃｈＤＡＣは、それぞれ、６４階調の正極性階調電圧のうちの、奇数番目（第１、３、…、（ｙ−１））のレベルシフタからの表示データに応じた出力階調電圧を選択して、奇数番目（第１、３、…、（ｙ−１））のスイッチング素子を介して、データ出力回路３６の奇数番目（第１、３、…、（ｙ−１））の出力バッファに出力する。この場合、偶数番目（第２、４、…、ｙ）のＤ／ＡコンバータであるＮｃｈＤＡＣは、それぞれ、６４階調の負極性階調電圧のうちの、偶数番目（第２、４、…、ｙ）のレベルシフタからの表示データに応じた出力階調電圧を選択して、偶数番目（第２、４、…、ｙ）のスイッチング素子を介して、データ出力回路３６の偶数番目（第２、４、…、ｙ）の出力バッファに出力する。
一方、反転駆動を行なう場合、図４に示されるように、奇数番目（第１、３、…、（ｙ−１））のＤ／ＡコンバータであるＰｃｈＤＡＣは、それぞれ、６４階調の正極性階調電圧のうちの、奇数番目（第１、３、…、（ｙ−１））のレベルシフタからの表示データに応じた出力階調電圧を選択して、奇数番目（第１、３、…、（ｙ−１））のスイッチング素子を介して、データ出力回路３６の偶数番目（第２、４、…、ｙ）の出力バッファに出力する。この場合、偶数番目（第２、４、…、ｙ）のＤ／ＡコンバータであるＮｃｈＤＡＣは、それぞれ、６４階調の負極性階調電圧のうちの、偶数番目（第２、４、…、ｙ）のレベルシフタからの表示データに応じた出力階調電圧を選択して、偶数番目（第２、４、…、ｙ）のスイッチング素子を介して、データ出力回路３６の奇数番目（第１、３、…、（ｙ−１））の出力バッファに出力する。
これにより、上記ｙ個のＤ／Ａコンバータは、ｙ個の出力階調電圧を、それぞれ、データ出力回路３６のｙ個の出力バッファに出力する。そのｙ個の出力バッファは、それぞれ、Ｄ／Ａコンバータ３５からのｙ個の表示データをｙ個のデータ線Ｄ１〜Ｄｙに出力する。

図５は、階調電圧生成回路１３７の複数の階調補正抵抗素子Ｒ０〜Ｒ６２のレイアウト図である。階調電圧生成回路１３７は、更に、チップ（半導体基板）上に形成された複数の抵抗素子ｒ０〜ｒ６（図３参照）を具備している。

階調電圧生成回路１３７は、更に、複数の抵抗素子ｒ０〜ｒ６を直列接続するためにチップ上に形成され、複数の抵抗素子ｒ０〜ｒ６の両端にそれぞれ設けられた複数の電圧用端子１５１を具備している。
複数の電圧用端子１５１の各々は、電圧用端子コンタクト層１５１−１と電圧用端子配線層１５１−２とを含んでいる。チップ上に電圧用端子コンタクト層１５１−１が形成され、電圧用端子コンタクト層１５１−１上に電圧用端子配線層１５１−２が形成される。複数の抵抗素子ｒ０〜ｒ６の一端に接続された電圧用端子１５１には、それぞれ、基準電圧Ｖ０〜Ｖ６が印加され、抵抗素子ｒ６の他端に接続された電圧用端子１５１には、基準電圧Ｖ７が印加される。

階調電圧生成回路１３７は、更に、チップ上に形成され、複数の抵抗素子ｒ０〜ｒ６の少なくとも１つの抵抗素子が分割された複数の分割抵抗素子１５４を具備している。
階調電圧生成回路１３７は、更に、複数の分割抵抗素子１５４を同一方向に配列するためにチップ上に形成され、複数の分割抵抗素子１５４の両端のうちの、電圧用端子１５１に接続されていない一端にそれぞれ設けられた複数の中継用端子１５２を具備している。
複数の中継用端子１５２の各々は、中継用端子コンタクト層１５２−１、１５２−２と中継用端子配線層１５２−３とを含んでいる。チップ上に中継用端子コンタクト層１５２−１、１５２−２が形成され、中継用端子コンタクト層１５２−１、１５２−２を接続するために、中継用端子コンタクト層１５２−１、１５２−２上に中継用端子配線層１５２−２が形成される。

階調電圧生成回路１３７は、更に、上記の複数の階調補正抵抗素子Ｒ０〜Ｒ６２を形成するためにチップ上に形成され、複数の分割抵抗素子１５４の少なくとも１つの分割抵抗素子１５４の各々が分割されたＮ個（Ｎは２以上の整数）の階調補正抵抗素子１５５を具備している。
階調電圧生成回路１３７は、更に、上記Ｎ個の階調補正抵抗素子１５５からＮ個の分圧電圧（階調電圧）をそれぞれ取り出すためにチップ上に形成され、Ｎ個の階調補正抵抗素子１５５の両端のうちの、電圧用端子１５１又は中継用端子１５２に接続されていない一端にそれぞれ設けられた（Ｎ−１）個のタップ部１５３を具備している。
Ｎ個の階調補正抵抗素子１５５の少なくとも１つの階調補正抵抗素子１５５として、例えば選択階調補正抵抗素子１５５’の抵抗値が変更される。この場合、選択階調補正抵抗素子１５５’と、それ以外の階調補正抵抗素子１５５は、長さＬが異なる。
（Ｎ−１）個のタップ部１５３の各々は、タップ用コンタクト層１５３−１とタップ用配線層１５３−２とを含んでいる。チップ上にタップ用コンタクト層１５３−１が形成され、タップ用コンタクト層１５３−１上にタップ用配線層１５３−２が形成される。

ところで、表示装置はパネルの特性が必ずしも一定ではなく、パネル製品の種類毎にその電気的入力と出力光量の関係が異なっている。例えば液晶パネルの場合は、複数の液晶材のブレンド方法や電極構造の違い等により、入力電圧対パネル透過率（Ｖ−Ｔカーブ）特性が変わることが知られている。これらの異なる特性をもつパネルで目的に合わせた光学特性（γカーブなど）を実現するためには、階調電圧生成回路から取り出す階調電圧を調整してこのパネルの特性に合わせる必要がある。調整はアナログ量のため、場合によっては微妙な調整を要する場合もある。

６４個の階調電圧は、６３個の階調補正抵抗素子１５５の抵抗値によって決定される。ＴＦＴ型液晶表示装置１０１では、６４個の階調電圧を変更するときに、複数の階調補正抵抗素子１５５のうちの、少なくとも１つの階調補正抵抗素子１５５として選択階調補正抵抗素子１５５’の抵抗値を変更する。そこで、ＴＦＴ型液晶表示装置１０１では、選択階調補正抵抗素子１５５’の抵抗値を変更するために、選択階調補正抵抗素子１５５’の長さＬを変更する。

しかし、ＴＦＴ型液晶表示装置１０１では、選択階調補正抵抗素子１５５’の抵抗値を変更するときに、選択階調補正抵抗素子１５５’の長さＬを変更するため、次のような問題がある。

ＴＦＴ型液晶表示装置１０１では、選択階調補正抵抗素子１５５’に接続されたタップ部１５３の位置を変更させなくてはならない。その場合、複数の階調補正抵抗素子１５５を形成するマスク（抵抗素子形成マスク）に加え、タップ部１５３のタップ用コンタクト層１５３−１及びタップ用配線層１５３−２などを形成するマスク（タップ形成マスク）も変更が必要になる。そのため、大掛かりなマスクシリーズの変更となり、選択階調補正抵抗素子１５５’の抵抗値の変更に伴うコストとして、マスク製造によるコストがかかってしまう。

そこで、変更する層を出来るだけ少なくする方法として、候補階調補正抵抗素子を複数用意しておいて配線工程で適切な階調補正抵抗素子を選択して階調補正抵抗素子１５５として接続することも考えられる。この場合、マスクの変更は最小限で済むが、複数用意する候補階調補正抵抗のスペースが必要なためチップサイズが増大する。

特開２００３−１５２０７９号公報には、基準電圧発生機構の設計方法が記載されている。この基準電圧発生機構の設計方法は、両端部に一定の電圧が与えられる長さ方向の全域について電気的に均質な抵抗素子の中間において、互いに異なる値の電圧を発生する複数の電圧取出部を、発生させるべき電圧値に応じた該各電圧取出部間の抵抗値の相対関係に基づいて配置する。この設計方法では、半導体集積回路において前記抵抗素子が配置されるべき領域の面積に応じて、該抵抗素子における前記各電圧取出部間に、予めその抵抗値が実測されている曲げ部分を形成するとともに、該曲げ部分の抵抗値の実測値を用いて算出される該曲げ部分における電流経路の長さを直線部分の電流経路の長さに換算する補正係数を算出し、該補正係数を用いて該曲げ部分を含む電圧取出部間の抵抗値を求めることを特徴としている。これにより、簡易な構成で省スペース化を図ることが可能であるとともに各階調において高精度の基準電圧を提供することができる。

特開２００３−１５２０７９号公報（請求項２）

上述のＴＦＴ型液晶表示装置１０１に、特開２００３−１５２０７９号公報に記載された技術を適用した場合を考える。
例えば、抵抗素子を所定の配置領域に収めるために、中継用端子１５２は、抵抗素子が折り曲げられた曲げ部分に対応するものとする。また、この抵抗素子とタップにより６３個の階調補正抵抗素子１５５が形成されるものとする。
しかし、この場合でも、省スペース化を図ることが可能であるが、抵抗値の変更に伴うコストがかかるという問題が依然残っている。

このように、階調電圧生成回路の階調補正抵抗素子の抵抗値の変更に伴うコストを低減することが望まれる。

以下に、［発明を実施するための最良の形態］で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の駆動ドライバ（３０）は、階調電圧生成回路（３７）と、制御部（３９）とを具備している。
前記階調電圧生成回路（３７）は、直列接続された複数の階調補正抵抗素子（Ｒ０〜Ｒ６２）を備え、基準電圧（Ｖ０〜Ｖ７）を前記複数の階調補正抵抗素子（Ｒ０〜Ｒ６２）により分圧して複数の階調電圧を生成する。
前記制御部（３９）は、前記複数の階調電圧のうちの、表示データ（ＤＡＴＡ）に応じた出力階調電圧を選択して表示部（１０）に出力する。
前記複数の階調補正抵抗素子（Ｒ０〜Ｒ６２）（５５）のうちの、選択階調補正抵抗素子（５５’）と、それ以外の階調補正抵抗素子（５５）は、幅（Ｗ）が異なる。この場合、選択階調補正抵抗素子（５５’）の抵抗値を変更するとき、前記選択階調補正抵抗素子（５５’）の長さ（Ｌ）が変更されずに、前記選択階調補正抵抗素子（５５’）の幅（Ｗ）が変更される。

前記階調電圧生成回路（３７）は、複数の抵抗素子（ｒ０〜ｒ６）と、端子（５１）と、タップ部（５３）とを更に備えている。
前記端子（５１）は、前記複数の抵抗素子（ｒ０〜ｒ６）を直列接続するために、前記複数の抵抗素子（ｒ０〜ｒ６）の各々の両端に接続され、前記基準電圧（Ｖ０〜Ｖ７）が印加される。
前記タップ部（５３）は、前記複数の抵抗素子（ｒ０〜ｒ６）の少なくとも１つの抵抗素子の各々をＮ分割（Ｎは２以上の整数）して前記複数の階調補正抵抗素子（Ｒ０〜Ｒ６２）（５５）を形成する。
前記選択階調補正抵抗素子（５５’）の抵抗値を変更する場合、前記選択階調補正抵抗素子（５５’）に接続された前記タップ部（５３）の位置が変更されずに、前記選択階調補正抵抗素子（５５’）の幅（Ｗ）が変更される。

本発明の表示装置（１）では、選択階調補正抵抗素子（５５’）の長さ（Ｌ）が変更されないため、選択階調補正抵抗素子（５５’）に接続されたタップ部（５３）の位置を変更させなくてもよい。その場合、複数の階調補正抵抗素子（５５）を形成するマスク（抵抗素子形成マスク）を変更するだけでよく、タップ部（５３）のタップ用コンタクト層及びタップ用配線層などを形成するマスク（タップ形成マスク）の変更は必要なくなる。そのため、マスク製造によるコストは、最初に表示装置（１）が製造されたときには、形成される全てのマスクについてかかるが、仕様の変更の際に階調電圧が変更されるときには、大掛かりなマスクシリーズの変更がなく、抵抗素子形成マスクについてのみかかる。
このように、本発明の表示装置（１）では、選択階調補正抵抗素子（５５’）の抵抗値の変更に伴うコストを低減することができる。

以下に添付図面を参照して、本発明の駆動ドライバが適用される表示装置について詳細に説明する。
本発明の表示装置は、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）型液晶表示装置、単純マトリクス型液晶表示装置、エレクトロルミネセンス（ＥＬ）表示装置、プラズマ表示装置などに適用される。

図６は、本発明の表示装置として、ＴＦＴ型液晶表示装置１の構成を示している。ここで、図１と同一の構成要素には同一の符号を付してその説明は省略する。

ＴＦＴ型液晶表示装置１は、駆動ドライバであるデータドライバ３０と、前述のガラス基板３、表示部（液晶パネル）１０、ゲートドライバ２０、ｍ個のゲート線Ｇ１〜Ｇｍ、ｎ個のデータ線Ｄ１〜Ｄｎとを具備している。
データドライバ３０は、チップ上に設けられ、ｎ個のデータ線Ｄ１〜Ｄｎの一端に接続されている。

ＴＦＴ型液晶表示装置１は、更に、タイミングコントローラ２を具備している。
タイミングコントローラ２は、例えば、１水平期間においてゲート線Ｇ１を選択するためのゲートクロック信号ＧＣＬＫをゲートドライバ２０に供給する。
タイミングコントローラ２は、クロック信号ＣＬＫと、１ライン分表示データＤＡＴＡとをデータドライバ３０に供給する。１ライン分表示データＤＡＴＡは、データ線Ｄ１〜Ｄｎに対応するｎ個の表示データを含んでいる。

図７は、データドライバ３０の構成を示している。データドライバ３０は、ｎ個の画素の表示を分担するために、１番目からｘ番目までこの順に、行方向に縦続接続（カスケード接続）されたｘ個のデータドライバ３０−１〜３０−ｘを具備している。ここで、ｘは、ｎ／ｙ以上の整数（ｎ＞ｙ、ｙは２以上の整数）（ただし、ｎがｙで割り切れない場合は、端数を切り上げた値をｘとする）である。

データドライバ３０のｘ個のデータドライバ３０−１〜３０−ｘの各々は、階調電圧生成回路３７と制御部３９とを具備している。制御部３９は、前述のシフトレジスタ３１、データレジスタ３２、ラッチ回路３３、レベルシフタ３４、デジタル／アナログ（Ｄ／Ａ）コンバータ３５、データ出力回路３６を具備している。
Ｄ／Ａコンバータ３５は、データ出力回路３６と階調電圧生成回路３７とに接続されている。

階調電圧生成回路３７は、直列接続された複数の階調補正抵抗素子を備えている。この階調電圧生成回路３７は、電源回路（図示しない）からの基準電圧を複数の階調補正抵抗素子により分圧し、複数の階調電圧を生成する。ＴＦＴ型液晶表示装置１では６４階調表示を行なう場合、図８に示されるように、階調電圧生成回路３７は、基準電圧Ｖ０〜Ｖ７を６３個の階調補正抵抗素子Ｒ０〜Ｒ６２により分圧し、複数の階調電圧として、６４階調の正極性階調電圧を生成する。負極性階調電圧についても同様である。
この場合、前述と同様に、Ｄ／Ａコンバータ３５は、ｙ個のＤ／Ａコンバータとｙ個のスイッチ素子とを具備し（図９参照）、ｙ個のＤ／Ａコンバータは、正極性階調電圧を出力階調電圧として出力するＰ型コンバータ（ＰｃｈＤＡＣ）と、負極性階調電圧を出力階調電圧として出力するＮ型コンバータ（ＮｃｈＤＡＣ）とを含んでいる。

ＴＦＴ型液晶表示装置１の動作について説明する。

例えば、タイミングコントローラ２は、クロック信号ＣＬＫと、１ライン分表示データＤＡＴＡとをｘ個のデータドライバ３０−１〜３０−ｘの制御部３９に供給し、シフトパルス信号ＳＴＨをデータドライバ３０−１の制御部３９に供給する。データドライバ３０−ｉの制御部３９は、クロック信号ＣＬＫとシフトパルス信号ＳＴＨにより、１ライン分表示データＤＡＴＡに含まれるｙ個の表示データをそれぞれｙ個のデータ線Ｄ１〜Ｄｙに出力する。ここで、ｉは、１≦ｉ≦ｘを満たす整数である。
ｘ個のデータドライバ３０−１〜３０−ｘの制御部３９（シフトレジスタ３１、データレジスタ３２、ラッチ回路３３、レベルシフタ３４、Ｄ／Ａコンバータ３５、データ出力回路３６）の動作については、前述のＴＦＴ型液晶表示装置１０１の場合と同じである。

図１０は、階調電圧生成回路３７の複数の階調補正抵抗素子Ｒ０〜Ｒ６２のレイアウト図である。階調電圧生成回路３７は、更に、チップ（半導体基板）上に形成された複数の抵抗素子ｒ０〜ｒ６（図８参照）を具備している。

階調電圧生成回路３７は、更に、複数の抵抗素子ｒ０〜ｒ６を直列接続するためにチップ上に形成され、複数の抵抗素子ｒ０〜ｒ６の両端にそれぞれ設けられた複数の電圧用端子５１を具備している。
複数の電圧用端子５１の各々は、電圧用端子コンタクト層５１−１と電圧用端子配線層５１−２とを含んでいる。チップ上に電圧用端子コンタクト層５１−１が形成され、電圧用端子コンタクト層５１−１上に電圧用端子配線層５１−２が形成される。複数の抵抗素子ｒ０〜ｒ６の一端に接続された電圧用端子５１には、それぞれ、基準電圧Ｖ０〜Ｖ６が印加され、抵抗素子ｒ６の他端に接続された電圧用端子５１には、基準電圧Ｖ７が印加される。

階調電圧生成回路３７は、更に、チップ上に形成され、複数の抵抗素子ｒ０〜ｒ６の少なくとも１つの抵抗素子が分割された複数の分割抵抗素子５４を具備している。
階調電圧生成回路３７は、更に、複数の分割抵抗素子５４を同一方向（方向Ｘ）に配列するためにチップ上に形成され、複数の分割抵抗素子５４の両端のうちの、電圧用端子５１に接続されていない一端にそれぞれ設けられた複数の中継用端子５２を具備している。
複数の中継用端子５２の各々は、中継用端子コンタクト層５２−１、５２−２と中継用端子配線層５２−３とを含んでいる。チップ上に中継用端子コンタクト層５２−１、５２−２が形成され、中継用端子コンタクト層５２−１、５２−２を接続するために、中継用端子コンタクト層５２−１、５２−２上に中継用端子配線層５２−２が形成される。

階調電圧生成回路３７は、更に、上記の複数の階調補正抵抗素子Ｒ０〜Ｒ６２を形成するためにチップ上に形成され、複数の分割抵抗素子５４の少なくとも１つの分割抵抗素子５４の各々が分割されたＮ個（Ｎは２以上の整数）の階調補正抵抗素子５５を具備している。
階調電圧生成回路３７は、更に、上記Ｎ個の階調補正抵抗素子５５からＮ個の分圧電圧（階調電圧）をそれぞれ取り出すためにチップ上に形成され、Ｎ個の階調補正抵抗素子５５の両端のうちの、電圧用端子５１又は中継用端子５２に接続されていない一端にそれぞれ設けられた（Ｎ−１）個のタップ部５３を具備している。
Ｎ個の階調補正抵抗素子５５の少なくとも１つの階調補正抵抗素子５５として、例えば選択階調補正抵抗素子５５’の抵抗値が変更される。この場合、選択階調補正抵抗素子５５’と、それ以外の階調補正抵抗素子５５は、幅Ｗが異なる。

（Ｎ−１）個のタップ部５３の各々は、タップ用コンタクト層５３−１とタップ用配線層５３−２とを含んでいる。チップ上にタップ用コンタクト層５３−１が形成され、タップ用コンタクト層５３−１上にタップ用配線層５３−２が形成される。（Ｎ−１）個のタップ部５３は、Ｎ個の階調補正抵抗素子５５が形成されている方向Ｘに対して垂直方向Ｙに配列されている。上記（Ｎ−１）個のタップ部５３のタップ用コンタクト層５３−１は、予め決められた間隔により配置されている。
例えば、第１番目から第Ｎ番目までの上記Ｎ個の階調補正抵抗素子５５のうちの、中継用端子５２に接続された第１階調補正抵抗素子５５の一端を基準Ｐとする。このとき、第１番目から第（Ｎ−１）番目までの上記（Ｎ−１）個のタップ部５３のタップ用コンタクト層５３−１は、それぞれ、第１番目から第（Ｎ−１）番目まで予め決められた間隔Ｚ１〜Ｚ（Ｎ−１）により配置されている。

上記Ｎ個の階調補正抵抗素子５５のうちの選択階調補正抵抗素子５５’の抵抗値が変更され場合、上記の間隔が変更されずに、選択階調補正抵抗素子５５’の幅Ｗが変更される。このように、（Ｎ−１）個のタップ部５３のタップ用コンタクト層５３−１及びタップ用配線層５３−２などを形成するマスクの変更は必要なくなる。

ＴＦＴ型液晶表示装置１の製造方法について説明する。

図１１は、ＴＦＴ型液晶表示装置１の製造工程を示すフローチャートである。
まず、前述のＴＦＴ型液晶表示装置１が製造される製造処理を実行する（ステップＳ１）。
次に、そのＴＦＴ型液晶表示装置１の半導体集積回路装置（データドライバ３０）の仕様の変更として、階調電圧が変更される場合がある。この場合、階調電圧変更処理が実行される（ステップＳ２）。

６４個の階調電圧は、６３個の階調補正抵抗素子５５の抵抗値によって決定される。階調電圧変更処理（ステップＳ２）において、ＴＦＴ型液晶表示装置１では、６４個の階調電圧を変更するときに、複数の階調補正抵抗素子５５のうちの、少なくとも１つの階調補正抵抗素子５５として選択階調補正抵抗素子５５’の抵抗値を変更する。この場合、ＴＦＴ型液晶表示装置１では、選択階調補正抵抗素子５５’の長さＬを変更しないで、選択階調補正抵抗素子５５’の幅Ｗを変更する。

本発明のＴＦＴ型液晶表示装置１では、選択階調補正抵抗素子５５’の長さＬが変更されないため、選択階調補正抵抗素子５５’に接続されたタップ部５３の位置を変更させなくてもよい。その場合、複数の階調補正抵抗素子５５を形成するマスク（抵抗素子形成マスク）を変更するだけでよく、タップ部５３のタップ用コンタクト層５３−１及びタップ用配線層５３−２などを形成するマスク（タップ形成マスク）の変更は必要なくなる。そのため、マスク製造によるコストは、最初に製造処理（ステップＳ１）を実行したときには、形成される全てのマスクについてかかるが、仕様の変更の際に階調電圧変更処理（ステップＳ２）を実行したときには、大掛かりなマスクシリーズの変更がなく、抵抗素子形成マスクについてのみかかる。

このように、本発明のＴＦＴ型液晶表示装置１では、選択階調補正抵抗素子５５’の抵抗値の変更に伴うコストを低減することができる。

図１は、ＴＦＴ型液晶表示装置１０１の構成を示している（従来技術）。 図２は、ＴＦＴ型液晶表示装置１０１のデータドライバ１３０（ｘ個のデータドライバ１３０−１〜１３０−ｘ）の構成を示している（従来技術）。 図３は、階調電圧生成回路１３７の構成を示している（従来技術）。 図４は、Ｄ／Ａコンバータ３５、データ出力回路３６の構成を示している（従来技術）。 図５は、階調電圧生成回路１３７の複数の階調補正抵抗素子Ｒ０〜Ｒ６２のレイアウト図である（従来技術）。 図６は、ＴＦＴ型液晶表示装置１の構成を示している（本発明）。 図７は、ＴＦＴ型液晶表示装置１のデータドライバ３０（ｘ個のデータドライバ３０−１〜３０−ｘ）の構成を示している（本発明）。 図８は、階調電圧生成回路３７の構成を示している（本発明）。 図９は、Ｄ／Ａコンバータ３５、データ出力回路３６の構成を示している（本発明）。 図１０は、階調電圧生成回路３７の複数の階調補正抵抗素子Ｒ０〜Ｒ６２のレイアウト図である（本発明）。 図１１は、ＴＦＴ型液晶表示装置１の製造工程を示すフローチャートである（本発明）。

符号の説明

１ ＴＦＴ型液晶表示装置（表示装置）、
２ タイミングコントローラ、
３ ガラス基板、
１０ 液晶パネル（表示部）、
１１ 画素、
１２ ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）、
１３ ドレイン電極、
１４ ソース電極、
１５ 画素容量、
１６ ゲート電極、
２０ ゲートドライバ、
３０、３０−１〜３０−ｘ データドライバ（駆動ドライバ）、
３１ シフトレジスタ、
３２ データレジスタ、
３３ ラッチ回路、
３４ レベルシフタ、
３５ デジタル／アナログ（Ｄ／Ａ）コンバータ、
３６ データ出力回路、
３７ 階調電圧生成回路、
３９ 制御部、
５１ 電圧用端子、
５１−１ 電圧用端子コンタクト層、
５１−２ 電圧用端子配線層、
５２ 中継用端子、
５２−１、５２−２ 中継用端子コンタクト層、
５２−３ 中継用端子配線層、
５３ タップ部、
５３−１ タップ用コンタクト層、
５３−２ タップ用配線層、
５４ 分割抵抗素子、
５５ 階調補正抵抗素子、
５５’ 選択階調補正抵抗素子、
１０１ ＴＦＴ型液晶表示装置（表示装置）、
１３０、１３０−１〜１３０−ｘ データドライバ（駆動ドライバ）、
１３７ 階調電圧生成回路、
１５１ 電圧用端子、
１５１−１ 電圧用端子コンタクト層、
１５１−２ 電圧用端子配線層、
１５２ 中継用端子、
１５２−１、１５２−２ 中継用端子コンタクト層、
１５２−３ 中継用端子配線層、
１５３ タップ部、
１５３−１ タップ用コンタクト層、
１５３−２ タップ用配線層、
１５４ 分割抵抗素子、
１５５ 階調補正抵抗素子、
１５５’ 選択階調補正抵抗素子、
ＣＬＫ クロック信号、
Ｄ１〜Ｄｎ データ線、
ＤＡＴＡ 表示データ、
Ｇ１〜Ｇｍ ゲート線、
ＧＣＬＫ ゲートクロック信号、
Ｒ０〜Ｒ６２ 階調補正抵抗素子、
ＳＴＨ シフトパルス信号、

Claims (10)

1. 直列接続された複数の階調補正抵抗素子を備え、基準電圧を前記複数の階調補正抵抗素子により分圧して複数の階調電圧を生成する階調電圧生成回路と、
   前記複数の階調電圧のうちの、表示データに応じた出力階調電圧を選択して表示部に出力する制御部と
   を具備し、
   前記複数の階調補正抵抗素子のうちの、選択階調補正抵抗素子と、それ以外の階調補正抵抗素子は、幅が異なる
   駆動ドライバ。
2. 前記階調電圧生成回路は、
   複数の抵抗素子と、
   前記複数の抵抗素子を直列接続するために、前記複数の抵抗素子の各々の両端に接続され、前記基準電圧が印加される端子と、
   前記複数の抵抗素子の少なくとも１つの抵抗素子の各々をＮ分割（Ｎは２以上の整数）して前記複数の階調補正抵抗素子を形成するためのタップ部と
   を更に備え、
   前記選択階調補正抵抗素子の抵抗値を変更する場合、前記選択階調補正抵抗素子に接続された前記タップ部の位置が変更されずに、前記選択階調補正抵抗素子の幅が変更される
   請求項１に記載の駆動ドライバ。
3. 請求項１又は２に記載の駆動ドライバと、
   前記駆動ドライバからの前記表示データを表示する表示部と
   を具備する表示装置。
4. 複数の階調電圧のうちの、表示データに応じた出力階調電圧を選択して表示部に出力する制御部を具備する駆動ドライバに適用される階調電圧生成回路であって、
   直列接続された複数の階調補正抵抗素子を具備し、
   前記複数の階調補正抵抗素子により基準電圧が分圧されて前記複数の階調電圧が生成され、
   前記複数の階調補正抵抗素子のうちの、選択階調補正抵抗素子と、それ以外の階調補正抵抗素子は、幅が異なる
   階調電圧生成回路。
5. 複数の抵抗素子と、
   前記複数の抵抗素子を直列接続するために、前記複数の抵抗素子の各々の両端に接続され、前記基準電圧が印加される端子と、
   前記複数の抵抗素子の少なくとも１つの抵抗素子の各々をＮ分割（Ｎは２以上の整数）して前記複数の階調補正抵抗素子を形成するためのタップ部と
   を更に具備し、
   前記選択階調補正抵抗素子の抵抗値を変更する場合、前記選択階調補正抵抗素子に接続された前記タップ部の位置が変更されずに、前記選択階調補正抵抗素子の幅が変更される
   請求項４に記載の階調電圧生成回路。
6. 請求項１又は２に記載の駆動ドライバを製造するステップと、
   前記選択階調補正抵抗素子の抵抗値を変更する場合、前記選択階調補正抵抗素子の長さを変更しないで、前記選択階調補正抵抗素子の幅を変更するステップと
   を具備する駆動ドライバの製造方法。
7. 請求項３に記載の表示装置を製造するステップと、
   前記選択階調補正抵抗素子の抵抗値を変更する場合、前記選択階調補正抵抗素子の長さを変更しないで、前記選択階調補正抵抗素子の幅を変更するステップと
   を具備する表示装置の製造方法。
8. 請求項４又は５に記載の階調電圧生成回路を製造するステップと、
   前記選択階調補正抵抗素子の抵抗値を変更する場合、前記選択階調補正抵抗素子の長さを変更しないで、前記選択階調補正抵抗素子の幅を変更するステップと
   を具備する階調電圧生成回路の製造方法。
9. チップ上に形成され、直列接続されて一方向に連続して配列された幅が異なるＮ個（Ｎは２以上の整数）の分圧抵抗素子と、前記Ｎ個の分圧抵抗素子間から分圧電圧をそれぞれ導出する前記一方向に対し垂直方向に配列された（Ｎ−１）個のタップ部とを有し、
   前記（Ｎ−１）個のタップ部の各々は、タップ用コンタクト層と、前記タップ用コンタクト層上に形成されたタップ用配線層とを含み、
   前記（Ｎ−１）個のタップ部の各々の前記タップ用コンタクト層は、予め決められた間隔により配置されている半導体集積回路装置。
10. 前記Ｎ個の分圧抵抗素子により構成された階調電圧生成回路を有し、外部からのデジタルの表示データを前記階調電圧生成回路からのアナログ電圧に変換して表示部に表示するデータドライバであることを特徴とする請求項９記載の半導体集積回路装置。

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