KR20160083182A

KR20160083182A - 표시장치용 어레이 기판

Info

Publication number: KR20160083182A
Application number: KR1020140193050A
Authority: KR
Inventors: 김태한; 이원호; 조재형
Original assignee: 엘지디스플레이 주식회사
Priority date: 2014-12-30
Filing date: 2014-12-30
Publication date: 2016-07-12
Also published as: KR102262774B1

Abstract

본 발명은 표시장치용 어레이 기판에 관한 것으로, 데이터 링크선을 일부 교차시켜 데이터 배선에 데이터전압을 공급함으로써, 특정 방식으로 데이터전압을 공급받는 표시장치에 사용되는 구동회로를 다른 방식으로 데이터전압을 공급받는 표시장치에도 사용할 수 있도록 한다. 이때, 데이터 링크선의 길이 및 폭을 조절하여 데이터 링크선이 균일한 저항을 갖도록 하고, 교차하지 않는 데이터 링크선을 인접한 데이터 링크선과 중첩하도록 하여 데이터 링크선의 기생 용량을 균일하게 한다.

Description

표시장치용 어레이 기판{Array Substrate For Display Device}

본 발명은 표시장치에 관한 것으로, 보다 상세하게는, 구동회로를 공용화 할 수 있는 표시장치용 어레이 기판에 관한 것이다.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 액정표시장치(liquid crystal display device: LCD device) 및 유기발광다이오드 표시장치(organic light emitting diode device: OLED device)와 같은 여러 가지 평판표시장치(flat panel display device: FPD device)가 널리 개발되어 다양한 분야에 적용되고 있다.

이들 평판표시장치 중에서, 액정표시장치는 소형화, 경량화, 박형화, 저전력 구동의 장점을 가지고 있어 현재 널리 사용되고 있다.

일반적으로, 액정표시장치는 매트릭스 형태로 배열된 다수의 화소를 포함하며, 각 화소는 박막트랜지스터와 화소전극 및 공통전극을 포함한다. 각 화소의 화소전극 및 공통전극에 전압을 각각 인가함으로써, 화소전극 및 공통전극 사이에 전기장이 생성되고, 생성된 전기장에 의하여 액정층의 액정분자가 재배열됨으로써, 액정층의 투과율이 변화된다. 따라서, 액정표시장치의 화소전극 및 공통전극에 인가되는 전압을 제어함으로써, 영상신호에 대응되는 값을 갖도록 각 화소의 액정층의 투과율을 조절할 수 있으며, 그 결과 액정표시장치는 영상을 표시한다.

그런데, 액정층에 한 방향의 전기장이 오랫동안 인가되면 액정분자가 열화되므로, 이를 방지하기 위하여 액정표시장치는 인버전(inversion) 구동을 한다. 즉, 프레임마다 화소전극에 인가되는 데이터전압의 위상을 반전시키는데, 이때, 행(column)이나 열(line) 별로 또는 도트(dot) 별로 데이터전압의 극성이 반전될 수 있으며, 이들을 조합하여 데이터전압의 극성이 반전될 수도 있다.

이러한 데이터전압은 데이터 구동부로부터 공급되는데, 데이터 구동부는 구동회로(driver integrated circuit: D-IC)로 이루어질 수 있으며, 구동회로마다 정해진 극성 반전 방식으로 데이터전압을 출력한다.

도 1은 종래의 데이터 구동부에서 출력되는 데이터전압을 도시한 타이밍도이다.

도 1에 도시한 바와 같이, 종래의 데이터 구동부는 제1 내지 제4채널을 통해 데이터전압을 출력하는데, 제1 내지 제4채널을 통해 출력되는 제1 내지 제4출력전압(V1, V2, V3, V4)의 각각은 4프레임마다 극성이 반전된다.

이때, 제1 및 제2출력전압(V1, V2) 그리고 제3 및 제4출력전압(V3, V4)이 각각 쌍을 이루어 동일한 타이밍에 극성이 반전된다.

이러한 데이터 구동부의 제1 내지 제4출력전압(V1, V2, V3, V4)은 하나의 게이트배선과 하나의 데이터배선에 의해 하나의 화소영역이 정의되는 일반적인 액정표시장치에 공급된다. 따라서, 도 1의 출력을 갖는 데이터 구동부를 이용하여 액정표시장치에 공급되는 데이터전압의 극성을 주기적으로 반전시킴으로써, 액정분자의 열화를 방지할 수 있다.

한편, 최근에는 고해상도 액정표시장치가 요구되고 있는데, 고해상도 액정표시장치의 경우, 데이터배선의 수 증가 및 화소영역의 할당면적 감소 문제가 있으며, 이를 해결하기 위하여, 하나의 데이터배선으로 해당 데이터배선의 양측 화소영역에 데이터신호를 공급하는 듀얼 레이트 구동(dual rate driving: DRD) 방식의 액정표시장치가 제안되고 있다.

이러한 듀얼 레이트 구동 방식의 액정표시장치에서 데이터전압의 극성 변경 위치는, 일반적인 액정표시장치에서 데이터전압의 극성 변경 위치와 상이하다. 따라서, 도 1의 출력을 갖는 데이터 구동부의 구동회로를 듀얼 레이트 구동 방식의 액정표시장치에 사용할 수 없으며, 별도의 구동회로가 필요하다.

즉, 하나의 구동회로를 서로 다른 모델에 공용화하여 사용할 수 없으며, 구동회로의 이원화에 따라 비용이 증가한다.

본 발명은, 이러한 문제점을 해결하기 위하여 제시된 것으로, 구동회로를 공용화하여 비용을 줄일 수 있는 표시장치용 어레이 기판을 제공하는 것을 목적으로 한다.

상기의 목적을 달성하기 위하여, 본 발명은, 기판과, 상기 기판 상에 위치하고 제1방향으로 연장된 적어도 하나의 게이트 배선과, 제2방향으로 연장되고 상기 적어도 하나의 게이트 배선과 교차하여 화소 영역을 정의하는 제n 내지 제(n+4) 데이터 배선(n은 자연수)과, 상기 화소 영역에 각각 위치하고, 상기 적어도 하나의 게이트 배선 및 상기 제n 내지 제(n+4) 데이터 배선과 연결되는 박막 트랜지스터와, 상기 박막 트랜지스터와 연결되는 화소 전극과, 상기 제n 내지 제(n+4) 데이터 배선과 각각 연결되는 제n 내지 제(n+4) 데이터 링크선을 포함하고, 상기 제(n+1) 및 제(n+2) 데이터 링크선은 교차하는 표시장치용 어레이 기판을 제공한다.

상기 제n 내지 제(n+4) 데이터 링크선의 저항은 실질적으로 동일하다.

상기 제n 내지 제(n+4) 데이터 링크선의 각각은 제1링크부와 제2링크부 및 제3링크부를 포함하고, 상기 제3링크부는 상기 제1 및 제2링크부를 연결하며, 상기 제n 내지 제(n+4) 데이터 링크선의 제1링크부는 서로 대응하는 길이의 제1링크선을 포함하고, 상기 제n 내지 제(n+4) 데이터 링크선의 제2링크부는 서로 대응하는 길이의 제2링크선을 포함한다.

한편, 상기 제n 내지 제(n+4) 데이터 링크선의 기생 용량은 실질적으로 동일하다.

여기서, 상기 제(n+1) 데이터 링크선의 제1링크부와 상기 제(n+2) 데이터 링크선의 제3링크부가 교차하며, 상기 제n 데이터 링크선의 제3링크부는 제(n-1) 데이터 링크선의 제1링크부 및 제(n+2) 데이터 링크선의 제2링크부와 중첩하고, 상기 제(n+3) 데이터 링크선의 제3링크부는 제(n+1) 데이터 링크선의 제2링크부 및 제(n+4) 데이터 링크선의 제1링크부와 중첩한다.

한편, 본 발명의 표시장치용 어레이 기판은, 상기 적어도 하나의 게이트 배선은 제1 및 제2 게이트 배선을 포함하고, 상기 제1방향으로 인접한 화소영역에 각각 위치하는 제1 및 제2 박막 트랜지스터는 상기 제n 내지 제(n+4) 데이터 배선 중 하나를 공유하며, 상기 제1 및 제2 박막 트랜지스터는 상기 제1 및 제2 게이트 배선과 각각 연결된다.

본 발명은, 일부 데이터 링크선을 교차시킴으로써, 일반적인 액정표시장치에 사용되는 구동회로를 듀얼 레이트 구동 방식의 액정표시장치에 사용하여 데이터전압을 공급할 수 있다. 따라서, 하나의 구동회로를 서로 다른 모델에 공용화하여 사용할 수 있으므로, 비용을 절감할 수 있다.

이때, 데이터 링크선의 길이 및 폭을 조절하여 데이터 링크선이 균일한 저항을 갖도록 함으로써, 신호 지연을 보상하고 균일한 화질을 제공할 수 있다.

또한, 교차하지 않는 데이터 링크선을 인접한 데이터 링크선과 중첩하도록 하여 데이터 링크선의 기생 용량을 균일하게 함으로써, 보다 균일한 화질을 제공할 수 있다.

도 1은 종래의 데이터 구동부에서 출력되는 데이터전압을 도시한 타이밍도이다.
도 2는 본 발명의 실시예에 따른 액정표시장치를 개략적으로 도시한 도면이다.
도 3a는 본 발명의 실시예에 따른 액정표시장치의 데이터 구동부에서 출력되는 데이터전압을 도시한 타이밍도이고, 도 3b는 본 발명의 실시예에 따른 액정표시장치의 액정패널의 데이터배선에 입력되는 데이터전압을 도시한 타이밍도이다.
도 4는 본 발명의 제1실시예에 따른 액정표시장치용 어레이 기판의 데이터 링크선을 개략적으로 도시한 도면이다.
도 5는 도 4의 데이터 링크선을 통해 공급되는 데이터전압의 경로를 개략적으로 도시한 도면이다.
도 6은 본 발명의 제2실시예에 따른 액정표시장치용 어레이 기판의 데이터 링크선을 개략적으로 도시한 도면이다.
도 7은 도 5의 데이터 링크선을 통해 공급되는 데이터전압의 경로를 개략적으로 도시한 도면이다.

이하, 위와 같은 문제를 해결할 수 있는 본 발명의 실시예에 대하여 도면을 참조하여 설명한다.

도 2는 본 발명의 실시예에 따른 액정표시장치를 개략적으로 도시한 도면으로, 듀얼 레이트 구동 방식의 액정표시장치를 도시한다.

도 2에 도시한 바와 같이, 본 발명의 실시예에 따른 액정표시장치는, 영상을 표시하는 액정패널(110)과 액정패널(110)에 데이터전압을 공급하는 데이터 구동부(120)를 포함한다.

또한, 도시하지 않았지만, 액정표시장치는 액정패널(110)에 게이트신호를 공급하는 게이트 구동부와, 게이트 구동부 및 데이터 구동부(120)를 제어하는 타이밍제어부, 그리고 액정패널(110)에 빛을 공급하는 백라이트 유닛을 더 포함한다.

액정패널(110)은 절연 기판(도시하지 않음) 상에 제1방향으로 연장된 다수의 게이트 배선(GL1, GL2, GL3, GL4)과 제2방향으로 연장된 다수의 데이터 배선(DL1, DL2, DL3, DL4)을 포함한다. 게이트 배선(GL1, GL2, GL3, GL4)과 데이터 배선(DL1, DL2, DL3, DL4)은 교차하여 화소영역(P)을 정의한다. 이때, 두 게이트 배선(GL1, GL2, GL3, GL4)이 한 쌍을 이루고, 하나의 데이터 배선(DL1, DL2, DL3, DL4) 양측 각각에는 하나의 화소영역(P)이 정의되어, 한 쌍의 게이트 배선(GL1, GL2, GL3, GL4)과 인접한 두 데이터 배선(DL1, DL2, DL3, DL4)에 의해 둘러싸이는 영역에는 두 개의 화소영역(P)이 위치한다.

따라서, 두 쌍의 게이트 배선(GL1, GL2, GL3, GL4)과 네 개의 데이터 배선(DL1, DL2, DL3, DL4)에 의해 16개의 화소영역(P)이 정의될 수 있다.

각 화소영역(P)에는 박막 트랜지스터(T) 및 이에 연결된 액정 커패시터(Clc)가 위치한다. 또한, 도시하지 않았지만, 각 화소영역(P)에는 액정 커패시터(Clc)에 병렬로 연결된 스토리지 커패시터가 위치한다.

액정 커패시터(Clc)는 화소 전극(도시하지 않음)과 공통 전극(도시하지 않음)을 포함하며, 화소 전극은 박막 트랜지스터(T)에 연결된다. 화소 전극과 공통 전극은 동일한 기판 상에 형성되거나 서로 다른 기판에 형성될 수 있다.

게이트 배선(GL1, GL2, GL3, GL4)과 데이터 배선(DL1, DL2, DL3, DL4), 박막 트랜지스터(T) 및 화소 전극이 형성된 기판은 어레이 기판이라고 일컬어진다.

각 박막 트랜지스터(T)는 인접한 게이트 배선(GL1, GL2, GL3, GL4) 및 인접한 데이터 배선(DL1, DL2, DL3, DL4)에 연결된다. 이때, 한 쌍의 게이트 배선(GL1, GL2, GL3, GL4) 사이에 위치하는 화소영역들(P)의 박막 트랜지스터들(T)은 한 쌍의 게이트 배선(GL1, GL2, GL3, GL4)과 번갈아 연결된다.

즉, 제1 및 제2 게이트 배선(GL1, GL2) 사이에 위치하는 화소영역들(P) 중에서, 첫 번째 화소영역(P)의 박막 트랜지스터(T)는 제2 게이트 배선(GL2) 및 제1 데이터 배선(DL1)에 연결되고, 두 번째 화소영역(P)의 박막 트랜지스터(T)는 제1 게이트 배선(GL1) 및 제1 데이터 배선(DL1)에 연결되며, 세 번째 화소영역(P)의 박막 트랜지스터(T)는 제2 게이트 배선(GL2) 및 제2 데이터 배선(DL2)에 연결되고, 네 번째 화소영역(P)의 박막 트랜지스터(T)는 제1 게이트 배선(GL1) 및 제2 데이터 배선(DL2)에 연결되며, 다섯 번째 화소영역(P)의 박막 트랜지스터(T)는 제2 게이트 배선(GL2) 및 제3 데이터 배선(DL3)에 연결되고, 여섯 번째 화소영역(P)의 박막 트랜지스터(T)는 제1 게이트 배선(GL1) 및 제3 데이터 배선(DL3)에 연결되며, 일곱 번째 화소영역(P)의 박막 트랜지스터(T)는 제2 게이트 배선(GL2) 및 제4 데이터 배선(DL4)에 연결되고, 여덟 번째 화소영역(P)의 박막 트랜지스터(T)는 제1 게이트 배선(GL1) 및 제4 데이터 배선(DL4)에 연결된다.

한편, 제3 및 제4 게이트 배선(GL3, GL4) 사이에 위치하는 화소영역들(P)의 박막 트랜지스터들(T)도 제3 및 제4 게이트 배선(GL3, GL4)과 번갈아 연결되는데, 연결 순서는 제1 및 제2 게이트 배선(GL1, GL2) 사이에 위치하는 화소영역들(P)의 박막 트랜지스터들(T)과 반대일 수 있다.

또한, 액정패널(110)은 제1 내지 제4 데이터 배선(DL1, DL2, DL3, DL4)과 각각 연결된 제1 내지 제4 데이터 링크선(DLL1, DLL2, DLL3, DLL4)을 포함한다. 제 1 내지 제 4 데이터 링크선(DLL1, DLL2, DLL3, DLL4)은 데이터 구동부(120)의 제1 내지 제4채널(CH1, CH2, CH3, CH4)과 연결되어, 제1 내지 제4채널(CH1, CH2, CH3, CH4)을 통해 출력되는 출력전압을 제1 내지 제4 데이터 배선(DL1, DL2, DL3, DL4)에 전달한다.

이때, 제2 및 제3 데이터 링크선(DLL2, DLL3)은 서로 교차한다. 따라서, 제2 데이터 배선(DL2)과 연결되는 제2 데이터 링크선(DLL2)은 데이터 구동부(120)의 제3채널(CH3)과 연결되고, 제3 데이터 배선(DL3)과 연결되는 제3 데이터 링크선(DLL3)은 데이터 구동부(120)의 제2채널(CH2)과 연결된다. 한편, 제1 데이터 배선(DL1)과 연결되는 제1 데이터 링크선(DLL1)은 제1채널(CH1)과 연결되고, 제4 데이터 배선(DL4)과 연결되는 제4 데이터 링크선(DLL4)은 제4채널(CH4)과 연결된다.

이러한 본 발명의 실시예에 따른 액정표시장치에 있어서, 데이터 구동부로부터 출력되는 데이터전압 및 액정패널의 데이터 배선으로 입력되는 데이터전압에 대해 도면을 참조하여 설명한다.

도 3a는 본 발명의 실시예에 따른 액정표시장치의 데이터 구동부에서 출력되는 데이터전압을 도시한 타이밍도이고, 도 3b는 본 발명의 실시예에 따른 액정표시장치의 액정패널의 데이터배선에 입력되는 데이터전압을 도시한 타이밍도이며, 도 2를 함께 참조한다.

도 2와 도 3a에 도시한 바와 같이, 본 발명의 데이터 구동부(120)는 제1 내지 제4채널(CH1, CH2, CH3, CH4)을 통해 데이터전압을 출력하는데, 도 1에 도시된 종래의 데이터 구동부와 동일한 출력을 갖는다.

즉, 제1 내지 제4채널(CH1, CH2, CH3, CH4)을 통해 각각 출력되는 제1 내지 제4출력전압(Vo1, Vo2, Vo3, Vo4)은 4프레임마다 극성이 반전되며, 제1 및 제2출력전압(Vo1, Vo2)이 쌍을 이루어 동일한 타이밍에 극성이 반전되고, 제3 및 제4출력전압(Vo3, Vo4)이 쌍을 이루어 동일한 타이밍에 극성이 반전된다.

이러한 제1 내지 제4출력전압(Vo1, Vo2, Vo3, Vo4)은 제1 내지 제4 데이터 링크선(DLL1, DLD2, DLL3, DLL4)을 통해 제1 내지 제4 데이터 배선(DL1, DL2, DL3, DL4)에 공급된다.

여기서, 제2 및 제3 데이터 링크선(DLL2, DLL3)이 서로 교차하므로, 제2채널(CH2)에서 출력되는 제2출력전압(Vo2)은 제3 데이터 링크선(DLL3)을 통해 제3 데이터 배선(DL3)에 공급되고, 제3채널(CH3)에서 출력되는 제3출력전압(Vo3)은 제2 데이터 링크선(DLL2)을 통해 제2 데이터 배선(DL2)에 공급된다.

따라서, 도 2 및 도 3b에 도시한 바와 같이, 제1 내지 제4 데이터전압(Vd1, Vd2, Vd3, Vd4)이 제1 내지 제4 데이터 배선(DL1, DL2, DL3, DL4)에 각각 입력되는데, 제1 내지 제4 데이터전압(Vd1, Vd2, Vd3, Vd4)은 4프레임마다 극성이 반전되며, 제1 및 제3 데이터전압(Vd1, Vd3)이 쌍을 이루어 동일한 타이밍에 극성이 반전되고, 제2 및 제4 데이터전압(Vd2, Vd4)이 쌍을 이루어 동일한 타이밍에 극성이 반전된다.

이러한 제1 내지 제4 데이터전압(Vd1, Vd2, Vd3, Vd4)에 따라 본 발명의 액정표시장치는 4개의 화소영역(P)마다 데이터전압의 극성이 반전되는 4-도트(4-dot) 인버전 구동을 하여, 적, 녹, 청 화소영역별 휘도 차이 및 극성 치우침 문제를 해결하고, 소비전력을 줄일 수 있다.

또한, 제1 및 제3 데이터 배선(DL1, DL3)이 쌍을 이루어 동일한 타이밍에 충전된 전하를 서로 공유하고, 제2 및 제4 데이터 배선(DL2, DL4)이 쌍을 이루어 동일한 타이밍에 충전된 전하를 공유하는 전하공유제어(charge share control) 동작을 할 수 있다. 이에 따라, 소비전력을 더 줄일 수 있다.

이와 같이, 본 발명의 실시예에서는 듀얼 레이트 구동 방식의 액정표시장치를 이용하여 데이터 배선의 수를 감소시키고 화소영역을 증가시킬 수 있으며, 일부 데이터 링크선을 교차시킴으로써, 일반적인 액정표시장치에 사용되는 구동회로를 듀얼 레이트 구동 방식의 액정표시장치에 사용할 수 있다. 따라서, 하나의 구동회로를 서로 다른 모델에 공용화하여 사용할 수 있으므로, 비용을 절감할 수 있다.

그런데, 데이터 링크선을 교차시킬 경우, 배선 간 저항 및/또는 기생 용량이 달라져 신호 지연이 발생할 수 있다. 이러한 배선 간 신호 지연을 보상하기 위한 본 발명의 데이터 링크선 구조에 대하여 도면을 참조하여 설명한다.

-제1실시예-

도 4는 본 발명의 제1실시예에 따른 액정표시장치용 어레이 기판의 데이터 링크선을 개략적으로 도시한 도면이고, 도 5는 도 4의 데이터 링크선을 통해 공급되는 데이터전압의 경로를 개략적으로 도시한 도면이다.

도 4와 도 5에 도시한 바와 같이, 절연 기판(도시하지 않음) 상에 제1, 제2, 제3 및 제4 데이터 링크선(110, 120, 130, 140)이 형성되며, 제2 데이터 링크선(120)과 제3 데이터 링크선(130)은 교차한다.

따라서, 제1 데이터전압(Vd1)은 제1 데이터 링크선(110)을 통해 제1 데이터 배선(도 2의 DL1)으로 공급되고, 제2 데이터전압(Vd2)은 제2 데이터 링크선(120)을 통해 제2 데이터 배선(도 2의 DL2)으로 공급되며, 제3 데이터전압(Vd3)은 제3 데이터 링크선(130)을 통해 제3 데이터 배선(도 2의 DL3)으로 공급되고, 제4 데이터전압(Vd4)은 제4 데이터 링크선(140)을 통해 제4 데이터 배선(도 2의 DL1)으로 공급된다.

보다 상세하게, 제1, 제2, 제3 및 제4 데이터 링크선(110, 120, 130, 140) 각각은 제1링크부(112, 122, 132, 142)와 제2링크부(114, 124, 134, 144) 및 제3링크부(116, 126, 136, 146)를 포함한다.

제1링크부(112, 122, 132, 142)와 제2링크부(114, 124, 134, 144)는 서로 이격되어 위치하고, 제3링크부(116, 126, 136, 146)는 제1링크부(112, 122, 132, 142) 및 제2링크부(114, 124, 134, 144)와 중첩한다. 이때, 제2 및 제3 데이터 링크선(120, 130)의 제1링크부(122, 132)와 제2링크부(124, 134)는 제1방향을 따라 이격되어 위치하고, 제1 및 제4 데이터 링크선(110, 140)의 제1링크부(112, 142)와 제2링크부(114, 144)는 제2방향을 따라 이격되어 위치한다. 또한, 제2 및 제3 데이터 링크선(120, 130)의 제3링크부(126, 136)는 제1방향을 따라 연장되고, 제1 및 제4 데이터 링크선(110, 140)의 제3링크부(116, 146)는 제2방향을 따라 연장된다.

각 제1링크부(112, 122, 132, 142)는 제1링크선(112a, 122a, 132a, 142a)과 제1링크패드(112b, 122b, 132b, 142b)를 포함하고, 각 제2링크부(114, 124, 134, 144)는 제2링크선(114a, 124a, 134a, 144a)과 제2링크패드(114b, 124b, 134b, 144b)를 포함한다.

이때, 제1링크선(112a, 122a, 132a, 142a)과 제2링크선(114a, 124a, 134a, 144a)의 길이 및/또는 폭을 조절하여 제1, 제2, 제3 및 제4 데이터 링크선(110, 120, 130, 140)이 실질적으로 동일한 저항을 갖도록 할 수 있다.

일례로, 제1링크선(112a, 122a, 132a, 142a)과 제2링크선(114a, 124a, 134a, 144a)은 제2방향을 따라 연장되는데, 제1링크선(112a, 122a, 132a, 142a)은 제2방향을 따라 서로 대응하는 길이를 가지며, 제2링크선(114a, 124a, 134a, 144a)은 제2방향을 따라 서로 대응하는 길이를 가진다. 따라서, 제1링크선(112a, 122a, 132a, 142a)의 저항 및 제2링크선(114a, 124a, 134a, 144a)의 저항을 균일하게 함으로써, 제1, 제2, 제3 및 제4 데이터 링크선(110, 120, 130, 140)의 저항을 균일하게 할 수 있다.

제1링크부(112, 122, 132, 142)와 제2링크부(114, 124, 134, 144)는 서로 다른 층에 위치할 수 있다. 일례로, 제1링크부(112, 122, 132, 142)는 데이터 배선(도 2의 DL1, DL2, DL3, DL4)과 동일 물질로 동일 층에 형성될 수 있고, 제2링크부(114, 124, 134, 144)는 게이트 배선(도 2의 GL1, GL2, GL3, GL4)과 동일 물질로 동일 층에 형성될 수 있다.

제1링크부(112, 122, 132, 142)와 제2링크부(114, 124, 134, 144)는 절연막(도시하지 않음)으로 덮여 있으며, 절연막은 제1링크패드(112b, 122b, 132b, 142b)를 각각 노출하는 제1콘택홀(118a, 128a, 138a, 148a)과 제2링크패드(114b, 124b, 134b, 144b)를 각각 노출하는 제2콘택홀(118b, 128b, 138b, 148b)을 가진다. 제1콘택홀(118a, 128a, 138a, 148a)과 제2콘택홀(118b, 128b, 138b, 148b)의 개수 및 크기는 제한되지 않는다.

제3링크부(116, 126, 136, 146)는 절연막 상부에 위치하며, 제1링크부(112, 122, 132, 142)와 제2링크부(114, 124, 134, 144)를 연결한다. 즉, 제3링크부(116, 126, 136, 146)는 제1콘택홀(118a, 128a, 138a, 148a)을 통해 제1링크부(112, 122, 132, 142)의 제1링크패드(112b, 122b, 132b, 142b)와 접촉하고, 제2콘택홀(118b, 128b, 138b, 148b)을 통해 제2링크부(114, 124, 134, 144)의 제2링크패드(114b, 124b, 134b, 144b)와 접촉한다.

앞서 언급한 바와 같이, 본 발명의 제2 데이터 링크선(120)과 제3 데이터 링크선(130)은 교차한다. 즉, 제2 데이터 링크선(120)의 제2링크부(124)의 제2링크선(124a)이 제3 데이터 링크선(130)의 제3링크부(136)와 교차한다.

이때, 교차에 의해 제2 및 제3 데이터 링크선(120, 130)의 경로가 제1 및 제4 데이터링크선(110, 140)의 경로보다 길어지게 되어 제2 및 제3 데이터 링크선(120, 130)의 저항이 제1 및 제4 데이터링크선(110, 140)보다 증가하고, 제2 및 제3 데이터 링크선(120, 130)은 제1 및 제4 데이터 링크선(110, 140)에 비해 신호가 지연될 수 있다. 따라서, 제1, 제2, 제3 및 제4 데이터 링크선(110, 120, 130, 140)의 제1링크선(112a, 122a, 132a, 142a)이 서로 대응하는 길이를 가지며, 제2링크선(114a, 124a, 134a, 144a)이 서로 대응하는 길이를 갖도록 하여, 제1, 제2, 제3 및 제4 데이터 링크선(110, 120, 130, 140)이 균일한 저항을 갖도록 한다. 이때, 제1링크선(112a, 122a, 132a, 142a)과 제2링크선(114a, 124a, 134a, 144a)의 길이 및/또는 폭을 조절하여 제1, 제2, 제3 및 제4 데이터 링크선(110, 120, 130, 140)이 실질적으로 동일한 저항을 갖도록 할 수도 있다.

이와 같이, 본 발명의 제1실시예에 따른 액정표시장치용 어레이 기판에서는, 제2 및 제3 데이터 링크선(120, 130)을 교차하여 데이터전압을 공급하는데 있어서, 제1, 제2, 제3 및 제4 데이터 링크선(110, 120, 130, 140)의 길이 및 폭을 조절하여 제1, 제2, 제3 및 제4 데이터 링크선(110, 120, 130, 140)이 균일한 저항을 갖도록 함으로써, 균일한 화질을 제공할 수 있다.

-제2실시예-

도 6은 본 발명의 제2실시예에 따른 액정표시장치용 어레이 기판의 데이터 링크선을 개략적으로 도시한 도면이고, 도 7은 도 5의 데이터 링크선을 통해 공급되는 데이터전압의 경로를 개략적으로 도시한 도면이다.

도 6과 도 7에 도시한 바와 같이, 절연 기판(도시하지 않음) 상에 제0, 제1, 제2, 제3, 제4 및 제5 데이터 링크선(200, 210, 220, 230, 240, 250)이 형성되며, 제2 데이터 링크선(220)과 제3 데이터 링크선(230)은 교차한다.

따라서, 제1 데이터전압(Vd1)은 제1 데이터 링크선(210)을 통해 제1 데이터 배선(도 2의 DL1)으로 공급되고, 제2 데이터전압(Vd2)은 제2 데이터 링크선(220)을 통해 제2 데이터 배선(도 2의 DL2)으로 공급되며, 제3 데이터전압(Vd3)은 제3 데이터 링크선(230)을 통해 제3 데이터 배선(도 2의 DL3)으로 공급되고, 제4 데이터전압(Vd4)은 제4 데이터 링크선(240)을 통해 제4 데이터 배선(도 2의 DL1)으로 공급된다.

보다 상세하게, 제1, 제2, 제3 및 제4 데이터 링크선(210, 220, 230, 240) 각각은 제1링크부(212, 222, 232, 242)와 제2링크부(214, 224, 234, 244) 및 제3링크부(216, 226, 236, 246)를 포함한다. 또한, 제0 및 제5 데이터 링크선(200, 250) 각각은 제1링크부(202, 252)와 제2링크부(도시하지 않음) 및 제3링크부(206, 256)을 포함할 수 있다.

제1, 제2, 제3 및 제4 데이터 링크선(210, 220, 230, 240)의 제1링크부(212, 222, 232, 242)와 제2링크부(214, 224, 234, 244)는 서로 이격되어 위치하고, 제3링크부(216, 226, 236, 246)는 제1링크부(212, 222, 232, 242) 및 제2링크부(214, 224, 234, 244)와 중첩한다. 이때, 제2 및 제3 데이터 링크선(220, 230)의 제1링크부(222, 232)와 제2링크부(224, 234)는 제1방향을 따라 이격되어 위치하고, 제1 및 제4 데이터 링크선(210, 240)의 제1링크부(212, 242)와 제2링크부(214, 244)는 제2방향을 따라 이격되어 위치한다.

제1, 제2, 제3 및 제4 데이터 링크선(210, 220, 230, 240)의 제1링크부(212, 222, 232, 242) 각각은 제1링크선(212a, 222a, 232a, 242a)과 제1링크패드(212b, 222b, 232b, 242b)를 포함하고, 제1, 제2, 제3 및 제4 데이터 링크선(210, 220, 230, 240)의 제2링크부(214, 224, 234, 244) 각각은 제2링크선(214a, 224a, 234a, 244a)과 제2링크패드(214b, 224b, 234b, 244b)를 포함한다.

또한, 제0 및 제5 데이터 링크선(200, 250)의 제1링크부(202, 252) 각각은 링크선(202a, 252) 및 링크패드(202b, 252b)를 포함한다.

제1, 제2, 제3 및 제4 데이터 링크선(210, 220, 230, 240)의 제1링크부(212, 222, 232, 242)와 제2링크부(214, 224, 234, 244)는 서로 다른 층에 위치할 수 있다. 일례로, 제1링크부(212, 222, 232, 242)는 데이터 배선(도 2의 DL1, DL2, DL3, DL4)과 동일 물질로 동일 층에 형성될 수 있고, 제2링크부(214, 224, 234, 244)는 게이트 배선(도 2의 GL1, GL2, GL3, GL4)과 동일 물질로 동일 층에 형성될 수 있다.

제1링크부(212, 222, 232, 242)와 제2링크부(214, 224, 234, 244)는 절연막(도시하지 않음)으로 덮여 있으며, 절연막은 제1링크패드(212b, 222b, 232b, 242b)를 각각 노출하는 제1콘택홀(218a, 228a, 238a, 248a)과 제2링크패드(214b, 224b, 234b, 244b)를 각각 노출하는 제2콘택홀(218b, 228b, 238b, 248b)을 가진다. 제1콘택홀(218a, 228a, 238a, 248a)과 제2콘택홀(218b, 228b, 238b, 248b)의 개수 및 크기는 제한되지 않는다.

또한, 제0 및 제5 데이터 링크선(200, 250)의 제1링크부(202, 252)는 제1, 제2, 제3 및 제4 데이터 링크선(210, 220, 230, 240)의 제1링크부(212, 222, 232, 242)와 동일 물질로 동일 층에 형성될 수 있다. 이때, 절연막은 제0 및 제5 데이터 링크선(200, 250)의 제1링크부(202, 252)를 덮으며, 링크패드(202b, 252b)를 노출하는 콘택홀(208a, 258a)을 가진다.

제1, 제2, 제3 및 제4 데이터 링크선(210, 220, 230, 240)의 제3링크부(216, 226, 236, 246)는 절연막 상부에 위치하며, 제1, 제2, 제3 및 제4 데이터 링크선(210, 220, 230, 240)의 제1링크부(212, 222, 232, 242)와 제2링크부(214, 224, 234, 244)를 연결한다. 즉, 제3링크부(216, 226, 236, 246)는 제1콘택홀(218a, 228a, 238a, 248a)을 통해 제1링크부(212, 222, 232, 242)의 제1링크패드(212b, 222b, 232b, 242b)와 접촉하고, 제2콘택홀(218b, 228b, 238b, 248b)을 통해 제2링크부(214, 224, 234, 244)의 제2링크패드(214b, 224b, 234b, 244b)와 접촉한다.

또한, 제0 및 제5 데이터 링크선(200, 250)의 제3링크부(206, 256)는 절연막 상부에 위치하며, 콘택홀(208a, 258a)을 통해 제1링크부(202, 252)의 링크패드(202b, 252b)와 접촉한다.

앞서 언급한 바와 같이, 본 발명의 제2 데이터 링크선(220)과 제3 데이터 링크선(230)은 교차한다. 즉, 제2 데이터 링크선(220)의 제1링크부(222)의 제1링크선(222a)이 제3 데이터 링크선(230)의 제3링크부(236)와 교차한다.

이때, 교차하는 제2 데이터 링크선(220)의 제1링크부(222)의 제1링크선(222a)과 제3 데이터 링크선(230)의 제3링크부(236) 사이에는 기생 용량이 생겨, 제2 및 제3 데이터 링크선(220, 230)은 제1 및 제4 데이터 링크선(210, 240)에 비해 신호가 지연될 수 있다. 따라서, 제1, 제2, 제3 및 제4 데이터 링크선(210, 220, 230, 240)의 기생 용량을 균일하게 배분하여, 이러한 신호 지연을 보상한다.

이를 위해, 제1 데이터 링크선(210)의 제3링크부(216)를 제0 데이터 링크선(200)의 제1링크부(202) 및 제3 데이터 링크선(230)의 제2링크부(234)와 중첩시키고, 제4 데이터 링크선(240)의 제3링크부(246)를 제2 데이터 링크선(220)의 제2링크부(224) 및 제5 데이터 링크선(250)의 제1링크부(252)와 중첩시킨다. 이때, 각각의 중첩 면적은 제2 데이터 링크선(220)의 제1링크부(222)의 제1링크선(222a) 및 제3 데이터 링크선(230)의 제3링크부(236) 사이의 중첩 면적과 동일한 것이 바람직하다.

이에 따라, 제0 데이터 링크선(200)과 제1 데이터 링크선(210) 사이에는 제1 기생 용량(C1)이 생기고, 제1 데이터 링크선(210)과 제3 데이터 링크선(230) 사이에는 제2 기생 용량(C2)이 생기며, 제2 데이터 링크선(220)과 제3 데이터 링크선(230) 사이에는 제3 기생 용량(C3)이 생기고, 제2 데이터 링크선(220)과 제4 데이터 링크선(240) 사이에는 제4 기생 용량(C4)이 생기며, 제4 데이터 링크선(240)과 제5 데이터 링크선(250) 사이에는 제5 기생 용량(C5)이 생긴다. 즉, 제1 데이터 링크선(210)에는 제1 및 제2 기생 용량(C1, C2)이 연결되고, 제2 데이터 링크선(220)에는 제3 및 제4 기생 용량(C3, C4)이 연결되며, 제3 데이터 링크선(230)에는 제2 및 제3 기생 용량(C2, C3)이 연결되고, 제4 데이터 링크선(240)에는 제4 및 제5 기생 용량(C4, C5)이 연결된다.

이와 같이, 본 발명의 제2실시예에 따른 액정표시장치용 어레이 기판에서는, 제2 및 제3 데이터 링크선(220, 230)을 교차하여 데이터전압을 공급하는데 있어서, 제1 및 제4 데이터 링크선(210, 240)이 인접한 데이터 링크선(200, 250)과 중첩하도록 함으로써, 제1, 제2, 제3 및 제4 데이터 링크선(210, 220, 230, 240)의 기생 용량을 균일하게 하여, 균일한 화질을 제공할 수 있다.

한편, 교차에 의해 제2 및 제3 데이터 링크선(220, 230)의 경로가 제1 및 제4 데이터링크선(210, 240)의 경로보다 길어지게 되어 제2 및 제3 데이터 링크선(220, 230)의 저항이 제1 및 제4 데이터링크선(210, 240)보다 증가할 수 있다. 따라서, 제1링크선(212a, 222a, 232a, 242a)과 제2링크선(214a, 224a, 234a, 144a)의 길이 및/또는 폭을 조절하여 제1, 제2, 제3 및 제4 데이터 링크선(210, 220, 230, 240)이 균일한 저항을 갖도록 할 수도 있다.

즉, 제1, 제2, 제3 및 제4 데이터 링크선(210, 220, 230, 240)의 제1링크선(212a, 222a, 232a, 242a)이 서로 대응하는 길이를 가지며, 제2링크선(214a, 224a, 234a, 244a)이 서로 대응하는 길이를 갖도록 할 수 있다. 이때, 제1링크선(212a, 222a, 232a, 242a)과 제2링크선(214a, 224a, 234a, 144a)의 폭을 조절하여 제1, 제2, 제3 및 제4 데이터 링크선(210, 220, 230, 240)은 실질적으로 동일한 저항을 가질 수도 있다.

앞선 실시예에서는 액정표시장치를 일례로 설명하였으나, 이에 한정되지 않으며, 본 발명의 교차하며 균일한 저항 및/또는 기생 용량을 갖는 데이터 링크선 구조는 다른 표시장치에도 적용될 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 통상의 기술자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

110: 액정패널 120: 데이터 구동부
GL1, GL2, GL3, GL4: 제1, 제2, 제3, 제4 게이트 배선
DL1, DL2, DL3, DL4: 제1, 제2, 제3, 제4 데이터 배선
P: 화소 영역 T: 박막 트랜지스터
Clc: 액정 커패시터
DLL1, DLL2, DLL3, DLL4: 제1, 제2, 제3, 제4 데이터 링크선
CH1, CH2, CH3, CH4: 제1, 제2, 제3, 제4채널

Claims

기판과;
상기 기판 상에 위치하고 제1방향으로 연장된 적어도 하나의 게이트 배선과;
제2방향으로 연장되고 상기 적어도 하나의 게이트 배선과 교차하여 화소 영역을 정의하는 제n 내지 제(n+4) 데이터 배선(n은 자연수)과;
상기 화소 영역에 각각 위치하고, 상기 적어도 하나의 게이트 배선 및 상기 제n 내지 제(n+4) 데이터 배선과 연결되는 박막 트랜지스터와;
상기 박막 트랜지스터와 연결되는 화소 전극과;
상기 제n 내지 제(n+4) 데이터 배선과 각각 연결되는 제n 내지 제(n+4) 데이터 링크선
을 포함하고,
상기 제(n+1) 및 제(n+2) 데이터 링크선은 교차하는 표시장치용 어레이 기판.
제1항에 있어서,
상기 제n 내지 제(n+4) 데이터 링크선의 저항은 실질적으로 동일한 표시장치용 어레이 기판.
제2항에 있어서,
상기 제n 내지 제(n+4) 데이터 링크선의 각각은 제1링크부와 제2링크부 및 제3링크부를 포함하고,
상기 제3링크부는 상기 제1 및 제2링크부를 연결하며,
상기 제n 내지 제(n+4) 데이터 링크선의 제1링크부는 서로 대응하는 길이의 제1링크선을 포함하고, 상기 제n 내지 제(n+4) 데이터 링크선의 제2링크부는 서로 대응하는 길이의 제2링크선을 포함하는 표시장치용 어레이 기판.
제1항에 있어서,
상기 제n 내지 제(n+4) 데이터 링크선의 기생 용량은 실질적으로 동일한 표시장치용 어레이 기판.
제4항에 있어서,
상기 제(n+1) 데이터 링크선의 제1링크부와 상기 제(n+2) 데이터 링크선의 제3링크부가 교차하며,
상기 제n 데이터 링크선의 제3링크부는 제(n-1) 데이터 링크선의 제1링크부 및 제(n+2) 데이터 링크선의 제2링크부와 중첩하고,
상기 제(n+3) 데이터 링크선의 제3링크부는 제(n+1) 데이터 링크선의 제2링크부 및 제(n+4) 데이터 링크선의 제1링크부와 중첩하는 표시장치용 어레이 기판.
제1항 내지 제5항 중 어느 한 항에 있어서,
상기 적어도 하나의 게이트 배선은 제1 및 제2 게이트 배선을 포함하고,
상기 제1방향으로 인접한 화소영역에 각각 위치하는 제1 및 제2 박막 트랜지스터는 상기 제n 내지 제(n+4) 데이터 배선 중 하나를 공유하며,
상기 제1 및 제2 박막 트랜지스터는 상기 제1 및 제2 게이트 배선과 각각 연결되는 표시장치용 어레이 기판.