JP4564730B2 - チップオンガラス型液晶表示装置 - Google Patents

Description

本発明は、液晶表示装置に関し、特に、駆動回路の相互間の配線が液晶パネル上に直接形成されたチップオンガラス型液晶表示装置に関する。

アクティブマトリックス型液晶表示装置は、複数のスキャンラインと複数の信号ラインとの相互交叉点の付近に位置する薄膜トランジスタ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ：以下、“ＴＦＴ”という）を有し、液晶画素（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｐｉｘｅｌｓ）はＴＦＴにより駆動される。
スキャンラインはスキャン信号を提供する外部のゲート駆動ＩＣに連結されており、信号ラインはイメージ信号を提供する外部のソース駆動ＩＣに連結されている。
スキャン信号によりターンオンされるＴＦＴを通じてソース駆動ＩＣから入力されたイメージ信号が液晶に提供されると指定されたイメージが表示される。

スキャンラインがゲート駆動ＩＣに、そして、信号ラインがソース駆動ＩＣに連結される方法には、印刷回路基板を用いるＴＡＢ方法と、チップオンガラス（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ：以下、“ＣＯＧ”という）方法とがある。
ＣＯＧ方法において、ゲート駆動ＩＣとソース駆動ＩＣはソルダリングまたは金属ペースト（ｍｅｔａｌｌｉｃ ｐａｓｔｅ）を通じて液晶パネル上に直接付着され、ゲート駆動ＩＣまたはソース駆動ＩＣ相互間の配線もやはりパネル上に直接成される。
このようにＣＯＧ技術の適用によりパネル上に直接成された配線を通常的に“パネル配線”という。
本明細書においては、以下にゲート駆動ＩＣ及びソース駆動ＩＣを通称して“駆動回路”という。そして、駆動回路を駆動させるために、各々の駆動回路に提供される電圧を“駆動電圧”という。

図１は、駆動回路の相互間のパネル配線により駆動回路１０２、１０４、１０６の各々に駆動電圧が印加されることを説明する図である。
パネル配線は抵抗（Ｒｎ−１）と抵抗（Ｒｎ）にモデルリングできる。
図１に示すように駆動回路１０２、１０４、１０６に駆動電圧を供給するためのパネル配線（Ｒｎ−１、Ｒｎ）が駆動回路１０２、１０４、１０６間に直列連結される場合、駆動回路１０２、１０４、１０６の内部の抵抗成分とパネル配線（Ｒｎ−１、Ｒｎ）の抵抗成分により電圧降下が生じる。
このような電圧降下により次の（数式１）のような関係が成り立つ。

（数式１）
Ｖｏ（ｎ−１）＞Ｖｉ（ｎ）＞Ｖｏ（ｎ）＞Ｖｉ（ｎ＋１）

前記（数式１）において、Ｖｉ（ｎ）は駆動回路１０４に実際に入力される駆動電圧であり、Ｖｏ（ｎ）は次段の駆動のために、駆動回路１０４から出力される駆動電圧である。
このような理由で、幾つかの駆動回路連結を経ることになると、ある段階の以下の駆動回路において、実際に入力される駆動電圧が駆動回路を作動させることに必要な最小限の電圧（以下、“作動電圧”という）の以下に下がって駆動回路の正常作動ができない場合もある。

本発明は、このような問題を解決するために提案されたものであって、ＴＦＴ−ＬＣＤ製造において、ＣＯＧ技術を適用して駆動回路に駆動電圧を供給するための配線をパネル上に直接形成する際、駆動電圧のための配線が駆動回路間に直列に連結されても駆動回路を正常作動させることができる駆動電圧が全ての駆動回路に提供されるようにすることを目的とする。

上記目的を達成するためになされた本発明による液晶表示装置は、チップオンガラス型液晶表示装置において、多数個の画素を備えた液晶パネルと、前記液晶パネル上に形成された第１のパネル配線により相互直列結合されて前記第１のパネル配線を通じて駆動電圧を供給され、前記液晶パネルに表示されるデータに対応される階調電圧を発生して前記液晶パネルに提供する複数のソース駆動部と、前記液晶パネル上に形成された第２のパネル配線により相互直列結合されて前記第２のパネル配線を通じて駆動電圧を供給され、前記液晶パネルの前記多数個の画素を１列ずつ順次スキャンニングする複数のゲート駆動部を備え、ｎを１以上の所定の整数とするとき、前記複数のソース駆動部の各々は、ｎ番目の駆動回路に入力されるソース駆動電圧と（ｎ＋１）番目の駆動回路に入力されるソース駆動電圧とが同一であるように、パネル配線の長さ、幅、厚さ、比抵抗を調節してパネル配線により降下する電圧を調節することにより、ｎ番目の駆動回路に入力されるソース駆動電圧を昇圧して出力し、
前記ソース駆動部は、前記ｎ番目の駆動回路に入力されるソース駆動電圧を所定レベルまで上昇させる電荷ポンピング回路と、前記電荷ポンピング回路の出力電圧を安定化させるバッファ回路とを備えることを特徴とする。

前記バッファ回路は、直列連結された２つのＣＭＯＳインバータからなり、前記電荷ポンピング回路の出力電圧が前記バッファ回路の入力電圧と駆動電圧に使用されることが好ましい。
前記第１のパネル配線の抵抗値は、前記バッファ回路の出力電圧と、前記第１の配線の長さ、幅及び厚さの工程変数により調節されることが好ましい。

また、上記目的を達成するためになされた本発明による液晶表示装置は、チップオンガラス型液晶表示装置において、多数個の画素を備えた液晶パネルと、前記液晶パネル上に形成された第１のパネル配線により相互直列結合されて前記第１のパネル配線を通じて駆動電圧を供給され、前記液晶パネルに表示されるデータに対応される階調電圧を発生して前記液晶パネルに提供する複数のソース駆動部と、前記液晶パネル上に形成された第２のパネル配線により相互直列結合されて前記第２のパネル配線を通じて駆動電圧を供給され、前記液晶パネルの前記多数個の画素を１列ずつ順次スキャンニングする複数のゲート駆動部を備え、ｎを１以上の所定の整数とするとき、前記複数のゲート駆動部の各々はｎ番目の駆動回路に入力されるゲート駆動電圧と（ｎ＋１）番目の駆動回路に入力されるゲート駆動電圧とが同一であるように、パネル配線の長さ、幅、厚さ、比抵抗を調節してパネル配線により降下する電圧を調節することにより、ｎ番目の駆動回路に入力されるゲート駆動電圧を昇圧して出力し、
前記ゲート駆動部は、前記ｎ番目の駆動回路に入力されるゲート駆動電圧を所定レベルまで上昇させる電荷ポンピング回路と、前記電荷ポンピング回路の出力電圧を安定化させるバッファ回路とを備えることを特徴とする。

前記第２のパネル配線の抵抗値は、前記バッファ回路の出力電圧と、前記第２の配線の長さ、幅及び厚さの工程変数により調節されることが好ましい。
前記バッファ回路は、直列連結された２つのＣＭＯＳインバータからなり、前記電荷ポンピング回路の出力電圧が前記バッファ回路の入力電圧と駆動電圧に使用されることが好ましい。

このような本発明の構成によると、電圧降下により後端の駆動回路が作動しない場合が生じない。また、駆動回路の直列連結個数に制限されない長所がある。

以下、添付の図面を参照しながら本発明の望ましい実施の形態をより詳細に説明する。
説明の一貫性のため、図面において同一の参照符号は同一または類似な構成要素及び信号を指すものとして使用する。

図２は、本発明の一実施の形態による駆動電圧発生部のブロック図である。
図２に示すように、電荷ポンピング回路２０２とバッファ２０４とからなる駆動電圧発生部２００が各々の駆動ＩＣに備えられる。

電荷ポンピング回路２０２は、先端の駆動ＩＣから印加された駆動電圧（Ｖｉ）を所定レベルまで上昇させて電圧（Ｖｃｐ）を出力する。
電荷ポンピング回路２０２は既に当業界に広く知られているので、ここで具体的な構成については開示しない。
バッファ回路２０４は電荷ポンピング回路２０２から出力された電圧（Ｖｃｐ）を安定化させて電圧（Ｖｏ）を生成し、これを次段に出力する。

図３は、図２に図示されたバッファ回路の一例の回路図である。図３に示しているように、バッファ回路２０４は直列連結された２つのＣＭＯＳインバータにより構成できる。
電荷ポンピング回路２０２は、バッファ回路２０４の駆動電圧と入力電圧として、上昇電圧（Ｖｃｐ）を供給し、バッファ回路２０４は、電圧（Ｖｃｐ）を損失なしに出力するために、ＣＭＯＳ回路により構成される。

図４は、本発明によるパネル配線の抵抗値を説明する図である。
図４において、抵抗（Ｒｎ）は次の（数式２）のように示している。

（数式２）
Ｒｎ＝ρ×Ｌ／（Ｗ×ｔ）

前記の（数式２）において、ρは比抵抗で、Ｌは長さで、Ｗは幅で、ｔは厚さである。
前記のようにパネル配線における電圧降下を考えて、予め電圧を上昇させて出力する方法に付け加えて、パネル配線のＬ、Ｗ、ｔを工程上の方法により調節してパネル配線により降下される電圧を調節することにより、最終的にＶｉ（ｎ）とＶｉ（ｎ＋１）とが同じくなるようにすることができる。

即ち、本発明によると、ｎ番目の駆動ＩＣの内部に前述のような駆動電圧発生部（図２の２００）を備えることにより、入力された駆動電圧以上に上昇された電圧を出力した後、パネル配線の抵抗値を工程上で適切に調節することにより、ｎ番目の駆動ＩＣ、即ち、先端のゲート及びソース駆動ＩＣに印加されるゲート及びソース駆動電圧と（ｎ＋１）番目、即ち、後端のゲート及びソース駆動ＩＣに印加されるゲート及びソース駆動電圧が同じになるようにする。

ここで、説明した実施の形態等は、当業者が本発明を容易に理解し、実施できるようにするためのものにすぎず、本発明の範囲を限定しようとするものではない。
従って、当業者等は本発明の技術的範囲内で多様な変形または変更が可能である。

液晶表示装置における駆動回路の相互間の連結関係を説明する図である。 本発明の一実施の形態による駆動電圧発生部のブロック図である。 図２に示しているバッファ回路の一例の回路図である。 本発明によるパネル配線の抵抗値を説明する図である。

符号の説明

１０２、１０４、１０６ 駆動回路
２０２ 電荷ポンピング回路
２０４ バッファ回路

Claims (6)

1. チップオンガラス型液晶表示装置において、
   多数個の画素を備えた液晶パネルと、
   前記液晶パネル上に形成された第１のパネル配線により相互直列結合されて前記第１のパネル配線を通じて駆動電圧を供給され、前記液晶パネルに表示されるデータに対応される階調電圧を発生して前記液晶パネルに提供する複数のソース駆動部と、
   前記液晶パネル上に形成された第２のパネル配線により相互直列結合されて前記第２のパネル配線を通じて駆動電圧を供給され、前記液晶パネルの前記多数個の画素を１列ずつ順次スキャンニングする複数のゲート駆動部を備え、
   ｎを１以上の所定の整数とするとき、
   前記複数のソース駆動部の各々は、ｎ番目の駆動回路に入力されるソース駆動電圧と（ｎ＋１）番目の駆動回路に入力されるソース駆動電圧とが同一であるように、パネル配線の長さ、幅、厚さ、比抵抗を調節してパネル配線により降下する電圧を調節することにより、ｎ番目の駆動回路に入力されるソース駆動電圧を昇圧して出力し、
   前記ソース駆動部は、前記ｎ番目の駆動回路に入力されるソース駆動電圧を所定レベルまで上昇させる電荷ポンピング回路と、前記電荷ポンピング回路の出力電圧を安定化させるバッファ回路とを備える、ことを特徴とするチップオンガラス型液晶表示装置。
2. 前記バッファ回路は、直列連結された２つのＣＭＯＳインバータからなり、前記電荷ポンピング回路の出力電圧が前記バッファ回路の入力電圧と駆動電圧に使用されることを特徴とする請求項１記載のチップオンガラス型液晶表示装置。
3. 前記第１のパネル配線の抵抗値は、前記バッファ回路の出力電圧と、前記第１の配線の長さ、幅及び厚さの工程変数により調節されることを特徴とする請求項１記載のチップオンガラス型液晶表示装置。
4. チップオンガラス型液晶表示装置において、
   多数個の画素を備えた液晶パネルと、
   前記液晶パネル上に形成された第１のパネル配線により相互直列結合されて前記第１のパネル配線を通じて駆動電圧を供給され、前記液晶パネルに表示されるデータに対応される階調電圧を発生して前記液晶パネルに提供する複数のソース駆動部と、
   前記液晶パネル上に形成された第２のパネル配線により相互直列結合されて前記第２のパネル配線を通じて駆動電圧を供給され、前記液晶パネルの前記多数個の画素を１列ずつ順次スキャンニングする複数のゲート駆動部を備え、
   ｎを１以上の所定の整数とするとき、
   前記複数のゲート駆動部の各々はｎ番目の駆動回路に入力されるゲート駆動電圧と（ｎ＋１）番目の駆動回路に入力されるゲート駆動電圧とが同一であるように、パネル配線の長さ、幅、厚さ、比抵抗を調節してパネル配線により降下する電圧を調節することにより、ｎ番目の駆動回路に入力されるゲート駆動電圧を昇圧して出力し、
   前記ゲート駆動部は、前記ｎ番目の駆動回路に入力されるゲート駆動電圧を所定レベルまで上昇させる電荷ポンピング回路と、前記電荷ポンピング回路の出力電圧を安定化させるバッファ回路とを備える、ことを特徴とするチップオンガラス型液晶表示装置。
5. 前記第２のパネル配線の抵抗値は、前記バッファ回路の出力電圧と、前記第２の配線の長さ、幅及び厚さの工程変数により調節されることを特徴とする請求項４記載のチップオンガラス型液晶表示装置。
6. 前記バッファ回路は、直列連結された２つのＣＭＯＳインバータからなり、前記電荷ポンピング回路の出力電圧が前記バッファ回路の入力電圧と駆動電圧に使用されることを特徴とする請求項４記載のチップオンガラス型液晶表示装置。

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