JP2001094094A5

JP2001094094A5 - 半導体装置

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Publication number: JP2001094094A5
Application number: JP1999266668A
Authority: JP
Filing date: 1999-09-21
Publication date: 2006-03-09

Description

【特許請求の範囲】
【請求項１】
半導体基板上に形成された複数のＭＩＳＦＥＴからなるパワーＭＩＳＦＥＴを含む半導体装置であって、
前記ＭＩＳＦＥＴは、
前記半導体基板上に形成されたドレイン領域およびソース領域と、
前記ソース領域とドレイン領域の間に形成されたチャネル領域と、
前記チャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極とドレイン領域の間に形成され、前記ドレイン領域よりも不純物濃度が低いドレインオフセット領域と、
前記チャネル領域とソース領域の下に形成されたウェル領域と、
前記複数のＭＩＳＦＥＴ上に形成された第１絶縁膜と、
前記第1絶縁膜上に形成されたソース配線およびドレイン配線を有し、
前記第1絶縁膜内にソース用開口部およびドレイン用開口部が形成され、
前記ソース用開口部およびドレイン用開口部にそれぞれソース用導電プラグおよびドレイン用導電プラグが形成され、
前記ソース配線およびソース領域は前記ソース用導電プラグによって電気的に接続され、
前記ドレイン配線およびドレイン領域は前記ドレイン用導電プラグによって電気的に接続されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、前記パワーＭＩＳＦＥＴは移動通信機器に搭載されるＲＦパワーモジュールに使用され、
前記パワーＭＩＳＦＥＴは、前記ＲＦパワーモジュール内に形成された複数段増幅器を構成することを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置であって、前記ＲＦパワーモジュールの動作周波数は５００ＭＨｚ以上であることを特徴とする半導体装置。
【請求項４】
請求項２記載の半導体装置であって、前記パワーＭＩＳＦＥＴは複数の単位ブロックを配置して構成され、
それぞれの単位ブロックは前記複数のＭＩＳＦＥＴの中のいくつかのＭＩＳＦＥＴで構成されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置であって、前記複数の単位ブロック中の前記ゲート電極、ソース領域、ドレイン領域はそれぞれ電気的に接続されていることを特徴とする半導体装置。
【請求項６】
請求項４記載の半導体装置であって、前記複数の単位ブロックは整列配置列されていることを特徴とする半導体装置。
【請求項７】
請求項４記載の半導体装置であって、前記複数の単位ブロックはそれぞれゲート用ボンディングパッドおよびドレイン用ボンディングパッドを有し、
前記ゲート用ボンディングパッドおよびドレイン用ボンディングパッドは、それぞれ前記ゲート電極およびドレイン電極と電気的に接続されていることを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置であって、前記第１絶縁膜の主面はＣＭＰ法によって平坦化されていることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置であって、前記複数のＭＩＳＦＥＴの中の隣接する２つのＭＩＳＦＥＴはドレイン領域を共有していることを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置であって、前記ソース用導電プラグおよびドレイン用導電プラグは金属からなることを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置であって、前記ソース配線およびドレイン配線の上に第２絶縁膜が形成され、
前記第２絶縁膜上に上部ソース配線および上部ドレイン配線が形成され、
前記上部ソース配線および上部ドレイン配線は、それぞれ前記ソース配線およびドレイン配線と電気的に接続されていることを特徴とする半導体装置。
【請求項１２】
請求項１記載の半導体装置であって、前記ソース領域、ドレイン領域、ドレインオフセット領域は第１導電型を有し、
前記ウェル領域は第２導電型を有し、
前記第１導電型および第２導電型は反対の導電型であることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置であって、前記第１および第２導電型はそれぞれｎ型およびｐ型であることを特徴とする半導体装置。
【請求項１４】
請求項１２記載の半導体装置であって、前記半導体基板上に前記第２導電型を有する半導体層が形成され、
前記ソース領域、ドレイン領域、ドレインオフセット領域は前記半導体層内に形成され、
前記ウェル領域の不純物濃度は前記半導体層の不純物濃度より高いことを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置であって、前記半導体層はエピタキシャル成長法によって形成されることを特徴とする半導体装置。
【請求項１６】
請求項１記載の半導体装置であって、前記半導体基板の裏面に裏面ソース電極が形成され、
前記ソース領域と裏面ソース電極はリーチスルー層を介して電気的に接続されていることを特徴とする半導体装置。
【請求項１７】
請求項１記載の半導体装置であって、前記ソース領域とウェル領域は電気的に接続されていることを特徴とする半導体装置。
【請求項１８】
請求項１７記載の半導体装置であって、前記ソース領域とウェル領域はリーチスルー層を介して電気的に接続されていることを特徴とする半導体装置。
【請求項１９】
請求項１記載の半導体装置であって、前記複数のＭＩＳＦＥＴはＬＤＭＯＳＦＥＴであることを特徴とする半導体装置。

Claims

Ｐ型シリコン半導体基板と、
上記基板の一方の主面に位置された、上記基板よりも低不純物濃度を有するＰ型シリコン半導体層と、
上記半導体層の主面内に互いに離間して設けられた、第１のＮ型領域および第２のＮ型領域と、
上記半導体層の主面内の上記第１のＮ型領域および第２のＮ型領域の間であって、上記第１のＮ型領域から離間し、そして上記第２のＮ型領域に接して位置された、上記第２のＮ型領域よりも低不純物濃度を有する第３のＮ型領域と、
上記第１のＮ型領域と上記第３のＮ型領域との間に位置し、チャネルが形成される上記半導体層の主面上であって、端部が上記第１領域および上記第３領域をそれぞれオーバラップし、かつ上記第１領域および上記第３領域上にそれぞれ終端するように、ゲート絶縁膜を介して設けられたゲート電極と、
上記第１領域および上記第２領域のそれぞれに接続された第１電極および第２電極と、そして
上記半導体基板の一方の主面とは反対の他方の主面に接続された第３電極とを有し、
上記第１のＮ型領域と上記第３のＮ型領域との間に位置した上記半導体層内の不純物濃度分布が、上記半導体層の表面から上記半導体基板に向かって増加するＰ型分布域と、上記Ｐ型分布域に重なり、上記半導体層の表面から上記半導体基板に向かって減少するＮ型分布域とで構成されたことを特徴とする半導体装置。
Ｐ型シリコン半導体基板と、
上記基板の一方の主面に位置された、上記基板よりも低不純物濃度を有するＰ型シリコン半導体層と、
上記半導体層の主面内に互いに離間して設けられた、第１のＮ型領域および第２のＮ型領域と、
上記半導体層の主面内の上記第１のＮ型領域および第２のＮ型領域の間であって、上記第１のＮ型領域から離間し、そして上記第２のＮ型領域に接して位置された、上記第２のＮ型領域よりも低不純物濃度を有する第３のＮ型領域と、
上記第１のＮ型領域と上記第３のＮ型領域との間に位置し、チャネルが形成される上記半導体層の主面上であって、端部が上記第１領域および上記第３領域をそれぞれオーバラップし、かつ上記第１領域および上記第３領域上にそれぞれ終端するように、ゲート絶縁膜を介して設けられたゲート電極と、
上記第１領域および上記第２領域のそれぞれに接続された第１電極および第２電極と、そして
上記半導体基板の一方の主面とは反対の他方の主面に接続された第３電極とを有し、
上記第１のＮ型領域と上記第３のＮ型領域との間に位置した上記半導体層内の不純物濃度分布が、上記半導体層の表面から上記半導体基板に向かって増加するＰ型分布域と、上記Ｐ型分布域に重なり、上記半導体層の表面から離れた内部において不純物濃度のピークを有するＮ型分布域とで構成されたことを特徴とする半導体装置。
第１導電型の半導体基板と、
上記半導体基板の一方の主面に位置された、上記半導体基板よりも低不純物濃度を有する第１導電型の半導体層と、
上記半導体層の主面内に互いに離間して設けられた、上記第１導電型とは反対の第２導電型の第１領域および第２領域と、
上記半導体層の主面内の上記第１領域および第２領域の間であって、上記第１領域から離間し、そして上記第２領域に接して位置された、上記第１領域よりも低不純物濃度を有する第３領域と、
上記第１領域と上記第３領域との間に位置した上記半導体層の主面上であって、一部が上記第１領域および上記第３領域をそれぞれオーバラップするように、ゲート絶縁膜を介して設けられたゲート電極と、
上記第１領域および上記第２領域のそれぞれに接続された第１電極および第２電極と、そして
上記半導体基板の一方の主面とは反対の他方の主面に接続された第３電極とを有し、
上記第１領域と上記第３領域との間に位置した上記半導体層の主面には、上記第３領域内に終端する第１導電型の第４領域が選択的に形成され、
上記ゲート電極下に位置する上記第４領域内に、上記第３領域よりも深い位置に上記第４領域の表面不純物濃度よりも高い不純物濃度を有する第１導電型のポケット層を有することを特徴とする半導体装置。
請求項３において、上記第１電極と上記第３電極は電気的に接続されていることを特徴とする半導体装置。
請求項３において、上記第１半導体層には上記第１領域および上記半導体基板に接する第１導電型の第５領域が設けられていることを特徴とする半導体装置。
請求項３において、上記第３電極は、第１基準電位に接続され、上記第２電極は、第２基準電位に接続されることを特徴とする半導体装置。
請求項６において、上記第３電極はソース電極であり、上記第２電極は、ドレイン電極であることを特徴とする半導体装置。
請求項６または請求項７において、上記第１基準電位は接地電位であり、上記第２基準電位は、電源電位であることを特徴とする半導体装置。
請求項３において、上記ポケット層は上記半導体層の主面に対して斜め方向のイオン打ち込み方法により形成されていることを特徴とする半導体装置。
第１導電型の半導体基板と、
上記半導体基板の一方の主面に位置された、上記半導体基板よりも低不純物濃度を有する第１導電型の半導体層と、
上記半導体層の主面内に互いに離間して設けられた、上記第１導電型とは反対の第２導電型の第１領域および第２領域と、
上記半導体層の主面内の上記第１領域および第２領域の間であって、上記第１領域から離間し、そして上記第２領域に接して位置された、上記第１領域よりも低不純物濃度を有する第３領域と、
上記第１領域と上記第３領域との間に位置した上記半導体層の主面上であって、一部が上記第１領域および上記第３領域をそれぞれオーバラップするように、ゲート絶縁膜を介して設けられたゲート電極と、
上記第１領域および上記第２領域のそれぞれに接続された第１電極および第２電極と、そして
上記半導体基板の一方の主面とは反対の他方の主面に接続された第３電極とを有し、
上記第３領域とゲート電極とがオーバーラップしている間に存在するゲート絶縁膜の第１膜厚が上記第１領域と上記第３領域との間に位置した上記半導体層の主面上におけるゲート絶縁膜の第２膜厚よりも大きいことを特徴とする半導体装置。
請求項１０において、上記第１領域と上記第３領域との間に位置した上記半導体層の主面には、上記第３領域内に終端する第１導電型の第４領域が選択的に形成されていることを特徴とする半導体装置。
請求項１０または請求項１１において、上記第１電極と上記第３電極は電気的に接続されていることを特徴とする半導体装置。
請求項１０において、上記第１半導体層には上記第１領域および上記半導体基板に接する第１導電型の第５領域が設けられていることを特徴とする半導体装置。
請求項１０において、上記第３電極は、第１基準電位に接続され、上記第２電極は、第２基準電位に接続されることを特徴とする半導体装置。
請求項１４において、上記第３電極はソース電極であり、上記第２電極は、ドレイン電極であることを特徴とする半導体装置。
請求項１４または請求項１５において、上記第１基準電位は接地電位であり、上記第２基準電位は、電源電位であることを特徴とする半導体装置。
請求項１０において、上記第１膜厚のゲート絶縁膜は、上記第２膜厚のゲート絶縁膜よりテーパ形状を成すように厚く形成されていることを特徴とする半導体装置。
請求項１７において、上記第１膜厚のゲート絶縁膜は、バーズビーク構造よりなることを特徴とする半導体装置。
(1)第１導電型の半導体基体と、
(2)上記半導体基体の一方の主面に位置された、上記半導体基体よりも低不純物濃度を有する第１導電型の半導体層と、
(3)上記半導体層の主面内に互いに離間して設けられた、上記第１導電型とは反対の第２導電型の第１領域および第２領域と、
(4)上記半導体層の主面内の上記第１領域および第２領域の間であって、上記第１領域から離間し、そして上記第２領域に接して位置された、上記第１領域よりも低不純物濃度を有する第３領域と、
(5)上記第１領域と上記第３領域との間に位置した上記半導体層の主面上であって、一部が上記第１領域および上記第３領域をそれぞれオーバラップするように、ゲート絶縁膜を介して設けられたゲート電極と、
(6)上記第１領域および上記第２領域のそれぞれに接続された第１電極および第２電極と、そして
(7)上記半導体基板の一方の主面とは反対の他方の主面に接続された第３電極とを有し、
上記第３領域とゲート電極とがオーバーラップしている間にバーズビークが存在し、
上記第３領域表面の不純物濃度は、上記第２領域の不純物濃度にほぼ等しいか、もしくはそれ以上であることを特徴とする半導体装置。
請求項１９において、上記第３領域表面の不純物濃度は、１Ｅ１９(１×１０^１９ｃｍ-3)以上のピーク値を有することを特徴とする半導体装置。
請求項１９または請求項２０において、上記第３領域表面の不純物濃度は表面からの深さが０．００５μｍ以内に分布していることを特徴とする半導体装置。
主面に低不純物濃度を有する第１導電型の半導体層が形成された基板と、
上記半導体層の主面内に互いに離間して設けられた、上記第１導電型とは反対の第２導電型の第１領域および第２領域と、
上記半導体層の主面内の上記第１領域および第２領域の間であって、上記第１領域から離間し、そして上記第２領域に接して位置された、上記第１領域よりも低不純物濃度を有する第３領域と、
上記第１領域と上記第３領域との間に位置した上記半導体層の主面上であって、一部が上記第１領域および上記第３領域をそれぞれオーバラップするように、
ゲート絶縁膜を介して設けられたゲート電極と、そして、
上記ゲート絶縁膜下の上記半導体層内に形成された第１導電型のウエル領域とを有し、
上記第３領域とゲート電極とがオーバーラップしている間に存在するゲート絶縁膜の第１膜厚が、上記第１領域と上記第３領域との間に位置した上記半導体層の主面上におけるゲート絶縁膜の第２膜厚よりも厚く形成され、上記第３領域は浅い高濃度領域と深い低濃度領域とから成ることを特徴とする半導体装置。
請求項２２において、上記ウエル領域が上記第３領域に終端していることを特徴とする半導体装置。
請求項２２において、上記ウエル領域が上記ゲート電極下に終端していることを特徴とする半導体装置。
請求項２２において、上記ゲート電極は、Ｐ型不純物を含む多結晶シリコン層と上記多結晶シリコン上に積層された高融点シリサイド層とから成ることを特徴とする半導体装置。
半導体基板と、
上記半導体基板の主面上に形成された第１導電型を持つ半導体層と、
上記半導体層主面に互いに離間されて位置した、上記第１導電型とは反対の第２導電型を持つ第１および第２領域と、
上記第１領域と第２領域との間に位置した上記半導体層主面内であって、上記第１領域から離間し、上記第２領域に接するように形成された第２導電型の第３領域と、
上記第１領域と上記第３領域との間のチャネル領域となる上記半導体層の主面に設けられたゲート酸化膜と、
上記ゲート酸化膜上に設けられたゲート導体層と、
上記第１領域に接続された第１導体層と、
上記第２領域に接続された第２導体層と、そして、
上記半導体基板の裏面に接続された第３導体層とから成り、
上記第１領域と上記ゲート絶縁膜との間に位置する第１ゲート酸化膜および上記第３領域と上記ゲート絶縁膜との間に位置する第２ゲート酸化膜のそれぞれの膜厚が上記チャネル領域となる半導体層の主面に設けられた第３ゲート酸化膜の膜厚よりも大きいことを特徴とする半導体装置。
請求項２６において、上記第１領域と上記第３領域との間に位置した上記半導体層の主面には第１導電型の第４領域が、上記第３領域内で終端していることを特徴とする高周波用半導体装置。
請求項２６または請求項２７において、上記第１導体層と上記導体層は電気的に接続されていることを特徴とする半導体装置。
請求項２６において、上記第１半導体層には上記第１領域および上記半導体基板に接する第１導電型の第５領域が設けられていることを特徴とする半導体装置。
請求項２６において、上記第３導体層は、第１基準電位に接続され、上記第２導体層は、第２基準電位に接続されることを特徴とする半導体装置。
請求項３０において、上記第３導体層はソース裏面電極であり、上記第２導体層は、ドレイン電極であることを特徴とする高周波用半導体装置。
請求項３０または請求項３１において、上記第１基準電位は接地電位であり、上記第２基準電位は、電源電位であることを特徴とする半導体装置。
請求項２６において、上記第１および第２ゲート酸化膜は、バーズビーク構造よりなることを特徴とする半導体装置。