JP2005507160A5 - - Google Patents

Claims (36)

1. 半導体装置であって、
   ａ）半導体基板と、
   ｂ）半導体基板の中の第１の導電性型式の第１の領域と、
   ｃ）半導体基板の中の第２の導電性型式の第２の領域と、第１の領域と第２の領域とにおいてｐｎジャンクションを形成し、
   ｄ）第１と第２の領域の一方における電界に影響を与えるための半導体基板により集積された複数の電荷制御電極であって、相互に異なるバイアスをされるように複数個の電荷制御電極における少なくとも２つが電気的に減結合されており、かつ、
   ｅ）積み重ねられた電荷制御電極の各々の周りに配置された誘電体材料と、を包含する半導体装置。
2. 請求項１に記載の半導体装置であって、そこに当該半導体装置はパワーダイオードである半導体装置。
3. 請求項１に記載の半導体装置であって、そこに当該半導体装置はバイポーラトランジスタである、半導体装置。
4. 請求項１に記載の半導体装置であって、そこに当該半導体基板はトレンチを包含し、またそこに当該複数の電荷制御電極における電荷制御電極はトレンチ内に積み重ねられている、半導体装置。
5. 請求項１に記載の半導体装置であって、そこに第１の導電性型式はｎ型式であり、また第２の導電性型式はｐ型式である、半導体装置。
6. 請求項１に記載の半導体装置であって、そこに当該複数の電荷制御電極の各々はポリシリコンを包含する、半導体装置。
7. 請求項１に記載の半導体装置であって、そこに当該複数の電荷制御電極は、第１の領域の中に一般に均一な電界を作るためにバイアスされる半導体装置。
8. 電界効果トランジスタであって、
   ａ）主表面、ドリフト領域、及びドレイン領域を持つ第１の導電性型式の半導体基板と、
   ｂ）半導体基板の中に形成された第２の導電性型式のウエル領域と、
   ｃ）ウエル領域の中に形成された第１の導電性型式のソース領域と、
   ｄ）ソース領域に隣接して形成されたゲート電極と、
   ｅ）ドリフト領域内に埋め込まれた複数の積み重ねられた電荷制御電極であって、複数個の電荷制御電極における少なくとも２つが相互に異なるバイアスをされるのに適合され、
   ｆ）積み重ねられた電荷制御電極の各々の周りに配置された誘電体材料と、
   を包含する電界効果トランジスタ。
9. 請求項８に記載の電界効果トランジスタであって、そこに当該複数の積み重ねられた電荷制御電極はゲート電極の直接下にある、電界効果トランジスタ。
10. 請求項８に記載の電界効果トランジスタであって、そこに当該ゲート電極はトレンチに入れられたゲート電極である、電界効果トランジスタ。
11. 請求項８に記載の電界効果トランジスタであって、更に、当該複数の電荷制御電極内の電荷制御電極を夫々バイアス出来る複数のバイアス素子を包含する、電界効果トランジスタ。
12. 請求項８に記載の電界効果トランジスタであって、そこに当該複数の積み重ねられた電荷制御電極は、ゲート電極の一つの側面に配置されている、電界効果トランジスタ。
13. 請求項８に記載の電界効果トランジスタであって、そこに当該複数の積み重ねられた電荷制御電極は、第１の複数の積み重ねられた制御電極であり、またそこに電界効果トランジスタは、更に第２の複数の積み重ねられた制御電極を含む、電界効果トランジスタ。
14. 請求項８に記載の電界効果トランジスタであって、そこに当該複数の積み重ねられた電荷制御電極は、半導体基板のドリフト領域内の電界プロファイルを調節するのに適合し、そのため、ドリフト領域の至る所の電界の大きさは一般に均一で、２ｘ１０⁵Ｖ／ｃｍを超える、電界効果トランジスタ。
15. 請求項８に記載の電界効果トランジスタであって、更にトレンチを包含し、そこに当該複数の積み重ねられた電荷制御電極内の電荷制御電極は、トレンチ内に配置される、電界効果トランジスタ。
16. 請求項８に記載の電界効果トランジスタであって、そこに当該電界効果トランジスタは、パワー金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である、電界効果トランジスタ。
17. 半導体装置を形成するための方法であって、前記方法が、
    ａ）第１の導電性型式の第１の領域を持つ半導体基板を準備し、
    ｂ）半導体基板の中に第２の導電性型式の一つの領域を形成し、第１の領域と第２の導電性型式の領域とにおいてｐｎジャンクションを形成し、
    ｃ）第１の電荷制御電極を形成し、
    ｄ）第２の電荷制御電極を形成し、第１の領域と第２の導電性型式の領域の１つにおける電界に影響を与えるように、前記第１，２の電荷制御電極が半導体基板により集積され、第１の電荷制御電極が、第２の電荷制御電極とは異なるバイアスをされるのに適合している、半導体装置を形成するための方法。
18. 請求項１７に記載の方法であって、更に当該半導体基板の中にトレンチを形成することを包含し、またそこに当該第１の電荷制御電極の形成は、導電性材料をトレンチの中に付着させ、そして次に付着した導電性材料をエッチングすることを包含する、半導体装置を形成するための方法。
19. 請求項１８に記載の方法であって、そこに当該導電性材料は第１の導電性材料であり、またそこに第２の電荷制御電極の形成は、トレンチの中に第２の導電性材料を付着させ、次に付着した第２の導電性材料をエッチングすることを包含する、半導体装置を形成するための方法。
20. 請求項１７に記載の方法であって、更に
    当該半導体基板の中にトレンチに入れられたゲート構造を形成することを包含する、半導体装置を形成するための方法。
21. 請求項１７に記載の方法であって、そこに当該第１及び第２の電荷制御電極はポリシリコンを包含する、半導体装置を形成するための方法。
22. 請求項１７に記載の方法であって、そこに当該方法は、更に複数のバイアス素子を当該半導体基板の上又は中に形成することを包含し、そこに当該バイアス素子は、当該第１及び第２の電荷制御電極を異なる電圧にバイアスするのに適合している、半導体装置を形成するための方法。
23. 請求項１７に記載の方法であって、そこに当該半導体装置は、パワーＭＯＳＦＥＴである、半導体装置を形成するための方法。
24. 電界効果トランジスタであって、
    ａ）主表面、ドリフト領域、及びドレイン領域を持つ第１の導電性型式の半導体基板と、
    ｂ）当該半導体基板の中に形成された第２の導電性型式のウエル領域と、
    ｃ）当該ウエル領域の中に形成された第１の導電性型式のソース領域と、
    ｄ）当該ソース領域に結合されたゲート接点層と、
    ｅ）当該ソース領域に隣接して形成されたゲート電極と、
    ｆ）当該ドリフト領域の中に埋め込まれた電荷制御電極であって、そこに電荷制御電極はソース接点層と異なる電位にバイアスされるのに適合し、またドリフト領域の中の電界を制御するのに適合しており、
    ｇ）当該電荷制御電極の周りに配置された誘電体材料と、
    を包含する電界効果トランジスタ。
25. 請求項２４に記載の電界効果トランジスタであって、更に当該電荷制御電極を異なる電位にバイアスするのに適合したバイアス素子を包含する、電界効果トランジスタ。
26. 請求項２４に記載の電界効果トランジスタであって、そこに当該ゲート電極はトレンチに入れられたゲート電極である、電界効果トランジスタ。
27. 請求項２４に記載の電界効果トランジスタであって、そこに当該電荷制御電極はゲート電極の直接下にある、電界効果トランジスタ。
28. 請求項２４に記載の電界効果トランジスタであって、そこに当該電荷制御電極はゲート電極の直接下にあり、またそこに当該ゲート電極はトレンチに入れられたゲート電極である、電界効果トランジスタ。
29. 電界効果トランジスタを形成する方法であって、
    ａ）主表面、ドリフト領域、及びドレイン領域を持つ第１の導電性型式の半導体基板を準備し、
    ｂ）当該半導体基板の中に第２の導電性型式のウエル領域を形成し、
    ｃ）当該ウエル領域の中に第１の導電性型式のソース領域を形成し、
    ｄ）当該ソース領域の上にソース接点層を形成し、
    ｅ）当該ソース領域に隣接してゲート電極を形成し、
    ｆ）当該ドリフト領域の中に電荷制御電極を形成し、そこに電荷制御電極はソース接点層と異なる電位にバイアスされるのに適合し、またドリフト領域の中の電界を制御するのに適合しており、
    ｇ）当該電荷制御電極の周りに誘電体材料を形成すること、を包含する電界効果トランジスタを形成する方法。
30. 請求項２９に記載の方法であって、そこに当該ゲート電極はトレンチに入れられたゲート電極である、電界効果トランジスタを形成する方法。
31. 請求項２９に記載の方法であって、更に
    バイアス素子を形成することを包含し、そこに当該バイアス素子は電荷制御電極をバイアスするのに適合している、バイアス素子を形成する方法。
32. 請求項１に記載の半導体装置であって、さらに複数個の電荷制御電極における少なくとも２つが相互にバイアスするように連結するバイアス素子を含む、半導体装置。
33. 請求項１に記載の半導体装置であって、複数個の電荷制御電極における少なくとも２つが半導体装置の表面にお互い平行に近接するように配置されている、半導体装置。
34. 請求項３３に記載の半導体装置であって、複数個の電荷制御電極が、第１および第２の半導体領域における１つに形成された１つまたはそれ以上のトレンチ内にある、半導体装置。
35. 請求項３３に記載の半導体装置であって、複数個の電荷制御電極が覆っており、第１および第２の半導体領域の１つの表面から絶縁されている、半導体装置。
36. 請求項２に記載の半導体装置であって、前記パワーダイオードが第１の領域と連結されたアノード電極と、第２の領域に連結されたカソード電極とを有し、複数個の電荷制御電極がアノード電極とカソード電極の間に位置される、半導体装置。