JP2003007843A5 - - Google Patents

Claims (7)

1. 第１導電型の半導体層を有する第１導電型の半導体基板と、
   前記半導体層の表層部に選択的に形成されたドレイン領域およびソース領域を有し、前記半導体層上にゲート絶縁膜を介して形成されたゲート配線を有するＭＯＳＦＥＴと、
   前記半導体層の表面側で前記ドレイン領域に電気的に接続された状態で形成された表面ドレイン電極と、
   前記半導体層の表面側で前記ゲート配線に電気的に接続された状態で形成され、前記表面ドレイン電極とは絶縁分離された表面ゲート電極と、
   前記半導体層の表面側で前記ソース領域にコンタクトするように選択的に形成され、表面が絶縁層で覆われた内部ソース電極と、
   前記半導体層の表層部に選択的に形成されたダイオードと、
   前記半導体層の表面側で前記表面ドレイン電極、表面ゲート電極および内部ソース電極とは絶縁分離されて形成された前記ダイオードの表面アノード電極と、
   前記半導体基板の裏面に形成され、前記ＭＯＳＦＥＴの表面ソース電極および前記ダイオードの表面カソード電極として共通に設けられたソース・カソード電極と、
   前記内部ソース電極と前記ソース・カソード電極とを電気的に接続する導電部
   とを具備することを特徴とする半導体装置。
2. 前記ダイオードは、ダイオード形成領域におけるＮ型半導体層の表面に形成されたバリアメタルを介して前記アノード電極がコンタクトするショッキーバリアダイオードであることを特徴とする請求項１記載の半導体装置。
3. 前記ダイオードは、ダイオード形成領域におけるＰ型半導体層の表層部に選択的に形成されたＮ型半導体層の表面に形成されたバリアメタルを介して前記アノード電極がコンタクトすることを特徴とする請求項１記載の半導体装置。
4. 前記ＭＯＳＦＥＴは、二重拡散型のラテラルＭＯＳＦＥＴセルが複数併設されてなることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
5. 前記ＭＯＳＦＥＴは、Ｎ型半導体層上に形成されたＰＭＯＳＦＥＴセルが複数併設されてなることを特徴とする請求項１または２記載の半導体装置。
6. 前記ＭＯＳＦＥＴは、Ｐ型半導体層上に形成されたＮＭＯＳＦＥＴセルが複数併設されてなることを特徴とする請求項１または３記載の半導体装置。
7. 前記導電部は、前記トレンチの内部にメタルあるいは低抵抗ポリシリコンが埋め込まれてなり、あるいは、前記半導体基板と同じ導電型の高不純物濃度の半導体層が形成されることによって形成されていることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。