DE69935009T2 - Gedruckte leiterplatte und deren herstellungsverfahren - Google Patents

Gedruckte leiterplatte und deren herstellungsverfahren Download PDF

Info

Publication number
DE69935009T2
DE69935009T2 DE69935009T DE69935009T DE69935009T2 DE 69935009 T2 DE69935009 T2 DE 69935009T2 DE 69935009 T DE69935009 T DE 69935009T DE 69935009 T DE69935009 T DE 69935009T DE 69935009 T2 DE69935009 T2 DE 69935009T2
Authority
DE
Germany
Prior art keywords
conductor pattern
substrate
circuit board
width
protective film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE69935009T
Other languages
English (en)
Other versions
DE69935009D1 (de
Inventor
Kiyotaka Ogaki-shi TSUKADA
Mitsuhiro Ogaki-shi KONDO
Kenji Ogaki-shi CHIHARA
Naoto Ogaki-shi ISHIDA
Atsushi Ogaki-shi SHOUDA
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ibiden Co Ltd
Original Assignee
Ibiden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibiden Co Ltd filed Critical Ibiden Co Ltd
Application granted granted Critical
Publication of DE69935009D1 publication Critical patent/DE69935009D1/de
Publication of DE69935009T2 publication Critical patent/DE69935009T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3452—Solder masks
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H01L2224/1148—Permanent masks, i.e. masks left in the finished device, e.g. passivation layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13021—Disposition the bump connector being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/098—Special shape of the cross-section of conductors, e.g. very thick plated conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05—Patterning and lithography; Masks; Details of resist
    • H05K2203/0562—Details of resist
    • H05K2203/0594—Insulating resist or coating with special shaped edges
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05—Patterning and lithography; Masks; Details of resist
    • H05K2203/0562—Details of resist
    • H05K2203/0597—Resist applied over the edges or sides of conductors, e.g. for protection during etching or plating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457—Solder materials or compositions; Methods of application thereof

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Structure Of Printed Boards (AREA)
  • Combinations Of Printed Boards (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich auf eine Leiterplatte und auf ein Verfahren zu deren Herstellung, insbesondere auf eine Leiterplatte, die mit einem Leitermuster mit verbesserter Haftung versehen ist, und auf ein Verfahren zu deren Herstellung.
  • STAND DER TECHNIK
  • Eine Leiterplatte 9 nach dem Stand der Technik ist in 5(A) gezeigt. Die Leiterplatte 9 umfaßt ein isolierendes Substrat 2, eine Vielzahl von Leitermustern 93 und einen isolierenden Schutzfilm 94, der das Substrat 2 und die Leitermuster 93 überdeckt. Die Leitermuster 93 dienen als Verdrahtung und als externe Anschlüsse. Die unteren Flächen 931 der Leitermuster 93 haften an der oberen Fläche des Substrates 2. Die Breite a der unteren Fläche 931 entspricht der Breite b der oberen Fläche 932 des Leitermusters 93. Mit anderen Worten: die Leitermuster 93 sind im Querschnitt rechteckig. Die Seitenflächen 935 der Leitermuster 93 sind vollständig von dem Schutzfilm 94 bedeckt. Die Leitermuster 93 werden nach Bildung des Schutzfilms 94 auf dem Substrat 2 ausgebildet.
  • Da die herkömmlichen Leitermuster 93 einen rechteckigen Querschnitt aufweisen, bei dem die Breite a der unteren Fläche 931 der Breite b der oberen Fläche 932 entspricht, ist die Kontaktfläche zwischen den Leitermustern 93 und dem Substrat 2 relativ klein. Somit ist die Haftung zwischen dem Substrat 2 und den Leitermustern 93 relativ schwach. Wie in 5(B) gezeigt, können sich die Leitermuster 93 folglich von der oberen Fläche des Substrates 2 lösen, wenn eine externe Kraft, wie eine thermische Beanspruchung, auf die Leiterplatte 9 aufgebracht wird.
  • Um dieses Problem zu lösen, können die Leitermuster 93, wie in 6(A) gezeigt, einen trapezförmigen Querschnitt aufweisen, bei dem die Breite a der unteren Fläche 931 größer als die Breite b der oberen Fläche 932 ist (siehe Druckschriften US-A-5 766 674 und JP-A-5 206 209). In diesem Fall drückt jedoch das Material, das die Leitermuster 93 bildet, den Schutzfilm 4, der in Entsprechung zu den Leitermustern 93 geformt ist, nach oben. Somit kann sich der Schutzfilm 94, wie in 6(B) gezeigt, von der oberen Fläche des Substrates 2 lösen. Ferner kann, wie in 6(C) gezeigt, während der Bildung der Leitermuster 93 ein Abschnitt 939 der Leitermuster 93 in den Raum zwischen der unteren Fläche des Schutzfilms 94 und der oberen Fläche des Substrates 2 gelangen, was einen Kurzschluß mit dem benachbarten Leitermuster 93 bewirkt.
  • Ferner sind, wie in 7(A) gezeigt, die Seitenflächen 935 des Leitermusters 93 bei der herkömmlichen Leiterplatte 9 vollständig von dem Schutzfilm 94 bedeckt. So ist z.B., wenn eine Anschlußplattierung 95 und eine Lötkugel 96 mit dem Leitermuster 93 verbunden werden, die Lötkugel 96 nicht an den Seitenflächen 935 des Leitermusters 93 befestigt. Daher kann sich die Lötkugel 96, wenn eine seitliche Kraft, wie durch einen Pfeil angezeigt, auf die Lötkugel 96 aufgebracht wird, vom Leitermuster 93 lösen.
  • Um dieses Problem zu lösen, können die Seitenflächen 935 des Leitermusters 93, wie in 7(B) gezeigt, vollständig freigelegt werden, damit die Lötkugel 96 in den Raum zwischen den Seitenflächen 935 des Leitermusters 93 und dem Schutzfilm 94 gelangen kann. In diesem Fall kontaktiert die Lötkugel 96 jedoch das Substrat 2, dessen mechanische Festigkeit relativ gering ist. Aufgrund der Oberflächenspannung der Lötkugel ist die Fläche des Kontaktbereiches zwischen der Lötkugel 96 und dem Substrat 2 relativ klein. Daher wird, wenn die Lötkugel 96 mit einer seitlichen Kraft, wie der durch den Pfeil angezeigten, beaufschlagt wird, die Kraft lokal auf den Kontaktbereich des Substrates 2 aufgebracht. Als Folge davon kann im Substrat 2 ein Riß 99 entstehen und das Substrat 2 beschädigt werden.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Ein Ziel der vorliegenden Erfindung ist es, eine Leiterplatte und ein Herstellungsverfahren für eine solche zur Verfügung zu stellen, wobei eine starke Haftung zwischen einem Substrat und einem Leitermuster erreicht und eine Beschädigung des Substrates verhindert wird.
  • Um das obige Ziel zu erreichen, sieht ein erster Aspekt der vorliegenden Erfindung eine Leiterplatte mit einem Substrat, einem auf dem Substrat gebildeten Leitermuster und einem das Substrat und das Leitermuster überziehenden Schutzfilm vor. Das Leitermuster weist eine das Substrat kontaktierende untere Fläche, eine der unteren Fläche gegenüberliegende obere Fläche und ein Paar Seitenflächen auf. Jede der Seitenflächen weist eine mit dem Schutzfilm bedeckte untere Seitenfläche und eine obere Seitenfläche auf, die frei vom Schutzfilm ist. Die Breite der unteren Fläche ist größer als die Breite der oberen Fläche.
  • Vorzugsweise ist die Breite der unteren Fläche des Leitermusters größer als die Breite der oberen Fläche, wobei die untere Seitenfläche mit dem Schutzfilm überzogen und die obere Seitenfläche frei von dem Schutzfilm ist.
  • Bei der Leiterplatte gemäß einem ersten Aspekt der vorliegenden Erfindung ist die Breite der unteren Fläche des Leitermusters größer als die Breite der oberen Fläche, und die Fläche des am Substrat haftenden Abschnittes ist relativ groß. Daher ist die Haftung zwischen dem Substrat und dem Leitermuster im Vergleich zu einem Leitermuster mit rechteckigem Querschnitt stärker. Dadurch wird ein Lösen des Leitermusters von der oberen Fläche des Substrates verhindert.
  • Die oberen Seitenflächen des Leitermusters sind frei von dem Schutzfilm. Wenn also beispielsweise eine Lötkugel mit dem Leitermuster verbunden wird, gelangt sie in die oberen Seitenflächen des Leitermusters. Somit bleibt auch dann, wenn nach dem Zusammenfügen eine seitliche Kraft auf die Lötkugel aufgebracht wird, ein Abschnitt der Lötkugel an den Seitenflächen haften, was verhindert, daß sich die Lötkugel vom Leitermuster löst.
  • Ferner ist die untere Seitenfläche des Leitermusters mit dem Schutzfilm überzogen. Folglich kontaktiert die Lötkugel beispielsweise das Leitermuster, dessen mechanische Festigkeit größer als die des Substrates ist, ohne mit dem Substrat in Kontakt zu gelangen. Auch wenn nach dem Zusammenfügen eine seitliche Kraft auf die Lötkugel aufgebracht wird, wirkt diese Kraft somit auf das Leitermuster und nicht auf das Substrat, was Beschädigungen des Substrates, wie eine Rißbildung, verhindert.
  • Die obere Fläche des Leitermusters ist vorzugsweise mit einer Plattierung beschichtet. In diesem Fall läßt sich die Lötkugel einfach mit dem Leitermuster verbinden.
  • Die Lötkugel kontaktiert das Leitermuster vorzugsweise an den oberen Seitenflächen des Leitermusters. In diesem Fall befindet sich die Lötkugel selbst dann in Kontakt mit den Seitenflächen des Leitermusters, wenn auf die verbundene Lötkugel eine seitliche Kraft aufgebracht wird, wodurch ein Lösen der Lötkugel vom Leitermuster verhindert wird.
  • Ein zweiter Aspekt der vorliegenden Erfindung sieht ein Verfahren zur Herstellung einer Leiterplatte vor. Das Verfahren umfaßt die Schritte: Ätzen eines Substrates einschließlich eines Leiters, um ein Leitermuster zu erzeugen, Aufbringen eines isolierenden Schutzfilms auf das Leitermuster und das Substrat und teilweises Entfernen des Schutzfilms. Beim Ätzschritt wird das Leitermuster so erzeugt, daß eine Breite einer unteren Fläche, die das Substrat kontaktiert, größer als eine Breite einer oberen Fläche ist, die der unteren Fläche gegenüberliegt. Ferner wird beim Ätzschritt ein oberer Abschnitt des Leitermusters freigelegt.
  • Das Leitermuster wird vor dem Schutzfilm gebildet. Daher ist der Schutzfilm noch nicht vorhanden, wenn das Leitermuster gebildet wird. Somit drückt das Leitermuster den Schutzfilm nicht nach oben. Ferner gelangt kein Teil des Leitermusters in den Zwischenraum zwischen der unteren Fläche des Schutzfilms und der oberen Fläche des Substrates. Dies führt dazu, daß ein Kurzschluß zwischen benachbarten Leitermustern verhindert wird.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine Querschnittsdarstellung, die eine Leiterplatte gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt.
  • Die 2(A) bis 2(E) sind Diagramme, die Verfahren zur Herstellung der Leiterplatte der ersten Ausführungsform darstellen.
  • 3 ist eine Querschnittsdarstellung, die eine Leiterplatte gemäß einer zweiten Ausführungsform zeigt.
  • Die 4(A) bis 4(E) sind Diagramme, die Verfahren zur Herstellung der Leiterplatte aus 3 darstellen.
  • 5(A) zeigt eine Querschnittsdarstellung, die ein erstes Beispiel für eine Leiterplatte nach dem Stand der Technik darstellt.
  • 5(B) ist ein Diagramm, das die Leiterplatte aus 5(A) in einem Zustand darstellt, in dem das Leitermuster von der Leiterplatte getrennt ist.
  • 6(A) zeigt eine Querschnittsdarstellung, die ein zweites Beispiel für die Leiterplatte nach dem Stand der Technik darstellt.
  • 6(B) ist ein Diagramm, das einen Zustand darstellt, in dem sich ein Lötstopplack von der Leiterplatte aus 6(A) löst.
  • 6(C) zeigt ein Diagramm, das einen Zustand darstellt, in dem sich das Leitermuster von der Leiterplatte aus 6(A) löst.
  • 7(A) ist ein Diagramm, das einen Zustand darstellt, bei dem sich eine Lötkugel von einem dritten Beispiel für eine Leiterplatte nach dem Stand der Technik löst.
  • 7(B) zeigt ein Diagramm, das einen Zustand darstellt, bei dem ein Substrat bei einem vierten Beispiel für eine Leiterplatte nach dem Stand der Technik Risse aufweist.
  • BESTE AUSFÜHRUNGSFORM DER ERFINDUNG
  • Nun wird eine Leiterplatte gemäß einer ersten Ausführungsform der vorliegenden Erfindung anhand der 1 und 2 beschrieben.
  • Die Leiterplatte 1 umfaßt ein isolierendes Substrat 2, ein auf dem Substrat gebildetes Leitermuster 3 und einen isolierenden Schutzfilm oder Lötstopplack 4 zum Beschichten des Substrates 2 und des Leitermusters 3. Das Leitermuster 3 verläuft senkrecht zur Zeichnungsebene. Wie in 1 gezeigt, umfaßt das Leitermuster 3 einen oberen Abschnitt 32 und einen unteren Abschnitt 31. Die untere Fläche 310 des Leitermusters 3 haftet an der oberen Fläche des Substrates 2. Die Breite c der unteren Fläche 310 ist größer als die Breite d der oberen Fläche 320. Daher weist das Leitermuster 3 einen trapezförmigen Querschnitt auf, der senkrecht zur Längsrichtung verläuft. Die Seitenflächen 315 des unteren Abschnittes 31 sind mit dem Lötstopplack 4 bedeckt. Dagegen sind die Seitenflächen 325 des oberen Abschnittes 32 nicht mit dem Lötstopplack 4 bedeckt. Die Höhe h des unteren Abschnitts 31 beträgt 95% der Höhe p des Leitermusters. Die verbleibenden 5% der Höhe p des Leitermusters macht die Höhe des oberen Abschnittes 32 aus. Die obere Fläche 320 des oberen Abschnittes 32 und die Seitenflächen 325 sind mit einer Anschlußklemmen-Plattierung 5 beschichtet. Ferner ist eine Lötkugel 6 über die Plattierung 5 mit dem Leitermuster 3 verbunden. Die Lötkugel 6 tritt mit den Seitenflächen 325 des oberen Abschnittes 32 in Eingriff.
  • Nun wird ein Verfahren zur Herstellung der Leiterplatte 1 unter Bezugnahme auf die 2(A) bis 2(E) beschrieben. Als Material für das Substrat 2 wird bevorzugt Epoxidglas verwendet. Die Leiterplatte 1 wird aus einem kupferbeschichteten Laminat hergestellt, das durch Aufplattieren einer Kupferfolie auf das Substrat 2 gebildet wird.
  • In 2(A) wird das kupferbeschichtete Laminat zunächst einem Ätzvorgang unterzogen, um eine Vielzahl von Leitermustern 3 auf dem Substrat 2 zu bilden. Während der Ätzbehandlung wird das Leitermuster 3 so geformt, daß sein Querschnitt eine Trapezform aufweist, bei der die Breite c der unteren Fläche 310 größer als die Breite d der oberen Fläche 320 ist. Die Breite c der unteren Fläche 310 beträgt bevorzugt 30 bis 200 μm, und die Breite d der oberen Fläche 320 beträgt 10 bis 180 μm. Bei der ersten Ausführungsform hat die untere Fläche 310 eine Breite c von 80 μm, die obere Fläche 320 eine Breite d von 70 μm und das Leitermuster 3 eine Höhe p von 35 μm.
  • Wie in 2(B) gezeigt, wird der Lötstopplack 4 so aufgebracht, daß er die Leitermuster 3 und das Substrat 2 vollständig bedeckt. Dabei wird der Lötstopplack 4 so aufgebracht, daß seine Höhe im wesentlichen konstant ist, oder so, daß seine Oberfläche 41 eben ist.
  • Die obere Fläche 41 des Lötstopplacks 4 wird mit einem Laser bestrahlt, um den Lötstopplack 4 entlang dem Leitermuster 3 zu entfernen, wie dies in 2(C) gezeigt ist. Die Laserbestrahlung wird beendet, wenn 5% der Höhe p des Leitermusters 3 freigelegt sind. Die Laserbestrahlung legt den oberen Abschnitt 32, oder die obere Fläche 23 und die unteren Seitenflächen 325, an Öffnungen 40 des Lötstopplacks 4 frei. Dabei beträgt die Höhe h des unteren Abschnittes 31 des Leitermusters 3 etwa 33 μm.
  • Wie in 2(D) gezeigt ist, wird an vorbestimmten Leitermustern 3 eine Plattierungsbehandlung ausgeführt. Während der Plattierungsbehandlung wird der obere Abschnitt 32 der vorbestimmten Leitermuster 3 mit der Anschlußklemmen-Plattierung 5 beschichtet. Als Material für die Plattierung 5 wird ein Metall wie Kupfer, Gold oder Nickel verwendet.
  • Anschließend wird Lötzinn auf die Plattierung 5 aufgebracht, erwärmt und geschmolzen. Wenn das geschmolzene Lötzinn erstarrt, wird die Lötkugel 6 mit dem oberen Abschnitt 32 des Leitermusters 3 über die Plattierung 5 verbunden, wie dies in 2(E) gezeigt ist. In diesem Zustand weist die Lötkugel 6 Eingriffsabschnitte 63 auf, die mit den beiden Seitenflächen 325 des oberen Abschnittes 32 in Eingriff stehen.
  • Während der Plattierungsbehandlung ist es bevorzugt, daß der oberste Abschnitt der Plattierung 5 an einer Stelle ausgebildet wird, die höher liegt als die obere Fläche 41 des Lötstopplacks 4. Dadurch kann das Verbinden z.B. einer Lötkugel oder einer Lötpaste einfacher durchgeführt werden. Ferner tritt beim elektrischen Testen der Leiterplatte 1 die zum Testen verwendete Anschlußklemme, z.B. eine Sonde oder ein anisotroper leitfähiger Gummikörper, leicht mit der Plattierung 5 in Kontakt. Wenn der oberste Abschnitt der Plattierung 5 an einer niedrigeren Position als die obere Fläche 41 des Lötstopplacks 4 ausgebildet ist, kann das Verbinden und Kontaktieren schwierig werden.
  • Die Höhe h des unteren Abschnittes 31 beträgt vorzugsweise 50% oder mehr und weniger als 100% der Höhe p des Leitermusters 3. In diesem Fall ist die Beschichtung der Seitenflächen 315 des unteren Abschnittes 31 durch den Lötstopplack 4 sichergestellt. Wenn die Höhe h des unteren Abschnittes 31 weniger als 50% der Höhe p des Leitermusters 3 beträgt, ist die Beschichtung der Seitenflächen 315 des unteren Abschnittes 31 nicht sichergestellt. Somit würde beispielsweise eine seitliche Kraft, die auf die Lötkugel 6 aufgebracht wird, welche mit den Leitermustern 3 verbunden ist, leicht auf das Substrat 2 übertragen, das unter dem unteren Abschnitt 31 liegt, und könnte das Substrat 2 z.B. durch Rißbildung beschädigen. Wenn die Höhe h des unteren Abschnittes andererseits 100% der Höhe p des Leitermusters 3 beträgt, würde dadurch der obere Abschnitt 32 des Leitermusters 3 wegfallen. In diesem Fall würde die Kraft zum Verbinden der Lötkugel 6 mit dem Leitermuster 3 nicht ausreichen.
  • Die Querschnittsform des Leitermusters 3 ist vorzugsweise ein gleichschenkliges Trapez, dessen linke und rechte Seite gleich sind, um die Herstellung zu erleichtern.
  • Der Wert, der durch Division der halben Differenz zwischen der Breite der unteren Fläche und der Breite der oberen Fläche durch die Höhe des Leitermusters 3 {(c-d)/2}/p (nachfolgend als Wert X bezeichnet) erhalten wird, liegt vorzugsweise im Bereich von 0,1 bis 2,5. Wenn die Abmessungen des Leitermusters 3 in einem solchen Bereich liegen, nimmt die Kontaktfläche zwischen den Seitenflächen 315 des unteren Abschnittes 31 und dem Lötstopplack 4 zu. Dies führt dazu, daß der Lötstopplack 4 das Leitermuster 3 gegen das Substrat 2 drückt. Wenn der Wert X niedriger als 0,1 ist, verringert sich die Kontaktfläche zwischen den Seitenflächen 315 des unteren Abschnittes 31 und dem Lötstopplack 4. Somit wird das Leitermuster 3 durch den Lötstopplack 4 möglicherweise nicht ausreichend gegen das Substrat 2 gedrückt. Wenn der Wert X größer als 2,5 ist, verringert sich der freigelegte Abschnitt des Leitermusters 3. Dies verringert die Verbindungsfläche zwischen dem Leitermuster 3 und den Halbleiterkomponenten. Infolgedessen kann die Verbindungsstärke der Halbleiterkomponenten abnehmen.
  • Die Leiterplatte 1 der ersten Ausführungsform hat die nachfolgend beschriebenen Vorteile.
  • Wie in 1 gezeigt, ist bei der Leiterplatte 1 der ersten Ausführungsform die Breite c der unteren Fläche 310 größer als die Breite d der oberen Fläche 320 des oberen Abschnittes 32. Mit anderen Worten: Das Leitermuster 3 weist einen trapezförmigen Querschnitt auf. Daher haftet im Vergleich zum herkömmlichen Leitermuster 93, dessen Querschnitt rechteckig ist, eine relativ große Fläche des Leitermusters 3 am Substrat 2. Diese Form erhöht die Haftung des Leitermusters 3 am Substrat 2, was dazu führt, daß ein Ablösen des Leitermusters 3 von der oberen Fläche des Substrates 2 verhindert wird.
  • Wie in 2(A) gezeigt ist, wird das Leitermuster 3 vor Ausbilden des Lötstopplacks 4 geformt. Daher drückt das Leitermuster 3 den Lötstopplack 4 nicht, wie bei den Beispielen aus dem Stand der Technik, nach oben. Somit wird ein Ablösen des Lötstopplacks 4 vom Substrat 2 verhindert. Ferner kommt es nicht zu einem Eindringen eines Teils des Leitermusters 3 in den Zwischenraum zwischen der unteren Fläche des Lötstopplacks 4 und der oberen Fläche des Substrats 2. Dies verhindert einen Kurzschluß zwischen benachbarten Leitermustern.
  • Die Seitenflächen 325 des oberen Abschnittes 32 sind nicht mit dem Lötstopplack 4 bedeckt. Dadurch kann die Lötkugel 6 mit den Seitenflächen 325 in Kontakt treten. Ferner umfaßt die Lötkugel 6 Eingriffsabschnitte 63, die an den Seitenflächen 325 des oberen Abschnittes 32 eingehakt sind. Somit wird ein Ablösen der Lötkugel 6 vom Leitermuster 3 auch dann verhindert, wenn eine seitliche Kraft auf die Lötkugel 6 aufgebracht wird.
  • Die Seitenflächen 315 des unteren Abschnittes 31 sind mit dem Lötstopplack 4 beschichtet. Somit tritt die Lötkugel 6 nicht mit dem Substrat 2 in Kontakt, sondern kontaktiert das Leitermuster 3, dessen mechanische Festigkeit größer als die des Substrats 2 ist. Daher wirkt eine nach dem Verbinden seitlich auf die Lötkugel 6 aufgebrachte Kraft auf das Leitermuster 3 und nicht auf das Substrat 2. Dies verhindert eine Beschädigung des Substrates 2, z.B. durch Rißbildung.
  • Der Querschnitt des Leitermusters 3 ist im wesentlichen ein gleichschenkliges Trapez. Somit kann das Leitermuster 3 leicht ausgebildet werden.
  • Der Wert X = {(c-d)/2}/p, der durch Dividieren der halben Differenz zwischen der Breite c der unteren Fläche 310 und der Breite d der oberen Fläche 320 durch die Höhe p des Leitermusters 3 erhalten wird, beträgt etwa 0,14. Im Leitermuster 3, das eine solche Abmessung aufweist, kontaktiert eine große Fläche des Lötstopplacks 4 die Seitenflächen 315 des unteren Abschnittes 31. Daher wird das Leitermuster 3 fest vom Lötstopplack 4 gehalten. Dies erhöht die Haftung des Leitermusters 3 am Substrat 2 zusätzlich.
  • Die Seitenflächen 315, 325 des Leitermusters 3 müssen nicht, wie bei der ersten Ausführungsform, eben sein und können auch konkav gekrümmt sein. Da die Höhe h des unteren Abschnittes 31 bei 95% der Höhe p des Leitermusters 3 liegt, ist die Beschichtung der Seitenflächen 315 des unteren Abschnittes 31 mit dem Lötstopplack 4 sichergestellt. Somit ist das Verhindern der Beschädigung des Substrats 2 sichergestellt, auch wenn eine seitliche Kraft auf die mit dem Leitermuster 3 verbundene Lötkugel 6 aufgebracht wird.
  • Der obere Abschnitt 32 ist mit der Plattierung 5 beschichtet. Dies erleichtert das Verbinden der Lötkugel 6 mit dem Leitermuster 3.
  • Nun wird eine zweite Ausführungsform einer Leiterplatte erörtert, wobei das Augenmerk auf die Punkte gelegt wird, die sich von der ersten Ausführungsform unterscheiden. Wie in 3 gezeigt, ist die obere Fläche 42 des Lötstopplacks 4 bei der zweiten Ausführungsform entsprechend der Anordnung des Leitermusters 3 geformt. Dies ist der einzige Unterschied zwischen den Leiterplatten der zweiten Ausführungsform und der ersten Ausführungsform.
  • Nun sei auf das Verfahren zur Herstellung der Leiterplatte der zweiten Ausführungsform eingegangen.
  • Wie in 4(A) gezeigt, werden eine Vielzahl von Leitermustern 3 auf dem Substrat 2 ausgebildet, in dem ein Ätzvorgang oder dergleichen auf einem mit Kupfer beschichteten Laminat durchgeführt wird. Die Breite c der unteren Fläche 310 jedes Leitermusters 3 ist größer als die Breite d seiner oberen Fläche 320. Somit hat jedes Leitermuster 3 einen trapezförmigen Querschnitt.
  • Dann wird, wie in 4(B) gezeigt, ein Lötstopplack 4, der als isolierender Schutzfilm dient, auf die gesamten Flächen der Leitermuster 3 und des Substrats 2 aufgebracht. Dabei wird der Lötstopplack 4 so aufgebracht, daß seine Dicke im wesentlichen einheitlich ist. Somit ist die obere Fläche 42 des Lötstopplacks 4 entsprechend der Anordnung des Leitermusters 3 gewellt.
  • Die obere Fläche 41 des Lötstopplacks 4 wird mit einem Laser bestrahlt, um den Lötstopplack 4 entlang der Leitermuster 3 zu entfernen, wie dies in 4(C) gezeigt ist. Die Laserbestrahlung wird unterbrochen, wenn 5% der Höhe p des Leitermusters 3 freigelegt sind. Dies legt den oberen Abschnitt 32 des Leitermusters 3 oder die obere Fläche 320 und die Seitenflächen 325 an den Öffnungen 40 des Lötstopplacks 4 frei. In diesem Zustand liegt die Höhe h des unteren Abschnittes 32 des Leitermusters 3 bei 95% der Höhe p des Leitermusters 3.
  • Wie in 4(D) gezeigt, wird auf vorbestimmten Leitermustern 3 eine Plattierungsbehandlung durchgeführt. Während der Plattierungsbehandlung werden die oberen Abschnitte 32 der vorbestimmten Leitermuster 3 mit der Anschlußklemmen-Plattierung 3 beschichtet.
  • Dann wird Lötzinn auf der Plattierung 5 angeordnet, erwärmt und geschmolzen. Wenn das geschmolzene Lötzinn erstarrt, ist die Lötkugel 6 über die Plattierung 5 mit dem oberen Abschnitt 32 der Leitermuster 3 verbunden, wie dies in 4(E) gezeigt ist.
  • Die zweite Ausführungsform hat die gleichen Vorteile wie die erste Ausführungsform.
  • Daher stellt die vorliegende Erfindung eine Leiterplatte mit verbesserter Haftung zwischen dem Substrat und dem Leitermuster und ohne Beschädigung des Substrats bereit.

Claims (9)

  1. Leiterplatte (1) mit: einem Substrat (2), einem auf dem Substrat ausgebildeten Leitermuster (3), und mit einem Schutzfilm (4), der das Substrat und das Leitermuster überzieht, wobei das Leitermuster eine das Substrat kontaktierende untere Fläche (310), eine der unteren Fläche gegenüberliegende obere Fläche (320) und ein Paar Seitenflächen aufweist, wobei jede der Seitenflächen eine mit dem Schutzfilm bedeckte untere Seitenfläche (315) und eine obere Seitenfläche (325) ohne Schutzfilm aufweist und die Breite (c) der unteren Fläche größer als die Breite (d) der oberen Fläche ist, wobei ein Wert, der erhalten wird, indem die Hälfte eines durch Subtraktion der Breite (d) der oberen Fläche von der Breite (c) der unteren Fläche gewonnenen Wertes durch die Höhe (p) des Leitermusters dividiert wird, im Bereich von 0,1 bis 2,5 liegt.
  2. Leiterplatte nach Anspruch 1, bei der das Leitermuster (3) einen trapezförmigen Querschnitt aufweist, der senkrecht zur Längsrichtung des Leitermusters verläuft.
  3. Leiterplatte nach Anspruch 1, bei der die Seitenfläche eine konkave Fläche ist.
  4. Leiterplatte nach Anspruch 1, bei der die Höhe (h) des mit dem Schutzfilm (4) im Leitermuster (3) beschichteten Abschnittes 50% oder mehr und weniger als 100% der Höhe (p) des Leitermusters beträgt.
  5. Leiterplatte nach Anspruch 1, wobei die obere Fläche (320) und die oberen Seitenflächen mit einer Plattierung beschichtet sind.
  6. Leiterplatte nach Anspruch 5, ferner mit einer Lötkugel (6), die mit dem Leitermuster (3) an den oberen Seitenflächen (325) in Kontakt steht.
  7. Leiterplatte nach Anspruch 1, bei der die Seitenfläche des Leitermusters (3) relativ zum Substrat (2) geneigt ist und der Schutzfilm (4) mit der geneigten Seitenfläche in Kontakt steht.
  8. Verfahren zur Herstellung einer Leiterplatte, das die Schritte umfaßt: Ätzen eines Substrates, einschließlich eines Leiters, um ein Leitermuster zu erzeugen, wobei das Leitermuster so erzeugt wird, daß eine Breite einer unteren Fläche, die das Substrat kontaktiert, größer als eine Breite einer oberen Fläche ist, die der unteren Fläche gegenüberliegt, wobei ein Wert, der erhalten wird, indem die Hälfte eines durch Subtraktion der Breite der oberen Fläche von der Breite der unteren Fläche gewonnenen Wertes durch die Höhe des Leitermusters dividiert wird, im Bereich von 0,1 bis 2,5 liegt; Aufbringen eines isolierenden Schutzfilms auf das Leitermuster und das Substrat und teilweises Entfernen des Schutzfilms, um einen oberen Abschnitt des Leitermusters freizulegen.
  9. Herstellungsverfahren nach Anspruch 8, das ferner die Schritte umfaßt: Plattieren des freiliegenden oberen Abschnittes des Leitermusters und Verbinden einer Lötkugel mit dem plattierten oberen Abschnitt des Leitermusters.
DE69935009T 1998-07-22 1999-07-21 Gedruckte leiterplatte und deren herstellungsverfahren Expired - Lifetime DE69935009T2 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP20618998A JP4066522B2 (ja) 1998-07-22 1998-07-22 プリント配線板
JP20618998 1998-07-22
PCT/JP1999/003898 WO2000005933A1 (fr) 1998-07-22 1999-07-21 Carte a circuit imprime et procede de fabrication correspondant

Publications (2)

Publication Number Publication Date
DE69935009D1 DE69935009D1 (de) 2007-03-15
DE69935009T2 true DE69935009T2 (de) 2007-08-23

Family

ID=16519294

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69935009T Expired - Lifetime DE69935009T2 (de) 1998-07-22 1999-07-21 Gedruckte leiterplatte und deren herstellungsverfahren

Country Status (6)

Country Link
US (1) US6809415B2 (de)
EP (1) EP1143776B1 (de)
JP (1) JP4066522B2 (de)
KR (1) KR100385422B1 (de)
DE (1) DE69935009T2 (de)
WO (1) WO2000005933A1 (de)

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100396787B1 (ko) * 2001-11-13 2003-09-02 엘지전자 주식회사 반도체 패키지용 인쇄회로기판의 와이어 본딩패드 형성방법
JP2004066017A (ja) * 2002-08-01 2004-03-04 Nippon Paint Co Ltd ソルダーレジスト膜の形成方法
US7012050B2 (en) * 2002-12-06 2006-03-14 Colgate-Palmolive Company Skin cleansing composition comprising a quaternized lanolin
CN1326432C (zh) * 2002-12-23 2007-07-11 矽统科技股份有限公司 无焊垫设计的高密度电路板及其制造方法
US7081209B2 (en) * 2003-07-09 2006-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Solder mask removal method
US7307222B2 (en) * 2003-09-24 2007-12-11 Agilent Technologies, Inc. Printed circuit board test access point structures and method for making the same
JP2005183464A (ja) * 2003-12-16 2005-07-07 Nitto Denko Corp 配線回路基板
KR101107975B1 (ko) 2004-02-04 2012-01-30 이비덴 가부시키가이샤 다층프린트배선판
TWI231028B (en) * 2004-05-21 2005-04-11 Via Tech Inc A substrate used for fine-pitch semiconductor package and a method of the same
JP4351129B2 (ja) * 2004-09-01 2009-10-28 日東電工株式会社 配線回路基板
US7626829B2 (en) 2004-10-27 2009-12-01 Ibiden Co., Ltd. Multilayer printed wiring board and manufacturing method of the multilayer printed wiring board
JP4955263B2 (ja) * 2004-12-15 2012-06-20 イビデン株式会社 プリント配線板
GB0505826D0 (en) * 2005-03-22 2005-04-27 Uni Microelektronica Ct Vsw Methods for embedding of conducting material and devices resulting from said methods
JP4738971B2 (ja) * 2005-10-14 2011-08-03 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
JP2007317852A (ja) * 2006-05-25 2007-12-06 Fujikura Ltd プリント配線板及び基板間接続構造
US7964800B2 (en) 2006-05-25 2011-06-21 Fujikura Ltd. Printed wiring board, method for forming the printed wiring board, and board interconnection structure
JP5072283B2 (ja) * 2006-07-31 2012-11-14 三洋電機株式会社 回路基板
TWI320680B (en) * 2007-03-07 2010-02-11 Phoenix Prec Technology Corp Circuit board structure and fabrication method thereof
JP5227531B2 (ja) * 2007-03-30 2013-07-03 日本発條株式会社 ディスク装置用サスペンション
US8709934B2 (en) * 2007-06-05 2014-04-29 Stats Chippac Ltd. Electronic system with vertical intermetallic compound
TWI340614B (en) * 2007-08-03 2011-04-11 Unimicron Technology Corp Circuit board and method of fabricating the same
KR100951449B1 (ko) * 2008-01-03 2010-04-07 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US8058726B1 (en) * 2008-05-07 2011-11-15 Amkor Technology, Inc. Semiconductor device having redistribution layer
US20100032194A1 (en) * 2008-08-08 2010-02-11 Ibiden Co., Ltd. Printed wiring board, manufacturing method for printed wiring board and electronic device
JP5426122B2 (ja) * 2008-08-21 2014-02-26 セイコーインスツル株式会社 回路基板
US8686300B2 (en) * 2008-12-24 2014-04-01 Ibiden Co., Ltd. Printed wiring board and method for manufacturing the same
JP5360221B2 (ja) * 2009-09-16 2013-12-04 株式会社村田製作所 電子部品内蔵モジュール
US8528200B2 (en) * 2009-12-18 2013-09-10 Ibiden Co., Ltd. Printed wiring board and method for manufacturing printed wiring board
US8755196B2 (en) * 2010-07-09 2014-06-17 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
JP2012142557A (ja) * 2010-12-15 2012-07-26 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
US9449933B2 (en) * 2012-03-29 2016-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Packaging device and method of making the same
US8664090B1 (en) 2012-04-16 2014-03-04 Amkor Technology, Inc. Electronic component package fabrication method
JP2013229491A (ja) * 2012-04-26 2013-11-07 Kyocera Corp 電極構造、半導体素子、半導体装置、サーマルヘッドおよびサーマルプリンタ
JP5341227B1 (ja) * 2012-05-16 2013-11-13 日本特殊陶業株式会社 配線基板
JP5410580B1 (ja) * 2012-08-09 2014-02-05 日本特殊陶業株式会社 配線基板
TWI536508B (zh) * 2012-08-24 2016-06-01 Ngk Spark Plug Co Wiring board
US9245862B1 (en) 2013-02-12 2016-01-26 Amkor Technology, Inc. Electronic component package fabrication method and structure
US9412702B2 (en) 2013-03-14 2016-08-09 Intel Corporation Laser die backside film removal for integrated circuit (IC) packaging
US8975177B2 (en) * 2013-03-14 2015-03-10 Intel Corporation Laser resist removal for integrated circuit (IC) packaging
JP2014216585A (ja) * 2013-04-27 2014-11-17 京セラＳｌｃテクノロジー株式会社 配線基板およびその製造方法
JP6081875B2 (ja) * 2013-04-28 2017-02-15 京セラ株式会社 配線基板の製造方法
JP2015015302A (ja) * 2013-07-03 2015-01-22 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
JP6424453B2 (ja) * 2014-04-10 2018-11-21 株式会社村田製作所 多層基板の製造方法および多層基板
JP6503687B2 (ja) * 2014-10-23 2019-04-24 イビデン株式会社 プリント配線板
JP6434328B2 (ja) * 2015-02-04 2018-12-05 新光電気工業株式会社 配線基板及び電子部品装置とそれらの製造方法
JP6368657B2 (ja) * 2015-02-02 2018-08-01 日本発條株式会社 金属ベース回路基板及びその製造方法
EP3322267A1 (de) 2016-11-10 2018-05-16 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Komponententräger mit haftfördernder form von verdrahtungsstruktur
US10381296B2 (en) * 2017-03-06 2019-08-13 Advanced Semiconductor Engineering, Inc. Semiconductor device package and a method of manufacturing the same
US10446515B2 (en) 2017-03-06 2019-10-15 Advanced Semiconductor Engineering, Inc. Semiconductor substrate and semiconductor packaging device, and method for forming the same
KR102374316B1 (ko) 2017-06-20 2022-03-15 가부시키가이샤 무라타 세이사쿠쇼 모듈 및 그 제조 방법
TWI693872B (zh) * 2018-10-29 2020-05-11 欣興電子股份有限公司 電路板製造方法
JP2020161728A (ja) * 2019-03-27 2020-10-01 イビデン株式会社 配線基板
JP2020188209A (ja) * 2019-05-16 2020-11-19 イビデン株式会社 プリント配線板とプリント配線板の製造方法
JP2022133504A (ja) * 2021-03-02 2022-09-14 イビデン株式会社 プリント配線板

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4289834A (en) * 1977-10-20 1981-09-15 Ibm Corporation Dense dry etched multi-level metallurgy with non-overlapped vias
JPS5828846A (ja) * 1981-08-14 1983-02-19 Nec Corp ボンデイング端子電極
JPS60234982A (ja) * 1984-05-09 1985-11-21 Alps Electric Co Ltd パタ−ン形成方法
JPS6292453A (ja) * 1985-10-18 1987-04-27 Fuji Electric Co Ltd 半導体装置の製造方法
US5207103A (en) * 1987-06-01 1993-05-04 Wise Kensall D Ultraminiature single-crystal sensor with movable member
JPH0666290B2 (ja) * 1987-12-29 1994-08-24 日本電気株式会社 半導体装置の製造方法
JPH01238132A (ja) * 1988-03-18 1989-09-22 Oki Electric Ind Co Ltd 半田接続用電極及び半田接続用電極の製造方法
JPH03153049A (ja) * 1989-11-10 1991-07-01 Fujitsu Ltd 半導体装置
JP2764632B2 (ja) 1990-04-09 1998-06-11 イビデン株式会社 電子回路基板とその製造方法
JP2855882B2 (ja) * 1991-05-27 1999-02-10 松下電器産業株式会社 回路基板およびその製造方法
JPH0529363A (ja) * 1991-07-22 1993-02-05 Sony Corp 配線基板
US5316788A (en) * 1991-07-26 1994-05-31 International Business Machines Corporation Applying solder to high density substrates
JP3141364B2 (ja) * 1992-05-06 2001-03-05 住友電気工業株式会社 半導体チップ
JPH05327179A (ja) 1992-05-15 1993-12-10 Sony Corp プリント配線基板の製造方法
US5609704A (en) * 1993-09-21 1997-03-11 Matsushita Electric Industrial Co., Ltd. Method for fabricating an electronic part by intaglio printing
JP3578232B2 (ja) * 1994-04-07 2004-10-20 インターナショナル・ビジネス・マシーンズ・コーポレーション 電気接点形成方法、該電気接点を含むプローブ構造および装置
US5656550A (en) * 1994-08-24 1997-08-12 Fujitsu Limited Method of producing a semicondutor device having a lead portion with outer connecting terminal
JPH08125341A (ja) * 1994-10-25 1996-05-17 Hitachi Ltd 電子回路装置
JPH08181423A (ja) * 1994-12-27 1996-07-12 Nippon Telegr & Teleph Corp <Ntt> はんだバンプ実装用端子電極構造
JP3291950B2 (ja) 1994-12-28 2002-06-17 日産自動車株式会社 設計支援装置
US5597469A (en) * 1995-02-13 1997-01-28 International Business Machines Corporation Process for selective application of solder to circuit packages
JP2671851B2 (ja) * 1995-02-21 1997-11-05 日本電気株式会社 プリント配線板の製造方法
US5634268A (en) * 1995-06-07 1997-06-03 International Business Machines Corporation Method for making direct chip attach circuit card
US5886877A (en) * 1995-10-13 1999-03-23 Meiko Electronics Co., Ltd. Circuit board, manufacturing method therefor, and bump-type contact head and semiconductor component packaging module using the circuit board
US5801689A (en) 1996-01-22 1998-09-01 Extended Systems, Inc. Hypertext based remote graphic user interface control system
KR100216839B1 (ko) * 1996-04-01 1999-09-01 김규현 Bga 반도체 패키지의 솔더 볼 랜드 메탈 구조
US5796169A (en) * 1996-11-19 1998-08-18 International Business Machines Corporation Structurally reinforced ball grid array semiconductor package and systems
US5929521A (en) * 1997-03-26 1999-07-27 Micron Technology, Inc. Projected contact structure for bumped semiconductor device and resulting articles and assemblies
JPH10270624A (ja) * 1997-03-27 1998-10-09 Toshiba Corp チップサイズパッケージ及びその製造方法
JP3346263B2 (ja) * 1997-04-11 2002-11-18 イビデン株式会社 プリント配線板及びその製造方法
US6335571B1 (en) * 1997-07-21 2002-01-01 Miguel Albert Capote Semiconductor flip-chip package and method for the fabrication thereof
JP3446825B2 (ja) * 1999-04-06 2003-09-16 沖電気工業株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US20010002728A1 (en) 2001-06-07
EP1143776A1 (de) 2001-10-10
EP1143776A4 (de) 2006-05-03
WO2000005933A1 (fr) 2000-02-03
JP4066522B2 (ja) 2008-03-26
US6809415B2 (en) 2004-10-26
JP2000040868A (ja) 2000-02-08
KR100385422B1 (ko) 2003-05-27
EP1143776B1 (de) 2007-01-24
DE69935009D1 (de) 2007-03-15
KR20010042711A (ko) 2001-05-25

Similar Documents

Publication Publication Date Title
DE69935009T2 (de) Gedruckte leiterplatte und deren herstellungsverfahren
DE69937153T2 (de) Gedruckte leiterplatte und verfahren zu deren herstellung
DE102005041058A1 (de) Verfahren zur Herstellung einer mehrschichtigen Karte
DE3125518A1 (de) &#34;duenne verdrahtungsanordnung&#34;
DE2247902A1 (de) Gedruckte schaltungsplatte und verfahren zu deren herstellung
DE4134617A1 (de) Verbindungsvorrichtung mit in gleicher ebene liegenden kontakthoeckern und das verfahren zur herstellung einer derartigen vorrichtung
DE1271235B (de) Verfahren zur Herstellung von leitenden Verbindungen zwischen den leitenden Schichten einer elektrischen Schaltungsplatte
DE2637667A1 (de) Halbleiteranordnung
DE2813968A1 (de) Halbleiteranordnung mit kontaktwarzen-anschluessen
EP0166105B1 (de) Flexible Leiterplatte und Verfahren zu ihrer Herstellung
DE102007060510A1 (de) Leiterplatten-Herstellungsverfahren, Leiterplatte und elektronische Anordnung
DE60003243T2 (de) Testverfahren für Halbleiter und anisotroper Leiterfilm dazu
DE4203114C2 (de) Verfahren zum Herstellen einer Bandträgervorrichtung für Halbleitereinrichtungen
EP0508946A1 (de) Metallfolie mit einer strukturierten Oberfläche
DE69723801T2 (de) Herstellungsverfahren einer Kontaktgitter-Halbleiterpackung
DE2926336A1 (de) Schaltungstraegerplatte und verfahren zu ihrer herstellung
DE4341867A1 (de) Verfahren zum Drucken eines Verbindungsmittels
DE60130412T2 (de) System und Verfahren zur Erzeugung von Hochspannungswiderstandsfähigkeit zwischen den nachgiebigen Stiften eines Steckverbinders mit hoher Kontaktdichte
EP0968631B1 (de) Verfahren zur bildung metallischer leitermuster auf elektrisch isolierenden unterlagen
DE19828386A1 (de) Halbleiterbauelement und Verfahren zur Ausbildung von Löterhebungen
DE10105920A1 (de) Halbleiterbaustein
DE2015643A1 (de) Verfahren zur Herstellung von Mehrschi cht-Stromkreispaneelen
DE60034937T2 (de) Flexible gedruckte leiterplatte und ihre herstellungsmethode
DE69931551T2 (de) Verfahren zur Herstellung einer mit elektroplattiertem Sackloch versehenen mehrschichtigen Leiterplatte
DE102012112546A1 (de) Verfahren zur Herstellung von mischbestückten Leiterplatten

Legal Events

Date Code Title Description
8364 No opposition during term of opposition