JP5072283B2 - 回路基板 - Google Patents

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Description

本発明は、回路基板の製造方法に関する。
携帯電話、PDA、DVC、及びDSCといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっており、その実現のために高集積のシステムLSIが求められている。一方、これらのエレクトロニクス機器に対しては、より使い易く便利なものが求められており、機器に使用されるLSIに対し、高機能化および高性能化が要求されている。このため、LSIチップの高集積化にともないそのI/O数が増大する一方でパッケージ自体の小型化要求も強く、これらを両立させるために、半導体部品の高密度な基板実装に適合した半導体パッケージの開発が強く求められている。こうした高密度化の要請に対応するために、LSIチップを搭載する回路基板側でも配線パターンの狭ピッチ対応(高密度化対応)とすることが求められている。
図3は特許文献1に開示された従来の回路基板の構造を概略的に示した断面図である。従来の回路基板(プリント配線板)は、少なくとも外面が金属で形成された基板(基体)101と、この基板101の上面に形成された接着層(表面処理金属材料)108と、この接着層108の上に形成された絶縁層(樹脂層)104と、この絶縁層104の上に部分的にエッチングして形成された回路パターンを有する配線層(金属箔)106とを備える。回路基板の高密度化を実現するためには、この回路パターンを有する配線層106の加工寸法の微細化を行っていくことが効果的である。
特開2000−156550号公報
しかしながら、配線層106の加工寸法を微細化した場合には、それに応じて隣接する配線間の間隔(スペース)も短くなり、高電圧印加時において隣接する配線間の絶縁耐圧を十分に確保することが困難になるという問題点がある。これは、隣接する配線間に位置する絶縁層の表層に、エッチングによるダメージ層(または絶縁層の未結合末端など)などが存在しており、高電圧印加時にその表層部分を経由した絶縁破壊が生じやすいためである。この部分における絶縁耐圧が不良であると回路基板の信頼性が著しく低下することになる。したがって、従来の回路基板では、その微細化、すなわち、配線層の加工寸法の微細化にも一定の限界があった。
本発明はこうした状況に鑑みてなされたものであり、その目的は、配線の加工寸法の微細化を実現しつつ、隣接する配線間の絶縁耐圧不良を低減することを可能とした回路基板の製造技術を提供することにある。
上記課題を解決するために、本発明に係る回路基板の製造方法は、基板の上に絶縁層を形成する第1の工程と、絶縁層の表面上に第1の導電部およびこの第1の導電部に隣接する第2の導電部を形成し、第1の導電部および第2の導電部の少なくとも側面上部を順テーパ形状に加工する第2の工程と、第1の導電部および第2の導電部を絶縁層内に圧入する第3の工程と、を備え、第3の工程では、第1の導電部および第2の導電部の側面と絶縁層との間に間隙を生じさせることを特徴とする。
この発明によれば、各導電部(第1の導電部、第2の導電部)の側面と絶縁層との間に間隙(導電部の側面に絶縁層が接触していない領域)を設けた回路基板を、側面を順テーパ形状に加工した導電部を絶縁層に圧入することで形成するため、こうした回路基板を製造する工程が簡便となる。さらに製造コストを低減することもできる。
上記構成において、第2の工程では、第1の導電部および第2の導電部の断面形状がいずれも台形状となるように加工していることが好ましい。このようにすることで、各導電部(第1の導電部、第2の導電部)の側面と絶縁層の接触部分が台形状の下底部分となる回路基板を容易に製造できる。したがって、第1の導電部から第2の導電部に至る絶縁層の表層部分の経路長が最大限に長くなり、絶縁破壊がより生じにくい回路基板が低コストで提供される。
上記構成において、第3の工程は、第1の導電部および第2の導電部を絶縁層が半硬化の状態で圧入するステップと、絶縁層を加熱して硬化するステップと、を含むことが好ましい。このようにすることで、各導電部(第1の導電部、第2の導電部)を自己整合的に、且つ、容易に絶縁層内に配置し、各導電部の側面と絶縁層との間に間隙を生じさせることが可能になる。このため、回路基板をさらに低コストで製造することができる。
本発明によれば、隣接する配線間の絶縁耐圧不良を低減し、その信頼性を向上させた回路基板を容易に製造することができる。
以下、本発明を具現化した実施形態について図面に基づいて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図1は本発明の実施形態に係る回路基板の構成を示す概略断面図である。図1に基づいて本実施形態の回路基板について説明する。
本実施形態の回路基板は、基板1と、この基板1上に設けられた保護層2と、この保護層2上に設けられた絶縁層3と、この絶縁層3に埋設された複数の順テーパ形状を有する導電部4a〜4cと、絶縁層3および導電部4a〜4cを覆うように設けられた絶縁層6とを備える。ここで、絶縁層3は導電部4aとこれに隣接する導電部4bの間に凸状部分3aを有している。凸状部分3aとは絶縁層3の凹部内の底部(導電部4a〜4cの下面部)よりも上側に位置している部分の絶縁層を意味する。また、順テーパ形状とは、たとえば、台形のように、寸法幅が下辺から上辺に向かって徐々に細くなっている状態を意味し、この場合には、導電部4a〜4cの下面側から上面部に向かってその寸法幅が細くなっている状態を示す。さらに、この絶縁層3の凸状部分3aと導電部4aの側面(導電部4bの側面)との間には間隔(スペース)が生じ、その部分に絶縁層6が介在し、導電部4aの側面(導電部4bの側面)に絶縁層3と接触していない領域5が設けられている。なお、基板1は本発明の「基板」、絶縁層3は本発明の「絶縁層」、導電部4aは本発明の「第1の導電部」、及び導電部4bは本発明の「第2の導電部」の一例である。
具体的には、本実施形態による回路基板では、基板1には、たとえば、銅(Cu)からなる金属板が採用される。なお、基板1は、エポキシ系の絶縁材料からなる樹脂基板あるいは配線層と樹脂層とが交互に形成された配線基板であってもよい。
保護層2は、たとえば、エポキシ樹脂を主成分とする絶縁性樹脂からなり、基板1の上に約10μmの厚みで設けられている。この保護層2は、各導電部(導電部4a〜4c)に高電圧が印加された際の各導電部と基板1との間の絶縁耐圧を確保するための保護膜として機能する。なお、基板1として樹脂基板あるいは配線基板を採用した場合には、保護
層2として基板1を水分などから保護する機能を有する耐湿性保護膜が採用される。
絶縁層3は、たとえば、エポキシ樹脂を主成分とする熱硬化性樹脂からなり、保護層2の上に約100μmの厚みで設けられている。ここで、絶縁層3は、導電部4a〜4cに対応する位置に凹部が形成されているとともに、この凹部内に導電部4a〜4cがそれぞれ配置されている。すなわち、絶縁層3は、導電部4aとこれに隣接する導電部4bとの間に、この導電部4a,4bの上面と略同一面を構成する高さ(約30μm)の凸状部分3aを有する構造となっている。また、導電部4bとこれに隣接する導電部4cとの間も同様の構造となっている。なお、回路基板の放熱性向上の観点から、絶縁層3は高熱伝導性を有することが望ましい。このため、絶縁層3は、銀、ビスマス、銅、アルミニウム、マグネシウム、錫、亜鉛およびこれらの合金などやシリカ、アルミナ、窒化ケイ素、窒化アルミニウムなどを高熱伝導性フィラーとして含有することが好ましい。
導電部4a〜4cは、たとえば、銅やアルミニウムなどの金属が採用され、その厚さは、たとえば、約30μmである。導電部4a〜4cの断面形状は台形状であり、導電部4a〜4cの側面はいずれも順テーパとなっている。導電部4a〜4cはライン/スペース(L/S)状に並べられた配線パターンの一部を構成し、その上面が絶縁層3の上面(凸状部分3aの上部)と略同一面となるように絶縁層3内に埋設されている。さらに、導電部4aの側面(導電部4bの側面)と絶縁層3の凸状部分3aとの間には、導電部4aの側面(導電部4bの側面)と絶縁層3とが接触していない領域5が設けられている。なお、順テーパの角度としては、導電部4a,4bの微細化と領域5の形成しやすさを両立させる観点から、たとえば、約45度が好ましい。
ここで、導電部4aと導電部4bとは互いに隣接して設けられている。本実施形態では、特に導電部4aと導電部4bとの間隔(スペース)がこれらの製造限界(製造時の許容最小スペース値)まで微細化された状態を想定している。
絶縁層6は、たとえば、エポキシ樹脂を主成分とする絶縁性樹脂からなるフォトソルダーレジスト膜が採用され、絶縁層3および導電部4a〜4cを覆うように約50μmの厚みで設けられている。この際、導電部4aの側面(導電部4bの側面)と絶縁層3とが接触していない領域5にも絶縁層6が埋め込み形成されている。絶縁層6は、各導電部(導電部4a〜4c)を外部環境から保護する機能を有する。なお、絶縁層6中には熱伝導性を高めるためのフィラーが添加されていてもよい。
(製造方法)
図2は、図1に示した本発明の本実施形態に係る回路基板の製造プロセスを説明するための概略断面図である。
まず、図2(A)に示すように、基板1として、たとえば、銅(Cu)からなる金属板を用意する。そして、ロールコート法によってこの基板1の上にエポキシ樹脂を主成分とする絶縁性樹脂からなる保護層2を成膜する。ここで、保護層2の厚さは、たとえば、約10μmとする。この保護層2は、各導電部(導電部4a〜4c)に高電圧が印加された際の各導電部と基板1との間の絶縁耐圧を確保するための保護膜として機能する。なお、基板1として樹脂基板あるいは配線基板を採用した場合には、保護層2として基板1を水分などから保護する機能を有する耐湿性保護膜が採用される。
図2(B)に示すように、保護層2上に絶縁層3と銅箔(図示せず)からなる積層膜を真空下または減圧下で熱圧着することによって、約100μmの厚みを有し、エポキシ樹脂を主成分とする熱硬化性樹脂からなる絶縁層3および約3μmの厚みを有する銅箔(図示せず)を形成する。その後、無電解めっき法および電解めっき法を用いて銅箔の表面上に銅をめっきする。これにより、絶縁層3上に約30μmの厚みを有する銅からなる配線
層4が形成される。なお、この工程では、熱硬化性樹脂である絶縁層3は完全に熱硬化されず、半硬化の状態(流動しやすい状態)を維持するようにしている。
図2(C)に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、配線層4をパターニングする。これにより、絶縁層3上に配線パターンの一部を構成する導電部4a〜4cが形成される。このとき、エッチング条件を調整することにより、導電部4a〜4cの断面形状が台形状(導電部4a〜4cの側面が約45度の角度の順テーパを有する形状)になるようにしている。
図2(D)に示すように、導電部4a〜4cが形成された基板1を上下から平板(図示せず)に挟み込むようにして導電部4a〜4cに対して均一に圧力(約10MPa)を加え、導電部4a〜4cを絶縁層3内に押し込む(圧入するステップ)。絶縁層3は半硬化の状態(流動しやすい状態)であるため、導電部4a〜4cは絶縁層3内に容易に埋設され、絶縁層3には導電部4a〜4cに対応する位置に凹部が形成されるとともに、導電部4aとこれに隣接する導電部4bとの間の絶縁層3には凸状部分3aが一体的に形成される。この際、導電部4a,4bの上面は絶縁層3の上面(凸状部分3aの上部)と略同一面となるまで埋設される。これと同時に、導電部4aの側面(導電部4bの側面)と絶縁層3の凸状部分3aとの間には間隔(スペース)が生じ、導電部4aの側面(導電部4bの側面)と絶縁層3とが接触していない領域5が設けられる。引き続き、絶縁層3に熱処理(150℃、30分)を加えることにより、絶縁層3を完全硬化する(硬化するステップ)。
最後に、図1に示したように、絶縁層6として、たとえば、エポキシ樹脂を主成分とする絶縁性樹脂からなるフォトソルダーレジスト膜を、絶縁層3および導電部4a〜4cを覆うように約50μmの厚みで形成する。この際、導電部4aの側面(導電部4bの側面)と絶縁層3とが接触していない領域5にも絶縁層6が埋め込み形成される。絶縁層6は、各導電部(導電部4a〜4c)を外部環境から保護する機能を有する。なお、絶縁層6中には熱伝導性を高めるためのフィラーが添加されていてもよい。
これらの工程により、本実施形態の回路基板が製造される。
以上説明した本実施形態の回路基板およびその製造方法によれば、以下のような効果を得ることができるようになる。
(1)各導電部(導電部4a,4b)の側面と絶縁層3(凸状部分3a)との間に間隙(導電部4a,4bの側面に絶縁層3が接触していない領域5)を設けた回路基板を、側面を順テーパ形状に加工した導電部4a,4bを絶縁層3に圧入することで形成するため、こうした回路基板を製造する工程が簡便となる。さらに製造コストを低減することもできる。
(2)導電部4a,4bの断面形状をその側面が順テーパである台形状となるように製造したことで、導電部4a,4bの側面と絶縁層3との接触部分が台形状の下底部分となる回路基板を容易に製造できる。したがって、導電部4aの端部Aから導電部4bの端部Bに至る絶縁層3(絶縁層3の凸状部分3a)の表層部分の経路長が最大限に長くなり、絶縁破壊がより生じにくい回路基板が低コストで提供される。
(3)側面上部が順テーパ形状に加工された導電部4a,4bを絶縁層3内に圧入することにより、絶縁層3に凹部をそれぞれ形成するとともに、この凹部内に導電部4a,4bを配置したことで、導電部4aとこれに隣接する導電部4bとの間に絶縁層3を設け、各導電部(導電部4a,4b)の側面と絶縁層3との間に間隔(導電部4a,4bの側面に絶縁層3が接触していない領域5)を生じさせることができる。このため、導電部4aと導電部4bとの間に位置する絶縁層3の表層部分の経路長(実効間隔)が従来に比べ増大され、絶縁層3の表層部分を介した絶縁破壊が生じにくい信頼性が向上した回路基板が提供される。
(4)導電部4a,4bの断面形状をその側面が順テーパである台形状となるようにしたことで、導電部4aの側面(導電部4bの側面)と絶縁層3の接触部分が台形状の下底部分のみとなり、導電部4aの端部Aから導電部4bの端部Bに至る絶縁層3(絶縁層3の凸状部分3a)の表層部分の経路長が最大限に長くなる。これにより、導電部4aとこれに隣接する導電部4bとの間の、絶縁層3の表層部分(絶縁層3と絶縁層6との界面)を経由した絶縁破壊がより生じにくくなり、回路基板の信頼性がさらに向上する。なお、導電部4aの側面(導電部4bの側面)の表面側(上面側)の一部に絶縁層3と接触していない領域5を設けた場合には、その部分のみが経路長の増大に寄与することになり、それに応じて絶縁破壊を抑制する効果を享受することができる。
(5)導電部4aとこれに隣接する導電部4bとの間の間隔(スペース)が従来と同じ寸法であっても、本構成によればその部分での絶縁破壊に対する実効間隔を増大させ、回路基板の信頼性劣化を抑制することができる。このため、導電部4aとこれに隣接する導電部4bとの間の間隔(スペース)をさらに狭めることができ、回路基板のさらなる微細化を実現できるようになる。
(6)台形状に加工した導電部4a,4b(側面を順テーパ形状に加工した導電部4a,4b)を絶縁層3内に圧力をかけて押し込むことで、絶縁層3内に自己整合的に埋設することができ、導電部4aの側面(導電部4bの側面)に絶縁層3と接触しない領域5を容易に設けることができるようになる。このため、回路基板の低コスト化を実現することができる。
なお、上記実施形態では、絶縁層3および各導電部(導電部4a〜4c)を覆うように絶縁層6を設けた回路基板およびその製造方法の例を示したが、本発明はこれに限らず、たとえば、絶縁層6を設けていない回路基板であってもよい。この場合にも上記効果を享受することができる。
上記実施形態では、絶縁層6として各導電部(導電部4a〜4c)を保護する機能を有するフォトソルダーレジスト膜を採用した例を示したが、本発明はこれに限らず、たとえば、絶縁層6として絶縁層3と同じ材料を採用し、その上にさらに別の導電部を設けていてもよい。この場合、上記効果を享受することができるのに加え、さらに絶縁耐性の向上した回路基板を多層化することができる。
上記実施形態では、導電部4a,4bの上面が絶縁層3の上面(凸状部分3aの上部)と略同一面となる例を示したが、本発明はこれに限らず、たとえば、導電部4a,4bの側面に絶縁層3と接触しない領域5が設けられるのであれば、絶縁層3の上面(凸状部分3aの上部)に対して導電部4a,4bの上面が突出していても凹んでいてもよい。この場合にも経路長の増大分に応じて絶縁破壊が生じにくくなる効果を享受できる。
上記実施形態では、順テーパ形状を有する導電部4a(導電部4b)としてその断面形状が台形状である例を示したが、本発明はこれに限らず、たとえば、矩形の導電部の上端部に対して面取りを行い、上辺部のみを順テーパ形状としてもよい。また、同様に上端部にのみ丸みを帯びさせた状態であってもよい。この場合には、導電部4a(導電部4b)に設けられた順テーパ部分で、絶縁層3と接触していない領域5が設けられ、この部分が経路長の増大に寄与することになる。
本発明の実施形態に係る回路基板の概略断面図。 (A)〜(D)図1に示した実施形態による回路基板の製造プロセスを説明するための概略断面図。 従来の回路基板の概略断面図。
符号の説明
1・・・基板、2・・・保護層、3・・・絶縁層、3a・・・絶縁層3の凸状部分、4a・・・導電部、4b・・・導電部4aと隣接する導電部、5・・・導電部4a,4bの側面と絶縁層3とが接触していない領域、6・・・絶縁層。

Claims (3)

  1. 金属板と、前記金属板に設けられた第1絶縁性樹脂から成る保護層と、前記保護層の上に設けられた熱硬化性樹脂からなる第1の絶縁層と、前記第1の絶縁層に設けられた複数の導電部と、前記第1の絶縁層および前記複数の導電部を覆う第2の絶縁層とを有する回路基板であり、
    前記複数の導電部は、寸法幅が下辺から上辺に向かって徐々に細くなっている台形状の断面で、お互いに隣接して設けられ、前記複数の導電部の位置に対応して前記第1の絶縁層に凹部が設けられ、前記複数の導電部の間には、前記導電部の下面から上側に位置する前記第1の絶縁層から成る凸部が設けられ、且つ前記複数の導電部の側面と前記凸部との間には、スペースが設けられ、
    前記スペースにも前記第2の絶縁層が埋め込まれてなることを特徴とした回路基板。
  2. 前記複数の導電部の上面と前記第1の絶縁層の前記凸部の上面は、ほぼ同一面となる請求項1に記載の回路基板。
  3. 前記第1の絶縁層と前記第2の絶縁層は、同じ材料から成る請求項1または請求項2に記載の回路基板。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI525172B (zh) * 2011-04-28 2016-03-11 鐘化股份有限公司 補強板一體型撓性印刷基板
JP6424453B2 (ja) * 2014-04-10 2018-11-21 株式会社村田製作所 多層基板の製造方法および多層基板
JP6600503B2 (ja) * 2015-08-11 2019-10-30 日本メクトロン株式会社 フレキシブルプリント基板およびフレキシブルプリント基板の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3085658B2 (ja) * 1997-08-28 2000-09-11 京セラ株式会社 配線基板及びその製造方法
JP4066522B2 (ja) * 1998-07-22 2008-03-26 イビデン株式会社 プリント配線板
JP2001177022A (ja) * 1999-12-17 2001-06-29 Matsushita Electric Ind Co Ltd 熱伝導基板とその製造方法
JP2003060355A (ja) * 2001-08-10 2003-02-28 Nippon Zeon Co Ltd 回路基板の製造方法
US6899815B2 (en) * 2002-03-29 2005-05-31 Intel Corporation Multi-layer integrated circuit package
JP4276015B2 (ja) * 2003-07-08 2009-06-10 東洋鋼鈑株式会社 沈降配線板およびその製造方法
JP4345598B2 (ja) * 2004-07-15 2009-10-14 パナソニック株式会社 回路基板の接続構造体とその製造方法

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