DE19927727A1 - Spannungsstoßverhinderungsschaltung für Transistoren mit isoliertem Gate - Google Patents

Spannungsstoßverhinderungsschaltung für Transistoren mit isoliertem Gate

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Abstract

Eine Zener-Diodengruppe (55), die zwischen den Drain- und Gate-Anschluß eines Leistungs-MOSFET (52) geschaltet ist, verursacht einen Durchbruch in Abhängigkeit einer an den Drain-Anschluß angelegten Stoßspannung. Ein Widerstand (54), der zwischen dem Gate-Anschluß des Leistungs-MOSFET (52) und einer Gate-Steuereinheit (53) vorgesehen ist, verhindert, daß im Falle des Durchbruchs der Zener-Diodengruppe (55) Strom von dem Drain-Anschluß des Leistungs-MOSFET (52) zu der Gate-Steuereinheit (53) fließt. Eine andere Zener-Diodengruppe (56), die zwischen den Source- und Gate-Anschluß des Leistungs-MOSFET (52) geschlossen ist, besitzt eine geringere Durchbruchspannung als die Gate-Stehspannung des Leistungs-MOSFET (52). Die Zener-Diodengruppe (56) klemmt bzw. hält die Gate-Spannung gegen den Durchbruch der Zener-Diodengruppe (55).

Description

Die vorliegende Erfindung betrifft eine Spannungsstoßverhinderungsschaltung für Transistoren mit isoliertem Gate, wie etwa einen Leistungs-MOSFET (Metall-Oxid- Halbleiter-Feldeffekttransistor) und einen IGBT (Bipolartransistor mit isoliertem Gate), der zum Betreiben einer elektrischen Last verwendet wird. Beispielsweise sind ein konventioneller Transistor mit isoliertem Gate und seine Schutzschaltung in dem US- Patent Nr. 5 115 369 offenbart.
Eine Aufgabe der vorliegenden Erfindung besteht in der Schaffung einer Spannungsstoßverhinderungsschaltung für einen Transistor mit isoliertem Gate, die den Ladevorgang durch den Gate-Anschluß verglichen mit der Entladezeit in kurzer Zeit durchführen kann, so daß ein hinreichender Stoßstrom in Abhängigkeit von der Ansteuerung des Transistors mit isoliertem Gate fließt, wodurch die parasitäre Bipolaroperation sicher beseitigt und die Beständigkeit gegenüber durch statische Elektrizität oder dergleichen verursachten, schnellen Spannungsstößen verbessert wird.
Um diese und andere zusammenhängende Aufgaben zu erfüllen, wird gemäß einem Aspekt der vorliegenden Erfindung eine Spannungsstoßverhinderungsschaltung für einen Transistor mit isoliertem Gate mit Hochspannungs- und Niederspannungs- Anschlüssen, von denen einer an eine elektrische Last angeschlossen ist, und einem an eine Gate-Steuereinheit angeschlossenen Gate-Anschluß vorgeschlagen. Die Spannungsstoßverhinderungsschaltung umfaßt eine erste Zener-Diode, deren eines Ende an die elektrische Last durch den einen von dem Hochspannungs- und Niederspannungs-Anschluß und deren anderes Ende an den Gate-Anschluß des Transistors mit isoliertem Gate angeschlossen ist. Die erste Zener-Diode verursacht einen Durchbruch in Abhängigkeit von einer an den einen von dem Hochspannungs- und Niederspannungs-Anschluß, der mit der elektrischen Last verbunden ist, angelegten Spannungsstoß. Ein Widerstand ist zwischen dem Gate-Anschluß des Transistors mit isoliertem Gate und der Gate-Steuereinheit geschlossen. Der Widerstand verhindert, daß Strom von dem einen von dem Hochspannungs- und Niederspannungs-Anschluß des Transistors mit isoliertem Gate zu der Gate-Steuereinheit im Falle des Zusammenbruchs der ersten Zener-Diode fließt. Daneben ist eine zweite Zener-Diode mit mehreren Stufen zwischen den anderen von dem Hochspannungs- und Niederspannungs-Anschluß und den Gate-Anschluß des Transistors mit isoliertem Gate geschlossen. Die zweite Zener- Diode klemmt eine Gate-Spannung gegen den Durchbruch der ersten Zener-Diode. Eine Durchbruchspannung der zweiten Zener-Diode ist geringer als eine Gate-Stehspannung des Transistors mit isoliertem Gate.
Bei dieser Anordnung verursacht die erste Zener-Diode einen Durchbruch, wenn eine Spannungsstoß an den Hochspannungs- und Niederspannungs-Anschluß des Transistors, der an die elektrische Last angeschlossen ist, angelegt wird. Der Widerstand verhindert, daß der Strom von der elektrischen Last über den Hochspannungs- und Niederspannungs-Anschluß des Transistors und die erste Zener-Diode zur Gate- Steuereinheit fließt. Der Gate-Anschluß wird aufgeladen. Wenn die Gate-Spannung auf die Schwellspannung des Transistors erhöht wird, wird der Transistor durchgeschaltet. Der Stoßstrom beginnt zu fließen, so daß eine Beschädigung des Transistors verhindert wird.
Durch Einsatz der zweiten Zener-Diode zwischen dem Gate-Anschluß und dem anderen von dem Hochspannungs- und Niederspannungs-Anschluß des Transistors mit isoliertem Gate wird es möglich, den Ladevorgang durch den Gate-Anschluß zu beschleunigen und den erreichbaren Spannungspegel des Gate-Anschlusses durch den Ladevorgang zu erhöhen. Eine derart rasche MOS-Transistor-Operation und die hochgeladene Spannung machen es möglich, ein hinreichendes MOS-Betriebsverhalten zu realisieren. Eine unerwünschte, parasitäre Bipolaroperation kann sicher beseitigt werden.
Damit ist es möglich, die Beständigkeit gegen rasche Spannungsstöße zu verbessern.
Vorzugsweise umfaßt die Spannungsstoßverhinderungsschaltung für einen Transistor mit isoliertem Gate der vorliegenden Erfindung ferner eine dritte Zener- Diode deren eines Ende an einem Zwischenpunkt zwischen der Gate-Steuereinheit und dem Widerstand und deren anderes Ende an den anderen von dem Hochspannungs- und Niederspannungs-Anschluß des Transistors mit isoliertem Gate angeschlossen ist.
Gemäß dieser Anordnung verursacht die dritte Zener-Diode einen Durchbruch, wenn eine Spannungsstoß an die Gate-Steuereinheit angelegt wird. Der Stoßstrom fließt von der Gate-Steuereinheit zu dem anderen von dem Hochspannungs- und Niederspannungs-Anschluß, wodurch der Gate-Anschluß des Transistors mit isoliertem Gate geschützt wird.
Gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung ist die erste Zener-Diode eine erste Zener-Diodengruppe bestehend aus mehreren seriell verbundenen Zener-Dioden mit den gleichen Charakteristiken. Des weiteren wird der folgenden Gleichung durch die erste Zener-Diodengruppe genügt.
n = BVp/Vzd,
wobei "n" die Gesamtzahl der die erste Zener-Diodengruppe darstellenden Zener- Dioden repräsentiert, "BVp" eine erwartete Durchbruchspannung des Transistors mit isoliertem Gate darstellt, und "Vzd" eine Stehspannung von einer die erste Zener- Diodengruppe darstellenden Diode repräsentiert.
Gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung ist die zweite Zener-Diode eine zweite Zener-Diodengruppe bestehend aus mehreren seriell verbundenen Zener-Dioden mit den gleichen Charakteristiken. Darüber hinaus wird der folgenden Gleichung durch die zweite Zener-Diodengruppe genügt.
m = BVG/Vzd,
wobei "m" die Gesamtzahl der die zweite Zener-Diodengruppe darstellenden Zener-Dioden repräsentiert, "BVg" die Gate-Stehspannung des Transistors mit isoliertem Gate darstellt, und "Vzd" eine Stehspannung einer die zweite Zener- Diodengruppe darstellenden Diode repräsentiert.
Ferner wird bevorzugt, daß der zwischen dem Gate-Anschluß des Transistors mit isoliertem Gate und die Gate-Steuereinheit geschlossene Widerstand einen Widerstandswert Rg besitzt, der der folgenden Beziehung genügt.
wobei "r" einen Schichtwiderstand des Gate-Anschlusses des Transistors mit isoliertem Gate, "f" eine Frequenz, bei der maximale Spektralintensität erhalten wird, wenn eine Bezugsstoßwellenform der Fourier-Transformation unterzogen wird, und "Ciss" ein Gate-Eingangskapazität des Transistors mit isoliertem Gate darstellen.
Vorzugsweise besitzt der zwischen dem Gate-Anschluß des Transistors mit isoliertem Gate und die Gate-Steuereinheit geschlossene Widerstand einen Widerstandswert, der größer als ein Viertel der Gate-Eingangsimpendanz des Transistors mit isoliertem Gate ist, wenn eine BezugsSpannungsstoß angelegt wird.
Die obige und andere Aufgaben, Eigenschaften und Vorteile der vorliegenden Erfindung werden mit der folgenden detaillierten Beschreibung zusammen mit den begleitenden Zeichnungen deutlicher. In den Zeichnungen zeigen:
Fig. 1 ein Diagramm einer Lasttreiberschaltung gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung;
Fig. 2 eine Draufsicht einer praktischen Anordnung eines lateral doppeldiffundierten MOSFET, von Zener-Dioden und eines Widerstands der Lasttreiberschaltung gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung;
Fig. 3 eine Querschnittsansicht gemäß einer Linie A-A' von Fig. 2;
Fig. 4 eine Querschnittsansicht gemäß einer Linie B-B' von Fig. 2;
Fig. 5 eine Querschnittsansicht gemäß einer Linie C-C' von Fig. 2;
Fig. 6 einen Graphen des Meßergebnisses einer ESD-Durchbruchspannung;
Fig. 7 ein Diagramm zur Darstellung eines Simulationsmodels;
Fig. 8 einen Graphen zur Darstellung der Beziehung zwischen der Gate-Ladezeit und der Anzahl an Stufen einer Gate-Source-Zener-Diode;
Fig. 9 einen Graphen zur Darstellung der Beziehung zwischen der maximalen Gate-Spannung und der Anzahl an Stufen der Gate-Source-Zener-Diode;
Fig. 10 eine Draufsicht eines anderen Leistungs-MOSFET;
Fig. 11 ein Diagramm einer Lasttreiberschaltung gemäß einer anderen bevorzugten Ausführungsform der vorliegenden Erfindung;
Fig. 12 ein Diagramm einer Lasttreiberschaltung gemäß einer anderen bevorzugten Ausführungsform der vorliegenden Erfindung; und
Fig. 13 ein Diagramm einer grundsätzlichen Lasttreiberschaltung, die die vorliegende Erfindung betrifft.
Verwandte Schaltungsanordnung
Vor der detaillierten Beschreibung der bevorzugten Ausführungsformen der vorliegenden Erfindung wird eine grundlegende Schaltungsanordnung, die die vorliegende Erfindung betrifft, erläutert.
Fig. 13 zeigt ein Spannungsstoßverhinderungsschaltung für einen MOSFET 100, der ein Leistungsbauelement zum Betreiben einer L-Last (d. h. induktive Last) darstellt. Eine Zener-Diode 101 ist zwischen einen Gate-Anschluß und einen Source-Anschluß des MOSFET 100 geschlossen, um den Gate-Anschluß zu schützen. Eine Zener-Diode 102 ist zwischen einem Drain-Anschluß und dem Gate-Anschluß des MOSFET 100 geschlossen, um die Gate-Spannung zu klemmen bzw. anzulegen. Gemäß dieser Anordnung wird eine an dem Drain-Anschluß angelegte Spannungsstoß durch Hervorrufen eines Durchbruchs in der Zener-Diode 102 absorbiert. Eine Stehspannung (entsprechend der Stufenanzahl) der Gate-Source-Zener-Diode 101 entspricht beispielsweise einer Stufe, die etwa 8 Volt einer Gate-Treiberspannung in einem gewöhnlichen Schaltkreis gleichkommt. Eine Stehspannung der Drain-Gate-Zener- Diode 102 wird kleiner eingestellt als eine Stehspannung zwischen dem Source- und Drain-Anschluß des MOSFET 100. Beispielsweise beträgt eine geeignete Stehspannung der Zener-Diode 102 40 Volt, was 5 Stufen entspricht, wenn die Stehspannung des MOSFET 100 60 Volt beträgt.
Der L-Lastspannungsstoß besitzt eine relativ lange Wirk- bzw. Operationszeit in der Größenordnung von mehreren Millisekunden. Wenn der L-Lastspannungsstoß angelegt wird, verursacht die Zener-Diode 102 einen Durchbruch, und der Gate- Anschluß des MOSFET 100 wird geladen, bis die Gate-Spannung zu einer Schwellspannung Vth angestiegen ist. Wenn die Gate-Spannung die Schwellspannung Vth erreicht, schaltet der MOSFET 100 durch, um seinen Betrieb zu beginnen. Folglich fließt der Stoßstrom gleichförmig durch einen Kanal des MOSFET 100. Es wird möglich, die Beständigkeit gegenüber L-Lastspannungsstöße verglichen mit dem Fall, daß die Zener-Diode 102 nicht vorgesehen ist, zu verbessern.
Dagegen verursacht das Entladen statischer Elektrizität einen relativ raschen Spannungsstoß in der Größenordnung von Nanosekunden. Wenn der elektrostatische Spannungsstoß an dem MOSFET 100 angelegt wird, verursacht die Zener-Diode 102 den Durchbruch. Die Ladeoperation durch den Gate-Anschluß des MOSFET 100 kann jedoch infolge der kurzen Operationszeit des raschen Spannungsstoßes nicht hinreichend gewährleistet werden. Der Gate-Anschluß wird daher ungenügend vorgespannt. Mit anderen Worten, ein Stoßstrom fließt infolge des Lawinendurchbruchs der internen Diode des MOSFET 100. In diesem Fall kann der MOSFET 100 zerstört werden, wenn ein parasitärer Bipolartransistor durchgeschaltet wird.
Bevorzugte Ausführungsformen
Bevorzugte Ausführungsformen der vorliegenden Erfindung werden nachfolgend mit Bezug auf die beigefügten Zeichnungen erläutert. Identische Teile werden in allen Ansichten mit den gleichen Bezugsziffern bezeichnet.
Fig. 1 entspricht einer Lasttreiber- bzw. -antriebsschaltung gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung. Ein Gerät, das diese Lasttreiberschaltung enthält, kann in einem Fahrzeugsteuergerät installiert werden. Eine Stromquelle für die Lasttreiberschaltung ist eine Fahrzeugbatterie mit 18 Volt. Die Lasttreiberschaltung umfaßt eine elektrische Last 51, einen Leistungs-MOSFET 52 und eine Gate-Steuereinheit 53. Der Leistungs-MOSFET 52 besitzt einen auf Masse gelegten Source-Anschluß und einen an die elektrische Last 51 angeschlossenen Drain- Anschluß. Die Gate-Steuereinheit 53 erzeugt ein Ausgangssignal zum Steuern des Gate- Potentials des Leistungs-MOSFET 52. Wenn ein Steuersignal mit einem höheren Potential als einer Schwellspannung des Leistungs-MOSFET 52 an dem Gate-Anschluß angelegt wird, wird der Leistungs-MOSFET 52 durchgeschaltet, um die elektrische Last 51 zu aktivieren. Darüber hinaus umfaßt die Lasttreiberschaltung eine Spannungsstoßverhinderungsschaltung bestehend aus einem Widerstand 54 und mehreren Dioden 55 bis 59 zum Schutz des Leistungs-MOSFET 52.
Im folgenden wird die Spannungsstoßverhinderungsschaltung für den Leistungs- MOSFET 52 detaillierter erläutert.
Fig. 2 ist eine Draufsicht auf einen Siliziumchip 1, der als Treiber- bzw. Antriebsvorrichtung dient. Fig. 3 ist eine Querschnittsansicht gemäß einer Linie A-A' von Fig. 2, die eine Anordnung des Leistungs-MOSFET 52 zeigt. Fig. 4 ist eine Querschnittsansicht gemäß einer Linie B-B' von Fig. 2, und Fig. 5 ist eine Querschnittsansicht gemäß einer Linie C-C' von Fig. 2.
Bei der Halbleiteranordnung dieser Ausführungsform sind isolierte Volumenabschnitte mit Hilfe der SOI(Silizium-auf-Isolator)-Struktur und die Grabenoxidfilmtrennstruktur gebildet. Wie in den Fig. 4 und 5 gezeigt ist, sind ein p+- Siliziumsubstrat 2 und ein n-Typ-Siliziumsubstrat 3 über eine dazwischen liegende Siliziumoxidfilmschicht 4 (d. h. eingebetteter Oxidfilm) verbunden, um die SOI-Struktur zu bilden. Eine Grabenoxidfilmschicht 5, die gemäß Fig. 2 ein geschlossenes Rechteck bildet, ist derart vorgesehen, daß sie sich vertikal über das n-Typ-Siliziumsubstrat 3 von dessen Oberfläche zu der eingebetteten Oxidfilmschicht 4 erstreckt. Ein Siliziumbereich ist damit als isolierter Volumenabschnitt ausgebildet, der durch die Grabenoxidfilmschicht 5 und die Siliziumoxidfilmschicht 4 (d. h. eingebetteter Oxidfilm) eingschlossen ist.
Wie in Fig. 3 gezeigt ist, bildet ein einen Transistor bildender, isolierter Volumenabschnitt einen lateral doppeldiffundierten Leistungs-MOSFET vom n- Kanaltyp. Insbesondere wird ein p-Well- bzw. -grubenbereich 9 auf einer Oberfläche des n-Typ-Siliziumsubstrats 3 ausgebildet. Ein n-Well-Bereich 10 wird in dem p-Well- Bereich 9 ausgebildet. Der p-Well-Bereich 9 besitzt eine Tiefe von etwa 4 µm. Der n- Well-Bereich 10 besitzt eine Tiefe von etwa 1 µm. Die p- und n-Well-Bereiche 9 und 10, die eine Doppeldiffusionsstruktur darstellen, werden durch Ionenimplantation von Bor (B) und Arsen (As) und mit Hilfe der Termodiffusion hergestellt.
Mehrere LOCOS(lokale Oxidation von Silizium)-Oxidfilmbereiche 11 werden auf der Oberfläche des Substrats gebildet, wie in Fig. 3 gezeigt ist. Eine Polysilizium-Gate- Elektrode 12 ist an jedem LOCOS-Oxidfilmbereich 11 angebracht. Ein Siliziumoxidfilm 13, der als Gate-Isolierfilm dient, ist neben der Polysilizium-Gate- Elektrode 12 gebildet. Die Polysilizium-Gate-Elektroden 12 bilden ein Diffusionsfenster zum Dosieren von Bor (B) und Arsen (As), um eine Doppeldiffussionsstruktur eines kanalbildenden p-Well-Bereichs 14 und eines n+-Source-Bereichs 15 zu bilden. Ein p+- Bereich 16 wird in dem kanalbildenden p-Well-Bereich 14 ausgebildet. Ein n+-Bereich 17 wird auf der Oberfläche des n-Well-Bereichs 10 ausgebildet.
Gemäß Fig. 3 wird ein BPSG(Borphosphorsilikatglas)-Film 18 so weit ausgedehnt, daß er die Oberfläche des LOCOS-Oxidfilms 11 und der Polysilizium- Gate-Elektrode 12 abdeckt. Eine Source-Elektrode 19 aus Aluminium überlappt den BPSG-Film 18. Die Grundfläche der Source-Elektrode 19 ist von dem BPSG-Film 18 abgetrennt und sowohl mit dem n+-Source-Bereich 15 als auch dem p+-Bereich 16 kontaktiert. Eine Drain-Elektrode 20 aus Aluminium überlappt den BPSG-Film 18 in einem von der Source-Elektrode 19 beabstandeten Bereich. Die Grundfläche der Drain- Elektrode 20 ist von dem BPSG-Film 18 getrennt und mit dem n+-Bereich 17 kontaktiert. Die Source-Elektrode 19 und die Drain-Elektrode 20 bilden zusammenwirkend eine feste Aluminiumschicht. Eine zweite Aluminiumschicht 22 ist auf der ersten Aluminiumschicht über einer TEOS(Tetraethylorthosilikat)-Schicht 21 angeordnet. Die zweite Aluminiumschicht 22 ist mit einem Siliziumnitritfilm 23, der als Passivierungsfilm dient, bedeckt.
Wenn der Transistor als Reaktion auf ein Anlegen der Gatespannung durchgeschaltet wird, fließt eine Drain-Strom "Id" von dem Drain-Anschluß zu dem Source-Anschluß entlang der unteren Fläche des Siliziumoxidfilms 13, wie in Fig. 3 durch eine Linie mit abwechselnd einer langen und zwei kurzen Strichen angedeutet ist. Der Siliziumoxidfilm 13 dient als Gate-Isolationsfilm.
In Fig. 2 wird der p-Well-Bereich 14 als Source-Zelle 24 und der n-Well-Bereich 10 als Drain-Zelle 25 bezeichnet. Eine Vielzahl von Source-Zellen und eine Vielzahl von Drain-Zellen 25 werden abwechselnd sowohl in der Quer- als auch in der Längsrichtung angeordnet oder gruppiert und als transistorbildender, isolierter Volumenabschnitt an einem vorbestimmten Abschnitt des Siliziumchips (d. h. Halbleitersubstrat) 1 integriert. Die Gesamtzahl der in dem transistorbildenden, isolierten Volumenabschnitt gebildeten Zellen beträgt etwa 10.000. Insbesondere werden, wie in Fig. 2 gezeigt ist, Source-Zellen 24 und Drain-Zellen 25 abwechselnd in einer quadratischen Ebene angeordnet, um so ein sogenanntes gewürfeltes bzw. Chipmuster zu bilden.
Gemäß Fig. 2 ist ein einziger Gate-Kontaktabschnitt 26 in dem Leistungs- MOSFET vorgesehen, um über die zweite Aluminiumschicht 22 mit der Polysilizium- Gate-Elektrode 12 (siehe Fig. 3) elektrisch verbunden zu sein bzw. werden.
Dagegen ist, wie in Fig. 1 gezeigt ist, der Widerstand 54 zwischen dem Gate- Anschluß des Leistungs-MOSFET 52 und der Gate-Steuereinheit 53 angeordnet. Der Widerstand 54 besitzt einen Widerstandswert von etwa 1 kΩ.
Fig. 4 zeigt die detaillierte Anordnung des Widerstands 54. Ein widerstandbildender, isolierter Volumenabschnitt ist von den Oxidfilmschichten 4 und 5 umgeben. Ein p-Typ-Basisbereich 30 ist in dem widerstandbildenden, isolierten Volumenabschnitt ausgebildet. Elektroden 31 und 32 sind an der Oberfläche des p-Typ- Basisbereichs 30 angeordnet. Auf diese Weise wird der Widerstand 54 durch den p- Typ-Basisbereich gebildet. Es ist jedoch auch möglich, einen Dünnfilmwiderstand zu verwenden, wie etwa einen Polysiliziumwiderstand und einen CrSi-Widerstand, um den Widerstand 54 zu bilden.
Gemäß Fig. 1 ist eine Zener-Diodengruppe 55, bestehend aus einer Vielzahl seriell verbundener Zener-Dioden mit den gleichen Charakteristiken, zwischen den Drain- Anschluß und dem Gate-Anschluß (d. h. Punkt α) des Leistungs-MOSFET 52 geschaltet. Die Zener-Diodengruppe 55 dient als erste Zener-Diode der vorliegenden Erfindung. Jede Zener-Diode der Zener-Diodengruppe 55 besitzt eine Kathode, die zu dem Drain-Anschluß des Leistungs-MOSFET 52 gerichtet ist, und eine Anode, die zu den Gate-Anschluß des Leistungs-MOSFET 52 gerichtet ist. Die Zener-Diodengruppe 55 verursacht einen Durchbruch in Abhängigkeit einer an den Drain-Anschluß des Leistungs-MOSFET 52 angelegten Spannungsstoß.
Der zwischen den Gate-Anschluß des Leistungs-MOSFET 52 und die Gate- Steuereinheit 53 geschlossene Widerstand 54 besitzt die Funktion, zu verhindern, daß in dem Fall des Durchbruchs der Zener-Diodengruppe 55 Strom von der elektrischen Last 51 durch den Drain-Anschluß des MOSFET 52 zu der Gate-Steuereinheit 53 fließt.
Eine Zener-Diodengruppe 56, bestehend aus einer Vielzahl seriell verbundener Zener-Dioden mit den gleichen Charakteristiken, ist zwischen dem Source-Anschluß und dem Gate-Anschluß (d. h. Punkt α) des Leistungs-MOSFET 52 vorgesehen. Die Zener-Diodengruppe 56 dient als zweite Zener-Diode der vorliegenden Erfindung. Jede Zener-Diode der Zener-Diodengruppe 56 besitzt eine Kathode, die zu dem Gate- Anschluß gerichtet ist, und eine Anode, die zu dem Source-Anschluß gerichtet ist. Die Zener-Diodengruppe 56 besitzt eine Durchbruchspannung (d. h. Stehspannung), die geringer ist als eine Gate-Stehspannung des Leistungs-MOSFET 52. Die Zener- Diodengruppe 56 besitzt die Funktion, eine Gate-Spannung gegen den Durchbruch der Zener-Diodengruppe 55 zu klemmen bzw. anzulegen.
Die Lasttreiberschaltung umfaßt eine Zener-Diode 57, deren eines Ende an einem Zwischenpunkt (β) zwischen der Gate-Steuereinheit 53 und dem Widerstand 54 angeschlossen ist, und deren anderes Ende an den Source-Anschluß des Leistungs- MOSFET 52 angeschlossen ist. Die Zener-Diode 57 besitzt eine Kathode, die an die Gate-Steuereinheit 53 gerichtet ist, und eine Anode, die an den Source-Anschluß des Leistungs-MOSFET 52 gerichtet bzw. geführt ist. Die Zener-Diode 57 dient als Klemm- bzw. Pegelhalte-Zener-Diode zum Halten der Ausgangsspannung der Gate-Steuereinheit 53 auf einer Betriebsspannung des MOSFET 52. Eine Stehspannung der Zener-Diode 57 entspricht der Gate-Treiberspannung des Leistungs-MOSFET 52. Ein praktischer Wert bei dem Leistungs-MOSFET 52 beträgt etwa 7 Volt. Die Zener-Diode 57 verursacht einen Durchbruch, wenn eine Spannungsstoß von der Gate-Steuereinheit 53 angelegt wird.
Alle die Zener-Diodengruppen 55 und 56 darstellenden Zener-Dioden sowie die Zener-Diode 57 sind praktisch durch die Basis-Emitter-Konstruktion eines NPN- Transistors minimaler Größe realisiert. Eine Durchbruchspannung (d. h. Stehspannung) der Zener-Diode beträgt etwa 8,5 Volt pro Stufe.
Insbesondere wird, wie in Fig. 5 gezeigt ist, ein diodenbildender, isolierter Volumenabschnitt durch die Oxidfilmschichten 4 und 5 umgeben. Ein p-Typ- Basisbereich 40 und ein n+-Typ-Kollektorbereich 41 werden in dem diodenbildenden, isolierten Volumenabschnitt gebildet. Ein n+-Typ-Emitterbereich 42 wird in dem p-Typ- Basisbereich 40 gebildet. Eine Elektrode 43 ist an der Oberfläche des p-Typ- Basisbereichs 40 und eine Elektrode 44 an der Oberfläche des n+-Typ-Emitterbereichs 42 angeordnet. Auf diese Weise wird jede Zener-Diode durch die Basis-Emitter- Konstruktion eines NPN-Transistors minimaler Größe realisiert.
Eine Diode 58 ist seriell mit der Zener-Diodengruppe 55 verbunden und zwischen den Drain- und Gate-Anschlüssen des Leistungs-MOSFET 52 angeordnet. Die Diode 58 besitzt eine Kathode, die zu dem Gate-Anschluß des Leistungs-MOSFET 52 gerichtet ist, und eine Anode, die zu dem Drain-Anschluß des Leistungs-MOSFET 52 gerichtet ist. Die Diode 58 besitzt die Funktion, zu verhindern, daß Strom von dem Gate- Anschluß zu dem Drain-Anschluß fließt, wenn der Leistungs-MOSFET 52 durchgeschaltet ist. Eine Stehspannung der Diode 58 ist höher als die Gate- Treiberspannung des Leistungs-MOSFET 52.
Eine Diode 59 ist seriell mit der Zener-Diodengruppe 56 verbunden und zwischen dem Source- und Gate-Anschluß des Leistungs-MOSFET 52 angeordnet. Die Diode 59 besitzt eine Kathode, die zu dem Source-Anschluß des Leistungs-MOSFET 52 gerichtet ist, und eine Anode, die zu dem Gate-Anschluß des Leistungs-MOSFET 52 gerichtet ist. Die Anode der Diode 59 ist über die Zener-Diode 57 mit der Gate-Steuereinheit 53 verbunden. Die Diode 59 besitzt die Funktion, zu verhindern, daß positives Rauschen von dem Source-Anschluß des Leistungs-MOSFET 52 zu der Gate-Steuereinheit 53 dringt. Eine Stehspannung der Diode 59 beträgt etwa 100 Volt.
Eine Volumendiode 60 ist zwischen dem Source- und Drain-Anschluß des Leistungs-MOSFET 52 angeordnet. Diese Volumendiode 60 ist eine in dem Leistungs- MOSFET 52 installierte Einbaudiode D1, wie in Fig. 3 gezeigt ist, die aus dem p+- Bereich 16, dem p-Well-Bereich 14 und dem n-Well-Bereich 10 besteht.
Nachfolgend werden bevorzugte Stufenanzahlen der Zener-Diodengruppen 55 und 56 detailliert erläutert.
Die Zener-Diodengruppe 55 umfaßt eine Vielzahl seriell verbundener Zener- Dioden zwischen dem Drain- und Gate-Anschluß des Leistungs-MOSFET 52. Die Anzahl der benötigten Zener-Dioden wird unter Berücksichtigung der Stehspannung jeder Zener-Diode bestimmt.
Insbesondere genügt die Zener-Diodengruppe 55 der folgenden Gleichung
n = BVp/Vzd (Bruchteile zu ignorieren), (1)
wobei "n" die Gesamtzahl der die Zener-Diodengruppe 55 darstellenden Zener- Dioden repräsentiert, "BVp" eine erwartete Durchbruchspannung des Leistungs- MOSFET 52 darstellt, und "Vzd" eine Stehspannung einer die Zener-Diodengruppe darstellenden Zener-Diode repräsentiert. Die erwartete Durchbruchspannung "BVp" ist geringer als eine Stehspannung BVdds der Volumendiode 60.
In ähnlicher Weise umfaßt die Zener-Diodengruppe 56 eine Vielzahl seriell verbundener Zener-Dioden zwischen dem Gate- und Source-Anschluß des Leistungs- MOSFET 52. Die Zener-Diodengruppe 56 genügt der folgenden Gleichung
m = BVg/Vzd (Bruchteile zu ignorieren), (2)
wobei "n" die Gesamtzahl der die Zener-Diodengruppe 56 darstellenden Zener- Dioden repräsentiert, "BVg" die Gate-Stehspannung des Leistungs-MOSFET 52 darstellt, und "Vzd" die Stehspannung einer die Zener-Diodengruppe 56 darstellenden Zener-Diode repräsentiert.
Mit dieser Einstellung kann die Spannung zwischen dem Gate- und Source- Anschluß auf einem Pegel unterhalb der Gate-Stehspannung gehalten werden, auch wenn eine transiente Spannung angelegt wird.
Der Widerstand 54 ist zwischen der Ausgangsstufe der Gate-Steuereinheit 53 und dem Gate-Anschluß des Leistungs-MOSFET 52 angeordnet. Der Gate-Anschluß ist der Verbindungspunkt α, wo die Drain-Gate-Zener-Diodengruppe 55 und die Gate-Source- Zener-Diodengruppe 56 verbunden sind. Der Widerstandswert Rg des Widerstands 54 genügt der folgenden Beziehung
wobei "r" einen Schichtwiderstand der Polysilizium-Gate-Elektrode 12 des Leistungs-MOSFET 52, "f" eine Frequenz, bei der die maximale spektrale Intensität erhalten wird, wenn eine Bezugsstoßwellenform der Fourier-Transformation unterzogen wird, und "Ciss" eine Gate-Eingangskapazität des zu schützenden Leistungs-MOSFET darstellen.
Kurz gesagt, der Widerstandswert Rg ist größer als die Gate-Eingangsimpedanz des Leistungs-MOSFET 52, wenn die BezugsSpannungsstoß angelegt wird. Beispielsweise beträgt der Widerstandswert Rg etwa 200 Ω, wenn der Schichtwiderstand "r" 30 (Ω/) bzw. Ω/mm2 beträgt, die Frequenz "f" beträgt 10 MHz und die Gate-Eingangskapazität "Ciss" beträgt 100 pF.
Fig. 6 ist ein Graph, der die Beziehung zwischen einer ESD(elektrostatische Entladung)-Durchbruchspannung und dem Widerstandswert Rg des Widerstands 54, die bei dem ESD-Meßtest erhalten wird, wobei die Gate-Eingangs-Impedanz "Z" des Leistungs-MOSFET 52 auf 44 Ω (Z = 44 Ω) festgesetzt ist, zeigt. In Fig. 6 stellt die Abszissenachse den Widerstandswert Rg des Widerstands 54 und die Ordinatenachse die ESD-Durchbruchsspannung dar. Ein Entladungswiderstand beträgt 150 Ω und eine Entladungskapazität 150 pF. Diese Testbedingungen entsprechen dem elektrostatischem Test für eine ECU (d. h. elektronische Steuereinheit) eines Kraftfahrzeugs.
Auf der Abszissenachse in Fig. 6 ist gleichzeitig ein Referenzverhältnis Rg/Z gezeigt. Das Referenzverhältnis Rg/Z stellt ein Verhältnis des Widerstandswerts Rg des Widerstands 54 zu der Gate-Eingangsimpedanz "Z" des Leistungs-MOSFET 52 dar.
Das Meßergebnis von Fig. 6 zeigt folgendes:
  • A) Die Durchbruchspannung beginnt anzusteigen, wenn der Widerstandswert Rg einen kritischen Wert erreicht, der einem Viertel der Gate-Eingangsimpedanz "Z" entspricht;
  • B) Die Durchbruchspannung steigt gleichmäßig entsprechend dem Anstieg des Widerstandswerts Rg an und erreicht einen signifikant großen Wert, wenn der Widerstandswert Rg gleich der Gate-Eingangsimpedanz "Z" ist; und
  • C) Die Durchbruchspannung ist im wesentlichen gesättigt, wenn der Widerstandswert auf das Dreifache der Gate-Eingangsimpedanz "Z" angehoben ist.
Daraus ergibt sich, daß der Widerstand 54 vorzugsweise den folgenden Bedingungen genügt.
Wie sich aus dem obigen Ergebnis (I) ergibt, besteht die primäre Bedingung darin, daß der Widerstandswert Rg gleich oder größer als ein Viertel der Gate- Eingangsimpedanz "Z" des Leistungs-MOSFET 52 ist. Mit dieser Festlegung kann die Beständigkeit gegenüber der Spannungsstoß verbessert werden.
Sodann besteht, wie sich aus dem obigen Ergebnis (II) ergibt, die zur obigen primären Bedingung hinzutretende sekundäre Bedingung darin, daß der Widerstandswert Rg der oben beschriebenen Bedingung (3) genügt. Mit dieser zusätzlichen Festlegung kann der Widerstandswert Rg auf ein geeignetes Niveau gesetzt werden.
Darüber hinaus besteht, wie sich aus dem obigen Ergebnis (III) ergibt, die zusätzlich hinzutretende terziäre Bedingung darin, daß der Widerstandswert Rg gleich oder größer als das Dreifache der Gate-Eingangsimpedanz "Z" des Leistungs-MOSFET 52 ist. Mit dieser zusätzlichen Festlegung wird der Widerstandswert Rg noch geeigneter.
Als nächstes wird die Funktion der oben beschriebenen Spannungsstoßschutzschaltung für einen Transistor mit isoliertem Gate erläutert.
Es wird nun vorausgesetzt, daß ein positiver Spannungsstoß an den Drain- Anschluß unter der Bedingung, daß der Leistungs-MOSFET 52 abgeschaltet bzw. gesperrt ist, angelegt wird.
Wenn ein elektrostatischer Spannungsstoß an dem Drain-Anschluß angelegt wird, verursacht die Drain-Gate-Zener-Diodengruppe 55 einen Durchbruch, bevor der Leistungs-MOSFET 52 durchgeschaltet ist. Dieser Durchbruch läßt den Strom in den Gate-Anschluß des Leistungs-MOSFET 52 fließen.
Daraufhin steigt das Gate-Potential entsprechend dem Fortlauf der Ladeoperation des Gate-Eingangskondensators, der durch den in den Gate-Anschluß fließenden Durchbruchstrom geladen wird. In diesem Fall verhindert der Widerstand 54, daß der Durchbruchstrom in die Gate-Steuereinheit 53 fließt, da der Widerstandswert Rg des Widerstands 54 größer als die Gate-Eingangsimpedanz "Z" des Leistungs-MOSFET 52 ist, wie in der Beziehung (3) gezeigt ist. Dadurch wird die Ladeoperation des Gate- Eingangskondensators rasch durchgeführt.
Wenn dann die Gate-Eingangsspannung einen Schwellwert "Vth" des Leistungs- MOSFET 52 erreicht, schaltet der MOSFET 52 durch, damit der Stoßstrom von dem Drain-Anschluß (d. h. elektrische Last 51) über einen Innenabschnitt des Leistungs- MOSFET 52 zu der Source-Elektrode (d. h. Masse) fließen kann.
Die Fig. 8 und 9 zeigen das Schaltungssimulationsergebnis.
Fig. 8 zeigt eine Beziehung zwischen der Gesamtzahl "m" der Gate-Source-Zener- Diodengruppe 56 und der Zeit "t", die für die Gate-Spannung zum Erreichen des Schwellwerts Vth notwendig ist. Wie sich aus Fig. 8 ergibt, steigt die Geschwindigkeit, mit der die Gate-Spannung Vg den Schwellwert Vth erreicht, mit dem Anstieg der Stufenzahl "m".
Fig. 9 zeigt eine Beziehung zwischen der Gesamtzahl "m" der Gate-Source-Zener- Diodengruppe 56 und der Gate-Spannung Vg. Die in diesem Fall verwendeten Entladungsbedingungen sind C = 150 pF, R = 150 Ω und L = 1 µH.
Aus Fig. 8 ergibt sich, daß der Leistungs-MOSFET 52 etwa 1 ns zum Durchschalten benötigt, nachdem der Strom durch die Zener-Diodengruppe 55 fließt. Mit anderen Worten, der Ladevorgang durch den Gate-Anschluß wird rasch durchgeführt. Innerhalb etwa 1 ns beginnt der Stoßstrom durch den Innenabschnitt des Leistungs-MOSFET 52 zu fließen.
Auf diese Weise ermöglicht es die oben beschriebene Ausführungsform der vorliegenden Erfindung, die Gate-Ladezeit zu verkürzen, so daß der Leistungs- MOSFET 52 geschaltet wird, um den Stoßstrom innerhalb kurzer Zeit verglichen mit der elektrostatischen Entladezeit fließen zu lassen. Der durch den Innenabschnitt des Leistungs-MOSFET 52 fließende Stoßstrom beseitigt den in Fig. 3 gezeigten parasitären Bipolartransistor Tr1 sicher. Damit wird es möglich, die Beständigkeit gegenüber einem durch statische Elektrizität oder dergleichen verursachten Spannungsstoß zu verbessern.
Der Drain-Sättigungsstrom des Leistungs-MOSFET 52 steigt mit steigender Gate- Spannung. Der höhere Drain-Sättigungsstrom ist dahingehend vorteilhaft, daß der Stoßstrom leichter fließt. Die Spannungsstoßbeständigkeit kann verbessert werden.
Die Beziehung zwischen dem Drain-Strom Id, der Gate-Spannung Vg und der Schwellspannung Vth wird auf die folgende Weise ausgedrückt.
Id ~ (Vg - Vth)2
Gemäß dieser Beziehung steigt der Drain-Sättigungsstrom mit steigender Gate- Spannung Vg. Eine große Menge an Stoßstrom fließt, wenn der Drain-Sättigungsstrom hoch ist.
Es besteht jedoch die Möglichkeit, daß eine übermäßig hohe Gate-Spannung den Gate-Oxidfilm beschädigen kann. Zur Vermeidung solcher Beschädigungen wird die Stufenanzahl (d. h. Gesamtzahl) der die Gate-Source-Zener-Diodengruppe 56 darstellenden Zener-Dioden durch die oben genannte Gleichung (2) reguliert. Durch diese Regulierung kann die Gate-Spannung auf einem Wert, der mVzd entspricht, geklemmt bzw. gehalten werden. Dies verhindert, daß der Gate-Oxidfilm 13 beschädigt wird. Mit anderen Worten, es wird möglich, die Spannungsstoßbeständigkeit ohne Beschädigung des Gate-Oxidfilms 13 zu maximieren.
Bei der in Fig. 13 gezeigten Vergleichsspannungsstoßverhinderungsschaltung wird die Zener-Diode 101 verwendet, um die Gate-Spannung auf einer gewöhnlichen Betriebsspannung zu halten. Dagegen hält die in Fig. 1 gezeigte Zener-Diode 57 die Gate-Spannung während eines gewöhnlichen Betriebs auf einer niedrigeren Spannung, und die Zener-Diodengruppe 56 hält die Gate-Spannung im Falle des Anliegens der Spannungsstoß auf einer höheren Spannung. Der gesättigte Drainstrom wird während des Anliegens der Spannungsstoß erhöht, um die Spannungsstoßbeständigkeit zu verbessern.
Wie oben beschrieben ist, entspricht die bevorzugte Ausführungsform der vorliegenden Erfindung einer Spannungsstoßverhinderungsschaltung mit den folgenden Eigenschaften.
<1< Wie in Fig. 1 gezeigt ist, ist die als erste Zener-Diode der vorliegenden Erfindung dienende Zener-Diodengruppe 55 zwischen den Drain-Anschluß (d. h. Hochspannungsanschluß) und den Gate-Anschluß des Leistungs-MOSFET 52 geschlossen. Die Zener-Diodengruppe 55 verursacht einen Durchbruch in Abhängigkeit von einer an dem Drain-Anschluß, der mit der elektrischen Last 51 verbunden ist, angelegten Spannungsstoß. Der Widerstand 54 ist zwischen den Gate-Anschluß des Leistungs-MOSFET 52 und die Gate-Steuereinheit 53 geschaltet. Der Widerstand 54 verhindert, daß im Fall des Durchbruchs der Zener-Diodengruppe 55 der Strom von der elektrischen Last 51 durch den Drain-Anschluß des Leistungs-MOSFET 52 zu der Gate- Steuereinheit 53 fließt. Des weiteren ist die als zweite Zener-Diode der vorliegenden Erfindung dienende Zener-Diodengruppe 56 zwischen den Source-Anschluß (d. h. Niederspannungsanschluß) und den Gate-Anschluß des Leistungs-MOSFET 52 geschaltet. Eine Durchbruchspannung der Zener-Diodengruppe 56 ist geringer als die Gate-Stehspannung des Leistungs-MOSFET 52. Die Zener-Diodengruppe 56 klemmt bzw. hält die Gate-Spannung gegen den Durchbruch der Zener-Diodengruppe 55.
Dementsprechend verursacht die Zener-Diodengruppe 55 einen Durchbruch, wenn eine Spannungsstoß an dem Drain-Anschluß des Leistungs-MOSFET 52, der mit der elektrischen Last 51 verbunden ist, angelegt wird. Der Widerstand 54 verhindert, daß der Strom von der elektrischen Last 51 durch den Drain-Anschluß des Leistungs- MOSFET 52 und die Zener-Diodengruppe 55 zu der Gate-Steuereinheit 53 fließt. Der Gate-Anschluß wird geladen. Wenn die Gate-Spannung auf die Schwellspannung des Leistungs-MOSFET 52 angehoben ist, wird der Leistungs-MOSFET 52 durchgeschaltet. Der Stoßstrom beginnt von dem Drain-Anschluß (d. h. von der elektrischen Last 51) durch den Innenabschnitt des Leistungs-MOSFET 52 zu dem Source-Anschluß (d. h. Masse) zu fließen. Daher wird der Leistungs-MOSFET 52 gegenüber der Spannungsstoß geschützt.
Durch Bereitstellen der Zener-Diodengruppe 56 mit mehreren Stufen zwischen dem Gate- und Source-Anschluß des Leistungs-MOSFET 52 wird es möglich, den Ladevorgang durch den Gate-Anschluß zu beschleunigen. Die rasche Durchführung des Gate-Ladevorgangs läßt den Leistungs-MOSFET 52 rasch durchschalten. Der Stoßstrom fließt zu einem früheren Zeitpunkt, so daß der unerwünschte, parasitäre Bipolarbetrieb unterdrückt wird.
Damit wird es möglich, die Beständigkeit gegenüber dem durch statische Elektrizität oder dergleichen verursachten raschen Spannungsstoß zu verbessern.
<2< Es ist die dritte Zener-Diode 57 vorgesehen, deren eines Ende mit dem Zwischenpunkt (β) zwischen der Gate-Steuereinheit 53 und dem Widerstand 54 und deren anderes Ende mit dem Source-Anschluß des Leistungs-MOSFET 52 verbunden ist. Die dritte Zener-Diode 57 verursacht einen Durchbruch, wenn ein Spannungsstoß von der Gate-Steuereinheit 53 angelegt wird. Der Stoßstrom fließt von der Gate- Steuereinheit 53 zu dem Source-Anschluß, wodurch der Gate-Anschluß des Leistungs- MOSFET 52 geschützt wird.
<3< In der Praxis wird bevorzugt, daß die Zener-Diodengruppe 55 aus einer Vielzahl seriell verbundener Zener-Dioden mit gleichen Charakteristiken besteht. Darüber hinaus wird der folgenden Gleichung für die Zener-Diodengruppe 55 genügt:
n = BVp/Vzd,
wobei "n" die Gesamtzahl der die Zener-Diodengruppe 55 darstellenden Zener- Dioden repräsentiert, "BVp" eine erwartete Durchbruchspannung des Leistungs- MOSFET 52 darstellt, und "Vzd" eine Stehspannung von einer die Zener-Diodengruppe 55 darstellenden Diode repräsentiert.
<4< In der Praxis wird bevorzugt, daß die Zener-Diodengruppe 56 aus einer Vielzahl seriell verbundener Zener-Dioden mit den gleichen Charakteristiken besteht. Darüber hinaus wird der folgenden Gleichung für die Zener-Diodengruppe 56 genügt:
m = BVg/Vzd,
wobei "m" die Gesamtzahl der die zweite Zener-Diodengruppe 56 darstellenden Zener-Dioden repräsentiert, "BVg" die Gate-Stehspannung des Leistungs-MOSFET 52 darstellt, und "VZd" eine Stehspannung einer die Zener-Diodengruppe 56 darstellenden Diode repräsentiert.
<5< Es wird ferner bevorzugt, daß der zwischen den Gate-Anschluß des Leistungs-MOSFET 52 und die Gate-Steuereinheit 53 geschlossenen Widerstand 54 den Widerstandswert Rg besitzt, der der folgenden Beziehung genügt:
wobei "r" den Schichtwiderstand der Polysilizium-Gate-Elektrode 12 des Leistungs-MOSFET 52, "f" die Frequenz, bei der die maximale spektrale Intensität erhalten wird, wenn die Bezugsstoßwellenform der Fourier-Transformation unterzogen wird, und "Ciss" die Gate-Eingangskapazität des zu schützenden Leistungs-MOSFET 52 darstellen.
<6< Es wird ebenfalls bevorzugt, daß der zwischen dem Gate-Anschluß des Leistungs-MOSFET 52 und die Gate-Steuereinheit 53 geschlossene Widerstand 54 einen größeren Widerstandswert besitzt als ein Viertel der Gate-Eingangsimpedanz des Leistungs-MOSFET 52, wenn der Bezugsspannungsstoß angelegt wird.
Fig. 10 zeigt eine Spannungsstoßverhinderungsschaltung gemäß einer anderen Ausführungsform der vorliegenden Erfindung.
Wie in Fig. 10 gezeigt ist, ist eine Vielzahl von Gate-Kontaktabschnitten 27 in vorbestimmten Abständen um den transistorbildenden, isolierten Volumenabschnitt vorgesehen. Jeder Gate-Kontaktabschnitt 27 ist mit der Gate-Elektrode 12 elektrisch verbunden. Diese Anordnung besitzt den Vorteil, daß die Gate-Eingangsimpedanz des Leistungs-MOSFET 52 reduziert wird. Mit anderen Worten, es wird möglich, den Gesamtwiderstand der Gate-Verdrahtung zu reduzieren, die für den transistorbildenden, isolierten Volumenabschnitt notwendig ist. Darüber hinaus wird es möglich, eine gleichmäßige Verdrahtungsanordnung für jede Gate-Elektrode 12 mit im wesentlichen dem gleichen Widerstandswert zu schaffen. Mit dieser Anordnung wird der Gate- Ladevorgang mit einer schnelleren Geschwindigkeit als die des Spannungsstoßes rasch durchgeführt. Die Spannungsstoßbeständigkeit kann verbessert werden. Der Gate- Eingangswiderstand kann reduziert werden. Es ist auch möglich, die Reduktion der Schaltgeschwindigkeit bei einem gewöhnlichen Betrieb zu unterdrücken.
Wie oben beschrieben ist, kann der Widerstandswert des Gate-Abschnitts durch Bereitstellen zahlreicher Gate-Kontaktabschnitte 27 entlang des Randbereichs des transistorbildenden, isolierten Volumenabschnitts auf dem Halbleitersubstrat 1 reduziert werden.
Die vorliegende Erfindung ist nicht auf die oben beschriebene Spannungsstoßverhinderungsschaltung beschränkt, welche auf dem LDMOSFET (d. h. lateral doppeldiffundierter MOSFET basiert. Es ist daher möglich, den LDMOSFET durch einen VDMOSFET (vertikal doppeldiffundierter MOSFET) zu ersetzen.
Betreffend die Verbindung zwischen dem Transistor und der elektrischen Last ist es möglich, die elektrische Last an den Niederspannungsanschluß des Transistors anzuschließen, anstelle die elektrische Last an den Hochspannungsanschluß anzuschließen, wie in Fig. 11 gezeigt ist.
Insbesondere ist gemäß Fig. 11 die elektrische Last 51 zwischen dem Source- Anschluß des n-Kanal- MOSFET 52 und Masse geschlossen. Die Zener-Diodengruppe 55 (d. h. die erste Zener-Diode) verursacht einen Durchbruch in Abhängigkeit von einem Anlegen der Spannungsstoß (d. h. Anlegen einer StromquellenSpannungsstoß) von dem Hochspannungsanschluß. Die Zener-Diodengruppe 56 (d. h. zweite Zener-Diode mit mehreren Stufen) besitzt eine geringere Durchbruchspannung als die Gate- Stehspannung des Leistungs-MOSFET 52. Die Zener-Diodengruppe 56 hält die Gate- Spannung gegen den Durchbruch der Zener-Diodengruppe 55. Darüber hinaus klemmt bzw. hält die Zener-Diode 57 (d. h. dritte Zener-Diode) die von der Gate-Steuereinheit 53 angelegte Spannungsstoß. Wenn ein negativer Spannungsstoß an den Source- Anschluß des Leistungs-MOSFET 52 angelegt wird, wird das p-Well-Potential relativ zu dem Gate-Potential reduziert. Daher wird der Leistungs-MOSFET 52 durchgeschaltet. In diesem Fall verhindert die zwischen dem Gate- und Source- Anschluß liegende Zener-Diodengruppe 56, daß das Gate beschädigt wird.
Fig. 12 zeigt eine Lasttreiberschaltung auf der Basis eines p-Kanal-Leistungs- MOSFET 70. Gemäß Fig. 12 ist die elektrische Last an dem Drain-Anschluß des p- Kanal-Leistungs-MOSFET 70 angeschlossen. Die Drain-Gate-Zener-Diodengruppe 55 (d. h. erste Zener-Diode) ist zwischen den Drain- und Gateanschluß des Leistungs- MOSFET 70 geschlossen. Die Gate-Source-Zener-Diodengruppe 56 (d. h. zweite Zener- Diode mit mehreren Stufen) ist zwischen den Gate- und Source-Anschluß des Leistungs-MOSFET 70 geschlossen. Ferner ist die Zener-Diode 57 (d. h. dritte Zener- Dioden) zum Halten bzw. Klemmen der von der Gate-Steuereinheit 53 angelegten Spannungsstoß vorgesehen. Die Zener-Diodengruppe 55 verursacht einen Durchbruch in Abhängigkeit von einem Anlegen einer an den Niederspannungsanschluß angelegten negativen Spannungsstoß. Der Widerstand 54 verhindert, daß der Strom von dem Niederspannungsanschluß des Leistungs-MOSFET 70 zu der Gate-Steuerschaltung 53 fließt. Der Gate-Ladevorgang wird veranstaltet, um den Leistungs-MOSFET 70 durchzuschalten. Der Stoßstrom beginnt von dem Hochspannungsanschluß durch den Innenabschnitt des MOSFET 70 zu dem Niederspannungsanschluß zu fließen. Daher wird der Leistungs-MOSFET 70 vor dem Spannungsstoß geschützt.
Eine Durchbruchspannung der Zener-Diodengruppe 56 (d. h. zweite Zener-Diode mit mehreren Stufen) ist geringer als die Gate-Stehspannung des Leistungs-MOSFET 70. Die Zener-Diodengruppe 56 klemmt bzw. hält die Gate-Spannung gegen den Durchbruch der Zener-Diodengruppe 55. Auf diese Weise verursacht die Drain-Gate- Zener-Diode 55 den Durchbruch in Abhängigkeit von dem an dem Drain-Anschluß angelegten negativen Spannungsstoß. Der Leistungs-MOSFET 70 wird infolge der negativen Vorspannung des Gate-Anschlusses durchgeschaltet. Der Durchschaltvorgang des Leistungs-MOSFET 70 erfolgt rasch, wenn die Stufenzahl (d. h. Gesamtzahl) der Gate-Source-Zener-Diodengruppe 56 hinreichend groß ist. Darüber hinaus verursacht die Zener-Diode 57 (d. h. die dritte Zener-Diode) den Durchbruch in Abhängigkeit von einem Anlegen der Spannungsstoß von der Gate-Steuereinheit 53 zu einem früheren Zeitpunkt, so daß der Stoßstrom zu dem Hochspannungsanschluß fließt. Daher wird das Gate vor dem Spannungsstoß geschützt.
Die vorliegende Erfindung kann auch bei anderen Transistortypen mit isoliertem Gate, wie etwa dem IGBT (Bipolartransistor mit isoliertem Gate), ebenso wie dem MOSFET angewandt werden.
Die oben beschriebenen Ausführungsformen der vorliegenden Erfindung sind nicht als beschränkend sondern rein illustrativ anzusehen.

Claims (6)

1. Spannungsstoßverhinderungsschaltung für einen Transistor mit isoliertem Gate (52, 70) mit einem Hochspannungs- und Niederspannungsanschluß, von denen einer an eine elektrische Last (51) angeschlossen ist, und einem an eine Gate- Steuereinheit (53) angeschlossenen Gate-Anschluß, gekennzeichnet durch
eine erste Zener-Diode (55), deren eines Ende mit der elektrischen Last (51) über den einen von dem Hochspannungs- und Niederspannungsanschluß und deren anderes Ende mit dem Gate-Anschluß des Transistors mit isoliertem Gate (52, 70) verbunden ist, zum Verursachen eines Durchbruchs in Abhängigkeit einer an den einen von dem Hochspannungs- und Niederspannungsanschluß, der an die elektrische Last (51) angeschlossen ist, angelegten Stoßspannung;
einen Widerstand (54), der zwischen den Gate-Anschluß des Transistors mit isoliertem Gate (52, 70) und die Gate-Steuereinheit (53) geschlossen ist, zum Verhindern, daß Strom von dem einen von dem Hochspannungs- und Niederspannungsanschluß des Transistors mit isoliertem Gate (52, 70) zu der Gate-Steuereinheit (53) in dem Fall des Durchbruchs der ersten Zener-Diode (55) fließt; und
eine zweite Zener-Diode (56) mit mehreren Stufen, die zwischen den anderen von dem Hochspannungs- und Niederspannungsanschluß und den Gate-Anschluß des Transistors mit isoliertem Gate (52, 70) geschlossen ist, zum Klemmen bzw. Halten einer Gate-Spannung gegen den Durchbruch der ersten Zener-Diode (55), wobei die zweite Zener-Diode (56) eine niedrigere Durchbruchspannung besitzt als eine Gate-Stehspannung des Transistors mit isoliertem Gate (52, 70).
2. Spannungsstoßverhinderungsschaltung für einen Transistor mit isoliertem Gate gemäß Anspruch 1 mit ferner
einer dritten Zener-Diode (57), deren eines Ende an einen Zwischenpunkt (β) zwischen der Gate-Steuereinheit (53) und dem Widerstand (54) und deren anderes Ende an den anderen von dem Hochspannungs- und Niederspannungsanschluß des Transistors mit isoliertem Gate (52, 70) angeschlossen ist.
3. Spannungsstoßverhinderungsschaltung für einen Transistor mit isoliertem Gate gemäß Anspruch 1, wobei
die erste Zener-Diode (55) eine Zener-Diodengruppe, bestehend aus einer Vielzahl seriell verbundener Zener-Dioden mit den gleichen Charakteristiken, ist, die der folgenden Gleichung genügt
n: = BVp/Vzd,
wobei "n" die Gesamtzahl der die Zener-Diodengruppe darstellenden Zener- Dioden repräsentiert, "BVp" eine erwartete Durchbruchspannung des Transistors mit isoliertem Gate (52, 70) darstellt, und "Vzd" eine Stehspannung einer die Zener-Diodengruppe darstellenden Zener-Diode repräsentiert.
4. Spannungsstoßverhinderungsschaltung für einen Transistor mit isoliertem Gate gemäß Anspruch 1, wobei
die zweite Zener-Diode (56) eine Zener-Diodengruppe, bestehend aus einer Vielzahl seriell verbundener Zener-Dioden mit den gleichen Charakteristiken, ist, die der folgenden Gleichung genügt
m = BVg/Vzd,
wobei "m" die Gesamtzahl der die Zener-Diodengruppe darstellenden Zener- Dioden repräsentiert, "BVg" eine Gate-Stehspannung des Transistors mit isoliertem Gate (52, 70) darstellt, und "Vzd" eine Stehspannung einer die Zener- Diodengruppe darstellenden Zener-Diode repräsentiert.
5. Spannungsstoßverhinderungsschaltung für einen Transistor mit isoliertem Gate gemäß Anspruch 1, wobei der Widerstand (54), der zwischen den Gate-Anschluß des Transistors mit isoliertem Gate (52, 70) und die Gate-Steuereinheit (53) geschlossen ist, einen Widerstandswert Rg besitzt, der der folgenden Beziehung genügt
wobei "r" einen Schichtwiderstand des Gate-Anschlusses des Transistors mit isoliertem Gate (52, 70), "f" eine Frequenz, bei der eine maximale spektrale Intensität erhalten wird, wenn eine Bezugsstoßwellenform der Fourier- Transformation unterzogen wird, und "Ciss" eine Gate-Eingangskapazität des Transistors mit isoliertem Gate (52, 70) darstellen.
6. Spannungsstoßverhinderungsschaltung für einen Transistor mit isoliertem Gate gemäß Anspruch 1, wobei der Widerstand (54), der zwischen den Gate-Anschluß des Transistors mit isoliertem Gate (52, 70) und die Gate-Steuereinheit (53) geschlossen ist, einen größeren Widerstandswert besitzt als ein Viertel der Gate- Eingangsimpedanz des Transistors mit isoliertem Gate (52, 70), wenn ein Bezugsspannungsstoß angelegt ist.
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