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Die Erfindung betrifft allgemein
ein Feldeffekt- bzw. FET-Halbleiterbauelement,
das mit einer Gate-Widerstandsschaltung zur Begrenzung des Gate-Stroms
einer isolierten Gateelektrode versehen ist, sowie sein Herstellungsverfahren
und speziell die Gate-Widerstandsschaltung und ihr Herstellungsverfahren.
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Aus der
DE 197 40 540 C1 ist beispielsweise eine
Schaltungsanordnung zur Begrenzung von dynamischen Überspannungen
beim Abschalten von spannungsgesteuerten Leistungshalbleitern bekannt.
Um dynamische Überspannungen
möglichst vollständig zu
unterdrücken,
ohne dabei den Abschaltvorgang zu verzögern, ist dabei vorgesehen, die
Spannungsklemmbeschaltungen zwischen Kollektor- und Gateanschluß eines
Leistungshalbleiters zu verbessern.
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In anderen Fällen wird beispielsweise ein Leistungsbaustein,
in den eine Hauptschaltung mit einem FET-Halbleiterbauelement wie
etwa einem Isolierschicht-Bipolartransistor (IGBT) und eine Steuerschaltung,
die eine Steuerungs-IS zur Steuerung des Betriebs der Hauptschaltung
aufweist, eingebaut sind, bei einem Wechselrichter zur Steuerung
eines Motors usw. ange wandt. Nachstehend werden unter Bezugnahme
auf die 7 bis 9 zwei herkömmliche Leistungsbausteine,
die jeweils einen IGBT aufweisen, beschrieben. Bei dem herkömmlichen
Leistungsbaustein von 7 sind
auf einer Hauptoberfläche
eines isolierten Substrats eine Hauptschaltungsstruktur (nicht gezeigt)
und eine Steuerschaltungsstruktur (nicht gezeigt) ausgebildet. Ein
IGBT 2, der als ein FET-Halbleiterbauelement dient, ist
auf der Hauptschaltungsstruktur vorgesehen und hat eine Kapazität Cge (nicht
gezeigt) zwischen einem isolierten Gate G und einem Emitter E. Ferner
ist eine Freilaufdiode 3 in einer Richtung entgegengesetzt
zu derjenigen des IGBT 2 und parallel mit dem IGBT 2 vorgesehen.
Ferner ist auf der Steuerschaltungsstruktur ein Steuer-IC bzw. eine
Steuerungs-IS 4 zur
Steuerung des IGBT 2 vorgesehen.
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Eine Gate-Widerstandsschaltung 5 ist
zwischen einem Ausgang 4a der Steuerungs-IS 4 und einem
Anschluß 2A (Gate-Anschlußstelle)
der isolierten Steuerelektrode eingefügt. Die Gate-Widerstandsschaltung 5 begrenzt
Lade- und Entladeströme,
die in und zwischen dem isolierten Gate G und dem Emitter E des
IGBT 2 fließen
und die durch Ein- bzw. Ausschalten einer Steuerspannung Vd, die
von dem Ausgang 4a der Steuerungs-IS 4 abgegeben wird,
erzeugt werden. Die Gate-Widerstandsschaltung 5 besteht
aus einem Gate-Widerstand 6, und das isolierte Substrat 1 hat
einen Strukturbereich (nicht gezeigt), in dem die Gate-Widerstandsschaltung 5 vorgesehen
ist.
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Ein Hauptschaltungsanschluß (nicht
gezeigt), der mit der Hauptschaltungsstruktur verbunden ist, ein
Steuerschaltungsanschluß (nicht
gezeigt), der mit der Steuerschaltungsstruktur verbunden ist, usw,
sind auf dem isolierten Substrat 1 vorgesehen. Der Hauptschaltungsanschluß und der
Steuerschal tungsanschluß sind
jeweils über
Aluminiumdrähte
mit dem IGBT 2 und der Steuerungs-IS 4 verbunden.
Ferner ist ein Leistungsbausteingehäuse (nicht gezeigt) aus einer
Bodenplatte, die durch eine metallische Grundplatte (nicht gezeigt)
aus Aluminium zum Anordnen des isolierten Substrats 1 darauf gebildet
ist, und einem äußeren Rahmen
(nicht gezeigt), der mit der metallischen Grundplatte so verbunden
ist, daß er
den IGBT 2 und die Steuerungs-IS 4 umgibt, gebildet.
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Nachstehend wird der Betrieb des
IGBT 2 beschrieben. Wenn die Steuerspannung Vd in einem Zustand
eingeschaltet wird, in dem eine Netzspannung zwischen dem Emitter
E und einem Kollektor C des IGBT 2 über eine Last (nicht gezeigt)
angelegt ist, wird die Steuerspannung Vd von dem Steueranschluß 4a der
Steuerungs-IS 4 an das isolierte Gate G des IGBT 2 durch
die Gate-Widerstandsschaltung 5 abgegeben, so daß ein elektrischer
Strom IG zum Laden zwischen dem isolierten
Gate G und dem Emitter E des IGBT 2 durch den Gate-Widerstand 6 zwischen
dem isolierten Gate G und dem Emitter E fließt, und somit steigt eine Gate-Spannung
VGE allmählich
an. Wenn die Gate-Spannung VGE ihren Schwellenwert
Vth überschreitet,
wird eine Kollektor-Emitter-Spannung VCE eingeschaltet,
und somit fließt
der Emitterstrom IE (Kollektorstrom IC).
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Wie aus den 8A und 8B hervorgeht,
die Ausschaltwellenformen des IGBT 2 im Fall einer Widerstandsbelastung
bzw. einer induktiven Belastung zeigen, wird beim Abschalten der
Steuerspannung Vd die elektrische Ladung, die zwischen dem isolierten
Gate G und dem Emitter E gespeichert ist, über den Gate-Widerstand 6 entladen,
und somit fällt
die Gate-Spannung
VGE allmählich
ab. Wenn die Gate-Spannung VGE den Schwellenwert
Vth erreicht oder ihn unterschreitet, wird die Kollektor-Emitter-Spannung
VGE abgeschaltet, und dadurch wird der Emitterstrom
IE unterbrochen.
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Die Anstiegs- und Abfallraten der Gate-Spannung
VGE des IGBT 2 beim An- und Abschalten
der Steuerspannung Vd, d. h. die Werte von (dv/dt), sind durch einen
Widerstandswert des Gate-Widerstands 6, der die Gate-Widerstandsschaltung 5 bildet,
bestimmt. Wenn der Wert von (dv/dt) groß ist, wenn die Steuerspannung
Vd angeschaltet wird, steigt die Änderungsrate (di/dt) des Emitterstroms
IE zwangsläufig an, und somit stellt Rauschen ein
Problem dar. Selbst wenn jedoch beim Abschalten der Steuerspannung
Vd der Wert von (dv/dt) etwas groß ist, stellt Rauschen nur
selten ein Problem dar. Als Gegenmaßmahme gegen das Rauschen wird
daher zur Begrenzung des Werts von (dv/dt) beim Anschalten der Steuerspannung
Vd der Widerstandswert des Gate-Widerstands 6 mit einem
vergleichsweise großen
Wert vorgegeben.
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Wenn andererseits der Widerstandswert
des Gate-Widerstands 6 mit dem vergleichsweise großen Wert
vorgegeben ist, dauert das Laden und Entladen zwischen dem isolierten
Gate G und dem Emitter E sehr lang, so daß die Abschaltzeit lang wird.
Dabei wird eine Zeitdauer, während
der der hohe Emitterstrom IE fließt, während eine
Potentialdifferenz zwischen dem Kollektor C und dem Emitter E groß ist, lang.
Wie sich aus dem Vergleich zwischen 8A, die
die Abschaltwellenform des IGBT 2 im Fall der Widerstandslast
zeigt, und 8B, die die
Abschaltwellenform des IGBT 2 im Fall der induktiven Last zeigt,
ergibt, nehmen die Wärmeverluste
insbesondere im Fall der induktiven Belastung von 8B zu, was in der Gefahr eines thermischen
Durchbruchs des IGBT 2 resultiert.
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Um daher die thermischen Verluste
des IGBT 2 zu verringern, ist es erwünscht, daß zum Zeitpunkt des Anschaltens
der Steuerspannung Vd die Änderungsrate
(di/dt) des Emitterstroms IE verringert wird,
indem der Wert von (dv/dt) begrenzt wird, und zum Zeitpunkt des
Abschaltens der Steuerspannung Vd die zwischen dem isolierten Gate
G und dem Emitter E gespeicherte elektrische Ladung rasch entladen
wird, so daß der
Emitterstrom IE innerhalb eines kurzen Zeitraums
unterbrochen wird. Zu diesem Zweck ist ein in 9 gezeigter Leistungsbaustein bekannt,
bei dem in die Gate-Widerstandsschaltung 5 eine Z-Diode
parallel mit dem einen großen
Widerstandswert aufweisenden Gate-Widerstand 6 eingefügt ist,
so daß eine
Anode A der Z-Diode 7 zu dem Anschluß 2A des isolierten
Gates gerichtet ist.
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Bei dem in 9 gezeigten Leistungsbaustein erfolgt
das Laden zwischen dem isolierten Gate G und dem Emitter E beim
Anschalten der Steuerspannung Vd durch den Gate-Widerstand 6,
der einen großen
Widerstandswert hat, und somit kann der Wert von (dv/dt) auf einen
niedrigen Wert begrenzt werden. Andererseits wird beim Abschalten
der Steuerspannung Vd die zwischen dem isolierten Gate G und dem
Emitter E gespeicherte elektrische Ladung rasch über die Z-Diode 7 entladen,
und daher kann der Emitterstrom IE innerhalb
kurzer Zeit unterbrochen werden. Obwohl also der Einfluß durch
den Wert von (dv/dt) zum Zeitpunkt des Abschaltens der Steuerspannung
Vd im Vergleich mit demjenigen zum Zeitpunkt des Anschaltens der
Steuerspannung Vd gering ist, wird durch den großen Wert r von (dv/dt) verursachtes
Rauschen nich vernachlässigbar,
wenn die Entladung zu rasch durchgeführt wird.
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Bei dem herkömmlichen Leistungsbaustein von 7 wird die Steuerspannung
Vd von der Steuerungs-IS 4 an den Anschluß 2A des
isolierten Gates über
den Gate-Widerstand 6 abgegeben, und das Laden und Entladen
zwischen dem isolierten Gate und dem Emitter E erfolgt durch den
Gate-Widerstand 6. Wenn daher der Widerstandswert des Gate-Widerstands 6 mit
dem vergleichsweise großen
Wert vorgegeben ist, um den Ladestrom zwischen dem isolierten Gate
G und dem Emitter E auf einen geeigneten Wert zu begrenzen, damit
die Erzeugung einer hohen Stoßspannung
aufgrund der großen Änderungsrate
(di/dt) des Emitterstroms IE eingeschränkt wird,
ist ein verhältnismäßig langer
Zeitraum zum Abschaltzeitpunkt der Steuerspannung Vd für die Entladung
des zwischen dem isolierten Gate G und dem Emitter E gespeicherten
elektrischen Stroms erforderlich, so daß es lang dauert, den Emitterstrom
IE zu unterbrechen, und somit nachteiligerweise
ein hoher Wärmeverlust
verursacht wird.
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Um den vorstehenden Nachteil des
herkömmlichen
Leistungsbausteins von 7 zu
beseitigen, ist die Z-Diode 7 parallel mit dem Gate-Widerstand 6 bei
dem bekannten Leistungsbaustein von 9 eingefügt, so daß die zwischen
dem isolierten Gate G und dem Emitter E gespeicherte elektrische Ladung
beim Abschalten der Steuerspannung Vd rasch über die Z-Diode 7 entladen
wird. Zu diesem Zeitpunkt treten jedoch die Probleme auf, daß die hohe
Stoßspannung
aufgrund der hohen Änderungsrate
(di/dt) des Emitterstroms IE erzeugt wird
Da die Gate-Widerstandsschaltung 5 (7), die aus dem Gate-Widerstand 6 gebildet
ist, oder die Gate-Widerstandsschaltung (9) aus dem Gate-Widerstand 6 und
der Z-Diode 7, die dem Gate-Widerstand 6 parallelgeschaltet
ist, auf dem isolierten Substrat 1 gemeinsam mit dem IGBT 2,
der Freilaufdiode 3 und der Steuerungs-IS 4 vorgesehen
ist, so daß sie
einen Verdrahtungsbereich des isolierten Substrats 1 einnehmen,
wird das isolierte Substrat 1 groß, so daß die Nachteile entstehen,
daß die
Herstellungskosten des Leistungsbausteins hoch werden und die Induktivität der Schaltungsstrukturen
zunimmt.
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Die Aufgabe der Erfindung besteht
darin, ein FET-Halbleiterbauelement bereitzustellen, bei dem die
Erzeugung einer hohen Stoßspannung
zum Einschaltzeitpunkt begrenzt ist und die Verluste zum Abschaltzeitpunkt
klein sind, wobei der Aufbau kompakt gehalten werden kann.
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Diese Aufgabe wird durch ein FET-Nalbleiterbauelement
mit den Merkmalen des Anspruches 1 gelöst, welches mit einem Verfahren
mit den Schnitten des Anspruchs 7 herstellbar ist.
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Die Erfindung wird nachstehend auch
hinsichtlich weiterer Merkmale und Vorteile anhand der Beschreibung
von Ausführungsbeispielen
unter Bezugnahme auf die beiliegenden Zeichnungen näher erläutert.
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Die Zeichnungen zeigen in:
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1 ein
Schaltbild eines Leistungsbausteins, der ein FET-Halbleiterbauelement
(IGBT) gemäß einer
ersten Ausführungsform
der Erfindung aufweist;
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2 ein
Zeitdiagramm, das den Betrieb des FET-Halbleiterbauelements (IGBT)
von 1 erläutert;
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3 eine
Draufsicht von oben, die eine Konfiguration des FET-Halbleiterbauelements
von 1 zeigt;
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4A und 4B Schnittansichten entlang den Linien
IVA-IVA bzw. IVB-IVB von 3;
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5A bis 5P schematische Schnittdarstellungen,
die die Schritte eins bis sechzehn eines Herstellungsverfahrens
des FET-Halbleiterbauelements von 3 erläutern;
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6 ein
Schaltbild eines Leistungsbausteins, der ein FET-Halbleiterbauelement
(IGBT) gemäß einer
zweiten Ausführungsform
der Erfindung verwendet;
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7 ein
Schaltbild eines Leistungsbausteins, der ein bekanntes FET-Halbleiterbauelement (IGBT)
verwendet;
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8A und 8B Zeitdiagramme, die den
Betrieb des bekannten FET Halbleiterbauelements (IGBT) von 7 im Fall einer Widerstandslast
bzw. einer induktiven Last erläutern;
und
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9 ein
Schaltbild eines Leistungsbausteins, der ein anderes bekanntes FET-Halbleiterbauelement
(IGBT) verwendet.
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Vor der Beschreibung der Erfindung
soll darauf hingewiesen werden, daß in den verschiedenen Ansichten
der beigefügten
Zeichnungen gleiche Teile durchweg mit gleichen Bezugszeichen versehen sind.
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Nachstehend werden Ausführungsbeispiele der
Erfindung unter Bezugnahme auf die Zeichnungen beschrieben. In den
Zeichnungen entsprechen Teile, die mit den gleichen Bezugszeichen
wie diejenigen nach dem Stand der Technik der 7 bis 9 versehen
sind, denen des Stands der Technik.
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(Erste Ausführungsform)
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Ein Leistungs-Halbleiterbauelement
gemäß einer
ersten Ausführungsform
der Erfindung wird unter Bezugnahme auf die
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1 bis 5A–5P beschrieben. 1 zeigt einen Leistungsbaustein,
der einen Isolierschicht-Bipolartransistor (IGBT) 2 verwendet,
der als ein FET-Halbleiterbauelement gemäß der ersten Ausführungsform
der Erfindung wirkt. In dem Leistungsbaustein von 1 sind auf einer Hauptoberfläche eines isolierten
Substrats 1 eine Hauptschaltungsstruktur (nicht gezeigt)
und eine Steuerschaltungsstruktur (nicht gezeigt) ausgebildet. Der
IGBT 2 ist auf der Hauptschaltungsstruktur vorgesehen und
hat eine Kapazität
Cge (nicht gezeigt) zwischen einem isolierten Gate G und einem Emitter
E. Eine Freilaufdiode 3 ist in einer Richtung entgegengesetzt
zu derjenigen des IGBT 2 und parallel zu dem IGBT 2 vorgesehen. Ferner
ist auf der Steuerschaltungsstruktur eine Steuerungs-IS 4 zur
Steuerung des IGBT 2 vorgesehen.
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In dem IGBT 2 ist eine Gate-Widerstandsschaltung 5 zwischen
einen Gate-Elektrodenanschluß 2a und
eine Gate-Elektrode 2b, die von dem Gate-Elektrodenanschluß 2a isoliert
ist, eingefügt. Die
Gate-Widerstandsschaltung 5 begrenzt Lade- und Entladeströme, die
in bzw. zwischen dem isolierten Gate G und dem Emitter E des IGBT 2 fließen und die
durch An- und Abschalten einer Steuerspannung Vd, die von einem
Ausgang 4a der Steuerungs-IS 4 abgegeben wird,
erzeugt werden. Die Gate-Widerstandsschaltung 5 besteht
aus einem ersten Gate-Widerstand 6 und
einer Reihenschaltung, die zu dem ersten Gate-Widerstand 6 parallelgeschaltet ist
und eine Z-Diode 7 und einen zweiten Gate-Widerstand 8 aufweist.
Eine Anode A und eine Kathode K der Z-Diode 7 sind jeweils
mit der Gate-Elektrode 2b bzw.
der zweiten Elektrode 8 verbunden.
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Auf dem isolierten Substrat 1 sind
ein Hauptschaltungsanschluß (nicht
gezeigt), der mit der Hauptschaltungsstruktur verbunden ist, ein
Steuerschaltungsanschluß (nicht
gezeigt), der mit der Steuerschaltungsstruktur verbunden ist, vorgesehen.
Der Hauptschaltungsanschluß und
der Steuerschaltungsanschluß sind
mit dem IGBT 2 bzw. der Steuerungs-IS 4 über Aluminiumleiter
verbunden. Ferner ist ein Leistungsbaustein-Gehäuse (nicht gezeigt) von einer
Bodenplatte, die durch eine metallische Grundplatte (nicht gezeigt)
aus Aluminium zum Anbringen des isolierten Substrats 1 darauf
gebildet ist, und einem äußeren Rahmen
(nicht gezeigt) gebildet, der mit der metallischen Grundplatte so
verbunden ist, daß er
den IGBT 2 und die Steuerungs-IS 4 umgibt.
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Unter Bezugnahme auf 2 wird der Betrieb des IGBT 2 beschrieben.
Wenn die Steuerspannung Vd (Spannung im Einschaltzustand), die von dem
Ausgang 4a der Steuerungs-IS 4 abgegeben, wird,
an den Gate-Elektrodenanschluß 2a des
IGBT 2 in einem Zustand angelegt wird, in dem eine Netzspannung
zwischen den Emitter E und einen Kollektor C des IGBT 2 durch
eine Last (nicht gezeigt) angelegt ist, lädt der Ladestrom zwischen dem
isolierten Gate G und dem Emitter E über den ersten Gate-Widerstand 6 der
Gate-Widerstandsschaltung 5, die zwischen den Gate-Elektrodenanschluß 2a und
die Gate-Elektrode 2b eingefügt ist,
und die Gate-Elektrode 2b auf. Wenn die Steuerspannung Vd
an den Gate-Elektrodenanschluß 2a angelegt wird,
wird die Aktivierung des zweiten Gate-Widerstands 8 durch
die Z-Diode 7 verhindert, und somit wird der zwischen dem
isolierten Gate G und dem Emitter E fließende Ladestrom durch den ersten Gate-Widerstand 6 begrenzt.
Somit steigt eine Gate-Spannung VGE des
IGBT 2 allmählich
mit einer vorbestimmten Rate (dv/dt) an. Wenn die Gate-Spannung
VGE ihre Schwellenspannung Vth überschreitet, wird
die Kol lektor-Emitter-Spannung VCE eingeschaltet,
und der Emitterstrom IE (Kollektorstrom
IC) fließt.
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Wenn andererseits die Steuerspannung
Vd abgeschaltet wird, wird die zwischen dem isolierten Gate G und
dem Emitter E gespeicherte Ladung über den ersten Gate-Widerstand 6 und
die Reihenschaltung aus der Z-Diode 7 und dem zweiten Gate-Widerstand 8 entladen,
und somit fällt
die Gate-Spannung VGE allmählich ab.
Wenn die Gate-Spannung VGE die Schwellenspannung
Vth oder einen niedrigeren Wert erreicht, wird die Kollektor-Emitter-Spannung
VCE abgeschaltet, und somit wird der Emitterstrom
IE unterbrochen.
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Die Anstiegs- und Abfallraten der Gate-Spannung
VGE beim An- und Abschalten der Steuerspannung Vd
werden jeweils durch einen Widerstandswert des ersten Gate-Widerstands 6 und einen
kombinierten Widerstandswert des ersten und des zweiten Gate-Widerstands 6 und 8,
die zueinander parallelgeschaltet sind, bestimmt. Wenn daher die
Widerstandswerte des ersten und des zweiten Gate-Widerstands 6 und 8 mit
den richtigen Werten vorgegeben sind, wird die Anstiegsrate (dv/dt)
der Gate-Spannung VGE beim Anschalten der
Steuerspannung Vd begrenzt, so daß eine Änderungsrate (di/dt) des Emitterstroms
IE verringert und damit die Erzeugung von
Rauschen aufgrund einer Erhöhung der Änderungsrate
(di/dt) des Emitterstroms IE verhindert
werden kann. Wenn andererseits zum Zeitpunkt der Abschaltung des
Emitterstroms IE die zwischen dem isolierten
Gate G und dem Emitter E gespeicherte elektrische Ladung durch richtige
Erhöhung
der Abfallrate (dv/dt) der Gate-Spannung VGE rasch
entladen wird, wird der Emitterstrom IE rasch unterbrochen,
so daß die
thermischen Verluste des IGBT 2 verringert werden und damit
ein thermischer Durchbruch des IGBT 2 verhindert wird.
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Wenn zum Zeitpunkt der Abschaltung
der Steuerspannung Vd die Gate-Spannung VGE um
nicht mehr als eine Vorwärtsspannung
VF, die zum Zeitpunkt des Beginns der Erregung der Z-Diode 7 erhalten
wird, verringert wird, fließt
der Entladestrom nur durch den ersten Gate-Widerstand 6,
ohne durch den zweiten Gate-Widerstand 8 zu fließen, und
der Wert von (dv/dt) hat entgegengesetzte Polarität, jedoch identische
Größe wie derjenige,
der zum Zeitpunkt des Einschaltens der Steuerspannung Vd erhalten wird.
Wenn daher die Vorwärtsspannung
VF der Z-Diode 7 so vorgegeben ist, daß sie nicht kleiner als die
Schwellenspannung Vth der Gate-Spannung VGE ist,
wie 2 zeigt, wird die
Gate-Spannung VGE in einer ersten Halbstufe
der Entladung rasch verringert und in der letzten Halbstufe der
Entladung langsam verringert, so daß nicht nur thermische Verluste
des IGBT 2 verringert, sondern auch die Erzeugung von Rauschen
eingeschränkt
werden kann.
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Um die Vorwärtsspannung VF der Z-Diode 7 so
vorzugeben, daß sie
nicht kleiner als die Schwellenspannung Vth der Gate-Spannung VGE ist, ist die Z-Diode 7 aus einer
Vielzahl von beispielsweise drei Z-Diodenelementen gebildet, die
miteinander in Reihe entsprechend 1 geschaltet
sind, sie kann jedoch alternativ auch von einem einzigen Z-Diodenelement
mit erforderlicher Fläche
gebildet sein.
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Unter Bezugnahme auf die 3 und 4 wird eine
Struktur des IGBT 2 beschrieben. 3 ist eine Draufsicht von oben auf den
IGBT 2, und die 4A und 4B sind Schnittansichten
entlang den Linien IVA-IVA bzw. IVB-IVB in 3. In den
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3 und 4 ist die Gate-Elektrode 2b so ausgebildet,
daß sie
den Gate-Elektrodenanschluß 2a über eine
Isoliernut 2c umgibt, während
eine Emitter-Elektrode 2D von der Gate-Elektrode 2b halbiert wird
und von der Gate-Elektrode 2b über eine Isoliernut 2e umgeben
ist. Der erste Gate-Widerstand 6 und die die Z-Diode 7 und
den zweiten Gate-Widerstand 8 aufweisende Reihenschaltung,
die die Gate-Widerstandsschaltung 5 bilden, sind zwischen
dem Gate-Elektrodenanschluß 2a und
der Gate-Elektrode 2b parallel eingefügt und mit einem isolierten Gate-Elektrodenbereich,
der von dem Gate-Elektrodenanschluß 2a und der Gate-Elektrode 2b gebildet ist,
integral ausgebildet.
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Nachstehend werden Schritte eins
bis sechzehn eines Herstellungsverfahrens des IGBT 2, der integral
mit der Gate-Widerstandsschaltung 5 ausgebildet ist, unter
Bezugnahme auf die 5A bis 5P beschrieben. Wie 5A zeigt, wird zuerst ein
Siliziumwafer 9, in dem vorher eine P+-Kollektorschicht 9a,
eine N+-Pufferschicht 9b und eine N-Schicht 9c gebildet
wurden, vorbereitet, und eine erste Oxidschicht 9d wird
auf der N-Schicht 9c des Siliziumwafers 9 gebildet
(erster Schritt). Dann wird, wie 5B zeigt,
eine Resistschicht 10 auf einem Bereich der Oxidschicht 9d durch
Photolithographie gebildet, und der verbleibende Bereich der Oxidschicht 9d wird durch Ätzen entfernt
(zweiter Schritt).
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Anschließend wird, wie 5C zeigt, eine zweite Oxidschicht 9e auf
einem Bereich der N-Schicht 9c, der durch Entfernen der
ersten Oxidschicht 9d davon freigelegt ist, gebildet, und
Bor (B) wird in die N-Schicht 9c durch die zweite Oxidschicht 9e mittels
Ionenimplantierung eingebracht (dritter Schritt). Danach wird, wie 5D zeigt, das in die N-Schicht 9c eingebrachte
Bor mittels thermischer Diffusion eindiffundiert, so daß eine Diffusionsschicht 9f vom
P-Typ gebildet wird
(vierter Schritt).
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Dann wird, wie 5E zeigt, eine Resistschicht 10A mittels
Photolithographie in einem Bereich, der von einem Bereich zur Bildung
einer Zelle verschieden ist, gebildet, und die erste Oxidschicht 9d in
dem Bereich zur Bildung der Zelle wird durch Ätzen entfernt (fünfter Schritt).
Anschließend
wird, wie 5F zeigt,
eine Gate-Oxidschicht 9g auf einem Bereich der N-Schicht 9c,
der durch Entfernen der ersten Oxidschicht 9d davon gebildet
ist, ausgebildet, und eine Polysiliziumschicht 9h wird
auf der Gate-Oxidschicht 9g gebildet (sechster Schritt).
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Danach wird, wie 5G zeigt, eine Resistschicht 10B auf
der Polysiliziumschicht 9h mittels Photolithographie vorgesehen,
und Bor (B) wird mittels Ionenimplantierung in die N-Schicht 9c über die Gate-Oxidschicht 9g,
die durch Entfernen eines vorbestimmten Bereichs der Polysiliziumschicht 9h durch Ätzen entfernt
wurde, eingebaut (siebter Schritt). Dann wird, wie 5H zeigt, das in die N-Schicht 9c eingebaute
Bor mittels thermischer Diffusion eindiffundiert, so daß eine P-Basisschicht 9j gebildet
wird (achter Schritt).
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Anschließend wird, wie 5I zeigt, eine Resistschicht l0C auf
einem Bereich, der kein Bereich der Polysiliziumschicht 9h ist,
und einem Bereich, der kein Bereich der Gate-Oxidschicht 9g ist, mittels
Photolithographie gebildet, und Bor (B) wird in den freiliegenden
Bereich der Polysiliziumschicht 9h und durch den freiliegenden
Bereich der Gate-Oxidschicht 9g in
die P-Basisschicht 9i mittels Ionenimplan tierung eingebaut
(neunter Schritt). Danach wird, wie 5J zeigt,
das in den Bereich der Polysiliziumschicht 9h und die P-Basisschicht 9i eingebaute
Bor mittels thermischer Diffusion eindiffundiert, so daß eine Polysiliziumschicht 9j vom
P-Typ in dem Bereich der Polysiliziumschicht 9h und eine
P+-Schicht 9k in der P-Basisschicht 9i gebildet
werden (zehnter Schritt).
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Dann wird, wie 5K zeigt, eine Resistschicht lOD auf
einem Bereich, der kein Bereich der Polysiliziumschicht 9h ist,
auf einem Bereich, der kein Bereich der Polysiliziumschicht 9j vom
P-Typ ist, und auf einem Bereich, der kein Bereich der P+-Schicht 9k ist,
mittels Photolithographie gebildet, und Arsen (As) wird, nach Entfernen
der Gate-Oxidschicht 9g auf der P+-Schicht 9k,
mittels Ionenimplantierung in Bereiche der Polysiliziumschicht 9j vom
P-Typ und der P+-Schicht 9k,
die von der Resistschicht 10 freigelegt ist, eingebaut
(elfter Schritt). Anschließend wird,
wie 5L zeigt, das in
die Polysiliziumschicht 9j vom P-Typ und die P+-Schicht 9k eingebrachte
Arsen mittels thermischer Diffusion eindiffundiert, so daß eine Polysiliziumschicht 9l vom
N-Typ und ein Polysilizium-Gate 9p vom N-Typ in dem Bereich
der Polysiliziumschicht 9j vom P-Typ und eine N-Emitterschicht 9m in
dem Bereich der P+-Schicht 9k gebildet werden, und eine
dielektrische Zwischenschicht 9n zur Abdeckung einer gesamten
Oberfläche
wird ausgebildet (zwölfter
Schritt).
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Danach wird, wie 5M zeigt, eine Resistschicht 10E auf
einem Bereich, der kein Bereich der dielektrischen Zwischenschicht 9n ist,
mittels Photolithographie gebildet, und der freigelegte Bereich
der dielektrischen Zwischenschicht 9n wird durch Ätzen entfernt
(dreizehnter Schritt). Dann wird, wie 5N zeigt,
eine Aluminiumelektrodenschicht 9o auf einer freigelegten
Oberfläche
einer Struktur von 5M gebildet
(vierzehnter Schritt).
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Danach wird, wie 5O zeigt, eine Resistschicht 10F auf
einem Bereich, der kein Bereich der Aluminiumelektrodenschicht 9o ist,
mittels Photolithographie vorgesehen, und der freiliegende Bereich der
Aluminiumelektrodenschicht 9o wird durch Ätzen entfernt,
so daß nicht
nur der Gate-Elektrodenanschluß 2a,
die Gate-Elektrode 2b und die Emitter-Elektrode 2d gebildet werden,
sondern es werden auch der zweite Gate-Widerstand (Widerstandsbereich) 8 und
die Z-Diode (Diodenbereich) 7,
die mit dem zweiten Gate-Widerstand 8 in Reihe verbunden ist
und eine Vielzahl von beispielsweise drei Z-Diodenelementen aufweist,
zwischen dem Gate-Elektrodenanschluß 2a und
der Gate-Elektrode 2b gebildet (fünfzehnter Schritt). Schließlich wird,
wie 5P zeigt, eine Kollektor-Elektrode 2g auf
einer rückwärtigen Oberfläche des
Siliziumwafers 9 ausgebildet (sechzehnter Schritt). Damit
ist der IGBT 2, der integral mit der Gate-Widerstandsschaltung 5 ausgebildet
ist, fertiggestellt.
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Durch die oben beschriebenen Schritte
des Herstellungsvorgangs gemäß den 5A bis 5P ist somit der integral mit der Gate-Widerstandsschaltung 5 ausgebildete
IGBT 2 fertiggestellt. Das Bezugszeichen 2f in 5P bezeichnet Herausführungselektroden
(Anschlüsse)
zwischen den Z-Diodenelementen der Z-Diode 7 und zwischen
dem zweiten Gate-Widerstand 8 und den Z-Diodenelementen
der Z-Diode 7, ist jedoch in 3 weggelassen.
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Wenn der IGBT 2, bei dem
die Gate-Widerstandsschaltung 5 integral in dem isolierten
Gate-Bereich gemäß 3 ausgebildet ist, auf dem
isolierten Substrat 1 gemäß 1 angebracht wird, ist es nicht mehr
erforderlich, einen Platz einer Schaltungsstrukturfläche zur
Bildung des isolierten Gate-Widerstands 5 vorzusehen, was
im Kontrast zu den herkömmlichen
Anordnungen der 7 und 9 steht, so daß das isolierte
Substrat 1 kompakter sein kann und die Verdrahtung vereinfacht
ist. Infolgedessen wird der Leistungsbaustein, auf dem das isolierte
Substrat 1 angebracht ist, kompakt ausgebildet. Da ferner
der Herstellungsablauf des IGBT 2 vereinfacht ist, kann ein
hochzuverlässiger
IGBT 2 mit geringen Kosten hergestellt werden.
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Bei der Herstellung des IGBT 2 sind
die Polysiliziumschicht 9l vom N-Typ, die als Widerstandsbereich
wirkt, und die Polysiliziumschicht 9j vom P-Typ und die
Polysiliziumschicht 9l vom N-Typ, die alternierend angeordnet
sind und als der Diodenbereich wirken, integral mit dem Polysilizium-Gate 9p vom
N-Typ, das als der isolierte Gate-Bereich wirkt, ausgebildet, und
die Zahl der Fertigungsschritte des Siliziumwafers 9 ist
verringert, so daß ein
hochzuverlässiger
Siliziumwafer 9 mit niedrigen Kosten hergestellt werden
kann.
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(Zweite Ausführungsform)
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6 zeigt
einen Leistungsbaustein, der einen IGBT 2 als FET-Halbleiterbauelement
gemäß einer
zweiten Ausführungsform
der Erfindung verwendet. In 6 ist
die Gate-Widerstandsschaltung 5 durch den ersten Gate-Widerstand 6,
eine erste Reihenschaltung, die mit dem ersten Gate-Widerstand 6 parallel
verbunden ist und eine erste Z-Diode 7 und den zweiten Gate-Widerstand 8 aufweist,
und eine zweite Reihenschaltung, die mit dem ersten Gate-Widerstand 6 verbunden
ist und eine zweite Z-Diode 11 und einen dritten Widerstand 12 aufweist,
gebildet. Die erste Z-Diode 7 ist so eingefügt, daß eine Anode der
ersten Z-Diode 7 zu der Gate-Elektrode 2b gerichtet
ist, während
die zweite Z-Diode 11 so eingefügt ist, daß eine Kathode K der zweiten
Z-Diode 11 zu der Gate-Elektrode 2b gerichtet
ist. Da die übrige Konfiguration
der zweiten Ausführungsform
gleich wie die der ersten Ausführungsform
von 1 ist, wird die
Beschreibung der Einfachheit halber gekürzt.
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Wenn die Steuerspannung Vd eingeschaltet wird,
wird das Laden zwischen dem isolierten Gate G und dem Emitter E
des IGBT 2 anfangs durch eine Parallelschaltung, die die
erste Gate-Widerstandsschaltung 6 und den dritten Gate-Widerstand 12 aufweist,
durchgeführt
und wird dann nur durch den ersten Gate-Widerstand 6 durchgeführt, wenn
die Gate-Spannung VGE einen vorbestimmten
Wert erreicht hat. Daher wird in einer ersten Halbstufe des Ladens,
in der die Menge an erzeugtem Rauschen auch dann gering ist, wenn
der Wert von (dv/(dt) groß ist,
die Einschaltdauer verkürzt,
so daß thermische Verluste
des Emitterstroms IE begrenzt werden können. In
der letzten Halbstufe des Ladens wird der Wert von (dv/dt) verringert,
so daß das
Rauschen begrenzt und somit der hocheffiziente rauscharme IGBT 2 erhalten
werden kann.
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Wenn andererseits die Steuerspannung
Vd abgeschaltet wird, wird die zwischen dem isolierten Gate G und
dem Emitter E des IGBT 2 gespeicherte elektrische Ladung über eine
Parallelschaltung aus dem ersten Gate-Widerstand 6 und
dem zwei ten Gate-Widerstand 8 auf die gleiche Weise wie
bei der ersten Ausführungsform
entladen.
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Da die Z-Diode 7 in Reihe
mit dem zweiten Gate-Widerstand 8 bei der ersten Ausführungsform eingefügt ist und
die erste und die zweite Z-Diode 7 und 11 in Reihe
mit dem zweiten und dritten Gate-Widerstand 8 und 12 bei
der zweiten Ausführungsform eingefügt sind,
kann die Auswirkung erzielt werden, daß der isolierte Gate-Bereich
des IGBT 2 gegenüber einer
Stoßspannung
geschützt
wird, die an dem isolierten Gate-Bereich erzeugt wird. Wenn aber
bei der ersten und der zweiten Ausführungsform eine Einrichtung
zum Schutz des isolierten Gate-Bereichs des IGBT 2 gegenüber Stoßspannung,
die am isolierten Gate-Bereich erzeugt wird, vorgesehen ist, können die
gleichen Auswirkungen wie bei der ersten und der zweiten Ausführungsform
erzielt werden, auch wenn eine gewöhnliche Diode anstelle der
Z-Diode verwendet wird.
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Durch die Erfindung können die
nachstehenden Effekte erzielt werden.
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Da bei der ersten Ausführungsform
die Gate-Widerstandsschaltung zwischen den Gate-Elektrodenanschluß und die
Gate-Elektrode eingefügt
ist, so daß sie
integral mit dem isolierten Gate-Elektrodenbereich ausgebildet ist,
und die Gate-Widerstandsschaltung den ersten Gate-Widerstand und
die mit dem ersten Gate-Widerstand parallel verbundene erste Reihenschaltung,
die den zweiten Gate-Widerstand und die erste Diode aufweist, aufweist,
so daß die
Anode der ersten Diode mit der Gate-Elektrode verbunden ist, wird
das Substrat kompakt, und die Fertigungskosten des FET-Halbleiterbauelements
werden gesenkt. Da die Anstiegsrate der Gate-Spannung beim Einschalten
der Steuerspannung durch den ersten Gate-Widerstand bestimmt ist,
wird die Anstiegsrate der Gate-Spannung begrenzt, und somit wird
Rauschen verringert. Da andererseits die Abfallrate der Gate-Spannung
beim Abschalten der Steuerspannung durch den kombinierten Widerstandswert
des ersten und des zweiten Gate-Widerstands, die parallel miteinander
verbunden sind, bestimmt ist, wird die Abfallrate der Gate-Spannung
richtig erhöht,
so daß thermische Verluste
des FET-Halbleiterbauelements verringert werden und damit ein thermischer
Durchbruch des FET-Halbleiterbauelements verhindert wird. Da ferner
die Abfallrate der Gate-Spannung in einer ersten Halbstufe der Entladung
erhöht
sein kann und in der zweiten Halbstufe der Entladung zum Zeitpunkt
der Abschaltung der Steuerspannung verringert sein kann, können Rauschen
und Energieaufnahme zum Zeitpunkt der Abschaltung der Steuerspannung
begrenzt werden, und die Zuverlässigkeit
des FET-Halbleiterbauelements kann erhöht werden.
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Da bei der zweiten Ausführungsform
die Gate-Widerstandsschaltung weiterhin die zweite Reihenschaltung
aufweist, die mit dem ersten Gate-Widerstand parallel verbunden
ist und den dritten Gate-Widerstand und die zweite Diode aufweist,
so daß die
Kathode der zweiten Diode mit der Gate-Elektrode verbunden ist,
kann die Anstiegsrate der Gate-Spannung in einer ersten Halbstufe
des Ladens erhöht
und in der letzten Halbstufe des Ladens auch zum Zeitpunkt der Einschaltung
der Steuerspannung verringert werden, und zusätzlich zu den Auswirkungen
der ersten Ausführungsform
können Rauschen
und Energieaufnahme zum Ausschaltzeitpunkt der Steuerspannung begrenzt
werden, und die Zuverlässigkeit
des FET-Halbleiterbauelements kann erhöht werden.
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Da bei der ersten und der zweiten
Ausführungsform
eine Diode als die erste Diode oder jede von der ersten und der
zweiten Diode wirksam ist und die in der Diode durch die Lade- und
Entladeströme erzeugte
Vorwärtsspannung
so vorgegeben ist, daß sie
nicht kleiner als die Schwellenspannung des FET-Halbleiterbauelements ist, können die
Anstiegs- und Abfallraten der Gate-Spannung so vorgegeben werden,
daß sie
in einer ersten Halbstufe des Ladens und Entladens groß sind und
in der letzten Halbstufe des Ladens und Entladens zum Einschalt-
und Abschaltzeitpunkt der Steuerspannung klein sind, so daß Rauschen
und Energieaufnahme zum Einschalt- und Abschaltzeitpunkt der Steuerspannung
begrenzt werden können
und die Zuverlässigkeit
des FET-Halbleiterbauelements erhöht werden kann.
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Da bei der ersten und der zweiten
Ausführungsform
die Diode eine Vielzahl von miteinander in Reihe verbundenen Diodenelementen
aufweist, so daß die
Einstellung der Vorwärtsspannung
der Diode erreicht wird, können
Rauschen und Energieaufnahme zum Einschalt- und Abschaltzeitpunkt
der Steuerspannung begrenzt werden, und die Zuverlässigkeit des
FET-Halbleiterbauelements
kann erhöht
werden.
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Wenn ein Bereich der Diode so vorgegeben ist,
daß die
Einstellung der Vorwärtsspannung
der Diode erreicht wird, können
Rauschen und Energieaufnahme zum Ein- und Abschaltzeitpunkt der
Steuerspannung begrenzt werden, und die Zuverlässigkeit des FET-Halbleiterbauelements
kann erhöht
werden.
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Da bei der ersten und der zweiten
Ausführungsform
eine Diode, die als die erste Diode oder als jede von der ersten
und der zweiten Diode wirksam ist, eine Z-Diode ist, kann die Gate-Elektrode
vor Stoßspannungen,
die zum Schaltzeitpunkt erzeugt werden, geschützt werden. Da ferner die Z-Diode auf einfache
Weise integral in das FET-Halbleiterbauelement eingebaut werden
kann, ist es möglich,
ein kostengünstiges
und hochzuverlässiges
FET-Halbleiterbauelement mit ausgezeichneter Stoßspannungsfestigkeit zu erhalten.
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In dem Herstellungsverfahren für das FET-Halbleiterbauelement
kann das hochzuverlässige
FET-Halbleiterbauelement auf einfache Weise mit geringen Kosten
hergestellt werden.