CN1868062A - 含有电路元件和绝缘膜的半导体模块及其制造方法以及其应用 - Google Patents

含有电路元件和绝缘膜的半导体模块及其制造方法以及其应用 Download PDF

Info

Publication number
CN1868062A
CN1868062A CNA200480030531XA CN200480030531A CN1868062A CN 1868062 A CN1868062 A CN 1868062A CN A200480030531X A CNA200480030531X A CN A200480030531XA CN 200480030531 A CN200480030531 A CN 200480030531A CN 1868062 A CN1868062 A CN 1868062A
Authority
CN
China
Prior art keywords
mentioned
insulating resin
resin film
film
circuit element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA200480030531XA
Other languages
English (en)
Other versions
CN100524734C (zh
Inventor
臼井良辅
井上恭典
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Publication of CN1868062A publication Critical patent/CN1868062A/zh
Application granted granted Critical
Publication of CN100524734C publication Critical patent/CN100524734C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24146—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85203—Thermocompression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01076—Osmium [Os]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0495—5th Group
    • H01L2924/04953—TaN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本发明涉及一种半导体模块及其制造方法以及其应用，如图4(a)～图4(e)所示，在基材(140)上固定多个半导体元件(142)及无源元件(144)，将由导电性膜(120)及绝缘树脂膜(122)构成的带导电性膜的绝缘树脂膜(123)按压到基材(140)上，绝缘树脂膜(122)内压入半导体元件(142)及无源元件(144)，在真空下或减压下进行加热压固。然后，将基材(140)从绝缘树脂膜(122)剥离，形成连通件(121)，并构图导电性膜(120)。由此，得到使半导体元件(142)及无源元件(144)分别在一个面由绝缘树脂膜(122)密封、在另一面露出的结构体(125)。

Description

含有电路元件和绝缘膜的半导体模块 及其制造方法以及其应用
技术领域
本发明涉及含有电路元件的半导体模块及半导体装置、及它们的制造方法、以及含有光学元件的显示装置。
背景技术
随着手机、PDA、DVC、DSC等便携电子设备的高性能化加速中，为使这样的产品被市场接受，而必须使其小型轻量化，为实现该小型轻量化，而要求高集成的系统LSI。另一方面，对这些电子设备要求使用更容易且便利性好，且对用于设备的LSI要求高功能化、高性能化。因此，随LSI芯片的高集成化，其I/O数增大，而更要求封装件本身的小型化，为了同时满足这些条件，而强烈要求适用于半导体部件的高密度衬底安装的半导体封装件的开发。对应这样的要求，开发各种被称为CSP(Chip Size Package：芯片尺寸封装)的封装件技术。
这样的封装件之一例已知有BGA(Ball Grid Array：球栅阵列)。在BGA中，在封装件用衬底上安装半导体芯片，在将其树脂模制后，在相反侧的面上区块状形成焊锡球作为外部端子。在BGA中，由于安装区块由面实现，故可较容易地使封装件小型化。另外，即使在电路衬底侧，也不必进行窄节距对应，且也不需要高精度的安装技术，所以，当使用BGA时，即使封装件成本稍高，也可以降低总的安装成本。
图1是表示一般的BGA的概略结构的图。BGA100具有在玻璃环氧树脂衬底106上经由粘接层108搭载LSI芯片102的结构。LSI芯片102由密封树脂110模制而成。LSI芯片102和玻璃环氧树脂衬底106由金属线104电连接。在玻璃环氧树脂衬底106的背面阵列状地排列有焊锡球112。经由该焊锡球112将BGA100安装在印刷线路板上。
在这种封装件中，半导体芯片的密封例如使用传递模制、注入模制、浇注或浸渍法等(例如参照专利文献1)。
专利文献1：特开平8-162486号公报
专利文献2：特开2002-110717号公报
专利文献3：特开2000-91425号公报(第2～3页，第15图)
专利文献4：特开平11-24606号公报(段落0021，第1图)
但是，在这些现有的CSP中，在便携电子设备等中难以实现目前所希望的水准的小型化、薄型化、轻量化。另外，散热性的改善也有一定的限制。
发明内容
本发明是鉴于所述问题而开发的，本发明的目的在于，提供一种将含有半导体模块的电子装置小型化薄型化的技术。
作为上述课题的解决对策，进行了锐意的研究，结果本发明者构思了下述的第一～第三发明组。
首先，对第一组发明进行叙述。
本发明提供半导体模块，其特征在于，含有绝缘树脂膜和埋入绝缘树脂膜的多个电路元件，多个电路元件紧固于绝缘树脂膜。在此，作为紧固的方式优选压固，其中，特别优选热压固。电路元件含有半导体元件及无源元件等。
作为绝缘树脂膜，优选使用热固化性树脂。另外，绝缘树脂膜也可以在软化的状态下压固在电路元件上。由此，可提高绝缘树脂膜和电路元件的粘接性。
通过由压固将多个电路元件粘贴在绝缘树脂膜上，可使绝缘树脂膜和电路元件的粘接性良好。由此，可不使用粘接材料等杂质，而将电路元件与绝缘树脂膜压固，因此，可使半导体模块的电气特性良好。另外，由于不必另外设置粘接层，故可使半导体模块小型化、轻量化及薄型化。
本发明提供半导体模块，其特征在于，具有绝缘树脂膜、埋入绝缘树脂膜的多个电路元件、设于绝缘树脂之上的导电性膜，多个电路元件在绝缘树脂膜中设有导电性膜的面的相反面露出。
这样，通过使多个电路元件露出，可使电路元件动作时的散热性良好。另外，与将多个电路元件配置在衬底之上的情况等相比，可使半导体模块小型化。进而可使绝缘树脂膜的露出面平坦。通过使露出面平坦，在露出面粘接其它部件等时，可提高与其它部件的粘接性。
本发明提供半导体模块，其特征在于，包括含有充填材料的绝缘树脂膜、埋入绝缘树脂膜的多个电路元件和设于绝缘树脂膜之上的导电性膜，绝缘树脂膜含有第一绝缘树脂膜和与导电性膜相接设置的第二绝缘树脂膜，该第二绝缘树脂膜由充填材料的含量比构成第一绝缘树脂膜的材料高的材料构成，多个电路元件被埋入第一绝缘树脂膜内。
在此，充填材料为填充物及纤维。作为充填材料，可使用可使绝缘树脂膜的热膨胀系数接近电路元件的热膨胀系数的材料。作为充填材料，例如可使用粒子状或纤维状的SiO2、SiN、AlN、Al2O3等。这样，由于在绝缘树脂层内含有充填材料，从而可降低绝缘树脂膜的翘曲。绝缘树脂膜中的充填材料的含量根据材料适宜设定，但通过使绝缘树脂膜中含有的充填材料的含量为上述范围，可使绝缘树脂膜和电路元件的粘接性良好。由此，可不使用粘接材料等，而通过压固将绝缘树脂膜和电路元件良好的粘接，因此，可使半导体模块小型化。另外，纤维优选使用芳族聚酰胺无纺布。通过使用这种材料，可提高绝缘树脂膜的流动性。
这样，由于绝缘树脂膜含有第一绝缘树脂膜及第二绝缘树脂膜，从而在将多个电路元件压入绝缘树脂膜时，充填材料的含量低的第一绝缘树脂膜变形，可容易地埋入多个电路元件，并且，第二绝缘树脂膜有某种程度的刚性，因此，可抑制绝缘树脂膜的变形。由此，由于在某种程度上限制第二绝缘树脂膜向多个电路元件的压入，故即使多个电路元件的高度不同，在绝缘性树脂膜上也可以使形成有导电性膜的面平坦。另外，由于在第一绝缘树脂膜中充填材料的含量低，故可提高与多个电路元件的粘接性。另外，由于在第二绝缘树脂膜中充填材料的含量高，故也可以降低绝缘树脂膜的翘曲。另外，也可以为在第一绝缘树脂膜中不含有充填材料的结构。
本发明提供半导体模块的制造方法，其特征在于，具有：在固定电路元件的状态下，配置绝缘树脂膜及导电性膜的层叠体，将电路元件埋入绝缘树脂膜内的工序；通过压固将电路元件固定到绝缘树脂膜内的工序。在此，可在将多个电路元件固定的情况下，将这些电路元件埋入绝缘树脂膜内。在将电路元件埋入绝缘树脂膜内的工序中，可将设于基材上的电路元件埋入绝缘树脂膜内。另外，在将电路元件固定到绝缘树脂膜内的工序之后，将基材从电路元件取下，使电路元件露出。
本发明提供半导体模块，其特征在于，具有配线、设于配线之上的绝缘树脂膜、设于绝缘树脂膜之上的电路元件和设于绝缘树脂膜之上并固定电路元件的固定部件，电路元件被紧固于绝缘树脂膜。在此，作为紧固的方式优选压固，其中，特别优选热压固。电路元件含有半导体元件及无源元件等。
本发明的半导体模块可含有多个电路元件。多个电路元件也可以埋入固定部件，由多个电路元件和固定部件形成大致平坦的面。
由此，可使多个电路元件与绝缘树脂膜粘接的面平坦化，且可提高绝缘树脂膜和多个电路元件的粘接性。
本发明提供半导体模块，其特征在于，具有配线、设于配线之上的绝缘层和搭载于绝缘层之上的电路元件，其制造方法具有：将电路元件固定到固定部件的工序；在电路元件之上配置绝缘树脂膜，将绝缘树脂膜压固于电路元件，形成绝缘层的工序；在绝缘树脂膜之上形成配线的工序。
在本发明的半导体模块的制造方法中，由于在固定电路元件之后，形成绝缘层及配线，故可提高半导体模块的制造稳定性。另外，由于可通过压固在电路元件上形成绝缘树脂膜及配线，故可将半导体模块的制造工序简化。
在本发明的半导体模块的制造方法中，固定电路元件的工序可含有在固定部件表面固定多个电路元件，使该多个电路元件的各自的一面位于大致同一平面上的工序，在形成绝缘层的工序中，可将绝缘树脂膜压固在多个电路元件的各自的表面，形成绝缘层。
由于使多个电路元件与绝缘树脂膜粘接的面为同一平面，故可提高多个电路元件和绝缘树脂膜的粘接性。
在本发明的半导体模块的制造方法中，半导体模块可更含有覆盖电路元件而形成的密封层，固定电路元件的工序可含有由绝缘树脂材料密封电路元件，使该电路元件的一部分露出，形成密封层的工序，在形成绝缘层的工序中，可在密封层之上配置绝缘树脂膜，并将绝缘树脂膜压固于电路元件露出的一部分，形成绝缘层。
这样，由于在将电路元件密封后，形成绝缘层及配线，从而使密封层作为形成配线层时的支承衬底起作用，因此，可省掉去除支承衬底这样的工序，可使半导体模块的制造方法简化。另外，由于可为将电路元件直接安装到由绝缘层和配线构成的配线层上的结构，故可使半导体模块的散热性良好。
其次，对第二组发明进行论述。
本发明提供半导体装置，其特征在于，具有：衬底，其设有电路元件；下层配线层，其设于衬底之上，具有与电路元件连接的下层配线；上层配线层，其具有紧固于下层配线层的绝缘树脂膜和设于该绝缘树脂膜的上层配线。在此，紧固的方式优选压固，其中特别优选热压固。电路元件含有半导体元件及无源元件等。
在具有多层配线结构的半导体装置中，在下层配线层，为实现装置的高速动作及小型化、制造成本的抑制，而要求微细化。因此，在使用Cu作为配线材料时，需要使用金属镶嵌法进行配线形成。但是，在上层配线层的全配线中，为进行稳定的电源供给，使配线宽度宽为好。在此，上层配线层的配线宽度例如可为大于或等于10μm。在不需要使配线宽度微细化的情况下，即使由蚀刻等形成配线图案得到的配线，也具有充分的性能。根据本发明，在由金属镶嵌法等所谓的半导体工艺作成下层配线层之后，可在其上由压固而粘贴绝缘树脂膜及导电性膜，通过蚀刻等形成上层配线层的配线图案，因此，可使多层配线结构的制造工艺简化，且可大幅缩短制造时间。
另外，根据本发明的半导体装置，下层配线层的形成不限于使用金属镶嵌的情况，例如即使在使用铝(Al)作为下层配线层的配线材料的情况下，也可以将铜用作上层配线层的配线材料。由此，可提高上层配线层的配线材料的电子迁移耐性，且可提高半导体装置的稳定性。
本发明提供半导体装置，其特征在于，具有：衬底，其设有电路元件；下层配线层，其设于衬底之上，含有与电路元件连接的下层配线；上层配线层，其具有形成于下层配线层之上并含有环氧树脂、BT树脂、液晶聚合物、PPE树脂、聚酰亚胺树脂、氟树脂、酚醛树脂、聚酰胺双马来酸酐缩亚胺的绝缘树脂膜和设于该绝缘树脂膜上的上层配线。
通过使用作为绝缘树脂膜这样的材料，可确保半导体装置的刚性，且可提高半导体装置的稳定性。从这样的观点出发，优选使用热固化性树脂作为绝缘树脂膜。根据本发明的半导体装置，作为下层配线层的绝缘膜，可使用实现降低配线电气电阻的目的的例如低介电常数的材料。另一方面，作为上层配线层的绝缘膜，可使用实现提高半导体装置的刚性的目的的上述那样的材料。这样，在下层配线层及上层配线层上，可分别适宜使用具有理想的特性的材料。由此，可降低半导体装置的配线延迟的问题，且可提高半导体装置的稳定性。
本发明提供半导体装置的制造方法，在设有电路元件的衬底之上形成多层配线结构的半导体装置的制造方法，其特征在于，含有：在衬底之上形成与电路元件连接的下层配线层的工序；在下层配线层之上配置绝缘树脂膜及导电性膜的层叠体，将绝缘树脂膜压固于下层配线层，形成上层配线层的工序。
在上层配线层上，也可以在将层叠体压固到下层配线层之后，形成配线图案，形成配线结构，也可以在预先形成上层配线层的配线结构之后，将上层配线层配置并压固于下层配线层。根据在形成上层配线层的配线结构之后，将该上层配线层配置到下层配线层之上的方法，可不考虑对电路元件的元件特性的影响，而利用各种试剂等自由地形成上层配线层的配线结构。在预先形成上述配线层的配线结构时，优选考虑将上层配线层热压固到下层配线层时产生的热收缩，形成配线结构。
其次，对第三组的发明进行叙述。
根据本发明，提供显示装置，其特征在于，其具有：包含显示区域和配置有电路元件的驱动电路区域的衬底；绝缘树脂膜，其在衬底驱动电路区域设置成覆盖电路元件，紧固于电路元件和衬底；导电性膜，其设于绝缘树脂膜之上。驱动电路区域可设于显示区域的外周部。在此，作为紧固的方式优选压固，其中，特别优选热压固。
通过由紧固将绝缘树脂膜粘贴到电路元件及衬底，可使绝缘树脂膜和电路元件及衬底的粘接性良好。由此，可不使用翘曲衬底等，而形成驱动电路，因此，可将显示装置的结构简化。另外，也可以使显示装置小型化及轻量化。
另外，显示装置可含有光学元件，在显示区域显示由光学元件形成的图像。光学元件也可以形成在与驱动电路相同的衬底之上，另外，驱动电路还可以形成于其它衬底之上。即，本发明中的“衬底”是指，含有形成显示区域及驱动电路区域的单一的衬底，当然，也含有由将显示区域及驱动电路区域分别形成的多个衬底构成的衬底。
以上，对本发明的结构进行了说明，但将这些结构任意组合，作为本发明样态也是有效的。另外，将本发明的表现变成其它范畴，作为本发明的样态也是有效的。
根据本发明的第一组，可使半导体模块小型化薄型化。根据本发明的第二组，可提高具有多层配线结构的半导体装置的制造稳定性。另外，可缩短半导体装置的多层配线结构的形成时间，且可良好地保持半导体装置的性能。根据本发明的第三组，可使显示装置为简单的结构。
附图说明
图1是表示一般的BGA的概略结构的图；
图2是用于说明ISB(注册商标)的结构的图；
图3是用于说明BGA及ISB(注册商标)的制造工艺的图；
图4是表示本发明的第一组的、第一实施例的半导体模块的制造工序的剖面图；
图5是表示本发明的第一组的、第二实施例的半导体模块的制造工序的剖面图；
图6是表示本发明的第一组的、第三实施例的半导体模块的制造工序的剖面图；
图7是表示本发明的第一组的、第四实施例的带导电性膜的绝缘树脂膜的结构的剖面图；
图8是表示本发明的第一组的、第四实施例的半导体模块的制造工序的剖面图；
图9是表示本发明的第一组的、由第一～第四实施例所说明的工序制造的半导体模块的结构的剖面图；
图10是表示本发明的第一组的、第五实施例的半导体模块的制造工序的剖面图；
图11是表示本发明的第一组的、第五实施例的半导体模块的制造工序的剖面图；
图12是表示本发明的第一组的、第五实施例的半导体模块的制造工序的剖面图；
图13是表示本发明的第一组的实施例的半导体模块的其它例的剖面图；
图14是表示由一般的双金属镶嵌法进行的配线形成工序的剖面图；
图15是表示本发明第二组的实施例的半导体装置的制造工序的剖面图；
图16是表示本发明第二组的实施例的半导体装置的制造工序的剖面图；
图17是表示本发明第二组的实施例的半导体装置的制造工序的剖面图；
图18是表示本发明第二组的实施例的半导体装置的制造工序的其它例的剖面图；
图19是表示本发明第二组的实施例的半导体装置的制造工序的其它例的剖面图；
图20是表示本发明第二组的半导体装置的其它例的剖面图；
图21是表示本发明第二组的实施例制造的半导体装置的剖面图(OM照相)的图；
图22是表示本发明第三组的、第一实施例的显示装置的结构的图；
图23是表示含有光学元件的各像素结构的电路图；
图24是表示本发明第三组的、第一实施例的显示装置的制造工序的剖面图；
图25是表示本发明第三组的、第一实施例的显示装置的结构的其它例的剖面图；
图26是表示本发明第三组的、第一实施例的显示装置的结构的剖面图；
图27是表示本发明第三组的、第二实施例的显示装置的结构的剖面图。
附图标记
120  导电性膜
122  绝缘树脂膜
123  带导电性膜的绝缘树脂膜
125  构造体
142  半导体元件
144  无源元件
146  支承台
148  基材
150  树脂层
151  衬底
700  半导体装置
702  衬底
704  栅极电极
706  插塞
708  配线
710  绝缘膜
712  表面膜
714  下层配线层
720  导电性膜
722  绝缘树脂膜
723  带导电性膜的绝缘树脂膜
724  导电性插塞
726  上层配线层
730  导线
732  密封材料
820  像素
822  光学元件
824  像素电路
826  电源线
880  开关用晶体管
882  驱动用晶体管
920  导电性膜
922  绝缘树脂膜
923  带导电性膜的绝缘树脂膜
942  电路元件
960  玻璃衬底
962  显示区域
964  驱动电路区域
具体实施方式
下面，顺序说明第一～第三发明组的实施例。
第一组
首先，在说明实施例之前，对可适用这些实施例的ISB结构进行说明。
ISB(Integrated System in Board；注册商标)是由本申请人开发的独立的封装件。ISB是在以半导体裸片为中心的电路封装件中，不使用具有铜的配线图案且用于支承电路部件的芯体(基材)的独立的无芯系统内置封装件。
图2是表示ISB之一例的概略结构图。在此，为了便于理解ISB的整体结构，仅表示单一的配线层，但实际上为层叠了多个配线层的结构。在该ISB中，LSI裸片201、Tr裸片202、及芯片CR203为由铜图案205构成的配线连接的结构。LSI裸片201对在背面设有焊锡球208的取出电极及配线由金属引线204导通。在LSI裸片201的正下方设置导电性膏206，经由该膏将ISB安装到印刷线路板上。ISB整体为利用由环氧树脂等构成的树脂封装件207密封的结构。
根据该封装件，得到以下优点。
(i)由于可无芯安装，故可实现晶体管、IC、LSI的小型·薄型化。
(ii)由于可将从晶体管到系统LSI、再到片状电容及电阻进行电路形成并封装，故可实现高度的SIP(System in Package)。
(iii)由于可将现有的半导体元件组合使用，故可在短期内开发系统LSI。
(iv)将半导体裸片直接倒装在正下方的铜材料上，可得到良好的散热性。
(v)由于电路配线是铜材料，而没有芯材料，因而构成低介电常数的电路配线，且在高速的数据传送及高频电路中发挥优良的特性。
(vi)由于为将电极埋入封装件内部的结构，故可抑制电极材料的粒子污染的产生。
(vii)封装件尺寸自由，当将每一个下脚料与64引脚的SQFP封装件相比较时，为约1/10的量，因此，可降低环境负荷。
(viii)从载置部件的印刷线路板到具有功能的电路衬底，可实现新概念的系统结构。
(ix)ISB的图案设计是与印刷线路板的图案设计相同这样容易的结构，装配厂的工程师可自由地进行设计。
其次，对ISB制造工艺上的优点进行说明。图3(A)、图3(B)是现有的CSP及本发明的ISB的制造工艺的对比图。图3(B)表示现有的CSP的制造工艺。首先，在基衬底之上形成框架，在区分成各框架的元件形成区域安装芯片。然后，由热固化性树脂对各元件设置封装，然后，对每个元件利用模型进行冲切。在最终工序的冲切中，将模制树脂及基衬底同时切断，切断面的表面毛糙等成为问题。另外，由于结束冲切后的下脚料大量产生，故在环境负荷方面有问题。
另一方面，图3(A)是表示ISB制造工艺的图。首先，在金属箔之上设置框架，在各模块形成区域形成配线图案，并在其上搭载LSI等电路元件。然后，对每个封装件实施封装，沿划线区域进行切割，得到产品。在封装结束后，在划线工序之前将作为基底的金属箔除去，因此，在划线工序的切割中，仅切断树脂层。因此，可抑制切断面的毛糙，且可提高切割的准确性。
(第一实施例)
图4(a)～图4(f)是表示本发明第一实施例的半导体模块的制造工序的剖面图。
首先，如图4(a)所示，在基材140之上固定多个半导体元件142及无源元件144等电路元件。在此，基材140具有粘接性，可构成可在表面上固定半导体元件142及无源元件144的带状基材。另外，基材140可由如下材料构成，即在将半导体元件142及无源元件144埋入绝缘树脂膜122内之后，可从绝缘树脂膜122剥离的材料。这种材料可使用例如PET薄膜等。
半导体元件142例如为晶体管、二极管、IC芯片等。另外，无源元件144例如为片状电容、片状电阻等。
如图4(b)所示，在这样将多个半导体元件142及无源元件144固定的状态下，将由导电性膜120及绝缘树脂膜122构成的带导电性膜的绝缘树脂膜123配置在衬底140之上，并将带导电性膜的绝缘树脂膜123压抵基材140，在绝缘树脂膜122内压入半导体元件142及无源元件144。然后，在真空下或减压下加热绝缘树脂膜122，将其压固于基材140。由此，如图4(c)所示，将半导体元件142及无源元件144埋入绝缘树脂膜122内，并将半导体元件142及无源元件144压固到绝缘树脂膜122内。
导电性膜120可由含有在与衬底的层叠方向大致垂直的方向上具有长轴的晶粒的金属构成。含有在与衬底的层叠方向大致垂直的方向上具有长轴的晶粒的金属例如可为轧制金属。轧制金属例如可使用铜箔。通过使用轧制金属作为导电性膜120，由喷溅法、CVD法或镀敷法等形成配线材料时产生的气体等杂质不会进入配线。因此，不需要为除去这些杂质而进行退火处理。由于不需要进行用于进行这种退火处理的加热，故可不损害半导体元件142及无源元件144的特性而形成配线层。由此，可提高半导体模块的稳定性。另外，含有在与衬底的层叠方向大致垂直的方向上具有长轴的晶粒的金属也可以为冲压由电解镀敷形成的金属膜而得的金属。作为绝缘树脂膜122，若为由加热软化的材料，则也可以使用任意材料，例如可使用环氧树脂、BT树脂等蜜胺衍生物、液晶聚合物、PPE树脂、聚酰亚胺树脂、氟树脂、酚醛树脂、聚酰胺双马来酸酐缩亚胺等。通过使用这样的树脂，得到高频特性及产品可靠性优良的半导体模块。另外，通过使用这样的材料，可提高半导体模块的刚性，且可提高半导体模块的稳定性。通过使用环氧树脂、或BT树脂、PPE树脂、聚酰亚胺树脂、氟树脂、酚醛清漆树脂、聚酰胺双马来酸酐缩亚胺等热固化性树脂作为绝缘树脂膜122，可进一步提高半导体模块的刚性。
作为环氧树脂，列举：双酚A型树脂、双酚F型树脂、双酚S型树脂、酚醛清漆树脂、甲酚清漆型环氧树脂、三酚甲烷型环氧树脂、脂环式环氧树脂等。
作为蜜胺衍生物，示例：蜜胺、蜜胺氰尿酸酯、羟甲基化蜜胺、(异)氰尿酸、蜜白胺、蜜勒胺、蜜弄、サクシノグァミン、硫酸蜜胺、硫酸乙酰鸟粪胺、硫酸蜜白胺、硫酸脒基蜜胺、蜜胺树脂、BT树脂、氰尿酸、异氰酸、异氰尿酸衍生物、蜜胺异氰尿酸酯、苯并鸟粪胺、乙酰鸟粪胺等蜜胺衍生物、胍类化合物等。
作为液晶聚合物，列举芳香族类液晶聚酯、聚酰亚胺、聚酯酰胺、及含有它们的树脂组合物。其中，优选耐热性、加工性及吸湿性平衡优良的液晶聚酯或含有液晶聚酯的组合物。
作为液晶聚酯，例如列举：(1)使芳香族二羧酸和芳香族二元醇和芳香族羟基羧酸反应得到的物质，(2)使不同种类的芳香族羟基羧酸的组合反应得到的物质，(3)使芳香族二羧酸和芳香族二醇反应得到的物质，(4)在聚对苯二甲酸乙二醇酯等聚酯中使芳香族羟基羧酸反应得到的物质等。另外，代替这些芳香族二羧酸、芳香族二醇及芳香族羟基羧酸，也可以使用它们的酯衍生物。另外，这些芳香族二羧酸、芳香族二醇及芳香族羟基羧酸也可以使用芳香族部分由卤原子、烷基、芳基等取代的物质。
作为液晶聚酯的重复结构单元，可示例，来自芳香族二羧酸的重复结构单元(下记式(i))、来自芳香族二醇的重复结构单元(下记式(ii))、来自芳香族羟基羧酸的重复结构单元(下记式(iii))。
(i)-CO-A1-CO-
(其中，A1表示含有芳香环的2价的结合基)
(ii)-O-A2-O-
(其中，A2表示含有芳香环的2价的结合基)
(iii)-CO-A3-O-
(其中，A3表示含有芳香环的2价的结合基)
另外，在绝缘树脂膜122中可含有填充物或纤维等充填材料。填充物例如可使用粒子状或纤维状的SiO2、SiN、AlN及Al2O3等。由于在绝缘树脂膜122中含有填充物及纤维，从而在加热绝缘树脂膜122，热压固半导体元件142以及无源元件144后，在将绝缘树脂膜122例如冷却到室温时，可降低绝缘树脂膜122的翘曲。由此，可提高半导体元件142及无源元件144和绝缘树脂膜122的粘接性。另外，在绝缘树脂膜122中含有纤维的情况下，由于可提高绝缘树脂膜122的流动性，故可提高绝缘树脂膜122和半导体元件142及无源元件144的粘接性。从这样的观点出发，优选使用芳族聚酰胺无纺布作为构成绝缘树脂膜122的材料。由此，可使加工性良好。
作为芳族聚酸胺纤维，可使用对位芳酰胺(パラァラミド繊維)纤维或间位芳酰胺纤维(メタァラミド繊維)。对位芳酰胺例如可使用聚(对亚苯基对苯二甲酰胺)(PPD-T)，间位芳酰胺纤维例如可使用聚(间亚苯基对苯二甲酰胺)(MPD-I)。
构成绝缘树脂膜122的材料中的充填材料的含量可根据材料适宜设定，但例如使其为小于或等于50重量％。由此，可确保绝缘树脂膜122和半导体元件142及无源元件144的粘接性。由此，可不使用粘接材料等而使绝缘树脂膜122和半导体元件142及无源元件144良好粘接，因此，可使半导体模块小型化。
作为带导电性膜的绝缘树脂膜123，可使用在薄膜状绝缘树脂膜122之上粘接导电性膜120的物质。另外，带导电性膜的绝缘树脂膜123也可以通过在导电性膜120之上涂敷并干燥形成构成绝缘树脂膜122的树脂组成物，在本实施例中，树脂组成物在与违背本发明的目的的范围内，可含有固化剂、固化促进剂、其它成分。带导电性膜的绝缘树脂膜123在使绝缘树脂膜122被B级化的状态下配置在基材140之上。这样，可提高绝缘树脂膜122和半导体元件142及无源元件144的粘接性。之后，根据构成绝缘树脂膜122的树脂种类，加热绝缘树脂膜122，在真空下或减压下，将带导电性膜的绝缘树脂膜123和半导体元件142及无源元件144压固。另外，在其它例中，将薄膜状绝缘树脂膜122以B级化状态配置在基材140之上，进而在其上配置导电性膜120，将绝缘树脂膜122与半导体元件142及无源元件144热压固，此时，通过将导电性膜120热压固在绝缘树脂膜122上，也可以形成带导电性膜的绝缘树脂膜123。由此，可不给予电路元件损伤，而良好地保持绝缘树脂膜122和半导体元件142及无源元件144的粘接性。
以上，将带导电性膜的绝缘树脂膜123和半导体元件142及无源元件144热压固，将半导体元件142及无源元件144埋入绝缘树脂膜122内，然后，如图4(d)所示，将基材140从绝缘树脂膜122剥离。在此，在将半导体元件142及无源元件144压固到绝缘树脂膜122上后，在带着基材的状态下进行搬运等，也可以在安装时将基材剥离。由此，可在搬送时保护电路元件。
之后，在树脂膜上形成贯通孔，在贯通孔内由导电性材料埋入，形成连通件(ビァ)121。然后，对导电性膜120进行构图，将多个半导体元件142及无源元件144间电连接。由此，如图4(e)所示，可得到将半导体元件142及无源元件144分别在一个面由绝缘树脂膜122密封，并在另一面露出的结构体125。然后，如图4(f)所示，在结构体125的上面形成作为保护层的绝缘膜130及焊锡球132。
这样，通过使半导体元件142及无源元件144的密封面的相反侧的面露出，在使半导体元件142及无源元件144动作时，即使半导体元件142及无源元件144的温度上升，也可以使热从露出的面脱出，可提供散热性优良的半导体模块。另外，也可以使用在半导体元件142及无源元件144露出的面上设置散热器，空气冷却露出的面的各种方法。
另外，由于在半导体元件142及无源元件144的密封面的相反侧的面未设置衬底等，故可将半导体模块小型化。另外，可使绝缘树脂膜的露出面平坦。通过使露出面平坦，在将其它部件由露出面粘接等时，可提高与其它部件的粘接性。
如后述，这样形成的半导体模块中，可在带导电性膜的绝缘树脂膜123的导电性膜120之上层叠设置带其它导电性膜的绝缘树脂膜123，形成配线层，将多个半导体元件142及无源元件144之间电连接，或与其它器件电连接。
根据本实施例的半导体模块的制造工序，可由简易的方法将多个半导体元件142及无源元件144埋入并密封到绝缘树脂膜122内。另外，也可以使半导体模块的散热性良好。另外，还可以使半导体模型小型化。
(第二实施例)
图5(a)～图5(d)是表示本发明第二实施例的半导体模块的制造工序的剖面图。在本实施例中，与第一实施例相同的构成要素使用相同的符号，适宜省略说明。在本实施例中，在使用可伸缩的材料作为基材140之一点上与第一实施例不同。作为本实施例中的基材140，例如可使用PET薄膜。
如图5(a)所示，在基材140之上固定多个半导体元件142及无源元件144之后，将基材140向图中横向拉伸。然后，如图5(b)所示，在拉伸基材140的状态下，将带导电性膜的绝缘树脂膜123配置到基材140之上，并将半导体元件142及无源元件144压入绝缘树脂膜122内。在将半导体元件142及无源元件144压入绝缘树脂膜122内之后，除去拉伸基材140的力，在真空下或减压下加热绝缘树脂膜122，压固到基材140上。由此，如图5(c)所示，将半导体元件142及无源元件144埋入再压固到绝缘树脂膜122内。在本实施例中，由于在将固定半导体元件142及无源元件144的基材140拉伸的状态下，将半导体元件142及无源元件144压入绝缘树脂膜122内，故在向绝缘树脂膜122内压入半导体元件142及无源元件144时，元件间的间隔扩大，容易在元件间压入绝缘树脂膜122。因此，可使半导体元件142及无源元件144和绝缘树脂膜122的粘接性良好。
然后，如图5(d)所示，将基材140从绝缘树脂膜122剥离。然后，形成连通件，对导电性膜120进行构图，由此，与第一实施例相同，可使半导体模块的散热性优良。另外，也可以使半导体模块小型化。
(第三实施例)
图6(a)～图6(d)是表示本发明第三实施例的半导体模块的制造工序的剖面图。在本实施例中，与第一实施例及第二实施例相同的构成要素使用相同的符号，适宜省略说明。在本实施例中，在将固定半导体元件142及无源元件144的基材140载置到支承台146上的状态下，将半导体元件142及无源元件144压入绝缘树脂膜122内，与绝缘树脂膜122热压固，在以上方面，与第一及第二实施例不同。
如图6(a)所示，在基材140之上固定多个半导体元件142及无源元件144之后，将基材140载置到支承台146之上。支承台146没有特别限制，可使用由刚性比构成基材140的材料的刚性高的材料构成的物质。由此，即使在使用具有柔软性的材料作为基材140时，也可以使绝缘树脂膜122、半导体元件142及无源元件144的密封面的相反侧的面平坦。
然后，将带导电性膜的绝缘树脂膜123配置在基材140之上，将带导电性膜的绝缘树脂膜123压抵在基材140上，在绝缘树脂膜122内压入半导体元件142及无源元件144。此时，如第二实施例所说明，使基材140向图中横向伸缩，也可以将半导体元件142及无源元件144压入绝缘树脂膜122内。
然后，在真空或减压下加热绝缘树脂膜122，将其粘贴到基材140上。由此，如图6(b)所示，将半导体元件142及无源元件144埋入绝缘树脂膜122内，将半导体元件142及无源元件144固定到绝缘树脂膜122内。然后，如图6(c)所示，将基材140从支承台146上取下。另外，在本实施例中，如图6(d)所示，可将基材140从绝缘树脂膜122剥离。
在本实施例中，由于在将基材140载置在刚性比基材140高的支承台146上的状态下，将半导体元件142及无源元件144压入绝缘树脂膜122内，进行热压固，故可使绝缘树脂膜122与基材140相接的面平坦。由此，在将基材140从绝缘树脂膜122剥离时，可使半导体元件142及无源元件144露出的面(下面称作露出面)平坦。由此，将埋入有半导体元件142及无源元件144的绝缘树脂膜122由露出面与其它部件粘接等的情况下，可提高与该其它部件的粘接性。另外，在将埋入了半导体元件142及无源元件144的绝缘树脂膜122例如配置于散热器等其它部件上时，也可以使绝缘树脂膜122不出现倾斜而大致水平地配置。
(第四实施例)
图7是表示本发明第四实施例的带导电性膜的绝缘树脂膜123的结构的剖面图。图8(a)～(d)是表示本实施例的半导体模块的制造工序的剖面图。在本实施例中，在由第一绝缘树脂膜122a及第二绝缘树脂膜122b构成带导电性膜的绝缘树脂膜123的绝缘树脂膜122这一点上，与第三实施例不同。在带导电性膜的绝缘树脂膜123中，在第一绝缘树脂膜122a上形成第二绝缘树脂膜122b，在第二绝缘树脂膜122b上形成导电性膜120。
在本实施例中，第二绝缘树脂膜122b在将半导体元件142及无源元件144埋入并热压固到绝缘树脂膜122(参照图8(a)～图8(d))内时，由刚性比构成第一绝缘树脂膜122a的材料高的材料构成。由此，在进行热压固时，可在将半导体元件142及无源元件144埋入第一绝缘树脂膜122a内的同时，使绝缘树脂膜122的形状保持刚直。
下面，参照图8(a)～图8(d)进行说明。
首先，如图8(a)及图8(b)所示，在基材140之上固定多个半导体元件142及无源元件144的状态下，将带导电性膜的绝缘树脂膜123配置到基材140之上，并将半导体元件142及无源元件144压入绝缘树脂膜122内。然后，在真空下或减压下将绝缘树脂膜122加热并粘贴到基材140上。
构成第一绝缘树脂膜122a及第二绝缘树脂膜122b的材料可从第一实施例中说明的例如环氧树脂、BT树脂等蜜胺衍生物、液晶聚合物、PPE树脂、聚酰亚胺树脂、氟树脂、酚醛树脂、聚酰胺双马来酸酐缩亚胺等中适当选择使用。
在此，例如第一绝缘树脂膜122a由比构成第二绝缘树脂膜122b的材料容易软化的材料构成。由此，由于在进行热压固时，第一绝缘树脂膜122a比第二绝缘树脂膜122b容易变形，故可将半导体元件142及无源元件144顺畅地压入第一绝缘树脂膜122a内，同时，第二绝缘树脂膜122b确保刚直性，可防止绝缘树脂膜122整体变形。另外，即使在多个半导体元件142及无源元件144上产生阶梯的情况下，第二绝缘树脂膜122b也可以作为阻止绝缘树脂膜122向半导体元件142及无源元件144内进入的停止层起作用，因此，也可以使绝缘树脂膜122的膜厚保持均匀。由此，可提高半导体模块的尺寸精度。另外，也可以提高半导体模块的刚性。
另外，例如第一绝缘树脂膜122a也可以由玻化温度比构成第二绝缘树脂膜122b的材料低的材料构成。另外，在其它例子中，第一绝缘树脂膜122a也可以由与半导体元件142及无源元件144的粘接性比构成第二绝缘树脂膜122b的材料高的材料构成。这样，也可以得到与上述相同的效果。
另外，在第一绝缘树脂膜122a及第二绝缘树脂膜122b中，也可以含有填充物或纤维等填充物。此时，第一绝缘树脂膜122a内的充填材料的含量比第二绝缘树脂膜122b内的填充物的含量少。另外，也可以为仅在第二绝缘树脂膜122b内含有充填材料，在第一绝缘树脂膜122a内不含充填材料的结构。这样，可提高第一绝缘树脂膜122a的柔软性，容易地进行半导体元件142及无源元件144的埋入，同时，可由第二绝缘树脂膜122b降低绝缘树脂膜122的翘曲。
如上，通过由分别根据目的优选的材料构成第一绝缘树脂膜122a及第二绝缘树脂膜122b，可良好地进行半导体元件142及无源元件144向绝缘树脂膜122的埋入，同时，可提高半导体模块的刚性，且可提高成型性。
图9是表示由第一～第四实施例说明的工序层叠将半导体元件142及无源元件144埋入带导电性膜的绝缘树脂膜123的绝缘树脂膜122内的结构体的半导体模块的构成的剖面图。
图9中，半导体模块通过由热压固在结构体125之上粘贴带导电性膜的绝缘树脂膜123，进而在其上层叠其它结构体125构成。在导电性膜120上形成配线图案。上层结构体125的导电性膜120和其下层的带导电性膜的绝缘树脂膜123的导电性膜120可经由常温接合及焊锡电连接。另外，在绝缘树脂膜122上例如由二氧化碳激光等形成贯通孔，在贯通孔内埋入导电性材料，形成连通件121。由此，得到层间的电连接。另外，贯通孔的形成除二氧化碳激光之外，也可以使用机械加工、试剂的化学蚀刻加工、使用等离子的干式蚀刻法等。
根据以上实施例的半导体模块的制造工序，可容易地形成层叠有多个结构体125的半导体模块。在将多个半导体元件142及无源元件144并列配置在一平面上的情况下，在每一层的面积加宽，将这些元件密封时的翘曲成为问题，但在这样将多个半导体元件142及无源元件144向纵向层叠时，可减小各层的面积，且可降低半导体模块的翘曲。
如上，通过进行由使用带导电性膜的绝缘树脂膜123的热压固进行多个电路元件的密封，可提高多个电路元件和带导电性膜的绝缘树脂膜123的粘接性，因此，可不需要例如由传递模制等密封多个电路元件时必要的抗焊料剂及模具膏(ダィペ一スト)等粘接材料而进行电路元件的密封。由此，可使半导体模块小型化。另外，由于不使用粘接材料，故也可以使半导体模块的电气特性提高。
如传递模制等，在使用模型进行电路元件的密封时，同时进行多个半导体模块的密封，然后，进行切割等，分割半导体模块，因此，存在相对厚度的平面方向的面积增大，容易产生翘曲的问题。但是，根据本实施例的半导体模块的制造方法，由于可对每个半导体模块进行简易的密封，故可减小进行密封的对象物的平面方向的面积，且可降低翘曲。由此，可使树脂中含有的充填材料的量降低，且可进一步降低粘接性。
(第五实施例)
图10(a)～图10(e)、图11(a)及图11(b)是表示本发明第五实施例的半导体模块的制造工序的剖面图。
在本实施例中，预先将高度不同的多个半导体模块142及无源元件144固定到树脂层中，在使表面平坦后，在半导体元件142及无源元件144之上热压固带导电性膜的绝缘树脂膜123，在以上方面，与第一～第四实施例不同。由此，可进一步使半导体元件142及无源元件144和带导电性膜的绝缘树脂膜123的绝缘树脂膜122的粘接性良好。
首先，如图10(c)所示，形成埋入有多个半导体元件142及无源元件144的衬底151。衬底151的形成可以以与第一～第四实施例说明的情况相同的顺序进行。此时，如图10(a)及图10(b)所示，将固定于衬底140上的半导体元件142及无源元件144埋入树脂层150中，在真空下或减压下将树脂层150和半导体元件142及无源元件144热压固，将半导体元件142及无源元件144固定到树脂层150内。在此，树脂层150可由与构成上述的绝缘树脂膜122的材料相同的材料构成。通过使用这样的树脂，得到高频特性及产品可靠性优良的半导体模块。另外，通过使用这种材料作为绝缘树脂膜，可确保半导体模块的刚性，且可提高半导体模块的稳定性。另外，省略了导电性膜120的记载，但也可以在树脂层150上设置导电性膜120。然后，通过将基材140从树脂层150剥离，可得到图10(c)所示的衬底151。另外，作为树脂层150，也可以使用与第四实施例中说明的相同的第一绝缘树脂膜122a及第二绝缘树脂膜122b。
另外，在其它例子中，衬底151也可以使用模型，由传递模制、注入模制、灌封或浸渍等形成。此时，作为树脂材料，环氧树脂等热固化性树脂可由传递模制或灌封实现，聚酰亚胺树脂、聚苯硫醚等热塑性树脂可由注入模制实现。
如上，如图10(c)所示，可得到在半导体元件142及无源元件144在表面露出形成的衬底151。
然后，如图10(d)所示，在衬底151上配置带导电性膜的绝缘树脂膜123，在真空下或减压下加热绝缘树脂膜122，将其压固在衬底151上。
然后，以光致抗蚀剂为掩模，将导电性膜120蚀刻为规定形状，形成配线图案。例如，在从抗蚀剂露出的位置喷雾化学蚀刻液，将不需要的导电性膜蚀刻除去，可形成配线图案。抗蚀剂可使用可在通常的印刷线路板上使用的抗蚀剂材料，对抗蚀油墨进行丝网印刷，将抗蚀剂用感光性干膜层叠在导电性膜120之上，并在其上以配线导体形状重叠透过光的光刻掩模，进行紫外线曝光，将未曝光的位置由显影液除去而形成。在使用铜箔作为导电性膜120时，化学蚀刻液可使用氯化铜和盐酸的溶液、氯化铁溶液、硫酸和过氧化氢的溶液、过硫酸铵溶液等在通常的印刷线路板上使用的化学蚀刻液。由此，如图10(e)所示，可得到在半导体元件142及无源元件144之上形成有配线层的半导体模块。
然后，在带导电性膜的绝缘树脂膜123的规定位置由二氧化碳激光等形成贯通孔，由导电性材料埋入该贯通孔，形成连通件(121，参照图11(a))。连通件可以由无电解镀敷形成，还可以由电解镀敷法形成。
然后，反复进行同样的工序，再次层叠带导电性膜的绝缘树脂膜123，形成导电性插塞，如图11(a)所示，形成由多个层构成的多层配线结构126。由此，形成在多个半导体元件142及无源元件144之上形成有多层配线结构126的半导体模块。
另外，在本实施例中，第四实施例也与参照图8(a)～图8(d)说明的相同，也可以构成在埋入由第一绝缘树脂膜122a及第二绝缘树脂膜122b构成的绝缘树脂膜内的半导体元件及无源元件之上热压固带导电性膜的绝缘树脂膜123的结构。图12表示该结构。
本实施例的半导体模块中，预先在树脂层150中埋入半导体元件142及无源元件144，使与带导电性膜的绝缘树脂膜123的粘接面平坦，然后，粘贴带导电性膜的绝缘树脂膜123。因此，由于可使形成于半导体元件142及无源元件144上的带导电性膜的绝缘树脂膜123的绝缘树脂膜122的膜厚跨过整个层均匀，故可使由激光形成通孔时的加工性优良。
在本实施例中，由于使多个半导体元件142及无源元件144与带导电性膜的绝缘树脂膜123粘接的面平坦，故可使半导体元件142及无源元件144和带导电性膜的绝缘树脂膜123的绝缘树脂膜122的粘接性良好。
(对ISB封装件的适用)
在ISB封装件的制造时适用本实施例的半导体模块的制造方法时，首先，将半导体元件142及无源元件144等电路元件由树脂层150密封，形成衬底151。然后，以衬底151为支承衬底，在其上层叠带导电性膜的绝缘树脂膜123，形成多层配线结构126。然后，如图11(b)所示，在最上层的带导电性膜的绝缘树脂膜123之上设置作为保护层的绝缘膜130及焊锡球132，可形成背面电极。由以上工序，可制作没有支承衬底的半导体模块。根据本实施例，由于可使密封电路元件的衬底151自身作为支承衬底起作用，故可节省在形成多层配线后将衬底除去的工夫。由此，可使ISB封装件的制造工序简化，且也可以得到上述优点。
为使树脂层150在半导体元件142及无源元件144的密封时适用，优选使用使树脂膜150与半导体元件142及无源元件144的密合性良好的材料、与Si等半导体材料的热膨胀系数之差小的材料。作为这种材料，可使用上述那样的环氧树脂、BT树脂等蜜胺衍生物、液晶聚合物、PPE树脂、聚酰亚胺树脂、氟树脂、酚醛树脂、聚酰胺双马来酸酐缩亚胺等。另外，通过向这些材料中适宜添加填料及纤维等填充材料，可使树脂层150的热膨胀系数接近半导体材料的热膨胀系数。
另外，根据本实施例的半导体模块的制造方法，由于在半导体元件142及无源元件144上热压固带导电性膜的绝缘树脂膜123，形成多层配线结构126，故可使半导体元件142及无源元件144和多层配线结构126的粘接性良好。因此，可不使用抗焊料剂及模具膏等粘接材料，而将半导体元件142及无源元件144和多层配线结构126良好地粘接。由于不含有这样的粘接材料等杂质，故可提高ISB封装件的电气特性。另外，也可以使ISB封装件小型化。
以上基于实施例及实施例说明了本发明。不过是示例了该实施例及实施例，可实施各种变形例，另外这样的变形例也属于本发明的范围，对于本领域技术人员来说是可以理解的。
例如，在配线层中，层间的电连接不限于由导电性材料埋入贯通孔的方法，也可以经由引线进行。此时，也可以由密封材料将引线覆盖。
如图13所示，也可以为含有在第一元件142a之上配置有第二元件143b的电路元件的结构。作为在第一元件143a之上组合第二元件143b的组合，例如可为SRAM和Flash存储器、SRAM和PRAM。此时，在第一元件143a之上经由连通件121与第二元件143b电连接。
第二组
首先，对在实施例中导入的金属镶嵌法进行说明。
近年来，作为对半导体装置的高速动作及制造成本的抑制的课题的一个理解，多层配线的微细化正在前进。同时，伴随配线的电气电阻及配线间的电容的增大，配线延迟(RC延迟)的问题表面化，使半导体装置的动作速度速率。因此，为降低配线的电阻，使用配线材料(Cu)，使配线间的电容降低，而绝缘膜使用低介电常数材料这样等的对策被广泛了解。
Cu由于反应性离子蚀刻进行的微细加工困难，故为将Cu作为配线材料使用，而进行使用金属镶嵌(Damascene)法的配线形成。
图14(a)～14(b)表示适用的金属镶嵌法的Cu配线形成工序的一例。作为现有的金属镶嵌法，已知阶段性地形成配线层和连通插塞的单金属镶嵌法、和同时形成配线层及连通插塞的双金属镶嵌法(例如专利文献3)，但在此表示后者的例子。
首先，如图14(a)所示，在含有Cu的下层配线601及下层绝缘膜602上由等离子CVD法形成Cu的扩散防止膜603，例如SiN膜，接着，形成层间绝缘膜604。也可以在层间绝缘膜604上由等离子CVD法对目前使用的SiO2进行成膜。但为进一步降低配线延迟，如上所述，优选使用低介电常数的材料。在此，低介电常数的材料为具有比SiO2的相对介电常数低，即低于4.1～4.2程度的相对介电常数的材料，列举由等离子CVD法成膜的SiOC类膜、SiOF类膜、及由涂敷法成膜的有机SOG膜、无机SOG(Spin on Glass)膜、有机聚合物膜等。
其次，形成蚀刻阻止膜605，进而形成上层绝缘膜606。蚀刻阻止膜605选择SiN膜、SiC膜、SiO2膜等、蚀刻选择比相对上层绝缘膜606高的材料。上层绝缘膜606除SiO2膜，与层间绝缘膜604相同使用低介电常数的材料。
其次，如图14(b)所示，以形成球状的第一抗蚀图案607为掩模，进行各向异性蚀刻，开设通孔607A。在除去第一抗蚀图案607之后，如图4(c)所示，以形成槽状的第二抗蚀图案608为掩模，进行各向异性蚀刻，开设上层配线用槽608A。此时，由蚀刻阻止膜605阻止向层间绝缘膜604的蚀刻前进。
如图14(d)所示，在将连通件607A及上层配线用槽608A内壁由势垒金属层609覆盖后，埋入Cu等配线金属610。势垒金属层的形成以Cu的扩散防止及与绝缘膜的粘接性提高等为目的，通常由PVD法等对高融点金属例如Ta及Ti或其氮化物等成膜。Cu由于由镀敷法等埋入连通件607A及上层配线用槽608A，同时，覆盖上层绝缘膜606而形成(未图示)，故可通过实施化学机械研磨(Chemical Mechanical Polishing；CMP)，形成连通插塞607B及上层配线608B。通过反复进行以上的工序，可形成多层配线结构。
但是，在上述的金属镶嵌法中，需要对每个层形成配线槽，且需要进行镀敷法等进行的Cu的埋入，要形成多层配线结构，而耗费时间。
但是，在多层配线结构中，为实现半导体装置的高速动作，制造成本的抑制、及装置的小型化，而在下层配线层上要求微细化，但在作为总体配线起作用的上层配线层上，为向多个局部配线稳定地供给电源，而要求最好使配线宽度宽。因此，在下层配线层和上层配线层中优选使用实现各自理想的特性的材料。
其次，对本实施方式进行说明。
图15(a)～图17(g)是表示本实施例的半导体装置700的制造工序的剖面图。
在半导体装置700中，下层配线层714由金属镶嵌法形成(图15(a))。下面，说明使用双金属镶嵌法的配线结构的制造方法。
作为衬底702，可使用硅及GaAs等半导体材料。在衬底702之上设有栅极电极704。在此，首先，在衬底702之上形成绝缘膜710。作为绝缘膜710，可由等离子CVD法等成膜具有SiO2膜、SiOC膜、无机SOG膜、MSQ、有机聚合物、或多孔膜等低的介电常数的材料。
在此未图示，但绝缘膜710含有形成通孔的下层绝缘膜、和形成配线槽的上层绝缘膜。另外，在下层绝缘膜和上层绝缘膜之间设置蚀刻阻止膜。蚀刻阻止膜例如可由SiN膜、SiC膜、SiO2膜等构成，可由等离子CVD法等形成。
然后，在绝缘膜710之上设置构图为规定形状的抗蚀膜(未图示)，阶梯性蚀刻绝缘膜710，形成配线槽及通孔。
其次，由喷溅及CVD法在通孔及配线槽内形成势垒金属膜。势垒金属膜例如可使用Ti、Ta、TiN、TaN、TiW、TaW、WN等。势垒金属膜也可以为将它们层叠了的结构。
然后，在势垒金属膜之上对配线金属膜成膜。配线金属膜例如可使用Cu，另外，也可以使用Ag及AgCu等电阻低的配线材料。配线金属膜的成膜可由喷溅法、CVD法、或镀敷法、或者它们的组合进行。在由喷溅法及镀敷法成膜配线金属时，例如可如下进行。首先，由喷溅法堆积籽晶金属膜。其次，将衬底浸渍到镀敷液内，由电解镀敷形成配线金属膜。也可以在镀敷之后，对衬底进行退火。由此，与退火之前相比，配线金属膜中的金属粒子的粒径增大，可使配线金属膜的电阻值降低。
然后，由CMP除去在配线槽外部成膜的不需要的势垒金属膜及配线金属膜。由此，形成插塞706及配线708。
其次，在配线708之上设置扩散防止膜(未图示)，扩散防止膜例如可由SiN膜或SiC膜等构成，可由等离子CVD法成膜。扩散防止膜例如也可以为SiO2/SiN、SiC/SiN、SiO2/SiCN等层叠结构。
另外，在CMP时，为防止在绝缘膜710上产生缺陷，也可以在绝缘膜710上部形成SiN、SiC或SiO2等盖膜后，进行配线金属膜的成膜。
通过顺次反复进行以上工序，层叠配线层，可形成2或2以上的多层配线结构。另外，以上说明了双金属镶嵌法进行的配线结构的制造方法，但由相同的方法对单金属镶嵌法的本发明的适用也是有效的。
在下层配线层714的最上层也可以形成表面膜712。在此，表面膜712由聚酰亚胺构成。通过设置这样的表面膜712，可保护下层配线层714的表面，且可提高半导体装置700的可靠性。另外，通过设置这样的表面膜712，也可以提高以下说明的上层配线层和下层配线层714的粘接性。
在如上那样形成下层配线层714后，在下层配线层714之上配置由导电性膜720及绝缘树脂膜722构成的带导电性膜的绝缘树脂膜723，在真空下加热绝缘树脂膜722，将其压固并粘贴到下层配线层714上(图15(b)及图16(c))。带导电性膜的绝缘树脂膜723可将B级化状态的绝缘树脂膜722上加热到大于或等于构成绝缘树脂膜722的树脂玻化温度的温度，热压固到下层配线层714上。在此，导电性膜720可由含有在与衬底的层叠方向大致垂直的方向具有长轴的晶粒的金属构成。这种金属例如可为轧制金属。轧制金属例如可使用铜箔。由于使用轧制金属作为上层配线层的配线材料，从而在由喷溅法、CVD法或镀敷法等形成配线材料时产生的气体等杂质不会进入配线内。因此，不需为除去这样的杂质而退火。由于不需要在形成上层配线层时进行用于退火处理的加热，故不会损害下层配线层714的元件特性，而可形成上层配线层。由此，可提高半导体装置的稳定性。另外，含有在与衬底的层叠方向大致垂直的方向具有长轴的晶粒的金属也可以为冲压由电解镀敷形成的金属膜的金属。
作为绝缘树脂膜722，若为由加热软化的材料，则可使用任一种材料，但可使用例如环氧树脂、BT树脂等蜜胺衍生物、液晶聚合物、PPE树脂、聚酰亚胺树脂、氟树脂、酚醛树脂、聚酰胺双马来酸酐缩亚胺等。通过使用这样的材料，可提高半导体装置700的刚性，且可提高半导体装置700的稳定性。通过使用环氧树脂、或BT树脂、PPE树脂、聚酰亚胺树脂、氟树脂、酚醛树脂、聚酰胺双马来酸酐缩亚胺等热固化性树脂作为绝缘树脂膜722，可进一步提高半导体装置700的刚性。
作为环氧树脂，列举：双酚A型树脂、双酚F型树脂、双酚S型树脂、酚醛清漆树脂、甲酚清漆型环氧树脂、三酚甲烷型环氧树脂、脂环式环氧树脂等。
作为蜜胺衍生物，示例：蜜胺、蜜胺氰尿酸酯、羟甲基化蜜胺、(异)氰尿酸、蜜白胺、蜜勒胺、蜜弄、サクシノグァミン、硫酸蜜胺、硫酸乙酰鸟粪胺、硫酸蜜白胺、硫酸脒基蜜胺、蜜胺树脂、BT树脂、氰尿酸、异氰酸、异氰尿酸衍生物、蜜胺异氰尿酸酯、苯并鸟粪胺、乙酰鸟粪胺等蜜胺衍生物、胍类化合物等。
作为液晶聚合物，列举芳香族类液晶聚酯、聚酰亚胺、聚酯酰胺、及含有它们的树脂组合物。其中，优选耐热性、加工性及吸湿性平衡优良的液晶聚酯或含有液晶聚酯的组合物。
作为液晶聚酯，例如列举：(1)使芳香族二羧酸和芳香族二元醇和芳香族羟基羧酸反应得到的物质，(2)使不同种类的芳香族羟基羧酸的组合反应得到的物质，(3)使芳香族二羧酸和芳香族二醇反应得到的物质，(4)在聚对苯二甲酸乙二醇酯等聚酯中使芳香族羟基羧酸反应得到的物质等。另外，代替这些芳香族二羧酸、芳香族二醇及芳香族羟基羧酸，也可以使用它们的酯衍生物。另外，这些芳香族二羧酸、芳香族二醇及芳香族羟基羧酸也可以使用芳香族部分由卤原子、烷基、芳基等取代的物质。
作为液晶聚酯的重复结构单元，可示例，来自芳香族二羧酸的重复结构单元(下记式(i))、来自芳香族二醇的重复结构单元(下记式(ii))、来自芳香族羟基羧酸的重复结构单元(下记式(iii))。
(i)-CO-A1-CO-
(其中，A1表示含有芳香环的2价的结合基)
(ii)-O-A2-O-
(其中，A2表示含有芳香环的2价的结合基)
(iii)-CO-A3-O-
(其中，A3表示含有芳香环的2价的结合基)
另外，为使绝缘树脂膜722的热膨胀系数接近构成衬底702及下层配线层714的绝缘膜710、配线708、插塞706等热膨胀系数，而在绝缘树脂膜722中可含有填充物或纤维等充填材料。填充物例如可使用粒子状或纤维状的SiO2、SiN、AlN及Al2O3等。由此，可适宜选择各种材料作为绝缘树脂膜722。绝缘树脂膜722中的充填材料的含量根据材料而适当选择，优选为使绝缘树脂722的热膨胀系数理想的范围的量，且为不阻碍绝缘树脂膜和下层配线层714的最上层的粘接性的程度的量。由此，在加热绝缘树脂膜722，将其粘贴到下层配线层714上后，在将绝缘树脂膜722冷却到例如室温时，可降低绝缘树脂膜722的翘曲，且可防止绝缘树脂膜722从下层配线层714剥离。在绝缘树脂膜722中含有纤维的情况下，由于使绝缘树脂膜722的流动性提高，故可提高绝缘树脂膜722和下层配线层714的粘接性，且也可以降低上述的绝缘树脂膜722的翘曲。从这样的观点出发，优选使用芳族聚酰胺无纺布作为构成绝缘树脂膜122的材料。由此，可使加工性良好。
作为芳族聚酸胺纤维，可使用对位芳酰胺(パラァラミド繊維)纤维或间位芳酰胺纤维(メタァラミド繊維)。对位芳酰胺例如可使用聚(对亚苯基对苯二甲酰胺)(PPD-T)，间位芳酰胺纤维例如可使用聚(间亚苯基对苯二甲酰胺)(MPD-I)。
作为带导电性膜的绝缘树脂膜723，可使用在薄膜状绝缘树脂膜722之上粘接导电性膜720的物质。另外，带导电性膜的绝缘树脂膜723也可以通过在导电性膜720上将构成绝缘树脂膜722的树脂组成物涂敷干燥而形成，在本实施例中，树脂组成物在与本发明的目的相反的范围内，可含有固化剂、固化促进剂、其它成分。带导电性膜的绝缘树脂膜723在使绝缘树脂膜722B级化的状态下配置在下层配线层714之上。这样，可提高绝缘树脂膜722和下层配线层714的粘接性。之后，根据构成绝缘树脂膜722的树脂种类，加热绝缘树脂膜722，在真空下或减压下，将带导电性膜的绝缘树脂膜723粘接到下层配线层714上。另外，在其它例中，将薄膜状绝缘树脂膜722以B级化状态配置在下层配线层714之上，进而在其上配置导电性膜720，将绝缘树脂膜722热压固到下层配线层714上，此时，也可以通过将导电性膜720热压固在绝缘树脂膜722上，在下层配线层714之上形成带导电性膜的绝缘树脂膜723。在使用铜箔作为导电性膜720时，带导电性膜的绝缘树脂膜723和下层配线层714的对位可使用X线进行。
然后，以光致抗蚀剂为掩模，将导电性膜720蚀刻为规定形状，形成配线层。例如，在从抗蚀剂露出的位置，喷雾化学蚀刻液，将不需要的导电性膜蚀刻除去，可形成配线图案。抗蚀剂可使用可在通常的印刷线路板上使用的抗蚀剂材料，对抗蚀油墨进行丝网印刷，将抗蚀剂用感光性干膜层叠在铜箔之上，并在其上以配线导体形状重叠透过光的光刻掩模，进行紫外线曝光，将未曝光的位置由显影液除去而形成。在使用铜箔作为导电性膜720时，化学蚀刻液可使用氯化铜和盐酸的溶液、氯化铁溶液、硫酸和过氧化氢的溶液、过硫酸铵溶液等在通常的印刷线路板上使用的化学蚀刻液。
然后，在带导电性膜的绝缘树脂膜723的规定位置由蚀刻等形成贯通孔，由导电性材料埋入该贯通孔，形成导电性插塞724。导电性插塞724可以由无电解镀敷形成，还可以由电解镀敷法形成(图16(d))。
然后，反复进行同样的工序，再将带导电性膜的绝缘树脂膜723粘贴到半导体装置700上，形成导电性插塞724，形成由多层构成的上层配线层(图17(e)及图17(f))。然后，在上层配线层726上面形成作为保护层的绝缘膜727，在导电性插塞724上面形成焊锡球729(图17(g))。
在此，上层配线层726的配线宽度例如为10μm～20μm，比下层配线层714的配线宽度(例如0.13μm)宽。因此，即使不使用金属镶嵌法的微细加工用技术，也可以通过将导电性膜720形成规定形状，而可进行配线。根据这种方法，可使上层配线层726的制造工序简化，且可大幅缩短半导体装置700的制造时间。
图18及图19是表示与图15(a)～图17(g)所示的半导体装置700的制造工序不同的其它例的剖面图。
在此，如图18所示，在将上层配线层726粘贴到下层配线层714之上以前，形成上层配线层726的配线结构。这样，通过将形成配线结构的上层配线层726热压固到下层配线层714之上，可制造图19所示的半导体装置700。
由此，由于可使上层配线层726的配线结构与下层配线层714独立分开形成，故上层配线层726的配线结构形成时使用的试剂等的选择范围加大。由此，即使为构成上层配线层726的材料，也可以从范围宽的材料中适宜选择作为上层配线层726的特性优选的物质。这样，在预先形成上层配线层726的配线结构后，在热压固到下层配线层714之上时，考虑热压固时产生的热收缩，优选形成上层配线层726的配线结构。
图20是表示图16(c)～图17(g)所示的半导体装置700的其它例的图。这样，下层配线层714的配线708和导电性膜720的电接触也可以经由引线730得到。此时，引线730由密封材料732覆盖。
(实施例)
与参照图15(a)、图15(b)说明的相同，由双金属镶嵌法形成下层配线层，在下层配线层的最上层形成聚酰亚胺膜。然后，将含有在单侧粘贴有轧制铜箔的芳香族聚酰胺纤维的环氧树脂薄膜(B级化的状态)配置在下层配线层之上，在真空下加热到185℃，将环氧树脂薄膜热压固到下层配线层的聚酰亚胺膜上。
这样得到的半导体装置700的OM照片示于图21。
图中(A)表示轧制铜箔。(B)表示环氧树脂。(B)的部分表示芳香族聚酰胺纤维。(C)表示下层配线层。如图21所示，环氧树脂薄膜被良好地粘贴在下层配线层的聚酰亚胺膜。另外，粘贴在芳香族聚酰胺纤维上的轧制铜箔为进行轧制，确认晶粒具有横向延伸的线状。
以上基于实施例及实施例说明了本发明。不过是示例了该实施例及实施例，可实施各种变形例，另外这样的变形例也属于本发明的范围，对于本领域技术人员来说是可以理解的。
另外，在以上实施例中，对使用Cu作为下层配线层714的配线材料的金属镶嵌法进行了说明，但也可以使用Al作为下层配线层714的配线材料。此时，下层配线层714的配线708不由金属镶嵌法，而由干式蚀刻形成。在该情况下，通过使用带导电性膜的绝缘树脂膜723形成上层配线层726，例如也可以使上层配线层726的配线材料为Cu。这样，上层配线层726可使用电子迁移耐性高的Cu，且可提高配线的可靠性。
另外，在上述实施例中，与下层配线层714及上层配线层726一起表示了含有多层的方式，但下层配线层714及上层配线层716也可以分别为单层。另外，下层配线层714也可以为逻辑电路、存储器、或将它们混合的任一个。
第三组
首先，对作为本实施例基础的显示装置进行说明。
近年来，作为取代CRT的显示装置，液晶(LCD)、有机EL(OLED：Organic Light Emitting Diode：有机发光二极管)、等离子显示器(PDP)等的发展正在前进。
例如，专利文献4中记载有具有场致发光元件或LED元件这样的发光元件的显示装置。在此，在作为基材的透明衬底的外周部分设有输出图像信号的数据侧驱动电路、输出扫描信号的扫描侧驱动电路、及检查电路。另外，在透明衬底上，在数据侧驱动电路的外周区域形成有用于输入图像信号及各种电位、脉冲信号的作为端子组的实际安装用焊盘。
目前，设于基材外周部分的电路及焊盘分别并排设于基材之上，存在显示装置大型化的问题。
其次，对本实施例进行说明。
(第一实施例)
图22(a)、图22(b)是表示本发明第一实施例的显示装置的结构的图。
图22(a)表示显示装置900的上面图，图22(b)表示图22(a)的A-A’剖面图。
显示装置900含有显示区域962及驱动电路区域964，其中，该显示区域含有多个光学元件(未图示)，显示由光学元件形成的图像，该驱动电路区域设于显示区域外周部，形成驱动光学元件的驱动电路。光学元件可为液晶(LCD)、有机EL(OLED：Organic Light Emitting Diode)、等离子显示器(PDP)等各种显示器用的光学元件。下面，以光学元件为有机EL的情况为例进行说明。
显示装置900含有玻璃衬底960、设于其上的多个电路元件942、压固在玻璃衬底960及电路元件942上的绝缘树脂膜922、设于绝缘树脂膜上的导电性膜920。玻璃衬底960使用石英玻璃及无碱玻璃等。多个电路元件942、绝缘树脂膜922、及导电性膜920设于驱动电路区域964上。电路元件942包括例如晶体管、二极管、IC芯片等半导体元件，或例如片状电容、片状电阻等无源元件。
在此未图示，但在显示区域962上，在玻璃衬底960之上矩阵状地配置多个光学元件。在本实施例中，光学元件为有机EL。
图23是表示含有光学元件的各像素结构的电路图。像素820具有像素电路824及光学元件822。光学元件822具有相互对向设置的一对阳极及阴极、和配置于其间的发光元件层。发光元件层具有在阳极之上顺次层叠形成空穴输送层、发光层及电子输送层的结构。
像素电路824具有驱动作为薄膜晶体管(Thin Film Transistor：下面简单地称作晶体管)的开关用晶体管880及光学元件822的驱动用晶体管882及电容C。在此仅表示一开关晶体管，但也可以设置多个开关用晶体管。由此，可提高晶体管的保持特性，且可降低泄漏电流。
在开关用晶体管880上，栅极电极与第一扫描线SL1连接，漏极电极(或源极电极)与第一信号线DL1连接，源极电极(或漏极电极)与驱动用晶体管882的栅极电极及电容C的一个电极连接。电容C的另一个电极与驱动用晶体管882的源极电极连接。
在驱动用晶体管882中，源极电极与光学元件822的阳极连接，漏极电极与电源线826连接，实际上施加使光学元件822发光的电压Vdd。光学元件822的阳极与驱动用晶体管882的源极电极连接，阴极接地。
返回图22(a)、图22(c)，在驱动电路区域964上设置驱动多个光学元件的信号线的信号线驱动电路、驱动扫描线的扫描线驱动电路、分别向信号线驱动电路及扫描线驱动电路供给控制它们的信号的控制电路。由上述的导电性膜920及电路元件942构成这些电路。
图24(a)～图24(o)是表示图22(a)、图22(b)所示的驱动电路964的驱动电路的制造工序的工序剖面图。
首先，如图24(a)所示，在玻璃衬底960之上固定多个电路元件942。然后，如图24(b)所示，将由导电性膜920及绝缘树脂膜922构成的带导电性膜的绝缘树脂膜923配置到玻璃衬底960之上，将带导电性膜的绝缘树脂膜923按压到玻璃衬底960上，并向绝缘树脂膜922内压入电路元件942。此时，带导电性膜的绝缘树脂膜923如图22(a)所示，使显示区域962之上为开通的形状，配置到玻璃衬底960之上。在玻璃衬底960之上的四边设有驱动电路区域964，但驱动电路区域964也可以为仅设置在玻璃衬底960之上的纵横两边的结构。
然后，在真空下或减压下将绝缘树脂膜922加热并压固到玻璃衬底960上。由此，如图24(c)所示，将电路元件942埋入绝缘树脂膜922内，并将电路元件942压固到绝缘树脂膜922内。此时，绝缘树脂膜922也可以压固在玻璃衬底960上。由此，可使绝缘树脂膜922和电路元件942的粘接性良好。
导电性膜920可为含有在衬底的面内方向(横向)具有长轴的晶粒的金属，例如轧制金属。轧制金属例如可使用铜箔。通过使用轧制金属作为导电性膜920，由喷溅法、CVD法或镀敷法等形成配线材料时产生的气体等杂质不会进入驱动电路内。因此，不需要为除去这样的杂质而进行退火处理的工序。由于不需要进行用于这样的退火处理的加热，故可不损害电路元件942的特性而形成驱动电路。由此，能够提高显示装置的稳定性。另外，含有在衬底的面内方向具有长轴的晶粒的金属也可以为冲压由电解镀敷形成的金属膜的金属。作为绝缘树脂膜922，若为由加热而软化的材料，则也可以使用任何物质，但例如可使用环氧树脂、BT树脂等蜜胺衍生物、液晶聚合物、PPE树脂、聚酰亚胺树脂、氟树脂、酚醛树脂、聚酰胺双马来酸酐缩亚胺等。通过使用这样的材料，可使显示装置的刚性提高，且可使显示装置的稳定性提高。通过使用环氧树脂、或BT树脂、PPE树脂、聚酰亚胺树脂、氟树脂、酚醛树脂、聚酰胺双马来酸酐缩亚胺等热固化性树脂作为绝缘树脂膜922，可进一步提高半导体模块的刚性。
作为环氧树脂，列举：双酚A型树脂、双酚F型树脂、双酚S型树脂、酚醛清漆树脂、甲酚清漆型环氧树脂、三酚甲烷型环氧树脂、脂环式环氧树脂等。
作为蜜胺衍生物，示例：蜜胺、蜜胺氰尿酸酯、羟甲基化蜜胺、(异)氰尿酸、蜜白胺、蜜勒胺、蜜弄、サクシノゲァミン、硫酸蜜胺、硫酸乙酰鸟粪胺、硫酸蜜白胺、硫酸脒基蜜胺、蜜胺树脂、BT树脂、氰尿酸、异氰酸、异氰尿酸衍生物、蜜胺异氰尿酸酯、苯并鸟粪胺、乙酰鸟粪胺等蜜胺衍生物、胍类化合物等。
作为液晶聚合物，列举芳香族类液晶聚酯、聚酰亚胺、聚酯酰胺、及含有它们的树脂组合物。其中，优选耐热性、加工性及吸湿性平衡优良的液晶聚酯或含有液晶聚酯的组合物。
作为液晶聚酯，例如列举：(1)使芳香族二羧酸和芳香族二元醇和芳香族羟基羧酸反应得到的物质，(2)使不同种类的芳香族羟基羧酸的组合反应得到的物质，(3)使芳香族二羧酸和芳香族二醇反应得到的物质，(4)在聚对苯二甲酸乙二醇酯等聚酯中使芳香族羟基羧酸反应得到的物质等。另外，代替这些芳香族二羧酸、芳香族二醇及芳香族羟基羧酸，也可以使用它们的酯衍生物。另外，这些芳香族二羧酸、芳香族二醇及芳香族羟基羧酸也可以使用芳香族部分由卤原子、烷基、芳基等取代的物质。
作为液晶聚酯的重复结构单元，可示例，来自芳香族二羧酸的重复结构单元(下记式(i))、来自芳香族二醇的重复结构单元(下记式(ii))、来自芳香族羟基羧酸的重复结构单元(下记式(iii))。
(i)-CO-A1-CO-
(其中，A1表示含有芳香环的2价的结合基)
(ii)-O-A2-O-
(其中，A2表示含有芳香环的2价的结合基)
(iii)-CO-A3-O-
(其中，A3表示含有芳香环的2价的结合基)
另外，在绝缘树脂膜922中可含有填充物或纤维等充填材料。填充物例如可使用粒子状或纤维状的SiO2、SiN、AlN及Al2O3等。由于在绝缘树脂膜922中含有填充物及纤维，从而在加热绝缘树脂膜922，热压固电路元件942后，在将绝缘树脂膜922例如冷却到室温时，可降低绝缘树脂膜922的翘曲。由此，可提高电路元件942及玻璃衬底960和绝缘树脂膜922的粘接性。另外，在绝缘树脂膜922中含有纤维的情况下，由于可提高绝缘树脂膜922的流动性，故可提高绝缘树脂膜922和半电路元件942及玻璃衬底960的粘接性。从这样的观点出发，优选使用芳族聚酰胺无纺布作为构成绝缘树脂膜122的材料。由此，可使加工性良好。
作为芳族聚酸胺纤维，可使用对位芳酰胺(パラァラミド繊維)纤维或间位芳酰胺纤维(メタァラミド繊維)。对位芳酰胺例如可使用聚(对亚苯基对苯二甲酰胺)(PPD-T)，间位芳酰胺纤维例如可使用聚(间亚苯基对苯二甲酰胺)(MPD-I)。
构成绝缘树脂膜922的材料中的充填材料的含量可根据材料适宜设定，但例如使其为小于或等于50重量％。由此，可良好地确保绝缘树脂膜922和电路元件942及玻璃衬底960的粘接性。
作为带导电性膜的绝缘树脂膜923，可使用在薄膜状绝缘树脂膜922之上粘接导电性膜920的物质。另外，带导电性膜的绝缘树脂膜923也可以通过在导电性膜920之上将构成绝缘树脂膜922的树脂组成物涂敷干燥形成，在本实施例中，树脂组成物在与本发明的目的相反的范围内，可含有固化剂、固化促进剂、其它成分。带导电性膜的绝缘树脂膜923在使绝缘树脂膜922进行了B级化的状态下配置在玻璃衬底960之上。这样，可提高绝缘树脂膜922和电路元件942及玻璃衬底960的粘接性。之后，根据构成绝缘树脂膜922的树脂种类，加热绝缘树脂膜922，在真空下或减压下，将带导电性膜的绝缘树脂膜923和电路元件942及玻璃衬底960压固。另外，在其它例中，将薄膜状绝缘树脂膜922以B级化状态配置在玻璃衬底960之上，进而在其上配置导电性膜920，将绝缘树脂膜922与电路元件942热压固，此时，也可以通过将导电性膜920热压固在绝缘树脂膜922上，形成带导电性膜的绝缘树脂膜923。
之后，在树脂膜922上形成贯通孔，在贯通孔内由导电性材料埋入，形成连通件921。贯通孔例如可由二氧化碳激光等形成。连通件921可以由无电解镀敷形成，还可以由电解镀敷法形成。此时，通过在显示区域962上设置例如PET薄膜等罩，可防止在显示区域962上粘接导电性材料。
然后，对导电性膜920进行构图，将多个电路元件942电连接。构图例如可由以光致抗蚀剂为掩模的蚀刻进行。在从抗蚀剂露出的位置喷射化学蚀刻液，将不需要的导电性膜除去，可形成配线图案。抗蚀剂可使用可在通常的印刷线路板上使用的抗蚀剂材料，对抗蚀油墨进行丝网印刷，将抗蚀剂用感光性干膜层叠在导电性膜920之上，并在其上以配线导体形状重叠透过光的光刻掩模，进行紫外线曝光，将未曝光的位置由显影液除去而形成。在使用铜箔作为导电性膜920时，化学蚀刻液可使用氯化铜和盐酸的溶液、氯化铁溶液、硫酸和过氧化氢的溶液、过硫酸铵溶液等在通常的印刷线路板上使用的化学蚀刻液。由此，如图24(d)所示，可形成形成有配线图案的驱动电路。这样，通过对导电性膜920进行构图，可形成微细的配线图案，且可形成复杂的驱动电路。然后，如图24(e)所示，形成作为保护膜的绝缘膜930及焊锡球932。
在本实施例中，由于将绝缘树脂膜922固定在电路元件942及玻璃衬底960上，故即使不使用框架等，也可以将电路元件942牢固地固定到驱动电路区域964上。由此，可使显示装置的结构简单。另外，由于不需要框架等，故可使显示装置小型化。
如后述，这样形成的显示装置在带导电性膜的绝缘树脂膜923的导电性膜920之上层叠其它带导电性膜的绝缘树脂膜923，形成配线层，将多个电路元件942之间电连接，可构成驱动电路。
另外，带导电性膜的绝缘树脂膜923也可以为图25(a)～图25(c)所示的结构。如图25(a)～图25(c)所示，带导电性膜的绝缘树脂膜923的绝缘树脂膜922可由第一绝缘树脂膜922a及第二绝缘树脂膜922b构成。在此，在第一绝缘树脂膜922a之上形成第二绝缘树脂膜922b，并在第二绝缘树脂膜922b之上形成导电性膜920。
第二绝缘树脂膜922b在将电路元件942埋入绝缘树脂膜922内，进行热压固时，由刚性比构成电压绝缘膜922a的材料高的材料构成。由此，在热压固时，可在将电路元件942埋入第一绝缘树脂膜922a内的同时，确保绝缘树脂膜922的形状刚直。
下面，参照图25(a)～图25(c)进行说明。
首先，如图25(a)及图25(b)所示，在玻璃衬底960之上固定多个电路元件942的状态下，将带导电性膜的绝缘树脂膜923配置到玻璃衬底960上，将电路元件942压入绝缘树脂膜922内。然后，在真空下或减压下将绝缘树脂膜922加热，粘贴到玻璃衬底960上。由此，得到图25(c)所示的结构的显示装置。
构成第一绝缘树脂膜922a及第二绝缘树脂膜922b的材料可从上述的例如环氧树脂、BT树脂等蜜胺衍生物、液晶聚合物、PPE树脂、聚酰亚胺树脂、氟树脂、酚醛树脂、聚酰胺双马来酸酐缩亚胺等中适当选择使用。
在此，例如第一绝缘树脂膜922a由比构成第二绝缘树脂膜922b的材料容易软化的材料构成。由此，由于在进行热压固时，第一绝缘树脂膜922a比第二绝缘树脂膜922b容易变形，故可将电路元件942顺畅地压入第一绝缘树脂膜922a内，同时，使第二绝缘树脂膜922b确保刚直性，可防止绝缘树脂膜922整体变形。另外，即使在多个电路元件942上产生阶梯的情况下，第二绝缘树脂膜922b也可以作为阻止绝缘树脂膜922进入向电路元件942内的停止层起作用，因此，也可以使绝缘树脂膜922的膜厚保持均匀。由此，可提高显示装置的尺寸精度。另外，也可以提高显示装置的刚性。
另外，例如第一绝缘树脂膜922a也可以由玻化温度比构成第二绝缘树脂膜922b的材料低的材料构成。另外，在其它例子中，第一绝缘树脂膜922a也可以由与电路元件942的粘接性比构成第二绝缘树脂膜922b的材料高的材料构成。这样，也可以得到与上述相同的效果。
另外，在第一绝缘树脂膜922a及第二绝缘树脂膜922b中，可含有填充物及纤维等填充物。此时，第一绝缘树脂膜922a内的充填材料的含量比第二绝缘树脂膜922b内的填充物的含量少。另外，也可以为仅在第二绝缘树脂膜922b内含有充填材料，在第一绝缘树脂膜922a内不含充填材料的结构。这样，可提高第一绝缘树脂膜922a的柔软性，容易地进行电路元件942的埋入，同时，可由第二绝缘树脂膜922b降低绝缘树脂膜922的翘曲。
如上，通过由分别根据目的优选的材料构成第一绝缘树脂膜922a及第二绝缘树脂膜922b，可良好地进行电路元件942向绝缘树脂膜922的埋入，同时，可提高显示装置的刚性，且可提高成型性。
图26是表示由上述工序层叠将电路元件942埋入并密封到带导电性膜的绝缘树脂膜923的绝缘树脂膜922内的结构体的显示装置的结构的剖面图。
图26中，显示装置通过在结构体上由热压固粘贴带导电性膜的绝缘树脂膜(图26中未图示)，进而在其上层叠其它结构体构成。在导电性膜920上形成配线图案。上层结构体的导电性膜920和其下层的带导电性膜的绝缘树脂膜的导电性膜920可常温接合或经由焊锡进行电连接。另外，在绝缘树脂膜922上例如由二氧化碳激光等形成贯通孔，在贯通孔内埋入导电性材料，形成连通件921。由此，得到层间的电连接。另外，贯通孔的形成除二氧化碳激光之外，也可以使用机械加工、采用试剂的化学蚀刻加工、使用等离子的干式蚀刻法等。通过使用这样的结构，可构成例如在设于显示区域962外周的信号线驱动电路及扫描线驱动电路上设置驱动它们的控制电路的结构。根据这样的结构，可使显示装置小型化。
(第二实施例)
图27是表示本实施例的显示装置的结构的剖面图。
在本实施例中，在玻璃衬底960之上压固带导电性膜的绝缘树脂膜923，在其上配置多个电路元件942，在以上方面，与第一实施例不同。在本实施例中，与第一实施例相同的构成要素使用相同的符号，适宜省略说明。
这样，由于在玻璃衬底960之上设置与玻璃衬底960连接的绝缘树脂膜922，并在其上形成导电性膜920，故构成导电性膜920的金属不会与玻璃衬底960直接相连。因此，即使由铜构成绝缘树脂膜922，也可以防止铜在玻璃衬底960上扩散。由此，可使用电阻低的铜作为配线材料，且可使显示装置的电气特性优良。另外，在本实施例中，也与第一实施例相同，可使显示装置的结构简化。另外，可使显示装置小型轻量化。
以上基于实施例及实施例说明了本发明。不过是示例了该实施例及实施例，可实施各种变形例，另外这样的变形例也属于本发明的范围，对于本领域技术人员来说是可以理解的。
在以上实施例中，表示了将光学元件和驱动电路设置在同一玻璃衬底960上的形态，但也可以将光学元件和驱动电路设置在不同的衬底上。
另外，在以上实施例中，对在形成有光学元件的玻璃衬底960上形成带导电性膜的绝缘树脂膜923后，形成配线图案的例子进行了说明，但也可以在粘贴到玻璃衬底960上之前，形成配线图案，然后粘贴到玻璃衬底960上。如本实施例所说明，通过使用绝缘树脂膜922和导电性膜920的结构，也可以为这样的制造顺序。此时，可在对形成有配线图案的结构体的电气特性进行评价后，将其粘贴到玻璃衬底960上。由此，在配线图案上存在缺陷的情况下，可在粘贴到玻璃衬底960上之前检测到该缺陷，可提高显示装置的成品率。
产业上的可利用性
如上，本发明可在含有电路元件的半导体模块及半导体装置、含有电路元件的半导体模块及半导体装置的制造方法、含有光学元件和显示装置等中加以利用。

Claims (37)

1、一种半导体模块，其特征在于，具有绝缘树脂膜和埋入上述绝缘树脂膜的多个电路元件，上述多个电路元件紧固于上述绝缘树脂膜。
2、如权利要求1所述的半导体模块，其特征在于，还具有设于上述绝缘树脂膜中埋入上述多个电路元件的面的相反面上的导电性膜。
3、一种半导体模块，其特征在于，具有绝缘树脂膜、埋入上述绝缘树脂膜的多个电路元件和设于上述绝缘树脂膜之上的导电性膜，上述多个电路元件在上述绝缘树脂膜中设有上述导电性膜的面的相反面露出。
4、如权利要求1～3中任一项所述的半导体模块，其特征在于，上述绝缘树脂膜含有小于或等于50重量％的充填材料。
5、一种半导体模块，其特征在于，包括含有小于或等于50重量％的充填材料的绝缘树脂膜、埋入上述绝缘树脂膜的多个电路元件和设于上述绝缘树脂膜之上的导电性膜。
6、如权利要求4或5所述的半导体模块，其特征在于，在上述绝缘树脂膜中设有上述导电性膜的面的上述充填材料的含量比上述设有上述导电性膜的面的相反面的上述充填材料的含量高。
7、一种半导体模块，其特征在于，包括具有充填材料的绝缘树脂膜、埋入上述绝缘树脂膜的多个电路元件和设于上述绝缘树脂膜之上的导电性膜，上述绝缘树脂膜含有第一绝缘树脂膜和与上述导电性膜相接设置的第二绝缘树脂膜，该第二绝缘树脂膜由上述充填材料的含量比构成上述第一绝缘树脂膜的材料高的材料构成，上述多个电路元件埋入上述第一绝缘树脂膜内。
8、如权利要求2～7中任一项所述的半导体模块，其特征在于，上述导电性膜由含有在与上述衬底的层叠方向大致垂直的方向上具有长轴的晶粒的金属构成。
9、一种半导体模块的制造方法，其特征在于，具有：在固定电路元件的状态下，配置绝缘树脂膜及导电性膜的层叠体，将上述电路元件埋入上述绝缘树脂膜内的工序；通过压固将上述电路元件固定到上述绝缘树脂膜内的工序。
10、如权利要求9所述的半导体模块的制造方法，其特征在于，在将上述电路元件埋入上述绝缘树脂膜内的工序中，将设于基材之上的电路元件埋入上述绝缘树脂膜内。
11、如权利要求10所述的半导体模块的制造方法，其特征在于，在将上述电路元件固定到上述绝缘树脂膜内的工序之后，还包括将上述基材从上述电路元件取下，使上述电路元件露出的工序。
12、如权利要求10或11所述的半导体模块的制造方法，其特征在于，在上述基材之上设置多个电路元件，上述基材可伸缩，将上述电路元件埋入上述绝缘树脂膜内的工序中，使上述基材伸缩，在将上述多个电路元件间的间隔加宽的状态下，将上述多个电路元件埋入上述绝缘树脂膜内。
13、一种半导体模块，其特征在于，具有配线、设于上述配线之上的绝缘树脂膜、设于上述绝缘树脂膜之上的电路元件和设于上述绝缘树脂膜之上并固定上述电路元件的固定部件，上述电路元件紧固于上述绝缘树脂膜。
14、如权利要求13所述的半导体模块，其特征在于，包括多个上述电路元件，上述多个电路元件埋入上述固定部件，由上述多个电路元件和上述固定部件构成，形成大致平坦的面。
15、如权利要求13或14所述的半导体模块，其特征在于，上述固定部件由绝缘树脂材料构成。
16、如权利要求15所述的半导体模块，其特征在于，上述多个电路元件压固于上述固定部件。
17、一种半导体模块的制造方法，该半导体模块含有配线、设于上述配线之上的绝缘层和搭载于上述绝缘层之上的电路元件，其特征在于，上述半导体模块的制造方法具有：将上述电路元件固定于固定部件的工序；在上述电路元件之上配置绝缘树脂膜，将上述绝缘树脂膜压固于上述电路元件，形成上述绝缘层的工序；在上述绝缘树脂膜之上形成上述配线的工序。
18、如权利要求17所述的半导体模块的制造方法，其特征在于，固定上述电路元件的工序包括将多个电路元件固定到上述固定部件表面，使该多个电路元件的各自的一面位于大致相同的平面上的工序，在形成上述绝缘层的工序中，将上述绝缘树脂膜压固于上述多个电路元件的各自的上述表面，形成上述绝缘层。
19、如权利要求18所述的半导体模块的制造方法，其特征在于，将上述多个电路元件固定于上述固定部件表面的工序包括将上述多个电路元件埋入上述固定部件，使由上述多个电路元件和上述固定部件形成大致平坦的面的工序。
20、如权利要求18或19所述的半导体模块的制造方法，其特征在于，将上述多个电路元件固定于上述固定部件表面的工序还包括：在将上述多个电路元件固定到实际上平坦的基材之上的状态下，将上述多个电路元件埋入第二绝缘树脂膜内，将上述多个电路元件固定到上述第二绝缘树脂膜内的工序；将上述基材从上述多个电路元件取下，使上述多个电路元件露出的工序。
21、如权利要求20所述的半导体模块的制造方法，其特征在于，将上述多个电路元件固定到上述第二绝缘树脂膜内的工序包括通过压固而将上述多个电路元件固定到上述第二绝缘树脂膜内的工序。
22、如权利要求17～21中任一项所述的半导体模块的制造方法，其特征在于，上述半导体模块还包括覆盖上述电路元件而形成的密封层，上述固定部件由绝缘树脂材料构成，固定上述电路元件的工序包括由上述固定部件将上述电路元件密封而使该电路元件的一部分露出，形成上述密封层的工序，在形成上述绝缘层的工序中，在上述密封层之上配置绝缘树脂膜，将上述绝缘树脂膜压固在上述电路元件的露出的上述一部分而形成上述绝缘层。
23、如权利要求17～22中任一项所述的半导体模块的制造方法，其特征在于，在形成上述绝缘层的工序中，将在一面形成有导电性膜的绝缘树脂膜配置在上述电路元件之上，在形成上述配线的工序中，对上述导电性膜进行构图，形成上述配线。
24、一种半导体装置，其特征在于，具有：衬底，其设有电路元件；下层配线层，其设于上述衬底之上，具有与上述电路元件连接的下层配线；上层配线层，其具有紧固于上述下层配线层的绝缘树脂膜和设于该绝缘树脂膜的上层配线。
25、一种半导体装置，其特征在于，具有：衬底，其设有电路元件；下层配线层，其设于上述衬底之上，含有与上述电路元件连接的下层配线；上层配线层，其具有形成于上述下层配线层之上并含有充填材料的绝缘树脂膜和设于该绝缘树脂膜的上层配线。
26、如权利要求24或25所述的半导体装置，其特征在于，上述上层配线层的上述绝缘树脂膜含有环氧树脂、BT树脂、液晶聚合物、PPE树脂、聚酰亚胺树脂、氟树脂、酚醛树脂、或聚酰胺双马来酸酐缩亚胺。
27、一种半导体装置，其特征在于，具有：衬底，其设有电路元件；下层配线层，其设于上述衬底之上，具有与上述电路元件连接的下层配线；上层配线层，其包括形成于上述下层配线层之上并含有环氧树脂、BT树脂、液晶聚合物、PPE树脂、聚酰亚胺树脂、氟树脂、酚醛树脂、聚酰胺双马来酸酐缩亚胺的绝缘树脂膜和设于该绝缘树脂膜的上层配线。
28、如权利要求24～27中任一项所述的半导体装置，其特征在于，上述下层配线层含有由与构成上述上层配线层中含有的上述绝缘树脂膜的材料不同的材料构成的绝缘膜。
29、如权利要求24～28中任一项所述的半导体装置，其特征在于，上述上层配线是由含有在与上述衬底的层叠方向大致垂直的方向上具有长轴的晶粒的金属构成的配线。
30、一种半导体装置，其特征在于，具有：衬底，其设有电路元件；下层配线层，其设于上述衬底之上，含有与上述电路元件连接的下层配线；上层配线层，其设于上述下层配线层之上，含有由含有在与上述衬底的层叠方向大致垂直的方向上具有长轴的晶粒的金属构成的配线。
31、如权利要求24～30中任一项所述的半导体装置，其特征在于，上述下层配线层具有金属镶嵌结构。
32、一种半导体装置的制造方法，该半导体装置在设有电路元件的衬底之上形成多层配线结构，其特征在于，该半导体装置的制造方法含有：在上述衬底之上形成含有与上述电路元件连接的下层配线的下层配线层的工序；在上述下层配线层之上配置绝缘树脂膜及导电性膜的层叠体，将上述绝缘树脂膜紧固于上述下层配线层，形成上层配线层的工序。
33、如权利要求32所述的半导体装置的制造方法，其特征在于，形成上述下层配线层的工序包括：在上述衬底之上形成绝缘膜的工序；选择除去上述绝缘膜，在上述绝缘膜上形成凹部的工序；在上述绝缘膜之上形成金属膜，埋入上述凹部内部的工序；将形成于上述凹部外部的上述金属膜除去的工序。
34、一种显示装置，其特征在于，具有：衬底，其具有显示区域和配置电路元件的驱动电路区域；绝缘树脂膜，其在上述衬底的上述驱动电路区域覆盖上述电路元件而设置，紧固于在上述电路元件及上述衬底；导电性膜，其设于上述绝缘树脂膜之上。
35、一种显示装置，其特征在于，具有：衬底，其具有显示区域和驱动电路区域；层叠结构，其将在上述衬底的上述驱动电路区域紧固于上述衬底的绝缘树脂膜和在该绝缘树脂膜之上形成的导电性膜层叠而成。
36、如权利要求35所述的显示装置，其特征在于，还含有配置于上述导电性膜之上的电路元件。
37、如权利要求34～36中任一项所述的显示装置，其特征在于，上述导电性膜由含有在上述衬底的面内方向具有长轴的晶粒的金属构成。
CNB200480030531XA 2003-09-09 2004-09-08 含有电路元件和绝缘膜的半导体模块及其制造方法以及其应用 Expired - Fee Related CN100524734C (zh)

Applications Claiming Priority (9)

Application Number Priority Date Filing Date Title
JP316837/2003 2003-09-09
JP2003316815 2003-09-09
JP316815/2003 2003-09-09
JP2003316837 2003-09-09
JP324991/2003 2003-09-17
JP2003324991 2003-09-17
JP338628/2003 2003-09-29
JP2003338628 2003-09-29
PCT/JP2004/013038 WO2005027223A1 (ja) 2003-09-09 2004-09-08 回路素子と絶縁膜を含む半導体モジュールとその製造方法およびその応用

Publications (2)

Publication Number Publication Date
CN1868062A true CN1868062A (zh) 2006-11-22
CN100524734C CN100524734C (zh) 2009-08-05

Family

ID=34317593

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB200480030531XA Expired - Fee Related CN100524734C (zh) 2003-09-09 2004-09-08 含有电路元件和绝缘膜的半导体模块及其制造方法以及其应用

Country Status (6)

Country Link
US (2) US7622805B2 (zh)
JP (2) JP4688679B2 (zh)
KR (1) KR100886292B1 (zh)
CN (1) CN100524734C (zh)
TW (1) TWI295813B (zh)
WO (1) WO2005027223A1 (zh)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102190279A (zh) * 2010-03-03 2011-09-21 株式会社东芝 半导体装置
CN101803008B (zh) * 2007-09-07 2012-11-28 株式会社半导体能源研究所 半导体装置及其制造方法
CN102959703A (zh) * 2010-06-25 2013-03-06 罗伯特·博世有限公司 用于机动车的封装控制模块
CN103094133A (zh) * 2008-06-12 2013-05-08 住友电木株式会社 搭载半导体元件的基板
CN103390564A (zh) * 2012-05-08 2013-11-13 Nxp股份有限公司 基于膜的ic封装方法和封装的ic器件
WO2014083973A1 (ja) * 2012-11-27 2014-06-05 日東電工株式会社 半導体装置の製造方法
CN107658231A (zh) * 2016-07-26 2018-02-02 中国科学院苏州纳米技术与纳米仿生研究所 电子器件的干法封装方法及电子器件封装结构
TWI619180B (zh) * 2013-08-01 2018-03-21 Nitto Denko Corp 半導體裝置之製造方法及密封用片材
CN109003907A (zh) * 2018-08-06 2018-12-14 中芯集成电路（宁波）有限公司 封装方法
CN109155256A (zh) * 2016-05-25 2019-01-04 日立化成株式会社 密封结构体及其制造方法、以及密封材
CN110473824A (zh) * 2019-09-05 2019-11-19 苏州芯慧联半导体科技有限公司 一种半导体用可再生静电卡盘及其制造方法
CN112397669A (zh) * 2020-11-26 2021-02-23 上海天马有机发光显示技术有限公司 显示模组及其制作方法、显示装置

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100463128C (zh) * 2005-11-25 2009-02-18 全懋精密科技股份有限公司 半导体芯片埋入基板的三维构装结构及其制作方法
JP4763448B2 (ja) * 2005-12-20 2011-08-31 リンテック株式会社 ディスプレイ用回路基板の製造方法及び該製造方法に用いる粘着剤シート
JP2007173381A (ja) * 2005-12-20 2007-07-05 Lintec Corp 回路基板用シート及びそれを用いたチップ埋設回路基板
JP2007273583A (ja) * 2006-03-30 2007-10-18 Toshiba Corp 部品内蔵プリント配線板、部品内蔵プリント配線板の製造方法および電子機器
KR100818088B1 (ko) * 2006-06-29 2008-03-31 주식회사 하이닉스반도체 반도체 패키지 및 그 제조 방법
JP5175476B2 (ja) * 2007-02-28 2013-04-03 三洋電機株式会社 回路装置の製造方法
US7829389B2 (en) * 2007-10-05 2010-11-09 Texas Instruments Incorporated Roll-on encapsulation method for semiconductor packages
FI121909B (fi) 2008-04-18 2011-05-31 Imbera Electronics Oy Piirilevy ja menetelmä sen valmistamiseksi
WO2009139282A1 (en) * 2008-05-12 2009-11-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8201326B2 (en) 2008-12-23 2012-06-19 Infineon Technologies Ag Method of manufacturing a semiconductor device
US20110156261A1 (en) * 2009-03-24 2011-06-30 Christopher James Kapusta Integrated circuit package and method of making same
US9299661B2 (en) * 2009-03-24 2016-03-29 General Electric Company Integrated circuit package and method of making same
US8482136B2 (en) * 2009-12-29 2013-07-09 Nxp B.V. Fan-out chip scale package
FR2963478B1 (fr) * 2010-07-27 2013-06-28 St Microelectronics Grenoble 2 Dispositif semi-conducteur comprenant un composant passif de condensateurs et procede pour sa fabrication.
KR101876540B1 (ko) 2011-12-28 2018-07-10 삼성디스플레이 주식회사 가요성 표시 장치 및 가요성 표시 장치의 제조 방법
CN102917554B (zh) * 2012-10-17 2015-07-08 无锡江南计算技术研究所 双铜芯多层板制作方法
JP6490901B2 (ja) * 2013-03-14 2019-03-27 株式会社半導体エネルギー研究所 発光装置の作製方法
KR20150014214A (ko) 2013-07-29 2015-02-06 삼성전기주식회사 반도체 패키지용 몰딩 조성물 및 이를 이용한 반도체 패키지
JP2015126123A (ja) * 2013-12-26 2015-07-06 日東電工株式会社 半導体パッケージの製造方法
JP2015126124A (ja) * 2013-12-26 2015-07-06 日東電工株式会社 半導体パッケージの製造方法
US11291146B2 (en) 2014-03-07 2022-03-29 Bridge Semiconductor Corp. Leadframe substrate having modulator and crack inhibiting structure and flip chip assembly using the same
US20150257316A1 (en) * 2014-03-07 2015-09-10 Bridge Semiconductor Corporation Method of making thermally enhanced wiring board having isolator incorporated therein
US10420204B2 (en) * 2014-03-07 2019-09-17 Bridge Semiconductor Corporation Wiring board having electrical isolator and moisture inhibiting cap incorporated therein and method of making the same
US9913412B2 (en) 2014-03-18 2018-03-06 Apple Inc. Shielding structures for system-in-package assemblies in portable electronic devices
US9949359B2 (en) 2014-03-18 2018-04-17 Apple Inc. Multi-layer thin-film coatings for system-in-package assemblies in portable electronic devices
US9820373B2 (en) 2014-06-26 2017-11-14 Apple Inc. Thermal solutions for system-in-package assemblies in portable electronic devices
US9583462B2 (en) 2015-01-22 2017-02-28 Qualcomm Incorporated Damascene re-distribution layer (RDL) in fan out split die application
JP2016139648A (ja) * 2015-01-26 2016-08-04 株式会社東芝 半導体装置及びその製造方法
EP3297827B1 (en) * 2015-05-19 2020-03-11 Tacto Tek OY Thermoformed plastic cover for electronics and related method of manufacture
CN106356355B (zh) * 2015-07-15 2020-06-26 恒劲科技股份有限公司 基板结构及其制作方法
CN107710424B (zh) * 2015-08-06 2019-07-12 林谊 Led像素点、发光组件、发光面板和显示屏
TWI611541B (zh) * 2015-09-07 2018-01-11 鈺橋半導體股份有限公司 具有內建電性隔離件以及防潮蓋之線路板製備方法及其半導體組體
TWI599003B (zh) * 2015-09-07 2017-09-11 鈺橋半導體股份有限公司 具有內建金屬塊以及防潮蓋之散熱增益型線路板及其製備方法
US10665578B2 (en) 2015-09-24 2020-05-26 Apple Inc. Display with embedded pixel driver chips
US10504827B2 (en) 2016-06-03 2019-12-10 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
JP6724688B2 (ja) * 2016-09-26 2020-07-15 Tdk株式会社 コイル部品
US20180180795A1 (en) * 2016-12-22 2018-06-28 Dura Operating, Llc Light guide and method of creating a light guide by screen-printing
WO2018125125A1 (en) * 2016-12-29 2018-07-05 Intel IP Corporation Lead frame with angular deflections and wrapped printed wiring boards for system-in-package apparatus
CN106684057B (zh) * 2016-12-30 2019-10-22 华为技术有限公司 芯片封装结构及其制造方法
WO2018125208A1 (en) * 2016-12-30 2018-07-05 Intel IP Corporation Contoured-on-heat-sink, wrapped printed wiring boards for system-in-package apparatus
JP7066970B2 (ja) * 2017-01-16 2022-05-16 凸版印刷株式会社 パッケージ用基板、およびその製造方法
CN106856219B (zh) * 2017-02-28 2023-06-30 长沙华腾智能装备有限公司 一种led基片贴膜装置
US10770219B2 (en) 2017-12-20 2020-09-08 Tdk Corporation Coil component
US10546817B2 (en) * 2017-12-28 2020-01-28 Intel IP Corporation Face-up fan-out electronic package with passive components using a support
JP7045471B2 (ja) * 2018-02-28 2022-03-31 アップル インコーポレイテッド 埋め込まれた画素ドライバチップを有するディスプレイ
EP3557608A1 (en) * 2018-04-19 2019-10-23 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Packaged integrated circuit with interposing functionality and method for manufacturing such a packaged integrated circuit
US11166363B2 (en) 2019-01-11 2021-11-02 Tactotek Oy Electrical node, method for manufacturing electrical node and multilayer structure comprising electrical node

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3981691A (en) * 1974-07-01 1976-09-21 Minnesota Mining And Manufacturing Company Metal-clad dielectric sheeting having an improved bond between the metal and dielectric layers
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
FR2704690B1 (fr) * 1993-04-27 1995-06-23 Thomson Csf Procédé d'encapsulation de pastilles semi-conductrices, dispositif obtenu par ce procédé et application à l'interconnexion de pastilles en trois dimensions.
JPH0883861A (ja) * 1994-07-12 1996-03-26 Nitto Denko Corp 半導体パッケージ被覆用金属箔材料および半導体装置
JPH08162486A (ja) 1994-12-05 1996-06-21 Shin Etsu Chem Co Ltd 半導体素子の樹脂封止方法
KR0181615B1 (ko) 1995-01-30 1999-04-15 모리시다 요이치 반도체 장치의 실장체, 그 실장방법 및 실장용 밀봉재
JPH08293526A (ja) * 1995-04-24 1996-11-05 Mitsubishi Electric Corp 電極端子の接合方法およびその接合構造
DE69728999T2 (de) * 1996-11-11 2005-04-28 Catalysts & Chemicals Industries Co. Ltd., Kawasaki Substratglättungsverfahren
JP3520396B2 (ja) 1997-07-02 2004-04-19 セイコーエプソン株式会社 アクティブマトリクス基板と表示装置
US6448665B1 (en) * 1997-10-15 2002-09-10 Kabushiki Kaisha Toshiba Semiconductor package and manufacturing method thereof
JP3375555B2 (ja) * 1997-11-25 2003-02-10 松下電器産業株式会社 回路部品内蔵モジュールおよびその製造方法
US6038133A (en) * 1997-11-25 2000-03-14 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module and method for producing the same
AU1983399A (en) * 1998-01-22 1999-08-09 Citizen Watch Co. Ltd. Method of fabricating semiconductor device
JPH11317475A (ja) * 1998-02-27 1999-11-16 Canon Inc 半導体用封止材樹脂および半導体素子
US6621173B1 (en) * 1998-07-23 2003-09-16 Dow Corning Toray Silicone Co., Ltd. Semiconductor device having an adhesive and a sealant
JP3189970B2 (ja) 1998-09-07 2001-07-16 日本電気株式会社 半導体装置の製造方法
JP2000133705A (ja) * 1998-10-22 2000-05-12 Nec Corp 半導体装置の製造方法
JP2000138457A (ja) 1998-11-02 2000-05-16 Kyocera Corp 多層配線基板およびその製造方法
JP2000216245A (ja) * 1999-01-22 2000-08-04 Nec Corp 半導体装置の製造方法
JP3346320B2 (ja) * 1999-02-03 2002-11-18 カシオ計算機株式会社 半導体装置及びその製造方法
JP4097054B2 (ja) * 1999-04-09 2008-06-04 松下電器産業株式会社 半導体装置の実装体及び半導体装置の実装方法
US7411211B1 (en) * 1999-07-22 2008-08-12 Semiconductor Energy Laboratory Co., Ltd. Contact structure and semiconductor device
JP2002033437A (ja) * 2000-07-14 2002-01-31 Hitachi Maxell Ltd 半導体装置及びその製造方法
JP2002076196A (ja) * 2000-08-25 2002-03-15 Nec Kansai Ltd チップ型半導体装置及びその製造方法
JP2002100725A (ja) * 2000-09-25 2002-04-05 Hitachi Maxell Ltd 半導体装置及びその製造方法
JP2002110717A (ja) 2000-10-02 2002-04-12 Sanyo Electric Co Ltd 回路装置の製造方法
TW511415B (en) * 2001-01-19 2002-11-21 Matsushita Electric Ind Co Ltd Component built-in module and its manufacturing method
JP3792545B2 (ja) * 2001-07-09 2006-07-05 カシオ計算機株式会社 半導体装置の製造方法
JP3572305B2 (ja) * 2001-09-27 2004-09-29 松下電器産業株式会社 絶縁シートおよび多層配線基板ならびにその製造方法
JP4392157B2 (ja) * 2001-10-26 2009-12-24 パナソニック電工株式会社 配線板用シート材及びその製造方法、並びに多層板及びその製造方法
JP3739699B2 (ja) * 2001-12-20 2006-01-25 松下電器産業株式会社 電子部品実装済み部品の製造方法及び製造装置
US7176055B2 (en) 2001-11-02 2007-02-13 Matsushita Electric Industrial Co., Ltd. Method and apparatus for manufacturing electronic component-mounted component, and electronic component-mounted component
TW552689B (en) * 2001-12-21 2003-09-11 Siliconware Precision Industries Co Ltd High electrical characteristic and high heat dissipating BGA package and its process
JP3558621B2 (ja) * 2002-04-15 2004-08-25 シャープ株式会社 液晶表示装置
JP4627957B2 (ja) * 2002-05-29 2011-02-09 日立化成工業株式会社 半導体装置の製造方法及び積層型半導体装置
US7144632B2 (en) * 2003-06-11 2006-12-05 E. I. Du Pont De Nemours And Company Aliphatic-aromatic polyetherester compositions, articles, films, coating and laminates and processes for producing same

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101803008B (zh) * 2007-09-07 2012-11-28 株式会社半导体能源研究所 半导体装置及其制造方法
US8459561B2 (en) 2007-09-07 2013-06-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9508619B2 (en) 2007-09-07 2016-11-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN103094133A (zh) * 2008-06-12 2013-05-08 住友电木株式会社 搭载半导体元件的基板
CN103094133B (zh) * 2008-06-12 2015-10-28 住友电木株式会社 搭载半导体元件的基板
CN102190279A (zh) * 2010-03-03 2011-09-21 株式会社东芝 半导体装置
CN102190279B (zh) * 2010-03-03 2014-07-09 株式会社东芝 半导体装置
CN102959703B (zh) * 2010-06-25 2016-07-06 罗伯特·博世有限公司 用于机动车的封装控制模块
CN102959703A (zh) * 2010-06-25 2013-03-06 罗伯特·博世有限公司 用于机动车的封装控制模块
CN103390564A (zh) * 2012-05-08 2013-11-13 Nxp股份有限公司 基于膜的ic封装方法和封装的ic器件
WO2014083973A1 (ja) * 2012-11-27 2014-06-05 日東電工株式会社 半導体装置の製造方法
TWI619180B (zh) * 2013-08-01 2018-03-21 Nitto Denko Corp 半導體裝置之製造方法及密封用片材
CN109155256A (zh) * 2016-05-25 2019-01-04 日立化成株式会社 密封结构体及其制造方法、以及密封材
CN109155256B (zh) * 2016-05-25 2022-06-24 昭和电工材料株式会社 密封结构体及其制造方法、以及密封材
CN107658231A (zh) * 2016-07-26 2018-02-02 中国科学院苏州纳米技术与纳米仿生研究所 电子器件的干法封装方法及电子器件封装结构
CN107658231B (zh) * 2016-07-26 2019-08-02 中国科学院苏州纳米技术与纳米仿生研究所 电子器件的干法封装方法及电子器件封装结构
CN109003907A (zh) * 2018-08-06 2018-12-14 中芯集成电路（宁波）有限公司 封装方法
CN109003907B (zh) * 2018-08-06 2021-10-19 中芯集成电路（宁波）有限公司 封装方法
CN110473824A (zh) * 2019-09-05 2019-11-19 苏州芯慧联半导体科技有限公司 一种半导体用可再生静电卡盘及其制造方法
CN112397669A (zh) * 2020-11-26 2021-02-23 上海天马有机发光显示技术有限公司 显示模组及其制作方法、显示装置
CN112397669B (zh) * 2020-11-26 2024-01-23 武汉天马微电子有限公司 显示模组及其制作方法、显示装置

Also Published As

Publication number Publication date
WO2005027223A1 (ja) 2005-03-24
JP2010239150A (ja) 2010-10-21
CN100524734C (zh) 2009-08-05
JPWO2005027223A1 (ja) 2007-11-08
US20100112760A1 (en) 2010-05-06
KR20060063963A (ko) 2006-06-12
US20060158804A1 (en) 2006-07-20
TW200520042A (en) 2005-06-16
TWI295813B (en) 2008-04-11
KR100886292B1 (ko) 2009-03-04
US7622805B2 (en) 2009-11-24
JP4688679B2 (ja) 2011-05-25
US8304289B2 (en) 2012-11-06

Similar Documents

Publication Publication Date Title
CN1868062A (zh) 含有电路元件和绝缘膜的半导体模块及其制造方法以及其应用
CN1656611A (zh) 半导体器件安装板、其制造方法、其检查方法及半导体封装
CN1275312C (zh) 半导体器件及其制造方法、层叠型半导体器件和电路基板
CN1264207C (zh) 半导体器件及其制造方法
CN1193253C (zh) 平台与光模块及其制造方法和光传输装置
CN1741115A (zh) 显示装置、其驱动方法和电子器件
CN1199536C (zh) 多层印刷配线板及多层印刷配线板的制造方法
CN1294618C (zh) 半导体器件及剥离方法以及半导体器件的制造方法
CN1568546A (zh) 半导体器件及其制造方法
CN1305109C (zh) 金属元件、半导体器件、电子器件和电子设备及其制法
CN1929706A (zh) 有机电致发光装置及其制造方法、电子设备
CN1901177A (zh) 半导体元件及其制造方法、多层印刷布线板及其制造方法
CN1949500A (zh) 配线板、半导体器件及制造配线板和半导体器件的方法
CN1409373A (zh) 剥离方法及半导体器件的制造方法
CN1571621A (zh) 布线电路基板、布线电路基板的制造方法和电路模块
CN1677652A (zh) 元件搭载基板以及使用该基板的半导体装置
CN1765161A (zh) 刚挠性电路板
CN1364396A (zh) 有源驱动型有机el显示装置及其制造方法
CN1875481A (zh) 半导体装置及其制造方法
CN1821337A (zh) 半导体装置用粘接剂组合物及半导体装置用粘接片材
CN1638076A (zh) 半导体芯片及其制造方法、和半导体装置
CN1707749A (zh) 半导体装置及其制造方法、液晶电视和el电视
CN1674282A (zh) 半导体装置制造方法、半导体装置和半导体芯片
CN1534355A (zh) 发光装置用组件、发光装置、背侧光照射装置、显示装置
CN1549336A (zh) 布线基板、有布线基板的半导体装置及其制造和安装方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090805

Termination date: 20130908