JP2015126123A - 半導体パッケージの製造方法 - Google Patents

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豪士 志賀
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Abstract

【課題】 表面平滑性に優れた封止体を得ることが可能で、封止体の樹脂部分を研削する工程を省略できる半導体パッケージの製造方法を提供する。【解決手段】 支持板、上記支持板上に積層された仮固定材及び上記仮固定材上に仮固定された半導体チップを備えるチップ仮固定体、上記チップ仮固定体上に配置された熱硬化性樹脂シート、並びに90℃の引張貯蔵弾性率が200MPa以上であり、上記熱硬化性樹脂シート上に配置されたセパレーターを備える積層体を加圧して、上記半導体チップ及び上記半導体チップを覆う上記熱硬化性樹脂シートを備える封止体を形成する工程を含む半導体パッケージの製造方法に関する。【選択図】 図1

Description

本発明は、半導体パッケージの製造方法に関する。
半導体チップを封止する際に、熱硬化性樹脂シートを使用することがある(例えば、特許文献1参照)。
特開2013−7028号公報
半導体パッケージを製造する場合、半導体チップを封止樹脂で覆って封止樹脂体を形成し、次いで封止樹脂体の樹脂部分を硬化させ、その後、封止樹脂体の封止樹脂からなる面を研削して、表面平滑性を向上させる工程を行うことがある。封止樹脂体を研削する工程を省略できれば、効率よく半導体パッケージを製造できる。
本発明は前記課題を解決し、表面平滑性に優れた封止樹脂体(具体的には、後述の封止体、封止構造体)を得ることが可能で、封止樹脂体の樹脂部分を研削する工程を省略できる半導体パッケージの製造方法を提供することを目的とする。
第1の本発明は、支持板、上記支持板上に積層された仮固定材及び上記仮固定材上に仮固定された半導体チップを備えるチップ仮固定体、上記チップ仮固定体上に配置された熱硬化性樹脂シート、並びに90℃の引張貯蔵弾性率が200MPa以上であり、上記熱硬化性樹脂シート上に配置されたセパレーターを備える積層体を加圧して、上記半導体チップ及び上記半導体チップを覆う上記熱硬化性樹脂シートを備える封止体を形成する工程を含む半導体パッケージの製造方法に関する。
第1の本発明では、熱硬化性樹脂シートで半導体チップを被覆する際の一般的な温度付近である90℃において引張貯蔵弾性率が高いセパレーターを使用する。そして、セパレーターを介して、熱硬化性樹脂シートなどを加圧して封止体を得る。このため、加圧時のセパレーターの変形を抑制することが可能で、封止体のセパレーターと接する面について、セパレーターの変形に起因する表面平滑性の低下を抑制できる。したがって、表面平滑性に優れた封止体を得ることができる。封止体は表面平滑性に優れているので、樹脂部分を研削する工程を省略することが可能である。
第1の本発明では、セパレーターを介して熱硬化性樹脂シートなどを加圧するため、平行平板方式で加圧する際に、プレス機に熱硬化性樹脂シートが付着することを防止できる。
上記セパレーターの厚みが35μm〜200μmであることが好ましい。
上記セパレーターの表面粗さ(Ra)が300nm以下であることが好ましい。300nm以下であると、レーザーマーキングによって視認性に優れたマークを形成できる。
上記封止体を形成する工程では、上記積層体を0.5MPa〜10MPaで加圧することが好ましい。
上記封止体を形成する工程では、上記積層体を加熱下で加圧することが好ましい。これにより、容易に封止体を形成できる。
上記封止体を形成する工程では、上記積層体を70℃〜100℃で加圧することが好ましい。これにより、容易に封止体を形成できる。
第1の本発明の半導体パッケージの製造方法は、60℃以下になるまで上記封止体を冷却する工程と、冷却後に上記封止体から上記セパレーターを剥離する工程とをさらに含むことが好ましい。冷却後にセパレーターを剥離することで、表面平滑性の低下を防止できる。
第1の本発明の半導体パッケージの製造方法は、上記封止体を加熱して、上記熱硬化性樹脂シートが硬化した硬化体を形成する工程と、上記硬化体から上記仮固定材を剥離する工程とをさらに含むことが好ましい。
第1の本発明の半導体パッケージの製造方法は、上記硬化体の上記仮固定材と接していた面上に再配線層を形成して、再配線体を形成する工程をさらに含むことが好ましい。
上記再配線体を個片化して半導体パッケージを得る工程をさらに含むことが好ましい。
第2の本発明は、半導体ウェハ及び上記半導体ウェハ上に実装された半導体チップを備えるチップ実装ウェハ、上記チップ実装ウェハ上に配置された熱硬化性樹脂シート、並びに90℃の引張貯蔵弾性率が200MPa以上であり、上記熱硬化性樹脂シート上に配置されたセパレーターを備える積層構造体を加圧して、上記半導体ウェハ、上記半導体ウェハ上に実装された半導体チップ及び上記半導体チップを覆う上記熱硬化性樹脂シートを備える封止構造体を形成する工程を含む半導体パッケージの製造方法に関する。
第1及び第2の本発明の半導体パッケージの製造方法によれば、表面平滑性に優れた封止樹脂体を得ることが可能で、封止樹脂体の樹脂部分を研削する工程を省略できる。
積層体を下側加熱板と上側加熱板の間に配置した状態の概略を示す断面図である。 平行平板方式で積層体を熱プレスする様子の概略を示す断面図である。 熱プレスで得られた封止体からセパレーターを剥離した様子の概略を示す断面図である。 仮固定材を剥離した後の封止体の概略断面図である。 硬化体上にバッファーコート膜を形成した様子の概略を示す断面図である。 バッファーコート膜上にマスクを配置した状態で、バッファーコート膜に開口を形成する様子の概略を示す断面図である。 マスク除去後の様子の概略を示す断面図である。 シード層上に、レジストを形成した様子の概略を示す断面図である。 シード層上にめっきパターンを形成した様子の概略を示す断面図である。 再配線を完成した様子の概略を示す断面図である。 再配線上に保護膜を形成した様子の概略を示す断面図である。 保護膜に開口を形成した様子の概略を示す断面図である。 再配線上に電極を形成した様子の概略を示す断面図である。 電極上にバンプを形成した様子の概略を示す断面図である 再配線体を個片化して得られた半導体パッケージの概略断面図である。 積層構造体を下側加熱板と上側加熱板の間に配置した状態の概略を示す断面図である。 平行平板方式で積層構造体を熱プレスする様子の概略を示す断面図である。 熱プレスで得られた封止構造体からセパレーターを剥離した様子の概略を示す断面図である。 ウェハ面を研削することで研削面を形成した様子の概略を示す断面図である。 研削面上に再配線層を形成することで得られた再配線構造体の概略断面図である。 再配線構造体を個片化して得られた半導体パッケージの概略断面図である。
以下に実施形態を掲げ、本発明を詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。
[実施形態1]
実施形態1の方法では、Fan−out(ファンアウト)型ウェハレベルパッケージ(WLP)を製造できる。
図1に示すように、積層体1は、チップ仮固定体11、チップ仮固定体11上に配置された熱硬化性樹脂シート12及び熱硬化性樹脂シート12上に配置されたセパレーター13を備える。積層体1は下側加熱板41と上側加熱板42の間に配置されている。
チップ仮固定体11は、支持板11a、支持板11a上に積層された仮固定材11b、仮固定材11b上に仮固定された半導体チップ14を備える。
支持板11aの材料としては特に限定されず、例えば、SUSなどの金属材料、ポリイミド、ポリアミドイミド、ポリエーテルエーテルケトン、ポリエーテルサルフォンなどのプラスチック材料などである。
仮固定材11bとしては特に限定されないが、容易に剥離できるという理由から、通常は、熱発泡性粘着剤などの熱剥離性粘着剤などを使用する。
半導体チップ14は、電極パッド14aが形成された回路形成面を備える。チップ仮固定体11では、半導体チップ14の回路形成面が仮固定材11bと接触した状態である。
熱硬化性樹脂シート12は、後で詳細に説明する。
セパレーター13の90℃の引張貯蔵弾性率は、200MPa以上であり、好ましくは300MPa以上である。200MPa以上であるので、半導体チップ14を被覆する際のセパレーター13の変形を抑制することが可能である。セパレーター13の90℃の引張貯蔵弾性率の上限は特に限定されない。セパレーター13の90℃の引張貯蔵弾性率は、例えば5000MPa以下である。
なお、90℃の引張貯蔵弾性率は実施例に記載の方法で測定できる。
セパレーター13の表面粗さ(Ra)は、好ましくは300nm以下であり、より好ましくは200nm以下である。300nm以下であると、レーザーマーキングによって視認性に優れたマークを形成できる。セパレーター13の表面粗さ(Ra)の下限は特に限定されない。セパレーター13の表面粗さ(Ra)は、例えば、20nm以上である。
なお、表面粗さ(Ra)は、実施例に記載の方法により測定できる。
セパレーター13としては、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレートなどを好適に使用できる。
セパレーター13の厚みは特に限定されないが、好ましくは35μm以上、より好ましくは50μm以上である。35μm以上であると、セパレーター13の撓みによる変形を防止することが可能で、良好な成形物を得ることができる。また、セパレーター13の厚みは、好ましくは200μm以下、より好ましくは100μm以下である。200μm以下であると切断加工性が容易であることから実用性に優れる。
図2に示すように、下側加熱板41及び上側加熱板42を用いて平行平板方式で積層体1を熱プレスして、封止体51を形成する。
熱プレスの温度は好ましくは70℃以上、より好ましくは80℃以上、さらに好ましくは85℃以上である。70℃以上であると、熱硬化性樹脂シート12が溶融し、ボイド無く封止することができる。熱プレスの温度は好ましくは100℃以下、より好ましくは95℃以下である。100℃以下であると、成形物の反りを抑制することができる。
積層体1を熱プレスする圧力は、好ましくは0.5MPa以上、より好ましくは1MPa以上である。0.5MPa以上であると、ボイドなく封止することができる。また、積層体1を熱プレスする圧力は、好ましくは10MPa以下、より好ましくは8MPa以下である。10MPa以下であると、半導体チップ14に大きな損傷を与えることなく封止することができる。
熱プレスする時間は、好ましくは0.3分以上、より好ましくは0.5分以上である。また、熱プレスする時間は、好ましくは10分以下、より好ましくは5分以下である。
熱プレスは減圧雰囲気下で行うことが好ましい。減圧雰囲気下で熱プレスすることにより、ボイドを低減することが可能で、凹凸を良好に埋めることができる。減圧条件としては、圧力が、例えば、0.1〜5kPa、好ましくは、0.1〜100Paである。
積層体1を熱プレスすることで得られた封止体51は、半導体チップ14及び半導体チップ14を覆う熱硬化性樹脂シート12を備える。封止体51は仮固定材11b及びセパレーター13と接している。
次いで、60℃以下になるまで封止体51を冷却する。冷却方法は特に限定されず、例えば、常温下で封止体51を放置する方法などがある。40℃以下になるまで封止体51を冷却することが好ましい。
図3に示すように、冷却後に封止体51からセパレーター13を剥離する。冷却後にセパレーター13を剥離することで、表面平滑性の低下を防止できる。
次いで、封止体51を加熱することで熱硬化性樹脂シート12を硬化させて、硬化体52を形成する。
加熱温度は、好ましくは100℃以上、より好ましくは120℃以上である。一方、加熱温度の上限は、好ましくは200℃以下、より好ましくは180℃以下である。加熱時間は、好ましくは10分以上、より好ましくは30分以上である。一方、加熱時間の上限は、好ましくは180分以下、より好ましくは120分以下である。封止体51を加熱する際、加圧することが好ましく、圧力は好ましくは0.1MPa以上、より好ましくは0.5MPa以上である。一方、上限は好ましくは10MPa以下、より好ましくは5MPa以下である。
図4に示すように、仮固定材11bを加熱して仮固定材11bの粘着力を低下させた後、硬化体52から仮固定材11bを剥離する。これにより、電極パッド14aが露出する。
図5に示すように、硬化体52の仮固定材11bと接していた面上にバッファーコート膜61を形成する。バッファーコート膜61としては、感光性のポリイミド、感光性のポリベンゾオキサゾール(PBO)などを使用できる。
図6に示すように、バッファーコート膜61上にマスク62を配置した状態で、露光,現像、エッチングすることで、バッファーコート膜61に開口を形成し、電極パッド14aを露出させる。
次いで、図7に示すように、マスク62を除去する。
次いで、バッファーコート膜61及び電極パッド14a上に、シード層を形成する。
図8に示すように、シード層上にレジスト63を形成する。
図9に示すように、電解銅めっきなどのめっき法で、シード層上にめっきパターン64を形成する。
図10に示すように、レジスト63を除去した後、シード層をエッチングして、再配線65を完成する。
図11に示すように、再配線65上に保護膜66を形成する。保護膜66としては、感光性のポリイミド、感光性のポリベンゾオキサゾール(PBO)などを使用できる。
図12に示すように、保護膜66に開口を形成し、保護膜66の下方にある再配線65を露出させる。これにより、硬化体52上に再配線65を含む再配線層69が完成し、硬化体52と、硬化体52上に形成された再配線層69を備える再配線体53を得る。
図13に示すように、露出した再配線65上に電極(UBM:Under Bump Metal)67を形成する。
図14に示すように、電極67上にバンプ68を形成する。パンプ68は、電極67及び再配線65を介して電極パッド14aと電気的に接続されている。
図15に示すように、再配線体53を個片化(ダイシング)して半導体パッケージ54を得る。
以上により、チップ領域の外側に配線を引き出した半導体パッケージ54を得ることができる。
(熱硬化性樹脂シート12)
熱硬化性樹脂シート12について説明する。
熱硬化性樹脂シート12の90℃における粘度は、好ましくは100000Pa・s以下、より好ましくは50000Pa・s以下である。100000Pa・s以下であると、凹凸を良好に埋めることができる。熱硬化性樹脂シート12の90℃における粘度は、好ましくは100Pa・s以上、より好ましくは500Pa・s以上、さらに好ましくは1000Pa・s以上である。100Pa・s以上であると、アウトガスなどのボイドの発生を抑制することができる。
なお、90℃の粘度は実施例に記載の方法で測定できる。
熱硬化性樹脂シート12は熱硬化性である。熱硬化性樹脂シート12は、エポキシ樹脂、フェノール樹脂などの熱硬化性樹脂を含むことが好ましい。
エポキシ樹脂としては、特に限定されるものではない。例えば、トリフェニルメタン型エポキシ樹脂、クレゾールノボラック型エポキシ樹脂、ビフェニル型エポキシ樹脂、変性ビスフェノールA型エポキシ樹脂、ビスフェノールA型エポキシ樹脂、ビスフェノールF型エポキシ樹脂、変性ビスフェノールF型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、フェノキシ樹脂などの各種のエポキシ樹脂を用いることができる。これらエポキシ樹脂は単独で用いてもよいし2種以上併用してもよい。
エポキシ樹脂の反応性を確保する観点からは、エポキシ当量150〜250、軟化点もしくは融点が50〜130℃の常温で固形のものが好ましい。なかでも、信頼性の観点から、トリフェニルメタン型エポキシ樹脂、クレゾールノボラック型エポキシ樹脂、ビフェニル型エポキシ樹脂がより好ましい。また、ビスフェノールF型エポキシ樹脂が好ましい。
フェノール樹脂は、エポキシ樹脂との間で硬化反応を生起するものであれば特に限定されるものではない。例えば、フェノールノボラック樹脂、フェノールアラルキル樹脂、ビフェニルアラルキル樹脂、ジシクロペンタジエン型フェノール樹脂、クレゾールノボラック樹脂、レゾール樹脂などが用いられる。これらフェノール樹脂は単独で用いてもよいし、2種以上併用してもよい。
フェノール樹脂としては、エポキシ樹脂との反応性の観点から、水酸基当量が70〜250、軟化点が50〜110℃のものを用いることが好ましい。硬化反応性が高いという観点から、フェノールノボラック樹脂を好適に用いることができる。また、信頼性の観点から、フェノールアラルキル樹脂やビフェニルアラルキル樹脂のような低吸湿性のものも好適に用いることができる。
熱硬化性樹脂シート12中のエポキシ樹脂及びフェノール樹脂の合計含有量は、5重量%以上が好ましい。5重量%以上であると、半導体チップ14などに対する接着力が良好に得られる。熱硬化性樹脂シート12中のエポキシ樹脂及びフェノール樹脂の合計含有量は、40重量%以下が好ましく、20重量%以下がより好ましい。40重量%以下であると、吸湿性を低く抑えることができる。
エポキシ樹脂とフェノール樹脂の配合割合は、硬化反応性という観点から、エポキシ樹脂中のエポキシ基1当量に対して、フェノール樹脂中の水酸基の合計が0.7〜1.5当量となるように配合することが好ましく、より好ましくは0.9〜1.2当量である。
熱硬化性樹脂シート12は、硬化促進剤を含むことが好ましい。
硬化促進剤としては、エポキシ樹脂とフェノール樹脂の硬化を進行させるものであれば特に限定されず、例えば、2−メチルイミダゾール(商品名;2MZ)、2−ウンデシルイミダゾール(商品名;C11−Z)、2−ヘプタデシルイミダゾール(商品名;C17Z)、1,2−ジメチルイミダゾール(商品名;1.2DMZ)、2−エチル−4−メチルイミダゾール(商品名;2E4MZ)、2−フェニルイミダゾール(商品名;2PZ)、2−フェニル−4−メチルイミダゾール(商品名;2P4MZ)、1−ベンジル−2−メチルイミダゾール(商品名;1B2MZ)、1−ベンジル−2−フェニルイミダゾール(商品名;1B2PZ)、1−シアノエチル−2−メチルイミダゾール(商品名;2MZ−CN)、1−シアノエチル−2−ウンデシルイミダゾール(商品名;C11Z−CN)、1−シアノエチル−2−フェニルイミダゾリウムトリメリテイト(商品名;2PZCNS−PW)、2,4−ジアミノ−6−[2’−メチルイミダゾリル−(1’)]−エチル−s−トリアジン(商品名;2MZ−A)、2,4−ジアミノ−6−[2’−ウンデシルイミダゾリル−(1’)]−エチル−s−トリアジン(商品名;C11Z−A)、2,4−ジアミノ−6−[2’−エチル−4’−メチルイミダゾリル−(1’)]−エチル−s−トリアジン(商品名;2E4MZ−A)、2,4−ジアミノ−6−[2’−メチルイミダゾリル−(1’)]−エチル−s−トリアジンイソシアヌル酸付加物(商品名;2MA−OK)、2−フェニル−4,5−ジヒドロキシメチルイミダゾール(商品名;2PHZ−PW)、2−フェニル−4−メチル−5−ヒドロキシメチルイミダゾール(商品名;2P4MHZ−PW)などのイミダゾール系硬化促進剤が挙げられる(いずれも四国化成工業(株)製)。
なかでも、混練温度での硬化反応を抑えられるという理由からイミダゾール系硬化促進剤が好ましく、2−フェニル−4,5−ジヒドロキシメチルイミダゾール、2,4−ジアミノ−6−[2’−エチル−4’−メチルイミダゾリル−(1’)]−エチル−s−トリアジンがより好ましく、2−フェニル−4,5−ジヒドロキシメチルイミダゾールがさらに好ましい。
硬化促進剤の含有量は、エポキシ樹脂及びフェノール樹脂の合計100重量部に対して、好ましくは0.2重量部以上、より好ましくは0.5重量部以上、さらに好ましくは0.8重量部以上である。硬化促進剤の含有量は、エポキシ樹脂及びフェノール樹脂の合計100重量部に対して、好ましくは5重量部以下、より好ましくは2重量部以下である。
熱硬化性樹脂シート12は、熱可塑性樹脂(エラストマー)を含むことが好ましい。
熱可塑性樹脂としては、天然ゴム、ブチルゴム、イソプレンゴム、クロロプレンゴム、エチレン−酢酸ビニル共重合体、エチレン−アクリル酸共重合体、エチレン−アクリル酸エステル共重合体、ポリブタジエン樹脂、ポリカーボネート樹脂、熱可塑性ポリイミド樹脂、6−ナイロンや6,6−ナイロンなどのポリアミド樹脂、フェノキシ樹脂、アクリル樹脂、PETやPBTなどの飽和ポリエステル樹脂、ポリアミドイミド樹脂、フッ素樹脂、スチレン−イソブチレン−スチレントリブロック共重合体、メチルメタクリレート−ブタジエン−スチレン共重合体(MBS樹脂)などが挙げられる。これらの熱可塑性樹脂は単独で、又は2種以上を併用して用いることができる。
熱硬化性樹脂シート12中の熱可塑性樹脂の含有量は、1重量%以上が好ましい。1重量%以上であると、柔軟性、可撓性を付与できる。熱硬化性樹脂シート12中の熱可塑性樹脂の含有量は、好ましくは30重量%以下、より好ましくは10重量%以下、さらに好ましくは5重量%以下である。30重量%以下であると、半導体チップ14などに対する接着力が良好に得られる。
熱硬化性樹脂シート12は、無機充填材を含むことが好ましい。無機充填材を配合することにより、熱膨張係数αを小さくできる。
無機充填材としては、例えば、石英ガラス、タルク、シリカ(溶融シリカや結晶性シリカなど)、アルミナ、窒化アルミニウム、窒化珪素、窒化ホウ素などが挙げられる。なかでも、熱膨張係数を良好に低減できるという理由から、シリカ、アルミナが好ましく、シリカがより好ましい。シリカとしては、流動性に優れるという理由から、溶融シリカが好ましく、球状溶融シリカがより好ましい。
無機充填材の平均粒子径は、好ましくは5μm以上である。5μm以上であると、熱硬化性樹脂シート12の可撓性、柔軟性を得易い。無機充填材の平均粒子径は、好ましくは50μm以下、より好ましくは30μm以下である。50μm以下であると、無機充填材を高充填率化し易い。
なお、平均粒子径は、例えば、母集団から任意に抽出される試料を用い、レーザー回折散乱式粒度分布測定装置を用いて測定することにより導き出すことができる。
無機充填材は、シランカップリング剤により処理(前処理)されたものが好ましい。これにより、樹脂との濡れ性を向上でき、無機充填材の分散性を高めることができる。
シランカップリング剤は、分子中に加水分解性基及び有機官能基を有する化合物である。
加水分解性基としては、例えば、メトキシ基、エトキシ基などの炭素数1〜6のアルコキシ基、アセトキシ基、2−メトキシエトキシ基などが挙げられる。なかでも、加水分解によって生じるアルコールなどの揮発成分を除去し易いという理由から、メトキシ基が好ましい。
有機官能基としては、ビニル基、エポキシ基、スチリル基、メタクリル基、アクリル基、アミノ基、ウレイド基、メルカプト基、スルフィド基、イソシアネート基などが挙げられる。なかでも、エポキシ樹脂、フェノール樹脂と反応し易いという理由から、エポキシ基が好ましい。
シランカップリング剤としては、例えば、ビニルトリメトキシシラン、ビニルトリエトキシシランなどのビニル基含有シランカップリング剤;2−(3,4−エポキシシクロヘキシル)エチルトリメトキシシラン、3−グリシドキシプロピルメチルジメトキシシラン、3−グリシドキシプロピルトリメトキシシラン、3−グリシドキシプロピルメチルジエトキシシラン、3−グリシドキシプロピルトリエトキシシランなどのエポキシ基含有シランカップリング剤;p−スチリルトリメトキシシランなどのスチリル基含有シランカップリング剤;3−メタクリロキシプロピルメチルジメトキシシラン、3−メタクリロキシプロピルトリメトキシシラン、3−メタクリロキシプロピルメチルジエトキシシラン、3−メタクリロキシプロピルトリエトキシシランなどのメタクリル基含有シランカップリング剤;3−アクリロキシプロピルトリメトキシシランなどのアクリル基含有シランカップリング剤;N−2−(アミノエチル)−3−アミノプロピルメチルジメトキシシラン、N−2−(アミノエチル)−3−アミノプロピルトリメトキシシラン、3−アミノプロピルトリメトキシシラン、3−アミノプロピルトリエトキシシラン、3−トリエトキシシリル−N−(1,3−ジメチル−ブチリデン)プロピルアミン、N−フェニル−3−アミノプロピルトリメトキシシラン、N−(ビニルベンジル)−2−アミノエチル−3−アミノプロピルトリメトキシシランなどのアミノ基含有シランカップリング剤;3−ウレイドプロピルトリエトキシシランなどのウレイド基含有シランカップリング剤;3−メルカプトプロピルメチルジメトキシシラン、3−メルカプトプロピルトリメトキシシランなどのメルカプト基含有シランカップリング剤;ビス(トリエトキシシリルプロピル)テトラスルフィドなどのスルフィド基含有シランカップリング剤;3−イソシアネートプロピルトリエトキシシランなどのイソシアネート基含有シランカップリング剤などが挙げられる。
シランカップリング剤により無機充填材を処理する方法としては特に限定されず、溶媒中で無機充填材とシランカップリング剤を混合する湿式法、気相中で無機充填材とシランカップリング剤を処理させる乾式法などが挙げられる。
シランカップリング剤の処理量は特に限定されないが、未処理の無機充填材100重量部に対して、シランカップリング剤を0.1〜1重量部処理することが好ましい。
熱硬化性樹脂シート12中の無機充填材の含有量は、好ましくは20体積%以上であり、より好ましくは70体積%以上であり、さらに好ましくは74体積%以上である。一方、無機充填材の含有量は、好ましくは90体積%以下であり、より好ましくは85体積%以下である。90体積%以下であると、良好な凹凸追従性が得られる。
無機充填材の含有量は、「重量%」を単位としても説明できる。代表的にシリカの含有量について、「重量%」を単位として説明する。
シリカは通常、比重2.2g/cmであるので、シリカの含有量(重量%)の好適範囲は例えば以下のとおりである。
すなわち、熱硬化性樹脂シート12中のシリカの含有量は、81重量%以上が好ましく、84重量%以上がより好ましい。熱硬化性樹脂シート12中のシリカの含有量は、94重量%以下が好ましく、91重量%以下がより好ましい。
アルミナは通常、比重3.9g/cmであるので、アルミナの含有量(重量%)の好適範囲は例えば以下のとおりである。
すなわち、熱硬化性樹脂シート12中のアルミナの含有量は、88重量%以上が好ましく、90重量%以上がより好ましい。熱硬化性樹脂シート12中のアルミナの含有量は、97重量%以下が好ましく、95重量%以下がより好ましい。
熱硬化性樹脂シート12は、前記成分以外にも、封止樹脂の製造に一般に使用される配合剤、例えば、難燃剤成分、顔料、シランカップリング剤などを適宜含有してよい。
難燃剤成分としては、例えば水酸化アルミニウム、水酸化マグネシウム、水酸化鉄、水酸化カルシウム、水酸化スズ、複合化金属水酸化物などの各種金属水酸化物;ホスファゼン化合物などを用いることができる。なかでも、難燃性、硬化後の強度に優れるという理由から、ホスファゼン化合物が好ましい。
顔料としては特に限定されず、カーボンブラックなどが挙げられる。
熱硬化性樹脂シート12の製造方法は特に限定されないが、前記各成分(例えば、エポキシ樹脂、フェノール樹脂、無機充填材及び硬化促進剤など)を混練して得られる混練物をシート状に塑性加工する方法が好ましい。これにより、無機充填材を高充填でき、熱膨張係数を低く設計できる。
具体的には、エポキシ樹脂、フェノール樹脂、無機充填材及び硬化促進剤などをミキシングロール、加圧式ニーダー、押出機などの公知の混練機で溶融混練することにより混練物を調製し、得られた混練物をシート状に塑性加工する。混練条件として、温度の上限は、140℃以下が好ましく、130℃以下がより好ましい。温度の下限は、上述の各成分の軟化点以上であることが好ましく、例えば30℃以上、好ましくは50℃以上である。混練の時間は、好ましくは1〜30分である。また、混練は、減圧条件下(減圧雰囲気下)で行うことが好ましく、減圧条件下の圧力は、例えば、1×10−4〜0.1kg/cmである。
溶融混練後の混練物は、冷却することなく高温状態のままで塑性加工することが好ましい。塑性加工方法としては特に制限されず、平板プレス法、Tダイ押出法、スクリューダイ押出法、ロール圧延法、ロール混練法、インフレーション押出法、共押出法、カレンダー成形法などが挙げられる。塑性加工温度としては上述の各成分の軟化点以上が好ましく、エポキシ樹脂の熱硬化性および成形性を考慮すると、例えば40〜150℃、好ましくは50〜140℃、さらに好ましくは70〜120℃である。
熱硬化性樹脂シート12を塗工方式で製造することも好ましい。例えば、前記各成分を含有する接着剤組成物溶液を作製し、接着剤組成物溶液を基材セパレータ上に所定厚みとなる様に塗布して塗布膜を形成した後、塗布膜を乾燥させることで、熱硬化性樹脂シート12を製造できる。
接着剤組成物溶液に用いる溶媒としては特に限定されないが、前記各成分を均一に溶解、混練又は分散できる有機溶媒が好ましい。例えば、ジメチルホルムアミド、ジメチルアセトアミド、N-メチルピロリドン、アセトン、メチルエチルケトン、シクロヘキサノンなどのケトン系溶媒、トルエン、キシレンなどが挙げられる。
基材セパレータとしては、ポリエチレンテレフタレート(PET)、ポリエチレン、ポリプロピレンや、フッ素系剥離剤、長鎖アルキルアクリレート系剥離剤などの剥離剤により表面コートされたプラスチックフィルムや紙などが使用可能である。接着剤組成物溶液の塗布方法としては、例えば、ロール塗工、スクリーン塗工、グラビア塗工などが挙げられる。また、塗布膜の乾燥条件は特に限定されず、例えば、乾燥温度70〜160℃、乾燥時間1〜5分間で行うことができる。
熱硬化性樹脂シート12の厚みは特に限定されないが、好ましくは100μm以上、より好ましくは150μm以上である。また、熱硬化性樹脂シート12の厚みは、好ましくは2000μm以下、より好ましくは1000μm以下である。上記範囲内であると、半導体チップ14を良好に封止できる。
以上のとおり、実施形態1の半導体パッケージ54の製造方法は、支持板11a、支持板11a上に積層された仮固定材11b及び仮固定材11b上に仮固定された半導体チップ14を備えるチップ仮固定体11、チップ仮固定体11上に配置された熱硬化性樹脂シート12、並びに90℃の引張貯蔵弾性率が200MPa以上であり、熱硬化性樹脂シート12上に配置されたセパレーター13を備える積層体1を加圧して、半導体チップ14及び半導体チップ14を覆う熱硬化性樹脂シート12を備える封止体51を形成する工程を含む。
封止体51を形成する工程では、例えば、積層体1を70℃〜100℃で加圧する。
実施形態1の方法は、例えば、60℃以下になるまで封止体51を冷却する工程をさらに含む。
実施形態1の方法は、例えば、冷却後に封止体51からセパレーター13を剥離する工程をさらに含む。
実施形態1の方法は、例えば、封止体51を加熱して、熱硬化性樹脂シート12が硬化した硬化体52を形成する工程をさらに含む。
実施形態1の方法は、例えば、硬化体52から仮固定材11bを剥離する工程をさらに含む。
実施形態1の方法は、例えば、硬化体52の仮固定材11bと接していた面上に再配線層69を形成して、再配線体53を形成する工程をさらに含む。
実施形態1の方法は、例えば、再配線体53を個片化して半導体パッケージ54を得る工程をさらに含む。
実施形態1の方法では、熱硬化性樹脂シート12で半導体チップ14を被覆する際の一般的な温度付近である90℃において引張貯蔵弾性率が高いセパレーター13を使用する。そして、セパレーター13を介して、熱硬化性樹脂シート12などを加圧して封止体51を得る。このため、加圧時のセパレーター13の変形を抑制することが可能で、封止体51のセパレーター13と接する面について、セパレーター13の変形に起因する表面平滑性の低下を抑制できる。したがって、表面平滑性に優れた封止体51を得ることができる。封止体51は表面平滑性に優れているので、樹脂部分を研削する工程を省略することが可能である。
実施形態1の方法では、セパレーター13を介して熱硬化性樹脂シート12などを加圧するので、上側加熱板42に熱硬化性樹脂シート12が付着することを防止できる。
[実施形態2]
図16に示すように、積層構造体2は、チップ実装ウェハ21、チップ実装ウェハ21上に配置された熱硬化性樹脂シート12及び熱硬化性樹脂シート12上に配置されたセパレーター13を備える。積層構造体2は下側加熱板41と上側加熱板42の間に配置されている。
チップ実装ウェハ21は、半導体ウェハ21a及び半導体ウェハ21a上にフリップチップ実装(フリップチップボンディング)された半導体チップ14を備える。
半導体チップ14は回路形成面(活性面)を備える。半導体チップ14の回路形成面上には、バンプ14bが配置されている。
半導体ウェハ21aは、回路形成面を備える。半導体ウェハ21aの回路形成面は、電極21bを含む。また、半導体ウェハ21aは、半導体ウェハ21aの厚み方向に延びる貫通電極21cを備える。貫通電極21cは、電極21bと電気的に接続されている。
半導体チップ14と半導体ウェハ21aは、バンプ14bと電極21bを介して電気的に接続されている。また、半導体チップ14と半導体ウェハ21aの間にアンダーフィル材15が充填されている。
図17に示すように、下側加熱板41及び上側加熱板42を用いて平行平板方式で積層構造体2を熱プレスして、封止構造体71を形成する。好適な熱プレス条件は、実施形態1で説明した熱プレス条件と同様である。また、熱プレスは減圧雰囲気下で行うことが好ましい。好適な減圧条件は、実施形態1で説明した減圧条件と同様である。
積層構造体2を熱プレスすることで得られた封止構造体71は、半導体ウェハ21a、半導体ウェハ21a上にフリップチップ実装された半導体チップ14及び半導体チップ14を覆う熱硬化性樹脂シート12を備える。また、封止構造体71は、半導体ウェハ21aが配置された面(ウェハ面)及びウェハ面の反対側の面(反対面)を備える。反対面はセパレーター13と接している。
次いで、60℃以下になるまで封止構造体71を冷却する。冷却方法は特に限定されず、例えば、常温下で封止構造体71を放置する方法などがある。40℃以下になるまで封止構造体71を冷却することが好ましい。
図18に示すように、封止構造体71からセパレーター13を剥離する。冷却後にセパレーター13を剥離することで、表面平滑性の低下を防止できる。
次いで、封止構造体71を加熱することで熱硬化性樹脂シート12を硬化させて、硬化構造体72を形成する。好適な加熱条件は、実施形態1で説明した加熱条件と同様である。
図19に示すように、硬化構造体72のウェハ面を研削して、貫通電極21cを露出させる。すなわち、ウェハ面を研削して得られた研削面73では、貫通電極21cが露出している。
図20に示すように、セミアディティブ法などを利用して、研削面73上に再配線層81を形成して、再配線構造体74を形成する。再配線層81は、再配線82を有する。次いで、再配線層81上にバンプ83を形成する。バンプ83は再配線82、電極21b及び貫通電極21cを介して半導体チップ14のバンプ14bと電気的に接続している。
図21に示すように、再配線構造体74を個片化(ダイシング)して、半導体パッケージ75を得る。
(変形例1)
実施形態2では、チップ実装ウェハ21について半導体チップ14と半導体ウェハ21aの間にアンダーフィル材15が充填されているが、変形例1では半導体チップ14と半導体ウェハ21aの間にアンダーフィル材15が充填されていない。
以上のとおり、実施形態2の半導体パッケージ75の製造方法は、半導体ウェハ21a及び半導体ウェハ21a上に実装された半導体チップ14を備えるチップ実装ウェハ21、チップ実装ウェハ21上に配置された熱硬化性樹脂シート12、並びに90℃の引張貯蔵弾性率が200MPa以上であり、熱硬化性樹脂シート12上に配置されたセパレーター13を備える積層構造体2を加圧して、半導体ウェハ21a、半導体ウェハ21a上に実装された半導体チップ14及び半導体チップ14を覆う熱硬化性樹脂シート12を備える封止構造体71を形成する工程を含む。
実施形態2の方法は、例えば、60℃以下になるまで封止構造体71を冷却する工程をさらに含む。
実施形態2の方法は、例えば、冷却後に封止構造体71からセパレーター13を剥離する工程をさらに含む。
実施形態2の方法は、例えば、封止構造体71を加熱して、熱硬化性樹脂シート12が硬化した硬化構造体72を形成する工程をさらに含む。
実施形態2の方法は、例えば、硬化構造体72の半導体ウェハ21aが配置された面を研削して、研削面73を形成する工程をさらに含む。
実施形態2の方法は、例えば、研削面73上に再配線層81を形成して、再配線構造体74を形成する工程をさらに含む。
実施形態2の方法は、例えば、再配線構造体74を個片化して半導体パッケージ75を得る工程をさらに含む。
実施形態2の方法では、熱硬化性樹脂シート12で半導体チップ14を被覆する際の一般的な温度付近である90℃において引張貯蔵弾性率が高いセパレーター13を使用する。そして、セパレーター13を介して、熱硬化性樹脂シート12などを加圧して封止構造体71を得る。このため、加圧時のセパレーター13の変形を抑制することが可能で、封止構造体71のセパレーター13と接する面について、セパレーター13の変形に起因する表面平滑性の低下を抑制できる。したがって、表面平滑性に優れた封止構造体71を得ることができる。封止構造体71は表面平滑性に優れているので、樹脂部分を研削する工程を省略することが可能である。
実施形態2の方法では、セパレーター13を介して熱硬化性樹脂シート12などを加圧するので、上側加熱板42に熱硬化性樹脂シート12が付着することを防止できる。
以下に、この発明の好適な実施例を例示的に詳しく説明する。ただし、この実施例に記載されている材料や配合量などは、特に限定的な記載がない限りは、この発明の範囲をそれらのみに限定する趣旨のものではない。
[セパレーター]
セパレーターについて説明する。
セパレーターA:三菱ポリエステルフィルム社製のダイヤホイルMRA―50(厚み:50μm)
セパレーターB:帝人デュポンフィルム社製のテオネックスQ51(厚み:50μm)
セパレーターC:大倉工業社製のODZ4(厚み:100μm)
セパレーターについて下記の評価を行った。結果を表1に示す。
(90℃の引張貯蔵弾性率)
セパレーターから、短冊状のサンプル(縦30mm×横5mm)を切り出した。このサンプルについて、動的粘弾性測定装置(レオメトリクスサイエンティフィク社製のRSAIII)を用いて、引張測定モードにてチャック間距離23mm、昇温速度10℃/分、25℃〜200℃の引張貯蔵弾性率を測定した。測定結果から、90℃の引張貯蔵弾性率を求めた。
(表面粗さ(Ra))
表面粗さ(Ra)は、JIS B 0601に基づき、Veeco社製の非接触三次元粗さ測定装置(NT3300)を用いて測定した。測定条件は、50倍とし、測定値は、測定データにMedian filterをかけて求めた。測定は、測定箇所を変更しながら5回行い、その平均値を表面粗さ(Ra)とした。
Figure 2015126123
[樹脂シート]
樹脂シートA、樹脂シートBについて説明する。
(樹脂シートAを作製するために使用した成分)
樹脂シートAを作製するために使用した成分について説明する。
エポキシ樹脂:新日鐵化学(株)製のYSLV−80XY(ビスフェノールF型エポキシ樹脂、エポキン当量200g/eq.軟化点80℃)
フェノール樹脂:明和化成社製のMEH−7851−SS(ビフェニルアラルキル骨格を有するフェノールノボラック樹脂、水酸基当量203g/eq.軟化点67℃)
硬化促進剤:四国化成工業社製の2PHZ−PW(2−フェニル−4,5−ジヒドロキシメチルイミダゾール)
エラストマー:カネカ社製のSIBSTAR 072T(スチレン−イソブチレン−スチレントリブロック共重合体)
無機充填材:電気化学工業社製のFB−9454(球状溶融シリカ粉末、平均粒子径20μm)
シランカップリング剤:信越化学社製のKBM−403(3−グリシドキシプロピルトリメトキシシラン)
カーボンブラック:三菱化学社製の#20
(樹脂シートAの作製)
表2に記載の配合比に従い、各成分をミキサーにてブレンドし、2軸混練機により120℃で2分間溶融混練し、続いてTダイから押出しすることにより、厚さ500μmの樹脂シートAを作製した。
(樹脂シートBを作製するために使用した成分)
樹脂シートBを作製するために使用した成分について説明する。
エポキシ樹脂:東都化成(株)製のKI−3000(オルトクレゾールノボラック型エポキシ樹脂、エポキン当量200g/eq)
エポキシ樹脂:三菱化学(株)製のエピコート828(ビスフェノールA型エポキシ樹脂、エポキシ当量200g/eq)
フェノール樹脂:明和化成社製のMEH−7851−SS(ビフェニルアラルキル骨格を有するフェノールノボラック樹脂、水酸基当量203g/eq.軟化点67℃)
硬化促進剤:四国化成工業社製の2PHZ−PW(2−フェニル−4,5−ジヒドロキシメチルイミダゾール)
無機充填材:電気化学工業社製のFB−9454(球状溶融シリカ粉末、平均粒子径20μm)
カーボンブラック:三菱化学社製の#20
(樹脂シートBの作製)
表2に記載の配合比に従い、固形分濃度が95%となるようにエポキシ樹脂、フェノール樹脂、メチルエチルケトン(MEK)及び無機充填材を容器に配合し、自転公転ミキサー(株式会社シンキー製)を用いて800rpmにて、5分間撹拌した。その後、硬化促進剤及びカーボンブラックを添加し、次いで固形分濃度が90%となるようにMEKを添加し、800rpmにて3分間撹拌して、塗工液を得た。塗工液をシリコン離型処理済みのポリエチレンテレフタレートフィルム(厚み50μm)上に塗布し、120℃、3分間で塗工液を乾燥させることにより厚み100μmのシートを作成した。シートをロールラミネーターにて、90℃で貼り合わせをすることによって、厚さ500μmの樹脂シートBを得た。
樹脂シートA、樹脂シートBについて下記の評価を行った。結果を表2に示す。
(90℃の粘度)
樹脂シートA、樹脂シートBから、直径20mm×厚み1.0mmの大きさの円形状のサンプルをくり抜き、粘弾性測定装置ARES(TAインスツルメント社製)を用いて、10℃/分昇温、0.1Hz、歪み20%の条件で、60℃〜150℃の粘度を測定し、90℃における値を測定した。
Figure 2015126123
[実施例1〜4及び比較例1〜2]
(硬化体の作製)
300mm×400mm×厚み1.4mmのガラス板(テンパックスガラス)上に仮固定粘着シート(日東電工社製のNo.3195V)を積層した。次いで、仮固定粘着シート上に6mm×6mm×厚み200μmの半導体素子を9mm間隔となるように複数配置した。次いで、半導体素子上に樹脂シートを配置した。次いで、樹脂シート上にセパレーターを配置して、積層体を得た。高精度真空加圧装置(ミカドテクノス社製)を用いて、積層体を90℃、2.5MPaで平行平板方式でプレスして、仮固定粘着シート付きかつセパレーター付きの封止体を形成した。封止体を40℃まで冷却した後、セパレーターを封止体から剥離した。
仮固定粘着シート付きの封止体を150℃で1時間加熱し、封止体の樹脂部分を硬化させて仮固定粘着シート付きの硬化体を得た。仮固定粘着シートの粘着力を低下させるために仮固定粘着シート付きの硬化体を185℃で5分間加熱し、仮固定粘着シートを硬化体から剥離した。
[評価]
硬化体について下記の評価を行った。結果を表3に示す。
(レーザーマークで付与した文字の視認性)
硬化体のセパレーターと接していた面のうち樹脂部分に、レーザーマーキングにより文字及び二次元コードを付与した。
レーザーマーキング条件は以下のとおりであった。
レーザーマーキング装置:商品名「MD−S9900」、キーエンス社製
波長:532nm
強度:1.0W
スキャンスピード:700mm/sec
Qスイッチ周波数:64kHz
全体のサイズとして約4mm×約4mmで、各セルのサイズが0.08mm×0.24mmの二次元コードを加工した。
レーザーマーキングにより形成された文字が目視(目視距離:約40cm)にて視認でき、且つ、二次元コードリーダ(キーエンス社製、製品名「SR−600」、読み取り時の二次元コードと二次元コードリーダとの距離:10cm以下)にて読み取り可能なものを○(良好)と判定した。また、レーザーマーキングにより形成された文字が目視にて視認できない、又は、二次元コードリーダにて読み取り不可能なものを×(不良)と判定した。10個の硬化体についてこの評価を行い、読み取り成功率を求めた。
Figure 2015126123
1 積層体
11 チップ仮固定体
12 熱硬化性樹脂シート
13 セパレーター
41 下側加熱板
42 上側加熱板
11a 支持板
11b 仮固定材
14 半導体チップ
14a 電極パッド
51 封止体
52 硬化体
61 バッファーコート膜
62 マスク
63 レジスト
64 めっきパターン
65 再配線
66 保護膜
67 電極
68 バンプ
69 再配線層
53 再配線体
54 半導体パッケージ
2 積層構造体
14b バンプ
21 チップ実装ウェハ
21a 半導体ウェハ
21b 電極
21c 貫通電極
15 アンダーフィル材
71 封止構造体
72 硬化構造体
73 研削面
81 再配線層
82 再配線
83 バンプ
74 再配線構造体
75 半導体パッケージ

Claims (11)

  1. 支持板、前記支持板上に積層された仮固定材及び前記仮固定材上に仮固定された半導体チップを備えるチップ仮固定体、前記チップ仮固定体上に配置された熱硬化性樹脂シート、並びに90℃の引張貯蔵弾性率が200MPa以上であり、前記熱硬化性樹脂シート上に配置されたセパレーターを備える積層体を加圧して、前記半導体チップ及び前記半導体チップを覆う前記熱硬化性樹脂シートを備える封止体を形成する工程を含む半導体パッケージの製造方法。
  2. 前記セパレーターの厚みが35μm〜200μmである請求項1に記載の半導体パッケージの製造方法。
  3. 前記セパレーターの表面粗さ(Ra)が300nm以下である請求項1又は2に記載の半導体パッケージの製造方法。
  4. 前記封止体を形成する工程では、前記積層体を0.5MPa〜10MPaで加圧する請求項1〜3のいずれかに記載の半導体パッケージの製造方法。
  5. 前記封止体を形成する工程では、前記積層体を加熱下で加圧する請求項1〜4のいずれかに記載の半導体パッケージの製造方法。
  6. 前記封止体を形成する工程では、前記積層体を70℃〜100℃で加圧する請求項1〜5のいずれかに記載の半導体パッケージの製造方法。
  7. 60℃以下になるまで前記封止体を冷却する工程と、
    冷却後に前記封止体から前記セパレーターを剥離する工程とをさらに含む請求項1〜6のいずれかに記載の半導体パッケージの製造方法。
  8. 前記封止体を加熱して、前記熱硬化性樹脂シートが硬化した硬化体を形成する工程と、
    前記硬化体から前記仮固定材を剥離する工程とをさらに含む請求項1〜7のいずれかに記載の半導体パッケージの製造方法。
  9. 前記硬化体の前記仮固定材と接していた面上に再配線層を形成して、再配線体を形成する工程をさらに含む請求項8に記載の半導体パッケージの製造方法。
  10. 前記再配線体を個片化して半導体パッケージを得る工程をさらに含む請求項9に記載の半導体パッケージの製造方法。
  11. 半導体ウェハ及び前記半導体ウェハ上に実装された半導体チップを備えるチップ実装ウェハ、前記チップ実装ウェハ上に配置された熱硬化性樹脂シート、並びに90℃の引張貯蔵弾性率が200MPa以上であり、前記熱硬化性樹脂シート上に配置されたセパレーターを備える積層構造体を加圧して、前記半導体ウェハ、前記半導体ウェハ上に実装された半導体チップ及び前記半導体チップを覆う前記熱硬化性樹脂シートを備える封止構造体を形成する工程を含む半導体パッケージの製造方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019016754A (ja) * 2017-07-11 2019-01-31 旭化成株式会社 半導体装置、及びその製造方法
JP2019029555A (ja) * 2017-08-01 2019-02-21 旭化成株式会社 半導体装置、及びその製造方法
JP2019029556A (ja) * 2017-08-01 2019-02-21 旭化成株式会社 半導体装置、及びその製造方法
JP2019029557A (ja) * 2017-08-01 2019-02-21 旭化成株式会社 半導体装置、及びその製造方法
JP2019029554A (ja) * 2017-08-01 2019-02-21 旭化成株式会社 半導体装置、及びその製造方法
CN109478520A (zh) * 2016-06-28 2019-03-15 日本瑞翁株式会社 半导体封装体制造用支承体、半导体封装体制造用支承体的使用及半导体封装体的制造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018042973A1 (ja) * 2016-09-01 2018-03-08 三菱電機株式会社 パワーモジュールおよびその製造方法
US20230163014A1 (en) 2020-03-30 2023-05-25 Mitsui Chemicals Tohcello, Inc. Method for manufacturing electronic device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100524734C (zh) * 2003-09-09 2009-08-05 三洋电机株式会社 含有电路元件和绝缘膜的半导体模块及其制造方法以及其应用
TWI263403B (en) * 2004-01-22 2006-10-01 Murata Manufacturing Co Electronic component manufacturing method
TW201213441A (en) * 2010-05-10 2012-04-01 Ajinomoto Kk Resin composition
JP2012227443A (ja) * 2011-04-21 2012-11-15 Sumitomo Bakelite Co Ltd 半導体装置の製造方法および半導体装置
WO2014157455A1 (ja) * 2013-03-28 2014-10-02 東芝ホクト電子株式会社 発光装置、その製造方法、および発光装置使用装置
JP6496664B2 (ja) * 2013-11-07 2019-04-03 東芝ホクト電子株式会社 発光装置
JP2015103572A (ja) * 2013-11-21 2015-06-04 日東電工株式会社 両面セパレータ付き封止用シート、及び、半導体装置の製造方法
MY182272A (en) * 2014-03-07 2021-01-18 Agc Inc Mold release film and process for producing sealed body

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109478520A (zh) * 2016-06-28 2019-03-15 日本瑞翁株式会社 半导体封装体制造用支承体、半导体封装体制造用支承体的使用及半导体封装体的制造方法
JP7395654B2 (ja) 2017-07-11 2023-12-11 旭化成株式会社 半導体装置、及びその製造方法、並びに、層間絶縁膜
JP2022123005A (ja) * 2017-07-11 2022-08-23 旭化成株式会社 半導体装置、及びその製造方法、並びに、層間絶縁膜
JP7088636B2 (ja) 2017-07-11 2022-06-21 旭化成株式会社 半導体装置、及びその製造方法
JP2019016754A (ja) * 2017-07-11 2019-01-31 旭化成株式会社 半導体装置、及びその製造方法
JP7088639B2 (ja) 2017-08-01 2022-06-21 旭化成株式会社 半導体装置、及びその製造方法
JP7088640B2 (ja) 2017-08-01 2022-06-21 旭化成株式会社 半導体装置、及びその製造方法
JP7088638B2 (ja) 2017-08-01 2022-06-21 旭化成株式会社 半導体装置、及びその製造方法
JP2019029554A (ja) * 2017-08-01 2019-02-21 旭化成株式会社 半導体装置、及びその製造方法
JP2019029557A (ja) * 2017-08-01 2019-02-21 旭化成株式会社 半導体装置、及びその製造方法
JP2022123006A (ja) * 2017-08-01 2022-08-23 旭化成株式会社 半導体装置、及びその製造方法、並びに、層間絶縁膜
JP2022123007A (ja) * 2017-08-01 2022-08-23 旭化成株式会社 半導体装置、及びその製造方法、並びに、層間絶縁膜
JP2022123008A (ja) * 2017-08-01 2022-08-23 旭化成株式会社 半導体装置、及びその製造方法、並びに、層間絶縁膜
JP2019029556A (ja) * 2017-08-01 2019-02-21 旭化成株式会社 半導体装置、及びその製造方法
JP2022167937A (ja) * 2017-08-01 2022-11-04 旭化成株式会社 半導体装置、及びその製造方法
JP2019029555A (ja) * 2017-08-01 2019-02-21 旭化成株式会社 半導体装置、及びその製造方法

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